[go: up one dir, main page]
More Web Proxy on the site http://driver.im/

TWI789613B - 半導體記憶裝置 - Google Patents

半導體記憶裝置 Download PDF

Info

Publication number
TWI789613B
TWI789613B TW109127675A TW109127675A TWI789613B TW I789613 B TWI789613 B TW I789613B TW 109127675 A TW109127675 A TW 109127675A TW 109127675 A TW109127675 A TW 109127675A TW I789613 B TWI789613 B TW I789613B
Authority
TW
Taiwan
Prior art keywords
region
conductor layer
conductor
memory device
semiconductor memory
Prior art date
Application number
TW109127675A
Other languages
English (en)
Other versions
TW202135283A (zh
Inventor
清水公志郎
Original Assignee
日商鎧俠股份有限公司
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 日商鎧俠股份有限公司 filed Critical 日商鎧俠股份有限公司
Publication of TW202135283A publication Critical patent/TW202135283A/zh
Application granted granted Critical
Publication of TWI789613B publication Critical patent/TWI789613B/zh

Links

Images

Classifications

    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B41/00—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates
    • H10B41/10—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by the top-view layout
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B43/00—EEPROM devices comprising charge-trapping gate insulators
    • H10B43/10—EEPROM devices comprising charge-trapping gate insulators characterised by the top-view layout
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B41/00—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates
    • H10B41/20—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by three-dimensional arrangements, e.g. with cells on different height levels
    • H10B41/23—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by three-dimensional arrangements, e.g. with cells on different height levels with source and drain on different levels, e.g. with sloping channels
    • H10B41/27—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by three-dimensional arrangements, e.g. with cells on different height levels with source and drain on different levels, e.g. with sloping channels the channels comprising vertical portions, e.g. U-shaped channels
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B41/00—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates
    • H10B41/30—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by the memory core region
    • H10B41/35—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by the memory core region with a cell select transistor, e.g. NAND
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B43/00—EEPROM devices comprising charge-trapping gate insulators
    • H10B43/20—EEPROM devices comprising charge-trapping gate insulators characterised by three-dimensional arrangements, e.g. with cells on different height levels
    • H10B43/23—EEPROM devices comprising charge-trapping gate insulators characterised by three-dimensional arrangements, e.g. with cells on different height levels with source and drain on different levels, e.g. with sloping channels
    • H10B43/27—EEPROM devices comprising charge-trapping gate insulators characterised by three-dimensional arrangements, e.g. with cells on different height levels with source and drain on different levels, e.g. with sloping channels the channels comprising vertical portions, e.g. U-shaped channels
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B43/00—EEPROM devices comprising charge-trapping gate insulators
    • H10B43/30—EEPROM devices comprising charge-trapping gate insulators characterised by the memory core region
    • H10B43/35—EEPROM devices comprising charge-trapping gate insulators characterised by the memory core region with cell select transistors, e.g. NAND
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B43/00—EEPROM devices comprising charge-trapping gate insulators
    • H10B43/50—EEPROM devices comprising charge-trapping gate insulators characterised by the boundary region between the core and peripheral circuit regions

Landscapes

  • Semiconductor Memories (AREA)
  • Non-Volatile Memory (AREA)

Abstract

實施方式之半導體記憶裝置包含第1區域CA及第2區域HA、複數個導電體層WL、第1及第2構件SLT、複數個柱MP、以及第3及第4構件SLTH。第2區域包括包含第1至第3子區域之第1接點區域HP。 複數個導電體層包含從下層向上層依次排列之第1至第4導電體層。第1導電體層於第1子區域內，包含不與上方之導電體層重疊之階台部分。第2導電體層於第3子區域內，包含不與上方之導電體層重疊之階台部分。第3導電體層於第1子區域內，包含不與上方之導電體層重疊之階台部分。第4導電體層於第3子區域內，包含不與上方之導電體層重疊之階台部分。複數個導電體層之設置於第1子區域之部分、與複數個導電體層之設置於第3子區域之部分介隔第2子區域而分開。

Description

半導體記憶裝置
實施方式主要係關於一種半導體記憶裝置。
已知有能夠非揮發性地記憶資料之NAND(Not AND，反及)型快閃記憶體。
實施方式提供一種能夠抑制製造成本之半導體記憶裝置。
實施方式之半導體記憶裝置包含第1區域及第2區域、複數個導電體層、第1構件、第2構件、第3構件、及第4構件、以及複數個柱。第1區域及第2區域排列於第1方向上。複數個導電體層介隔第1絕緣體層而排列於與第1方向交叉之第2方向上。從第1區域至第2區域，第1構件及第2構件於第1方向延伸且將複數個導電體層分斷，並且排列配置於與第1方向及第2方向分別交叉之第3方向。複數個柱貫通第1區域中之複數個導電體層而設置。第3構件及第4構件於第1構件與第2構件之間之第2區域內朝第1方向延伸且貫通複數個導電體層，並且排列於第3方向。第1區域中之複數個柱與複數個導電體層之交叉部分作為記憶胞發揮功能。第2區域包含第1接點區域，該第1接點區域包含夾在第3構件與第4構件之間、且排列於第1方向上之第1子區域、第2子區域及第3子區域。複數個導電體層包含從下層向上層依次排列之第1導電體層、第2導電體層、第3導電體層、及第4導電體層。第1導電體層於第1子區域內包含第1階台部 分，該第1階台部分不與複數個導電體層中之第1導電體層之上方之導電體層重疊。第2導電體層於第3子區域內包含第2階台部分，該第2階台部分不與複數個導電體層中之第2導電體層之上方之導電體層重疊。第3導電體層於第1子區域內包含第3階台部分，該第3階台部分不與複數個導電體層中之第3導電體層之上方之導電體層重疊。第4導電體層於第3子區域內包含第4階台部分，該第4階台部分不與複數個導電體層中之第4導電體層之上方之導電體層重疊。至少1個接點係以從第1至第4階台部分之各者朝第2方向延伸之方式設置。複數個導電體層之設置於第1子區域之部分，與複數個導電體層之設置於第3子區域之部分介隔第2子區域而分開。
10:記憶胞陣列
11:指令暫存器
12:位址暫存器
13:定序器
14:驅動器模塊
15:列解碼器模塊
16:感測放大器模塊
21:導電體層
22:導電體層
23:導電體層
24:導電體層
25:導電體層
30:核心構件
31:半導體層
32:積層膜
33:隧道絕緣膜
34:絕緣膜
35:區塊絕緣膜
40:絕緣體層
41:絕緣體層
42:絕緣體層
43:絕緣體層
44:絕緣體層
45:絕緣體層
50:犧牲構件
51:犧牲構件
52:犧牲構件
53:絕緣體
54:絕緣體
60:絕緣體層
BL,BL0~BLm:位元線
BLK,BLK0~BLKn:區塊
CA:胞區域
CA1:胞區域
CA2:胞區域
CC:接點
CU:胞單元
CV:接點
HA:引出區域
HA1:引出區域
HA2:引出區域
HP:梯部
HP1:梯部
HP2:梯部
HR:支持柱
MP:記憶體柱
MT,MT0~MT7:記憶胞電晶體
NS:NAND串
OE:突部
REG1:抗蝕劑
REG2:抗蝕劑
SGD:選擇閘極線
SGD0:選擇閘極線
SGD1:選擇閘極線
SGD2:選擇閘極線
SGD3:選擇閘極線
SGS:選擇閘極線
SHE:狹縫
SL:源極線
SLT:狹縫
SLTH:狹縫
SLTV:狹縫
SLTV1:狹縫
SLTV2:狹縫
SLTV3:狹縫
SLTV4:狹縫
ST1:選擇電晶體
ST2:選擇電晶體
SU,SU0~SU3:串單元
WL,WL0~WL7:字元線
圖1係表示第1實施方式之半導體記憶裝置之構成例之方塊圖。
圖2係表示第1實施方式之半導體記憶裝置所具備之記憶胞陣列之電路構成之一例之電路圖。
圖3係表示第1實施方式之半導體記憶裝置所具備之記憶胞陣列之平面佈局之一例之俯視圖。
圖4係表示第1實施方式之半導體記憶裝置所具備之記憶胞陣列之胞區域中之平面佈局之一例之俯視圖。
圖5係表示沿圖4之V-V線之記憶胞陣列之胞區域中之截面構造之一例之剖視圖。
圖6係表示沿圖5之VI-VI線之記憶體柱之截面構造之一例之剖視圖。
圖7係表示第1實施方式之半導體記憶裝置所具備之記憶胞陣列之引出區域中之平面佈局之一例之俯視圖。
圖8係表示沿圖7之VIII-VIII線之記憶胞陣列之引出區域中之截面構造之一例之剖視圖。
圖9係表示沿圖7之IX-IX線之記憶胞陣列之引出區域中之截面構造之一例之剖視圖。
圖10係表示第1實施方式之半導體記憶裝置之製造工序之一例之流程圖。
圖11係表示第1實施方式之半導體記憶裝置之製造工序之一例之記憶胞陣列之剖視圖。
圖12係沿圖11之XII-XII線之記憶胞陣列之剖視圖。
圖13係表示第1實施方式之半導體記憶裝置之製造工序之一例之記憶胞陣列之剖視圖。
圖14係沿圖13之XIV-XIV線之記憶胞陣列之剖視圖。
圖15係表示第1實施方式之半導體記憶裝置之製造工序之一例之記憶胞陣列之剖視圖。
圖16係沿圖15之XVI-XVI線之記憶胞陣列之剖視圖。
圖17係表示第1實施方式之半導體記憶裝置之製造工序之一例之記憶胞陣列之剖視圖。
圖18係沿圖17之XVIII-XVIII線之記憶胞陣列之剖視圖。
圖19係表示第1實施方式之半導體記憶裝置之製造工序之一例之記憶胞陣列之剖視圖。
圖20係表示第1實施方式之半導體記憶裝置之製造工序之一例之記憶胞陣列之剖視圖。
圖21係表示第1實施方式之半導體記憶裝置之製造工序之一例之記憶 胞陣列之剖視圖。
圖22係表示第1實施方式之半導體記憶裝置之製造工序之一例之記憶胞陣列之剖視圖。
圖23係表示第1實施方式之半導體記憶裝置之製造工序之一例之記憶胞陣列之剖視圖。
圖24係表示第1實施方式之半導體記憶裝置之製造工序之一例之記憶胞陣列之剖視圖。
圖25係表示第1實施方式之半導體記憶裝置之製造工序之一例之記憶胞陣列之剖視圖。
圖26係表示第1實施方式之半導體記憶裝置之製造工序之一例之記憶胞陣列之剖視圖。
圖27係表示第1實施方式之半導體記憶裝置之製造工序之一例之記憶胞陣列之剖視圖。
圖28係表示第1實施方式之半導體記憶裝置之製造工序之一例之記憶胞陣列之剖視圖。
圖29係表示第1實施方式之半導體記憶裝置之製造工序之一例之記憶胞陣列之剖視圖。
圖30係表示第1實施方式之半導體記憶裝置之製造工序之一例之記憶胞陣列之剖視圖。
圖31係表示第1實施方式之半導體記憶裝置之製造工序之一例之記憶胞陣列之剖視圖。
圖32係表示第1實施方式之半導體記憶裝置之製造工序之一例之記憶胞陣列之剖視圖。
圖33係表示第1實施方式之半導體記憶裝置之製造工序之一例之記憶胞陣列之剖視圖。
圖34之(1)~(3)係表示第1實施方式之比較例之半導體記憶裝置之製造中途之截面構造之一例之剖視圖。
圖35係表示第1實施方式之第1變化例之半導體記憶裝置所具備之記憶胞陣列之引出區域中之平面佈局之一例之俯視圖。
圖36係表示第1實施方式之第2變化例之半導體記憶裝置所具備之記憶胞陣列之平面佈局之一例之俯視圖。
圖37係表示第1實施方式之第3變化例之半導體記憶裝置所具備之記憶胞陣列之平面佈局之一例之俯視圖。
圖38係表示第2實施方式之半導體記憶裝置所具備之記憶胞陣列之引出區域中之平面佈局之一例之俯視圖。
圖39係表示沿圖38之XXXIX-XXXIX線之記憶胞陣列之引出區域中之截面構造之一例之剖視圖。
圖40係表示第2實施方式之半導體記憶裝置之製造工序之一例之流程圖。
圖41係表示第2實施方式之半導體記憶裝置之製造工序之一例之記憶胞陣列之剖視圖。
圖42係表示第2實施方式之半導體記憶裝置之製造工序之一例之記憶胞陣列之剖視圖。
圖43係表示第2實施方式之半導體記憶裝置之製造工序之一例之記憶胞陣列之剖視圖。
圖44係表示第2實施方式之半導體記憶裝置之製造工序之一例之記憶 胞陣列之剖視圖。
圖45係表示第2實施方式之半導體記憶裝置之製造工序之一例之記憶胞陣列之剖視圖。
圖46係表示第2實施方式之半導體記憶裝置之製造工序之一例之記憶胞陣列之剖視圖。
圖47係表示第2實施方式之第1變化例之半導體記憶裝置所具備之記憶胞陣列之引出區域中之平面佈局之一例之俯視圖。
圖48係表示第2實施方式之第2變化例之半導體記憶裝置所具備之記憶胞陣列之平面佈局之一例之俯視圖。
圖49係表示第2實施方式之第3變化例之半導體記憶裝置所具備之記憶胞陣列之平面佈局之一例之俯視圖。
圖50係表示第1實施方式之半導體記憶裝置所具備之記憶胞陣列之引出區域中之截面構造之一例之剖視圖。
圖51係表示第1實施方式之半導體記憶裝置所具備之記憶胞陣列之引出區域中之截面構造之一例之剖視圖。
圖52係表示第1實施方式之半導體記憶裝置所具備之記憶胞陣列之引出區域中之截面構造之一例之剖視圖。
以下，參照圖式對實施方式進行說明。各實施方式係例示用以將發明之技術思想具體化之裝置及方法。圖式係示意性或概念性者，各圖式之尺寸及比率等未必與現實相同。本發明之技術思想不受構成要素之形狀、構造、配置等特別限定。
再者，以下說明中，對具有大致相同功能及構成之構成要 素標註同一符號。構成參照符號之字母後面之數字係用以區分用包含相同字母之參照符號加以參照、且具有同樣構成之要素彼此。於無須相互區分用包含相同字母之參照符號表示之要素之情況下，該等要素分別用僅包含字母之參照符號加以參照。
[1]第1實施方式
以下，對第1實施方式之半導體記憶裝置1進行說明。
[1-1]半導體記憶裝置1之構成 [1-1-1]半導體記憶裝置1之整體構成
圖1表示第1實施方式之半導體記憶裝置1之構成例。半導體記憶裝置1係能夠非揮發性地記憶資料之NAND型快閃記憶體，能夠由外部之記憶體控制器2控制。
如圖1所示，半導體記憶裝置1例如具備記憶胞陣列10、指令暫存器11、位址暫存器12、定序器13、驅動器模塊14、列解碼器模塊15、及感測放大器模塊16。
記憶胞陣列10包含複數個區塊BLK0~BLKn(n為1以上之整數)。區塊BLK係能夠非揮發性地記憶資料之複數個記憶胞之集合，例如用作資料之抹除單位。又，於記憶胞陣列10中設置有複數條位元線及複數條字元線。各記憶胞例如與1條位元線及1條字元線建立關聯。記憶胞陣列10之詳細構成將於下文敍述。
指令暫存器11保持半導體記憶裝置1從記憶體控制器2接收到之指令CMD。指令CMD包含例如使定序器13執行讀出動作、寫入動 作、抹除動作等之命令。
位址暫存器12保持半導體記憶裝置1從記憶體控制器2接收到之位址信息ADD。位址信息ADD例如包含區塊位址BAd、頁位址PAd、及行位址CAd。例如，區塊位址BAd、頁位址PAd、及行位址CAd分別用於選擇區塊BLK、字元線及位元線。
定序器13控制半導體記憶裝置1整體之動作。例如，定序器13基於指令暫存器11所保持之指令CMD來控制驅動器模塊14、列解碼器模塊15及感測放大器模塊16等，執行讀出動作、寫入動作、抹除動作等。
驅驅動器模塊14產生用於讀出動作、寫入動作、抹除動作等之電壓。並且，驅動器模塊14例如基於位址暫存器12所保持之頁位址PAd對與所選擇之字元線對應之信號線施加產生之電壓。
列解碼器模塊15基於位址暫存器12所保持之區塊位址BAd選擇對應之記憶胞陣列10內之1個區塊BLK。並且，列解碼器模塊15例如將對與所選擇之字元線對應之信號線施加之電壓傳輸至所選擇之區塊BLK內被選擇之字元線。
感測放大器模塊16於寫入動作中根據從記憶體控制器2接收到之資料DAT對各位元線施加期望之電壓。又，感測放大器模塊16於讀出動作中基於位元線之電壓判定記憶胞中記憶之資料，將判定結果作為資料DAT傳輸至記憶體控制器2。
以上說明之半導體記憶裝置1及記憶體控制器2亦可藉由其等之組合構成1個半導體記憶裝置。作為此種半導體記憶裝置，例如可列舉如SDTM卡之記憶卡、及SSD(Solid State Drive，固態磁碟機)等。
[1-1-2]記憶胞陣列之電路構成
圖2選取並表示記憶胞陣列10所包含之複數個區塊BLK中之1個區塊BLK，作為第1實施方式之半導體記憶裝置1所包含之記憶胞陣列10之電路構成之一例。如圖2所示，區塊BLK例如包含4個串單元SU0~SU3。
各串單元SU包含與位元線BL0~BLm(m係1以上之整數)分別建立關聯之複數個NAND串NS。各NAND串NS包含例如記憶胞電晶體MT0~MT7、以及選擇電晶體ST1及ST2。記憶胞電晶體MT包含控制閘極及電荷儲存層，非揮發性地保持資料。選擇電晶體ST1及ST2分別用於在各種動作時選擇串單元SU。
各NAND串NS中，記憶胞電晶體MT0~MT7串聯連接。選擇電晶體ST1之汲極連接於建立關聯之位元線BL，選擇電晶體ST1之源極連接於串聯連接之記憶胞電晶體MT0~MT7之一端。選擇電晶體ST2之汲極連接於串聯連接之記憶胞電晶體MT0~MT7之另一端。選擇電晶體ST2之源極連接於源極線SL。
同一區塊BLK中，記憶胞電晶體MT0~MT7之控制閘極分別共同連接於字元線WL0~WL7。串單元SU0~SU3內之各個選擇電晶體ST1之閘極分別共同連接於選擇閘極線SGD0~SGD3。同一區塊BLK中包含之選擇電晶體ST2之閘極共同連接於選擇閘極線SGS。
位元線BL0~BLm被分配各不相同之行位址。各位元線BL於複數個區塊BLK間由被分配同一行位址之NAND串NS共有。字元線WL0~WL7各自設置於每個區塊BLK。源極線SL於複數個區塊BLK間共有。
於1個串單元SU內連接於共同之字元線WL之複數個記憶胞電晶體MT之集合例如稱為胞單元CU。例如，將包含各自記憶1位元資料之記憶胞電晶體MT之胞單元CU之記憶容量定義為“1頁資料”。胞單元CU根據記憶胞電晶體MT所記憶之資料之位元數，亦可擁有2頁資料以上之記憶容量。
再者，實施方式之半導體記憶裝置1所具備之記憶胞陣列10之電路構成並不限定於以上說明之構成。例如，各區塊BLK所包含之串單元SU之個數、各NAND串NS所包含之記憶胞電晶體MT以及選擇電晶體ST1及ST2之個數亦可分別為任意個數。
[1-1-3]記憶胞陣列10之構造
以下，對第1實施方式之半導體記憶裝置1之構造之一例進行說明。再者，於以下參照之圖式中，X方向與字元線WL之延伸方向對應，Y方向與位元線BL之延伸方向對應，Z方向與相對於用以半導體記憶裝置1之半導體基板20之表面鉛直之方向對應。俯視圖中，為了使圖便於觀察，適當附加陰影。俯視圖中附加之陰影未必與附加陰影之構成要素之素材或特性相關。剖視圖中，為了使圖便於觀察，適當省略層間絕緣膜等之圖示。
(關於記憶胞陣列之平面佈局)
圖3係第1實施方式之半導體記憶裝置1所具備之記憶胞陣列10之平面佈局之一例，選取表示與4個區塊BLK0~BLK3對應之區域。如圖3所示，記憶胞陣列10之平面佈局例如於X方向上分割為胞區域CA(第1區域)與引出區域HA(第2區域)。又，記憶胞陣列10包含狹縫SLT(第1、2構件)、SLTH、SLTV(第6、7構件)及SHE。
胞區域CA與引出區域HA相鄰。於胞區域CA形成有複數個NAND串NS。於引出區域HA形成有接點，該接點用於將連接於NAND串NS之字元線WL以及選擇閘極線SGS及SGD與列解碼器模塊15之間電性連接。
狹縫SLT、SHE、SLTH、及SLTV各自具有於內部嵌埋絕緣構件之構造。狹縫SLT及SHE各自設置於相同配線層且將介隔該狹縫相鄰之導電體層間分斷。
複數個狹縫SLT分別沿X方向延伸設置，排列於Y方向上。複數個狹縫SLT各自於X方向上橫穿胞區域CA及引出區域HA。狹縫SLT將字元線WL0~WL7以及選擇閘極線SGD及SGS分斷。
複數個狹縫SHE分別配置於相鄰之狹縫SLT之間。狹縫SHE於X方向上從引出區域之端部區域延伸，橫穿胞區域CA。狹縫SHE至少將選擇閘極線SGD分斷。
複數個狹縫SLTH各自於引出區域HA於X方向延伸。以2個為1組之狹縫SLTH之組分別配置於相鄰之狹縫SLT之間。各個狹縫SLTH與各個狹縫SLT及SHE分開。狹縫SLTH將字元線WL0~WL7以及選擇閘極線SGS分斷。
複數個狹縫SLTV各自於引出區域HA於Y方向延伸。以2個為1組之狹縫SLTV之組分別配置於相鄰之狹縫SLT之間之相鄰之狹縫SLTH之間。隔著狹縫SLTV之2個狹縫SLTH與該狹縫SLTV之Y方向上之兩端接觸。1組狹縫SLTV配置於狹縫SLTH之中央部分附近，於X方向上相互分開。
以下，將包含1組狹縫SLTH及配置於該1組狹縫SLTH之間 之1組狹縫SLTV之部分稱為梯部HP。於梯部HP，狹縫SLTH與狹縫SLTV之高度大致相等。
以上說明之記憶胞陣列10之平面佈局中，於胞區域CA由狹縫SLT及SHE分隔之區域各自對應於1個串單元SU。即，於本例中，各自於X方向延伸之串單元SU0~SU3排列於Y方向上。而且，於記憶胞陣列10例如於Y方向上反覆配置有圖3所示之佈局。
再者，配置於相鄰之狹縫SLT之間之狹縫SHE之條數亦可設計成任意條數。形成於相鄰之狹縫SLT之間之串單元SU之個數根據配置於相鄰之狹縫SLT之間之狹縫SHE之條數變化。
(關於胞區域CA中之記憶胞陣列10之構造)
圖4係第1實施方式之半導體記憶裝置1所具備之記憶胞陣列10之胞區域CA中之詳細平面佈局之一例，選取表示與1個區塊BLK(即串單元SU0~SU3)對應之區域。如圖4所示，於胞區域CA，記憶胞陣列10包含複數個記憶體柱MP、複數個接點CV、及複數條位元線BL。
記憶體柱MP分別例如作為1個NAND串NS發揮功能。複數個記憶體柱MP例如於相鄰之狹縫SLT間之區域配置為19行錯位狀。例如，於相鄰之狹縫SLT之間排列於X方向上之記憶體柱MP之一部分與狹縫SHE重疊配置。即，複數個記憶體柱MP包含一部分被狹縫SHE分斷、與相鄰之選擇閘極線SGD接觸之記憶體柱MP。
複數條位元線BL分別於Y方向延伸，排列於X方向上。各位元線BL以於每個串單元SU與至少1個記憶體柱MP重疊之方式配置。本例中，於各記憶體柱MP，重疊配置2條位元線BL。於與記憶體柱MP重疊 之複數條位元線BL中之1條位元線BL與該記憶體柱MP之間設置有接點CV。各記憶體柱MP經由接點CV與對應之位元線BL電性連接。
再者，省略跟狹縫SHE重疊之記憶體柱MP與位元線BL之間之接點CV。換言之，省略跟不同之2條選擇閘極線SGD相接之記憶體柱MP與位元線BL之間之接點CV。相鄰之狹縫SLT間之記憶體柱MP、狹縫SHE等之個數及配置並不限定於使用圖4說明之構成，亦可適當變更。與各記憶體柱MP重疊之位元線BL之條數亦可設計成任意條數。
圖5係沿圖4之V-V線之剖視圖，表示第1實施方式之半導體記憶裝置1所具備之記憶胞陣列10之胞區域CA之截面構造之一例。如圖5所示，記憶胞陣列10包含導電體層21~25。導電體層21~25設置於半導體基板20之上方。
具體而言，於半導體基板20之上方，介隔絕緣體層設置有導電體層21。
雖然省略圖示，於半導體基板20與導電體層21之間之絕緣體層例如設置有與列解碼器模塊15、感測放大器模塊16等對應之電路。導電體層21例如具有將形成為沿XY平面延伸之板狀之複數個導電體層積層之構造，用作源極線SL。導電體層21例如包含摻雜有磷之矽。
於導電體層21之上方，介隔絕緣體層設置有導電體層22。導電體層22例如形成為沿XY平面延伸之板狀，用作選擇閘極線SGS。導電體層22例如包含摻雜有磷之矽。
於導電體層22之上方，絕緣體層與導電體層23交替積層。導電體層23例如形成為沿XY平面延伸之板狀。積層之複數個導電體層23從半導體基板20側起依次分別用作字元線WL0~WL7。導電體層23例如 包含鎢。
於最上層之導電體層23之上方，絕緣體層與導電體層24交替積層。例如，最上層之導電體層23與最下層之導電體層24之間之絕緣體層比相鄰之導電體層23間之絕緣體層、及相鄰之導電體層24間之絕緣體層形成得更厚。導電體層24例如形成為沿XY平面延伸之板狀。積層之複數個導電體層24用作選擇閘極線SGD。導電體層24例如包含鎢。
於導電體層24之上方，介隔絕緣體層設置有導電體層25。導電體層25例如形成為沿Y方向延伸之線狀，用作位元線BL。
即，於未圖示之區域中，複數個導電體層25沿X方向排列。導電體層25例如包含銅。
記憶體柱MP各自沿Z方向延伸設置，貫通導電體層22~24。又，記憶體柱MP分別例如包含核心構件30、半導體層31、積層膜32。
核心構件30沿Z方向延伸設置。例如，核心構件30之上端比最上層之導電體層24包含於更上層，核心構件30之下端包含於設置有導電體層21之層內。半導體層31例如覆蓋核心構件30之周圍。於記憶體柱MP之下部，半導體層31之一部分與導電體層21接觸。
積層膜32覆蓋除了半導體層31與導電體層21接觸之部分以外之半導體層31之側面及底面。核心構件30例如包含氧化矽(SiO2)等絕緣體。半導體層31例如包含矽。
於記憶體柱MP內之半導體層31之上表面，設置有柱狀之接點CV。於圖示之區域，表示了6條記憶體柱MP中與2條記憶體柱MP對應之接點CV。對於在該區域不與狹縫SHE重疊且未連接有接點CV之記憶體 柱MP，於未圖示之區域連接連著接點CV。
1個導電體層25、即1條位元線BL與接點CV之上表面接觸。對於1個導電體層25，於由狹縫SLT及SHE、以及與狹縫SHE接觸之記憶體柱MP分隔之空間各自連接有1條接點CV。即，於導電體層25各自電性連接有例如相鄰之狹縫SLT及SHE間之1條記憶體柱MP、及相鄰之2個狹縫SHE間之1條記憶體柱MP。
狹縫SLT例如形成為沿XZ平面延伸之板狀，將導電體層22~24分斷。狹縫SLT之上端包含於導電體層24與導電體層25之間之層。狹縫SLT之下端例如包含於設置有導電體層21。狹縫SLT例如包含氧化矽等絕緣體。亦可於狹縫SLT內形成線狀之接點。於該情況下，線狀之接點連接於源極線SL，將該接點與導電體層22~24之間絕緣。
狹縫SHE例如形成為沿XZ平面延伸之板狀，將積層之導電體層24分斷。狹縫SHE之上端包含於導電體層24與導電體層25之間之層。狹縫SHE之下端例如包含於最上層之導電體層23與導電體層24之間之層。狹縫SHE例如包含氧化矽等絕緣體。狹縫SHE之上端與記憶體柱MP之上端亦可對齊，亦可不對齊。
以上說明之記憶體柱MP之構造中，記憶體柱MP與導電體層22交叉之部分作為選擇電晶體ST2發揮功能。記憶體柱MP與導電體層23交叉之部分作為記憶胞電晶體MT發揮功能。記憶體柱MP與導電體層24交叉之部分作為選擇電晶體ST1發揮功能。
圖6係沿圖5之VI-VI線之剖視圖，表示第1實施方式之半導體記憶裝置1中之記憶體柱MP之截面構造之一例。更具體而言，圖5表示與半導體基板20之表面平行且包含導電體層23之層中之記憶體柱MP之截 面構造。如圖6所示，積層膜32例如包含隧道絕緣膜33、絕緣膜34、及區塊絕緣膜35。
於包含導電體層23之層，核心構件30例如設置於記憶體柱MP之中央部。半導體層31包圍核心構件30之側面。隧道絕緣膜33包圍半導體層31之側面。絕緣膜34包圍隧道絕緣膜33之側面。區塊絕緣膜35包圍絕緣膜34之側面。導電體層23包圍區塊絕緣膜35之側面。
半導體層31用作記憶胞電晶體MT0~MT7以及選擇電晶體ST1及ST2之通道。隧道絕緣膜33及區塊絕緣膜35分別例如包含氧化矽。絕緣膜34用作記憶胞電晶體MT之電荷儲存層，例如包含氮化矽(SiN)。藉此，記憶體柱MP各自作為1個NAND串NS發揮功能。
(關於引出區域中之記憶胞陣列之構造)
圖7係第1實施方式之半導體記憶裝置1所具備之記憶胞陣列10之引出區域HA中之詳細平面佈局之一例，選取表示與相鄰之區塊BLK0及BLK1對應之區域。又，圖7中，以表示引出區域HA附近之胞區域CA之一部分。
如圖7所示，於引出區域HA，選擇閘極線SGS、字元線WL0~WL7、以及選擇閘極線SGD各自具有不與上層之配線層(導電體層)重疊之部分(階台部分)。於引出區域HA不與上層之配線層重疊之部分之形狀類似台階(step)、階地(terrace)、邊石(rimstone)等。又，於引出區域HA，記憶胞陣列10包含複數個接點CC及複數個支持柱HR。
選擇閘極線SGS、及字元線WL0~WL7各自之不與上層之配線層重疊之部分設置於梯部HP。具體而言，於梯部HP，隔著1組狹縫 SLTV，選擇閘極線SGS以及字元線WL1(第6導電體層)、WL3(第2導電體層)、WL5(第8導電體層)及WL7(第4導電體層)各自之階台部分與字元線WL0(第5導電體層)、WL2(第1導電體層)、WL4(第7導電體層)及WL6(第3導電體層)各自之階台部分相向設置。並且，於選擇閘極線SGS與字元線WL1與之間、字元線WL1與字元線WL3之間、字元線WL3與字元線WL5之間、字元線WL5與字元線WL7之間分別設置階差。
同樣地，於字元線WL0與字元線WL2之間、字元線WL2與字元線WL4之間、字元線WL4與字元線WL6之間分別設置階差。
梯部HP之構成亦可用以下方式描述。梯部HP相當於接點區域，接點區域係於與選擇閘極線SGS及字元線WL0~WL7對應之導電體層分別設置階台部分且於該階台部分上形成接點CC者。梯部HP包含於X方向依次排列之第1子區域、第2子區域、及第3子區域。於第1子區域設置字元線WL0、WL2、WL4、及WL6各自之階台部分。於第2子區域設置1組狹縫SLTV。於第3子區域設置選擇閘極線SGS、以及字元線WL1、WL3、WL5、及WL7各自之階台部分。於第1子區域設置朝離開胞區域CA之方向變高之階差。於第3子區域，設置朝靠近胞區域CA之方向變高之階差。
選擇閘極線SGS及字元線WL各自之階台部分之X方向上之寬度設置為大致相等。以下，將該X方向上之階台部分之寬度稱為“1個階台之量”。設置於梯部HP之1組狹縫SLTV之X方向之間隔，設計成比階台部分之X方向之寬度大。
選擇閘極線SGD各者之不與上層之配線層重疊之部分係設置於引出區域HA內且胞區域CA與引出區域HA之邊界附近。與選擇閘極線SGD對應之導電體層各自之階台部分係於X方向具有階差地設置。
又，本例中，設置於在同一區塊BLK且同一層之選擇閘極線SGS及字元線WL經由引出區域HA之梯部HP周圍之區域而電性連接。換言之，選擇閘極線SGS及字元線WL0~WL7各自於梯部HP具有被狹縫SLTH及SLTV分斷之部分，但環繞梯部HP之周圍而連續地設置。
複數個接點CC於引出區域HA分別設置於字元線WL0~WL7以及選擇閘極線SGS及SGD各自之階台部分上。字元線WL0~WL7以及選擇閘極線SGS及SGD各自經由對應之接點CC電性連接於列解碼器模塊15。
複數個支持柱HR於引出區域HA適當配置於除形成狹縫SLT、SLTH及SLTV之區域及形成接點CC之區域以外之區域。支持柱HR具有於沿Z方向延伸之孔內嵌埋絕緣構件之構造，貫通積層之配線層、例如字元線WL以及選擇閘極線SGS及SGD。
圖8係沿圖7之VIII-VIII線之剖視圖，表示第1實施方式之半導體記憶裝置1所具備之記憶胞陣列10之引出區域HA中之截面構造之一例。又，圖8中，以表示引出區域HA附近之胞區域CA之一部分。如圖8所示，於引出區域HA，與字元線WL以及選擇閘極線SGS及SGD對應之複數個導電體層之一部分設置成台階狀。即，於圖示之區域，包含與字元線WL0~WL7以及選擇閘極線SGS及SGD對應之複數個階台部分。又，於引出區域HA，記憶胞陣列10包含複數個導電體層26。
選擇閘極線SGS以及字元線WL1、WL3、WL5及WL7各自之階台部分之組與字元線WL0、WL2、WL4及WL6各者之階台部分之組隔著1組狹縫SLTV相向設置。而且，利用X方向上相鄰之階台部分，形成兩層導電體層23之階差。又，與選擇閘極線SGD對應之導電體層24各自 之階台部分於X方向排列設置。而且，利用X方向上相鄰之階台部分，形成一層導電體層24之階差。
於與選擇閘極線SGS對應之導電體層22、與字元線WL0~WL7分別對應之8層導電體層23、及與選擇閘極線SGD對應之3層導電體層24各者之階台部分上，分別設置有1條接點CC。於各接點CC上，設置且電性連接1個導電體層26。各導電體層26例如包含於與導電體層25相同之配線層。
支持柱HR於Z方向延伸設置，例如貫通導電體層22~24。支持柱HR之上端例如包含於導電體層24與導電體層25之間之層。支持柱HR之下端例如包含於比導電體層22更下層。再者，支持柱HR貫通至少1個導電體層23，支持柱HR之下端到達導電體層22即可。支持柱HR之上端與記憶體柱MP之上端可對齊，亦可不對齊。
圖9係沿圖7之IX-IX線之剖視圖，表示第1實施方式之半導體記憶裝置1所具備之記憶胞陣列10之引出區域HA中之截面構造之一例。圖9所示之剖面包含字元線WL0之階台部分。
如圖9所示，於夾在1組狹縫SLTH之間之區域，設置有與選擇閘極線SGS對應之導電體層22、及與字元線WL0之階台部分對應之導電體層23，於比字元線WL0更上之層未設置導電體層23。於未設置該導電體層23之層分別形成有絕緣層。
另一方面，於Y方向上相鄰之狹縫SLT與狹縫SLTH之間，設置有與字元線WL0~WL7分別對應之複數個導電體層23。即，設置有對應於字元線WL0~WL7之複數個導電體層23之區域與設置有導電體層23之階台部分之區域以狹縫SLTH為邊界分開。
而且，於梯部HP內距胞區域CA較遠之位置設置有階台部分之導電體層23經由狹縫SLTH之周邊部分、即設置於狹縫SLT及SLTH間之導電體層23與胞區域CA內之導電體層23連續地設置。又，於該區域中，複數個支持柱HR及狹縫SLTH各自之高度比狹縫SLT之高度低。
[1-2]製造方法
以下，適當參照圖10，對形成第1實施方式之半導體記憶裝置1為止之一系列製造工序之一例進行說明。圖10係表示第1實施方式之半導體記憶裝置1之製造工序之一例之流程圖。圖11~圖33分別表示第1實施方式之半導體記憶裝置1之製造工序中之包含引出區域HA之區域之截面構造之一例。
首先，如圖11及圖12所示，將積層配線部之犧牲構件50及51積層(步驟S10)，形成記憶體柱MP及支持柱HR(步驟S11)。具體而言，於半導體基板20上依次形成絕緣體層40、導電體層21、及絕緣體層41。於絕緣體層41上，交替積層犧牲構件50及絕緣體層42。於最上層之犧牲構件50上形成絕緣體層43。絕緣體層43之厚度比絕緣體層42厚。於絕緣體層43上交替積層犧牲構件51及絕緣體層44。於最上層之犧牲構件51上形成絕緣體層45。
導電體層21與源極線SL對應。導電體層21例如包含矽(Si)。絕緣體層40、41、42、43、44、及45分別例如包含氧化矽(SiO2)。犧牲構件50對應於選擇閘極線SGS及字元線WL。例如，積層犧牲構件50之層數對應於積層之選擇閘極線SGS及字元線WL之條數。犧牲構件51對應於選擇閘極線SGD。例如，積層犧牲構件51之層數對應於積層之選擇 閘極線SGD之條數。犧牲構件50及51分別例如包含氮化矽(SiN)。
然後，藉由光微影法等製作遮罩，上述遮罩之與記憶體柱MP及支持柱HR對應之區域形成開口。之後，藉由使用所形成之遮罩進行各向異性蝕刻形成空間，上述空間用以形成記憶體柱MP及支持柱HR。本工序中之各向異性蝕刻例如為RIE(Reactive Ion Etching，反應性離子蝕刻)。然後，於設置之空間形成記憶體柱MP及支持柱HR。記憶體柱MP於胞區域CA例如配置為錯位狀。支持柱HR配置於引出區域HA。又，支持柱HR於引出區域HA之梯部HP，以不與設置狹縫SLTH及SLTV之區域重疊之方式配置。
其次，如圖13及圖14所示，形成梯形狹縫HSLT(步驟S12)。梯形狹縫HSLT對應於設置狹縫SLTH及SLTV之區域中設置之開口部分。具體而言，首先藉由光微影法等形成遮罩，上述遮罩之對應於梯形狹縫HSLT之區域形成開口。然後，藉由使用所形成之遮罩進行各向異性蝕刻，形成梯形狹縫HSLT。
本工序中形成之梯形狹縫HSLT貫通犧牲構件50及51、以及絕緣體層41、42、43、44及45，梯形狹縫HSLT之底部例如在導電體層21之表面停止。梯形狹縫HSLT之底部只要至少貫通最下層之犧牲構件50即可。本工序中之各向異性蝕刻例如為RIE。
其次，如圖15及圖16所示，於梯形狹縫HSLT內嵌埋犧牲構件52(步驟S13)。具體而言，首先，以填滿梯形狹縫HSLT內之方式形成犧牲構件52。然後，例如藉由CMP(Chemical Mechanical Polishing，化學機械拋光)去除形成於梯形狹縫HSLT外之犧牲構件52。犧牲構件52例如為非晶矽。再者，犧牲構件52例如亦可為以碳為主成分之碳膜。
其次，如圖17及圖18所示，去除狹縫SLTH內之犧牲構件52(步驟S14)。具體而言，首先，如圖17所示，例如藉由光微影法等形成抗蝕劑REG1，上述抗蝕劑REG1之對應於狹縫SLTH之區域形成開口。然後，藉由使用抗蝕劑REG1之各向異性蝕刻去除狹縫SLTH內之犧牲構件52。然後，例如藉由CMP去除抗蝕劑REG1。結果，如圖18所示，設置對應於狹縫SLTH之空間。
其次，如圖19及圖20所示，於狹縫SLTH內嵌埋絕緣體53(步驟S15)。具體而言，首先，以填滿狹縫SLTH內之方式形成絕緣體53。然後，例如藉由CMP去除形成於狹縫SLTH外之絕緣體53。絕緣體53例如為氧化矽。
其次，如圖21所示，將狹縫SLTV內之犧牲構件52之一部分去除，直至犧牲構件52之上端到達絕緣體層43之層次(高度)(步驟S16)。具體而言，首先，藉由光微影法等形成遮罩，上述遮罩之對應於狹縫SLTV之區域形成開口。然後，藉由使用所形成之遮罩進行各向異性蝕刻，去除狹縫SLTV內之犧牲構件52，直至犧牲構件52之上端包含於絕緣體層43之層次。
其次，如圖22及圖23所示，將其中一個狹縫SLTV內之犧牲構件52去除1對(1層之犧牲構件50與1層之絕緣體層42之組)之量(步驟S17)。具體而言，首先，如圖22所示，例如藉由光微影法等形成抗蝕劑REG2，上述抗蝕劑REG2之對應於其中一個狹縫SLTV之區域形成開口。然後，如圖23所示，藉由使用抗蝕劑REG2之各向異性蝕刻，將其中一個狹縫SLTV內之犧牲構件52於Z方向去除1對之量。然後，例如藉由CMP去除抗蝕劑REG2。
其次，如圖24所示，經由狹縫SLTV，將相鄰之狹縫SLT間且相鄰之狹縫SLTH間之犧牲構件50及51去除1個階台之量(步驟S18)。具體而言，例如經由狹縫SLTV，藉由濕式蝕刻選擇性地去除犧牲構件50及51。藉由管理濕式蝕刻之時間，當將犧牲構件50及51於X方向上去除1個階台之量時，結束本工序之濕式蝕刻。去除犧牲構件50及51後之構造體由複數個支持柱HR維持其立體構造。
其次，確認去除犧牲構件50及51之處理是否已經進行了特定之次數(步驟S19)。於次數未滿足特定之次數之情況下(步驟S19，否(NO))，執行步驟S20之處理。
步驟S20中，如圖25所示，將1組狹縫SLTV內之犧牲構件52去除2對之量。具體而言，例如藉由光微影法等形成抗蝕劑，上述抗蝕劑之對應於1組狹縫SLTV之區域形成開口。然後，藉由使用抗蝕劑之各向異性蝕刻將狹縫SLTV內之犧牲構件52於Z方向上去除2對之量。然後，例如藉由CMP去除抗蝕劑。
其次，再次執行步驟S18。具體而言，如圖26所示，經由狹縫SLTV，將相鄰之狹縫SLT間且相鄰之狹縫SLTH間之犧牲構件50及51於X方向上去除1個階台之量(步驟S18)。
其次，再次執行步驟S19，確認去除犧牲構件50及51之處理是否已經進行了特定之次數。當反覆執行步驟S18與步驟S20，已經進行了特定之次數時(步驟S18，是(YES))，如圖27所示，犧牲構件50及51之加工結束，執行步驟S21之處理。
步驟S21中，如圖28所示，於狹縫SLTV形成絕緣體54。具體而言，於經由狹縫SLTV內及狹縫SLTV進行濕式蝕刻所得之空間內形成 絕緣體54。
其次，如圖29所示，形成犧牲構件51之台階構造(步驟S22)。具體而言，首先，藉由光微影法等，形成覆蓋胞區域CA、及與胞區域CA鄰接之引出區域HA之端部之遮罩。然後，藉由使用所形成之遮罩進行各向異性蝕刻，於引出區域HA未被遮罩覆蓋之區域去除最上層之絕緣體層44及45、以及最上層之犧牲構件51。然後，於與胞區域CA鄰接之引出區域HA之端部，反覆進行遮罩之細化與各向異性蝕刻直至到達形成有絕緣體層43之層，形成犧牲構件51之台階構造。然後，於由各向異性蝕刻產生之階差形成絕緣體層60，例如藉由CMP進行平坦化。
其次，如圖30及圖31所示，執行積層配線部之替換處理(步驟S23)。具體而言，首先，藉由光微影法等形成遮罩，該遮罩之對應於狹縫SLT之區域形成開口。然後，藉由使用所形成之遮罩進行各向異性蝕刻，形成狹縫SLT。然後，藉由經由狹縫SLT進行濕式蝕刻，選擇性地去除犧牲構件50及51。去除了犧牲構件50及51之構造體利用複數個支持柱HR及複數個記憶體柱MP等保持其立體構造。然後，例如藉由CVD(Chemical Vapor Deposition，化學氣相沈積)於去除了犧牲構件50及51之空間中嵌埋導電體。然後，藉由回蝕處理，分別將形成於狹縫SLT內部之導電體、及比支持柱HR之上端及記憶體柱MP之上端形成於更上方之導電體去除。然後，於狹縫SLT中嵌埋絕緣體。
藉此，形成與選擇閘極線SGS對應之導電體層22、與字元線WL0~WL7分別對應之複數個導電體層23、及與選擇閘極線SGD對應之複數個導電體層24。
其次，如圖32所示，形成狹縫SHE(步驟S24)。具體而言， 首先，藉由光微影法等形成遮罩，上述遮罩之對應於狹縫SHE之區域形成開口。然後，藉由使用所形成之遮罩進行各向異性蝕刻，形成狹縫SHE。然後，於狹縫SHE中嵌埋絕緣體。
藉由本工序形成之狹縫SHE貫通最下層導電體層24，狹縫SHE之底部例如於設置有絕緣體層43之層內停止。本工序中之各向異性蝕刻例如為RIE。
其次，如圖33所示，形成複數個接點CC(步驟S25)。具體而言，於設置於梯部HP之選擇閘極線SGS以及字元線WL0~WL7各自之階台部分上、及選擇閘極線SGD各自之台階部分上構成接點CC。
藉由以上說明之第1實施方式之半導體記憶裝置1之製造工序，分別形成記憶體柱MP、支持柱HR、源極線SL、選擇閘極線SGS、字元線WL、選擇閘極線SGD、接點CC。再者，以上說明之製造工序僅為一例，亦可於各製造工序間插入其他處理，亦可於不產生問題之範圍內替換製造工序之順序。
[1-3]第1實施方式之效果
根據以上說明之第1實施方式之半導體記憶裝置1，能夠抑制半導體記憶裝置1之製造成本。以下，對第1實施方式之半導體記憶裝置1之詳細效果進行說明。
三維積層記憶胞之半導體記憶裝置中，例如藉由積層用作字元線WL之板狀之配線，於設置於每一層之階台部分上設置接點，從而將字元線與列解碼器模塊15之間連接。
作為於每一層設置階台部分之方法，考慮反覆進行細化與 蝕刻而設置台階狀之構造之情況。圖34係第1實施方式之比較例之半導體記憶裝置1之製造中途之截面構造之一例，簡化表示形成積層配線之引出區域HA之一部分。圖34之(1)~(3)對應於設置台階狀之構造之代表性工序。
首先，如圖34之(1)所示，於半導體基板SUB上交替積層絕緣體與犧牲構件SM。其次，如圖34之(2)所示，進行細化及蝕刻之反覆處理。簡單來說，反覆進行遮罩之縮小與各向異性蝕刻，設置台階狀之構造。最後，如圖34之(3)所示，進行絕緣體之嵌埋及平坦化處理。
第1實施方式之比較例之半導體記憶裝置1中，於細化及蝕刻之反覆處理中，去除階台部分之上方之構造。然後，將絕緣體填回至階台部分之上方產生之空間。如此，第1實施方式之比較例之半導體記憶裝置1中，藉由各向異性蝕刻去除並填回絕緣體之部分較大。即，各向異性蝕刻及填回絕緣體之工序之成本可能會變大。
與此相對，第1實施方式之半導體記憶裝置1中，於梯部HP，於不去除各階台部分之上方之絕緣體層之情況下設置相向之台階構造。
又，藉由濕式蝕刻來進行為了設置台階構造而去除犧牲構件50之工序。然後，將絕緣體層填回至去除了犧牲構件50之空間。
因此，第1實施方式之半導體記憶裝置1中，藉由蝕刻去除之犧牲構件之量、及填回絕緣體之量與第1實施方式之比較例之半導體記憶裝置1相比都抑制得較少。結果，第1實施方式之半導體記憶裝置1能夠抑制蝕刻及填回絕緣體之工序之製造成本。
又，第1實施方式之比較例之半導體記憶裝置1中，亦可於 形成引出區域HA內之階台部分後將絕緣體填回至引出區域HA內時，於胞區域CA內之構造體之上方以形成絕緣體。因此，例如藉由CMP進行平坦化時，因為去除之絕緣體之量不同或基底構造之不同，可能會產生平坦化處理之偏差。結果，例如引出區域HA與胞區域CA之間可能產生階差。
與此相對，第1實施方式之半導體記憶裝置1中，形成引出區域HA內之階台部分後填回絕緣體54之量與第1實施方式之比較例相比較少。又，引出區域HA內，與胞區域CA內同樣地保留犧牲構件50與絕緣體層42之積層構造之區域變多。因此，第1實施方式之半導體記憶裝置1與第1實施方式之比較例之半導體記憶裝置1相比，藉由CMP進行平坦化時，能夠使去除之絕緣體之量及基底之構造之差異變小。
藉此，第1實施方式之半導體記憶裝置1能夠抑制CMP造成之平坦化之偏差，從而能夠抑制胞區域CA與引出區域HA之間產生階差。結果，第1實施方式之半導體記憶裝置1能夠抑制產生階差導致產生不良，從而能夠改善良率。
又，第1實施方式之半導體記憶裝置1之製造方法中，於參照圖10說明之步驟S17之工序中，於1組狹縫SLTV中，對犧牲構件52之高度設置1對之差。並且，每次反覆進行參照圖10說明之步驟S18及S20時，隔著1組狹縫SLTV，同時相向形成互不相同之層之階台部分。即，同時形成2層階台部分。
因此，第1實施方式之半導體記憶裝置1之製造方法與反覆進行1層之量之階台部分之工序之情況相比，能夠抑制工序數。即，第1實施方式之半導體記憶裝置1能夠抑制製造成本。
[1-4]第1實施方式之變化例
第1實施方式之半導體記憶裝置1能夠進行各種變化。以下，對第1實施方式之第1變化例、第2變化例、及第3變化例依次進行說明。
(第1實施方式之第1變化例)
圖35係第1實施方式之第1變化例之半導體記憶裝置1所具備之記憶胞陣列10之引出區域HA之詳細平面佈局之一例，表示與圖7同樣之區域。如圖35所示，第1實施方式之第1變化例之半導體記憶裝置1相對於第1實施方式，梯部HP之配置不同。
具體而言，第1實施方式之第1變化例之半導體記憶裝置1中，梯部HP分別設置於區塊BLK0及BLK1之組、區塊BLK2及BLK3之組、…、區塊BLK(n-1)及BLKn之組。並且，梯部HP例如跨區塊BLK0及BLK1間之狹縫SLT(第5構件)配置。換言之，梯部HP跨1組區塊BLK配置。並且，梯部HP內之1組狹縫SLTV被設置於組合之2個區塊BLK之邊界之狹縫SLT分斷。
又，設置於梯部HP之選擇閘極線SGS及字元線WL0~WL7各自之階台部分被狹縫SLT分斷。具體而言，梯部HP中設置於區塊BLK0之階台部分分別對應於區塊BLK0之選擇閘極線SGS及字元線WL0~WL7。同樣地，梯部HP中設置於區塊BLK1之階台部分分別對應於區塊BLK1之選擇閘極線SGS及字元線WL0~WL7。於選擇閘極線SGS及字元線WL0~WL7各自之階台部分上，與區塊BLK0及BLK1分別對應地形成2個接點CC。其他構成與第1實施方式相同。
如上所述，第1實施方式之第1變化例之半導體記憶裝置1 中，利用1個梯部HP，形成與2個區塊BLK對應之階台部分。即，第1實施方式之第1變化例之半導體記憶裝置1與於每個區塊BLK配置梯部HP之情況相比，能夠抑制配置梯部HP所需之面積。藉此，第1實施方式之第1變化例之半導體記憶裝置1能夠抑制製造成本之增加。
又，第1實施方式之第1變化例之半導體記憶裝置1中，狹縫SLT配置於梯部HP之1組狹縫SLTH之間。因此，第1實施方式之第1變化例中，於步驟S23之積層配線部之替換處理時，用於去除夾在1組狹縫SLTH之間之區域內之犧牲構件50及51之時間相比第1實施方式能夠短縮。因此，第1實施方式之第1變化例之半導體記憶裝置1與第1實施方式相比能夠抑制積層配線部之替換處理所需之成本。
(第1實施方式之第2變化例)
圖36係第1實施方式之第2變化例之半導體記憶裝置1所具備之記憶胞陣列10之平面佈局之一例，表示與圖3同樣之區域。如圖36所示，第1實施方式之第2變化例之半導體記憶裝置1相對於第1實施方式，梯部HP之配置不同。
具體而言，第1實施方式之第2變化例之半導體記憶裝置1在記憶胞陣列10之平面佈局中，於X方向上被分割成引出區域HA1、胞區域CA、引出區域HA2。胞區域CA於X方向上，夾在引出區域HA1及HA2之間。梯部HP於每個區塊BLK交替配置於引出區域HA1或引出區域HA2之任一個。
具體而言，於圖36所示之例中，梯部HP於引出區域HA1中設置於偶數之區塊BLK，於引出區域HA2中設置於奇數之區塊BLK。並 且，選擇閘極線SGS及字元線WL各自之接點設置於梯部HP。例如，圖36所示之例中，於偶數之區塊BLK，於設置於引出區域HA1之梯部HP設置接點，於奇數之區塊BLK，於設置於引出區域HA2之梯部HP設置接點。第1實施方式之第2變化例之半導體記憶裝置1中之其他構成與第1實施方式相同。
如上所述，亦可於記憶胞陣列10設置複數個引出區域HA。又，梯部HP於每個區塊BLK至少各配置1個即可。於此種情況下，第1實施方式之第2變化例之半導體記憶裝置1以能夠獲得與第1實施方式同樣之效果。
(第1實施方式之第3變化例)
圖37係第1實施方式之第3變化例之半導體記憶裝置1所具備之記憶胞陣列10之平面佈局之一例，表示與圖3同樣之區域。如圖37所示，第1實施方式之第3變化例之半導體記憶裝置1相對於第1實施方式，梯部HP之配置不同。
具體而言，第1實施方式之第3變化例之半導體記憶裝置1在記憶胞陣列10之平面佈局中，於X方向上被分割成胞區域CA1、引出區域HA、胞區域CA2。胞區域CA1及CA2於X方向上隔著引出區域HA配置。於引出區域HA，設置有胞區域CA1及CA2共用之梯部HP。
更具體而言，例如胞區域CA1中之字元線WL0與胞區域CA2中之字元線WL0於引出區域HA共同連接，經由設置於梯部HP之字元線WL0之階台部分之接點與列解碼器模塊15連接。第1實施方式之第3變化例之半導體記憶裝置1中之其他構成與第1實施方式相同。
如上所述，引出區域HA亦可夾在複數個胞區域CA之間，配置於記憶胞陣列10之中間部分。於此種情況下，第1實施方式之第3變化例之半導體記憶裝置1以能夠獲得與第1實施方式同樣之效果。
[2]第2實施方式
第2實施方式之半導體記憶裝置1於1個引出區域HA內，於每個區塊BLK具備複數個梯部HP。以下，針對第2實施方式之半導體記憶裝置1，就與第1實施方式不同之方面進行說明。
[2-1]構成
圖38係第2實施方式之半導體記憶裝置1所具備之記憶胞陣列10之引出區域HA之詳細平面佈局之一例，選取表示與相鄰之區塊BLK0及BLK1對應之區域。
如圖38所示，第2實施方式之半導體記憶裝置1於引出區域HA包含複數個梯部HP1(第1接點區域)及HP2(第2接點區域)。梯部HP1及HP2於每個區塊BLK排列於X方向上且分開設置。梯部HP1之狹縫SLTH(第3、4構件)與梯部HP2之狹縫SLTH(第8、9構件)分開設置。
梯部HP1例如包含選擇閘極線SGS、字元線WL2、WL3、WL6及WL7各者之階台部分。於梯部HP1，選擇閘極線SGS、以及字元線WL3及WL7各自之階台部分與字元線WL2及WL6各自之階台部分隔著狹縫SLTV1及SLTV2相向。具體而言，於梯部HP1，字元線WL6之階台部分、字元線WL2之階台部分、狹縫SLTV2、狹縫SLTV1、選擇閘極線SGS之階台部分、字元線WL3之階台部分、字元線WL7之階台部分於X方向上 依序配置。
梯部HP2例如包含字元線WL0、WL1、WL4及WL5各自之階台部分。於梯部HP2，字元線WL1及WL5各自之階台部分與字元線WL0及WL4各自之階台部分隔著狹縫SLTV3及SLTV4相向。具體而言，於梯部HP2，字元線WL4之階台部分、字元線WL0之階台部分、狹縫SLTV4、狹縫SLTV3、字元線WL1之階台部分、字元線WL5之階台部分於X方向依序配置。
圖39係沿圖38之XXXIX-XXXIX線之剖視圖，表示第2實施方式之半導體記憶裝置1所具備之記憶胞陣列10之引出區域HA之截面構造之一例。如圖39所示，於引出區域HA，與字元線WL以及選擇閘極線SGS及SGD對應之複數個導電體層之一部分設置成台階狀。即，於圖示之區域中，包含與字元線WL0~WL7及選擇閘極線SGS對應之複數個階台部分。
於梯部HP1，選擇閘極線SGS、以及字元線WL3及字元線WL7各自之階台部分之組與字元線WL2及WL6各自之階台部分之組隔著狹縫SLTV1及SLTV2之組相向設置。並且，利用X方向上相鄰之階台部分形成導電體層23之4層階差。
於梯部HP2，字元線WL1及WL5各自之階台部分之組與字元線WL0及WL4各自之階台部分之組隔著狹縫SLTV3及SLTV4之組相向設置。並且，利用X方向上相鄰之階台部分形成導電體層23之4層階差。
梯部HP1及HP2之構成亦可用以下方式描述。梯部HP1包含於X方向上依次排列之第1子區域、第2子區域、及第3子區域。於梯部HP1之第1子區域，設置有字元線WL2及WL6各自之階台部分。於梯部 HP1之第2子區域，設置有狹縫SLTV1及SLTV2。於梯部HP1之第3子區域，設置有選擇閘極線SGS、以及字元線WL3及WL7各自之階台部分。梯部HP2包含於X方向依次排列之第1子區域、第2子區域、及第3子區域。於梯部HP2之第1子區域，設置有字元線WL0及WL4各自之階台部分。於梯部HP2之第2子區域，設置有狹縫SLTV3及SLTV4。於梯部HP2之第3子區域，設置有字元線WL1及WL5各者之階台部分。
於梯部HP1之第1子區域及梯部HP2之第1子區域，設置有向離開胞區域CA之方向變高之階差。於梯部HP1之第3子區域及梯部HP2之第3子區域，設置有向靠近胞區域CA之方向變高之階差。
第2實施方式之半導體記憶裝置1之其他構成與第1實施方式相同。
[2-2]製造方法
以下，適當參照圖40，對形成第2實施方式之半導體記憶裝置1為止之一系列製造工序之一例進行說明。圖40係表示第2實施方式之半導體記憶裝置1之製造工序之一例之流程圖。圖41~圖46分別表示第2實施方式之半導體記憶裝置1之製造工序中之包含引出區域HA之區域之截面構造之一例。
步驟S10~S15之工序與第1實施方式相同。圖41係到步驟S15為止之工序結束後之狀態，於設置於梯部HP1之狹縫SLTV1及SLTV2、以及設置於梯部HP2之狹縫SLTV3及SLTV4分別嵌埋了犧牲構件52。
其次，如圖42所示，去除犧牲構件52直至絕緣體層43之層 次(步驟S30)。具體而言，例如藉由光微影法等形成抗蝕劑，上述抗蝕劑之與狹縫SLTV對應之區域形成開口。並且，藉由使用抗蝕劑之各向異性蝕刻將狹縫SLTV內之犧牲構件52去除直至包含於絕緣體層43之層次。然後，例如藉由CMP去除抗蝕劑。
其次，如圖43所示，將嵌埋於狹縫SLTV1~SLTV4之各狹縫中之犧牲構件52加工成不同高度(步驟S31)。具體而言，例如藉由光微影法等形成抗蝕劑，上述抗蝕劑之與狹縫SLTV2~SLTV4對應之區域形成開口。然後，藉由使用抗蝕劑之各向異性蝕刻，將狹縫SLTV2~SLTV4內之犧牲構件52去除1對之量。然後，例如藉由CMP去除抗蝕劑。接下來，例如藉由光微影法等形成抗蝕劑，上述抗蝕劑之與狹縫SLTV3及SLTV4對應之區域形成開口。並且，藉由使用抗蝕劑之各向異性蝕刻將狹縫SLTV3及SLTV4內之犧牲構件52去除1對之量。並且，例如藉由CMP去除抗蝕劑。接下來，例如藉由光微影法等形成抗蝕劑，上述抗蝕劑之與狹縫SLTV4對應之區域形成開口。並且，藉由使用抗蝕劑之各向異性蝕刻，將狹縫SLTV4內之犧牲構件52去除1對之量。並且，例如藉由CMP去除抗蝕劑。如此，將嵌埋於狹縫SLTV1~SLTV4各者中之犧牲構件52之高度加工成不同高度。
其次，如圖44所示，經由狹縫SLTV1~SLTV4，將相鄰之狹縫SLT間且相鄰之狹縫SLTH間之犧牲構件50及51去除1個階台之量(步驟S32)。具體而言，例如藉由經由狹縫SLTV1~SLTV4進行之濕式蝕刻，將犧牲構件50及51選擇性地去除。藉由管理濕式蝕刻之時間，當將犧牲構件50及51於X方向去除了1個階台之量時，本工序之濕式蝕刻便結束。
其次，確認去除犧牲構件50及51之處理是否已進行特定次 數(步驟S33)。於次數未滿特定次數之情況下(步驟S33，否)，執行步驟S34之處理。
步驟S34中，如圖45所示，將狹縫SLTV1~SLTV4內之犧牲構件52去除4對之量。具體而言，例如藉由光微影法等，形成將與狹縫SLTV1~SLTV4對應之區域開口之抗蝕劑。然後，藉由使用抗蝕劑之各向異性蝕刻，將狹縫SLTV1~SLTV4內之犧牲構件52於Z方向去除4對之量。然後，例如藉由CMP去除抗蝕劑。
其次，再次執行步驟S32。具體而言，如圖46所示，經由狹縫SLTV，將犧牲構件50及51於X方向去除1個階台之量(步驟S32)。
其次，再次執行步驟S33，確認去除犧牲構件50及51之處理是否已進行特定次數。反覆執行步驟S32與步驟S34，當進行了特定次數時(步驟S33，是)，犧牲構件50及51之加工結束，執行步驟S21之處理。
步驟S21以後之工序與第1實施方式相同。
[2-3]第2實施方式之效果
根據以上說明之第2實施方式之半導體記憶裝置1，與第1實施方式同樣地，能夠抑制半導體記憶裝置1之製造成本。
第2實施方式之半導體記憶裝置1之製造方法中，於參照圖40說明之步驟S31之工序中，於狹縫SLTV1至SLTV4，以使每1對犧牲構件52之高度不同之方式進行加工。並且，每次反覆進行參照圖40說明之步驟S32及S34時，隔著狹縫SLTV1及SLTV2同時形成互不相同之層之階台部分，與此同時地，隔著狹縫SLTV3及SLTV4同時相向地形成互不相同 之層之階台部分。即，同時形成4層階台部分。
因此，第2實施方式之半導體記憶裝置1之製造方法與反覆進行形成1層階台部分之工序之情況相比，能夠抑制工序數。即，第2實施方式之半導體記憶裝置1能夠與第1實施方式同樣地抑制製造成本。
[2-4]第2實施方式之變化例
第2實施方式之半導體記憶裝置1能夠進行各種變化。以下，對第2實施方式之第1變化例、第2變化例、及第3變化例依次進行說明。
(第2實施方式之第1變化例)
圖47係第2實施方式之第1變化例之半導體記憶裝置1所具備之記憶胞陣列10之引出區域HA之平面佈局之一例，表示與圖38同樣之區域。如圖47所示，第2實施方式之第1變化例之半導體記憶裝置1相對於第2實施方式，梯部HP1及HP2之配置不同。再者，第2實施方式之第1變化例係對第2實施方式進行了與第1實施方式之第1變化例同樣之變化之例。
具體而言，第2實施方式之第1變化例之半導體記憶裝置1中，梯部HP分別設置於區塊BLK0及BLK1之組、區塊BLK2及BLK3之組、…、區塊BLK(n-1)及BLKn之組。並且，梯部HP1及HP2例如跨區塊BLK0及BLK1間之狹縫SLT(第10構件)配置。換言之，梯部HP1及HP2跨1組區塊BLK配置。並且，梯部HP1及HP2所包含之狹縫SLTV1~SLTV4被設置於組合之2個區塊BLK之邊界之狹縫SLT分斷。
又，設置於梯部HP1及HP2之選擇閘極線SGS以及字元線WL0~WL7各自之階台部分被狹縫SLT分斷。具體而言，梯部HP1及HP2 中設置於區塊BLK0之階台部分與區塊BLK0之選擇閘極線SGS以及字元線WL0~WL7各自對應。同樣地，梯部HP1及HP2中設置於區塊BLK1之階台部分與區塊BLK1之選擇閘極線SGS以及字元線WL0~WL7各自對應。第2實施方式之第1變化例之半導體記憶裝置1中之其他構成與第2實施方式相同。
如上所述，第2實施方式之第1變化例之半導體記憶裝置1中，利用梯部HP1及HP2形成了與2個區塊BLK對應之階台部分。
即，第2實施方式之第1變化例之半導體記憶裝置1與於每個區塊BLK配置梯部HP1及HP2之情況相比，能夠抑制配置梯部HP1及HP2所需之面積。藉此，第2實施方式之第1變化例之半導體記憶裝置1能夠抑制製造成本之增加。
又，第2實施方式之第1變化例之半導體記憶裝置1中，狹縫SLT配置於梯部HP1及HP2各自之1組狹縫SLTH之間。因此，第2實施方式之第1變化例中，於步驟S23之積層配線部之替換處理時，用於去除夾在1組狹縫SLTH之間之區域內之犧牲構件50及51之時間相比第1實施方式能夠短縮。因此，第2實施方式之第1變化例之半導體記憶裝置1相比第2實施方式能夠抑制積層配線部之替換處理所需之成本。
(第2實施方式之第2變化例)
圖48係第2實施方式之第2變化例之半導體記憶裝置1所具備之記憶胞陣列10之平面佈局之一例，選取表示與4個區塊BLK0~BLK3對應之區域。如圖48所示，第2實施方式之第2變化例之半導體記憶裝置1相對於第2實施方式，梯部HP1及HP2之配置不同。
具體而言，梯部HP1及HP2分別交替設置於區塊BLK0及BLK1之組、區塊BLK2及BLK3之組、…、區塊BLK(n-1)及BLKn之組。即，梯部HP1例如跨區塊BLK1及BLK2間之狹縫SLT配置，梯部HP2例如跨區塊BLK2及BLK3間之狹縫SLT配置。第2實施方式之第2變化例之半導體記憶裝置1中之其他構成與第2實施方式相同。
如上所述，第2實施方式之第2變化例之半導體記憶裝置1中，梯部HP1及HP2於Y方向上交替配置。即，第2實施方式之第2變化例之半導體記憶裝置1與將梯部HP1及HP2排列配置於X方向之情況相比，能夠抑制X方向之面積。藉此，第2實施方式之第2變化例之半導體記憶裝置1能夠抑制製造成本。
(第2實施方式之第3變化例)
圖49係第2實施方式之第3變化例之半導體記憶裝置1所具備之記憶胞陣列10之平面佈局之一例，選取表示與4個區塊BLK0~BLK3對應之區域。如圖49所示，第2實施方式之第3變化例之半導體記憶裝置1相對於第2實施方式，梯部HP1及HP2之配置不同。
具體而言，第2實施方式之第3變化例之半導體記憶裝置1在記憶胞陣列10之平面佈局中，於X方向上被分割成引出區域HA1、胞區域CA、引出區域HA2。胞區域CA於X方向上夾在引出區域HA1及HA2之間。梯部HP1及HP2於每個區塊BLK，分別設置於引出區域HA1及HA2之一個與另一個。圖49所示之例中，梯部HP1於每個區塊BLK配置於引出區域HA1。梯部HP2於每個區塊BLK配置於引出區域HA2。第2實施方式之第3變化例之半導體記憶裝置1中之其他構成與第2實施方式相同。
如上所述，亦可於記憶胞陣列10設置複數個引出區域HA。於此種情況下，第2實施方式之第3變化例之半導體記憶裝置1亦可獲得與第2實施方式同樣之效果。
[3]其他變化例等
第1實施方式中，例示了接點CC於Z方向上以固定之面積延伸之情況，但接點CC並不限定於第1實施方式中例示之形狀。圖50表示第1實施方式之半導體記憶裝置1所具備之記憶胞陣列10之引出區域HA之截面構造之一例。圖50所示之例中，接點CC之跟絕緣體層42及43相接之部分與跟絕緣體54相接之部分相比，X方向之寬度變大。即，絕緣體層42或43之高度上之接點CC之外徑及截面面積與導電體層23之高度上之接點CC之外徑及截面面積相比亦可變得更大。
如參照圖10所說明般，絕緣體層42及43係藉由步驟S10之工序設置，絕緣體54係藉由步驟S21之工序設置。絕緣體層42及43與絕緣體54係藉由不同之工序設置，因此存在膜質或材料不同之情況。
於膜質或材料不同之情況下，於藉由步驟S25之工序形成接點CC時之蝕刻中，選擇比不同，於絕緣體層42及43與絕緣體54可能產生階差。即，接點CC可能成為具有階差之形狀。
即，亦可推測，於接點CC呈具有階差之形狀之情況下，於外徑及截面面積較大之部分與外徑及截面面積較小之部分，接點CC與不同膜質或材料之絕緣體相接。並且，亦可推測，形成階台部分使用之係上述實施方式中說明之方法。
第1實施方式中，例示了無間隙地嵌埋絕緣體54之情況，但 絕緣體54之形狀並不限定於第1實施方式中例示之情況。圖51表示第1實施方式之半導體記憶裝置1所具備之記憶胞陣列10之引出區域HA之截面構造之一例。圖51所示之例中，絕緣體54包含縫。
如參照圖10所說明般，絕緣體54係於步驟S21之工序中經由狹縫SLTV被填滿，所以可能產生縫。與此相對，絕緣體層42及43係於步驟S10之工序中設置，不會產生縫。
即，亦可推測，於產生縫之絕緣體與未產生縫之絕緣體交替設置於Z方向之情況下，產生縫之部分與未產生縫之部分係藉由不同製法設置之絕緣體。
圖52表示第1實施方式之半導體記憶裝置1所具備之記憶胞陣列10之引出區域HA之截面構造之一例。圖52所示之例中，狹縫SLTH於與狹縫SLTV接觸且與導電體層21接觸之部位具有向Z方向突出之突部OE。
如參照圖10所說明般，與狹縫SLTH及SLTV對應之梯形狹縫HSLT係藉由各向異性蝕刻設置。這時，對應於狹縫SLTH之部分與對應於狹縫SLTV之部分交叉之部位與其他部位相比，蝕刻更容易進展。因此，於狹縫SLTH與狹縫SLTV交叉之部分產生過蝕刻，可能產生突部OE。
即，根據突部OE之位置，亦可推測狹縫SLTV與狹縫SLTH交叉之位置。又，根據突部OE與突部OE之距離，亦可推測狹縫SLTV與狹縫SLTV之距離。
第1及第2實施方式中，作為去除嵌埋於狹縫SLTV中之犧牲構件52之方法，以各向異性蝕刻為例進行了說明，但去除犧牲構件52之 方法並不限定於各向異性蝕刻。只要能夠選擇性地去除犧牲構件52即可，亦可為各向同性蝕刻、例如濕式蝕刻。
第1及第2實施方式中，對狹縫SLTV配置於相鄰之2個狹縫SLTH之間之情況進行了說明，但狹縫SLTV與狹縫SLTH亦可交叉。於設置於相鄰之2個狹縫SLTH之間之區域之外側之狹縫SLTV之部分，例如藉由參照圖10說明之步驟S14及S15之處理，與狹縫SLTH內同時形成絕緣體53。
第1及第2實施方式中，例示了支持柱HR僅由絕緣體構成之情況，但支持柱HR之構造亦可為其他構造。例如，支持柱HR亦可具有與記憶體柱MP同樣之構成，亦可具有記憶體柱MP中包含之構成之一部分。例如，於支持柱HR與記憶體柱MP具有同樣之構成之情況下，支持柱HR之上表面與記憶體柱MP之上表面亦可對齊設置。
第1及第2實施方式中，記憶胞陣列10之構造亦可為其他構造。例如，記憶體柱MP亦可為複數個柱於Z方向上連結2條以上之構造。又，記憶體柱MP亦可為將對應於選擇閘極線SGD之柱與對應於字元線WL之柱連結之構造。狹縫SLT內亦可包含多種絕緣體。
第1及第2實施方式中，以半導體記憶裝置1具有於記憶胞陣列10下設置感測放大器模塊16等電路之構造之情況為例進行了說明，但並不限定於此。例如，半導體記憶裝置1亦可為於半導體基板20上形成字元線WL等積層配線之構造，亦可為將設置有感測放大器模塊16等之芯片與設置有記憶胞陣列10之芯片貼合之構造。於具有此種貼合構造之情況下，亦可省略相當於半導體基板20之構成。
於第1實施方式中用於說明之圖式中，例示了記憶體柱MP 及支持柱HR於Z方向上具有相同直徑之情況，但並不限定於此。例如，記憶體柱MP及支持柱HR亦可具有錐形狀或倒錐形狀，亦可具有中間部分鼓出之形狀。同樣地，狹縫SLT及狹縫SHE亦可具有錐形狀或倒錐形狀，亦可具有中間部分鼓出之形狀。又，第1及第2實施方式中，例示了記憶體柱MP、支持柱HR、及接點CC各自之截面構造為圓形之情況，但該等截面構造亦可為橢圓形，亦可設計成任意形狀。又，“外徑”表示與半導體基板20平行之截面上之外徑。
本說明書中，“連接”表示電性連接，不排除例如其間介隔其他元件之情況。關於“電性連接”，只要能夠與電性連接之對象同樣地進行動作，那麼亦可介隔絕緣體。“柱狀”表示設置於半導體記憶裝置1之製造工序中形成之孔內之構造體。
對本發明之若干實施方式進行了說明，但該等實施方式係作為例提出，並非意在限定發明之範圍。該等新穎之實施方式能夠以其他各種方式實施，亦可於不脫離發明主旨之範圍內進行各種省略、置換、變更。該等實施方式及其變化包含於發明之範圍及主旨中，並且包含於申請專利範圍所記載之發明及與其均等之範圍內。
[相關申請案]
本申請案享有以日本專利申請2020-34818號(申請日：2020年3月2日)作為基礎申請案之優先權。本申請案藉由參照該基礎申請案而包含基礎申請案之所有內容。
BLK0:區塊
BLK1:區塊
CA:胞區域
CC:接點
HA:引出區域
HP:梯部
HR:支持柱
MP:記憶體柱
SGD:選擇閘極線
SGS:選擇閘極線
SHE:狹縫
SLT:狹縫
SLTH:狹縫
SLTV:狹縫
SU0~SU3:串單元
WL0~WL7:字元線

Claims (20)

  1. 一種半導體記憶裝置，其具備：第1區域及第2區域，其等排列於第1方向上；複數個導電體層，其介隔第1絕緣體層排列於與上述第1方向交叉之第2方向上；第1構件及第2構件，其等從上述第1區域至上述第2區域朝上述第1方向延伸且將上述複數個導電體層分斷，並且排列配置於與上述第1方向及上述第2方向分別交叉之第3方向；複數個柱，其等於上述第2方向貫通上述第1區域中之上述複數個導電體層而設置；以及第3構件及第4構件，其等於上述第1構件與上述第2構件之間之上述第2區域內朝上述第1方向延伸且貫通上述複數個導電體層，並且排列於上述第3方向上；上述第1區域中之上述複數個柱與上述複數個導電體層之交叉部分作為記憶胞發揮功能，上述第2區域包含第1接點區域，上述第1接點區域包含夾在上述第3構件與上述第4構件之間、且排列於上述第1方向上之第1子區域、第2子區域及第3子區域，上述複數個導電體層包含從下層向上層依次排列之第1導電體層、第2導電體層、第3導電體層、及第4導電體層，上述第1導電體層於上述第1子區域內包含第1階台部分，上述第1階台部分不與上述複數個導電體層中之上述第1導電體層之上方之導電體層 重疊，上述第2導電體層於上述第3子區域內包含第2階台部分，上述第2階台部分不與上述複數個導電體層中之上述第2導電體層之上方之導電體層重疊，上述第3導電體層於上述第1子區域內包含第3階台部分，上述第3階台部分不與上述複數個導電體層中之上述第3導電體層之上方之導電體層重疊，上述第4導電體層於上述第3子區域內包含第4階台部分，上述第4階台部分不與上述複數個導電體層中之上述第4導電體層之上方之導電體層重疊，至少1個接點以從上述第1至第4階台部分之各者朝上述第2方向延伸之方式設置，上述複數個導電體層之設置於上述第1子區域之部分、與上述複數個導電體層之設置於上述第3子區域之部分介隔上述第2子區域而分開。
  2. 如請求項1之半導體記憶裝置，其進而具備第5構件，上述第5構件於上述第1構件與上述第2構件之間，從上述第1區域至上述第2區域朝上述第1方向延伸且將上述複數個導電體層分斷，並且與上述第1構件及上述第2構件排列於上述第3方向上，上述第5構件於上述第1接點區域內，配置於上述第3構件與上述第4構件之間。
  3. 如請求項2之半導體記憶裝置，其中於上述第1至第4階台部分之各 者，以隔著上述第5構件於上述第2方向延伸之方式設置2個接點。
  4. 如請求項1之半導體記憶裝置，其中上述第1階台部分與上述第2階台部之上述第1方向之長度大致相等。
  5. 如請求項1之半導體記憶裝置，其中上述第1階台部分、上述第2階台部分、上述第3階台部分、及上述第4階台部分各者之上述第1方向之長度大致相等。
  6. 如請求項1之半導體記憶裝置，其中上述第3構件及上述第4構件於上述第2子區域內之下層側具有突部。
  7. 如請求項1之半導體記憶裝置，其進而具備第6構件及第7構件，上述第6構件及第7構件於上述第3構件與上述第4構件之間且上述第2子區域內朝上述第3方向延伸，貫通上述複數個導電體層，且排列於上述第1方向上。
  8. 如請求項7之半導體記憶裝置，其中上述第6構件與上述第7構件於上述第1方向之間隔，比上述第1階台部分於上述第1方向之長度長。
  9. 如請求項7之半導體記憶裝置，其中上述第3構件及上述第4構件各自於與上述第6構件及上述第7構件交叉之部分之下層側具有突部。
  10. 如請求項1之半導體記憶裝置，其中上述第1至第3子區域沿上述第1方向，從上述第1區域起由遠到近依序配置上述第1子區域、上述第2子區域、上述第3子區域，上述第1階台部分經由上述第1構件與上述第3構件之間之區域，而與上述第1區域內之上述第1導電體層連續地設置，上述第2階台部分與上述第1區域內之上述第2導電體層於上述第1方向連續地設置，上述第3階台部分經由上述第1構件與上述第3構件之間之區域，而與上述第1區域內之上述第3導電體層連續地設置，上述第4階台部分與上述第1區域內之上述第4導電體層於上述第1方向連續地設置。
  11. 如請求項1之半導體記憶裝置，其中上述第1至第3子區域沿上述第1方向，從上述第1區域起由遠到近依序配置上述第1子區域、上述第2子區域、上述第3子區域，上述複數個導電體層於上述第1子區域內形成朝離開上述第1區域之方向變高之階差，於上述第3子區域內形成朝靠近上述第1區域之方向變高之階差。
  12. 如請求項1之半導體記憶裝置，其中上述第1階台部分比上述第3階台部分更靠近上述第2子區域，上述第2階台部分比上述第4階台部分更靠近上述第2子區域。
  13. 如請求項1之半導體記憶裝置，其中上述第1子區域不包含上述第2導電體層與上述複數個導電體層中之上述第2導電體層之上方之導電體層不重疊之階台部分、及上述第4導電體層與上述複數個導電體層中之上述第4導電體層之上方之導電體層不重疊之階台部分，上述第3子區域不包含上述第1導電體層與上述複數個導電體層中之上述第1導電體層之上方之導電體層不重疊之階台部分、及上述第3導電體層與上述複數個導電體層中之上述第3導電體層之上方之導電體層不重疊之階台部分。
  14. 如請求項1之半導體記憶裝置，其中將上述複數個導電體層中、介隔上述第1絕緣體層之1層而於上述第2方向上相鄰之2個導電體層設為第n導電體層及第n+1導電體層(n為正整數)時，上述第n導電體層於上述第1子區域內包含第n階台部分，上述第n階台部分不與上述複數個導電體層中之上述第n導電體層之上方之導電體層重疊，上述第n+1導電體層包含第n+1階台部分，上述第n+1階台部分不與上述複數個導電體層中之上述第n+1導電體層之上方之導電體層重疊，且上述第n+1階台部分設置於上述第1子區域以外。
  15. 如請求項1之半導體記憶裝置，其進而具備第8構件及第9構件，上述第8構件及第9構件於上述第1構件與上述第2構件之間之上述第2 區域內朝上述第1方向延伸且貫通上述複數個導電體層，並且與上述第3構件及第4構件分開地排列於上述第3方向上，上述第2區域更包含第2接點區域，上述第2接點區域包含夾在上述第8構件與上述第9構件之間且排列於上述第1方向上之第4子區域、第5子區域及第6子區域，並且與上述第1接點區域分開，上述複數個導電體層包含從下層向上層依次排列之第5導電體層、第6導電體層、第7導電體層、及第8導電體層，上述第5導電體層於上述第4子區域內包含第5階台部分，上述第5階台部分不與上述複數個導電體層中之上述第5導電體層之上方之導電體層重疊，上述第6導電體層於上述第6子區域內包含第6階台部分，上述第6階台部分不與上述複數個導電體層中之上述第6導電體層之上方之導電體層重疊，上述第7導電體層於上述第4子區域內包含第7階台部分，上述第7階台部分不與上述複數個導電體層中之上述第7導電體層之上方之導電體層重疊，上述第8導電體層於上述第6子區域內包含第8階台部分，上述第8階台部分不與上述複數個導電體層中之上述第8導電體層之上方之導電體層重疊，至少1個接點以從上述第5至第8階台部分之各者朝上述第2方向延伸之方式設置，上述複數個導電體層之設置於上述第4子區域之部分、與上述複數個導電體層之設置於上述第6子區域之部分介隔上述第5子區域而分開。
  16. 如請求項15之半導體記憶裝置，其進而具備第10構件，上述第10構件於上述第1構件與上述第2構件之間，從上述第1區域至上述第2區域朝上述第1方向延伸且將上述複數個導電體層分斷，並且與上述第1構件及上述第2構件排列於上述第3方向上；上述第10構件於上述第1接點區域內配置於上述第3構件與上述第4構件之間，於上述第2接點區域內配置於上述第8構件與上述第9構件之間。
  17. 如請求項16之半導體記憶裝置，其中於上述第1至第8階台部分之各者，以隔著上述第10構件於上述第2方向延伸之方式設置2個接點。
  18. 如請求項1之半導體記憶裝置，其中從上述第1至第4階台部分各自朝上述第2方向延伸設置之各接點之截面面積，在設置有上述複數個導電體層之層次、與在分別設置於上述複數個導電體層之間之上述第1絕緣體層之層次互為不同。
  19. 如請求項1之半導體記憶裝置，其中於上述第1接點區域內，於上述第1絕緣體層之間設置第2絕緣體層。
  20. 如請求項19之半導體記憶裝置，其中上述第2絕緣體層包含縫。
TW109127675A 2020-03-02 2020-08-14 半導體記憶裝置 TWI789613B (zh)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
JP2020-034818 2020-03-02
JP2020034818A JP2021141102A (ja) 2020-03-02 2020-03-02 半導体記憶装置

Publications (2)

Publication Number Publication Date
TW202135283A TW202135283A (zh) 2021-09-16
TWI789613B true TWI789613B (zh) 2023-01-11

Family

ID=77463152

Family Applications (1)

Application Number Title Priority Date Filing Date
TW109127675A TWI789613B (zh) 2020-03-02 2020-08-14 半導體記憶裝置

Country Status (4)

Country Link
US (2) US11729985B2 (zh)
JP (1) JP2021141102A (zh)
CN (1) CN113345901B (zh)
TW (1) TWI789613B (zh)

Families Citing this family (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2021141102A (ja) * 2020-03-02 2021-09-16 キオクシア株式会社 半導体記憶装置
CN112437984B (zh) * 2020-10-19 2023-04-04 长江存储科技有限责任公司 半导体器件及其形成方法
US11665894B2 (en) * 2021-03-04 2023-05-30 Micron Technology, Inc. Microelectronic devices, memory devices, and electronic systems
JP2023004446A (ja) 2021-06-25 2023-01-17 キオクシア株式会社 半導体記憶装置

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20160276268A1 (en) * 2015-02-05 2016-09-22 Sandisk Technologies Llc Multilevel interconnect structure and methods of manufacturing the same
US20170110462A1 (en) * 2015-10-20 2017-04-20 Kabushiki Kaisha Toshiba Semiconductor memory device and method for manufacturing the same
TW201944540A (zh) * 2018-04-18 2019-11-16 大陸商長江存儲科技有限責任公司 用於形成三維記憶體設備的階梯結構的方法

Family Cites Families (36)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP5279403B2 (ja) * 2008-08-18 2013-09-04 株式会社東芝 不揮発性半導体記憶装置及びその製造方法
KR101702060B1 (ko) * 2010-02-19 2017-02-02 삼성전자주식회사 3차원 반도체 장치의 배선 구조체
KR102045249B1 (ko) * 2013-01-18 2019-11-15 삼성전자주식회사 3차원 반도체 소자의 배선 구조물
US9230987B2 (en) * 2014-02-20 2016-01-05 Sandisk Technologies Inc. Multilevel memory stack structure and methods of manufacturing the same
US9224747B2 (en) * 2014-03-26 2015-12-29 Sandisk Technologies Inc. Vertical NAND device with shared word line steps
KR102193685B1 (ko) * 2014-05-02 2020-12-21 삼성전자주식회사 수직 구조의 비휘발성 메모리 소자
US9305849B1 (en) * 2014-11-12 2016-04-05 Sandisk Technologies Inc. Method of making a three dimensional NAND device
US20160293625A1 (en) * 2015-03-31 2016-10-06 Joo-Heon Kang Three Dimensional Semiconductor Memory Devices and Methods of Fabricating the Same
US9627403B2 (en) * 2015-04-30 2017-04-18 Sandisk Technologies Llc Multilevel memory stack structure employing support pillar structures
US9646981B2 (en) * 2015-06-15 2017-05-09 Sandisk Technologies Llc Passive devices for integration with three-dimensional memory devices
KR102378820B1 (ko) * 2015-08-07 2022-03-28 삼성전자주식회사 메모리 장치
US9679906B2 (en) * 2015-08-11 2017-06-13 Sandisk Technologies Llc Three-dimensional memory devices containing memory block bridges
US9793139B2 (en) * 2015-10-29 2017-10-17 Sandisk Technologies Llc Robust nucleation layers for enhanced fluorine protection and stress reduction in 3D NAND word lines
KR102624498B1 (ko) * 2016-01-28 2024-01-12 삼성전자주식회사 수직형 메모리 장치 및 그 제조 방법
US10269620B2 (en) * 2016-02-16 2019-04-23 Sandisk Technologies Llc Multi-tier memory device with through-stack peripheral contact via structures and method of making thereof
US9853050B2 (en) 2016-03-14 2017-12-26 Toshiba Memory Corporation Semiconductor memory device and method for manufacturing the same
KR20170119158A (ko) * 2016-04-18 2017-10-26 삼성전자주식회사 반도체 메모리 장치 및 반도체 장치
US9853049B2 (en) * 2016-04-21 2017-12-26 Samsung Electronics Co., Ltd. Memory devices having common source lines including layers of different materials
US9754963B1 (en) * 2016-08-22 2017-09-05 Sandisk Technologies Llc Multi-tier memory stack structure containing two types of support pillar structures
KR102650539B1 (ko) * 2016-09-23 2024-03-27 삼성전자주식회사 3차원 반도체 장치의 제조 방법
KR102629347B1 (ko) * 2016-12-08 2024-01-26 삼성전자주식회사 반도체 장치 및 그 제조 방법
JP2019009382A (ja) * 2017-06-28 2019-01-17 東芝メモリ株式会社 半導体装置
KR102400100B1 (ko) * 2017-11-17 2022-05-19 삼성전자주식회사 불휘발성 메모리 장치 및 불휘발성 메모리 장치의 제조 방법
KR102518371B1 (ko) * 2018-02-02 2023-04-05 삼성전자주식회사 수직형 메모리 장치
JP2019161059A (ja) 2018-03-14 2019-09-19 東芝メモリ株式会社 半導体記憶装置
US10504918B2 (en) * 2018-03-16 2019-12-10 Toshiba Memory Corporation Memory device
JP2019212687A (ja) * 2018-05-31 2019-12-12 東芝メモリ株式会社 半導体メモリ
JP2020009904A (ja) * 2018-07-09 2020-01-16 キオクシア株式会社 半導体メモリ
JP2020017572A (ja) * 2018-07-23 2020-01-30 キオクシア株式会社 半導体メモリ及び半導体メモリの製造方法
JP2020047810A (ja) * 2018-09-20 2020-03-26 キオクシア株式会社 半導体記憶装置及びその製造方法
CN109496356B (zh) * 2018-10-11 2021-06-22 长江存储科技有限责任公司 垂直存储器件
JP2020150073A (ja) * 2019-03-12 2020-09-17 キオクシア株式会社 半導体記憶装置
JP2020155492A (ja) * 2019-03-18 2020-09-24 キオクシア株式会社 半導体記憶装置および半導体記憶装置の製造方法
JP2021141102A (ja) * 2020-03-02 2021-09-16 キオクシア株式会社 半導体記憶装置
JP2021150295A (ja) * 2020-03-16 2021-09-27 キオクシア株式会社 半導体記憶装置
US11637119B2 (en) * 2020-05-18 2023-04-25 Sandisk Technologies Llc Three-dimensional memory device containing auxiliary support pillar structures and method of making the same

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20160276268A1 (en) * 2015-02-05 2016-09-22 Sandisk Technologies Llc Multilevel interconnect structure and methods of manufacturing the same
US20170110462A1 (en) * 2015-10-20 2017-04-20 Kabushiki Kaisha Toshiba Semiconductor memory device and method for manufacturing the same
TW201944540A (zh) * 2018-04-18 2019-11-16 大陸商長江存儲科技有限責任公司 用於形成三維記憶體設備的階梯結構的方法

Also Published As

Publication number Publication date
US11729985B2 (en) 2023-08-15
US20230309313A1 (en) 2023-09-28
JP2021141102A (ja) 2021-09-16
CN113345901A (zh) 2021-09-03
CN113345901B (zh) 2024-10-22
US20210272977A1 (en) 2021-09-02
TW202135283A (zh) 2021-09-16

Similar Documents

Publication Publication Date Title
US11282782B2 (en) Semiconductor memory device
TWI789613B (zh) 半導體記憶裝置
TWI755748B (zh) 半導體記憶裝置
TWI723737B (zh) 半導體記憶裝置
JP2020107673A (ja) 半導体記憶装置
US20200251490A1 (en) Semiconductor memory device
TW202123436A (zh) 半導體記憶裝置及半導體記憶裝置之製造方法
US11335696B2 (en) Semiconductor memory device
TWI714211B (zh) 半導體記憶裝置
US20220223607A1 (en) Semiconductor memory device
TW202131492A (zh) 半導體記憶裝置
CN112038353A (zh) 半导体存储装置
TWI756072B (zh) 半導體記憶裝置
TWI834083B (zh) 記憶體元件
JP2020126888A (ja) 半導体記憶装置
US20240099001A1 (en) Semiconductor memory device and manufacturing method
TW202407983A (zh) 記憶裝置
TW202434055A (zh) 半導體記憶裝置
JP2023043646A (ja) メモリデバイス
JP2023044175A (ja) 半導体記憶装置、及び半導体記憶装置の製造方法
JP2023038689A (ja) 半導体記憶装置
JP2024044009A (ja) 半導体記憶装置
JP2023132769A (ja) 半導体記憶装置