[go: up one dir, main page]
More Web Proxy on the site http://driver.im/

TW202434055A - 半導體記憶裝置 - Google Patents

半導體記憶裝置 Download PDF

Info

Publication number
TW202434055A
TW202434055A TW113101727A TW113101727A TW202434055A TW 202434055 A TW202434055 A TW 202434055A TW 113101727 A TW113101727 A TW 113101727A TW 113101727 A TW113101727 A TW 113101727A TW 202434055 A TW202434055 A TW 202434055A
Authority
TW
Taiwan
Prior art keywords
memory device
semiconductor memory
layer
bridge portion
conductive layer
Prior art date
Application number
TW113101727A
Other languages
English (en)
Inventor
伊達浩平
青山賢士
須田圭介
田中南
永嶋賢史
Original Assignee
日商鎧俠股份有限公司
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 日商鎧俠股份有限公司 filed Critical 日商鎧俠股份有限公司
Publication of TW202434055A publication Critical patent/TW202434055A/zh

Links

Classifications

    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B41/00—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates
    • H10B41/20—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by three-dimensional arrangements, e.g. with cells on different height levels
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B41/00—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates
    • H10B41/30—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by the memory core region
    • H10B41/35—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by the memory core region with a cell select transistor, e.g. NAND
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B43/00—EEPROM devices comprising charge-trapping gate insulators
    • H10B43/10—EEPROM devices comprising charge-trapping gate insulators characterised by the top-view layout
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B43/00—EEPROM devices comprising charge-trapping gate insulators
    • H10B43/20—EEPROM devices comprising charge-trapping gate insulators characterised by three-dimensional arrangements, e.g. with cells on different height levels
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B43/00—EEPROM devices comprising charge-trapping gate insulators
    • H10B43/20—EEPROM devices comprising charge-trapping gate insulators characterised by three-dimensional arrangements, e.g. with cells on different height levels
    • H10B43/23—EEPROM devices comprising charge-trapping gate insulators characterised by three-dimensional arrangements, e.g. with cells on different height levels with source and drain on different levels, e.g. with sloping channels
    • H10B43/27—EEPROM devices comprising charge-trapping gate insulators characterised by three-dimensional arrangements, e.g. with cells on different height levels with source and drain on different levels, e.g. with sloping channels the channels comprising vertical portions, e.g. U-shaped channels
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B43/00—EEPROM devices comprising charge-trapping gate insulators
    • H10B43/30—EEPROM devices comprising charge-trapping gate insulators characterised by the memory core region
    • H10B43/35—EEPROM devices comprising charge-trapping gate insulators characterised by the memory core region with cell select transistors, e.g. NAND
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B43/00—EEPROM devices comprising charge-trapping gate insulators
    • H10B43/50—EEPROM devices comprising charge-trapping gate insulators characterised by the boundary region between the core and peripheral circuit regions

Landscapes

  • Semiconductor Memories (AREA)
  • Non-Volatile Memory (AREA)
  • Thin Film Transistor (AREA)
  • Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)

Abstract

實施方式之半導體記憶裝置具備：複數個導電體層，其等於Z方向上彼此分開設置，包含第1導電體層(SGD)；複數個記憶體柱(MP)，其等貫通複數個導電體層，沿Z方向延伸；以及構件(SLT)，其包含沿X方向延伸之第1部分(DT)、及於X方向上彼此分開設置於複數個導電體層之上層側的複數個第2部分(RT)，且沿Y方向分割複數個導電體層；且第2部分(RT)之下表面位於較第1導電體層(SGD)之上表面更靠下層，關於構件(SLT)在Y方向上之寬度，複數個第2部分(RT)各者之上表面較複數個第2部分(RT)各者之下表面及第1部分(DT)寬。

Description

半導體記憶裝置
本文所述之實施例通常係關於一種半導體記憶裝置。
作為能夠非揮發性地記憶資料之半導體記憶裝置，已知NAND(Not AND，反及)型快閃記憶體。為了實現高積體化及大容量化，NAND型快閃記憶體採用三維記憶體構造。
通常，根據一實施例，半導體記憶裝置具備：複數個導電體層，其等在垂直於基板面之第1方向上彼此分開設置，於最上層包含第1導電體層；複數個記憶體柱，其等貫通上述複數個導電體層，沿上述第1方向延伸；以及構件，其包含沿上述基板面內之第2方向於上述複數個導電體層內延伸之第1部分、及於上述第2方向上彼此分開設置於上述複數個導電體層之上述最上層側的複數個第2部分，沿與上述基板面內之上述第2方向正交之第3方向分割上述複數個導電體層；且上述複數個第2部分各者之下表面位於較上述第1導電體層之上表面更靠下層，關於上述構件之上述第3方向上之寬度，上述複數個第2部分各者之上表面較上述複數個第2部分各者之上述下表面及上述第1部分寬。
以下，參照圖式對實施方式進行說明。再者，圖式之尺寸及比例未必與現實中之尺寸及比例相同。又，於以下說明中，對具有大致相同功能及構成之構成要素標註同一符號。又，於需要特別區分具有同樣構成之要素彼此之情形時，有時於同一符號之末尾附加互不相同之字母或數字。
1 第1實施方式 以下，對第1實施方式之半導體記憶裝置進行說明。
1.1 構成 對第1實施方式之半導體記憶裝置之構成進行說明。
1.1.1 記憶體系統 首先，使用圖1對記憶體系統之構成例進行說明。圖1係表示包含第1實施方式之半導體記憶裝置之記憶體系統之構成之一例的方塊圖。
記憶體系統3例如為SSD(Solid State Drive，固態硬碟)或SDTM卡。記憶體系統3例如連接於未圖示之外部之主機機器。記憶體系統3記憶來自主機機器之資料。又，記憶體系統3將資料讀出至主機機器。
記憶體系統3具備半導體記憶裝置1及記憶體控制器2。
半導體記憶裝置1例如為NAND型快閃記憶體。半導體記憶裝置1非揮發性地記憶資料。以下，以半導體記憶裝置1為NAND型快閃記憶體之情形為例進行說明。
記憶體控制器2例如包含如SoC(System-on-a-Chip，片上系統)之積體電路。記憶體控制器2例如基於來自主機機器之要求，將資料寫入半導體記憶裝置1。又，記憶體控制器2例如基於來自主機機器之要求，自半導體記憶裝置1讀出資料。又，記憶體控制器2將自半導體記憶裝置1讀出之資料發送至主機機器。
半導體記憶裝置1與記憶體控制器2之通信例如遵循SDR(Single Data Rate，單倍資料速率)介面、toggle DDR(Double Data Rate，切換雙倍資料速率)介面、或ONFI(Open NAND Flash Interface，開放NAND閃存介面)。
1.1.2 半導體記憶裝置 接下來，使用圖1，對半導體記憶裝置1之內部構成進行說明。半導體記憶裝置1例如包含記憶胞陣列10、指令暫存器11、位址暫存器12、定序儀13、驅動模塊14、列解碼器模塊15及感測放大器模塊16。
記憶胞陣列10包含複數個區塊BLK0～BLKn(n為1以上之整數)。區塊BLK係能夠非揮發性地記憶資料之複數個記憶胞之集合。區塊BLK例如用作資料之抹除單元。又，於記憶胞陣列10設有複數根位元線及複數根字元線。一個記憶胞例如與一根位元線及一根字元線建立關聯。
指令暫存器11保持半導體記憶裝置1自記憶體控制器2接收之指令CMD。指令CMD例如包括使定序儀13執行讀出動作、寫入動作、及抹除動作等之命令。
位址暫存器12保持半導體記憶裝置1自記憶體控制器2接收之位址資訊ADD。位址資訊ADD例如包括頁位址PA、區塊位址BA及行位址CA。例如頁位址PA、區塊位址BA及行位址CA分別用於選擇字元線、區塊BLK及位元線。
定序儀13控制半導體記憶裝置1整體之動作。定序儀13基於指令暫存器11中記憶之指令CMD，執行讀出動作、寫入動作及抹除動作。
驅動模塊14產生用於讀出動作、寫入動作及抹除動作等之電壓。並且，驅動模塊14基於例如位址暫存器12中保持之頁位址PA，對與所選擇之字元線對應之信號線施加所產生之電壓。
列解碼器模塊15基於位址暫存器12中保持之區塊位址BA，選擇對應記憶胞陣列10內之一個區塊BLK。並且，列解碼器模塊15例如將施加至被選字元線所對應之信號線之電壓傳送至被選區塊BLK內之被選字元線。
感測放大器模塊16於記憶體控制器2與記憶胞陣列10之間傳送資料DAT。資料DAT包含寫入資料及讀出資料。更具體而言，感測放大器模塊16於寫入動作中將自記憶體控制器2接收到之寫入資料DAT傳送至記憶胞陣列10。又，感測放大器模塊16於讀出動作中基於位元線之電壓執行記憶胞中記憶之資料之判定。感測放大器模塊16將該判定結果作為讀出資料DAT傳送至記憶體控制器2。
1.1.3 記憶胞陣列之電路構成 使用圖2對記憶胞陣列10之電路構成之一例進行說明。圖2係表示第1實施方式之半導體記憶裝置所具備之記憶胞陣列之電路構成之一例的電路圖。圖2中示出記憶胞陣列10所包含之複數個區塊BLK中之一個區塊BLK。
第1實施方式中，各區塊BLK例如包含串單元SU0及SU1。以下，於不區分串單元SU0及SU1之情形時，將各串單元SU0及SU1統稱為串單元SU。
各串單元SU包含分別與位元線BL0～BLm(m為1以上之整數)建立關聯之複數個NAND串NS。各NAND串NS例如包含記憶胞電晶體MT0～MT7、以及選擇電晶體ST1及ST2。記憶胞電晶體MT0～MT7各自包含控制閘極及電荷儲存膜。記憶胞電晶體MT0～MT7各自非揮發性地保持資料。選擇電晶體ST1及ST2用於在各種動作時選擇串單元SU。再者，於以下說明中，於不區分位元線BL0～BLm之情形時，將各位元線BL0～BLm統稱為位元線BL。又，於不區分記憶胞電晶體MT0～MT7之情形時，將各記憶胞電晶體MT0～MT7統稱為記憶胞電晶體MT。
在各NAND串NS中，記憶胞電晶體MT0～MT7串聯連接。選擇電晶體ST1之第1端連接於與該選擇電晶體ST1建立關聯之位元線BL。選擇電晶體ST1之第2端連接於串聯連接之記憶胞電晶體MT0～MT7之一端。選擇電晶體ST2之第1端連接於串聯連接之記憶胞電晶體MT0～MT7之另一端。選擇電晶體ST2之第2端連接於源極線SL。
在同一區塊BLK中，記憶胞電晶體MT0～MT7之控制閘極分別連接於字元線WL0～WL7。串單元SU0及SU1內之選擇電晶體ST1之閘極分別連接於選擇閘極線SGD0及SGD1。與此相對，複數個選擇電晶體ST2之閘極共同連接於選擇閘極線SGS。然而，並不限定於此，複數個選擇電晶體ST2之閘極可分別連接於每個串單元SU中不同之複數個選擇閘極線SGS。再者，於以下說明中，於不區分字元線WL0～WL7之情形時，將各字元線WL0～WL7統稱為字元線WL。又，於不區分選擇閘極線SGD0及SGD1之情形時，將各選擇閘極線SGD0及SGD1統稱為選擇閘極線SGD。
對位元線BL0～BLm分別分配不同之行位址。各位元線BL由複數個區塊BLK間被分配同一行位址之NAND串NS所共有。字元線WL0～WL7分別設置於每個區塊BLK。源極線SL例如由複數個區塊BLK間所共有。
連接於一個串單元SU內共通之字元線WL的複數個記憶胞電晶體MT之集合例如被稱為胞單元CU。包含各自記憶1位元資料之複數個記憶胞電晶體MT之胞單元CU之記憶容量例如被定義為「1頁資料」。根據記憶胞電晶體MT所記憶之資料位元數不同，胞單元CU可具有2頁資料以上之記憶容量。
再者，記憶胞陣列10之電路構成並不限定於以上說明之構成。例如，各區塊BLK所包含之串單元SU之個數可為任意個數。各NAND串NS所包含之記憶胞電晶體MT、以及選擇電晶體ST1及ST2之個數分別可為任意個數。
1.1.4 記憶胞陣列之構造 接下來，對記憶胞陣列10之構造進行說明。再者，於以下參照之圖式中，X方向對應於字元線WL之延伸方向。Y方向對應於位元線BL之延伸方向。Z方向對應於相對於半導體基板之表面鉛直之方向，該半導體基板用於形成半導體記憶裝置1。為了使圖式清晰易懂，於俯視圖中適當附加影線。俯視圖中附加之影線未必與被附加影線之構成要素之素材及特性相關。為了使圖式清晰易懂，於剖視圖中適當省略構成之圖示。各圖式中示出之構成係以適當簡化之方式表示。
1.1.4.1 平面構造 使用圖3對記憶胞陣列10之平面構造進行說明。圖3係表示第1實施方式之半導體記憶裝置所具備之記憶胞陣列之平面佈局之一例的俯視圖。於圖3中，示出3個區塊BLK0、BLK1及BLK2所對應之區域。
記憶胞陣列10包含積層配線構造、以及複數個構件SLT及SHE。
積層配線構造係按照選擇閘極線SGD及SGS、以及字元線WL0～WL7沿Z方向積層之構造。積層配線構造包含選擇閘極線SGD及SGS、以及字元線WL0～WL7。再者，於以下說明中，亦將選擇閘極線SGD及SGS、以及字元線WL總稱為積層配線。
記憶胞陣列10包含圖3中未圖示之複數個NAND串NS。記憶胞陣列10藉此記憶資料。
各構件SLT沿X方向延伸。複數個構件SLT沿Y方向排列。各構件SLT將介隔該構件SLT鄰合之積層配線分斷。被複數個構件SLT分隔之區域各自對應於一個區塊BLK。
各構件SLT包含分斷部DT及複數個橋接部RT。分斷部DT例如具有內部嵌埋了絕緣體及板狀接觸件之構造。橋接部RT包含絕緣材料。絕緣材料例如包含氧化矽。橋接部RT設置於各構件SLT在Z方向上之上端側。複數個橋接部RT在各構件SLT中沿X方向彼此分開配置。自上方觀察時，於Y方向上，橋接部RT之寬度w1大於分斷部DT之寬度w2。
各構件SHE沿X方向延伸。於第1實施方式中，對相鄰構件SLT之間設有一個構件SHE的情形進行說明。各構件SHE跨整個記憶體區域沿X方向橫穿積層配線構造。各構件SHE例如具有嵌埋了絕緣體之構造。各構件SHE例如將介隔該構件SHE相鄰之選擇閘極線SGD分斷。被複數個構件SLT及SHE分隔之區域分別對應於一個串單元SU。
在記憶胞陣列10中，例如圖3所示之平面佈局沿Y方向反覆配置。
再者，記憶胞陣列10之平面佈局並不限定於以上說明之佈局。例如，配置在相鄰構件SLT之間的構件SHE之數量可根據串單元SU之數量設計成任意數量。又，複數個構件SLT中，設置於各構件SLT之複數個橋接部RT例如可配置成鋸齒狀。
使用圖4對記憶胞陣列10之平面構造進一步進行說明。圖4係表示第1實施方式之半導體記憶裝置所具備之記憶胞陣列之平面佈局之一例的俯視圖。圖4中主要放大表示圖3所示之構造中之一個區塊BLK之部分。
再者，於以下說明中，將串單元SU0及SU1中之串單元SU0側稱為Y方向上之一端側，將串單元SU1側稱為Y方向上之另一端側。
記憶胞陣列10進而包含複數個記憶體柱MP、複數個接觸件CV及複數根位元線BL。又，分斷部DT包含接觸件LI及間隔件SP。
各記憶體柱MP例如作為一個NAND串NS發揮功能。區塊BLK包含複數個記憶體柱MP沿X方向排列而成之記憶體柱之行。於各區塊BLK中，例如9行記憶體柱MP之行沿Y方向排列。複數個記憶體柱MP例如配置成鋸齒狀。而且，於各區塊BLK中，例如Y方向上之一端側起之第5行記憶體柱MP與構件SHE重疊。
各位元線BL沿Y方向延伸。複數根位元線BL沿X方向排列。各位元線BL係以於每個串單元SU中與至少一個記憶體柱MP重疊之方式配置。於圖4之例中，各位元線BL係以於每個串單元SU中與2個記憶體柱MP重疊之方式配置。與記憶體柱MP重疊之複數根位元線BL中的一根位元線BL與該記憶體柱MP之間經由接觸件CV電性連接。
再者，各區塊BLK中之記憶體柱MP之個數及配置並不限定於使用圖4說明之構成，可適當變更。與各記憶體柱MP重疊之位元線BL之數量可設計成任意數量。
橋接部RT之寬度w1為在Y方向一端側及另一端側與構件SLT相鄰之2個記憶體柱MP之間隔d以上。間隔d例如為一個區塊BLK在Y方向上之一端側起之第1行記憶體柱MP、與另一區塊BLK在Y方向上之另一端側起之第1行記憶體柱MP之間隔，該另一區塊BLK係於Y方向一端側相鄰於上述區塊BLK的區塊。藉此，自上方觀察，橋接部RT至少具有與記憶體柱MP重疊之部分，該記憶體柱MP於Y方向上與構件SLT相鄰。再者，間隔d大於分斷部DT之寬度w2。又，於以下說明中，亦將在Y方向一端側及另一端側與構件SLT相鄰之2個記憶體柱MP簡稱為隔著構件SLT之2個記憶體柱MP。
更具體而言，於Y方向上，自上方觀察，各區塊BLK之一端側之構件SLT所包含的橋接部RT與3個記憶體柱MP重疊，該3個記憶體柱MP包含於上述9行記憶體柱MP之行中一端側起的第1行記憶體柱MP之行。又，於Y方向上，自上方觀察，各區塊BLK之另一端側之構件SLT所包含之橋接部RT與3個記憶體柱MP重疊，該3個記憶體柱MP重疊包含於上述9行記憶體柱MP之行中另一端側起的第1行記憶體柱MP之行。再者，於各區塊BLK中，自上方觀察，與各橋接部RT重疊之記憶體柱MP之數量並不限定於3個。自上方觀察，與橋接部RT重疊之記憶體柱MP之數量可為0～2個或4個以上。
於分斷部DT中，接觸件LI例如為具有沿X方向延伸設置之部分之導電體。間隔件SP例如為設置於接觸件LI之側面、及橋接部RT與接觸件LI之間的絕緣體。接觸件LI與Y方向上該接觸件LI之相鄰積層配線之間被間隔件SP分離。藉此，將接觸件LI與Y方向上該接觸件LI之相鄰積層配線相互電性絕緣。又，在未圖示之下方區域內，間隔件SP亦可設置成局部覆蓋接觸件LI之下表面。再者，接觸件LI可為絕緣體。於該情形時，間隔件SP與接觸件LI可一體形成。
1.1.4.2 截面構造 接下來，對記憶胞陣列10之截面構造進行說明。
1.1.4.2.1 整體構造 使用圖5對記憶胞陣列10在YZ平面上之整體構造進行說明。圖5係沿圖4之V-V線之剖視圖，表示第1實施方式之半導體記憶裝置所具備之記憶胞陣列在YZ平面上之截面構造之一例。
記憶胞陣列10進而包含半導體基板20、導電體層21～25及絕緣體層30～34。
更具體而言，於半導體基板20之上，介隔絕緣體層30設置有積層配線構造。絕緣體層30例如包含列解碼器模塊15、感測放大器模塊16等未圖示之電路。再者，於本說明書中，對於半導體基板20，將設置記憶胞陣列10之積層配線構造之方向設為上方向。
在絕緣體層30之上設置有導電體層21。導電體層21例如形成為沿XY平面展開之板狀。導電體層21用作源極線SL。導電體層21例如包含摻雜有磷之矽。
於導電體層21之上設置有絕緣體層31。於絕緣體層31之上設置有導電體層22。導電體層22例如形成為沿XY平面展開之板狀。導電體層22用作選擇閘極線SGS。導電體層22例如包含鎢或鉬。
於導電體層22之上積層有複數個絕緣體層32及複數個導電體層23。複數個絕緣體層32及複數個導電體層23朝向上方以絕緣體層32、導電體層23、絕緣體層32、…、導電體層23、絕緣體層32及導電體層23之順序依序積層。導電體層23例如形成為沿XY平面展開之板狀。積層之複數個導電體層23自半導體基板20側起依序分別用作字元線WL0～WL7。導電體層23例如包含鎢或鉬。
於最上層之導電體層23之上設置有絕緣體層33。於絕緣體層33之上設置有導電體層24。導電體層24例如形成為沿XY平面展開之板狀。導電體層24用作選擇閘極線SGD。導電體層24例如包含鎢或鉬。
於導電體層24之上設置有絕緣體層34。於絕緣體層34之上設置有複數個導電體層25。各導電體層25例如形成為沿Y方向延伸之線狀。各導電體層25用作位元線BL。導電體層25例如包含銅。絕緣體層30～34例如包含氧化矽。
記憶體柱MP分別沿Z方向延伸設置，貫通絕緣體層31～33及導電體層22～24。記憶體柱MP之底部與導電體層21相接。記憶體柱MP與導電體層22交叉之部分作為選擇電晶體ST2發揮功能。記憶體柱MP與一個導電體層23交叉之部分作為一個記憶胞電晶體MT發揮功能。記憶體柱MP與導電體層24交叉之部分作為選擇電晶體ST1發揮功能。
又，各記憶體柱MP例如包含核心構件40、半導體層41、積層膜42。核心構件40沿Z方向延伸設置。核心構件40之上端例如位於較導電體層24更上方。核心構件40之下端例如位於較導電體層22更下層。半導體層41覆蓋核心構件40之周圍。於記憶體柱MP之下部，半導體層41之一部分與導電體層21相接。積層膜42半導體層41之側面及底面除半導體層41與導電體層21相接之部分。核心構件40例如包含氧化矽等絕緣體。半導體層41例如包含矽。
於記憶體柱MP內之半導體層41之上表面上，設置有柱狀接觸件CV。於圖示之區域中，示出6個記憶體柱MP中之3個記憶體柱MP所分別對應之3個接觸件CV。於記憶體區域，不與構件SHE重疊、且未連接有接觸件CV之記憶體柱MP於未圖示之區域與接觸件CV連接。
接觸件CV之上表面與一個導電體層25電性連接。接觸件CV設置為：於被構件SLT及SHE分隔之各空間內，一個導電體層25連接有一個接觸件CV。即，於各導電體層25電性連接有各串單元SU所包含之一個記憶體柱MP。
構件SLT例如具有沿XZ平面設置之部分，將導電體層22～24沿Y方向分割。構件SLT之詳細構造將於下文敍述。
構件SHE例如具有沿XZ平面設置之部分，將導電體層24沿Y方向分割。構件SHE之上表面例如位於與構件SLT之上表面同等之高度。然而，並不限定於此。構件SHE之上表面位於導電體層24之上表面與導電體層25之下表面之間即可，構件SHE之上表面與構件SLT之上表面可對齊亦可不對齊。構件SHE之下表面位於最上層之導電體層23與導電體層24之間。構件SHE例如包含氧化矽等絕緣體。
1.1.4.2.2 構件SLT之截面構造 接下來，對構件SLT之截面構造進行具體說明。
(YZ平面) 首先，繼續使用圖5對構件SLT在YZ平面上之截面構造進行說明。
再者，圖5中示出如下截面之示例：於該截面上，各構件SLT於上層側包含橋接部RT，且與Y方向一端側之記憶體柱MP及Y方向另一端側之記憶體柱MP相鄰。
各橋接部RT例如包含第1橋接部RT1及第2橋接部RT2。第1橋接部RT1係包含於較第2橋接部RT2更上層之部分。
第1橋接部RT1例如包含於如下區域內，該區域較記憶體柱MP之上表面更靠上層且在導電體層25之下表面以下。藉此，第1橋接部RT1與記憶體柱MP隔開。如圖5沿Y方向之一端側所示，第1橋接部RT1例如可與接觸件CV相接，該接觸件CV連接於隔著構件SLT之2個記憶體柱MP。又，如圖5沿Y方向之另一端側所示，在不包含連接於隔著構件SLT之2個記憶體柱MP之接觸件CV之區域內，第1橋接部RT1之上表面沿Y方向之寬度與橋接部RT自上方觀察時之寬度w1相等。
再者，於第1實施方式中，示出如下之例：橋接部RT在第1橋接部RT1與連接於隔著構件SLT之2個記憶體柱MP之接觸件CV相接，但並不限定於此。橋接部RT亦可不與連接於隔著構件SLT之2個記憶體柱MP之接觸件CV相接。於該情形時，無論X方向之位置如何，第1橋接部RT1在Y方向上之寬度例如均與寬度w1相等。
第2橋接部RT2包含橋接部RT之下表面。橋接部RT之下表面例如位於較選擇閘極線SGD所對應之導電體層24之上表面更靠下層。圖5中示出如下之例：橋接部RT之下表面位於字元線WL5所對應之導電體層23之上表面與字元線WL6所對應之導電體層23之下表面之間。
於Y方向上，第2橋接部RT2下表面之寬度例如與分斷部DT之寬度w2相等。另一方面，第2橋接部RT2在第1橋接部RT1與第2橋接部RT2之交界附近具有寬度w3。寬度w3小於寬度w1，大於寬度w2。藉由如上構成，第2橋接部RT2在Y方向上具有第2橋接部RT2之寬度自下而上變大之錐形。又，於第1實施方式中，寬度w2及寬度w3小於隔著構件SLT之2個記憶體柱MP之間隔d。藉此，第2橋接部RT2與隔著構件SLT之2個記憶體柱MP隔開。
再者，圖5中圖示了Y方向上第2橋接部RT2下表面之寬度與分斷部DT之寬度w2大致相等的情形，但並不限定於此。第2橋接部RT2下表面之寬度為分斷部DT之寬度w2以上即可。
藉由如上構成，橋接部RT與記憶體柱MP隔開設置。又，橋接部RT例如具有第2橋接部RT2從第1橋接部RT1向下方突出之凸形狀。藉此，橋接部RT在Y方向上之一端側及另一端側分別具有例如階差狀構造。
在構件SLT包含橋接部RT之區域內，分斷部DT之上表面依橋接部RT下表面之高度而設置。於圖5所示之例中，分斷部DT之上表面位於字元線WL5所對應之導電體層23之上表面與字元線WL6所對應之導電體層23之下表面之間。
又，於圖5所示之截面處，間隔件SP例如設置於接觸件LI與橋接部RT之間、接觸件LI之側面、以及接觸件LI之下表面與導電體層21之間。即，在構件SLT包含橋接部RT之區域內，間隔件SP可設置為覆蓋接觸件LI之上表面、側面及下表面。再者，雖然未於圖5中圖示，在構件SLT不包含橋接部RT之區域內，接觸件LI與導電體層21相接。
使用圖6對第1實施方式之橋接部RT及其附近在YZ平面上之截面構造進一步進行說明。圖6係表示第1實施方式之半導體記憶裝置所具備之記憶胞陣列在YZ平面上之截面構造之一例的剖視圖。圖6中示出第2橋接部RT2附近之放大圖。
如上所述，第2橋接部RT2在Y方向上具有第2橋接部RT2之寬度自下而上變大之錐形。藉此，在橋接部RT之側面與相鄰於構件SLT的記憶體柱MP之側面之間，上層之積層配線在Y方向上之長度小於較該積層配線更下層之積層配線在Y方向上之長度。於圖6所示之例中，在橋接部RT與該橋接部RT之相鄰記憶體柱MP之間，字元線WL6所對應之導電體層23之長度、字元線WL7所對應之導電體層23之長度、及選擇閘極線SGD所對應之導電體層24之長度依序變小。
於第1實施方式之記憶胞陣列10中，在橋接部RT與分斷部DT之間隔件SP之間可包括含金屬元素之層，該含金屬元素之層包含金屬氧化物等。
更具體而言，於橋接部RT與間隔件SP之間可設置絕緣體RW1。絕緣體RW1與橋接部RT之下表面相接。絕緣體RW1係包含絕緣材料之高介電膜。絕緣體RW1例如氧化鋁等金屬氧化物。進而，於絕緣體RW1與間隔件SP之間，有時於絕緣體RW1之下表面側形成有導電體50。導電體50例如可包含鎢、鉬及氮化鈦等導電材料。
藉由如上所述之包含絕緣體RW1及導電體50之構成，例如即便接觸件LI為絕緣體，亦可區分橋接部RT與分斷部DT。
再者，雖圖6中省略了圖示，但如下所述，各導電體層22～24例如包含含有氧化鋁等金屬氧化物之襯墊狀絕緣體、及含有導電材料之導電體。關於絕緣體RW1，於形成導電體層22～24時，上述襯墊狀絕緣體所包含之金屬氧化物未自狹縫內部完全去除，殘留之金屬氧化物即為絕緣體RW1。又，關於導電體50，於形成導電體層22～24時，導電體層22～24所包含之導電材料未自狹縫內部完全去除，殘留之導電材料即為導電體50。再者，絕緣體RW1可包含於包括橋接部RT及分斷部DT之構件SLT側面之任意區域。
又，圖5及圖6中示出所有絕緣體層32之厚度相等之情形。然而，並不限定於此。例如，當橋接部RT之下表面包含於與指定之絕緣體層32相等之高度內時，該絕緣體層32可設置成較其他絕緣體層32更厚。又，當橋接部RT之下表面包含於與絕緣體層33相等之高度內時，絕緣體層33可設置成較各絕緣體層32更厚。
(XY平面) 接下來，使用圖7對第1實施方式之橋接部RT在XY平面上之截面構造進一步進行說明。圖7係沿圖5之VII-VII線之剖視圖，表示第1實施方式之半導體記憶裝置所具備之記憶胞陣列在XY平面上之截面構造之一例。圖7中示出包含選擇閘極線SGD所對應之導電體層24之XY平面上之橋接部RT附近之剖視圖。
以下，對導電體層22～24各自包含導電體51a及51b作為含導電材料之導電體的情形進行說明。又，對在導電體51b與橋接部RT之間，設置有絕緣體RW2作為襯墊狀絕緣體的情形進行說明。
於圖7所示之截面處，橋接部RT例如具有矩形形狀。
橋接部RT在Y方向上之側面被絕緣體RW2覆蓋。又，絕緣體RW2可沿橋接部RT在X方向上之側面具有與分斷部DT相接之部分。絕緣體RW2係包含絕緣材料之高介電膜。絕緣體RW2例如包含氧化鋁等金屬氧化物。絕緣體RW2與記憶體柱MP之積層膜42內之區塊絕緣膜共同作為記憶胞電晶體MT之區塊絕緣膜發揮功能。
對與橋接部RT同一層中所包含之導電體層24之構造進行說明。
導電體51a例如主要形成導電體層24之板狀構造。導電體51a包含鎢、鉬等金屬材料。
導電體51b覆蓋絕緣體RW2在Y方向上之側面。又，導電體51b與導電體51a相接。導電體51b包含氮化鈦等導電材料。導電體51b作為導電體51a之阻擋層發揮功能。
(XZ平面)
下來，使用圖8對第1實施方式之橋接部RT在XZ平面上之截面構造進一步進行說明。圖8係沿圖4之VIII-VIII線之剖視圖，表示第1實施方式之半導體記憶裝置所具備之記憶胞陣列在XZ平面上之截面構造之一例。再者，圖8中，省略絕緣體RW1、RW2及導電體50之圖示。
橋接部RT在XZ平面上例如具有橋接部RT沿X方向之寬度向上方變大之錐形。
分斷部DT例如設置於與構件SLT之下表面至橋接部RT之上表面相等之高度範圍內。接觸件LI設置於較橋接部RT更下層之區域、及於X方向上隔著橋接部RT之區域。接觸件LI主要構成分斷部DT。間隔件SP在接觸件LI與橋接部RT之間覆蓋橋接部RT之側面及下表面。又，覆蓋該橋接部RT之間隔件SP之側面及下表面被接觸件LI覆蓋。進而，間隔件SP例如在自上方觀察與橋接部RT重疊之位置處，設置於導電體層21之上表面。又，設置於該導電體層21之上表面的間隔件SP之側面及上表面被接觸件LI覆蓋。接觸件LI於自上方觀察於X方向上隔著橋接部RT之位置處與導電體層21相接。
1.1.4.2.3 記憶體柱之構造 使用圖9對第1實施方式之半導體記憶裝置1中之記憶體柱MP之構造進行說明。圖9係沿圖5之IX-IX線之剖視圖，表示第1實施方式之半導體記憶裝置所具備之記憶胞陣列之記憶體柱之截面構造之一例。
積層膜42例如包含隧道絕緣膜43、絕緣膜44及區塊絕緣膜45。
在包含導電體層24之截面處，核心構件40設置於記憶體柱MP之中央部。核心構件40在XY平面上例如具有圓形狀。半導體層41包圍核心構件40之側面。隧道絕緣膜43包圍半導體層41之側面。絕緣膜44包圍隧道絕緣膜43之側面。區塊絕緣膜45包圍絕緣膜44之側面。導電體層24包圍區塊絕緣膜45之側面。隧道絕緣膜43及區塊絕緣膜45例如分別包含氧化矽。絕緣膜44例如包含氮化矽。
藉由如上構成，於XY平面上，記憶體柱MP例如具有圓形狀。
於上述之記憶體柱MP中，半導體層41作為記憶胞電晶體MT0～MT7、以及選擇電晶體ST1及ST2之電流路徑發揮功能。又，絕緣膜44用作記憶胞電晶體MT之電荷儲存層。半導體記憶裝置1藉由將記憶胞電晶體MT0～MT7、以及選擇電晶體ST1及ST2設為導通狀態，於位元線BL與源極線SL之間使電流在記憶體柱MP中流動。
1.2 半導體記憶裝置之製造方法 使用圖10～圖26對半導體記憶裝置1之製造方法進行說明。圖10係表示第1實施方式之半導體記憶裝置之製造方法之一例的流程圖。圖11～圖14、圖16～圖26係用於對第1實施方式之半導體記憶裝置之製造方法之一例進行說明之剖視圖。圖15係用於對第1實施方式之半導體記憶裝置之製造方法之一例進行說明之俯視圖。圖11～圖14、圖16、圖18、圖20、圖22、圖24及圖25所示之剖視圖對應於圖5所示之區域。圖17、圖19、圖21、圖23及圖26對應於圖8所示之區域。圖15對應於圖3所示之區域。
如圖10所示，於第1實施方式之半導體記憶裝置之製造方法中，依序執行S0～S9之處理。以下，適當參照圖10，對第1實施方式之半導體記憶裝置1之製造方法之一例進行說明。
於圖10之S0中，如圖11所示，交替積層犧牲構件與絕緣體層。
更具體而言，於半導體基板20之上形成絕緣體層30，該絕緣體層30包含列解碼器模塊15、感測放大器模塊16等未圖示之電路。於絕緣體層30之上依序形成導電體層21及絕緣體層31。於絕緣體層31之上形成一層犧牲構件60。於犧牲構件60之上，以絕緣體層32、犧牲構件61、絕緣體層32、…、絕緣體層32、犧牲構件61之順序形成8層犧牲構件61及8層絕緣體層32。於最上層之犧牲構件61之上，依序積層一層絕緣體層33、一層犧牲構件62及一層絕緣體層34a。如此，形成積層體，該積層體包含交替積層有犧牲構件60～62與絕緣體層32～34a之構造。犧牲構件60～62例如包含氮化矽。再者，圖11所示之犧牲構件60、8層犧牲構件61及犧牲構件62分別與選擇閘極線SGS、字元線WL0～WL7及選擇閘極線SGD建立關聯。
接下來，於圖10之S1中，形成記憶體柱MP。
更具體而言，藉由光微影等形成遮罩，該遮罩於預定形成記憶體柱MP之區域開口。然後，使用所形成之遮罩進行各向異性蝕刻，藉此形成記憶體孔。本步驟中之各向異性蝕刻例如為RIE(Reactive Ion Etching，反應性離子蝕刻)。記憶體孔分別貫通絕緣體層31～34a及犧牲構件60～62。記憶體孔之底部例如位於導電體層21之上表面與下表面之間。然後，在記憶體孔之側面及底面依序形成區塊絕緣膜45、絕緣膜44及隧道絕緣膜43。藉此，形成積層膜42。其後，去除記憶體孔底部之區塊絕緣膜45、絕緣膜44及隧道絕緣膜43之一部分。於執行該去除後記憶體孔內，在隧道絕緣膜43之表面上形成半導體層41。半導體層41與導電體層21相接。進而，形成核心構件40，核心構件40嵌埋於記憶體孔內。藉此，形成記憶體柱MP。
然後，如圖12所示，於絕緣體層34a之上表面上及記憶體柱MP之上表面上形成絕緣體層34b。
然後，於圖10之S2中，形成狹縫SH0。狹縫SH0係以包含預定形成分斷部DT之區域之方式形成。
更具體而言，藉由光微影等形成與狹縫SH0對應之區域開口之遮罩。然後，如圖13所示，使用該遮罩進行各向異性蝕刻，藉此形成狹縫SH0。狹縫SH0例如將絕緣體層31～34b及犧牲構件60～62各自分斷。
接下來，於圖10之S3中，於狹縫SH0內形成犧牲構件70。
更具體而言，如圖14所示，以嵌埋進狹縫SH0之方式形成犧牲構件70。犧牲構件70例如包含非晶矽。
然後，於圖10之S4中，藉由使用遮罩進行蝕刻處理，形成用於形成橋接部RT之狹縫SH1。
更具體而言，於所形成之絕緣體層34b之部分之上表面上及犧牲構件70之部分之上表面上，形成具有複數個開口部ROP之遮罩M1。如圖15所示，複數個開口部ROP於以虛線表示之各犧牲構件70之上方，沿X方向彼此分開配置。複數個開口部ROP與複數個橋接部RT建立關聯。於Y方向上，開口部ROP之寬度例如與第1橋接部RT1之寬度w1相等。然後，藉由使用所形成之遮罩M1進行各向異性蝕刻，如圖16及圖17所示，例如將犧牲構件70及絕緣體層34b中預定形成第1橋接部RT1之區域去除。藉由以此種方式使用遮罩M1進行各向異性蝕刻，形成狹縫SH1。本步驟中之各向異性蝕刻例如為RIE。
然後，於圖10之S5中，對犧牲構件70之部分及該部分附近執行蝕刻處理。
更具體而言，如圖18及圖19所示，使用各向異性蝕刻，例如將犧牲構件61、62及70、以及絕緣體層32、33、34a及34b中預定形成第2橋接部RT2之區域去除。即，與第2橋接部RT2同樣地，形成狹縫SH1之部分，該狹縫SH1之部分具有開口部沿Y方向之寬度向上方變大之錐形。本步驟中之各向異性蝕刻例如為RIE。
藉由如上之S4及S5之處理，於預定形成橋接部RT之區域，形成狹縫SH1。
S5之處理結束後，將遮罩M1去除。
接下來，於圖10之S6中，如圖20及圖21所示，形成橋接部RT。
更具體而言，以將絕緣體嵌埋於藉由S4及S5之處理所形成之狹縫SH1之方式形成橋接部RT。此處，形成於狹縫SH1之外的絕緣體例如藉由CMP(Chemical Mechanical Polishing，化學機械拋光)去除。
然後，於圖10之S7中，如圖22及圖23所示，去除犧牲構件70。
更具體而言，例如藉由濕式蝕刻自積層體之上表面選擇性地去除犧牲構件70。於該濕式蝕刻中，不去除橋接部RT。藉由此種處理，形成與犧牲構件70被去除後之區域對應之狹縫SH2。再者，例如利用自於X方向上隔著橋接部RT的區域繞過來之藥液，可去除較橋接部RT更下層之犧牲構件70。
然後，於圖10之S8中，如圖24所示，去除犧牲構件60～62。
更具體而言，例如藉由利用熱磷酸進行濕式蝕刻，經由狹縫SH2選擇性地去除犧牲構件60～62。於該濕式蝕刻中，未去除橋接部RT。再者，於S7之處理後、S8之處理前，犧牲構件62之側面、以及與字元線WL6及WL7建立關聯之2個犧牲構件61之側面包含與橋接部RT相接之部分。藉此，犧牲構件62、以及與字元線WL6及WL7建立關聯之2個犧牲構件61包含被橋接部RT堵住之部分。例如於XY平面上，利用自於X方向上隔著橋接部RT的狹縫SH2之部分繞過來之藥液，可去除此種犧牲構件61及62被橋接部RT堵住之部分。藉由以上之處理，於預定形成導電體層22～24之區域形成空間。去除犧牲構件60～62後之構造體例如係藉由複數個記憶體柱MP及橋接部RT維持。
接下來，於圖10之S9中，如圖25及圖26所示，形成積層配線、構件SLT之分斷部DT、構件SHE、以及接觸件CV。
首先，經由狹縫SH2，將導電體嵌埋於犧牲構件60～62被去除後之空間內。其後，藉由回蝕處理去除形成於狹縫SH2內部之導電體。藉此，分別形成作為選擇閘極線SGS發揮功能之導電體層22、作為字元線WL0～WL7發揮功能之複數個導電體層23、作為選擇閘極線SGD發揮功能之導電體層24。
再者，於本步驟中，例如沿要形成導電體層22～24之空間形成包含金屬氧化物之絕緣體RW2後，嵌埋導電體，藉此形成導電體層22～24。又，該嵌埋之導電體例如為在成膜導電體51b後藉由嵌埋導電體51a而形成。藉由如上步驟，例如存在絕緣體RW2所包含之金屬氧化物及導電體層22～24所包含之導電材料未被完全去除而殘留在橋接部RT與分斷部DT之間的情形。因此，可形成絕緣體RW1及導電體50。
又，於以下說明中，亦將S8之處理與S9之處理中形成導電體層22～24之處理合併簡稱為置換處理。
然後，於形成導電體層22～24後之各狹縫SH2內形成分斷部DT。
更具體而言，形成導電體層22～24後，例如以覆蓋狹縫SH2之側面及底部、以及橋接部RT之側面及下表面之方式形成間隔件SP。對形成於狹縫SH2之底部之間隔件SP進行如下加工：使用各向異性蝕刻，從圖26中於X方向上隔著橋接部RT之區域底部將其局部去除，使導電體層21之一部分在狹縫SH2露出。然後，藉由於狹縫SH2內嵌埋導電體，形成接觸件LI。此處，形成於狹縫SH2外之導電體例如藉由CMP被去除。再者，於接觸件LI為絕緣體之情形時，可省略針對形成於狹縫SH2之底部之間隔件SP之各向異性蝕刻。
然後，形成將各區塊BLK分割成複數個串單元SU之構件SHE。
接下來，在絕緣體層34b之上表面上、構件SLT之上表面上及構件SHE之上表面上形成絕緣體層34c。藉此，形成包含絕緣體層34a、34b及34c之絕緣體層34。然後，以與記憶體柱MP之半導體層41相接之方式設置接觸件CV。再者，連接於與橋接部RT在Y方向上相鄰之記憶體柱MP之接觸件CV係以該接觸件CV之側面與橋接部RT之部分相接之方式形成。然後，在絕緣體層34c之上表面上及接觸件CV之上表面上形成作為位元線BL發揮功能之導電體層25。
藉由以上說明之第1實施方式之半導體記憶裝置1之製造方法，形成記憶胞陣列10所包含之積層配線構造、以及複數個構件SLT及SHE。
再者，以上說明之製造方法僅為一例，並不限定於此。可於各製造步驟之間插入其他處理，亦可省略或統合一部分步驟。又，在不產生問題之前提下，可調換各製造步驟之順序。
1.3 效果 根據第1實施方式，能夠抑制半導體記憶裝置1之良率降低。以下對第1實施方式之效果進行說明。
根據第1實施方式，於半導體記憶裝置1中，構件SLT包括沿X方向延伸之分斷部DT及在該構件SLT之上端處於X方向上彼此分開設置之複數個橋接部RT。橋接部RT之下表面位於較選擇閘極線SGD所對應之導電體層24之上表面更靠下層。藉此，於製造步驟中，形成導電體層22～24時可能會產生之積層體之傾斜(Incline)得到抑制。又，於Y方向上，橋接部RT之上表面之寬度w1大於橋接部RT下表面之寬度及分斷部DT之寬度w2。藉此，於製造步驟中，形成橋接部RT時，抑制橋接部RT內產生被稱為孔隙及縫隙等之缺陷。因此，亦抑制半導體記憶裝置1之強度降低。藉此，抑制半導體記憶裝置1之良率降低。
補充一點，有時於各區塊BLK中，半導體記憶裝置1在YZ平面上之構造會變得不對稱。例如，有時於各區塊BLK中，Y方向一端側起之第1行記憶體柱MP與Y方向一端側的構件SLT之間隔，不同於Y方向另一端側起之第1行記憶體柱MP與Y方向另一端側的構件SLT之間隔。因此，有時YZ平面中之各區塊BLK內之記憶體柱MP及構件SHE之配置會變得不對稱。於此種情形時，例如於進行犧牲構件60～62向導電體層22～24之置換處理時，上述不對稱之配置會導致沿Y方向產生相對較大之應力。因此，上述沿Y方向之應力引起積層體傾斜，可能因此導致積層體之坍塌及破壞。
根據第1實施方式，橋接部RT之下表面位於較選擇閘極線SGD所對應的導電體層24之上表面更靠下層。利用此種構成，無須改變接觸件CV及構件SHE等之縱橫比，與各橋接部RT之下表面位於導電體層24上表面以上之高度的情形相比，能夠使橋接部RT變得更厚。藉此，與各橋接部RT之下表面位於導電體層24上表面以上之高度的情形相比，在置換處理中，能夠使去除了犧牲構件60～62後之構造體變得穩固。因此，抑制形成導電體層22～24時產生之積層體之傾斜。
又，根據第1實施方式，橋接部RT之上表面之寬度w1大於橋接部RT下表面之寬度及分斷部DT之寬度w2。利用此種構成，抑制於製造步驟中形成橋接部RT時，絕緣體難以嵌埋到狹縫SH1中之情形。即，即便為了抑制積層體之傾斜而使各橋接部RT之厚度變大，亦抑制橋接部RT內形成被稱為孔隙及縫隙等之缺陷。因此，能夠抑制積層體之傾斜，並且抑制半導體記憶裝置1之強度降低。
又，根據第1實施方式，橋接部RT包含第1橋接部RT1及第2橋接部RT2。第2橋接部RT2具有在Y方向上第2橋接部RT2之寬度自下而上變寬之錐形。利用此種構成，同樣抑制於製造步驟中形成橋接部RT時，絕緣體難以嵌埋到狹縫SH1中之情形。
又，根據第1實施方式，自上方觀察，橋接部RT係以與記憶體柱MP重疊之方式設置。利用此種構成，能夠保證橋接部RT之尺寸，同時又抑制晶片尺寸增加。
2 第1實施方式之變化例 上述第1實施方式可有各種變化。以下，對第1實施方式之變化例之半導體記憶裝置進行說明。
2.1 第1實施方式之第1變化例 上述第1實施方式中，示出橋接部RT不與記憶體柱MP相接的情形，但並不限定於此。橋接部RT亦可與記憶體柱MP相接。以下說明中，主要就與第1實施方式之半導體記憶裝置1之構成及製造方法的不同之處對第1實施方式之第1變化例之半導體記憶裝置1之構成及製造方法進行說明。
使用圖27及圖28對第1實施方式之第1變化例之半導體記憶裝置1之截面構造進行說明。圖27係表示第1實施方式之第1變化例之半導體記憶裝置所具備之記憶胞陣列在YZ平面上之截面構造之一例的剖視圖。圖27對應於圖5所示之半導體記憶裝置之截面構造。圖28係沿圖27之XXVIII-XXVIII線之剖視圖，表示第1實施方式之第1變化例之半導體記憶裝置所具備之記憶胞陣列之記憶體柱之截面構造之一例。
於第1實施方式之第1變化例中，半導體基板20、導電體層21～25、絕緣體層30～34、構件SHE、接觸件CV、記憶體柱MP及分斷部DT之構造與第1實施方式中之半導體基板20、導電體層21～25、絕緣體層30～34、構件SHE、接觸件CV、記憶體柱MP及分斷部DT之構造實質上相同。以下，主要對第1實施方式之第1變化例之橋接部RT之構造進行說明。
於圖27所示之截面處，如Y方向另一端側所示，於不包含連接於隔著構件SLT之2個記憶體柱MP之接觸件CV之區域內，橋接部RT例如具有橋接部RT沿Y方向之寬度自下而上變大之錐形。橋接部RT之下表面具有寬度w2'。於Y方向上，橋接部RT下表面之寬度w2'大於分斷部DT之寬度w2，小於橋接部RT之上表面之寬度w1。又，於第1實施方式之第1變化例中，橋接部RT下表面之寬度w2'為隔著構件SLT之2個記憶體柱MP之間隔d以上。藉此，橋接部RT在記憶體柱MP上表面以下之範圍內沿Z方向整體與記憶體柱MP之上端部分相接。再者，橋接部RT下表面之寬度w2'可小於隔著構件SLT之2個記憶體柱MP之間隔d。即，橋接部RT可不在記憶體柱MP上表面以下之範圍內沿Z方向之整體與記憶體柱MP之上端部分相接，至少橋接部RT之一部分與記憶體柱MP之上端部分相接即可。
又，橋接部RT之下表面位於如下位置：該位置較導電體層24之上表面更靠下層，且較最上層之導電體層23之上表面更靠上層。藉此，如上所述，即便橋接部RT與記憶體柱MP之上端部分相接，亦能夠在與導電體層23交叉之部分利用積層配線包圍記憶體柱MP之周圍，從而抑制各記憶體柱MP所包含之記憶胞電晶體MT之功能降低。
如Y方向一端側所示，於包含連接於隔著構件SLT之2個記憶體柱MP之接觸件CV之區域內，橋接部RT之上端部例如與接觸件CV相接。因此，橋接部RT之上端部分在XY平面上之截面構造例如具有比如因接觸件CV而缺少一部分之矩形形狀。另一方面，橋接部RT之下端部分與接觸件CV隔開。又，橋接部RT具有橋接部RT沿Y方向之寬度自下而上變大之錐形。再者，橋接部RT之上端部亦可不與接觸件CV相接。
如上所述，橋接部RT具有與記憶體柱MP之上端部分相接之部分。因此，如圖28所示，與橋接部RT相接之記憶體柱MP之上端部分例如具有半圓形狀截面。再者，與橋接部RT相接之記憶體柱MP之上端部分之截面在XY平面上可為非半圓形狀。與橋接部RT相接之記憶體柱MP之上端部分具有比如不與橋接部RT相接之部分的記憶體柱MP截面之至少一部分缺失之形狀即可。
於第1實施方式之第1變化例之半導體記憶裝置1之製造方法中，橋接部RT例如可藉由一個階段之蝕刻處理形成。即，可代替第1實施方式之圖15～圖19中說明之S4及S5之處理，例如藉由使用遮罩M1之一個階段之蝕刻處理形成。
半導體記憶裝置1之製造方法中之其他處理可為與第1實施方式相同之處理。
根據第1實施方式之第1變化例，亦產生與第1實施方式同樣之效果。
2.2 第1實施方式之第2變化例 於上述第1實施方式之第1變化例中，示出橋接部RT之下表面位於較最上層之導電體層23之上表面更靠上層的情形，但並不限定於此。橋接部RT可與記憶體柱MP相接，並且橋接部RT之下表面位於最上層之導電體層23上表面以下之高度。以下說明中，主要就與第1實施方式及第1實施方式之第1變化例之半導體記憶裝置1之構成的不同之處對第1實施方式之第2變化例之半導體記憶裝置1之構成進行說明。再者，第1實施方式之第2變化例之半導體記憶裝置1之製造方法可與第1實施方式之第1變化例之半導體記憶裝置1之製造方法相同。
使用圖29及圖30對第1實施方式之第2變化例之半導體記憶裝置1之截面構造進行說明。圖29及圖30係表示第1實施方式之第2變化例之半導體記憶裝置所具備之記憶胞陣列在YZ平面上之截面構造之一例的剖視圖。圖29對應於圖5及圖27所示之半導體記憶裝置之截面構造。圖30中示出圖29所示之截面構造中橋接部RT附近之放大圖。
於第1實施方式之第2變化例中，半導體基板20、導電體層21～25、絕緣體層30～34、構件SHE、接觸件CV、記憶體柱MP及分斷部DT之構造與第1實施方式之第1變化例中之半導體基板20、導電體層21～25、絕緣體層30～34、構件SHE、接觸件CV、記憶體柱MP及分斷部DT之構造實質上相同。以下，主要對第1實施方式之第2變化例之橋接部RT之構造進行說明。
橋接部RT之下表面位於最上層之導電體層23上表面以下之高度。於圖29所示之截面處，橋接部RT之下表面位於字元線WL5所對應之導電體層23之上表面與字元線WL6所對應之導電體層23之下表面之間。
如圖30所示，與記憶體柱MP相接之橋接部RT之上端部分不包含於最上層之導電體層23上表面以下之範圍內，而包含於較最上層之導電體層23之上表面更靠上層。又，在YZ平面上，與記憶體柱MP隔開之橋接部RT之下端部分係以將隔著構件SLT之2個記憶體柱MP之間所包含之配線層分斷之方式設置。利用此種構成，在隔著構件SLT之2個記憶體柱MP中，亦能夠利用積層配線包圍包含於與橋接部RT同一層之記憶胞電晶體MT之周圍。藉此，抑制記憶胞電晶體MT之功能降低。
根據第1實施方式之第2變化例，與產生與第1實施方式及第1實施方式之第1變化例同樣之效果。
2.3 第1實施方式之第3變化例 上述第1實施方式、第1實施方式之第1變化例及第1實施方式之第2變化例中示出橋接部RT之下表面位於較導電體層24之上表面更靠下層的情形，但並不限定於此。橋接部RT之下表面亦可位於導電體層24上表面以上之高度。以下說明中，主要就與第1實施方式、第1實施方式之第1變化例及第1實施方式之第2變化例之半導體記憶裝置1之構成的不同之處對第1實施方式之第3變化例之半導體記憶裝置1之構成進行說明。再者，第1實施方式之第3變化例之半導體記憶裝置1之製造方法可與第1實施方式之第1變化例及第1實施方式之第2變化例之半導體記憶裝置1之製造方法相同。
使用圖31對第1實施方式之第3變化例之半導體記憶裝置1之截面構造進行說明。圖31係表示第1實施方式之第3變化例之半導體記憶裝置所具備之記憶胞陣列在YZ平面上之截面構造之一例的剖視圖。圖31對應於圖5、圖27及圖29所示之半導體記憶裝置之截面構造。
第1實施方式之第3變化例中，半導體基板20、導電體層21～25、絕緣體層30～34、構件SHE、接觸件CV、記憶體柱MP及分斷部DT之構造與第1實施方式之第1變化例及第1實施方式之第2變化例中之半導體基板20、導電體層21～25、絕緣體層30～34、構件SHE、接觸件CV、記憶體柱MP及分斷部DT之構造實質上相同。以下，主要對第1實施方式之第3變化例之橋接部RT之構造進行說明。
橋接部RT之下表面位於較記憶體柱MP之上表面低、且導電體層24上表面以上之高度。又，橋接部RT具有與記憶體柱MP及接觸件CV相接之部分。藉此，與橋接部RT相接之記憶體柱MP與第1實施方式之第1變化例及第1實施方式之第2變化例同樣例如包含該記憶體柱MP之上端部分中具有半圓形狀XY平面之部分。
如Y方向另一端側所示，於不包含連接於隔著構件SLT之2個記憶體柱MP之接觸件CV之區域內，橋接部RT與第1實施方式之第1變化例及第1實施方式之第2變化例同樣具有橋接部RT沿Y方向之寬度自下而上變大之錐形。
又，如Y方向一端側所示，於包含連接於隔著構件SLT之2個記憶體柱MP之接觸件CV之區域內，橋接部RT與第1實施方式之第1變化例及第1實施方式之第2變化例同樣與接觸件CV相接，藉此，在XY平面之截面構造中，例如包含具有比如一部分缺失之矩形形狀之上端部分。再者，橋接部RT之上端部分可不與接觸件CV相接。又，圖31中示出橋接部RT以下端部分沿Z方向之整體與記憶體柱MP相接的情形，但並不限定於此。橋接部RT亦可不以下端部分沿Z方向之整體與記憶體柱MP相接，而在橋接部RT之下表面位置與記憶體柱MP隔開。
根據第1實施方式之第3變化例，在YZ平面上不包含連接於隔著構件SLT之2個記憶體柱MP之接觸件CV之區域內，橋接部RT具有橋接部RT在Y方向上之寬度自下而上變寬之錐形。藉由此種構成及其他構成，根據第1實施方式之第3變化例，亦能夠與第1實施方式、第1實施方式之第1變化例及第1實施方式之第2變化例同樣地，抑制積層體之傾斜，並且抑制半導體記憶裝置1之強度降低。藉此，能夠抑制半導體記憶裝置1之良率降低。
又，根據第1實施方式之第3變化例，與第1實施方式、第1實施方式之第1變化例及第1實施方式之第2變化例同樣地，確保橋接部RT之尺寸，同時又抑制晶片尺寸增加。
2.4 第1實施方式之第4變化例 於上述第1實施方式、第1實施方式之第1變化例、第1實施方式之第2變化例及第1實施方式之第3變化例中，示出橋接部RT沿Y方向之寬度w1為隔著構件SLT之2個記憶體柱MP之間隔d以上的情形，但並不限定於此。橋接部RT沿Y方向之寬度w1可小於隔著構件SLT之2個記憶體柱MP之間隔d。於以下說明中，主要就與第1實施方式、第1實施方式之第1變化例、第1實施方式之第2變化例及第1實施方式之第3變化例之半導體記憶裝置1之構成的不同之處對第1實施方式之第4變化例之半導體記憶裝置1之構成進行說明。再者，第1實施方式之第4變化例之半導體記憶裝置1之製造方法可與第1實施方式之第1變化例、第1實施方式之第2變化例及第1實施方式之第3變化例之半導體記憶裝置1之製造方法相同。
對第1實施方式之第4變化例之半導體記憶裝置1之構成進行說明。
使用圖32對記憶胞陣列10之平面構造進行說明。圖32係表示第1實施方式之第4變化例之半導體記憶裝置所具備之記憶胞陣列之平面佈局之一例的俯視圖。圖32中主要示出一個區塊BLK所包含之構造。圖32對應於第1實施方式之圖4。
於圖32所示之平面上，第1實施方式之第4變化例之半導體記憶裝置1之構造除了橋接部RT之構造以外，與第1實施方式、第1實施方式之第1變化例、第1實施方式之第2變化例及第1實施方式之第3變化例之半導體記憶裝置之構造相同。
自上方觀察時，於Y方向上，橋接部RT之寬度w1小於隔著構件SLT之2個記憶體柱MP之間隔d。藉此，自上方觀察，橋接部RT不與記憶體柱MP重疊。因此，橋接部RT不與記憶體柱MP相接。
使用圖33對第1實施方式之第4變化例之半導體記憶裝置1之截面構造進行說明。圖33係沿圖32之XXXIII-XXXIII線之剖視圖，表示第1實施方式之第4變化例之半導體記憶裝置所具備之記憶胞陣列在YZ平面上之截面構造之一例。圖33對應於圖5、圖27、圖29及圖31所示之半導體記憶裝置之截面構造。
於第1實施方式之第4變化例中，半導體基板20、導電體層21～25、絕緣體層30～34、構件SHE、接觸件CV、分斷部DT及記憶體柱MP之構造與第1實施方式中之半導體基板20、導電體層21～25、絕緣體層30～34、構件SHE、接觸件CV、分斷部DT及記憶體柱MP之構造實質上相同。以下，主要就與第1實施方式的不同之處對第1實施方式之第4變化例之橋接部RT之構造進行說明。
如上所述，橋接部RT自上方觀察時不與記憶體柱MP重疊。藉此，橋接部RT與記憶體柱MP不相接。橋接部RT與接觸件CV亦不相接。橋接部RT之構造例如具有橋接部RT沿Y方向之寬度自下而上變大之錐形。
根據第1實施方式之第4變化例，亦與第1實施方式、第1實施方式之第1變化例、第1實施方式之第2變化例及第1實施方式之第3變化例同樣能夠抑制半導體記憶裝置1之良率降低。
3 第2實施方式 對第2實施方式之半導體記憶裝置1進行說明。第2實施方式之半導體記憶裝置1與第1實施方式、第1實施方式之第1變化例、第1實施方式之第2變化例、第1實施方式之第3變化例及第1實施方式之第4變化例之半導體記憶裝置1的不同之處在於：橋接部RT在X方向上之一端側及另一端側亦具有階差狀構造。以下說明中，主要就與第1實施方式、第1實施方式之第1變化例、第1實施方式之第2變化例、第1實施方式之第3變化例及第1實施方式之第4變化例之半導體記憶裝置1之構成及製造方法的不同之處對第2實施方式之半導體記憶裝置1之構成及製造方法進行說明。
3.1 記憶胞陣列之構成 對第2實施方式之半導體記憶裝置1之構成進行說明。再者，第2實施方式之半導體記憶裝置1之平面構造與圖32所示之第1實施方式之第4變化例之半導體記憶裝置1之平面構造相同。以下，主要對第2實施方式之半導體記憶裝置1之截面構造進行說明。
使用圖34對第2實施方式之半導體記憶裝置1之截面構造進行說明。圖34係表示第2實施方式之半導體記憶裝置所具備之記憶胞陣列在YZ平面上之截面構造之一例的剖視圖。圖34對應於圖5、圖27、圖29、圖31及圖33所示之半導體記憶裝置之截面構造。
於第2實施方式中，半導體基板20、導電體層21～25、絕緣體層30～34、構件SHE、接觸件CV、記憶體柱MP及分斷部DT之構造與第1實施方式及第1實施方式之第4變化例中之半導體基板20、導電體層21～25、絕緣體層30～34、構件SHE、接觸件CV、記憶體柱MP及分斷部DT之構造實質上相同。以下，對第2實施方式之橋接部RT之構造進行說明。
橋接部RT與第1實施方式同樣例如包含第1橋接部RT1及第2橋接部RT2。第1橋接部RT1及第2橋接部RT2分別例如YZ平面之截面構造具有矩形形狀。第1橋接部RT1在Y方向上具有寬度w1。第2橋接部RT2在Y方向上具有寬度w3。然而，第1橋接部RT1及第2橋接部RT2之截面構造並不限定於矩形形狀。第1橋接部RT1及第2橋接部RT2亦可分別與第1實施方式同樣具有沿Y方向之寬度自下而上變寬之錐形。
橋接部RT之下表面位於較選擇閘極線SGD所對應之導電體層24之上表面更靠下層。於圖34中，橋接部RT之下表面例如位於字元線WL7所對應之導電體層23之下表面與字元線WL6所對應之導電體層23之上表面之間。
又，於圖34所示之例中，第1橋接部RT1具有包含於較導電體層24之上表面更靠下層之部分。然而，並不限定於此。第1橋接部RT1亦可不包含於較導電體層24之上表面更靠下層，而設置於導電體層24上表面以上之高度。
使用圖35對第2實施方式之橋接部RT之構造進一步進行說明。圖35係表示第2實施方式之半導體記憶裝置所具備之記憶胞陣列在XZ平面上之截面構造之一例的剖視圖。圖34對應於圖8所示之半導體記憶裝置之截面構造。再者，圖35中省略了絕緣體RW1及導電體50之圖示。
第1橋接部RT1及第2橋接部RT2例如在XZ平面之截面構造中亦分別具有矩形形狀。第1橋接部RT1在X方向上具有寬度w4。第2橋接部RT2在X方向上具有較寬度w4小之寬度w5。然而，XZ平面上之第1橋接部RT1及第2橋接部RT2之截面構造並不限定於矩形形狀。第1橋接部RT1及第2橋接部RT2亦可分別具有沿X方向之寬度自下而上變寬之錐形。
藉由如上構成，橋接部RT與圖34所示之YZ平面上之橋接部RT之截面構造同樣地，在XZ平面之截面構造中，亦具有第2橋接部RT2從第1橋接部RT1向下方突出之凸形狀。因此，橋接部RT例如在X方向上之一端側及另一端側亦具有階差狀構造。
3.2 半導體記憶裝置之製造方法 使用圖36～圖40對第2實施方式之半導體記憶裝置1之製造方法進行說明。圖36係表示第2實施方式之半導體記憶裝置之製造方法之一例的流程圖。圖37～圖40係用於對第2實施方式之半導體記憶裝置之製造方法之一例進行說明之剖視圖。圖37及圖39所示之剖視圖對應於圖34所示之區域。圖38及圖40所示之剖視圖對應於圖35所示之區域。
如圖36所示，於第2實施方式之半導體記憶裝置之製造方法中，依序執行S10～S19之處理。以下，適當參照圖36，主要就與第1實施方式之半導體記憶裝置1之製造方法不同之處理對第2實施方式之半導體記憶裝置1之製造方法之一例進行說明。
圖36之S10～S13之處理與第1實施方式之S0～S3之處理相同。
於圖36之S14中，使用遮罩M2執行與S4同樣之處理，該遮罩M2包含分別具有與第1實施方式中之開口部ROP不同尺寸之複數個開口部。藉此，如圖37及圖38所示，形成與第2橋接部RT2建立關聯之狹縫SH3。再者，遮罩M2所包含之各開口部沿X方向之寬度及沿Y方向之寬度分別例如為寬度w5及w3。於本步驟中去除例如犧牲構件70之部分及絕緣體層34b之部分。
接下來，於圖36之S15中，執行遮罩M2之細化處理，並使用細化處理後之遮罩M2執行蝕刻處理。藉此，如圖39及圖40所示，形成沿X方向及Y方向之狹縫SH3內之階差形狀。
更具體而言，S14之處理後，執行遮罩M2之各向同性蝕刻處理。藉此，遮罩M2之開口部各向同性地擴大。該各向同性地擴大之開口部沿X方向之寬度及沿Y方向之寬度分別例如為寬度w4及w1。然後，使用具有上述各向同性地擴大之開口部之遮罩M2，執行各向異性蝕刻處理。藉由本步驟，利用使用遮罩M2之各向異性蝕刻，例如將犧牲構件61、62及70、以及絕緣體層32、33、34a及34b中預定形成橋接部RT之區域去除。藉此，於預定形成橋接部RT之區域內，形成於XZ平面及YZ平面具有階差狀截面構造之狹縫SH3。
S15之處理結束後，去除遮罩M2。
圖36之S16～S19之處理與第1實施方式之S6～S9之處理相同。
藉由以上說明之第2實施方式之半導體記憶裝置1之製造方法，形成記憶胞陣列10所包含之積層配線構造、以及複數個構件SLT及SHE。
根據第2實施方式，亦與第1實施方式、第1實施方式之第1變化例、第1實施方式之第2變化例、第1實施方式之第3變化例及第1實施方式之第4變化例同樣能夠抑制半導體記憶裝置1之良率降低。
4 第2實施方式之變化例 上述第2實施方式可有各種變化。以下，對第2實施方式之變化例之半導體記憶裝置進行說明。
於上述第2實施方式中，示出橋接部RT之下表面位於較選擇閘極線SGD所對應之導電體層24之上表面更靠下層的情形，但並不限定於此。橋接部RT之下表面亦可位於導電體層24上表面以上之高度。以下，主要就與第2實施方式之半導體記憶裝置1之構造的不同之處對第2實施方式之變化例之半導體記憶裝置1之構造進行說明。再者，第2實施方式之變化例之半導體記憶裝置1之製造方法可與第2實施方式之半導體記憶裝置1之製造方法相同。
使用圖41對第2實施方式之變化例之半導體記憶裝置1之截面構造進行說明。圖41係表示第2實施方式之變化例之半導體記憶裝置所具備之記憶胞陣列在YZ平面上之截面構造之一例的剖視圖。圖41對應於圖5、圖27、圖29、圖31、圖33及圖34所示之半導體記憶裝置之截面構造。
橋接部RT之下表面例如位於導電體層24上表面以上之高度。
XZ平面上之截面構造除了橋接部RT下表面之高度不同以外，與第2實施方式中之XZ平面上之截面構造相同。
根據第2實施方式之變化例，同樣於Y方向上，第1橋接部RT1之寬度w1大於分斷部DT之寬度w2及第2橋接部RT2之寬度w3，利用該構成及其他構成，能夠與第1實施方式、第1實施方式之第1變化例、第1實施方式之第2變化例、第1實施方式之第3變化例、第1實施方式之第4變化例及第2實施方式同樣地，抑制積層體之傾斜，並且抑制半導體記憶裝置1之強度降低。藉此，能夠抑制半導體記憶裝置1之良率降低。
5 其他 再者，於第1實施方式、第1實施方式之第1變化例、第1實施方式之第2變化例、第1實施方式之第3變化例、第1實施方式之第4變化例、第2實施方式及第2實施方式之變化例中，示出設置一層選擇閘極線SGD所對應之導電體層24的情形，但並不限定於此。如圖42所示，選擇閘極線SGD可包含複數個導電體層24。圖42係表示另一例之半導體記憶裝置所具備之記憶胞陣列在YZ平面上之截面構造之一例的剖視圖。圖42對應於圖5、圖27、圖29、圖31、圖33、圖34及圖41所示之半導體記憶裝置之截面構造。於圖42所示之例中，在絕緣體層33之上表面上按導電體層24、絕緣體層35、導電體層24、絕緣體層35及導電體層24之順序，依序設置有3層導電體層24及2層絕緣體層35。除此種構成外，圖42所示之另一例之半導體記憶裝置1之記憶胞陣列10之構成與第1實施方式相同。
更具體而言，於橋接部RT與該橋接部RT相鄰之記憶體柱MP之間，上方起之第1層導電體層24、第2層導電體層24及第3層導電體層24之長度在Y方向依序變長。再者，橋接部RT之下表面位於較複數個導電體層24中之最上層的導電體層24之上表面更靠下層即可。導電體層24之層數並不限定於3層，可為2層或4層以上。
又，上述第1實施方式、第1實施方式之第1變化例、第1實施方式之第2變化例、第1實施方式之第3變化例、第1實施方式之第4變化例、第2實施方式、第2實施方式之變化例及圖42所示之另一例中，示出所有絕緣體層32之厚度相等的情形，但並不限定於此。如圖43所示，於橋接部RT之下表面包含於與指定絕緣體層32相等高度之情形時，該絕緣體層32亦可設置成較其他絕緣體層32更厚。圖43係表示另一例之半導體記憶裝置所具備之記憶胞陣列在YZ平面上之截面構造之一例的剖視圖。圖43對應於圖5、圖27、圖29、圖31、圖33、圖34、圖41及圖42所示之半導體記憶裝置之截面構造。於圖43所示之例中，根據橋接部RT下表面之位置，字元線WL5所對應之導電體層23與字元線WL6所對應之導電體層23之間的絕緣體層32設置成較其他絕緣體層32更厚。除此種構成以外，圖43所示之另一例之半導體記憶裝置1之記憶胞陣列10之構成與第1實施方式相同。
再者，除非明確或明顯排除，否則圖42及圖43所示之另一例之半導體記憶裝置1可與第2實施方式及上述各變化例進行組合。
又，以上之說明中，示出記憶胞陣列10之積層配線構造設置於半導體基板20之上方的情形，但並不限定於此。例如，可於與設置記憶胞陣列10之基板不同之基板上形成列解碼器模塊15及感測放大器模塊16等電路，將該等基板貼合後，去除設置記憶胞陣列10之基板，藉此設為半導體基板20位於記憶胞陣列10之積層配線構造之上方向之構成。
對本發明之若干實施方式進行了說明，但該等實施方式係作為示例提示者，並非意圖限定發明之範圍。該等實施方式能夠以其他各種方式實施，並且能夠於不脫離發明主旨之範圍內進行各種省略、置換、變更。該等實施方式及其等之變化包含於發明之範圍及主旨內，同樣包含於申請專利範圍所記載之發明及與其均等之範圍內。 [相關申請案]
本申請基於2023年2月14日提出申請之日本專利申請No.2023-020952並主張其優先權，其所有內容藉由引用併入本申請。
1:半導體記憶裝置 2:記憶體控制器 3:記憶體系統 6:感測放大器模塊 10:記憶胞陣列 11:指令暫存器 12:位址暫存器 13:定序儀 14:驅動模塊 15:列解碼器模塊 20:半導體基板 21:導電體層 22:導電體層 23:導電體層 24:導電體層 25:導電體層 30:絕緣體層 31:絕緣體層 32:絕緣體層 33:絕緣體層 34:絕緣體層 34a:絕緣體層 34b:絕緣體層 34c:絕緣體層 40:核心構件 41:半導體層 42:積層膜 43:隧道絕緣膜 44:絕緣膜 45:區塊絕緣膜 51a:導電體 51b:導電體 60:犧牲構件 61:犧牲構件 62:犧牲構件 70:犧牲構件 ADD:位址資訊 BA:區塊位址 BL、BL0～BLm:位元線 BLK、BLK0～BLKn:區塊 CA:行位址 CMD:指令 CU:胞單元 CV:接觸件 d:間隔 DAT:資料 DT:分斷部 LI:接觸件 M1:遮罩 M2:遮罩 MP:記憶體柱 MT:記憶胞電晶體 MT0:記憶胞電晶體 MT1:記憶胞電晶體 MT2:記憶胞電晶體 MT3:記憶胞電晶體 MT4:記憶胞電晶體 MT5:記憶胞電晶體 MT6:記憶胞電晶體 MT7:記憶胞電晶體 NS:NAND串 PA:頁位址 ROP:開口部 RT:橋接部 RT1:第1橋接部 RT2:第2橋接部 RW1:絕緣體 RW2:絕緣體 S0～S13:步驟 SGD:選擇閘極線 SGD0:選擇閘極線 SGD1:選擇閘極線 SGS:選擇閘極線 SH0:狹縫 SH1:狹縫 SH2:狹縫 SH3:狹縫 SHE:構件 SL:源極線 SLT:構件 SP:間隔件 ST1:選擇電晶體 ST2:選擇電晶體 SU:串單元 SU0:串單元 SU1:串單元 w1:寬度 w2:寬度 w2':寬度 w3:寬度 w4:寬度 w5:寬度 WL:字元線 WL0:字元線 WL1:字元線 WL2:字元線 WL3:字元線 WL4:字元線 WL5:字元線 WL6:字元線 WL7:字元線 X:方向 Y:方向 Z:方向
圖1係表示包含第1實施方式之半導體記憶裝置之記憶體系統之構成之一例的方塊圖。 圖2係表示第1實施方式之半導體記憶裝置所具備之記憶胞陣列之電路構成之一例的電路圖。 圖3係表示第1實施方式之半導體記憶裝置所具備之記憶胞陣列之平面佈局之一例的俯視圖。 圖4係表示第1實施方式之半導體記憶裝置所具備之記憶胞陣列之平面佈局之一例的俯視圖。 圖5係沿圖4之V-V線之剖視圖，表示第1實施方式之半導體記憶裝置所具備之記憶胞陣列在YZ平面上之截面構造之一例。 圖6係表示第1實施方式之半導體記憶裝置所具備之記憶胞陣列在YZ平面上之截面構造之一例的剖視圖。 圖7係沿圖5之VII-VII線之剖視圖，表示第1實施方式之半導體記憶裝置所具備之記憶胞陣列在XY平面上之截面構造之一例。 圖8係沿圖4之VIII-VIII線之剖視圖，表示第1實施方式之半導體記憶裝置所具備之記憶胞陣列在XZ平面上之截面構造之一例。 圖9係沿圖5之IX-IX線之剖視圖，表示第1實施方式之半導體記憶裝置所具備之記憶胞陣列之記憶體柱之截面構造之一例。 圖10係表示第1實施方式之半導體記憶裝置之製造方法之一例的流程圖。 圖11係用於對第1實施方式之半導體記憶裝置之製造方法之一例進行說明之剖視圖。 圖12係用於對第1實施方式之半導體記憶裝置之製造方法之一例進行說明之剖視圖。 圖13係用於對第1實施方式之半導體記憶裝置之製造方法之一例進行說明之剖視圖。 圖14係用於對第1實施方式之半導體記憶裝置之製造方法之一例進行說明之剖視圖。 圖15係用於對第1實施方式之半導體記憶裝置之製造方法之一例進行說明之俯視圖。 圖16係用於對第1實施方式之半導體記憶裝置之製造方法之一例進行說明之剖視圖。 圖17係用於對第1實施方式之半導體記憶裝置之製造方法之一例進行說明之剖視圖。 圖18係用於對第1實施方式之半導體記憶裝置之製造方法之一例進行說明之剖視圖。 圖19係用於對第1實施方式之半導體記憶裝置之製造方法之一例進行說明之剖視圖。 圖20係用於對第1實施方式之半導體記憶裝置之製造方法之一例進行說明之剖視圖。 圖21係用於對第1實施方式之半導體記憶裝置之製造方法之一例進行說明之剖視圖。 圖22係用於對第1實施方式之半導體記憶裝置之製造方法之一例進行說明之剖視圖。 圖23係用於對第1實施方式之半導體記憶裝置之製造方法之一例進行說明之剖視圖。 圖24係用於對第1實施方式之半導體記憶裝置之製造方法之一例進行說明之剖視圖。 圖25係用於對第1實施方式之半導體記憶裝置之製造方法之一例進行說明之剖視圖。 圖26係用於對第1實施方式之半導體記憶裝置之製造方法之一例進行說明之剖視圖。 圖27係表示第1實施方式之第1變化例之半導體記憶裝置所具備之記憶胞陣列在YZ平面上之截面構造之一例的剖視圖。 圖28係沿圖27之XXVIII-XXVIII線之剖視圖，表示第1實施方式之第1變化例之半導體記憶裝置所具備之記憶胞陣列之記憶體柱之截面構造之一例。 圖29係表示第1實施方式之第2變化例之半導體記憶裝置所具備之記憶胞陣列在YZ平面上之截面構造之一例的剖視圖。 圖30係表示第1實施方式之第2變化例之半導體記憶裝置所具備之記憶胞陣列在YZ平面上之截面構造之一例的剖視圖。 圖31係表示第1實施方式之第3變化例之半導體記憶裝置所具備之記憶胞陣列在YZ平面上之截面構造之一例的剖視圖。 圖32係表示第1實施方式之第4變化例之半導體記憶裝置所具備之記憶胞陣列之平面佈局之一例的俯視圖。 圖33係沿圖32之XXXIII-XXXIII線之剖視圖，表示第1實施方式之第4變化例之半導體記憶裝置所具備之記憶胞陣列在YZ平面上之截面構造之一例。 圖34係表示第2實施方式之半導體記憶裝置所具備之記憶胞陣列在YZ平面上之截面構造之一例的剖視圖。 圖35係表示第2實施方式之半導體記憶裝置所具備之記憶胞陣列在XZ平面上之截面構造之一例的剖視圖。 圖36係表示第2實施方式之半導體記憶裝置之製造方法之一例的流程圖。 圖37係用於對第2實施方式之半導體記憶裝置之製造方法之一例進行說明之剖視圖。 圖38係用於對第2實施方式之半導體記憶裝置之製造方法之一例進行說明之剖視圖。 圖39係用於對第2實施方式之半導體記憶裝置之製造方法之一例進行說明之剖視圖。 圖40係用於對第2實施方式之半導體記憶裝置之製造方法之一例進行說明之剖視圖。 圖41係表示第2實施方式之變化例之半導體記憶裝置所具備之記憶胞陣列在YZ平面上之截面構造之一例的剖視圖。 圖42係表示另一例之半導體記憶裝置所具備之記憶胞陣列在YZ平面上之截面構造之一例的剖視圖。 圖43係表示另一例之半導體記憶裝置所具備之記憶胞陣列在YZ平面上之截面構造之一例的剖視圖。
10:記憶胞陣列
20:半導體基板
21:導電體層
22:導電體層
23:導電體層
24:導電體層
25:導電體層
30:絕緣體層
31:絕緣體層
32:絕緣體層
33:絕緣體層
34:絕緣體層
40:核心構件
41:半導體層
42:積層膜
BL:位元線
CV:接觸件
DT:分斷部
LI:接觸件
MP:記憶體柱
MT0:記憶胞電晶體
MT1:記憶胞電晶體
MT2:記憶胞電晶體
MT3:記憶胞電晶體
MT4:記憶胞電晶體
MT5:記憶胞電晶體
MT6:記憶胞電晶體
MT7:記憶胞電晶體
RT:橋接部
RT1:第1橋接部
RT2:第2橋接部
SGD:選擇閘極線
SGS:選擇閘極線
SHE:構件
SL:源極線
SLT:構件
SP:間隔件
ST1:選擇電晶體
ST2:選擇電晶體
WL0:字元線
WL1:字元線
WL2:字元線
WL3:字元線
WL4:字元線
WL5:字元線
WL6:字元線
WL7:字元線
w1:寬度
w2:寬度
w3:寬度

Claims (20)

  1. 一種半導體記憶裝置，其具備： 複數個導電體層，其等在垂直於基板面之第1方向上彼此分開設置，於最上層包含第1導電體層； 複數個記憶體柱，其等貫通上述複數個導電體層，沿上述第1方向延伸；及 構件，其包含沿上述基板面內之第2方向於上述複數個導電體層內延伸之第1部分、及於上述第2方向上彼此分開設置於上述複數個導電體層之上述最上層側的複數個第2部分，且沿與上述基板面內之上述第2方向正交之第3方向分割上述複數個導電體層；且 上述複數個第2部分各者之下表面位於較上述第1導電體層之上表面更靠下層， 關於上述構件在上述第3方向上之寬度，上述複數個第2部分各者之上表面較上述複數個第2部分各者之上述下表面及上述第1部分寬。
  2. 如請求項1之半導體記憶裝置，其中 上述複數個第2部分各者之上述下表面位於較上述複數個導電體層中與上述第1導電體層不同之第2導電體層之下表面更靠下層， 於夾於各上述複數個第2部分、與上述複數個記憶體柱中在上述第3方向上相鄰於該第2部分之記憶體柱之間的區域內，上述第1導電體層在上述第3方向上之長度小於上述第2導電體層在上述第3方向上之長度。
  3. 如請求項1之半導體記憶裝置，其中 各上述複數個第2部分具有第1子部分及第2子部分，上述第2子部分設置於較上述第1子部分更靠下層且包含上述複數個第2部分各者之上述下表面， 上述第2子部分具有上述第2子部分在上述第3方向上之寬度自下而上變大之錐形。
  4. 如請求項3之半導體記憶裝置，其中 上述第1子部分設置於較上述複數個記憶體柱之上表面更靠上層。
  5. 如請求項3之半導體記憶裝置，其中 上述第1子部分於上述第3方向上具有較上述第2子部分之上端更大之寬度， 上述複數個第2部分各自於上述第3方向上之一端側及另一端側分別具有由上述第1子部分及上述第2子部分形成之階差狀構造。
  6. 如請求項1之半導體記憶裝置，其中 自上方觀察，上述複數個第2部分各自與上述複數個記憶體柱中之至少一個重疊。
  7. 如請求項6之半導體記憶裝置，其中 上述複數個第2部分各自與上述複數個記憶體柱相隔。
  8. 如請求項6之半導體記憶裝置，其中 上述複數個第2部分之至少一個與上述複數個記憶體柱之至少一個之上端部分相接。
  9. 如請求項1之半導體記憶裝置，其中 自上方觀察，上述複數個第2部分各不與上述複數個記憶體柱重疊。
  10. 如請求項1之半導體記憶裝置，其中 上述複數個第2部分各者之上述下表面在上述第3方向上之寬度為上述第1部分在上述第3方向上之寬度以上。
  11. 一種半導體記憶裝置，其具備： 複數個導電體層，其等在垂直於基板面之第1方向上彼此分開設置； 複數個記憶體柱，其等貫通上述複數個導電體層，沿上述第1方向延伸；及 構件，其包含沿上述基板面內之第2方向於上述複數個導電體層內延伸之第1部分、及於上述第2方向上彼此分開設置於上述複數個導電體層之上層側的複數個第2部分，且沿與上述基板面內之上述第2方向正交之第3方向分割上述複數個導電體層；且 自上方觀察，上述複數個第2部分中之至少一個與上述複數個記憶體柱中之第1記憶體柱重疊， 上述複數個第2部分之上述至少一個與上述第1記憶體柱之上端部分相接。
  12. 如請求項11之半導體記憶裝置，其中 上述複數個第2部分各者之下表面位於較包含在上述複數個導電體層中最上層的第1導電體層之上表面更靠下層。
  13. 如請求項12之半導體記憶裝置，其中 上述複數個第2部分各者之上述下表面位於較包含在上述複數個導電體層中且與上述第1導電體層不同的第2導電體層之上表面更靠上層， 上述第2導電體層連接於上述複數個記憶體柱各自所具有之複數個記憶胞中、包含於最上層的記憶胞之閘極。
  14. 如請求項12之半導體記憶裝置，其中 上述複數個第2部分各者之上述下表面位於包含在上述複數個導電體層中且與上述第1導電體層不同的第2導電體層之上表面以下之高度， 上述第1記憶體柱之上述上端部分包含於較上述第2導電體層之上述上表面更上層中， 上述第2導電體層連接於上述複數個記憶體柱各自所具有之複數個記憶胞中、包含於最上層的記憶胞之閘極。
  15. 如請求項11之半導體記憶裝置，其中 上述複數個第2部分各者之下表面位於包含在上述複數個導電體層中最上層的第1導電體層之上表面以上之高度。
  16. 如請求項11之半導體記憶裝置，其進而包含： 複數個上層配線，其等分別沿上述第3方向延伸；及 第1接觸件，將上述第1記憶體柱與上述複數個上層配線中之任一個電性連接；且 上述第1接觸件與上述複數個第2部分之上述至少一個相接。
  17. 一種半導體記憶裝置，其具備： 複數個導電體層，其等在垂直於基板之上表面之第1方向上彼此分開設置； 複數個記憶體柱，其等貫通上述複數個導電體層，沿上述第1方向延伸；及 構件，其包含沿上述基板面內之第2方向於上述複數個導電體層內延伸之第1部分、及於上述第2方向上彼此分開設置於上述複數個導電體層之上層側的複數個第2部分，且沿與上述基板面內之上述第2方向正交之第3方向分割上述複數個導電體層；且 上述複數個第2部分分別具有：第1子部分，其於上述第2方向上具有第1寬度；及第2子部分，其設置於較上述第1子部分更靠下層，於上述第2方向上具有小於上述第1寬度之第2寬度；且 上述複數個第2部分各自於上述第2方向上之一端側及另一端側分別具有由上述第1子部分及上述第2子部分形成之階差狀構造。
  18. 如請求項17之半導體記憶裝置，其中 上述第1子部分於上述第3方向上具有第3寬度，上述第2子部分於上述第3方向上具有小於上述第3寬度之第4寬度， 上述複數個第2部分各自於上述第3方向上之一端側及另一端側分別具有由上述第1子部分及上述第2子部分形成之階差狀構造。
  19. 如請求項17之半導體記憶裝置，其中 上述複數個第2部分各者之下表面位於較包含在上述複數個導電體層中最上層的第1導電體層之上表面更靠下層。
  20. 如請求項17之半導體記憶裝置，其中 上述複數個第2部分各者之下表面位於包含在上述複數個導電體層中最上層的第1導電體層之上表面以上之高度。
TW113101727A 2023-02-14 2024-01-16 半導體記憶裝置 TW202434055A (zh)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
JP2023020952A JP2024115317A (ja) 2023-02-14 2023-02-14 半導体記憶装置
JP2023-020952 2023-02-14

Publications (1)

Publication Number Publication Date
TW202434055A true TW202434055A (zh) 2024-08-16

Family

ID=92215624

Family Applications (1)

Application Number Title Priority Date Filing Date
TW113101727A TW202434055A (zh) 2023-02-14 2024-01-16 半導體記憶裝置

Country Status (4)

Country Link
US (1) US20240276721A1 (zh)
JP (1) JP2024115317A (zh)
CN (1) CN118510274A (zh)
TW (1) TW202434055A (zh)

Also Published As

Publication number Publication date
CN118510274A (zh) 2024-08-16
US20240276721A1 (en) 2024-08-15
JP2024115317A (ja) 2024-08-26

Similar Documents

Publication Publication Date Title
TWI707458B (zh) 半導體記憶體裝置
US11282782B2 (en) Semiconductor memory device
TWI723737B (zh) 半導體記憶裝置
JP2020107673A (ja) 半導体記憶装置
CN113345901B (zh) 半导体存储装置
CN112117278B (zh) 半导体存储装置及其制造方法
CN112420726A (zh) 半导体存储装置
CN112530970B (zh) 半导体存储装置
TWI714211B (zh) 半導體記憶裝置
US20220223607A1 (en) Semiconductor memory device
TWI778483B (zh) 半導體記憶裝置
TWI793722B (zh) 半導體記憶裝置
TW202434055A (zh) 半導體記憶裝置
TWI855679B (zh) 記憶裝置
TWI829105B (zh) 半導體記憶體裝置及製造該半導體記憶體裝置之方法
CN220606443U (zh) 存储器件
US20230079009A1 (en) Memory device
TWI812333B (zh) 半導體記憶體裝置
CN112310093B (zh) 半导体存储装置
TW202407983A (zh) 記憶裝置
JP2023119402A (ja) 半導体記憶装置
CN118354607A (zh) 存储器器件