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JP2023044175A - 半導体記憶装置、及び半導体記憶装置の製造方法 - Google Patents

半導体記憶装置、及び半導体記憶装置の製造方法 Download PDF

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JP2023044175A JP2021152067A JP2021152067A JP2023044175A JP 2023044175 A JP2023044175 A JP 2023044175A JP 2021152067 A JP2021152067 A JP 2021152067A JP 2021152067 A JP2021152067 A JP 2021152067A JP 2023044175 A JP2023044175 A JP 2023044175A
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直幸 飯田
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Abstract

Figure 2023044175000001
【課題】歩留りを向上させることができる半導体記憶装置、及び半導体記憶装置の製造方法を提供する。
【解決手段】一実施形態の半導体記憶装置３は、基板の上方に配置された複数の配線層ＳＧＳ，ＷＬ，ＳＧＤと、複数の配線層を貫通するメモリピラーＭＰと、第１部材及び第２部材ＳＬＴと、第１部材と第２部材との間に設けられた分断部ＤＰとを備える。分断部ＤＰは、複数の絶縁層５２を含む。複数の絶縁層５２の各々は、第１部材ＳＬＴの端部に接する第１部分５２ａ、及び第２部材ＳＬＴの端部に接する第２部分５２ｂを含む。第１部分５２ａ及び第２部分５２ｂは、上面視でそれぞれが個別の円弧形状を有し、互いに接する。
【選択図】図４

Description

本発明の実施形態は、半導体記憶装置、及び半導体記憶装置の製造方法に関する。
データを不揮発に記憶することが可能な半導体記憶装置として、ＮＡＮＤ型フラッシュメモリが知られている。ＮＡＮＤ型フラッシュメモリのような半導体記憶装置においては、高集積化、大容量化のために３次元のメモリ構造が採用され得る。
米国特許出願公開第２０１７／０１９４３４５号明細書 特開２０２０－０４７８１０号公報 特開２０１９－１４９４４５号公報 特開２０２１－０４８１５５号公報
歩留りを向上させることができる半導体記憶装置、及び半導体記憶装置の製造方法を提供する。
実施形態に係る半導体記憶装置は、基板の上方に配置され、第１方向に互いに離間して積層された複数の配線層と、第１方向に複数の配線層を貫通するメモリピラーと、各々が、上面視で第１方向と交差する第２方向を長手方向とし、第２方向に並び、且つ第１方向に複数の配線層を貫通する第１部材及び第２部材と、第１部材と第２部材との間に設けられた分断部とを備える。分断部は、第１方向に互いに離間して積層された複数の絶縁層を含む。複数の絶縁層の各々は、第１部材の端部に接する第１部分、及び第２部材の端部に接する第２部分を含む。第１部分及び第２部分は、上面視でそれぞれが個別の円弧形状を有し、互いに接する。
図１は、第１実施形態に係る半導体記憶装置を含むメモリシステムの構成を示すブロック図である。 図２は、第１実施形態に係る半導体記憶装置に含まれるメモリセルアレイの回路構成の一例を示す回路図である。 図３は、第１実施形態に係る半導体記憶装置に含まれるメモリセルアレイの平面構造の一例を示す平面図である。 図４は、第１実施形態に係る半導体記憶装置に含まれるメモリセルアレイの引出領域における詳細な平面構造の一例を示す平面図である。 図５は、第１実施形態に係る半導体記憶装置に含まれるメモリセルアレイの引出領域における断面構造の一例を示す、図４のＩ－Ｉ線に沿った断面図である。 図６は、第１実施形態に係る半導体記憶装置におけるメモリピラーの断面構造の一例を示す、図５のＳ－Ｓ線に沿った断面図である。 図７は、第１実施形態に係る半導体記憶装置に含まれるメモリセルアレイの引出領域における断面構造の一例を示す、図４のＩＩ－ＩＩ線に沿った断面図である。 図８は、第１実施形態に係る半導体記憶装置に含まれるメモリセルアレイの引出領域における断面構造の一例を示す、図４のＩＩＩ－ＩＩＩ線に沿った断面図である。 図９は、第１実施形態に係る半導体記憶装置に含まれるメモリセルアレイの引出領域における断面構造の一例を示す、図４のＩＶ－ＩＶ線に沿った断面図である。 図１０は、図４の領域ＲＡの拡大図である。 図１１は、図７の領域ＲＢの拡大図である。 図１２は、図８の領域ＲＣの拡大図である。 図１３は、第１実施形態に係る半導体記憶装置の製造方法の一例を示すフローチャートである。 図１４は、第１実施形態に係る半導体記憶装置の製造方法の一例を示すフローチャートである。 図１５は、第１実施形態に係る半導体記憶装置の製造工程における平面構造の一例を示す、図８の最上層の絶縁層の表面に沿った平面図である。 図１６は、第１実施形態に係る半導体記憶装置の製造工程における断面構造の一例を示す、図１５のＶＩ－ＶＩ線に沿った断面図である。 図１７は、第１実施形態に係る半導体記憶装置の製造工程における断面構造の一例を示す、図１５のＶＩＩ－ＶＩＩ線に沿った断面図である。 図１８は、第１実施形態に係る半導体記憶装置の製造工程における平面構造の一例を示す、図８の最上層の絶縁層の表面に沿った平面図である。 図１９は、第１実施形態に係る半導体記憶装置の製造工程における断面構造の一例を示す、図１８のＶＩ－ＶＩ線に沿った断面図である。 図２０は、第１実施形態に係る半導体記憶装置の製造工程における断面構造の一例を示す、図１８のＶＩＩ－ＶＩＩ線に沿った断面図である。 図２１は、第１実施形態に係る半導体記憶装置の製造工程における平面構造の一例を示す、図８の最上層の絶縁層の表面に沿った平面図である。 図２２は、第１実施形態に係る半導体記憶装置の製造工程における断面構造の一例を示す、図２１のＶＩ－ＶＩ線に沿った断面図である。 図２３は、第１実施形態に係る半導体記憶装置の製造工程における断面構造の一例を示す、図２１のＶＩＩ－ＶＩＩ線に沿った断面図である。 図２４は、第１実施形態に係る半導体記憶装置の製造工程における平面構造の一例を示す、図８の最上層の絶縁層の表面に沿った平面図である。 図２５は、第１実施形態に係る半導体記憶装置の製造工程における断面構造の一例を示す、図２４のＶＩ－ＶＩ線に沿った断面図である。 図２６は、第１実施形態に係る半導体記憶装置の製造工程における断面構造の一例を示す、図２４のＶＩＩ－ＶＩＩ線に沿った断面図である。 図２７は、第１実施形態に係る半導体記憶装置の製造工程における平面構造の一例を示す、図８の最上層の絶縁層の表面に沿った平面図である。 図２８は、第１実施形態に係る半導体記憶装置の製造工程における断面構造の一例を示す、図２７のＶＩ－ＶＩ線に沿った断面図である。 図２９は、第１実施形態に係る半導体記憶装置の製造工程における断面構造の一例を示す、図２７のＶＩＩ－ＶＩＩ線に沿った断面図である。 図３０は、第１実施形態に係る半導体記憶装置の製造工程における平面構造の一例を示す、図８の最上層の絶縁層の表面に沿った平面図である。 図３１は、第１実施形態に係る半導体記憶装置の製造工程における平面構造の一例を示す、図８のＶ－Ｖ線に沿った平面図である。 図３２は、第１実施形態に係る半導体記憶装置の製造工程における断面構造の一例を示す、図３０のＶＩ－ＶＩ線に沿った断面図である。 図３３は、第１実施形態に係る半導体記憶装置の製造工程における断面構造の一例を示す、図３０のＶＩＩ－ＶＩＩ線に沿った断面図である。 図３４は、第１実施形態に係る半導体記憶装置の製造工程における平面構造の一例を示す、図８の最上層の絶縁層の表面に沿った平面図である。 図３５は、第１実施形態に係る半導体記憶装置の製造工程における平面構造の一例を示す、図８のＶ－Ｖ線に沿った平面図である。 図３６は、第１実施形態に係る半導体記憶装置の製造工程における断面構造の一例を示す、図３４のＶＩ－ＶＩ線に沿った断面図である。 図３７は、第１実施形態に係る半導体記憶装置の製造工程における断面構造の一例を示す、図３４のＶＩＩ－ＶＩＩ線に沿った断面図である。 図３８は、第１実施形態に係る半導体記憶装置の製造工程における平面構造の一例を示す、図８の最上層の絶縁層の表面に沿った平面図である。 図３９は、第１実施形態に係る半導体記憶装置の製造工程における平面構造の一例を示す、図８のＶ－Ｖ線に沿った平面図である。 図４０は、第１実施形態に係る半導体記憶装置の製造工程における断面構造の一例を示す、図３８のＶＩ－ＶＩ線に沿った断面図である。 図４１は、第１実施形態に係る半導体記憶装置の製造工程における断面構造の一例を示す、図３８のＶＩＩ－ＶＩＩ線に沿った断面図である。 図４２は、第１実施形態に係る半導体記憶装置の製造工程における平面構造の一例を示す、図８の最上層の絶縁層の表面に沿った平面図である。 図４３は、第１実施形態に係る半導体記憶装置の製造工程における平面構造の一例を示す、図８の最上層の絶縁層の表面に沿った平面図である。 図４４は、第１実施形態に係る半導体記憶装置の製造工程における断面構造の一例を示す、図４３のＶＩ－ＶＩ線に沿った断面図である。 図４５は、第１実施形態に係る半導体記憶装置の製造工程における断面構造の一例を示す、図４３のＶＩＩ－ＶＩＩ線に沿った断面図である。 図４６は、第１実施形態に係る半導体記憶装置の製造工程における平面構造の一例を示す、図８の最上層の絶縁層の表面に沿った平面図である。 図４７は、第１実施形態に係る半導体記憶装置の製造工程における平面構造の一例を示す、図８のＶ－Ｖ線に沿った平面図である。 図４８は、第１実施形態に係る半導体記憶装置の製造工程における断面構造の一例を示す、図４６のＶＩ－ＶＩ線に沿った断面図である。 図４９は、第１実施形態に係る半導体記憶装置の製造工程における断面構造の一例を示す、図４６のＶＩＩ－ＶＩＩ線に沿った断面図である。 図５０は、第１実施形態に係る半導体記憶装置の製造工程における平面構造の一例を示す、図８の最上層の絶縁層の表面に沿った平面図である。 図５１は、第１実施形態に係る半導体記憶装置の製造工程における平面構造の一例を示す、図８のＶ－Ｖ線に沿った平面図である。 図５２は、第１実施形態に係る半導体記憶装置の製造工程における断面構造の一例を示す、図５０のＶＩ－ＶＩ線に沿った断面図である。 図５３は、第１実施形態に係る半導体記憶装置の製造工程における断面構造の一例を示す、図５０のＶＩＩ－ＶＩＩ線に沿った断面図である。 図５４は、第１実施形態に係る半導体記憶装置の製造工程における平面構造の一例を示す、図８の最上層の絶縁層の表面に沿った平面図である。 図５５は、第１実施形態に係る半導体記憶装置の製造工程における断面構造の一例を示す、図５４のＶＩ－ＶＩ線に沿った断面図である。 図５６は、第１実施形態に係る半導体記憶装置の製造工程における断面構造の一例を示す、図５４のＶＩＩ－ＶＩＩ線に沿った断面図である。 図５７は、第１実施形態に係る半導体記憶装置の製造工程における平面構造の一例を示す、図８の最上層の絶縁層の表面に沿った平面図である。 図５８は、第１実施形態に係る半導体記憶装置の製造工程における断面構造の一例を示す、図５７のＶＩ－ＶＩ線に沿った断面図である。 図５９は、第１実施形態に係る半導体記憶装置の製造工程における断面構造の一例を示す、図５７のＶＩＩ－ＶＩＩ線に沿った断面図である。 図６０は、第１実施形態に係る半導体記憶装置の製造工程における平面構造の一例を示す、図８の最上層の絶縁層の表面に沿った平面図である。 図６１は、第１実施形態に係る半導体記憶装置の製造工程における断面構造の一例を示す、図６０のＶＩ－ＶＩ線に沿った断面図である。 図６２は、第１実施形態に係る半導体記憶装置の製造工程における断面構造の一例を示す、図６０のＶＩＩ－ＶＩＩ線に沿った断面図である。 図６３は、第１実施形態に係る半導体記憶装置の製造工程における平面構造の一例を示す、図８の最上層の絶縁層の表面に沿った平面図である。 図６４は、第１実施形態に係る半導体記憶装置の製造工程における平面構造の一例を示す、図８のＶ－Ｖ線に沿った平面図である。 図６５は、第１実施形態に係る半導体記憶装置の製造工程における断面構造の一例を示す、図６３のＶＩ－ＶＩ線に沿った断面図である。 図６６は、第１実施形態に係る半導体記憶装置の製造工程における断面構造の一例を示す、図６３のＶＩＩ－ＶＩＩ線に沿った断面図である。 図６７は、第１実施形態に係る半導体記憶装置の製造工程における平面構造の一例を示す、図８の最上層の絶縁層の表面に沿った平面図である。 図６８は、第１実施形態に係る半導体記憶装置の製造工程における断面構造の一例を示す、図６７のＶＩ－ＶＩ線に沿った断面図である。 図６９は、第１実施形態に係る半導体記憶装置の製造工程における断面構造の一例を示す、図６７のＶＩＩ－ＶＩＩ線に沿った断面図である。 図７０は、第１実施形態の変形例に係る半導体記憶装置における図４の領域ＲＡの拡大図である。 図７１は、第１実施形態の変形例に係る半導体記憶装置における図７の領域ＲＢの拡大図である。 図７２は、第２実施形態に係る半導体記憶装置に含まれるメモリセルアレイの引出領域における詳細な平面構造の一例を示す平面図である。 図７３は、第３実施形態に係る半導体記憶装置に含まれるメモリセルアレイの平面構造の一例を示す平面図である。 図７４は、第３実施形態に係る半導体記憶装置に含まれるメモリセルアレイの引出領域における詳細な平面構造の一例を示す平面図である。 図７５は、第３実施形態に係る半導体記憶装置に含まれるメモリセルアレイの引出領域における断面構造の一例を示す、図７４のＶＩＩＩ－ＶＩＩＩ線に沿った断面図である。 図７６は、第３実施形態に係る半導体記憶装置に含まれるメモリセルアレイの引出領域における断面構造の一例を示す、図７４のＩＸ－ＩＸ線に沿った断面図である。
以下、実施形態について図面を参照して説明する。図面の寸法及び比率は、必ずしも現実のものと同一とは限らない。なお、以下の説明において、略同一の機能及び構成を有する構成要素については、同一符号を付す。同様の構成を有する要素同士を特に区別する場合、同一符号の末尾に、互いに異なる文字または数字を付加する場合がある。
１． 第１実施形態
１．１ 構成
１．１．１ メモリシステムの構成
第１実施形態に係る半導体記憶装置を含むメモリシステムの構成について、図１を用いて説明する。図１は、メモリシステムの構成を示すブロック図である。メモリシステムは、外部のホスト機器（図示せず）に接続されるように構成された記憶装置である。メモリシステムは、例えばＳＤＴＭカードのようなメモリカード、ＵＦＳ（universal flash storage）、またはＳＳＤ（solid state drive）である。メモリシステム１は、メモリコントローラ２及び半導体記憶装置３を含む。
メモリコントローラ２は、例えばＳｏＣ（system-on-a-chip）のような集積回路で構成される。メモリコントローラ２は、ホスト機器からの要求に基づいて、半導体記憶装置３を制御する。具体的には、例えば、メモリコントローラ２は、ホスト機器から書き込みを要求されたデータを半導体記憶装置３に書き込む。また、メモリコントローラ２は、ホスト機器から読み出しを要求されたデータを半導体記憶装置３から読み出してホスト機器に送信する。
半導体記憶装置３は、データを不揮発に記憶するメモリである。半導体記憶装置３は、例えばＮＡＮＤ型フラッシュメモリである。
メモリコントローラ２と半導体記憶装置３との通信は、例えばＳＤＲ（single data rate）インターフェース、トグルＤＤＲ（double data rate）インターフェース、またはＯＮＦＩ（Open NAND flash interface）に準拠する。
１．１．２ 半導体記憶装置の構成
引き続き、図１を参照して、第１実施形態に係る半導体記憶装置の構成について説明する。半導体記憶装置３は、例えばメモリセルアレイ１０、コマンドレジスタ１１、アドレスレジスタ１２、シーケンサ１３、ドライバモジュール１４、ロウデコーダモジュール１５、及びセンスアンプモジュール１６を含む。
メモリセルアレイ１０は、複数のブロックＢＬＫ０～ＢＬＫｎ（ｎは１以上の整数）を含む。ブロックＢＬＫは、データを不揮発に記憶することが可能な複数のメモリセルの集合であり、例えばデータの消去単位として使用される。また、メモリセルアレイ１０には、複数のビット線及び複数のワード線が設けられる。各メモリセルは、例えば１本のビット線と１本のワード線とに関連付けられている。メモリセルアレイ１０の詳細な構成については後述する。
コマンドレジスタ１１は、半導体記憶装置３がメモリコントローラ２から受信したコマンドＣＭＤを保持する。コマンドＣＭＤは、例えばシーケンサ１３に読み出し動作、書き込み動作、及び消去動作等を実行させる命令を含む。
アドレスレジスタ１２は、半導体記憶装置３がメモリコントローラ２から受信したアドレス情報ＡＤＤを保持する。アドレス情報ＡＤＤは、例えばブロックアドレスＢＡｄ、ページアドレスＰＡｄ、及びカラムアドレスＣＡｄを含む。例えば、ブロックアドレスＢＡｄ、ページアドレスＰＡｄ、及びカラムアドレスＣＡｄは、それぞれブロックＢＬＫ、ワード線、及びビット線の選択に使用される。
シーケンサ１３は、半導体記憶装置３全体の動作を制御する。例えば、シーケンサ１３は、コマンドレジスタ１１に保持されたコマンドＣＭＤに基づいてドライバモジュール１４、ロウデコーダモジュール１５、及びセンスアンプモジュール１６等を制御して、読み出し動作、書き込み動作、及び消去動作等を実行する。
ドライバモジュール１４は、読み出し動作、書き込み動作、及び消去動作等で使用される電圧を生成する。そして、ドライバモジュール１４は、例えばアドレスレジスタ１２に保持されたページアドレスＰＡに基づいて、生成した電圧を、選択されたワード線に対応する信号線に印加する。
ロウデコーダモジュール１５は、アドレスレジスタ１２に保持されたブロックアドレスＢＡｄに基づいて、対応するメモリセルアレイ１０内の１つのブロックＢＬＫを選択する。そして、ロウデコーダモジュール１５は、例えば選択されたワード線に対応する信号線に印加された電圧を、選択されたブロックＢＬＫ内の選択されたワード線に転送する。
センスアンプモジュール１６は、アドレスレジスタ１２に保持されたカラムアドレスＣＡｄに基づいて、ビット線を選択する。センスアンプモジュール１６は、書き込み動作において、メモリコントローラ２から受信した書き込みデータＤＡＴに応じて、選択されたビット線に電圧を印加する。また、センスアンプモジュール１６は、読み出し動作において、選択されたビット線の電圧に基づいてメモリセルに記憶されたデータを判定し、判定結果を読み出しデータＤＡＴとしてメモリコントローラ２に転送する。
１．１．３ メモリセルアレイの回路構成
メモリセルアレイ１０の回路構成について、図２を用いて説明する。図２は、メモリセルアレイ１０の回路構成の一例を示す回路図である。図２では、メモリセルアレイ１０に含まれる複数のブロックＢＬＫのうちの１つのブロックＢＬＫが示される。図２に示すように、ブロックＢＬＫは、例えば５つのストリングユニットＳＵ０～ＳＵ４を含む。ストリングユニットＳＵは、後述するＮＡＮＤストリングＮＳの集合である。例えば、書き込み動作または読み出し動作において、ストリングユニットＳＵ内のＮＡＮＤストリングＮＳが一括して選択される。
各ストリングユニットＳＵは、ビット線ＢＬ０～ＢＬｍ（ｍは１以上の整数）にそれぞれ関連付けられた複数のＮＡＮＤストリングＮＳを含む。各ＮＡＮＤストリングＮＳは、例えばメモリセルトランジスタＭＴ０～ＭＴ７、並びに選択トランジスタＳＴ１及びＳＴ２を含む。各メモリセルトランジスタＭＴは、制御ゲート及び電荷蓄積層を含み、データを不揮発に保持する。選択トランジスタＳＴ１及びＳＴ２のそれぞれは、各種動作時におけるストリングユニットＳＵの選択に使用される。
各ＮＡＮＤストリングＮＳにおいて、メモリセルトランジスタＭＴ０～ＭＴ７は、直列接続される。選択トランジスタＳＴ１のドレインは、関連付けられたビット線ＢＬに接続され、選択トランジスタＳＴ１のソースは、直列接続されたメモリセルトランジスタＭＴ０～ＭＴ７の一端に接続される。選択トランジスタＳＴ２のドレインは、直列接続されたメモリセルトランジスタＭＴ０～ＭＴ７の他端に接続される。選択トランジスタＳＴ２のソースは、ソース線ＳＬに接続される。
同一のブロックＢＬＫにおいて、メモリセルトランジスタＭＴ０～ＭＴ７の制御ゲートは、それぞれワード線ＷＬ０～ＷＬ７に接続される。ストリングユニットＳＵ０～ＳＵ４内の選択トランジスタＳＴ１のゲートは、それぞれ選択ゲート線ＳＧＤ０～ＳＧＤ４に接続される。ストリングユニットＳＵ０～ＳＵ４内の選択トランジスタＳＴ２のゲートは、選択ゲート線ＳＧＳに接続される。
ビット線ＢＬ０～ＢＬｍには、それぞれ異なるカラムアドレスが割り当てられる。各ビット線ＢＬは、複数のブロックＢＬＫ間で同一のカラムアドレスが割り当てられたＮＡＮＤストリングＮＳによって共有される。ワード線ＷＬ０～ＷＬ７のそれぞれは、ブロックＢＬＫ毎に設けられる。ソース線ＳＬは、例えば複数のブロックＢＬＫ間で共有される。
１つのストリングユニットＳＵ内で共通のワード線ＷＬに接続された複数のメモリセルトランジスタＭＴの集合は、例えばセルユニットＣＵと呼ばれる。例えば、それぞれが１ビットデータを記憶するメモリセルトランジスタＭＴを含むセルユニットＣＵの記憶容量が、「１ページデータ」として定義される。セルユニットＣＵは、メモリセルトランジスタＭＴが記憶するデータのビット数に基づいて２ページデータ以上の記憶容量を有し得る。
なお、第１実施形態に係る半導体記憶装置３に含まれるメモリセルアレイ１０の回路構成は、以上で説明した構成に限定されない。例えば、各ブロックＢＬＫに含まれるストリングユニットＳＵの個数は、任意の個数に設計され得る。各ＮＡＮＤストリングＮＳに含まれるメモリセルトランジスタＭＴ、並びに選択トランジスタＳＴ１及びＳＴ２の個数は、それぞれ任意の個数に設計され得る。
１．１．４ メモリセルアレイの構造
次に、メモリセルアレイ１０の構造の一例について説明する。なお、以下で参照される図面において、Ｘ方向はワード線ＷＬの延伸方向に対応し、Ｙ方向はビット線ＢＬの延伸方向に対応し、Ｚ方向は半導体記憶装置３の形成に使用される半導体基板の表面に対する鉛直方向に対応する。平面図において、図を見易くするために、ハッチングが適宜付加される。平面図に付加されたハッチングは、ハッチングが付加された構成要素の素材や特性とは必ずしも関連していない。断面図において、図を見易くするために、構成の図示が適宜省略される。
１．１．４．１ 平面構造の概要
メモリセルアレイ１０の平面構造の概要について、図３を用いて説明する。図３は、メモリセルアレイ１０の平面構造の一例を示す平面図である。図３は、４つのブロックＢＬＫ０～ＢＬＫ３に対応する領域を示す。メモリセルアレイ１０は、例えばＸ方向において、メモリ領域ＭＡ１及びＭＡ２、並びに引出領域ＨＡに分割される。引出領域ＨＡは、メモリ領域ＭＡ１とメモリ領域ＭＡ２との間に配置される。メモリ領域ＭＡ１及びＭＡ２、並びに引出領域ＨＡは、下層から選択ゲート線ＳＧＳ、ワード線ＷＬ０～ＷＬ７、及び選択ゲート線ＳＧＤの順にＺ方向に離間して積層された積層配線を含む。以下、Ｚ方向に離間して積層された複数の配線を積層配線と表記する。メモリ領域ＭＡ１及びＭＡ２は、複数のＮＡＮＤストリングＮＳを含む領域である。引出領域ＨＡは、積層配線と、ロウデコーダモジュール１５との間の接続に使用される領域である。
メモリセルアレイ１０は、複数の部材ＳＬＴ及びＳＨＥを含む。
複数の部材ＳＬＴは、Ｙ方向に並んで配置されている。部材ＳＬＴは、Ｘ方向に延伸し、メモリ領域ＭＡ１及びＭＡ２、並びに引出領域ＨＡを横切る。Ｙ方向に並んだ２つの部材ＳＬＴの間に１つのブロックＢＬＫが配置されている。すなわち、Ｙ方向に隣り合う２つのブロックＢＬＫの間に、部材ＳＬＴが設けられている。部材ＳＬＴは、例えば絶縁体や導電体が埋め込まれた構造を有する。部材ＳＬＴは、Ｙ方向に隣り合う２つのブロックＢＬＫの積層配線を分断する。図３の例では、Ｙ方向に並ぶ５つの部材ＳＬＴが設けられている。そして、５つの部材ＳＬＴの間に４つのブロックＢＬＫ０～ＢＬＫ３がそれぞれ配置されている。部材ＳＬＴは、Ｘ方向に沿って延びる複数の部分（図示せず）を有する。部材ＳＬＴの各部分の詳細については後述する。
複数の部材ＳＨＥは、各ブロックＢＬＫのメモリ領域ＭＡ１及びＭＡ２のそれぞれに配置されている。例えば、メモリ領域ＭＡ１において、複数の部材ＳＨＥは、Ｙ方向に並んで配置されている。部材ＳＨＥは、Ｘ方向に延伸し、メモリ領域ＭＡ１を横切る。部材ＳＨＥの一端は、引出領域ＨＡに含まれる。部材ＳＨＥは、例えば絶縁体が埋め込まれた構造を有する。部材ＳＨＥは、Ｙ方向に隣り合う選択ゲート線ＳＧＤを分断し、選択ゲート線ＳＧＤの下方に設けられたワード線ＷＬ及び選択ゲート線ＳＧＳは分断しない。メモリ領域ＭＡ２も同様である。部材ＳＬＴ及びＳＨＥによって区切られた領域のそれぞれが、１つのストリングユニットＳＵに対応する。
引出領域ＨＡは、Ｙ方向に並ぶ複数の引出部ＨＰを含む。各引出部ＨＰは、２つのブロックＢＬＫ毎に配置されている。言い換えると、各引出部ＨＰは、引出領域ＨＡ内で、隣り合う２つのブロックＢＬＫの一部と２つのブロックＢＬＫの間に設けられた部材ＳＬＴの一部を含む。以下では、奇数番目の引出部ＨＰのことを、“ＨＰｏ”とも呼び、偶数番目の引出部ＨＰのことを、“ＨＰｅ”とも呼ぶ。
各引出部ＨＰは、コンタクト領域ＣＣＴ、２つのコンタクト領域Ｃ４Ｔ、及び４つの部材ＯＳＴを含む。
コンタクト領域ＣＣＴは、積層配線の各配線が、上層の配線と重ならない部分（テラス部分）を有する領域である。テラス部分の形状は、階段（step）、または段丘（terrace）等と類似している。コンタクト領域ＣＣＴは、隣り合う２つのブロックＢＬＫの一部と２つのブロックＢＬＫの間に設けられた部材ＳＬＴの一部を含む。
コンタクト領域Ｃ４Ｔは、積層配線を貫通する絶縁領域である。各ブロックＢＬＫに１つのコンタクト領域Ｃ４Ｔが設けられている。引出部ＨＰ内の２つのコンタクト領域Ｃ４Ｔは、Ｙ方向に並ぶ。コンタクト領域ＣＣＴと、２つのコンタクト領域Ｃ４Ｔとは、Ｘ方向に並ぶ。
４つの部材ＯＳＴは、隣り合う２つのブロックＢＬＫに２つずつ設けられている。すなわち、１つのブロックＢＬＫに２つの部材ＯＳＴが設けられている。部材ＯＳＴは、Ｘ方向に延びる。ブロックＢＬＫ内の２つの部材ＯＳＴは、Ｙ方向に並ぶ。各ブロックＢＬＫにおいて、２つの部材ＯＳＴは、コンタクト領域Ｃ４Ｔを挟む。言い換えると、コンタクト領域Ｃ４ＴのＹ方向の２つの側面に２つの部材ＯＳＴがそれぞれ接する。部材ＯＳＴは、例えば絶縁体が埋め込まれた構造を有する。
各ブロックＢＬＫの選択ゲート線ＳＧＤを除く積層配線（選択ゲート線ＳＧＳ及びワード線ＷＬ）は、メモリ領域ＭＡ１及びＭＡ２の間、すなわち引出領域ＨＡ内において、部材ＯＳＴに挟まれたコンタクト領域Ｃ４Ｔを迂回して、電気的に接続される。すなわち、積層配線は、部材ＯＳＴ及びコンタクト領域Ｃ４ＴとＹ方向に並ぶ部分を有する。言い換えると、積層配線は、Ｙ方向において部材ＯＳＴと部材ＳＬＴとの間に設けられた部分を有する。
引出領域ＨＡにおいて、各引出部ＨＰのコンタクト領域ＣＣＴ及びＣ４Ｔは、例えば互い違いに配置されている。具体的には、引出部ＨＰｅにおけるコンタクト領域ＣＣＴ及びＣ４Ｔの配置は、引出部ＨＰｏにおけるコンタクト領域ＣＣＴ及びＣ４ＴをＸ方向に反転させた配置と同様である。つまり、引出部ＨＰｏでは、メモリ領域ＭＡ１側にコンタクト領域ＣＣＴが配置され、メモリ領域ＭＡ２側にコンタクト領域Ｃ４Ｔが配置される。引出部ＨＰｅでは、メモリ領域ＭＡ１側にコンタクト領域Ｃ４Ｔが配置され、メモリ領域ＭＡ２側にコンタクト領域ＣＣＴが配置される。
なお、図３の例は、ブロックＢＬＫが４つの場合を示しているが、ブロックＢＬＫが５つ以上の場合、例えば図３に示された構造が、Ｙ方向に繰り返し配置される。
メモリセルアレイ１０の平面構造は、以上で説明された構造に限定されない。例えば、Ｙ方向に隣り合う２つの部材ＳＬＴの間に配置される部材ＳＨＥの数は、ストリングユニットＳＵの個数に基づいて任意の数に設計され得る。
１．１．４．２ メモリ領域及び引出領域
（平面構造）
メモリ領域ＭＡ１及びＭＡ２、並びに引出領域ＨＡにおける平面構造の詳細について、図４を用いて説明する。図４は、メモリセルアレイ１０の引出領域ＨＡにおける詳細な平面構造の一例を示す平面図である。図４は、２つのブロックＢＬＫ０及びＢＬＫ１の引出領域ＨＡ、並びにメモリ領域ＭＡ１及びＭＡ２の一部を示す。各ブロックＢＬＫは、部材ＳＬＴ及びＳＨＥによって、ストリングユニットＳＵ０～ＳＵ４に分けられる。なお、層間絶縁膜は省略されている。以下では、コンタクト領域Ｃ４Ｔを含む引出領域ＨＡのことを、“ＨＡｏ”とも呼び、コンタクト領域ＣＣＴを含む引出領域ＨＡのことを、“ＨＡｓ”とも呼ぶ。
メモリセルアレイ１０は、複数の分断部ＤＰ、複数の導電体ＣＨ、複数のコンタクトプラグＣＣ及びＣ４、複数の支持ピラーＨＲ、並びに複数のメモリピラーＭＰを更に含む。
まず、メモリ領域ＭＡ１及びＭＡ２におけるメモリピラーＭＰの構造について説明する。
メモリピラーＭＰは、例えば１つのＮＡＮＤストリングＮＳとして機能する。メモリ領域ＭＡ１及びＭＡ２には、複数のメモリピラーＭＰが設けられている。なお、図４に示されたメモリピラーＭＰの個数は模式的なものであり、メモリピラーＭＰの個数は図示された個数に限定されない。
次に、引出領域ＨＡにおける部材ＳＬＴ、分断部ＤＰ、導電体ＣＨ、コンタクトプラグＣＣ、及び支持ピラーＨＲの構造について説明する。
部材ＳＬＴは、コンタクトプラグＬＩ及び絶縁体ＳＷを含む。部材ＳＬＴは、それぞれ上面視で（図４の紙面上側から見たときに）Ｘ方向を長手方向とした複数のライン形状の部分が、Ｘ方向に並んで設けられている。コンタクトプラグＬＩは、部材ＳＬＴにおける複数の部分の各部分毎にＸＺ平面内に広がる導電体である。コンタクトプラグＬＩは、部材ＳＬＴにおけるライン形状の各部分に対応してそれぞれライン形状に形成され、ソース線ＳＬとメモリセルアレイ１０の上方に設けられた配線とを接続する。コンタクトプラグＬＩは、導電材料により構成され、例えばタングステンを含む。絶縁体ＳＷは、コンタクトプラグＬＩの側面に設けられる。言い換えると、コンタクトプラグＬＩは、平面視において絶縁体ＳＷに囲まれる。コンタクトプラグＬＩは、積層配線と接していない。絶縁体ＳＷは、絶縁材料により構成され、例えば酸化シリコンを含む。
分断部ＤＰは、Ｘ方向に並んだ２つの部材ＳＬＴの間に設けられている。例えば、引出領域ＨＡｏにおいて、部材ＳＬＴは、分断部ＤＰにより、Ｘ方向に複数の部分に分割されている。すなわち、Ｘ方向において、分割された部材ＳＬＴと分断部ＤＰとが交互に配置されている。図４の例では、引出領域ＨＡｏにおいて、Ｘ方向に３つの分断部ＤＰが設けられている。３つの分断部ＤＰは、引出領域ＨＡｏに接し、Ｙ方向においてコンタクト領域Ｃ４Ｔに対向する位置に配置される。３つの分断部ＤＰにより、部材ＳＬＴが４つに分割されている。
なお、本例では、引出領域ＨＡｏに分断部ＤＰが設けられている場合について説明したが、分断部ＤＰの配置はこれに限定されない。例えば、引出領域ＨＡｓ、またはメモリ領域ＭＡ１及びＭＡ２に分断部ＤＰが設けられてもよい。すなわち、部材ＳＬＴは、引出領域ＨＡｓ、またはメモリ領域ＭＡ１及びＭＡ２において、分割されていてもよい。
分断部ＤＰは、複数の絶縁層５２を含む。複数の絶縁層５２は、選択ゲート線ＳＧＳ、及びワード線ＷＬ０～ＷＬ７と同じ層にそれぞれ設けられている。すなわち、複数の絶縁層５２は、Ｚ方向に離間して積層され、且つ同層に設けられた選択ゲート線ＳＧＳ、及びワード線ＷＬ０～ＷＬ７とそれぞれ隣り合う。絶縁層５２は、第１部分５２ａ及び第２部分５２ｂを含む。第１部分５２ａ及び第２部分５２ｂは、Ｘ方向に隣り合う２つの部材ＳＬＴのＸ方向の端部にそれぞれ接する。第１部分５２ａ及び第２部分５２ｂは、例えば上面視でそれぞれが個別の円弧形状を有し、Ｘ方向に互いに接する。絶縁層５２は、絶縁材料により構成され、例えば酸化シリコンを含む。
導電体ＣＨは、Ｘ方向に隣り合う２つのコンタクトプラグＬＩを電気的に接続させる。導電体ＣＨは、Ｘ方向に延びる。導電体ＣＨは、Ｘ方向に隣り合う２つの部材ＳＬＴのＸ方向の端部及び分断部ＤＰの上に設けられている。導電体ＣＨのＸ方向の端部は、分断部ＤＰによって分断された２つの部材ＳＬＴのコンタクトプラグＬＩの端部の上に配置されている。導電体ＣＨは、導電材料により構成される。
コンタクトプラグＣＣは、選択ゲート線ＳＧＳ及びＳＧＤ、並びにワード線ＷＬ０～ＷＬ７と、メモリセルアレイ１０の上方に設けられた配線との間を電気的に接続する。コンタクトプラグＣＣは、導電体である。引出領域ＨＡｓの選択ゲート線ＳＧＤ、並びにコンタクト領域ＣＣＴにおける選択ゲート線ＳＧＳ及びワード線ＷＬのテラス部分の上には、コンタクトプラグＣＣが設けられている。引出領域ＨＡｏの選択ゲート線ＳＧＤのテラス部分の上には、コンタクトプラグＣＣが設けられている。コンタクトプラグＣＣは、導電材料により構成され、例えばタングステンを含む。
支持ピラーＨＲは、積層配線を貫通する絶縁体である。支持ピラーＨＲは、例えば製造工程において、積層配線に相当する領域に空隙が形成された際に層間絶縁膜を支える柱として機能する。支持ピラーＨＲは、引出領域ＨＡにおいて、部材ＳＬＴ、ＳＨＥ、及びＯＳＴ、コンタクトプラグＣＣ、並びにコンタクト領域Ｃ４Ｔを除いた領域に適宜配置される。
次に、コンタクト領域ＣＣＴの構造について説明する。
コンタクト領域ＣＣＴにおいて、選択ゲート線ＳＧＳ、及びワード線ＷＬ０～ＷＬ７のそれぞれは、テラス部分を有する。図４の例では、選択ゲート線ＳＧＳ、及びワード線ＷＬ０～ＷＬ７のそれぞれのテラス部分が、Ｘ方向に段差を有する階段状に設けられている。言い換えると、コンタクト領域ＣＣＴは、選択ゲート線ＳＧＳ、及びワード線ＷＬ０～ＷＬ７の各々の一部が階段状に引き出された階段部分を有する。コンタクト領域ＣＣＴは、複数のコンタクトプラグＣＣ、及び複数の支持ピラーＨＲを含む。複数のコンタクトプラグＣＣは、各ブロックＢＬＫ内で、選択ゲート線ＳＧＳ、及びワード線ＷＬ０～ＷＬ７のテラス部分の上にそれぞれ設けられている。コンタクト領域ＣＣＴにおいて、各ブロックＢＬＫの複数のコンタクトプラグＣＣは、例えばＸ方向に並んで配置される。なお、複数のコンタクトプラグＣＣは、Ｘ方向に並んで配置されていなくてもよく、Ｙ方向にずれて配置されてもよい。支持ピラーＨＲは、コンタクトプラグＣＣを除いた領域に適宜配置される。
次に、コンタクト領域Ｃ４Ｔの構造について説明する。
コンタクト領域Ｃ４Ｔは、ソース線ＳＬ、選択ゲート線ＳＧＳ及びＳＧＤ、並びにワード線ＷＬ０～ＷＬ７を貫通する絶縁領域である。コンタクト領域Ｃ４Ｔは、複数のコンタクトプラグＣ４を含む。コンタクトプラグＣ４は、メモリセルアレイ１０の上方に設けられた配線と、メモリセルアレイ１０の下方に配置された回路（例えばロウデコーダモジュール１５）との間を電気的に接続する。コンタクトプラグＣ４は、導電体である。複数のコンタクトプラグＣ４は、例えば選択ゲート線ＳＧＳ及びワード線ＷＬ０～ＷＬ７にそれぞれ対応している。複数のコンタクトプラグＣ４は、例えばＸ方向に並んで配置される。なお、複数のコンタクトプラグＣ４は、Ｘ方向に並んで配置されていなくてもよく、Ｙ方向にずれて配置されてもよい。コンタクトプラグＣ４は、選択ゲート線ＳＧＳ及びＳＧＤ、並びにワード線ＷＬ０～ＷＬ７のいずれとも接していない。コンタクトプラグＣ４は、導電材料により構成され、例えばタングステンを含む。
（断面構造）
メモリセルアレイ１０の断面構造について、図５を用いて説明する。図５は、図４のＩ－Ｉ線に沿った断面図である。図５は、引出領域ＨＡ、並びにメモリ領域ＭＡ１及びＭＡ２の一部を示す。
半導体基板２０上には、絶縁層２１が設けられている。絶縁層２１は、絶縁材料により構成され、例えば酸化シリコンを含む。絶縁層２１上には、配線層３８が設けられている。配線層３８は、例えばＸＹ平面に沿って広がった板状に形成され、ソース線ＳＬとして使用される。配線層３８は、導電材料により構成され、例えばリンがドープされたシリコンを含む。
配線層３８上には、絶縁層３９が設けられている。絶縁層３９は、絶縁材料により構成され、例えば酸化シリコンを含む。絶縁層３９上には、配線層２２が設けられている。配線層２２は、例えばＸＹ平面に沿って広がった板状に形成される。配線層２２は、選択ゲート線ＳＧＳとして使用される。配線層２２は、導電材料により構成され、例えばタングステンを含む。
配線層２２上には、複数の絶縁層４０と複数の配線層２３とが１層ずつ交互に積層されている。言い換えると、配線層２２の上方には、Ｚ方向に離間された複数の配線層２３が設けられている。配線層２３は、例えばＸＹ平面に沿って広がった板状に形成される。複数の配線層２３は、半導体基板２０側から順に、それぞれワード線ＷＬ０～ＷＬ７として使用される。絶縁層４０は、絶縁材料により構成され、例えば酸化シリコンを含む。配線層２３は、導電材料により構成され、例えばタングステンを含む。
最上層の配線層２３上には、絶縁層４０が設けられている。最上層の配線層２３上の絶縁層４０の上には、配線層２４が設けられている。配線層２４は、例えばＸＹ平面に沿って広がった板状に形成される。配線層２４は、選択ゲート線ＳＧＤとして使用される。配線層２４は、導電材料により構成され、例えばタングステンを含む。
なお、配線層２２～２４の形成方法として、各配線層２２～２４に相当する構造を犠牲層により形成した後、犠牲層を導電材料に置き換えて配線層２２～２４を形成する方法（以下、「リプレース」と呼ぶ）がある。本実施形態では、犠牲層４２が配線層２２に相当し、犠牲層４３が配線層２３に相当する。犠牲層４２及び４３は、絶縁材料により構成され、例えば窒化シリコンを含む。
配線層２４上には、絶縁層４０が設けられている。メモリ領域ＭＡ１及びＭＡ２において、配線層２４上の絶縁層４０の上には、配線層２６が設けられている。配線層２６は、例えばＹ方向に延びるライン状に形成され、ビット線ＢＬとして使用される。つまり、図示せぬ領域において、複数の配線層２６が、Ｘ方向に沿って配列している。配線層２６は、導電材料により構成され、例えば銅を含む。
メモリ領域ＭＡ１及びＭＡ２において、メモリピラーＭＰは、Ｚ方向に延び、配線層２２～２４を貫通している。メモリピラーＭＰの下端は、配線層３８と接する。例えば、メモリピラーＭＰは、円柱形状を有し、下方から上方に向かってＸＹ平面に沿った断面積（ＸＹ断面積）が大きくなる。なお、メモリピラーＭＰの断面形状は、これに限定されない。
メモリピラーＭＰと配線層２２とが交差した部分が、選択トランジスタＳＴ２として機能する。メモリピラーＭＰと１つの配線層２３とが交差した部分が、１つのメモリセルトランジスタＭＴとして機能する。メモリピラーＭＰと配線層２４とが交差した部分が、選択トランジスタＳＴ１として機能する。
メモリピラーＭＰは、例えばコア膜３０、半導体膜３１、及び積層膜３２を含む。
コア膜３０は、Ｚ方向に沿って延びる。例えば、コア膜３０の上端は、配線層２４よりも上層に位置し、コア膜３０の下端は、配線層３８よりも上層に位置する。コア膜３０は、絶縁材料により構成され、例えば酸化シリコンを含む。
半導体膜３１は、コア膜３０の周囲を覆っている。メモリピラーＭＰの下端において、半導体膜３１の一部が、配線層３８と接する。半導体膜３１は、例えばシリコンを含む。
積層膜３２は、半導体膜３１と配線層３８とが接触した部分を除いて、半導体膜３１の側面及び底面を覆う。積層膜３２は、例えば第１絶縁層、第２絶縁層、及び第３絶縁層の順に積層された積層膜である。
図６は、メモリピラーＭＰの断面構造の一例を示す、図５のＳ－Ｓ線に沿った断面図である。具体的には、図６は、半導体基板２０の表面に平行且つ配線層２３を含む層におけるメモリピラーＭＰの断面構造を示す。図６に示すように、積層膜３２は、例えば第１絶縁層３２－１、第２絶縁層３２－２、及び第３絶縁層３２－３を含む。
第１絶縁層３２－１は、半導体膜３１の周囲を覆っている。第１絶縁層３２－１は、メモリセルトランジスタＭＴのトンネル絶縁膜として機能する。第１絶縁層３２－１は、絶縁材料により構成され、例えば酸化シリコンを含む。第２絶縁層３２－２は、第１絶縁層３２－１の周囲を覆っている。第２絶縁層３２－２は、メモリセルトランジスタＭＴの電荷蓄積層として機能する。第２絶縁層３２－２は、絶縁材料により構成され、例えば窒化シリコンを含む。第３絶縁層３２－３は、第２絶縁層３２－２の周囲を覆っている。第３絶縁層３２－３は、メモリセルトランジスタＭＴのブロック絶縁膜として機能する。第３絶縁層３２－３は、絶縁材料により構成され、例えば酸化シリコンを含む。配線層２３は、後述する金属酸化物を含む絶縁体を介して第３絶縁層３２－３の周囲を覆っている。
図５に示すように、メモリピラーＭＰ内の半導体膜３１上には、柱状のコンタクトプラグＣＶが設けられている。コンタクトプラグＣＶは、メモリピラーＭＰと、メモリセルアレイ１０の上方に設けられた配線層２６との間を電気的に接続する。コンタクトプラグＣＶは、導電体である。コンタクトプラグＣＶ上には、配線層２６が設けられている。配線層２６は、コンタクトプラグＣＶを介してメモリピラーＭＰと電気的に接続される。コンタクトプラグＣＶは、導電材料により構成され、例えばタングステンを含む。
引出領域ＨＡｓにおいて、配線層２４は、テラス部分を有する。コンタクト領域ＣＣＴでは、複数の配線層２２及び２３のテラス部分が階段状に設けられている。複数のコンタクトプラグＣＣは、複数の配線層２２～２４のそれぞれのテラス部分の上に、それぞれ設けられている。各コンタクトプラグＣＣの上には、配線層２７が設けられている。配線層２７は、例えば配線層２６と同じ層に位置する。各配線層２７は、コンタクトプラグＣＣを介して配線層２２～２４のいずれか１つと電気的に接続される。配線層２７は、導電材料により構成される。
引出領域ＨＡｏにおいて、配線層２４は、テラス部分を有する。コンタクトプラグＣＣは、配線層２４のテラス部分の上に設けられている。コンタクト領域Ｃ４Ｔでは、配線層３８と同じ層に、絶縁層ＩＮＳが設けられている。また、コンタクト領域Ｃ４Ｔでは、複数の犠牲層４２及び４３がそれぞれ複数の配線層２２及び２３に置換されずに残存している。そして、複数のコンタクトプラグＣ４は、複数の犠牲層４２及び４３、並びに絶縁層ＩＮＳを貫通している。つまり、各コンタクトプラグＣ４は、複数の配線層２２～２４、及び３８と離隔している。各コンタクトプラグＣ４の上には、配線層２７が設けられている。各コンタクトプラグＣ４の下端は、絶縁層２１内に配置された配線層２８と接する。配線層２８は、導電材料により構成される。
また、絶縁層２１内には、複数の配線層２８の他に、複数の配線層２９、並びに複数のコンタクトプラグＣ１、Ｃ２及びＣＳが設けられている。コンタクトプラグＣ１、Ｃ２及びＣＳは、導電体である。各配線層２８は、配線層２９、並びにコンタクトプラグＣ２、Ｃ１及びＣＳを介してトランジスタＴＲに接続される。図示が省略されているが、半導体基板２０内、及び絶縁層２１には、当該トランジスタＴＲを含む回路として、例えばロウデコーダモジュール１５やセンスアンプモジュール１６等に対応する回路が設けられる。
トランジスタＴＲは、図示せぬ２つの不純物拡散層領域、絶縁層３３～３５、及びゲート電極３６を含む。
一方の不純物拡散層領域は、他方の不純物拡散層領域と、半導体基板２０の表面近傍において、例えばＸ方向に離れて配置される。２つの不純物拡散層領域は、トランジスタＴＲのソース（ソース拡散層）及びドレイン（ドレイン拡散層）として機能する。
２つの不純物拡散層領域の間には、絶縁層３４が設けられている。絶縁層３４は、トランジスタＴＲのゲート絶縁膜として機能する。絶縁層３４は、絶縁材料により構成される。絶縁層３４上には、ゲート電極３６が設けられている。ゲート電極３６は、導電材料により構成される。トランジスタＴＲのゲート電極３６の側面には、絶縁層３５が設けられている。絶縁層３５は、サイドウォールとして機能する。絶縁層３５は、絶縁材料により構成される。ゲート電極３６上には、絶縁層３３が設けられている。絶縁層３３は、絶縁材料により構成される。
トランジスタＴＲのゲート電極３６と配線層２９との間には、コンタクトプラグＣ１が設けられている。ゲート電極３６は、コンタクトプラグＣ１を介して配線層２９と電気的に接続される。配線層２９は、導電材料により構成される。コンタクトプラグＣ１は、導電材料により構成される。トランジスタＴＲのソースまたはドレインと配線層２９との間には、コンタクトプラグＣＳが設けられている。トランジスタＴＲのソース及びドレインは、コンタクトプラグＣＳを介して配線層２９と電気的に接続される。コンタクトプラグＣＳは、導電材料により構成される。配線層２９と配線層２８との間には、コンタクトプラグＣ２が設けられている。配線層２９は、コンタクトプラグＣ２を介して配線層２８と電気的に接続される。コンタクトプラグＣ２は、導電材料により構成される。
半導体基板２０の上面（表面近傍）には、例えば絶縁層３７が設けられている。絶縁層３７は、半導体基板２０の上面と接する。絶縁層３７は、例えばＮ型ウェル領域とＰ型ウェル領域とを電気的に分離するために設けられる。絶縁層３７は、絶縁材料により構成される。
以上の構造により、配線層２２～２４のそれぞれと、ロウデコーダモジュール１５との間が、コンタクトプラグＣＣ、Ｃ４、Ｃ１、Ｃ２及びＣＳ、並びに配線層２７～２９を介して電気的に接続される。
図７は、図４のＩＩ－ＩＩ線に沿った断面図である。図７は、引出領域ＨＡｏにおける部材ＳＬＴのＸＺ断面を示す。
配線層３８の上には、４つのコンタクトプラグＬＩがＸ方向に並んで設けられている。絶縁体ＳＷは、コンタクトプラグＬＩの側面を覆うように設けられている。絶縁体ＳＷの下端は、配線層３８と接する。Ｘ方向に隣り合う２つの絶縁体ＳＷの間には、分断部ＤＰが設けられている。分断部ＤＰは、絶縁層３９、４０、及び５２を含む。具体的には、配線層３８の上には、絶縁層３９が設けられ、絶縁層３９上には、複数の絶縁層５２と複数の絶縁層４０とが１層ずつ交互に積層されている。
最上層の絶縁層４０の上、隣り合う２つの絶縁体ＳＷの上、及び隣り合う２つのコンタクトプラグＬＩのＸ方向の端部の上には、導電体ＣＨが設けられている。隣り合う２つのコンタクトプラグＬＩは、導電体ＣＨを介して互いに電気的に接続される。
図８は、図４のＩＩＩ－ＩＩＩ線に沿った断面図である。図８は、ブロックＢＬＫ０に対応する引出領域ＨＡｏにおける積層配線、分断部ＤＰ、導電体ＣＨ、２つの部材ＯＳＴ、コンタクトプラグＣ４、及び部材ＳＬＴのＹＺ断面を示す。
ブロックＢＬＫ０のＹ方向の端部は、部材ＳＬＴまたは分断部ＤＰに接する。ブロックＢＬＫ０と分断部ＤＰが接する領域において、ブロックＢＬＫ０内の配線層２２及び２３は、同層に設けられた分断部ＤＰの絶縁層５２とそれぞれ隣り合う。
２つの部材ＯＳＴは、Ｙ方向においてコンタクト領域Ｃ４Ｔを挟むように設けられている。部材ＯＳＴは、複数の配線層２２及び２３を貫通している。部材ＯＳＴの下端は、配線層３８と接する。例えば、部材ＯＳＴは、下方から上方に向かってＸＹ断面積が大きくなる。なお、部材ＯＳＴの断面形状は、これに限定されない。
コンタクト領域Ｃ４Ｔには、コンタクトプラグＣ４が設けられている。コンタクトプラグＣ４は、複数の犠牲層４２及び４３、並びに絶縁層ＩＮＳを貫通している。コンタクトプラグＣ４の上には、配線層２７が設けられている。コンタクトプラグＣ４の下端は、配線層２８と接する。
部材ＳＬＴは、複数の配線層２２及び２３を貫通している。部材ＳＬＴの下端は、配線層３８と接する。例えば、部材ＳＬＴは、下方から上方に向かってＸＹ断面積が大きくなる。なお、部材ＳＬＴの断面形状は、これに限定されない。コンタクトプラグＬＩと配線層２２～２４との間は、絶縁体ＳＷによって離隔及び絶縁される。
図９は、図４のＩＶ－ＩＶ線に沿った断面図である。図９には、ブロックＢＬＫ０に対応する引出領域ＨＡｓにおける積層配線、２つの部材ＳＬＴ、支持ピラーＨＲ、及びコンタクトプラグＣＣのＹＺ断面が示される。
図９の例は、コンタクト領域ＣＣＴにおけるワード線ＷＬ４として機能する配線層２３のテラス部分の断面を示している。ワード線ＷＬ４として機能する配線層２３のテラス部分の上方において、ワード線ＷＬ５～ＷＬ７としてそれぞれ機能する３つの配線層２３は、廃されている。コンタクト領域ＣＣＴは、ブロックＢＬＫ０の一部と、ブロックＢＬＫ１の一部と、ブロックＢＬＫ０とブロックＢＬＫ１との間に設けられた紙面右側の部材ＳＬＴの一部を含む。例えば、配線層２２及び２３の各テラス部分は、紙面右側の部材ＳＬＴによりＹ方向に分断されている。このため、引出領域ＨＡｓにおいて、ブロックＢＬＫ毎の積層配線のＹＺ断面は、各ブロックＢＬＫのＹ方向の中心を通りＺ方向に沿った軸Ｚ１に関して非対称な構造となる。言い換えると、２つのブロックＢＬＫの積層配線のＹＺ断面は、２つのブロックＢＬＫの間に設けられた部材ＳＬＴを中心軸とした線対称な構造となる。図９の例では、ワード線ＷＬ５～ＷＬ７としてそれぞれ機能する３つの配線層２３は、Ｙ方向において紙面左側の部材ＳＬＴとコンタクト領域ＣＣＴの間及びコンタクト領域ＣＣＴの端部に残存している。他方で、紙面右側の部材ＳＬＴの近傍には残存していない。
コンタクト領域ＣＣＴにおいて、コンタクトプラグＣＣは、ワード線ＷＬ４として機能する配線層２３のテラス部分の上に設けられている。
また、コンタクト領域ＣＣＴには、支持ピラーＨＲが設けられている。支持ピラーＨＲは、配線層２２、及びワード線ＷＬ０～ＷＬ４としてそれぞれ機能する５つの配線層２３を貫通している。支持ピラーＨＲの下端は、配線層３８と接する。
１．１．４．３ 分断部ＤＰ近傍の領域
次に、分断部ＤＰ近傍の領域の詳細について説明する。本実施形態では、配線層２２～２４が、２つの導電体（導電体５５及び５６）により構成され、２つの導電体の一部が絶縁体（絶縁体５７）によって覆われる場合について説明する。
図１０は、図４の領域ＲＡの拡大図である。図１０は、絶縁層５２を含むＸＹ平面に沿った断面図を示す。
絶縁体５７は、ＸＹ平面に沿って、絶縁層５２と導電体５６との間に設けられている。絶縁体５７は、絶縁層５２のＹ方向の端部の側面を覆う。絶縁体５７は、絶縁材料により構成され、例えば酸化アルミニウム等の金属酸化物を含む。絶縁体５７は、積層膜３２の第３絶縁層３２－３とともにメモリセルトランジスタＭＴのブロック絶縁膜として機能する。
導電体５６は、絶縁体５７の側面を覆う。また、導電体５６は、導電体５５の側面の一部を覆う。導電体５６は、導電材料により構成され、例えば窒化チタンを含む。導電体５６は、導電体５５のバリア層として機能する。導電体５５は、導電材料により構成され、例えばタングステンを含む。
絶縁体ＳＷは、絶縁層５２のＸ方向の端部の側面を覆う。導電体５５及び５６、並びに絶縁体５７の一部は、絶縁体ＳＷのＹ方向の側面に接する。また、絶縁体ＳＷは、コンタクトプラグＬＩの側面を覆う。
図１１は、図７の領域ＲＢの拡大図である。
部材ＳＬＴは、絶縁層４０及び５２の側面を覆う。
図１２は、図８の領域ＲＣの拡大図である。
絶縁体５７は、絶縁層５２の側面、及び導電体５６の上面、底面及び側面を覆う。導電体５６は、導電体５５の上面、底面及び側面を覆う。
１．２ 半導体記憶装置の製造方法
図１３及び図１４は、半導体記憶装置３における部材ＳＬＴの製造方法の一例を示すフローチャートである。図１５～図６９のそれぞれは、半導体記憶装置３の製造工程における平面構造または断面構造の一例を示す。以下に示す平面図及び断面図において、導電体５６、及び絶縁体５７は省略されている。
図１５、図１８、図２１、図２４、図２７、図３０、図３４、図３８、図４２、図４３、図４６、図５０、図５４、図５７、図６０、図６３、及び図６７に図示された平面構造は、図８の最上層の絶縁層４０の表面に沿った平面図を示す。図３１、図３５、図３９、図４７、図５１、及び図６４に図示された平面構造は、図８のＶ－Ｖ線に沿った平面図を示す。なお、これらの平面構造において、支持ピラーＨＲは省略されている。
図１３及び図１４に示すように、半導体記憶装置３の製造工程では、Ｓ１００～Ｓ１１７の処理が順に実行される。以下に、図１３及び図１４を適宜参照して、半導体記憶装置３における、メモリセルアレイ１０内の部材ＳＬＴの製造工程の一例について説明する。なお、以下では、メモリセルアレイ１０内の引出領域ＨＡｏを中心に説明する。
メモリ領域ＭＡ１及びＭＡ２にメモリピラーＭＰを形成する（Ｓ１００）。例えば、半導体基板２０の上方に、Ｚ方向に複数の犠牲層４２または４３と複数の絶縁層３９または４０とが交互に積層された積層部を形成した後、Ｚ方向に延び、積層部を貫通するメモリピラーＭＰを形成する。
次に、図１５～図１７に示すように、複数のスリットＳＨ及びＯＳＨ、並びに複数のコンタクトホールＣ４Ｈを形成する（Ｓ１０１）。図１６に図示された断面構造は、図１５のＶＩ－ＶＩ線に沿った断面図を示す。図１７に図示された断面構造は、図１５のＶＩＩ－ＶＩＩに沿った断面図を示す。
なお、スリットＳＨ及びＯＳＨ、並びにコンタクトホールＣ４Ｈを形成する順序は任意である。コンタクトホールＣ４Ｈを形成してからスリットＳＨ及びＯＳＨを形成してもよいし、スリットＳＨ及びＯＳＨを形成してからコンタクトホールＣ４Ｈを形成してもよい。また、スリットＳＨ及びＯＳＨ、並びにコンタクトホールＣ４Ｈを別々に形成してもよいし、一括して形成してもよい。更には、コンタクトホールＣ４Ｈは、配線層２２～２４を形成した後に形成されてもよい。スリットＳＨには、後工程で部材ＳＬＴが埋め込まれる。スリットＯＳＨには、後工程で部材ＯＳＴが埋め込まれる。コンタクトホールＣ４Ｈには、後工程でコンタクトプラグＣ４が埋め込まれる。
図１５に示すように、スリットＳＨは、Ｘ方向において複数の部分に分断して形成される。なお、Ｘ方向に隣り合う２つのスリットＳＨ間の距離は、Ｙ方向に隣り合うスリットＳＨとスリットＯＳＨとの間の距離よりも小さくする。これは、後述するＳ１０６において、スリットＯＳＨに達するまで犠牲層４２及び４３が除去されないようにするためである。
図１６に示すように、スリットＳＨは、例えば絶縁層３９及び４０、並びに犠牲層４２及び４３のそれぞれを貫通する。スリットＳＨの底面は、配線層３８に達する。スリットＯＳＨも同様である。コンタクトホールＣ４Ｈは、例えば絶縁層３９、４０、ＩＮＳ、及び絶縁層２１の一部分、並びに犠牲層４２及び４３のそれぞれを貫通する。コンタクトホールＣ４Ｈの底面は、配線層２８に達する。
次に、図１８～図２０に示すように、絶縁層５０を形成する（Ｓ１０２）。図１９に図示された断面構造は、図１８のＶＩ－ＶＩ線に沿った断面図を示す。図２０に図示された断面構造は、図１８のＶＩＩ－ＶＩＩに沿った断面図を示す。Ｓ１０２により、最上層の絶縁層４０の上と、複数のスリットＳＨ及びＯＳＨ、並びに複数のコンタクトホールＣ４Ｈの側面及び底面とに、絶縁層５０が形成される。絶縁層５０は、絶縁材料により構成され、例えば酸化シリコンを含む。
次に、図２１～図２３に示すように、フォトリソグラフィ等によって、Ｘ方向に隣り合う２つのスリットＳＨの間に、分断部ＤＰを形成するためのパターンが開口されたレジストマスク５１を絶縁層５０上に形成する（Ｓ１０３）。図２２に図示された断面構造は、図２１のＶＩ－ＶＩ線に沿った断面図を示す。図２３に図示された断面構造は、図２１のＶＩＩ－ＶＩＩに沿った断面図を示す。レジストマスク５１の開口部において、スリットＳＨのＸ方向の端部近傍の側面に形成された絶縁層５０は、露出している。
次に、図２４～図２６に示すように、例えばウエットエッチングによる等方性エッチングによって、絶縁層５０を加工する（Ｓ１０４）。図２５に図示された断面構造は、図２４のＶＩ－ＶＩ線に沿った断面図を示す。図２６に図示された断面構造は、図２４のＶＩＩ－ＶＩＩに沿った断面図を示す。Ｓ１０４により、レジストマスク５１の開口部に露出している絶縁層５０が除去される。具体的には、開口部内の最上層の絶縁層４０の上の絶縁層５０と、スリットＳＨのＸ方向の端部近傍の側面及び底面の絶縁層５０とが除去される。
次に、図２７～図２９に示すように、レジストマスク５１を除去する（Ｓ１０５）。図２８に図示された断面構造は、図２７のＶＩ－ＶＩ線に沿った断面図を示す。図２９に図示された断面構造は、図２７のＶＩＩ－ＶＩＩに沿った断面図を示す。
次に、図３０～図３３に示すように、例えばウエットエッチングによる等方性エッチングによって、犠牲層４２及び４３を加工する（Ｓ１０６）。図３０の平面構造は、図２７と変わらない。図３２に図示された断面構造は、図３０のＶＩ－ＶＩ線に沿った断面図を示す。図３３に図示された断面構造は、図３０のＶＩＩ－ＶＩＩに沿った断面図を示す。Ｓ１０６により、Ｘ方向に隣り合う２つのスリットＳＨ間の犠牲層４２及び４３が除去される。このとき、エッチング量は、Ｘ方向に隣り合う２つのスリットＳＨ間の犠牲層４２及び４３が除去され、Ｙ方向に隣り合うスリットＳＨとスリットＯＳＨとの間の犠牲層４２及び４３の大部分が除去されない量とする。具体的には、図３１に示すように、Ｘ方向に隣り合う２つのスリットＳＨ間において、犠牲層４２及び４３が除去された領域として、空隙５３が形成される。
空隙５３は、第１部分５３ａ及び第２部分５３ｂを含む。第１部分５３ａ及び第２部分５３ｂは、Ｘ方向に隣り合う２つのスリットＳＨの端部にそれぞれ接する。第１部分５３ａ及び第２部分５３ｂは、例えばそれぞれが個別の円弧形状を有し、Ｘ方向に互いに接する（つなぎ目を有する）。
次に、図３４～図３７に示すように、絶縁層５２を形成する（Ｓ１０７）。図３６に図示された断面構造は、図３４のＶＩ－ＶＩ線に沿った断面図を示す。図３７に図示された断面構造は、図３４のＶＩＩ－ＶＩＩに沿った断面図を示す。Ｓ１０７により、Ｓ１０６で形成された空隙５３に絶縁層５２が形成される。すなわち、空隙５３の第１部分５３ａに、絶縁層５２の第１部分５２ａが形成され、空隙５３の第２部分５３ｂに、絶縁層５２の第２部分５２ｂが形成される。また、絶縁層５０、及び最上層の絶縁層４０の上と、複数のスリットＳＨ及びＯＳＨ、並びに複数のコンタクトホールＣ４Ｈの側面及び底面とに、絶縁層５２が形成される。形成される絶縁層５２の厚さは、空隙５３を埋め込み、且つスリットＳＨを埋め込まない膜厚とする。
次に、図３８～図４１に示すように、例えばウエットエッチングによる等方性エッチングによって、絶縁層５０及び５２を加工する（Ｓ１０８）。図４０に図示された断面構造は、図３８のＶＩ－ＶＩ線に沿った断面図を示す。図４１に図示された断面構造は、図３８のＶＩＩ－ＶＩＩに沿った断面図を示す。Ｓ１０８により、最上層の絶縁層４０の上の絶縁層５０及び５２と、複数のスリットＳＨ及びＯＳＨ、並びに複数のコンタクトホールＣ４Ｈの側面及び底面の絶縁層５０及び５２とが除去される。このとき、Ｘ方向に隣り合う２つのスリットＳＨ間に絶縁層５２が残存するように、エッチング量を調整する。具体的には、エッチング量は、スリットＳＨの側面及び底面の絶縁層５０及び５２が除去され、且つ一方のスリットＳＨのＸ方向の端部から空隙５３の第１部分５３ａと第２部分５３ｂとのつなぎ目まで絶縁層５２をエッチングしない量とする。
次に、図４２に示すように、複数のスリットＯＳＨ内に部材ＯＳＴを埋め込む（Ｓ１０９）。Ｓ１０９により、部材ＯＳＴが形成される。
次に、図４３～図４５に示すように、絶縁層５４を形成する（Ｓ１１０）。図４３の平面構造は、図４２と変わらない。図４４に図示された断面構造は、図４３のＶＩ－ＶＩ線に沿った断面図を示す。図４５に図示された断面構造は、図４３のＶＩＩ－ＶＩＩに沿った断面図を示す。図４５の断面構造は、図４１と変わらない。例えば、図４４に示すように、複数のスリットＳＨの底面に露出している配線層３８を酸化する。Ｓ１１０により、複数のスリットＳＨの底面に絶縁層５４（酸化シリコン）が形成される。
次に、図４６～図４９に示すように、例えばウエットエッチングによる等方性エッチングによって、犠牲層４２及び４３を除去する（Ｓ１１１）。図４６の平面構造は、図４３と変わらない。図４８に図示された断面構造は、図４６のＶＩ－ＶＩ線に沿った断面図を示す。図４８の断面構造は、図４４と変わらない。図４９に図示された断面構造は、図４６のＶＩＩ－ＶＩＩに沿った断面図を示す。Ｓ１１１により、積層配線に相当する領域に空隙が形成される。なお、図４７に示すように、コンタクト領域Ｃ４Ｔに位置する犠牲層４２及び４３は、部材ＯＳＴによってスリットＳＨ方向からのエッチング溶液の侵入が遮られるため、除去されずに残存する。このため、積層配線のうちコンタクト領域Ｃ４Ｔと重なる領域は、絶縁領域となる。
次に、図５０～図５３に示すように、導電体５５及び５６、並びに絶縁体５７を形成する（Ｓ１１２）。図５２に図示された断面構造は、図５０のＶＩ－ＶＩ線に沿った断面図を示す。図５３に図示された断面構造は、図５０のＶＩＩ－ＶＩＩに沿った断面図を示す。Ｓ１１２により、Ｓ１１１で犠牲層４２及び４３が除去された領域に絶縁体５７が形成される。また、最上層の絶縁層４０の上と、複数のスリットＳＨの側面及び底面と、部材ＯＳＴの上とに、絶縁体５７が形成される。なお、Ｓ１１２よりも前に、複数のコンタクトホールＣ４Ｈを図示せぬ絶縁膜で覆っておく。このため、複数のコンタクトホールＣ４Ｈ内に絶縁体５７は形成されないが、複数のコンタクトホールＣ４Ｈを覆う図示せぬ絶縁膜の上には、絶縁体５７が形成される。このとき、絶縁体５７は、Ｓ１１１で形成された空隙を埋め込まない膜厚とする。絶縁体５７の形成後、絶縁体５７の上に導電体５６が形成される。このとき、導電体５６は、Ｓ１１１で形成された空隙を埋め込まない膜厚とする。導電体５６の形成後、導電体５６の上に導電体５５が形成される。このとき、導電体５５は、Ｓ１１１で形成された空隙を埋め込み、且つスリットＳＨを埋め込まない膜厚とする。
次に、図５４～図５６に示すように、例えばウエットエッチングによる等方性エッチングによって、導電体５５及び５６、並びに絶縁体５７を加工する（Ｓ１１３）。図５５に図示された断面構造は、図５４のＶＩ－ＶＩ線に沿った断面図を示す。図５６に図示された断面構造は、図５４のＶＩＩ－ＶＩＩに沿った断面図を示す。Ｓ１１３により、最上層の絶縁層４０の上の導電体５５及び５６並びに絶縁体５７と、複数のスリットＳＨの側面及び底面の導電体５５及び５６並びに絶縁体５７と、部材ＯＳＴの上の導電体５５及び５６並びに絶縁体５７と、複数のコンタクトホールＣ４Ｈを覆う図示せぬ絶縁膜の上の導電体５５及び５６並びに絶縁体５７とが除去され、図５６に示すように、複数の配線層２２及び２３が形成される。
次に、図５７～図５９に示すように、絶縁体ＳＷを形成する（Ｓ１１４）。図５８に図示された断面構造は、図５７のＶＩ－ＶＩ線に沿った断面図を示す。図５９に図示された断面構造は、図５７のＶＩＩ－ＶＩＩに沿った断面図を示す。Ｓ１１４により、最上層の絶縁層４０の上と、複数のスリットＳＨ、及び複数のコンタクトホールＣ４Ｈの側面及び底面と、部材ＯＳＴの上とに、絶縁体ＳＷが形成される。
次に、図６０～図６２に示すように、異方性エッチングによって、絶縁体ＳＷを加工する（Ｓ１１５）。図６１に図示された断面構造は、図６０のＶＩ－ＶＩ線に沿った断面図を示す。図６２に図示された断面構造は、図６０のＶＩＩ－ＶＩＩに沿った断面図を示す。Ｓ１１５により、最上層の絶縁層４０上の絶縁体ＳＷと、複数のスリットＳＨの底面の絶縁層５４及び絶縁体ＳＷと、複数のコンタクトホールＣ４Ｈの底面の絶縁体ＳＷと、部材ＯＳＴの上の絶縁体ＳＷとが除去される。
次に、図６３～図６６に示すように、複数のスリットＳＨ内にコンタクトプラグＬＩを埋め込み、複数のコンタクトホールＣ４Ｈ内にコンタクトプラグＣ４を埋め込む（Ｓ１１６）。図６５に図示された断面構造は、図６３のＶＩ－ＶＩ線に沿った断面図を示す。図６６に図示された断面構造は、図６３のＶＩＩ－ＶＩＩに沿った断面図を示す。図６６の断面構造は、図６２と変わらない。Ｓ１１６により、部材ＳＬＴ、及びコンタクトプラグＣ４が形成される。具体的には、スリットＳＨを埋め込む膜厚のコンタクトプラグＬＩを形成する。コンタクトホールＣ４Ｈを埋め込む膜厚のコンタクトプラグＣ４を形成する。次に、最上層の絶縁層４０上のコンタクトプラグＬＩ及びＣ４をＣＭＰ（Chemical Mechanical Polishing）等により除去する。
次に、図６７～図６９に示すように、導電体ＣＨを形成する（Ｓ１１７）。図６８に図示された断面構造は、図６７のＶＩ－ＶＩ線に沿った断面図を示す。図６９に図示された断面構造は、図６７のＶＩＩ－ＶＩＩに沿った断面図を示す。Ｓ１１７により、部材ＳＬＴのＸ方向の端部近傍において、最上層の絶縁層４０、絶縁体ＳＷ、及びコンタクトプラグＬＩの上に導電体ＣＨが形成される。
本実施形態では、リプレース工程を挟んで分断部ＤＰの複数の絶縁層５２と、複数の部材ＳＬＴとが別体として形成される。このため、リプレース工程で形成されるブロック絶縁膜としての金属酸化物が残渣となって、後述する変形例よりも極薄で不均一な絶縁体５７が絶縁層５２の少なくとも一部の層と部材ＳＬＴとの間に存在する場合がある。
以上で説明した製造工程によって、メモリセルアレイ１０内の部材ＳＬＴが形成される。なお、以上で説明した製造工程はあくまで一例であり、これに限定されない。例えば、各製造工程の間にはその他の処理が挿入されてもよいし、一部の工程が省略または統合されてもよい。また、各製造工程は、可能な範囲で入れ替えられてもよい。
１．３ 本実施形態に係る効果
第１実施形態によれば、半導体記憶装置３の歩留りを向上させることができる。本効果について以下に説明する。
引出領域ＨＡｏには、Ｘ方向に延びる２つの部材ＯＳＴが、コンタクト領域Ｃ４Ｔを挟むようにＹ方向に並んで配置されている。そして、Ｘ方向に延びる２つのスリットＳＨが、２つの部材ＯＳＴ及びコンタクト領域Ｃ４Ｔを挟むようにＹ方向に並んで配置されている。このような配置の場合、配線層２２～２４の成膜処理の際、積層配線のうちスリットＳＨと部材ＯＳＴとで挟まれる部分は、一方が部材ＯＳＴで支持されるが、他方は支持されない状態となる。このため、配線層２２～２４の成膜処理の際に、コンタクト領域Ｃ４Ｔ近傍の積層配線に傾き（Incline）が発生してしまう可能性がある。積層配線に傾きが発生すると、スリットＳＨが閉塞し、コンタクトプラグＬＩが形成できなくなる可能性がある。
これに対し、本実施形態によれば、部材ＯＳＴと向かい合う部材ＳＬＴを複数に分割できる。そして、分割された部材ＳＬＴ間において、配線層２２及び２３と同層に絶縁層５２を形成できる。部材ＳＬＴ、すなわちスリットＳＨを分割して絶縁層５２を形成することにより、配線層２２～２４の成膜処理の際、引出領域ＨＡｏにおいて、スリットＳＨのたわみ（閉塞）を抑制できる。すなわち、傾き（Incline）の発生を抑制できる。また、部材ＳＬＴ間に絶縁層５２を形成することにより、スリットＳＬＴの両側に設けられた２つのブロックＢＬＫの積層配線を分断させることができる。よって、半導体記憶装置３の歩留りを向上させることができる。
１．４ 変形例
第１実施形態の変形例に係る半導体記憶装置３について説明する。本変形例に係る半導体記憶装置３では、分断部ＤＰ近傍の領域の構成が第１実施形態と異なる。以下では、第１実施形態と異なる点を中心に説明する。
１．４．１ 分断部ＤＰ近傍の領域
図７０は、本変形例に係る半導体記憶装置３における図４の領域ＲＡの拡大図である。図７０は、絶縁層５２を含むＸＹ平面に沿った断面図を示す。
絶縁体５７は、絶縁層５２の全側面及び絶縁体ＳＷのＸ方向の端部近傍の側面を覆う。また、絶縁体５７は、図示せぬ絶縁層３９または４０を含むＸＹ平面に沿った断面において、絶縁層３９、４０の側面を覆う。絶縁体ＳＷは、コンタクトプラグＬＩの側面を覆う。導電体５６は、絶縁体５７のＹ方向の端部の側面を覆う。また、導電体５６は、導電体５５の側面の一部を覆う。
図７１は、本変形例に係る半導体記憶装置３における図７の領域ＲＢの拡大図である。
絶縁体５７は、絶縁層４０及び５２の側面を覆う。部材ＳＬＴは、絶縁体５７の側面を覆う。
本変形例に係る半導体記憶装置３における図８の領域ＲＣの拡大図は、第１実施形態の図１２と同様である。
１．４．２ 半導体記憶装置の製造方法
本変形例に係る半導体記憶装置３における部材ＳＬＴの製造方法では、例えばＳ１１３が第１実施形態と異なる。Ｓ１１３において、例えばウエットエッチングによる等方性エッチングによって、導電体５５及び５６を加工するが、絶縁体５７を加工（除去）しない。部材ＳＬＴの製造方法における他の工程は、第１実施形態と同様である。
１．４．３ 効果
本変形例に係る構成によれば、第１実施形態と同様の効果を奏する。
２． 第２実施形態
第２実施形態に係る半導体記憶装置について説明する。第２実施形態に係る半導体記憶装置３は、メモリセルアレイ１０において、分断部ＤＰが、引出領域ＨＡｏだけでなく引出領域ＨＡｓにも配置される点において、第１実施形態に係る半導体記憶装置３と異なる。以下の説明では、第１実施形態と同等の構成については説明を省略し、第１実施形態と異なる構成について主に説明する。また、第２実施形態に係る半導体記憶装置３における部材ＳＬＴの製造方法は、第１実施形態と同等であるため、説明を省略する。
２．１ メモリセルアレイの引出領域
（平面構造）
引出領域ＨＡにおける平面構造の詳細について、図７２を用いて説明する。図７２は、メモリセルアレイ１０の引出領域ＨＡにおける詳細な平面構造の一例を示す平面図である。図７２は、２つのブロックＢＬＫ０及びＢＬＫ１の引出領域ＨＡ、並びにメモリ領域ＭＡ１及びＭＡ２の一部を示す。各ブロックＢＬＫは、部材ＳＬＴ及びＳＨＥによって、ストリングユニットＳＵ０～ＳＵ４に分けられる。なお、層間絶縁膜は省略されている。
図７２の例では、引出領域ＨＡｓにおいて、Ｘ方向に３つの分断部ＤＰ及び３つの導電体ＣＨが更に設けられている。引出領域ＨＡｓの３つの分断部ＤＰは、引出領域ＨＡｓに接し、Ｙ方向においてコンタクト領域ＣＣＴに対向する位置に配置される。引出領域ＨＡｏの３つの分断部ＤＰ、及び引出領域ＨＡｓの３つの分断部ＤＰにより、部材ＳＬＴが７つに分割されている。引出領域ＨＡｓの３つの導電体ＣＨは、第１実施形態と同様に設けられる。
２．２ 本実施形態に係る効果
第２実施形態によれば、第１実施形態と同様の効果を奏する。
また、第１実施形態で述べたように、引出領域ＨＡｓのコンタクト領域ＣＣＴにおいて、ブロックＢＬＫ毎の積層配線のＹＺ断面は、各ブロックＢＬＫのＹ方向の中心を通りＺ方向に沿った軸Ｚ１に関して非対称な構造となる。このため、配線層２２～２４の成膜処理の際に、コンタクト領域ＣＣＴ近傍の積層配線には傾きが発生してしまう可能性がある。
これに対し、本実施形態によれば、コンタクト領域ＣＣＴと向かい合う部材ＳＬＴを複数に分割できる。そして、分割された部材ＳＬＴ間において、配線層２２及び２３と同層に絶縁層５２を形成できる。部材ＳＬＴ、すなわちスリットＳＨを分割して絶縁層５２を形成することにより、配線層２２～２４の成膜処理の際、引出領域ＨＡｓにおいて、スリットＳＨのたわみを抑制できる。すなわち、傾きの発生を抑制できる。
もちろん、本実施形態は、第１実施形態の変形例に適用することもできる。
３． 第３実施形態
第３実施形態に係る半導体記憶装置について説明する。第３実施形態に係る半導体記憶装置３は、メモリセルアレイ１０において、メモリ領域ＭＡが引出領域ＨＡ１と引出領域ＨＡ２との間に配置され、分断部ＤＰが、引出領域ＨＡ１及びＨＡ２に配置される点において、第１実施形態に係る半導体記憶装置３と異なる。以下の説明では、第１実施形態と同等の構成については説明を省略し、第１実施形態と異なる構成について主に説明する。また、第３実施形態に係る半導体記憶装置３における部材ＳＬＴの製造方法は、スリットＯＳＨの形成、及び部材ＯＳＴの埋め込みが廃される点を除いて第１実施形態と同等であるため、説明を省略する。
３．１ メモリセルアレイの平面構造の概要
メモリセルアレイ１０の平面構造の概要について、図７３を用いて説明する。図７３は、メモリセルアレイ１０の平面構造の一例を示す平面図である。図７３は、４つのブロックＢＬＫ０～ＢＬＫ３に対応する領域を示す。メモリセルアレイ１０は、例えばＸ方向において、メモリ領域ＭＡ、並びに引出領域ＨＡ１及びＨＡ２に分割される。メモリ領域ＭＡは、引出領域ＨＡ１と引出領域ＨＡ２との間に配置される。メモリ領域ＭＡ、並びに引出領域ＨＡ１及びＨＡ２は、下層から選択ゲート線ＳＧＳ、ワード線ＷＬ０～ＷＬ７、及び選択ゲート線ＳＧＤの順にＺ方向に離間して積層された積層配線を含む。引出領域ＨＡ１及びＨＡ２の詳細については後述する。
複数の部材ＳＬＴは、Ｙ方向に並んで配置されている。部材ＳＬＴは、Ｘ方向に延伸し、メモリ領域ＭＡ、並びに引出領域ＨＡ１及びＨＡ２を横切る。部材ＳＬＴは、Ｙ方向に隣り合う２つのブロックＢＬＫの積層配線を分断する。図７３の例では、Ｙ方向に並ぶ５つの部材ＳＬＴが設けられている。そして、５つの部材ＳＬＴの間に４つのブロックＢＬＫ０～ＢＬＫ３がそれぞれ配置されている。部材ＳＬＴは、Ｘ方向に沿って延びる複数の部分（図示せず）を有する。
複数の部材ＳＨＥは、各ブロックＢＬＫのメモリ領域ＭＡに配置されている。例えば、メモリ領域ＭＡにおいて、複数の部材ＳＨＥは、Ｙ方向に並んで配置されている。部材ＳＨＥは、Ｘ方向に延伸し、メモリ領域ＭＡを横切る。部材ＳＨＥの両端はそれぞれ、引出領域ＨＡ１及びＨＡ２に含まれる。部材ＳＨＥは、Ｙ方向に隣り合う選択ゲート線ＳＧＤを分断し、選択ゲート線ＳＧＤの下方に設けられたワード線ＷＬ及び選択ゲート線ＳＧＳは分断しない。部材ＳＬＴ及びＳＨＥによって区切られた領域のそれぞれが、１つのストリングユニットＳＵに対応する。
引出領域ＨＡ１及びＨＡ２において、部材ＯＳＴは廃されている。
なお、図７３の例は、ブロックＢＬＫが４つの場合を示しているが、ブロックＢＬＫが５つ以上の場合、例えば図７３に示された構造が、Ｙ方向に繰り返し配置される。
メモリセルアレイ１０の平面構造は、以上で説明された構造に限定されない。例えば、Ｙ方向に隣り合う２つの部材ＳＬＴの間に配置される部材ＳＨＥの数は、ストリングユニットＳＵの個数に基づいて任意の数に設計され得る。
３．２ メモリセルアレイの引出領域
（平面構造）
引出領域ＨＡ１における平面構造の詳細について、図７４を用いて説明する。図７４は、メモリセルアレイ１０の引出領域ＨＡ１における詳細な平面構造の一例を示す平面図である。図７４は、２つのブロックＢＬＫ０及びＢＬＫ１の引出領域ＨＡ１、及びメモリ領域ＭＡの一部を示す。各ブロックＢＬＫは、部材ＳＬＴ及びＳＨＥによって、ストリングユニットＳＵ０～ＳＵ４に分けられる。なお、層間絶縁膜は省略されている。
引出領域ＨＡ１において、選択ゲート線ＳＧＳ及びＳＧＤ、並びにワード線ＷＬ０～ＷＬ７のそれぞれは、テラス部分を有する。図７４の例では、ワード線ＷＬ０～ＷＬ７の端部が、Ｙ方向に１段の段差を有し、且つＸ方向に複数の段差が形成された２列の階段状に設けられる場合が示される。具体的には、偶数番目のワード線ＷＬ（ワード線ＷＬ０、ＷＬ２、ＷＬ４及びＷＬ６）と、奇数番目のワード線ＷＬ（ワード線ＷＬ１、ＷＬ３、ＷＬ５及びＷＬ７）とは、Ｙ方向に１段の段差を有する。Ｘ方向に隣り合う２つのワード線ＷＬは、Ｘ方向に２段の段差を有する。ブロックＢＬＫ０において、偶数番目のワード線ＷＬのテラス部分は、紙面下側に位置し、奇数番目のワード線ＷＬのテラス部分は、紙面上側に位置している。ブロックＢＬＫ１において、偶数番目のワード線ＷＬのテラス部分は、紙面上側に位置し、奇数番目のワード線ＷＬのテラス部分は、紙面下側に位置している。このように、引出領域ＨＡ１は、選択ゲート線ＳＧＳ及びＳＧＤ、並びにワード線ＷＬ０～ＷＬ７の各々の端部が階段状に引き出された階段部分を有する。
図７４の例では、引出領域ＨＡ１において、Ｘ方向に３つの分断部ＤＰが設けられている。３つの分断部ＤＰは、引出領域ＨＡ１に接し、Ｙ方向において階段部分に対向する位置に配置される。３つの分断部ＤＰにより、部材ＳＬＴが４つに分割されている。
引出領域ＨＡ１において、コンタクトプラグＣＣは、選択ゲート線ＳＧＳ及びＳＧＤ、並びにワード線ＷＬ０～ＷＬ７のテラス部分の上に設けられている。
また、引出領域ＨＡ１において、支持ピラーＨＲは、部材ＳＬＴ及びＳＨＥ、並びにコンタクトプラグＣＣを除いた領域に適宜配置される。
図示が省略されているが、引出領域ＨＡ２も引出領域ＨＡ１と同様である。
（断面構造）
メモリセルアレイ１０の断面構造について、図７５を用いて説明する。図７５は、図７４のＶＩＩＩ－ＶＩＩＩ線に沿った断面図である。図７５は、引出領域ＨＡ１、及びメモリ領域ＭＡの一部を示す。
引出領域ＨＡ１において、配線層２２、ワード線ＷＬ１、ＷＬ３、ＷＬ５及びＷＬ７としてそれぞれ機能する複数の配線層２３、並びに配線層２４のテラス部分が階段状に設けられている。複数のコンタクトプラグＣＣは、配線層２２、ワード線ＷＬ１、ＷＬ３、ＷＬ５及びＷＬ７としてそれぞれ機能する複数の配線層２３、並びに配線層２４のそれぞれのテラス部分の上に、それぞれ設けられている。各コンタクトプラグＣＣの上には、配線層２７が設けられている。各配線層２７は、コンタクトプラグＣＣを介して配線層２２、ワード線ＷＬ１、ＷＬ３、ＷＬ５及びＷＬ７としてそれぞれ機能する複数の配線層２３、並びに配線層２４のいずれか１つと電気的に接続される。
図７６は、図７４のＩＸ－ＩＸ線に沿った断面図である。図７６は、ブロックＢＬＫ０に対応する引出領域ＨＡ１における積層配線、分断部ＤＰ、導電体ＣＨ、２つのコンタクトプラグＣＣ、及び部材ＳＬＴのＹＺ断面を示す。
図７６の例は、引出領域ＨＡ１におけるワード線ＷＬ４として機能する配線層２３のテラス部分、及びワード線ＷＬ５として機能する配線層２３のテラス部分の断面を示している。ワード線ＷＬ４として機能する配線層２３のテラス部分の上方において、ワード線ＷＬ５～ＷＬ７としてそれぞれ機能する３つの配線層２３は、廃されている。ワード線ＷＬ５として機能する配線層２３のテラス部分の上方において、ワード線ＷＬ６及びＷＬ７としてそれぞれ機能する２つの配線層２３は、廃されている。このため、引出領域ＨＡ１において、ブロックＢＬＫ毎の積層配線のＹＺ断面は、各ブロックＢＬＫのＹ方向の中心を通りＺ方向に沿った軸Ｚ１に関して非対称な構造となる。
引出領域ＨＡ１において、２つのコンタクトプラグＣＣは、ワード線ＷＬ４として機能する配線層２３のテラス部分の上と、ワード線ＷＬ５として機能する配線層２３のテラス部分の上とにそれぞれ設けられている。
３．３ 本実施形態に係る効果
上述のように、引出領域ＨＡ１において、ブロックＢＬＫ毎の積層配線のＹＺ断面は、各ブロックＢＬＫのＹ方向の中心を通りＺ方向に沿った軸Ｚ１に関して非対称な構造となる。このため、配線層２２～２４の成膜処理の際に、階段部分近傍の積層配線には傾きが発生してしまう可能性がある。
これに対し、本実施形態によれば、階段部分と向かい合う部材ＳＬＴを複数に分割できる。そして、分割された部材ＳＬＴ間において、配線層２２及び２３と同層に絶縁層５２を形成できる。部材ＳＬＴ、すなわちスリットＳＨを分割して絶縁層５２を形成することにより、配線層２２～２４の成膜処理の際、引出領域ＨＡ１において、スリットＳＨのたわみを抑制できる。すなわち、傾きの発生を抑制できる。引出領域ＨＡ２においても同様に、傾きの発生を抑制できる。また、部材ＳＬＴ間に絶縁層５２を形成することにより、スリットＳＬＴの両側に設けられた２つのブロックＢＬＫの積層配線を分断させることができる。よって、半導体記憶装置３の歩留りを向上させることができる。
もちろん、本実施形態は、第１実施形態の変形例に適用することもできる。
４． 変形例等
上記のように、実施形態に係る半導体記憶装置は、基板(20)の上方に配置され、第１方向(Z)に互いに離間して積層された複数の配線層(SGS,WL,SGD)と、第１方向(Z)に複数の配線層(SGS,WL,SGD)を貫通するメモリピラー(MP)と、各々が、上面視で第１方向(Z)と交差する第２方向(X)を長手方向とし、第２方向に並び、且つ第１方向(Z)に複数の配線層(SGS,WL,SGD)を貫通する第１部材及び第２部材(SLT)と、第１部材と第２部材(SLT)との間に設けられた分断部(DP)とを備える。分断部(DP)は、第１方向(Z)に互いに離間して積層された複数の絶縁層(52)を含む。複数の絶縁層(52)の各々は、第１部材(SLT)の端部に接する第１部分(52a)、及び第２部材(SLT)の端部に接する第２部分(52b)を含む。第１部分(52a)及び第２部分(52b)は、上面視でそれぞれが個別の円弧形状を有し、互いに接する。
なお、実施形態は上記説明した形態に限定されるものではなく、種々の変形が可能である。
また、上記実施形態で説明したフローチャートは、その処理の順番を可能な限り入れ替えることができる。
本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれると同様に、特許請求の範囲に記載された発明とその均等の範囲に含まれるものである。
１…メモリシステム、２…メモリコントローラ、３…半導体記憶装置、１０…メモリセルアレイ、１１…コマンドレジスタ、１２…アドレスレジスタ、１３…シーケンサ、１４…ドライバモジュール、１５…ロウデコーダモジュール、１６…センスアンプモジュール、２０…半導体基板、２１…絶縁層、２２～２４、２６～２９…配線層、３０…コア膜、３１…半導体膜、３２…積層膜、３３～３５…絶縁層、３６…ゲート電極、３７…絶縁層、３８…配線層、３９、４０…絶縁層、４２、４３…犠牲層、５０…絶縁層、５１…レジストマスク、５２…絶縁層、５３…空隙、５４…絶縁層、５５…導電体、５６…導電体、５７…絶縁体。

Claims (5)

  1. 基板の上方に配置され、第１方向に互いに離間して積層された複数の配線層と、
    前記第１方向に前記複数の配線層を貫通するメモリピラーと、
    各々が、上面視で前記第１方向と交差する第２方向を長手方向とし、前記第２方向に並び、且つ前記第１方向に前記複数の配線層を貫通する第１部材及び第２部材と、
    前記第１部材と前記第２部材との間に設けられた分断部と
    を備え、
    前記分断部は、前記第１方向に互いに離間して積層された複数の絶縁層を含み、
    前記複数の絶縁層の各々は、前記第１部材の端部に接する第１部分、及び前記第２部材の端部に接する第２部分を含み、
    前記第１部分及び前記第２部分は、上面視でそれぞれが個別の円弧形状を有し、互いに接する、
    半導体記憶装置。
  2. 前記分断部における前記複数の絶縁層は、前記第１部材及び前記第２部材とは別体で形成されている、
    請求項１記載の半導体記憶装置。
  3. 基板の上方に配置され、第１方向に互いに離間して積層された複数の配線層と、
    前記第１方向に前記複数の配線層を貫通するメモリピラーと、
    各々が、上面視で前記第１方向と交差する第２方向を長手方向とし、前記第２方向に並び、且つ前記第１方向に前記複数の配線層を貫通する第１部材及び第２部材と、
    前記第１部材と前記第２部材との間に設けられた分断部と
    を備え、
    前記分断部は、前記複数の配線層毎に設けられた複数の絶縁層を含み、
    前記複数の絶縁層の各々と前記複数の配線層の各々との間に金属酸化物を含む絶縁体を有する、
    半導体記憶装置。
  4. 前記複数の絶縁層の少なくとも１つの絶縁層と前記第１部材及び前記第２部材との間に前記金属酸化物を含む絶縁体を更に有する、
    請求項３記載の半導体記憶装置。
  5. 基板の上方に、第１方向に複数の犠牲層と複数の第１絶縁層とが交互に積層された積層部を形成することと、
    前記第１方向に前記積層部を貫通するメモリピラーを形成することと、
    各々が、上面視で前記第１方向と交差する第２方向を長手方向とし、前記第２方向に並び、且つ前記第１方向に前記積層部を貫通する第１スリット及び第２スリットを形成することと、
    前記第１スリット及び前記第２スリットを介して、前記第１スリットと前記第２スリットとの間の前記複数の犠牲層の第１部分を除去することと、
    前記複数の犠牲層の前記第１部分が除去された空間に、第２絶縁層を形成することと、
    前記第２絶縁層を形成した後、前記第１スリット及び前記第２スリットを介して前記複数の犠牲層の第２部分を除去することと、
    前記複数の犠牲層の前記第２部分が除去された空間に、複数の配線層を形成することと
    を備える、
    半導体記憶装置の製造方法。
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