TWI641082B - 半導體裝置及其形成方法 - Google Patents

Abstract

本揭露係關於一種半導體裝置，其包括絕緣層上半導體基板，上述絕緣層上半導體基板包括底板、設於底板上之埋藏氧化層、以及設於埋藏氧化層上之半導體層。上述半導體裝置亦包括設於半導體層上之第一介電層、從第一介電層之上表面延伸進入半導體層中且穿過埋藏氧化層並連接底板之第一接觸結構、以及延伸進入半導體層之第一溝槽。其中第一溝槽之寬度小於第一接觸結構之寬度，且第一介電層在位於第一溝槽頂部附近將第一溝槽密封而形成真空間隙。

Description

半導體裝置及其形成方法

本揭露係有關於一種半導體裝置，且特別有關於一種具有絕緣層上半導體基板(SOI)之半導體裝置。

半導體裝置已廣泛地使用於各種電子產品中，舉例而言，諸如個人電腦、手機、以及數位相機...等。半導體裝置的製造通常是藉由在半導體基板上依序沉積絕緣層或介電層材料、導電層材料以及半導體層材料，接著使用微影製程圖案化所形成的各種材料層，藉以在此半導體基板之上形成電路零件及組件。

其中，絕緣層上半導體元件，因其具有操作快速、低功率消耗、閉鎖抑制(latch-up immunity)、製程簡化以及尺寸微小化等潛力優勢，在半導體工業上備受期待。

在使用絕緣層上半導體元件時，有時須對其基板施加電壓，因此需形成相關的導電結構及隔離結構，然而，現今之技術仍有許多改善空間。

本揭露提供一種半導體裝置，包括：絕緣層上半導體基板，上述絕緣層上半導體基板包括底板、設於底板上之埋 藏氧化層、以及設於埋藏氧化層上之半導體層。第一介電層，設於半導體層上。第一接觸結構，從第一介電層之上表面延伸進入半導體層中且穿過埋藏氧化層並連接底板。第一溝槽，延伸進入半導體層，其中第一溝槽之寬度小於第一接觸結構之寬度，其中第一介電層在位於第一溝槽頂部附近將第一溝槽密封而形成真空間隙。

本揭露亦提供一種半導體裝置之形成方法，包括：提供絕緣層上半導體基板，上述絕緣層上半導體基板包括底板、設於底板上之埋藏氧化層、以及設於埋藏氧化層上之半導體層。形成第一溝槽及第二溝槽，第一溝槽及第二溝槽延伸進入半導體層並暴露出埋藏氧化層之上表面，其中第一溝槽之寬度小於第二溝槽之寬度。形成第一介電層於半導體層上，其中第一介電層未填滿第一溝槽且在位於第一溝槽頂部附近將第一溝槽密封而形成真空間隙。進行蝕刻步驟以移除部分第一介電層以及移除第二溝槽下之埋藏氧化層之一部分以暴露出底板，其中在上述蝕刻步驟後第一介電層仍將第一溝槽密封。填入導電材料於第二溝槽之中以形成第一接觸結構，其中第一接觸結構連接底板。

100‧‧‧基板

102‧‧‧底板

104‧‧‧埋藏氧化層

106‧‧‧半導體層

202‧‧‧硬罩幕層

202a、202b‧‧‧開口

402‧‧‧第一溝槽

404‧‧‧第二溝槽

502‧‧‧第一介電層

504、506‧‧‧真空間隙

602‧‧‧第三溝槽

702‧‧‧第一接觸結構

802‧‧‧層間介電層

804‧‧‧第二接觸結構

60‧‧‧蝕刻製程

t‧‧‧厚度

W₁、W₂‧‧‧寬度

以下將配合所附圖式詳述本揭露之實施例。應注意的是，各種特徵並未按照比例繪製且僅用以說明例示。事實上，元件的尺寸可能經放大或縮小，以清楚地表現出本揭露的技術特徵。

第1-4、5A、5B、6-8圖為一系列剖面圖，用以說明本揭露 實施例之半導體裝置的製造流程。

以下的揭露內容提供許多不同的實施例或範例以實施本案的不同特徵。以下的揭露內容敘述各個構件及其排列方式的特定範例，以簡化說明。當然，這些特定的範例並非用以限定。例如，若是本揭露書敘述了一第一特徵形成於一第二特徵之上或上方，即表示其可能包含上述第一特徵與上述第二特徵是直接接觸的實施例，亦可能包含了有附加特徵形成於上述第一特徵與上述第二特徵之間，而使上述第一特徵與第二特徵可能未直接接觸的實施例。另外，以下揭露書不同範例可能重複使用相同的參考符號及/或標記。這些重複係為了簡化與清晰的目的，並非用以限定所討論的不同實施例及/或結構之間有特定的關係。

下文描述實施例的各種變化。為了方便說明起見，類似的元件標號可用於標示類似的元件。應可理解的是，額外的操作步驟可實施於所述方法之前、之間或之後，且在所述方法的其他實施例中，部分的操作步驟可被取代或省略。

本揭露之半導裝置之形成方法，係藉由形成階梯覆蓋率較差之介電層於寬度不同之溝槽上，藉由介電層在不同寬度的溝槽上堆疊情況的差異，可直接定義出後續所形成之隔離結構及導電結構之位置，而不需使用額外的蝕刻罩幕。

第1圖繪示出本揭露一些實施例之起始步驟。首先，提供一絕緣層上半導體基板(semiconductor-on-insulator，簡稱SOI)100，其包括具有兩相對第一側(或稱正面)及第二側(或稱 背面)之底板102、設於底板102第一側上之埋藏氧化層(buried oxide layer)104、以及設於埋藏氧化層104上之半導體層106。舉例而言，底板102及半導體層106可各自包括矽，埋藏氧化層104可包括二氧化矽。在一些其他的實施例中，半導體層106可為矽以外的元素半導體，例如：鍺；化合物半導體，例如：碳化矽(silicon carbide,SiC)、砷化鎵(gallium arsenic,GaAs)、砷化銦(indium arsenide,InAs)或磷化銦(indium phosphide,InP)；合金半導體，例如：矽鍺(Silicon germanium,SiGe)、矽碳化鍺(silicon germanium carbide,SiGeC)、砷磷化鎵(gallium arsenic phosphide,GaAsP)或磷化鎵銦(gallium indium phosphide,GaInP)。

於半導體層106之上可形成各種半導體元件。上述半導體元件可為各種主動元件、被動元件、其他合適之半導體元件或上述之組合。舉例而言，上述主動元件可為各類型的電晶體(例如：金屬氧化物半導體場效電晶體、互補金屬氧化物半導體電晶體、雙極介面電晶體、高壓電晶體、高頻電晶體或水平擴散金氧半場效電晶體)、或二極體，上述之被動元件可為電阻、或電容器。可進行各種製程(例如：沉積、蝕刻、佈植、光微影製程、退火及/或其他合適的製程)以形成半導體元件。此部分製程由於非關本案特徵，為簡化說明起見，在此予以省略。

接著，如第2圖所示，形成硬罩幕層202於半導體層106之上。舉例而言，硬罩幕層202可為氮化矽、氧化矽、其他合適之材料或上述之組合。在一些實施例中，可藉由低壓化學氣相沉積法(LPCVD)、電漿化學氣相沉積法(PECVD)、其他合適之方法或上述之組合形成硬罩幕層202。

接著，如第3圖所示，將硬罩幕202圖案化以形成開口202a、202b。開口202a及202b係分別對應後續欲形成之隔離結構與接觸結構之圖案。上述圖案化製程可包括微影製程與蝕刻製程。上述微影製程可包括光阻塗佈(photoresist coating)(例如旋轉塗佈)、軟烘烤(soft baking)、光罩對準(mask aligning)、曝光(exposure)、曝光後烘烤(post-exposure)、光阻顯影(developing photoresist)、潤洗(rising)、乾燥(例如硬烘烤(hard baking))；蝕刻製程可為乾式蝕刻(例如：異向電漿蝕刻法)、濕式蝕刻、或其組合。

接著，如第4圖所示，以圖案化罩幕202作為蝕刻罩幕進行一蝕刻製程以移除部份之半導體層106，而於半導體層106中形成第一溝槽402與第二溝槽404並暴露出部分埋藏氧化層104之上表面。於後續步驟中，將密封第一溝槽402而形成隔離結構，將填入導電材料於第二溝槽404中而形成導電結構。第一溝槽402之開口具有第一寬度W₁，第二溝槽404之開口具有第二寬度W₂。在一些實施例中，第一寬度W₁小於第二寬度W₂。舉例而言，第一寬度W₁比第二寬度W₂(W₁：W₂)可為1：1.2至1：5。第一溝槽402及第二溝槽404之深度可為2μm至80μm。另外，第一溝槽402及第二溝槽404在上視圖中各自可為為環形、圓形、矩形、或其他合適之形狀。

上述蝕刻製程可為乾式蝕刻(例如：異向電漿蝕刻法)、濕式蝕刻、或其組合，在一些使用乾式蝕刻之實施例中， 有利於形成高深寬比之第一溝槽402及第二溝槽404。應注意的是，雖然於此以硬罩幕202作為蝕刻罩幕之實施例作說明，在一些其他的實施例中，亦可直接以圖案化光阻作為蝕刻罩幕以蝕刻半導體層106而形成第一溝槽402與第二溝槽404。

接著，如第5A-5B圖所示，形成第一介電層502於硬罩幕202之上、第一溝槽402及第二溝槽404之側壁之上、以及第一溝槽402及第二溝槽404所暴露出之埋藏氧化層104之上表面之上。

在一些實施例中，第一介電層502密封第一溝槽402，而未密封第二溝槽404(如第5A圖所示)。舉例而言，可在真空環境下，以電漿化學氣相沉積法或其他階梯覆蓋率較差之沉積製程形成第一介電層502，使得第一介電層502在尚未填滿第一溝槽402及第二溝槽404的時候，就已經在第一溝槽402之開口頂部附近將第一溝槽402密封而形成高真空之真空間隙504。舉例而言，真空間隙504可提供良好之隔離效果。另外，由於第二溝槽之寬度W₂較第一溝槽之寬度W₁大，當真空間隙504形成時，第一介電層502尚未密封第二溝槽404。在一些實施例中，真空間隙504的頂部朝該第一介電層502之上表面漸縮而呈一錐形。

在一些其他實施例中，可繼續沉積第一介電層502以進一步密封第二溝槽404(如第5B圖所示)而形成高真空之真空間隙506，應注意的是，第一介電層502在真空間隙506上之厚度t小於真空間隙504上之厚度，而有利於後續蝕刻製程之進行。

舉例而言，第一介電層502可包括氧化矽、氮化矽、氮氧化矽、磷矽酸鹽玻璃(phosphosilicate glass；PSG)、硼磷矽玻璃(borophosphosilicate glass；BPSG)其他合適之材料或上述之組合。在一些實施例中，第一介電層502之材料為矽烷為主的氧化物(silane-based oxide)、四乙氧基矽烷為主的氧化物(Tetraethyl orthosilicate,TEOS-based oxide)或上述之組合。

接著，如第6圖所示，進行蝕刻製程60以移除部分之第一介電層502、以及移除第二溝槽404或真空間隙506下之埋藏氧化層104之一部分而形成暴露出部分底板102上表面之第三溝槽602。舉例而言，上述蝕刻製程可為乾式蝕刻(例如：異向電漿蝕刻法)、濕式蝕刻、或其組合。在一些實施例中，進行蝕刻製程60後，第三溝槽之側壁上殘留有部分之第一介電層502，在另一些實施例中，第三溝槽之側壁上之第一介電層502則完全被移除。

應注意的是，在形成第三溝槽602時，第一介電層502仍將第一溝槽402密封而保留了真空間隙504實質上地完整，因而可提供良好之隔離效果。另外，至少一部分歸因於第二溝槽504並未被第一介電層502密封(如第5A圖所示)、或第一介電層502在真空間隙506上之厚度小於真空間隙504上之厚度(如第5B圖所示)，於本揭露之實施例中，在形成第一介電層502之後及進行蝕刻製程60之前，不需在第一介電層502上形成如圖案化光阻層之蝕刻罩幕來定義出第三溝槽602之位置，因此可避免溝槽較深時(例如：大於3μm)光阻無法顯影完全的問題，並可減少光罩與黃光製程的成本、以及降低介電層之厚度。

接著，如第7圖所示，填入導電材料於第三溝槽602中以形成與底板102電性連接之第一接觸結構702。舉例而言，可以金屬材料(例如：鎢、鋁或銅)、金屬合金、多晶矽或其他合適之材料形成第一接觸結構702。在一些實施例中，可以化學氣相沉積法、物理氣相沉積法(例如蒸鍍或濺鍍)、原子層沉積(ALD)、電鍍或上述之組合、或其他合適之方法填入導電材料於第三溝槽602中以形成第一接觸結構702。另外，在沉積導電材料後，可視需求進行化學機械研磨製程或回蝕刻製程，以移除多餘的導電材料。

在一些實施例中，第一接觸結構702電性連接一電壓源，上述電壓源可從底板102之第一側經由第一接觸結構702提供或調整底板102之電壓而不必從底板102之第二側提供或調整底板102之電壓，免去為了增進底板接觸阻抗所額外進行的製程，降低成本，也改善電路佈局的便利性。

在一些實施例中，在填入導電材料於第三溝槽602之前，可視需求形成附著層(adhesion layer)於第三溝槽602之側壁上(未繪示)。舉例而言，附著層可為TiN、Ti、Ta、TaN、或其他合適之導電材料。可以物理氣相沉積法、原子層沉積法、電鍍或上述之組合、或其他合適之方法形成附著層。附著層係可用來改善導電材料與溝槽側壁之間的附著性，以及降低因導電材料之擴散行為而對半導體元件所產生之不良影響。

接著，如第8圖所示，視情況形成層間介電層(inter-layer dielectric(ILD)layer)802於第一介電層502之上。舉例而言，層間介電層802可包括單一或多種介電材料形成的 單層或多層結構，例如氧化矽、氮化矽、氮氧化矽、四乙基矽氧烷(tetraethoxysilane；TEOS)、磷矽酸鹽玻璃(phosphosilicate glass；PSG)、硼磷矽玻璃(borophosphosilicate glass；BPSG)、低介電常數材料、或其他適用的介電材料。舉例而言，可以化學氣相沉積、物理氣相沉積、原子層沉積、旋轉塗佈、或其他適合的製程形成層間介電層802。在沉積層間介電層後，可視需求進行化學機械研磨製程或回蝕刻製程，以移除多餘的介電材料。

接下來，形成第二接觸結構804於層間介電層802中。舉例而言，可以金屬材料(例如：鎢、鋁或銅)、金屬合金、多晶矽或其他合適之材料形成第二接觸結構804。在一些實施例中，可以化學氣相沉積法、物理氣相沉積法(例如蒸鍍或濺鍍)、原子層沉積(ALD)、電鍍或上述之組合、或其他合適之方法形成第二接觸結構804。另外，在沉積導電材料後，可視需求進行化學機械研磨製程或回蝕刻製程，以移除多餘的導電材料。

在一些實施例中，第一接觸結構702係經由第二接觸結構804電性連接一電壓源，上述電壓源可從底板102之第一側經由第二接觸結構804及第一接觸結構702提供或調整底板102之電壓而不必從底板102之第二側提供或調整底板102之電壓。

綜合上述，本揭露之半導裝置之形成方法係形成階梯覆蓋率較差之介電層於寬度不同之溝槽上，藉由介電層在 不同寬度的溝槽上堆疊情況的差異，即可定義出接觸結構及隔離結構之位置，而不須另外形成如圖案化光阻之蝕刻罩幕，因此可減少製程步驟、節省材料成本，亦可避免介電層太厚及光阻無法顯影完全而殘留至溝槽內之問題。

前述內文概述了許多實施例的特徵，使本技術領域中具有通常知識者可以從各個方面更佳地了解本揭露。本技術領域中具有通常知識者應可理解，且可輕易地以本揭露為基礎來設計或修飾其他製程及結構，並以此達到相同的目的及/或達到與在此介紹的實施例等相同之優點。本技術領域中具有通常知識者也應了解這些相等的結構並未背離本揭露的發明精神與範圍。在不背離本揭露的發明精神與範圍之前提下，可對本揭露進行各種改變、置換或修改。

另外，雖然本發明已以數個較佳實施例揭露如上，然其並非用以限定本發明，且並非所有優點都已於此詳加說明。任何所屬技術領域中具有通常知識者，在不脫離本發明之精神和範圍內，當可作任意之更動與潤飾，因此本發明之保護範圍當視後附之申請專利範圍所界定者為準。

Claims (15)

1. 一種半導體裝置，包括：一絕緣層上半導體基板，包括一底板、一設於該底板上之埋藏氧化層、以及一設於該埋藏氧化層上之半導體層；一第一介電層，設於該半導體層上；一第一接觸結構，從該第一介電層之一上表面延伸進入該半導體層中且穿過該埋藏氧化層並連接該底板；一第一溝槽，延伸進入該半導體層，其中該第一溝槽之寬度小於該第一接觸結構之寬度，其中該第一介電層在位於該第一溝槽頂部附近將該第一溝槽密封而形成一真空間隙；以及一硬罩幕層，設於該半導體層及該第一介電層之間，且該第一溝槽及該第一接觸結構延伸穿過該硬罩幕層。
2. 如申請專利範圍第1項所述之半導體裝置，其中該第一溝槽之寬度比該第一接觸結構之寬度為1：1.2至1：5。
3. 如申請專利範圍第1項所述之半導體裝置，其中該第一介電層包括矽烷為主的氧化物(silane-based oxide)、四乙氧基矽烷為主的氧化物(Tetraethyl orthosilicate,TEOS-based oxide)、或上述之組合。
4. 如申請專利範圍第1項所述之半導體裝置，更包括：一層間介電層，設於該第一介電層之上；以及一第二接觸結構，形成於該層間介電層之中且電性連接該第一接觸結構。
5. 如申請專利範圍第4項所述之半導體裝置，其中該第二接觸結構電性連接一電壓源，以提供該底板電壓。
6. 如申請專利範圍第1項所述之所述之半導體裝置，其中該第一溝槽之深度為2μm至80μm。
7. 如申請專利範圍第1項所述之所述之半導體裝置，其中該第一接觸結構在上視圖中呈一環型結構。
8. 一種半導體裝置之形成方法，包括：提供一絕緣層上半導體基板，包括一底板、一設於該底板上之埋藏氧化層、以及一設於該埋藏氧化層上之半導體層；形成一第一溝槽及一第二溝槽，該第一溝槽及第二溝槽延伸進入該半導體層並暴露出該埋藏氧化層之一上表面，其中該第一溝槽之寬度小於該第二溝槽之寬度，其中形成該第一溝槽及該第二溝槽之步驟包括：形成一硬罩幕層於該半導體層之上；圖案化該硬罩幕層；以及以該圖案化之硬罩幕層作為蝕刻罩幕蝕刻該半導體層；形成一第一介電層於該半導體層上，其中該第一介電層未填滿該第一溝槽且在位於該第一溝槽頂部附近將該第一溝槽密封而形成一真空間隙；進行一蝕刻步驟以移除部分該第一介電層以及移除該第二溝槽下之該埋藏氧化層之一部分以暴露出該底板，其中在該蝕刻步驟後該第一介電層仍將該第一溝槽密封；以及填入一導電材料於該第二溝槽之中以形成一第一接觸結構，其中該第一接觸結構連接該底板。
9. 如申請專利範圍第8項所述之半導體裝置之形成方法，其中於形成該第一介電層之步驟及該蝕刻步驟之間不包括形成光阻於該第一介電層上之步驟。
10. 如申請專利範圍第8項所述之半導體裝置之形成方法，更包括：形成一層間介電層於該第一介電層之上；以及形成一第二導接觸結構於該層間介電層之中且電性連接該第一接觸結構。
11. 如申請專利範圍第8項所述之半導體裝置之形成方法，其中形成該第一介電層之步驟包括以電漿化學氣相沉積法(PECVD)沉積矽烷為主的氧化物(silane-based oxide)、四乙氧基矽烷為主的氧化物(Tetraethyl orthosilicate,TEOS-based oxide)、或上述之組合於該半導體層上。
12. 如申請專利範圍第8項所述之半導體裝置之形成方法，其中該第一溝槽及第二溝槽之深度為2μm至80μm。
13. 如申請專利範圍第8項所述之半導體裝置之形成方法，其中該真空間隙的頂部朝該第一介電層之上表面漸縮而呈一錐形。
14. 如申請專利範圍第8項所述之半導體裝置之形成方法，其中該形成第一介電層之步驟未填滿該第二溝槽且在位於該第二溝槽頂部附近未密封該第二溝槽。
15. 如申請專利範圍第8項所述之半導體裝置之形成方法，其中在該蝕刻步驟之後，該第二溝槽之側壁仍殘留有部分之該第一介電層。