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TWI515808B - 晶片封裝結構的製作方法 - Google Patents

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TWI515808B
TWI515808B TW102114827A TW102114827A TWI515808B TW I515808 B TWI515808 B TW I515808B TW 102114827 A TW102114827 A TW 102114827A TW 102114827 A TW102114827 A TW 102114827A TW I515808 B TWI515808 B TW I515808B
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王建皓
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南茂科技股份有限公司
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Publication date
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Description

晶片封裝結構的製作方法
本發明是有關於一種封裝結構的製作方法，且特別是有關於一種晶片封裝結構的製作方法。
近年來，隨著電子技術的日新月異，以及高科技電子產業的相繼問世，使得更人性化、功能更佳的電子產品不斷地推陳出新，並朝向輕、薄、短、小的趨勢邁進。在此趨勢之下，由於電路板具有佈線細密、組裝緊湊及性能良好等優點，因此電路板便成為承載多個電子元件(例如：晶片)以及使這些電子元件彼此電性連接的主要媒介之一。
覆晶式(flip chip)封裝是晶片與電路板封裝的一種方式。電路板上具有多個接墊，且電路板可藉由配置於接墊上的焊料以迴焊的方式與晶片作電性連接。近年來，由於電子元件(例如晶片)之間所需傳遞的訊號日益增加，因此電路板所需具有的接墊數也日益增加，然而，電路板上的空間有限，因此接墊之間的間距朝向微間距(fine pitch)發展。
在習知技術中，晶片封裝結構包括一晶片、一基板、多個接墊、一防焊層以及多個焊料凸塊。接墊配置於基板的表面上。防焊層覆蓋基板的表面，並具有多個焊罩定義型(Solder Mask Defined,SMD)開口，其中這些開口分別暴露出這些接墊。這些焊料凸塊分別覆蓋於這些接墊上且分別突出於這些開口外。接著再以迴焊的方式使基板與晶片藉由配置於兩者之間的這些焊料凸塊電性與結構性連接。
然而，為了符合接墊微間距的趨勢，防焊層的開口孔徑也隨之縮小，導致開口的縱橫比增加，更不利於印刷或植入大尺寸的焊料凸塊，亦提高了焊料凸塊與接墊間的對位困難度。同時，當在這些接墊上配置大尺寸的焊料凸塊並與晶片以迴焊的方式接合時，這些焊料凸塊會因迴焊受熱而呈現熔融狀態，由於這些接墊是以微間距排列於基板的表面上，因此容易導致迴焊過程中呈熔融狀態的焊料凸塊發生橋接現象及短路問題，而無法提供微間距之電性連接結構。
本發明提供一種晶片封裝結構的製作方法，其可提高焊料與接墊間的對位精準度，以及避免迴焊焊料時發生焊料橋接短路的現象。
本發明更提供一種晶片封裝結構的製作方法，其可於形成接墊時，同時形成重配置線路層，以簡化製程，提高生產效率。
本發明的晶片封裝結構的製作方法包括下列步驟。首先，提供一承載器。承載器具有一金屬層。接著，形成一圖案化光阻層於金屬層上。圖案化光阻層具有多個第一開口以暴露部份金屬層。接著，分別形成多個連接端子於第一開口內，且連接端子連接金屬層。接著，將一晶片設置於承載器上，並透過多個連接導體分別連接連接端子與晶片的多個第一接墊。接著，將晶片設置於承載器上後，移除圖案化光阻層。之後，形成一封裝材料於承載器上。封裝材料包覆晶片、連接導體以及金屬層。接著，移除承載器以及金屬層，以暴露連接端子。
本發明的晶片封裝結構的製作方法包括下列步驟。首先，提供一承載器。承載器具有一金屬層。接著，形成一圖案化光阻層於金屬層上。圖案化光阻層暴露部份金屬層。接著，形成一第一重配置線路層於被圖案化光阻層暴露的金屬層上。第一重配置線路層包括多個連接端子以及至少一導線圖案。導線圖案連接對應的連接端子。之後，移除圖案化光阻層。接著，將一晶片設置於承載器上，並透過多個連接導體分別連接連接端子與晶片的多個第一接墊。接著，形成一封裝材料於承載器上。封裝材料包覆晶片、連接導體、第一重配置線路層以及金屬層。接著，移除承載器以及金屬層，以暴露第一重配置線路層。
基於上述，本發明的晶片封裝結構製程是在晶片透過連接導體與承載器的連接端子接合後，才移除圖案化光阻層，不但有益於提升連接導體與連接端子的對位精準度，更可減少連接導 體與連接端子在接合過程中發生焊料橋接進而造成短路的現象。此外，本發明的晶片封裝結構製程亦可在形成連接端子時，同步形成與連接端子連接的導線圖案，以對連接端子的電性接點進行重新配置，因而可減少後續的重配置線路層的製作次數。因此，本發明不但可節省製造成本，更可提升製程的良率及效率。
為讓本發明的上述特徵和優點能更明顯易懂，下文特舉實施例，並配合所附圖式詳細說明如下。
100、200、300、400‧‧‧晶片封裝結構
110‧‧‧承載器
112‧‧‧金屬層
120、320、420‧‧‧圖案化光阻層
122、322‧‧‧第一開口
130、230、330、432‧‧‧連接端子
140‧‧‧晶片
142‧‧‧第一接墊
150、250、350、450‧‧‧連接導體
152‧‧‧焊帽
160、460‧‧‧封裝材料
170‧‧‧重配置線路層
172、472‧‧‧第一保護層
174、474‧‧‧圖案化導線層
176、476‧‧‧第二保護層
178、478‧‧‧焊墊
180‧‧‧第二焊球
332‧‧‧潤溼層
430‧‧‧第一重配置線路層
434‧‧‧導線圖案
470‧‧‧第二重配置線路層
圖1A至圖1J是依照本發明一實施例的一種晶片封裝結構的製作方法的流程剖面示意圖。
圖2A至圖2G是依照本發明另一實施例的一種晶片封裝結構的製作方法的部份流程剖面示意圖。
圖3A至圖3I是依照本發明另一實施例的一種晶片封裝結構的製作方法的部份流程剖面示意圖。
圖4A至圖4I是依照本發明另一實施例的一種晶片封裝結構的製作方法的部份流程剖面示意圖。
圖1A至圖1J是依照本發明一實施例的一種晶片封裝結構的製作方法的流程剖面示意圖。請先參照圖1A及圖1B，本實施例的晶片封裝結構的製作方法包括下列步驟：首先，提供一承載器110，其中，承載器110具有一金屬層112。接著，形成一圖 案化光阻層120於金屬層112上。圖案化光阻層如圖1B所示具有多個第一開口122，以暴露部份金屬層112。接著，請參照圖1C，分別形成多個連接端子130於第一開口122內，且連接端子130連接金屬層112。接著，請同時參照圖1D以及圖1E，將一晶片140設置於承載器110上，並透過多個連接導體150分別與連接端子130及晶片140的多個第一接墊142連接。在本實施例中，上述的連接導體150是預先形成於晶片140的第一接墊142上，形成連接導體150的方式例如是電鍍或濺鍍。之後，再與連接端子130形成電性連接，其中，連接導體150與連接端子130之電連接方式，例如是透過迴銲、熱壓合或超音波焊接等方式進行接合。在本實施例中，連接端子130為設置於承載器110上之第二接墊，而連接導體150為導電柱，其材質可為金、銀、銅或其它類似之導電材質。於其它較佳之實施例中，導電柱頂部可預先形成一焊帽152或亦可於連接端子130上預先形成焊帽(未繪示)，以供焊接接合。當然，本實施例僅作為舉例說明之用，本發明並不限制連接導體以及連接端子的種類。
此外，將晶片140設置於承載器110上的步驟可包括先提供一晶圓(未繪示)，而此晶圓包括多個彼此連接且陣列排列之晶片，接著再切割晶圓以使上述的多個晶片彼此分離。接著再將彼此分離的晶片的其中之一(也就是晶片140)設置於承載器110上。而連接導體150亦可在晶圓切割前，先形成於其彼此連接且陣列排列之晶片的第一接墊上。
請接續參照圖1F，在將晶片140設置於承載器110上後，移除如圖1E所示的圖案化光阻層120。之後，再如圖1G所示形成一封裝材料160於承載器110上。封裝材料160包覆晶片140、連接導體150、連接端子130以及金屬層112。接著，再移除如圖1G所示之承載器110以及金屬層112，以如圖1H所示暴露出連接端子130。
請接續參照圖1I，在暴露出連接端子130後，形成一重配置線路層170，其中，重配置線路層170覆蓋封裝材料160的部分區域，並且與暴露出的連接端子130電性連接，以對連接端子130與外部電子元件進行電性連接的接點位置進行重新配置。在本實施例中，形成重配置線路層170的步驟可包括下列步驟：首先，形成一第一保護層172，其中第一保護層172覆蓋封裝材料160的部分區域，並且暴露連接端子130。接著，形成一圖案化導線層174於第一保護層172以及連接端子130上，其中圖案化導線層174如圖1I所示覆蓋第一保護層172的部份區域並與連接端子130連接。接著，再形成一第二保護層176於第一保護層172以及圖案化導線層174上，其中第二保護層176暴露部份圖案化導線層174。之後，再形成多個焊墊178於圖案化導線層174上，且焊墊178分別連接第二保護層176暴露出的圖案化導線層174。如此，晶片140的接點位置即可透過重配置線路層170由連接端子130的位置重新配置到焊墊178的位置，以與外部電子元件進行電性連接。形成上述圖案化導線層174及焊墊178之方式例如為電鍍 或濺鍍等方式。
接著，再如圖1J所示，分別形成多個第二焊球180於焊墊178上。如此，即初步完成晶片封裝結構100的製作。本實施例的晶片封裝結構製程是在晶片140設置於承載器110上後，才移除圖案化光阻層120，不但有益於提升連接導體150與連接端子130的對位精準度，更可減少連接導體150與連接端子130在接合過程中發生焊料橋接進而造成短路的現象。
圖2A至圖2G是依照本發明另一實施例的一種晶片封裝結構的製作方法的部份流程剖面示意圖。在此須說明的是，本實施例沿用前述實施例的元件標號與部分內容，其中採用相同的標號來表示相同或近似的元件，並且省略了相同技術內容的說明。關於省略部分的說明可參照前述實施例，本實施例不再重複贅述。
本實施例的晶片封裝結構的製作方法沿用前述實施例中的圖1A至圖1C的步驟，也就是說，本實施例的晶片封裝結構的製作方法包括先執行如前述實施例中的圖1A至圖1C的步驟，在形成如圖1C所示的連接端子130於圖案化光阻層120的第一開口122內後，再接續參照圖2A及圖2B，將晶片140設置於承載器110上，並透過多個連接導體250分別與連接端子130及晶片140的多個第一接墊142連接。在本實施例中，連接端子130如前一實施例所述為第二接墊，而連接導體250則為第一焊球。連接導體250可例如預先形成於晶片140的第一接墊142上，再與連接端子130形成電性連接，且連接導體250與連接端子130以及連 接導體250與第一接墊142之間是透過迴銲、熱壓合、超音波焊接等方式進行接合。於另一較佳之實施例中，連接導體250可採用電鍍、濺鍍、網版印刷或置球(ball drop)的方式形成於第一接墊142上。值得注意的是，由於圖案化光阻層120於此一階段尚未移除，再加上連接端子130之形成厚度可較圖案化光阻層120為低，因此於接合時，該圖案化光阻層120具有輔助晶片140之連接導體250定位於連接端子130的效果。
接著，請接續參照圖2C，在將晶片140設置形成於承載器110上後，移除如圖2B所示的圖案化光阻層120。之後，再如圖2D所示形成一封裝材料160於承載器110上。封裝材料160如前一實施例所述包覆晶片140、連接導體250、連接端子130以及金屬層112。接著，再移除如圖2D所示之承載器110以及金屬層112，以如圖2E所示暴露出連接端子130。
接著，請參照圖2F，在暴露出連接端子130後，形成一重配置線路層170，其中，重配置線路層170如前一實施例所述包括第一保護層172、一圖案化導線層174、第二保護層176以及焊墊178。至於重配置線路層170的詳細配置方式以及製作過程可參照前一實施例所述，於此不再贅述。接著，再如圖2G所示，分別形成多個第二焊球180於焊墊178上，使晶片140的接點位置能透過重配置線路層170由連接端子130的位置重新配置到焊墊178的位置，並透過第二焊球180與外部電子元件進行電性連接。如此，即初步完成晶片封裝結構200的製作。
圖3A至圖3I是依照本發明另一實施例的一種晶片封裝結構的製作方法的部份流程剖面示意圖。在此須說明的是，本實施例沿用前述實施例的元件標號與部分內容，其中採用相同的標號來表示相同或近似的元件，並且省略了相同技術內容的說明。關於省略部分的說明可參照前述實施例，本實施例不再重複贅述。
本實施例的晶片封裝結構的製作方法沿用前述實施例中的圖1A的步驟，也就是說，本實施例的晶片封裝結構的製作方法包括先如圖1A所示提供具有金屬層112的承載器110後，再接續參照圖3A，形成一圖案化光阻層320於金屬層112上。圖案化光阻層320如圖3A所示具有多個第一開口322，以暴露部份金屬層112。接著，請參照圖3B，分別形成多個連接端子330於第一開口322內，且連接端子330連接金屬層112。在本實施例中，連接端子330為導電凸塊，因此，用以形成連接端子330的圖案化光阻層320的厚度可實質上大於前述的圖案化光阻層120的厚度。連接端子330之形成方式可為電鍍、濺鍍或網版印刷等。接著，請參照圖3C及圖3D，將晶片140設置於承載器110上，並透過多個連接導體350分別與連接端子330及晶片140的多個第一接墊142連接。在本實施例中，連接導體350為第一焊球。連接導體350可例如先形成於晶片140的第一接墊142上，再以覆晶方式與連接端子330形成電性連接。於較佳之實施例中，連接導體350與連接端子330之接合面上進一步設置有一層可輔助接合之潤溼層332(wettable layer)，例如是鎳、金或有機助焊劑(organic solderability preservation，OSP)，且連接導體350與連接端子330以及連接導體350與第一接墊142之間是透過迴銲、熱壓合或超音波焊接等方式進行接合。值得注意的是，由於圖案化光阻層320於此一階段尚未移除，因此具有輔助晶片140之連接導體350定位於連接端子330的效果。
接著，請接續參照圖3E，在將晶片140設置於承載器110上後，移除如圖3D所示的圖案化光阻層320。之後，再如圖3F所示形成封裝材料160於承載器110上。封裝材料160如前一實施例所述包覆晶片140、連接導體350、連接端子330以及金屬層112。接著，再移除如圖3F所示之承載器110以及金屬層112，以如圖3G所示暴露出連接端子330。
接著，請參照圖3H，在暴露出連接端子330後，形成一重配置線路層170，其中，重配置線路層170如前述實施例所述包括第一保護層172、一圖案化導線層174、第二保護層176以及焊墊178。至於重配置線路層170的詳細配置方式以及製作過程可參照前述實施例，於此不再贅述。接著，再如圖3I所示，分別形成多個第二焊球180於焊墊178上，使晶片140的接點位置能透過重配置線路層170由連接端子330的位置重新配置到焊墊178的位置，並透過第二焊球180與外部電子元件進行電性連接。如此，即初步完成晶片封裝結構300的製作。
圖4A至圖4I是依照本發明另一實施例的一種晶片封裝結構的製作方法的部份流程剖面示意圖。在此須說明的是，本實 施例沿用前述實施例的元件標號與部分內容，其中採用相同的標號來表示相同或近似的元件，並且省略了相同技術內容的說明。關於省略部分的說明可參照前述實施例，本實施例不再重複贅述。
本實施例的晶片封裝結構的製作方法沿用前述實施例中的圖1A的步驟，也就是說，本實施例的晶片封裝結構的製作方法包括先如圖1A所示提供具有金屬層112的承載器110後，再接續參照圖4A，形成一圖案化光阻層420於金屬層112上。圖案化光阻層420暴露部份金屬層112。接著，如圖4B所示，形成一第一重配置線路層430於被圖案化光阻層420暴露的金屬層112上。第一重配置線路層430包括多個連接端子432以及至少一導線圖案434。導線圖案434如圖4B所示連接對應的連接端子432。在本實施例中，連接端子432為第二接墊。請參照圖4C，移除圖4B所示的圖案化光阻層420，並如圖4D及圖4E所示，將晶片140設置於承載器110上，且透過多個連接導體450分別連接連接端子432與晶片140的多個第一接墊142。在本實施例中，連接導體450為第一焊球，當然，本發明並不以此為限，在其他實施例中，連接導體亦可為導電柱。連接導體450可例如先形成於晶片140的第一接墊142上，再與連接端子432形成電性連接，且連接導體450與連接端子432以及連接導體450與第一接墊142之間是透過迴銲、熱壓合或超音波焊接等方式進行接合。
此外，將晶片140設置於承載器110上的步驟可如前所述包括先提供一晶圓(未繪示)，而此晶圓包括多個彼此連接且陣 列排列之晶片，接著再切割晶圓以使上述的多個晶片彼此分離。接著再將彼此分離的晶片的其中之一(也就是晶片140)設置於承載器110上。而連接導體150亦可在晶圓切割前，先形成於其彼此連接且陣列排列之晶片的第一接墊上。
請接續參照圖4F，形成一封裝材料460於承載器110上。封裝材料460包覆晶片140、連接導體450、第一重配置線路層430以及金屬層112。接著，移除圖4F所示的承載器110以及金屬層112，以如圖4G所示暴露出第一重配置線路層430。
請接續參照圖4H，暴露出第一重配置線路層430後，形成一第二重配置線路層470，其中第二重配置線路層470覆蓋封裝材料460的部分區域，並且與第一重配置線路層430電性連接，以對連接端子432與外部電子元件進行電性連接的接點位置進行重新配置。在本實施例中，形成第二重配置線路層470的步驟可包括下列步驟：首先，形成一第一保護層472，其中第一保護層472覆蓋封裝材料460的部分區域，並且暴露連接端子432以及部份導線圖案434。接著，形成一圖案化導線層474於第一保護層472以及連接端子432上，其中圖案化導線層474覆蓋第一保護層472的部份區域並連接第一保護層472暴露出的連接端子432以及部份導線圖案434。之後，形成一第二保護層476於第一保護層472以及圖案化導線層474上，其中第二保護層476暴露部份圖案化導線層474。接著再形成多個焊墊478於圖案化導線層474上。焊墊478分別連接第二保護層476暴露出的圖案化導線層474。
接著，再如圖4I所示，分別形成多個第二焊球180於焊墊478上。如此，即初步完成晶片封裝結構400的製作。本實施例的晶片封裝結構製程在形成連接端子432時，同步形成與連接端子432連接的導線圖案434，以對連接端子432的電性接點進行重新配置。因此可減少後續的重配置線路層的製作次數及節省成本，進而提升製程效率。
綜上所述，本發明的晶片封裝結構製程是在晶片透過連接導體與承載器的連接端子接合後，才移除圖案化光阻層，不但有益於提升連接導體與連接端子的對位精準度，更可減少連接導體與連接端子在接合過程中發生焊料橋接進而造成短路的現象。此外，本發明的晶片封裝結構製程亦可在形成連接端子時，同步形成與連接端子連接的導線圖案，以對連接端子的電性接點進行重新配置，因而可減少後續的重配置線路層的製作次數。因此，本發明不但可提升製程良率，更可提升製程的效率。
雖然本發明已以實施例揭露如上，然其並非用以限定本發明，任何所屬技術領域中具有通常知識者，在不脫離本發明的精神和範圍內，當可作些許的更動與潤飾，故本發明的保護範圍當視後附的申請專利範圍所界定者為準。
100‧‧‧晶片封裝結構
130‧‧‧連接端子
140‧‧‧晶片
142‧‧‧第一接墊
150‧‧‧連接導體
160‧‧‧封裝材料
170‧‧‧重配置線路層
172‧‧‧第一保護層
174‧‧‧圖案化導線層
176‧‧‧第二保護層
178‧‧‧焊墊
180‧‧‧第二焊球

Claims (19)

  1. 一種晶片封裝結構的製作方法，包括：提供一承載器，該承載器具有一金屬層；形成一圖案化光阻層於該金屬層上，該圖案化光阻層具有多個第一開口以暴露部份該金屬層；分別形成多個連接端子於該些第一開口內，且該些連接端子連接該金屬層；將一晶片設置於該承載器上，並透過多個連接導體分別連接該些連接端子與該晶片的多個第一接墊；將該晶片設置於該承載器上後，移除該圖案化光阻層；形成一封裝材料於該承載器上，該封裝材料包覆該晶片、該些連接導體以及該金屬層；以及移除該承載器以及該金屬層，以暴露該些連接端子；在移除該金屬層之後，形成一重配置線路層，其中該重配置線路層覆蓋該封裝材料的部分區域，並且與該些連接端子電性連接。
  2. 如申請專利範圍第1項所述的晶片封裝結構的製作方法，其中在該些連接端子與該些第一接墊透過該些連接導體連接之前，該些連接導體是先形成於該些第一接墊上。
  3. 如申請專利範圍第1項所述的晶片封裝結構的製作方法，其中該些連接導體為導電柱，該些連接端子為第二接墊。
  4. 如申請專利範圍第1項所述的晶片封裝結構的製作方法，其中該些連接導體為第一焊球，該些連接端子為第二接墊。
  5. 如申請專利範圍第2項所述的晶片封裝結構的製作方法，其中該些連接導體為第一焊球，該些連接端子為導電凸塊。
  6. 如申請專利範圍第5項所述的晶片封裝結構的製作方 法，其中該些連接導體為多個第一焊球，該些連接端子為導電凸塊。
  7. 如申請專利範圍第1項所述的晶片封裝結構的製作方法，其中該些連接導體與該些連接端子之間是透過迴銲、熱壓合或超音波焊接進行接合。
  8. 如申請專利範圍第1項所述的晶片封裝結構的製作方法，其中該些連接導體是利用電鍍、濺鍍、印刷或置球(ball drop)方式形成於該些第一接墊上。
  9. 如申請專利範圍第1項所述的晶片封裝結構的製作方法，其中形成該重配置線路層的步驟更包括：形成一第一保護層，其中該第一保護層覆蓋該封裝材料的部分區域，並且暴露該些連接端子；形成一圖案化導線層於該第一保護層以及該些連接端子上，其中該圖案化導線層覆蓋該第一保護層的部份區域並連接該些連接端子；以及形成一第二保護層於該第一保護層以及該圖案化導線層上，其中該第二保護層暴露部份該圖案化導線層；以及形成多個焊墊於該圖案化導線層上，該些焊墊分別連接該第二保護層暴露出的該圖案化導線層。
  10. 如申請專利範圍第9項所述的晶片封裝結構的製作方法，更包括：分別形成多個第二焊球於該些焊墊上。
  11. 一種晶片封裝結構的製作方法，包括：提供一承載器，該承載器具有一金屬層；形成一圖案化光阻層於該金屬層上，該圖案化光阻層暴露部份該金屬層；形成一第一重配置線路層於被該圖案化光阻層暴露的該 金屬層上，該第一重配置線路層包括多個連接端子以及至少一導線圖案，該至少一導線圖案連接對應的至少一連接端子；移除該圖案化光阻層；將一晶片設置於該承載器上，並透過多個連接導體分別連接該些連接端子與該晶片的多個第一接墊；形成一封裝材料於該承載器上，該封裝材料包覆該晶片、該些連接導體、該第一重配置線路層以及該金屬層；移除該承載器以及該金屬層，以暴露該第一重配置線路層。
  12. 如申請專利範圍第11項所述的晶片封裝結構的製作方法，其中在該些連接端子與該些第一接墊透過該些連接導體連接之前，該些連接導體是形成於該些第一接墊上。
  13. 如申請專利範圍第11項所述的晶片封裝結構的製作方法，其中該些連接導體為導電柱，該些連接端子為第二接墊。
  14. 如申請專利範圍第11項所述的晶片封裝結構的製作方法，其中該些連接導體為第一焊球，該些連接端子為第二接墊。
  15. 如申請專利範圍第11項所述的晶片封裝結構的製作方法，其中該些連接導體與該些連接端子之間是透過迴銲、熱壓合或超音波焊接進行接合。
  16. 如申請專利範圍第11項所述的晶片封裝結構的製作方法，其中該些連接導體是利用電鍍、濺鍍、印刷或置球(ball drop)方式形成於該些第一接墊上。
  17. 如申請專利範圍第11項所述的晶片封裝結構的製作方法，更包括：移除該金屬層後，形成一第二重配置線路層，其中該重 配置線路層覆蓋該封裝材料的部分區域，並且與該第一重配置線路層電性連接。
  18. 如申請專利範圍第17項所述的晶片封裝結構的製作方法，形成該第二重配置線路層的步驟更包括：形成一第一保護層，其中該第一保護層覆蓋該封裝材料的部分區域，並且暴露該些連接端子以及部份該導線圖案；形成一圖案化導線層於該第一保護層以及該第一重配置線路層上，該圖案化導線層覆蓋該第一保護層的部份區域並連接該第一保護層暴露出的該些連接端子以及部份該導線圖案；以及形成一第二保護層於該第一保護層以及該圖案化導線層上，該第二保護層暴露部份該圖案化導線層；以及形成多個焊墊於該圖案化導線層上，該些焊墊分別連接該第二保護層暴露出的該圖案化導線層。
  19. 如申請專利範圍第18項所述的晶片封裝結構的製作方法，更包括：分別形成多個第二焊球於該些焊墊上。
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Families Citing this family (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN105845585A (zh) * 2016-04-28 2016-08-10 合肥祖安投资合伙企业(有限合伙) 一种芯片封装方法及芯片封装结构
CN116895573B (zh) * 2023-07-21 2024-03-05 鑫祥微电子(南通)有限公司 一种免焊线芯片封装设备及其封装方法

Family Cites Families (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TW543125B (en) 2002-05-15 2003-07-21 Advanced Chip Eng Tech Inc Fan-out type wafer level package and the method of the same
US8487194B2 (en) * 2004-08-05 2013-07-16 Imbera Electronics Oy Circuit board including an embedded component
US7273768B2 (en) * 2005-08-30 2007-09-25 Mutual-Pak Technology Co. Ltd. Wafer-level package and IC module assembly method for the wafer-level package
TWI313037B (en) 2006-12-12 2009-08-01 Siliconware Precision Industries Co Ltd Chip scale package structure and method for fabricating the same
US20090096098A1 (en) * 2007-10-15 2009-04-16 Advanced Chip Engineering Technology Inc. Inter-connecting structure for semiconductor package and method of the same
TWI360207B (en) * 2007-10-22 2012-03-11 Advanced Semiconductor Eng Chip package structure and method of manufacturing
TWI352410B (en) 2007-10-31 2011-11-11 Chipmos Technologies Inc Cdim package structure with pre-setting fan out st
TWI345276B (en) * 2007-12-20 2011-07-11 Chipmos Technologies Inc Dice rearrangement package structure using layout process to form a compliant configuration
TWI364801B (en) * 2007-12-20 2012-05-21 Chipmos Technologies Inc Dice rearrangement package structure using layout process to form a compliant configuration
US8435834B2 (en) * 2010-09-13 2013-05-07 Stats Chippac, Ltd. Semiconductor device and method of forming bond-on-lead interconnection for mounting semiconductor die in FO-WLCSP

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