CN105845585A - 一种芯片封装方法及芯片封装结构 - Google Patents
一种芯片封装方法及芯片封装结构 Download PDFInfo
- Publication number
- CN105845585A CN105845585A CN201610292628.2A CN201610292628A CN105845585A CN 105845585 A CN105845585 A CN 105845585A CN 201610292628 A CN201610292628 A CN 201610292628A CN 105845585 A CN105845585 A CN 105845585A
- Authority
- CN
- China
- Prior art keywords
- chip
- metal
- layer
- metal layer
- electric conductor
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 238000004806 packaging method and process Methods 0.000 title claims abstract description 63
- 238000000034 method Methods 0.000 title claims abstract description 53
- 229910052751 metal Inorganic materials 0.000 claims abstract description 125
- 239000002184 metal Substances 0.000 claims abstract description 125
- 239000004020 conductor Substances 0.000 claims abstract description 37
- 238000005516 engineering process Methods 0.000 claims abstract description 12
- 230000008878 coupling Effects 0.000 claims description 32
- 238000010168 coupling process Methods 0.000 claims description 32
- 238000005859 coupling reaction Methods 0.000 claims description 32
- RYGMFSIKBFXOCR-UHFFFAOYSA-N Copper Chemical group [Cu] RYGMFSIKBFXOCR-UHFFFAOYSA-N 0.000 claims description 12
- 229910052802 copper Inorganic materials 0.000 claims description 12
- 239000010949 copper Substances 0.000 claims description 12
- 238000009713 electroplating Methods 0.000 claims description 12
- 230000008569 process Effects 0.000 claims description 8
- 239000000758 substrate Substances 0.000 claims description 7
- 239000000463 material Substances 0.000 claims description 5
- 238000000059 patterning Methods 0.000 claims description 5
- 230000015572 biosynthetic process Effects 0.000 claims 1
- 238000012856 packing Methods 0.000 claims 1
- 238000003466 welding Methods 0.000 abstract description 5
- 230000010354 integration Effects 0.000 abstract 1
- 238000005538 encapsulation Methods 0.000 description 9
- PCHJSUWPFVWCPO-UHFFFAOYSA-N gold Chemical compound [Au] PCHJSUWPFVWCPO-UHFFFAOYSA-N 0.000 description 5
- 239000010931 gold Substances 0.000 description 5
- 229910052737 gold Inorganic materials 0.000 description 5
- 239000005022 packaging material Substances 0.000 description 3
- 230000008859 change Effects 0.000 description 2
- 230000000694 effects Effects 0.000 description 2
- 230000005611 electricity Effects 0.000 description 2
- 239000004615 ingredient Substances 0.000 description 2
- WABPQHHGFIMREM-UHFFFAOYSA-N lead(0) Chemical compound [Pb] WABPQHHGFIMREM-UHFFFAOYSA-N 0.000 description 2
- 239000007769 metal material Substances 0.000 description 2
- 230000004899 motility Effects 0.000 description 2
- 238000007747 plating Methods 0.000 description 2
- 239000004593 Epoxy Substances 0.000 description 1
- ATJFFYVFTNAWJD-UHFFFAOYSA-N Tin Chemical compound [Sn] ATJFFYVFTNAWJD-UHFFFAOYSA-N 0.000 description 1
- 229910052782 aluminium Inorganic materials 0.000 description 1
- XAGFODPZIPBFFR-UHFFFAOYSA-N aluminium Chemical compound [Al] XAGFODPZIPBFFR-UHFFFAOYSA-N 0.000 description 1
- 238000000429 assembly Methods 0.000 description 1
- 230000000712 assembly Effects 0.000 description 1
- 230000008901 benefit Effects 0.000 description 1
- 239000011248 coating agent Substances 0.000 description 1
- 238000000576 coating method Methods 0.000 description 1
- 238000004519 manufacturing process Methods 0.000 description 1
- 238000001465 metallisation Methods 0.000 description 1
- 239000000203 mixture Substances 0.000 description 1
- 238000012536 packaging technology Methods 0.000 description 1
- 239000003973 paint Substances 0.000 description 1
- 230000024241 parasitism Effects 0.000 description 1
- 238000001259 photo etching Methods 0.000 description 1
- 238000007639 printing Methods 0.000 description 1
- 230000009467 reduction Effects 0.000 description 1
- 239000004065 semiconductor Substances 0.000 description 1
- 239000002210 silicon-based material Substances 0.000 description 1
- 229910000679 solder Inorganic materials 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/50—Assembly of semiconductor devices using processes or apparatus not provided for in a single one of the subgroups H01L21/06 - H01L21/326, e.g. sealing of a cap to a base of a container
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/50—Assembly of semiconductor devices using processes or apparatus not provided for in a single one of the subgroups H01L21/06 - H01L21/326, e.g. sealing of a cap to a base of a container
- H01L21/56—Encapsulations, e.g. encapsulation layers, coatings
- H01L21/563—Encapsulation of active face of flip-chip device, e.g. underfilling or underencapsulation of flip-chip, encapsulation preform on chip or mounting substrate
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/50—Assembly of semiconductor devices using processes or apparatus not provided for in a single one of the subgroups H01L21/06 - H01L21/326, e.g. sealing of a cap to a base of a container
- H01L21/56—Encapsulations, e.g. encapsulation layers, coatings
- H01L21/568—Temporary substrate used as encapsulation process aid
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L23/00—Details of semiconductor or other solid state devices
- H01L23/28—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection
- H01L23/31—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape
- H01L23/3107—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
- H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L24/10—Bump connectors ; Manufacturing methods related thereto
- H01L24/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
- H01L24/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
- H01L24/81—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a bump connector
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/10—Bump connectors; Manufacturing methods related thereto
- H01L2224/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/10—Bump connectors; Manufacturing methods related thereto
- H01L2224/15—Structure, shape, material or disposition of the bump connectors after the connecting process
- H01L2224/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
- H01L2224/161—Disposition
- H01L2224/16151—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
- H01L2224/16221—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
- H01L2224/16225—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
- H01L2224/81—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a bump connector
- H01L2224/8119—Arrangement of the bump connectors prior to mounting
- H01L2224/81193—Arrangement of the bump connectors prior to mounting wherein the bump connectors are disposed on both the semiconductor or solid-state body and another item or body to be connected to the semiconductor or solid-state body
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/30—Technical effects
- H01L2924/37—Effects of the manufacturing process
- H01L2924/37001—Yield
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/30—Technical effects
- H01L2924/38—Effects and problems related to the device integration
Landscapes
- Engineering & Computer Science (AREA)
- Computer Hardware Design (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Physics & Mathematics (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Manufacturing & Machinery (AREA)
- Structures Or Materials For Encapsulating Or Coating Semiconductor Devices Or Solid State Devices (AREA)
Abstract
本发明提供了一种芯片封装方法及芯片封装结构,先在封装载体上形成第一金属层,再在所述第一金属层上形成金属凸块,以及在金属凸块上上形成第一焊接层,然后将焊盘上直接电连接导电体的芯片以有源面朝向所述第一焊接层的方式,通过所述导电体电连接在第一焊接层上,最后经过塑封,使所述第一金属表面被塑封体裸露,以提供外部电连接。因此,所述芯片封装方法无需使用复杂的UBM工艺以及预成型的引线框架,提高了芯片封装的良率以及灵活性设计,且依据本发明提供的芯片封装结构具有较高的封装集成度和可靠性。
Description
技术领域
本发明涉及芯片封装技术领域,尤其涉及一种芯片封装方法及芯片封装结构。
背景技术
在制造集成电路时,芯片通常在与其它电子装配件的集成之前被封装。早期应用较广泛的芯片封装工艺为引线键合封装工艺,即通过将芯片上的电极端子通过金属引线键合到引线框架上,然后塑封的封装方式。然而通过引线键合封装工艺形成的封装结构的面积较大,且封装性能收到金属引线电阻和寄生电容的影响而不能有效的提高。因此,随后倒装封装工艺应运而生,通过倒装封装工艺形成的倒装封装结构由于封装尺寸小,封装性能高而备受关注。
现有的倒装封装工艺为:首先在芯片上制作凸块,然后将芯片通过所述凸块倒扣到预成型的引线框架上,最后塑封,使引线框架裸露在塑封体的表面,以提供外部电连接。
现有的这种倒装封装工艺中,在芯片上制作凸块的工艺复杂,需要先在芯片的电极焊盘上制作UBM层(凸块下金属层),然后再再UBM层上利用焊料回流形成焊球,或者在UBM层上电镀形成铜块。然而制作UBM层的工艺复杂,需要用到多次光刻工艺,成本高,且由于在芯片的有源面上操作的工艺步骤多,容易造成芯片的损坏。此外,这种倒装封装工艺还需要预先设定的引线框架,不利于封装的灵活性设计。
发明内容
有鉴于此,本发明提供了一种芯片封装方法及芯片封装结构,以提高芯片封装的良率、可靠性、集成度以及降低芯片封装成本。
一种芯片封装方法,其特征在于,包括:
在封装载体的表面形成图案化的第一金属层;
在所述第一金属层的第一表面上形成多个金属凸块;
在所述金属凸块表面形成第一焊接层;
将芯片的有源面朝向所述第一焊接层,并通过导电体与所述焊接层电连接,所述导电体位于所述有源面的焊盘上。
进行塑封工艺,使塑封材料填充所述芯片与封装载体之间的空隙以及覆盖所述芯片,以形成塑封体;
去除所述封装载体,使所述第一金属层的第二表面被所述塑封体裸露,用于提供外部连接,所述第一表面与第二表面相对。
优选地,所述的芯片封装方法还包括:在将所述芯片通过导电体与所述第一焊接层电连接之前,通过凸点打线工艺在所述焊盘上形成所述导电体。
优选地,所述导电体为铜球。
优选地,所述封装载体包括机械支撑基板和位于所述机械支撑基板上的第二金属层,所述第一金属层形成于所述第二金属层上。
优选地,以所述第一金属层作为种子层,利用电镀工艺在所述第一金属层的第一表面上形成所述金属凸块。
优选地,所述第一金属层由多个引脚排列而成,多个所述金属凸块分别位于多个所述引脚上,且每一个所述引脚在水平方向的截面面积大于位于其上的所述金属凸块在水平方向的截面积。
优选地,形成所述第一金属层的步骤包括:
以所述第二金属层作为种子层,利用电镀工艺在所述第二金属层上形成所述第一金属层。
优选地,所述的芯片封装方法还包括:在去除所述封装载体后,在所述第一金属层的第二表面形成第二焊接层,根据所述芯片封装方法形成的芯片封装结构通过所述第二焊接层与外部电路焊接连接。
一种芯片封装结构,其特征在于,包括:
芯片,具有有源面,所述有源面上设置有焊盘,
导电体,位于所述焊盘上,
图案化的第一金属层,具有相对的第一表面与第二表面,
金属凸块,位于所述第一金属层的第一表面上,
以及位于所述金属凸块表面的第一焊接层,
所述有源面朝向所述第一焊接层,并通过所述导电体与所述第一焊接层电连接,
塑封体,用于封装所述芯片、导电体、第一焊接层、金属凸块以及所述第一金属层,且所述第一金属层的第一表面被所述塑封体裸露,用于提供外部连接。
优选地,所述导电体为铜球。
优选地,所述金属凸块为铜块。
优选地,所述第一金属层由多个引脚排列而成,多个所述金属凸块分别位于多个所述引脚上,且每一个所述引脚在水平方向的截面面积大于位于其上的所述金属凸块在水平方向的截面积。
优选地,所述的芯片封装结构还包括位于所述第一金属层的第二表面上的第二焊接层,根据所述芯片封装结构通过所述第二焊接层与外部电路焊接连接。
由上可见,在本发明提供的芯片封装方法中,先在封装载体上形成第一金属层,再在所述第一金属层上形成金属凸块,以及在金属凸块上上形成第一焊接层,然后将焊盘上直接电连接导电体的芯片以有源面朝向所述第一焊接层的方式,通过所述导电体电连接在第一焊接层上,最后经过塑封,使所述第一金属表面被塑封体裸露,以提供外部电连接。因此,所述芯片封装方法无需使用复杂的UBM工艺以及预成型的引线框架,提高了芯片封装的良率以及灵活性设计,且依据本发明提供的芯片封装结构具有较高的封装集成度和可靠性。
附图说明
通过以下参照附图对本发明实施例的描述,本发明的上述以及其他目的、特征和优点将更为清楚,在附图中:
图1a至图1f为根据本发明实施例的芯片封装方法中各个工艺步骤形成结构的剖面示意图。
具体实施方式
以下将参照附图更详细地描述本发明。在各个附图中,相同的组成部分采用类似的附图标记来表示。为了清楚起见,附图中的各个部分没有按比例绘制。此外,可能未示出某些公知的部分。为了简明起见,可以在一幅图中描述经过数个步骤后获得的结构。在下文中描述了本发明的许多特定的细节,例如每个组成部分的结构、材料、尺寸、处理工艺和技术,以便更清楚地理解本发明。此外,在本申请中,芯片均指半导体裸芯片。但正如本领域的技术人员能够理解的那样,可以不按照这些特定的细节来实现本发明。
图1a至图1e为根据本发明实施例的芯片封装方法中各个工艺步骤形成结构的剖面示意图。下面将结合图1a至图1e具体阐述本发明提供的芯片封装方法及芯片封装结构。
本发明提供的芯片封装方法主要包括如下步骤:
步骤1:在封装载体上形成图案化的第一金属层。
如图1a所示,封装载体1在芯片封装的过程中主要起到机械支撑的作用,在本实施例中,封装载体1包括机械支撑基板11(如绝缘基板等)以及位于绝缘基板上的第二金属层12。
在本实施例中,形成所述第一金属层2的具体步骤可以为:以第二金属层12作为种子层,利用电镀工艺在第二金属层12上形成第一金属层2。在电镀的过程中,选择合适的电镀掩模板,使得电镀金属材料电镀层多个图案化排列的引脚,多个所述引脚排列构成了所述第一金属层。第一金属层2与第二金属层12均可以为铜层。第一金属层2具有相对的第一表面与第二表面,其二表面与封装载体1相接触。
步骤2:在所述第一金属层的第一表面上形成多个金属凸块。
在本实施例中,如图1b所示,以第一金属层2作为种子层,利用电镀工艺在第一金属层2上形成多个金属凸块3。利用电镀工艺在第一金属层1上形成金属凸块3的具体步骤为:先在第一金属层2上设置电镀掩模板,该电镀掩模板裸露出部分第一金属层2,然后在裸露的第一金属层2上电镀金属材料,以在第一金属层2上形成一个个金属凸块3,具体的,每一个所述金属凸块3位于构成所述第一金属层2的多个引脚中的一个引脚上。金属凸块3可以为铜块。金属凸块3可以为长方体或圆柱体等形状的凸块。
步骤3:在金属凸块表面形成焊接层。
如图1b所示,在金属凸块3上形成第一焊接层4,第一焊接层4可以为锡层,以用于与后续的芯片上的导电体焊接连接。
步骤4:将芯片的有源面朝向第一焊接层4,并通过导电体与第一焊接层4电连接,所述导电体位于所述有源面的焊盘上。
如图1c所示,在将芯片5与第一焊接层4电连接之前,还需要在芯片5的有源面的焊盘(未画出)上形成导电体6,导电体6直接形成于焊盘上,即导电体6与芯片5的焊盘直接接触,二者之间没有金属层。例如,可以通过凸点打线工艺形成导电体6。利用凸点打线工艺形成导电体6的具体步骤包括:先利用焊针(凸点打线工艺用具)形成焊球,然后将所述焊球植在芯片5的焊盘上,然后夹断焊球上的金属焊线,从而在芯片5的焊盘上形成了导电体6。在本实施例中,导电体6为铜球。
步骤5:进行塑封工艺,使塑封材料填充所述芯片与封装载体之间的空隙以及覆盖所述芯片,以形成塑封体。
如图1d所示,所述塑封料可以选择为环氧塑封料,将步骤4中形成的封装组件放置在塑封模具中,然后往塑封模具中注入环氧塑封料,从而使得环氧塑封料填充在芯片5与封装载体1之间的空隙,同时还覆盖在芯片5上,从而形成了包封芯片5的塑封体7,以保护芯片,使其不易受到外界因素的影响而损坏。
步骤6:去除所述封装载体,使所述第一金属层的第二表面被所述塑封体裸露,用于提供外部连接。
如图1e所示,在形成塑封体7之后,需要去除作为机械支撑作用的封装载体1,从而使第一金属层2的第二表面裸露在塑封体7的表面,以作为芯片5的外引脚,用于提供外部连接。当将图1e所示的芯片封装结构与外部电路或印刷电路板电连接时,第一金属层2的第二表面与外部电路或印刷电路板相接触并电连接。
如图1e所示,在本发明提供的芯片封装结构中,芯片5具有有源面,芯片5的有源面上设置有焊盘(未画出),所述焊盘是指与形成芯片5的硅材料接触的金属层,,通常为铝焊盘。导电体6设置在焊盘上,以与焊盘直接接触并电连接。具体导电体6可以为铜球,所述铜球通过凸点打线工艺形成。此外图1e所示的芯片封装结构还包括具有相对的第一表面与第二表面的第一金属层2、金属凸块3、位于金属凸块上的第一焊接层4以及塑封体7。芯片5的有源面朝向第一焊接层4,并通过导电体6与第一焊接层4电连接。塑封体7用于封装芯片5、导电体6、第一焊接层4、金属凸块3以及第一金属层2,且第一金属层2的第二表面被塑封体7裸露,以作为图1e所示的芯片封装结构的外引脚,用于提供外部连接。
此外,依据本发明实施例提供的芯片封装方法中,在完成步骤6之后,还包括在第一金属层2的第二表面上形成第二金属层8,如图1f所示,则本发明提供的芯片封装结构还包括位于第一金属层2的第二表面上的第二焊接层8。图1f所示的芯片封装结构通过第二焊接层8与外部电路焊接连接。
为了适合高密间距焊盘的芯片封装,在本发明提供的芯片封装方法中,用于与芯片5电连接的金属凸块3的尺寸通常需要做得比较小,如直接在金属凸块3的下表面直接形成与外部电路焊接的第二焊接层8,则由于芯片封装结构与外部电路之间不易被焊接(因为焊接区域太小)。因此,在本发明提供的芯片封装方法中,构成第一金属层2的每一个引脚的水平方向的截面积均需设计得大于位于其上的金属凸块3的水平方向的截面积。其中,所述水平方向为与第一金属层2与金属凸块3堆叠方向垂直的方向。
由上可见,在本发明提供的芯片封装方法中,先在封装载体上形成第一金属层,再在所述第一金属层上形成金属凸块,以及在金属凸块上上形成第一焊接层,然后将焊盘上直接电连接导电体的芯片以有源面朝向所述第一焊接层的方式,通过所述导电体电连接在第一焊接层上,最后经过塑封,使所述第一金属表面被塑封体裸露,以提供外部电连接。因此,所述芯片封装方法无需使用复杂的UBM工艺以及预成型的引线框架,提高了芯片封装的良率以及灵活性设计,且依据本发明提供的芯片封装结构具有较高的封装集成度和可靠性。
依照本发明的实施例如上文所述,这些实施例并没有详尽叙述所有的细节,也不限制该发明仅为所述的具体实施例。显然,根据以上描述,可作很多的修改和变化。本说明书选取并具体描述这些实施例,是为了更好地解释本发明的原理和实际应用,从而使所属技术领域技术人员能很好地利用本发明以及在本发明基础上的修改使用。本发明仅受权利要求书及其全部范围和等效物的限制。
Claims (13)
1.一种芯片封装方法,其特征在于,包括:
在封装载体的表面形成图案化的第一金属层;
在所述第一金属层的第一表面上形成多个金属凸块;
在所述金属凸块表面形成第一焊接层;
将芯片的有源面朝向所述第一焊接层,并通过导电体与所述焊接层电连接,所述导电体位于所述有源面的焊盘上。
进行塑封工艺,使塑封材料填充所述芯片与封装载体之间的空隙以及覆盖所述芯片,以形成塑封体;
去除所述封装载体,使所述第一金属层的第二表面被所述塑封体裸露,用于提供外部连接,所述第一表面与第二表面相对。
2.根据权利要求1所述的芯片封装方法,其特征在于,还包括:在将所述芯片通过导电体与所述第一焊接层电连接之前,通过凸点打线工艺在所述焊盘上形成所述导电体。
3.根据权利要求2所述的芯片封装方法,其特征在于,所述导电体为铜球。
4.根据权利要求1所述的芯片封装方法,其特征在于,所述封装载体包括机械支撑基板和位于所述机械支撑基板上的第二金属层,所述第一金属层形成于所述第二金属层上。
5.根据权利要求4所述的芯片封装方法,其特征在于,以所述第一金属层作为种子层,利用电镀工艺在所述第一金属层的第一表面上形成所述金属凸块。
6.根据权利要求1所述的芯片封装方法,其特征在于,所述第一金属层由多个引脚排列而成,多个所述金属凸块分别位于多个所述引脚上,且每一个所述引脚在水平方向的截面面积大于位于其上的所述金属凸块在水平方向的截面面积。
7.根据权利要求4所述的芯片封装方法,其特征在于,形成所述第一金属层的步骤包括:
以所述第二金属层作为种子层,利用电镀工艺在所述第二金属层上形成所述第一金属层。
8.根据权利要求1所述的芯片封装方法,其特征在于,还包括:在去除所述封装载体后,在所述第一金属层的第二表面形成第二焊接层,根据所述芯片封装方法形成的芯片封装结构通过所述第二焊接层与外部电路焊接连接。
9.一种芯片封装结构,其特征在于,包括:
芯片,具有有源面,所述有源面上设置有焊盘,
导电体,位于所述焊盘上,
图案化的第一金属层,具有相对的第一表面与第二表面,
金属凸块,位于所述第一金属层的第一表面上,
以及位于所述金属凸块表面的第一焊接层,
所述有源面朝向所述第一焊接层,并通过所述导电体与所述第一焊接层电连接,
塑封体,用于封装所述芯片、导电体、第一焊接层、金属凸块以及所述第一金属层,且所述第一金属层的第一表面被所述塑封体裸露,用于提供外部连接。
10.根据权利要求9所述的芯片封装结构,其特征在于,所述导电体为铜球。
11.根据权利要求10所述的芯片封装结构,其特征在于,所述金属凸块为铜块。
12.根据权利要求9所述的芯片封装结构,其特征在于,所述第一金属层由多个引脚排列而成,多个所述金属凸块分别位于多个所述引脚上,且每一个所述引脚在水平方向的截面面积大于位于其上的所述金属凸块在水平方向的截面积。
13.根据权利要求9所述的芯片封装结构,其特征在于,还包括位于所述第一金属层的第二表面上的第二焊接层,根据所述芯片封装结构通过所述第二焊接层与外部电路焊接连接。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
CN201610292628.2A CN105845585A (zh) | 2016-04-28 | 2016-04-28 | 一种芯片封装方法及芯片封装结构 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
CN201610292628.2A CN105845585A (zh) | 2016-04-28 | 2016-04-28 | 一种芯片封装方法及芯片封装结构 |
Publications (1)
Publication Number | Publication Date |
---|---|
CN105845585A true CN105845585A (zh) | 2016-08-10 |
Family
ID=56591276
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
CN201610292628.2A Pending CN105845585A (zh) | 2016-04-28 | 2016-04-28 | 一种芯片封装方法及芯片封装结构 |
Country Status (1)
Country | Link |
---|---|
CN (1) | CN105845585A (zh) |
Cited By (5)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
CN108807325A (zh) * | 2017-05-04 | 2018-11-13 | 无锡天芯互联科技有限公司 | 一种新型的芯片封装结构及其制作方法 |
CN110323141A (zh) * | 2019-04-15 | 2019-10-11 | 矽力杰半导体技术(杭州)有限公司 | 引线框架结构,芯片封装结构及其制造方法 |
CN110828318A (zh) * | 2019-11-20 | 2020-02-21 | 江苏上达电子有限公司 | 一种无凸点裸芯片高精密封装工艺 |
CN111354702A (zh) * | 2018-12-21 | 2020-06-30 | 深南电路股份有限公司 | 一种埋入式芯片及其制备方法 |
CN118471940A (zh) * | 2024-07-10 | 2024-08-09 | 青岛泰睿思微电子有限公司 | 基于钢板平台的面板级芯片封装结构及方法 |
Citations (7)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2007311492A (ja) * | 2006-05-17 | 2007-11-29 | Shinko Electric Ind Co Ltd | 半導体装置の製造方法 |
US20080105973A1 (en) * | 2006-11-06 | 2008-05-08 | Broadcom Corporation | Semiconductor assembly with one metal layer after base metal removal |
CN101989593A (zh) * | 2009-07-30 | 2011-03-23 | 全懋精密科技股份有限公司 | 封装基板及其制法及封装结构 |
CN103367180A (zh) * | 2012-03-27 | 2013-10-23 | 南茂科技股份有限公司 | 半导体封装结构及其制作方法 |
CN103943600A (zh) * | 2013-06-07 | 2014-07-23 | 珠海越亚封装基板技术股份有限公司 | 在芯片和基板之间的新型端接和连接 |
CN104124180A (zh) * | 2013-04-25 | 2014-10-29 | 南茂科技股份有限公司 | 芯片封装结构的制作方法 |
CN105097571A (zh) * | 2015-06-11 | 2015-11-25 | 矽力杰半导体技术(杭州)有限公司 | 芯片封装方法及封装组件 |
-
2016
- 2016-04-28 CN CN201610292628.2A patent/CN105845585A/zh active Pending
Patent Citations (7)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2007311492A (ja) * | 2006-05-17 | 2007-11-29 | Shinko Electric Ind Co Ltd | 半導体装置の製造方法 |
US20080105973A1 (en) * | 2006-11-06 | 2008-05-08 | Broadcom Corporation | Semiconductor assembly with one metal layer after base metal removal |
CN101989593A (zh) * | 2009-07-30 | 2011-03-23 | 全懋精密科技股份有限公司 | 封装基板及其制法及封装结构 |
CN103367180A (zh) * | 2012-03-27 | 2013-10-23 | 南茂科技股份有限公司 | 半导体封装结构及其制作方法 |
CN104124180A (zh) * | 2013-04-25 | 2014-10-29 | 南茂科技股份有限公司 | 芯片封装结构的制作方法 |
CN103943600A (zh) * | 2013-06-07 | 2014-07-23 | 珠海越亚封装基板技术股份有限公司 | 在芯片和基板之间的新型端接和连接 |
CN105097571A (zh) * | 2015-06-11 | 2015-11-25 | 矽力杰半导体技术(杭州)有限公司 | 芯片封装方法及封装组件 |
Non-Patent Citations (1)
Title |
---|
中国电子学会生产技术学分会丛书编委会: "《微电子封装技术》", 30 April 2003, 中国科学技术大学出版社 * |
Cited By (6)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
CN108807325A (zh) * | 2017-05-04 | 2018-11-13 | 无锡天芯互联科技有限公司 | 一种新型的芯片封装结构及其制作方法 |
CN111354702A (zh) * | 2018-12-21 | 2020-06-30 | 深南电路股份有限公司 | 一种埋入式芯片及其制备方法 |
CN110323141A (zh) * | 2019-04-15 | 2019-10-11 | 矽力杰半导体技术(杭州)有限公司 | 引线框架结构,芯片封装结构及其制造方法 |
CN110828318A (zh) * | 2019-11-20 | 2020-02-21 | 江苏上达电子有限公司 | 一种无凸点裸芯片高精密封装工艺 |
CN118471940A (zh) * | 2024-07-10 | 2024-08-09 | 青岛泰睿思微电子有限公司 | 基于钢板平台的面板级芯片封装结构及方法 |
CN118471940B (zh) * | 2024-07-10 | 2024-11-05 | 青岛泰睿思微电子有限公司 | 基于钢板平台的面板级芯片封装结构及方法 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
CN103715166B (zh) | 用于部件封装件的装置和方法 | |
CN103515362B (zh) | 堆叠式封装器件和封装半导体管芯的方法 | |
CN104064551B (zh) | 一种芯片堆叠封装结构和电子设备 | |
CN101252096B (zh) | 芯片封装结构以及其制作方法 | |
US7245008B2 (en) | Ball grid array package, stacked semiconductor package and method for manufacturing the same | |
CN102456677B (zh) | 球栅阵列封装结构及其制造方法 | |
CN104882417B (zh) | 集成无源倒装芯片封装 | |
CN103745931B (zh) | 引线框架和封装结构的形成方法 | |
US9064718B1 (en) | Pre-formed via array for integrated circuit package | |
CN103794587B (zh) | 一种高散热芯片嵌入式重布线封装结构及其制作方法 | |
CN105845585A (zh) | 一种芯片封装方法及芯片封装结构 | |
CN105621345A (zh) | Mems芯片集成的封装结构及封装方法 | |
CN103887256B (zh) | 一种高散热芯片嵌入式电磁屏蔽封装结构及其制作方法 | |
CN108010889A (zh) | 芯片封装结构及封装方法 | |
US9461009B1 (en) | Method and apparatus for assembling a semiconductor package | |
CN110211946A (zh) | 一种芯片封装结构及其制造方法 | |
US9153530B2 (en) | Thermal enhanced high density flip chip package | |
CN107946282A (zh) | 三维扇出型封装结构及其制造方法 | |
CN113410215A (zh) | 半导体封装结构及其制备方法 | |
CN105977233A (zh) | 芯片封装结构及其制造方法 | |
CN110211954A (zh) | 一种多芯片封装结构及其制造方法 | |
CN103915397B (zh) | 多裸晶、高电流晶圆级封装 | |
CN105428507A (zh) | 芯片封装结构及方法 | |
CN203787410U (zh) | 一种高散热芯片嵌入式电磁屏蔽封装结构 | |
CN213401181U (zh) | 一种芯片结构 |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
C06 | Publication | ||
PB01 | Publication | ||
C10 | Entry into substantive examination | ||
SE01 | Entry into force of request for substantive examination | ||
RJ01 | Rejection of invention patent application after publication |
Application publication date: 20160810 |
|
RJ01 | Rejection of invention patent application after publication |