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JP2011009514A - 半導体装置の製造方法 - Google Patents

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JP2011009514A
JP2011009514A JP2009152259A JP2009152259A JP2011009514A JP 2011009514 A JP2011009514 A JP 2011009514A JP 2009152259 A JP2009152259 A JP 2009152259A JP 2009152259 A JP2009152259 A JP 2009152259A JP 2011009514 A JP2011009514 A JP 2011009514A
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JP
Japan
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semiconductor device
main surface
conductive member
manufacturing
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JP2009152259A
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Michiaki Sugiyama
道昭 杉山
Takashi Miwa
孝志 三輪
Tomokazu Ishikawa
智和 石川
Tatsuya Hirai
達也 平井
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Renesas Electronics Corp
Original Assignee
Renesas Electronics Corp
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Publication date
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Abstract

【課題】ＰＯＰ型の半導体装置において、組み合わせる半導体パッケージの自由度を向上できる技術を提供する。
【解決手段】下段の実装基板である配線基板１Ｃに金属製の導電性部材３Ａを設け、上段の実装基板である配線基板２Ｃには平面で導電性部材３Ａと対応する位置でスルーホール７を設けてそのスルーホール７の側壁に配線を露出させる。それら導電性部材３Ａを対応する配線基板２Ｃ側のスルーホール７に挿入し、そのスルーホール７を導電性部材３Ｂで充填することで配線基板１Ｃと配線基板２Ｃとを電気的に接続する。配線基板２Ｃの主面側には、導電性部材３Ｂと電気的に接続し、上段の半導体部材３２が搭載される電極パッド４Ｂを形成し、電極パッド４Ｂは平面で下段の半導体チップ２２と重なる位置にも配置する。
【選択図】図４５

Description

本発明は、半導体装置の製造技術に関し、特に、半導体チップやチップ部品等を複数混載した半導体装置の製造に適用して有効な技術に関するものである。
半導体パッケージやチップ部品（抵抗、コンデンサおよびインダクタ等）等が搭載される実装基板（マザーボード）の小型化や、半導体システムの高速化等を目的として、様々な品種の半導体チップ（マイコンチップおよびメモリチップ等）やチップ部品を１つの半導体装置に混載するＭＣＭ（Multi Chip Module）型の半導体装置が開発されている。
このようなＭＣＭ型の半導体装置の構成としては、たとえば特開２００７−１２３４５４号公報（特許文献１）が示すように、半導体チップあるいはチップ部品を搭載した配線基板を複数準備し、一方の配線基板上に他方の配線基板を積層する、ＰＯＰ（Package On Package）型の半導体装置などがある。
また、他のＰＯＰ型の半導体装置の構成としては、たとえば特開２００８−２８８４９０号公報（特許文献２）が図２（Ｄ）にて示すように、ボール状の電極を介して、下段の配線基板（第１の基板１０）と上段の配線基板（第２の基板２０）とを電気的に接続し、この上段の配線基板上に別の半導体パッケージを搭載するものがある。
さらに、他のＰＯＰ型の半導体装置の構成としては、たとえば特開２００８−３００４９８号公報（特許文献３）が図１０（ｈ）にて示すように、下段の配線基板（第１配線層１０１）および上段の配線基板（第２配線層１０４）のそれぞれに電極（バンプ１１８）を形成しておき、これらを互いに接合する半導体装置がある。
特開２００７−１２３４５４号公報 特開２００８−２８８４９０号公報 特開２００８−３００４９８号公報
ＰＯＰ型の半導体装置は、予め良品として選別された半導体パッケージを準備し、要求される機能に応じてこれらの半導体パッケージを組合せるため、半導体装置の歩留まりを向上させることができることから、ＭＣＭ型の半導体装置の構成の一つとして有効とされている。
そこで、本発明者らは、ＰＯＰ型の半導体装置を製造するに当たり、まず上記特許文献１に開示された構成について検討した。
その結果、上記特許文献１に開示された構成の場合、下段側に配置された配線基板上に半導体チップあるいはチップ部品が搭載されているため、上段側に配置される配線基板に形成され、下段の配線基板と電気的に接続するための外部端子の配置箇所に制約が生じることがわかった。
そこで、本発明者らは、上記特許文献２に開示された構成について検討した。
上記特許文献２に開示された構成の場合、下段の配線基板（第１の基板１０）上に別の配線基板（第２の基板２０）を積層し、この配線基板（第２の基板２０）上に別の半導体パッケージ（電子部品５２）を搭載するため、積層する半導体パッケージ（電子部品５２）の外部端子の配置箇所を、下段の配線基板（第１の基板１０）に形成された電極パッドの位置に合わせなくても良い。すなわち、外部端子の配置箇所に制約が生じない。
しかしながら、上記特許文献２に開示された構成は、ボール状の電極を介して、下段の配線基板（第１の基板１０）と上段の配線基板（第２の基板２０）とを電気的に接続するものである。そのため、電極の高さ（大きさ）を、下段の配線基板上に搭載された半導体チップあるいはチップ部品の実装高さよりも高くしなければならない。これにより、隣り合う電極間のピッチも大きくなってしまい、配線基板の外形寸法を小さくすることが困難となる。
そこで、本発明者らは、上記特許文献３に開示された構成について検討した。
上記特許文献３に開示された構成の場合、下段の配線基板（第１配線層１０１）及び上段の配線基板（第２配線層１０４）のそれぞれに、Ａｕめっき膜が形成された電極（バンプ１１８）を設けておき、これらを互いに接合する構成のため、各電極の大きさ（水平方向の幅）を小さくすることができる。
しかしながら、上記特許文献３に開示された製造方法は、空隙（第２空隙１３５）が形成された接着層を準備し、電極がこの空隙内に位置するように接着層を下段及び上段の配線基板間に配置し、これらを加熱および加圧することで、それぞれの電極の接合部をこの接着層で覆うものである。
ところで、近年では、半導体装置の高機能化に伴い、半導体チップと電気的に接続される電極の数も増加する傾向に有る。そのため、複数の電極に対応する空隙を接着層に形成する際と、複数の電極を複数の空隙内にそれぞれ配置する際とに、高い位置合わせ精度が要求される。また、上記特許文献３は、各電極に対応する空隙を形成しなくてもよいことも説明しているが、この場合、下段の電極と上段の電極との間に接着層が介在し、下段の半導体パッケージと上段の半導体パッケージとの導通経路に生じる抵抗成分が高くなってしまう。これにより、半導体装置の動作速度の高速化にも対応することが困難となる。
本発明の１つの目的は、ＭＣＭ型の半導体装置において、組み合わせる半導体パッケージの自由度を向上できる技術を提供することにある。
本発明の他の１つの目的は、ＭＣＭ型の半導体装置の小型化を実現できる技術を提供することにある。
本発明の他の１つの目的は、ＭＣＭ型の半導体装置の信頼性を向上できる技術を提供することにある。
本発明の他の１つの目的は、ＭＣＭ型の半導体装置の動作速度の高速化を実現できる技術を提供することにある。
本発明の前記ならびにその他の目的と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。
本願において開示される発明のうち、代表的なものの概要を簡単に説明すれば、次のとおりである。
本発明による半導体装置の製造方法は、以下の工程を含む：
（ａ）第１主面、前記第１主面に形成された第１電極パッド、および前記第１主面とは反対側の第１裏面を有する第１基板を準備する工程；
（ｂ）第２主面、前記第２主面に形成された第２電極パッド、および前記第２主面とは反対側の第２裏面を有する第２基板を、前記第２基板の前記第２裏面が前記第１基板の前記第１主面と対向するように、前記第１基板上に配置する工程；
ここで、
前記（ｂ）工程では、前記第１基板もしくは前記第２基板の一方に形成され、前記第１基板と前記第２基板との間に配置された半導体チップの厚さよりも大きい高さから成る第１導電性部材を、前記第１基板もしくは前記第２基板の他方に形成されたスルーホール内に配置し、前記第１導電性部材を、前記スルーホール内に形成され、前記第１電極パッドもしくは前記第２電極パッドと電気的に接続されたスルーホール配線と電気的に接続する。
本願において開示される発明のうち、代表的なものによって得られる効果を簡単に説明すれば以下のとおりである。
（１）ＭＣＭ型の半導体装置において、組み合わせる半導体パッケージの自由度を向上できる。
（２）ＭＣＭ型の半導体装置の小型化を実現できる。
（３）ＭＣＭ型の半導体装置の信頼性を向上できる。
本発明の一実施の形態である半導体装置を形成するベース基板となる基板母体の主面側を示す平面図である。 本発明の一実施の形態である半導体装置を形成するベース基板となる基板母体の裏面側を示す平面図である。 本発明の一実施の形態である半導体装置を形成するサブ基板となる基板母体の主面側を示す平面図である。 本発明の一実施の形態である半導体装置を形成するサブ基板となる基板母体の裏面側を示す平面図である。 図１および図２に示した基板母体の製造方法を説明する要部断面図である。 図５に続く基板母体の製造工程中の要部断面図である。 図６に続く基板母体の製造工程中の要部断面図である。 図７に続く基板母体の製造工程中の要部断面図である。 図８に続く基板母体の製造工程中の要部断面図である。 図９に続く基板母体の製造工程中の要部断面図である。 図１０に続く基板母体の製造工程中の要部断面図である。 図１１に続く基板母体の製造工程中の要部断面図である。 図１２に続く基板母体の製造工程中の要部断面図である。 図１３に続く基板母体の製造工程中の要部断面図である。 図１４に続く基板母体の製造工程中の要部断面図である。 図１５に続く基板母体の製造工程中の要部断面図である。 図１６に続く基板母体の製造工程中の要部断面図である。 図１７に続く基板母体の製造工程中の要部断面図である。 図１８に続く基板母体の製造工程中の要部断面図である。 図１９に続く基板母体の製造工程中の要部断面図である。 図２０に続く基板母体の製造工程中の要部断面図である。 図２１に続く基板母体の製造工程中の要部断面図である。 図２２に続く基板母体の製造工程中の要部断面図である。 図２３に続く基板母体の製造工程中の要部断面図である。 図２４に続く基板母体の製造工程中の要部断面図である。 図２５に続く基板母体の製造工程中の要部断面図である。 図２６に続く基板母体の製造工程中の要部断面図である。 図２７に続く基板母体の製造工程中の要部断面図である。 図２８に続く基板母体の製造工程中の要部断面図である。 図３および図４に示した基板母体の製造方法を説明する要部断面図である。 図３０に続く基板母体の製造工程中の要部断面図である。 本発明の一実施の形態である半導体装置の製造方法を説明する要部断面図である。 図３２に続く半導体装置の製造工程中の要部断面図である。 本発明の一実施の形態である半導体装置の製造工程中の要部平面図である。 本発明の一実施の形態である半導体装置の製造工程中の要部断面図である。 図３３に続く半導体装置の製造工程中の要部断面図である。 本発明の一実施の形態である半導体装置の製造工程中の要部断面図である。 図３７に続く半導体装置の製造工程中の要部断面図である。 図３８に続く半導体装置の製造工程中の要部断面図である。 図３９に続く半導体装置の製造工程中の要部断面図である。 図４０に続く半導体装置の製造工程中の要部断面図である。 図４１に続く半導体装置の製造工程中の要部断面図である。 本発明の一実施の形態である半導体装置の製造工程中の要部断面図である。 本発明の一実施の形態である半導体装置の製造工程中の平面図である。 図４３に続く半導体装置の製造工程中の要部断面図である。 図４４に続く半導体装置の製造工程中の平面図である。 本発明の一実施の形態である半導体装置の要部断面図である。 本発明の一実施の形態である半導体装置を外部実装基板に搭載した際のシステムブロック図である。 本発明の一実施の形態である半導体装置の要部平面図である。 本発明の一実施の形態である半導体装置の要部平面図である。 本発明の一実施の形態である半導体装置の要部断面図である。 本発明の一実施の形態である半導体装置に含まれる半導体チップの上面側の平面図である。 本発明の一実施の形態である半導体装置に含まれる半導体チップの下面側の平面図である。 図５２のＡ−Ａ線における断面図である。 図２６に続く基板母体の製造工程中の要部断面図である。
［１］ ＜＜本願における記載形式、基本的用語および用語の説明＞＞
以下の実施の形態においては便宜上その必要があるときは、複数のセクションまたは実施の形態に分割して説明するが、特に明示した場合を除き、それらはお互いに無関係なものではなく、一方は他方の一部または全部の変形例、詳細、補足説明等の関係にある。
また、以下の実施の形態において、要素の数等（個数、数値、量、範囲等を含む）に言及する場合、特に明示した場合および原理的に明らかに特定の数に限定される場合等を除き、その特定の数に限定されるものではなく、特定の数以上でも以下でも良い。
さらに、以下の実施の形態において、その構成要素（要素ステップ等も含む）は、特に明示した場合および原理的に明らかに必須であると考えられる場合等を除き、必ずしも必須のものではないことは言うまでもない。また、実施例等において構成要素等について、「Ａからなる」、「Ａよりなる」と言うときは、特にその要素のみである旨明示した場合等を除き、それ以外の要素を排除するものでないことは言うまでもない。
同様に、以下の実施の形態において、構成要素等の形状、位置関係等に言及するときは、特に明示した場合および原理的に明らかにそうでないと考えられる場合等を除き、実質的にその形状等に近似または類似するもの等を含むものとする。このことは、上記数値および範囲についても同様である。
また、材料等について言及するときは、特にそうでない旨明記したとき、または、原理的または状況的にそうでないときを除き、特定した材料は主要な材料であって、副次的要素、添加物、付加要素等を排除するものではない。たとえば、シリコン部材は特に明示した場合等を除き、純粋なシリコンの場合だけでなく、添加不純物、シリコンを主要な要素とする２元、３元等の合金（たとえばＳｉＧｅ）等を含むものとする。
また、本実施の形態を説明するための全図において同一機能を有するものは原則として同一の符号を付し、その繰り返しの説明は省略する。
また、本実施の形態で用いる図面においては、平面図であっても図面を見易くするために部分的にハッチングを付す場合がある。
以下、本発明の実施の形態を図面に基づいて詳細に説明する。
［２］ ＜＜半導体装置の説明＞＞
図４６は完成した半導体装置（半導体システム）ＳＤＳの上面側の平面図、図４５は図４６のＡ−Ａ線における断面図である。
本発明の代表的な実施の形態における半導体装置の構成は、図４５に示すように、ベースとなる配線基板（ベース基板、インタポーザ）１Ｃ上に半導体チップ（チップ）２２が搭載されている。また、この配線基板１Ｃ上には、この半導体チップ２２を覆うように、付属の配線基板（サブ基板、インタポーザ）２Ｃが配置されている。また、上段側に位置する配線基板２Ｃは、配線基板２Ｃの表裏を貫通するスルーホール内に充填された導電性部材３Ｂと、配線基板１Ｃの上面（主面、表面）に形成された導電性部材３Ａとを介して、下段側の配線基板１Ｃと電気的に接続されている。また、下段側の配線基板１Ｃと上段側の配線基板２Ｃとの間には、半導体チップ２２を封止するように、モールド樹脂（封止体）２９が形成されている。また、下段側の配線基板１Ｃの下面（裏面、実装面）には、外部端子となる複数のバンプ電極３０が形成されている。さらに、上段側の配線基板２Ｃ上には、別に準備しておいた半導体チップ、半導体チップが搭載された半導体パッケージ、あるいはチップ部品などの半導体部材３２が搭載されている。なお、モールド樹脂（封止体）２９の一部は、半導体チップ２２と上段側の配線基板２Ｃとの間にも形成される。そのため、たとえ配線基板２Ｃの厚さを薄くしたとしても、半導体部材３２を搭載するときの荷重により配線基板２Ｃが撓む問題を抑制することができる。また、配線基板２Ｃ上に搭載する半導体部材３２の種類を変えることにより、様々な半導体システムを構築することが可能である。
［３］ ＜＜ベース基板の説明＞＞
次に、本実施の形態における配線基板１Ｃの詳細について説明する。
図１はベースとなる複数の配線基板（パッケージ領域）１Ｃが形成された多数個取り基板の上面（主面、表面）側の平面図、図２は図１に示す多数個取り基板の下面（裏面、実装面）側の平面図である。
ベースとなる、１つあたりの配線基板１Ｃの平面形状は、図１に示すように、矩形状から成り、本実施の形態では四角形である。また、配線基板１Ｃの材料は、たとえば、ガラス繊維に樹脂を含浸させた、いわゆる、ガラス・エポキシ樹脂から成る。また、図１に示すように、配線基板１Ｃの上面（表面）における中央部には、後に搭載される半導体チップ２２と電気的に接続される電極パッド（ボンディングリード）３Ｃが形成されている。この電極パッド３Ｃは、配線基板１Ｃの各辺に沿って複数形成されている。また、この複数の電極パッド３Ｃの周囲、言い換えると、電極パッド３Ｃよりも配線基板１Ｃの周縁部側には、図４３に示すように、複数の電極パッド（ランド）１５Ａが形成されている。この電極パッド１５Ａは、配線基板１Ｃの各辺に沿って、複数列にわたって形成されており、図４８のシステムブロック図に示すように、複数の電極パッド３Ｃとそれぞれ電気的に接続されている。また、配線基板１Ｃの上面には、電極パッド１５Ａ、３Ｃそれぞれの一部（表面）を露出するように、ソルダレジスト（絶縁膜、主面用絶縁膜）１６（図２９も参照）が形成されている。また、このソルダレジスト１６から露出する電極パッド１５Ａの表面には、図３２に示すように、導電性部材３Ａが形成されている。なお、本実施の形態では、この導電性部材３Ａは、ポスト状（柱状）に形成されており、たとえば銅（Ｃｕ）から成る。さらに、このソルダレジスト１６上には、導電性部材３Ａの一部（先端部）を露出し、導電性部材３Ａの側面を覆うように、追加でソルダレジスト（絶縁膜、補強用絶縁膜）１６Ｄが形成されている。この理由は、電極パッド１５Ａに形成される導電性部材３Ａの高さが、配線基板１Ｃの上面において、複数の電極パッド１５Ａの内側に位置するチップ搭載領域に搭載される半導体チップの実装高さよりも大きいからである。しかしながら、導電性部材３Ａの直径は、電極パッド１５Ａにおいて、ソルダレジスト１６の開口部から露出する面積に相当するため、導電性部材３Ａの形状は、細長い円柱形状となる。そこで、本実施の形態では、ソルダレジスト１６Ｄによりこの導電性部材３Ａの一部を支持している。これにより、導電性部材３Ａを補強することができる。
一方、配線基板１Ｃの下面（実装面）には、図２に示すように、複数の電極パッド（ランド）４Ａが形成されている。また、この複数の電極パッド４Ａは、配線基板１Ｃの各辺に沿って、複数列にわたって形成されており、図４８のシステムブロック図に示すように、複数の電極パッド３Ｃとそれぞれ電気的に接続されている。さらに、配線基板１Ｃの下面には、電極パッド４Ａの一部（表面）を露出するように、ソルダレジスト（絶縁膜、裏面用絶縁膜）１６が形成されている。
また、配線基板１Ｃは、図示しないが、複数の配線層を有しており、本実施の形態では４層から成る。また、電極パッド（ボンディングリード）３Ｃおよび電極パッド（ランド）１５Ａのそれぞれは、１層目（最上層）の配線層に形成された配線（配線パターン）の一部から成り、電極パッド（ランド）４Ａは、４層目（最下層）の配線層に形成された配線（配線パターン）の一部から成る。
［４］ ＜＜サブ基板の説明＞＞
次に、本実施の形態における配線基板２Ｃの詳細について、説明する。
図３はサブとなる複数の配線基板（パッケージ領域）２Ｃが形成された多数個取り基板の上面（主面、表面）側の平面図であり、図４は図３に示す多数個取り基板の下面（裏面、実装面）側の平面図である。
１つ当たりの配線基板２Ｃの平面形状は、図３に示すように、矩形状から成り、本実施の形態では四角形である。また、配線基板２Ｃの材料は、たとえば、ガラス繊維に樹脂を含浸させた、いわゆるガラス・エポキシ樹脂から成る。また、配線基板２Ｃの上面（表面）には、複数の電極パッド（ランド、ボンディングリード）４Ｂが形成されている。なお、電極パッド４Ｂは、図４３に示すように、後に下段側の配線基板１Ｃ上に搭載される半導体チップ２２と平面的に重なる領域にも形成されている。また、配線基板２Ｃの上面には、電極パッド４Ｂの一部（表面）を露出するように、ソルダレジスト（絶縁膜、主面用絶縁膜）１６が形成されている。そのため、後の工程において、この付属の配線基板２Ｃを、半導体チップ２２が搭載されたベースとなる配線基板１Ｃ上に配置することで、ベースとなる配線基板１Ｃとは外形サイズが異なる半導体部材（半導体チップ、半導体パッケージ、あるいはチップ部品）や、半導体チップ２２と平面的に重なる領域に形成された外部端子を有する半導体部材を、半導体チップ２２上に搭載することができるようになる。
また、配線基板２Ｃの下面には、ソルダレジスト（絶縁膜、裏面用絶縁膜）１６（図２９参照）が形成されている。
また、配線基板２Ｃは、図示しないが、複数の配線層を有しており、本実施の形態では２層から成る。また、電極パッド（ランド）４Ｂは、１層目（最上層）の配線層に形成された配線（配線パターン）の一部から成る。配線基板２Ｃには、表裏を貫通するスルーホール７が形成されており、このスルーホール７の側壁に２層目（最下層）の配線層に形成された配線９が露出している（図３１参照）。詳細は後述するが、前述のベース基板である配線基板１Ｃに形成された導電性部材３Ａは、その配線基板２Ｃに形成されたスルーホール７内に挿入され、さらにスルーホール７内が導電性部材３Ｂで充填されることにより、導電性部材３Ａは、導電性部材３Ｂを介して、スルーホール７の側壁に露出した配線９と電気的に接続される。それにより、配線基板１Ｃと配線基板２Ｃとが電気的に接続される。また、ベース基板である配線基板１Ｃに形成された導電性部材３Ａと平面的に重なる位置に形成された電極パッド４Ｂは、図３９および図４３に示すように、スルーホール７の内部に導電性部材３Ｂを充填することで形成される。この時、本実施の形態では、サブ基板である配線基板２Ｃの上面と同じ高さ、または上面から突出するように、スルーホール７内に導電性部材３Ｂを充填している。これにより、導電性部材３Ａの上部も、電極パッドとして使用することができ、配線基板２Ｃに搭載できる半導体部材の汎用性を広げることができる。
ここで、図４８のシステムブロック図に示すように、本実施の形態では、配線基板１Ｃ上に搭載される半導体チップ２２が、外部ＬＳＩ３３からの信号に基づいて、配線基板２Ｃ上に搭載される半導体部材３２を制御する。また、半導体部材３２を動作させるために必要とする電源電位および基準電位も、配線基板１Ｃを介して外部ＬＳＩ３３から半導体部材３２に供給する。そのため、本実施の形態では、配線層の数が配線基板２Ｃの配線層の数よりも多い配線基板１Ｃを使用している。
［５］ ＜＜半導体チップの説明＞＞
次に、配線基板１Ｃ上に搭載される半導体チップ２２の詳細について、説明する。
図５２は配線基板１Ｃ上に搭載される半導体チップ２２の上面（表面、主面）側における平面図、図５３は図５２に示す上面とは反対側の下面（裏面）側の平面図、図５４は図５２のＡ−Ａ線における断面図である。
半導体チップ２２の平面形状は、図５２に示すように、矩形状から成り、本実施の形態では四角形である。また、半導体チップ２２の材料は、たとえばシリコン（Ｓｉ）から成る。また、半導体チップ２２の上面（主面）には、半導体チップ２２の各辺に沿って、複数の電極パッド２２Ａが形成されている。また、半導体チップ２２の中央部には、回路素子（半導体素子）２２Ｂが形成されており、図示しないが、この回路素子２２Ｂの周囲に形成された複数の電極パッド２２Ａは、半導体チップ２２内に形成された配線を介してこの回路素子２２Ｂと電気的に接続されている。また、この回路素子は、図５４に示すように、半導体チップ２２の上面側に形成されている。そして、本実施の形態における半導体チップ２２は、たとえばコントローラ系の半導体チップであり、この回路素子２２Ｂは、図４８に示すように、この回路素子２２Ｂと、完成した半導体装置（半導体システム）ＳＤＳの外部に設けられた外部ＬＳＩ３３との間で信号の入出力を行うための外部インタフェース、およびこの回路素子２２Ｂと、この半導体装置の内部に設けられる半導体部材３２との間で信号の入出力を行うための内部インタフェースを有している。
一方、半導体チップ２２の上面とは反対側の下面（裏面）の平面形状は、図５３に示すように、矩形状から成り、本実施の形態では、上面側と同様に四角形である。
［６］ ＜＜半導体装置（半導体システム）ＳＤＳの製造方法についての説明＞＞
次に、本実施の形態の半導体装置（半導体システム）ＳＤＳの製造方法について、以下に説明する。なお、前述のように、本実施の形態の半導体装置は、ＭＣＭ型の一種であるＰＯＰ（Package On Package）型の半導体装置である。また、図１〜図４は、このＰＯＰ型の半導体装置の製造に用いられる配線基板の平面図であり、図１および図２は、それぞれ下段の配線基板１Ｃとなる基板母体１の主面側および裏面側の平面図であり、図３および図４は、それぞれ配線基板１Ｃに積層される上段の配線基板２Ｃとなる基板母体２の主面側および裏面側の平面図である。また、図１〜図４では、１つの配線基板１Ｃもしくは配線基板２Ｃとなる領域の主面側もしくは裏面側を拡大して示している。
図１〜図４に示す基板母体１、２は、ＭＡＰ（Mold Array Package）方式の基板母体となっており、配線基板１Ｃもしくは配線基板２Ｃとなる領域が複数配列され、１枚の基板母体１、２から複数の配線基板１Ｃもしくは配線基板２Ｃを取得できる構造となっている。基板母体１、２には、それぞれガイドホール１Ａおよびガイドホール２Ａが複数設けられており、詳細は後述するが、基板母体１の主面と基板母体２の裏面とを対向させ、対応するガイドホール１Ａとガイドホール２Ａとを貫通するようにガイドを通すことにより、配線基板１Ｃとなる領域と配線基板２Ｃとなる領域とが、それぞれ対応するもの同士で対向する状態となる。
基板母体１（各配線基板１Ｃとなる領域）の主面側には、金属製の導電性部材３Ａが複数形成されている。対応する配線基板１Ｃとなる領域と配線基板２Ｃとなる領域とを平面で重ね合わせた時に、これら導電性部材３Ａは、基板母体２（各配線基板２Ｃとなる領域）を貫通するように形成されたスルーホール７（電極パッド４Ｂ）とそれぞれ１対１で対応した位置に配置されている。これら導電性部材３Ａとスルーホール７（電極パッド４Ｂ）とを対応するもの同士で電気的に接続することにより、配線基板１Ｃと配線基板２Ｃとが電気的に接続されることになるが、詳細については、本実施の形態の半導体装置の製造工程を説明する中で併せて説明する。また、基板母体１の主面側には、半導体チップ搭載用の電極パッド（ボンディングリード）３Ｃが形成されている。
基板母体１の裏面には、本実施の形態の半導体装置を外部に電気的に接続するための電極パッド４Ａが形成され、基板母体２の主面には、半導体チップあるいはチップ部品搭載用の電極パッド４Ｂが形成されている。また、基板母体１、２中には、配線基板１Ｃとなる領域毎あるいは配線基板２Ｃとなる領域毎に配線層が形成されており、この配線層によって、導電性部材３Ａと電極パッド４Ａとが電気的に接続され、導電性部材３Ｂと電極パッド４Ｂとが電気的に接続されている。
次に、上記基板母体１の製造工程について、図５〜図３１を用いて説明する。図５〜図３１では、基板母体１の製造過程における要部断面を示している。
まず、主面および裏面の両面に銅薄膜５が成膜された絶縁性のコア材６を用意する（図５参照）。その材質としては、ガラス・エポキシ樹脂、ＢＴレジンあるいはアラミド不織布材等を例示することができる。
次いで、このコア材６の主面と裏面とを貫通するスルーホール７をドリルまたはレーザー加工により形成する（図６参照）。次いで、めっき法により、スルーホール７の壁面に銅膜５Ａを成膜し、主面側の銅薄膜５と裏面側の銅薄膜５とをスルーホール７内の銅膜５Ａによって電気的に接続する（図７参照）。次いで、ドライフィルムからなるフォトレジスト膜８をコア材６の主面および裏面の両面に貼付（図８参照）した後に、フォトリソグラフィ技術により、このフォトレジスト膜８をパターニングする（図９参照）。次いで、残ったフォトレジスト膜８をマスクとしてコア材６の両面の銅薄膜５をエッチングすることにより、銅薄膜５をパターニングする。ここまでの工程により、コア材６の両面に配線９からなる１層目の配線層を形成することができる（図１０参照）。また、コア材６の両面の配線層は、スルーホール７内の銅膜５Ａを介して電気的に接続された構造とすることができる。
次に、フォトレジスト膜８を剥離（図１１参照）した後、コア材６の両面に絶縁層１０を堆積する。また、この絶縁層１０により、スルーホール７を埋め込む（図１２参照）。絶縁層１０の材質としては、コア材６と同様のガラス・エポキシ樹脂、ＢＴレジンあるいはアラミド不織布材等を例示することができる。
次に、レーザー加工により、コア材６の両面の絶縁層１０に一部の配線９に達する開口部１１を形成する（図１３参照）。次いで、無電解めっき法により、コア材６の両面に銅膜１２を成膜する（図１４参照）。この時、銅膜１２は、開口部１１内にも成膜され、開口部１１の底部にて銅膜１２と配線９とが接続される。次いで、ドライフィルムからなるフォトレジスト膜１３をコア材６の主面および裏面の両面に貼付（図１５参照）した後に、フォトリソグラフィ技術により、このフォトレジスト膜１３をパターニングする（図１６参照）。次いで、残ったフォトレジスト膜１３をマスクとし、銅膜１２をシード層とした電解めっき法により、銅膜１２上に選択的に銅膜１４を成長させる（図１７参照）。次いで、フォトレジスト膜１３を剥離（図１８参照）した後、ドライフィルムからなるフォトレジスト膜１８をコア材６の主面および裏面の両面に貼付する（図１９参照）。次いで、フォトリソグラフィ技術により、主面側のフォトレジスト膜１８をパターニングし、主面側の銅膜１４上のフォトレジスト膜１８に選択的に銅膜１４に達する開口部１９を形成する（図２０参照）。次いで、残ったフォトレジスト膜１８をマスクとし、開口部１９下の銅膜１４をシード層としためっき法により、その銅膜１４上に選択的に銅膜を成長させることにより、図１を用いて説明した導電性部材３Ａを形成する（図２１参照）。
次に、フォトレジスト膜１８を剥離（図２２参照）した後、無電解エッチング法により銅膜１２をエッチングし、残った銅膜１２および銅膜１４から配線１５を形成する。なお、配線１５の一部は、前述の電極パッド１５Ａもしくは電極パッド１５Ｂとなる。ここまでの工程により、コア材６の両面に配線１５からなる２層目の配線層を形成することができる（図２３参照）。配線１５の一部は、配線９と接続した構造となる。
次に、コア材６の両面にソルダレジスト１６を印刷する（図２４参照）。次いで、そのソルダレジスト１６をフォトリソグラフィ技術によりパターニングし、ソルダレジスト１６に配線１５の一部に達する開口部１７を形成する（図２５参照）。ここで、コア材６の主面側において、開口部１７の底部に露出した配線１５の一部は、前述の基板母体１の半導体チップ搭載用の電極パッド３Ｃとなる（図２５での図示は省略）。また、コア材６の裏面側において、開口部１７の底部に露出した配線１５は、前述の基板母体１の電極パッド４Ａとなる。
次に、コア材６の主面側にソルダレジスト１６Ｄを印刷する（図２６参照）。このソルダレジスト１６Ｄは、表面がポスト状の導電性部材３Ａの頂部と揃うような厚さとする。また、ソルダレジスト１６Ｄの膜厚は、後の工程で配線基板１Ｃに搭載される半導体チップ２２よりも厚くなるようにする。
次いで、そのソルダレジスト１６Ｄをフォトリソグラフィ技術によりパターニングし、後の工程で半導体チップ２２が搭載される領域のソルダレジスト１６Ｄを除去することで、図３２に示すような基板母体１を製造する。残ったソルダレジスト１６Ｄは、平面で半導体チップ２２が搭載される領域を囲むパターンとなり、さらに、後の工程で半導体チップ２２が搭載された領域へモールド樹脂（封止体）２９を注入するための注入経路（詳細は図４１を用いて後述する）が設けられる。このように、ポスト状の導電性部材３Ａは、先端部を除いて周囲がソルダレジスト１６ばかりでなく、ソルダレジスト１６Ｄによっても覆われ、封止されている。そのため、導電性部材３Ａの高さが高くなっても、ソルダレジスト１６、１６Ｄが周囲を補強する構造となり、導電性部材３Ａを倒れ難くすることができる。
次に、ドライフィルムからなるフォトレジスト膜１６Ａをコア材６の主面および裏面の両面に貼付した後に、フォトリソグラフィ技術により、このフォトレジスト膜１６Ａをパターニングし、導電性部材３Ａ上のフォトレジスト膜１６Ａに開口部１６Ｂを形成する（図２７参照）。次いで、残ったフォトレジスト膜１６Ａをマスクとし、導電性部材３Ａ（銅膜）をシード層とした電解めっき法により、導電性部材３Ａ上の開口部１６Ｂ内に選択的に銅膜を成長させ、導電性部材３Ａを高くする（図２８参照）。次いで、フォトレジスト膜１６Ａを剥離する。
次いで、ドリル加工により、コア材６を貫通する前述のガイドホール１Ａ、２Ａ（図１および図２参照）を形成し、図２９に示すような基板母体１を製造する。この時、ソルダレジスト１６の表面からの導電性部材３Ａの突出高さは、配線基板１Ｃに搭載される半導体チップ２２がバンプ電極を用いて配線基板１Ｃに接合（フリップチップ接続）される場合には、配線基板１Ｃに搭載時の半導体チップ２２の高さ（ソルダレジスト１６の表面から半導体チップ２２の裏面までの高さ）より高くなるようにする。また、導電性部材３Ａのソルダレジスト１６Ｄからの突出量（突出高さ）は、配線基板２Ｃ（後述する基板母体２）の厚さより小さくする。
上記のような工程で製造される基板母体１であるが、配線基板１Ｃとなる基板母体１を製造する際に絶縁層１０および配線１５を形成する工程を繰り返してさらに多層構造を形成したりしてもよい。
また、前述のソルダレジスト１６Ｄを印刷し、そのソルダレジスト１６Ｄをフォトリソグラフィ技術によりパターニングして、後の工程で半導体チップ２２が搭載される領域のソルダレジスト１６Ｄを除去した工程（図２６参照）の後、ブラスト処理によってソルダレジスト１６Ｄを薄くし、ソルダレジスト１６Ｄの表面から導電性部材３Ａを突出させてもよい（図５５参照）。ただし、ブラスト処理後のソルダレジスト１６Ｄの厚さが、後の工程で配線基板１Ｃに搭載される半導体チップ２２よりも厚くなるように、予めソルダレジスト１６Ｄは厚く印刷しておく。
次に、上記基板母体２の製造工程について、図３０および図３１を用いて説明する。図３０および図３１では、基板母体２の製造過程における要部断面を示している。
基板母体２の製造工程は、図５〜図１０を用いて前述した基板母体１の製造工程における、配線９（１層目の配線層）を形成する工程までは同様である。その後、コア材６の両面にソルダレジスト１６を印刷する（図３０参照）。この時、スルーホール７上にはソルダレジスト１６を印刷しないようにし、スルーホール７の側壁の配線９を露出させる。
次に、そのソルダレジスト１６をフォトリソグラフィ技術によりパターニングし、ソルダレジスト１６に配線９の一部に達する開口部１７を形成し、基板母体２を製造する（図３１参照）。ここで、コア材６の主面側において、開口部１７の底部に露出した配線９は、電極パッド（ランド、ボンディングリード）４Ｂとなる。
次に、上記のような工程を経て製造された基板母体１、２を用いて、本実施の形態のＰＯＰ型の半導体装置を製造する工程について、図３２〜図４６を用いて説明する。
まず、基板母体１を用意する（図３２参照）。次いで、基板母体１の主面における、各配線基板１Ｃとなる領域に半導体チップ２２を搭載する（図３３参照）。ここで、図３４は、隣接する２つの配線基板１Ｃとなる領域１Ｂを拡大して図示した平面図である。図３３および図３４に示す例では、半導体チップ２２は、表面に形成されたボンディングパッド（図示は省略）上にバンプ電極（突起電極）２３が形成され、このバンプ電極２３が電極パッド３Ｃと接合されることによって各配線基板１Ｃとなる領域に搭載される。この時、半導体チップ２２は、素子の形成された表面側が基板母体１と対向して搭載されることになる。
基板母体１、２を製造する工程を説明する中でも述べたが、図３５に示すように、ソルダレジスト１６Ｄの表面からの導電性部材３Ａ突出高さＨ１は、ベース基板となる領域に搭載された半導体チップ２２の高さ（半導体チップ２２の搭載領域におけるソルダレジスト１６の表面から半導体チップ２２の裏面までの高さ）Ｈ２より高くなっている。
次に、半導体チップ２２と基板母体１との間にアンダーフィル樹脂２４を塗布（図３６参照）した後、加熱圧着用のステージ２５に基板母体１を載置する（図３７参照）。この時、搭載された基板母体１は、裏面側がステージ２５と対向し、ステージ２５に備え付けられたガイドピン２６を基板母体１のガイドホール１Ａ（図１および図２参照）に通すことで、基板母体１のステージ２５上での位置決めをすることができる。次いで、基板母体２を用意する（図３７参照）。
次に、基板母体２をステージ２５に載置する（図３８参照）。この時、基板母体２は、導電性部材３Ｂが形成された裏面側が基板母体１と対向させられ、基板母体２のガイドホール２Ａにガイドピン２６が通されることで、ステージ２５上での位置が決定され、基板母体１におけるソルダレジスト１６Ｄから突出した複数の導電性部材３Ａが、各々対応する基板母体２におけるスルーホール７に挿入された状態となる。さらに、前述のように、導電性部材３Ａのソルダレジスト１６Ｄからの突出量（突出高さ）は、配線基板２Ｃ（後述する基板母体２）の厚さより小さくしてあることから、複数の導電性部材３Ａの先端は、基板母体２の主面から突出せず、スルーホール７内に位置することになる。次の工程でスルーホール７内に導電性部材を充填するが、導電性部材３Ａの先端が基板母体２の主面から突出していないことから、スルーホール７内に充填された導電性部材を半導体チップあるいはチップ部品搭載用の電極パッド（ランド）４Ｂとして用いることが可能となる。それにより、配線基板２Ｃの主面において、半導体チップあるいはチップ部品搭載用の領域を広く確保することが可能となる。また、基板母体１、２のステージ２５上での位置が決定されると、基板母体１に区画された複数の配線基板１Ｃとなる領域は、それぞれが対応する基板母体２に区画された複数の配線基板２Ｃとなる領域と１対１で対向する状態となる。また、基板母体２がステージ２５に載置されると、基板母体１におけるポスト状の導電性部材３Ａの周囲を覆うソルダレジスト１６Ｄの表面が、基板母体２の裏面と接する状態となる。
次に、基板母体２のスルーホール７に導電性部材３Ｂを充填する（図３９参照）。本実施の形態において、この導電性部材３Ｂとしては、はんだ（鉛フリーはんだを含む）もしくは銀（Ａｇ）、銅（Ｃｕ）、またはこれらの合金（Ａｇ−Ｃｕ）などの導電性ペーストを用いることを例示することができる。なお、図３９では、基板母体２のスルーホール７付近の拡大断面も併せて示している。前述したように、この導電性部材３Ｂをスルーホール７に充填することにより、ベース基板である配線基板１Ｃに形成された導電性部材３Ａと平面的に重なる位置となる電極パッド４Ｂを形成することができる。すなわち、導電性部材３Ａの上部も、電極パッドとして使用することができるようになり、配線基板２Ｃに搭載できる半導体部材の汎用性を広げることができる。
次に、加熱ツール２７を用い、基板母体２を裏面側より加熱および加圧することにより、導電性部材３Ａと導電性部材３Ｂとを熱圧着（接合）し、これらを電気的に接続する（図４０参照）。
次に、基板母体１と基板母体２との間にモールド樹脂２９を注入し、基板母体１と基板母体２との間を樹脂封止する封止体を形成する（図４１参照）。なお、図４１では、１つの半導体チップ２２の付近の拡大断面も併せて図示している。モールド樹脂２９は、前述のソルダレジスト１６Ｄに設けられ注入経路１６Ｃを経て半導体チップ２２が搭載された領域へ注入および充填される。先に説明したように、モールド樹脂２９の一部は、半導体チップ２２と基板母体２（配線基板２Ｃ）との間にも形成されるので、たとえ基板母体２（配線基板２Ｃ）の厚さを薄くしたとしても、後の工程で半導体部材３２（詳細は図４５および図４６を用いて後述する）を搭載する時の荷重により基板母体２（配線基板２Ｃ）が撓む問題を抑制することが可能となる。また、前述のように、導電性部材３Ａの周囲を覆うソルダレジスト１６Ｄが基板母体２（配線基板２Ｃ）の裏面と接しているので、仮に半導体チップ２２と基板母体２（配線基板２Ｃ）との間にモールド樹脂２９が形成されていなくても、基板母体２（配線基板２Ｃ）の裏面と接したモールド樹脂２９が基板母体２（配線基板２Ｃ）を支持する構成となる。この構成によっても、基板母体２（配線基板２Ｃ）を撓み難くすることができる。
次いで、モールド金型から樹脂封止された基板母体１、２を取り出し、はみ出したモールド樹脂２９を除去し成形する。
次に、基板母体１の電極パッド４Ａの各々上にはんだボールを配置し、リフロー処理を施すことによりはんだボールを電極パッド４Ａと接合し、バンプ電極（外部端子）３０を形成する（図４２参照）。
次に、配線基板１Ｃとなる領域および配線基板２Ｃとなる領域の平面外形に沿って、基板母体１、２を切断し、個々の配線基板１Ｃおよび配線基板２Ｃの組に個片化する（図４３参照）。ここで、図４４は、個々の配線基板１Ｃおよび配線基板２Ｃの組に個片化後の平面図である。この図４４に示すように、本実施の形態では、基板母体１、２は、一括して切断されることから、配線基板１Ｃおよび配線基板２Ｃの平面外形寸法は等しくなる。また、本実施の形態では、導電性部材３Ｂと電気的に接続する電極パッド４Ｂは、平面で半導体チップ２２と重なる位置にも配置されている。すなわち、配線基板２Ｃにおいては、平面で下段の半導体チップ２２と重なる位置でもチップあるいはチップ部品等を搭載することが可能となる。それにより、配線基板１Ｃおよび配線基板２Ｃの外形サイズを大型化することなく、配線基板２Ｃに配置する電極パッド４Ｂ（スルーホール７に導電性部材３Ｂを充填して形成した電極パッド４Ｂを含む）の数を増やすことが可能となる。また、電極パッド４Ｂの数が同じであるならば、配線基板１Ｃおよび配線基板２Ｃの外形サイズを小型化することができるので、本実施の形態の半導体装置（半導体システム）ＳＤＳについても小型化することが可能となる。
次に、外部接続用の電極としてバンプ電極３１が形成された半導体部材３２を用意する。次いで、そのバンプ電極３１を配線基板２Ｃの電極パッド４Ｂに接続することで半導体部材３２を配線基板２Ｃに搭載および電気的に接続し、本実施の形態の半導体装置（半導体システム）ＳＤＳを製造する。図４６は、半導体部材３２を配線基板２Ｃに搭載した時点での平面図である。本実施の形態によれば、平面で下段の半導体チップ２２と重なる領域でも、上段の半導体部材３２は配置することができる。図４６では、半導体部材３２の平面外形が配線基板１Ｃおよび配線基板２Ｃの平面外形とほぼ同一である場合を図示しているが、半導体部材３２の平面外形の方が小さくなっていてもよい。
ここで、図４７は、本実施の形態のＰＯＰ型の半導体装置の要部断面図であり、図４８は、本実施の形態のＰＯＰ型の半導体装置をマザーボード等の外部実装基板に搭載した際のシステムブロック図の一例である。
下層の配線基板１Ｃに搭載された半導体チップ２２は、ＳＯＣ（System On Chip）型のチップであって画像処理等の論理処理を行い、上層の配線基板２Ｃに搭載された半導体部材３２は、メモリチップであって下段の半導体チップ２２が行う論理処理の際にワークＲＡＭとして用いられることを例示できる。半導体チップ２２と半導体部材３２との間では、バンプ電極２３、配線９、１５、および導電性部材３Ａ、３Ｂを介して信号の授受が行われる。半導体チップ２２と外部ＬＳＩ３３との間では、バンプ電極２３、配線９、１５、およびバンプ電極３０を介して信号の授受が行われる。半導体チップ２２への電源電位（ＶＤＤ）および基準電位（ＧＮＤ）の供給は、バンプ電極３０および配線９、１５を介して行われ、半導体部材３２への電源電位（ＶＤＤ）および基準電位（ＧＮＤ）の供給は、バンプ電極３０、導電性部材３Ａ、３Ｂ、電極パッド４Ｂおよび配線９、１５を介し、半導体チップ２２は介さずに行われる。
また、配線基板２Ｃへは、複数の半導体チップ（マイコンチップおよびメモリチップ等）あるいはチップ部品（抵抗、コンデンサおよびインダクタ等）等を搭載することも可能である。図４９は、複数の半導体チップおよびチップ部品を搭載可能とした配線基板２Ｃの平面図である。配線基板２Ｃに設けられたパッド電極４Ｂは、搭載される半導体チップおよびチップ部品に合わせた平面形状で形成されている。このような場合でも、パッド電極４Ｂは、下段の半導体チップ２２と重なる位置に配置することが可能である。なお、配線基板２Ｃの上面に形成された各パッド電極４Ｂは、配線基板２Ｃの上面、下面、または上下面に形成された配線（図示は省略）を介して、配線基板２Ｃに形成されたスルーホール７内に充填される導電性部材３Ｂと導通を図っている。また、この配線基板２Ｃが、たとえば３層以上の配線層を有している場合は、さらに内層の配線層に形成された配線を使用することで、複数の半導体部材３２との導通を容易に図ることができる。図５０は、半導体チップ３２Ａ、３２Ｂおよびチップ部品３２Ｃを配線基板２Ｃに搭載した時点での平面図である。本実施の形態によれば、平面で下段の半導体チップ２２と重なる領域でも、上段の半導体チップ３２Ａ、３２Ｂおよびチップ部品３２Ｃは配置することができる。すなわち、本実施の形態によれば、上層と下層とで、半導体チップ２２、３２Ａ、３２Ｂ、半導体部材３２およびチップ部品３２Ｃの組み合わせを大幅に向上することが可能となる。
上記の本実施の形態では、配線基板１Ｃに搭載される半導体チップ２２がバンプ電極２３を介して実装される場合について説明したが、図５１に示すように、ボンディングワイヤ３４によって実装される構造であってもよい。この場合、半導体チップ２２は、裏面が配線基板１Ｃの主面と対向するように配線基板１Ｃに搭載される。上記の実施の形態では、半導体チップ２２の電極パッド（図示は省略）上に形成されたバンプ電極２３と電気的に接続される配線基板（ベース基板）１Ｃの電極パッド３Ｃが、配線基板（ベース基板）１Ｃの主面において、半導体チップ２２と平面的に重なる領域に形成されていたが、図５１に示すように、電極パッド３Ｃは、配線基板（ベース基板）１Ｃにおいて、半導体チップ２２が搭載される領域の周囲に形成される。このようなボンディングワイヤ３４を用いる場合には、半導体チップ２２上にボンディングワイヤ３４のループが形成されることから、ポスト状の導電性部材３Ａは、半導体チップ２２の厚さ（ソルダレジスト１６の表面からボンディングワイヤ３４の最高位置までの高さ）Ｈ２より高く延在するように形成することが好ましい。
上記の本実施の形態によれば、配線基板１Ｃに搭載された半導体チップ２２（バンプ電極２３により実装されている場合には裏面であり、ボンディングワイヤ３４により実装されている場合には主面）と配線基板２Ｃとの間にモールド樹脂２９が配置された構造となる（図４５参照）。それにより、本実施の形態のＰＯＰ型の半導体装置を実装した際に、配線基板２Ｃが撓んでしまうことを抑制することができる。すなわち、本実施の形態の半導体装置の歩留まりを向上することができ、信頼性を向上することができる。
また、上記の本実施の形態によれば、予め基板母体１、２に設けたガイドホール１Ａ、２Ａを用いて基板母体１Ａ、２Ａの位置を合わせ、基板母体１側に形成された複数の導電性部材３Ａを、それぞれ対応する基板母体２側のスルーホール７に挿入するので（図３８参照）、導電性部材３Ａと対応するスルーホール７との位置合わせを容易に行うことができる。また、このように導電性部材３Ａと対応するスルーホール７との位置合わせした状況下において、導電性部材３Ｂをスルーホール７に充填し、熱圧着により導電性部材３Ａと導電性部材３Ｂとを接合するので、配線基板１Ｃ（基板母体１）と配線基板２Ｃ（基板母体２）との電気的接続（接合）を容易に行うことができる。
以上、本発明者によってなされた発明を実施の形態に基づき具体的に説明したが、本発明は前記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることはいうまでもない。
たとえば、前記実施の形態においては、基板母体１の製造工程中にポスト状の導電性部材も形成する場合について説明したが、基板母体１を製造した後に、製造された基板母体１に対してポスト状の導電性部材を形成してもよい。
また、前記実施の形態では、下段側に位置し、ベースとなる配線基板１Ｃにポスト状の導電性部材３Ａを形成し、この配線基板１Ｃ上に配置される付属の配線基板２Ｃにスルーホール７を形成することについて説明したが、ベースとなる配線基板１Ｃにスルーホール７を形成し、付属の配線基板２Ｃにポスト状の導電性部材３Ａを形成し、これらを接続する構成としてもよい。しかしながら、上記したように、ベースとなる下段側の配線基板１Ｃには、外部機器と信号の入出力を行うための外部端子（バンプ電極）３０が形成されており、配線基板１Ｃに形成された配線（図示は省略）を介して、この外部端子と配線基板１Ｃの上面に形成された電極パッドとを電気的に接続している。そのため、配線レイアウトを考慮した場合、ベースとなる下段側の配線基板１Ｃにスルーホール７を形成すると、配線レイアウトに制約が生じる、または配線基板の外形サイズを大きくする必要があるため、前記実施の形態のように、サブ基板２Ｃにスルーホール７を形成しておくことが好ましい。
また、前記実施の形態では、半導体部材３２を配線基板（サブ基板）２Ｃ上に搭載する工程まで説明し、半導体部材３２が搭載された状態を、半導体装置として説明したが、バンプ電極３０を配線基板（ベース基板）１Ｃの下面に形成し、配線基板１Ｃ、２Ｃおよび封止体２９を切断することで得られる、図４３に示すような構造体を、１つの完成した半導体装置としてもよい。この場合、半導体部材３２が搭載されていない状態で、半導体装置は管理または出荷されるため、適用する電子装置の機能に応じて構築される半導体システムを適宜変更できる。
本発明の半導体装置の製造方法および半導体装置は、ＭＣＭ型の半導体装置およびその製造工程に適用することができる。
１ 基板母体
１Ａ ガイドホール
１Ｂ 領域
１Ｃ 配線基板（ベース基板、インタポーザ）
２ 基板母体
２Ａ ガイドホール
２Ｃ 配線基板（サブ基板、インタポーザ、パッケージ領域）
３Ａ 導電性部材
３Ｂ 導電性部材
３Ｃ 電極パッド（ボンディングリード）
４Ａ 電極パッド（ランド）
４Ｂ 電極パッド（ランド、ボンディングリード）
５ 銅薄膜
５Ａ 銅膜
６ コア材
７ スルーホール
８ フォトレジスト膜
９ 配線
１０ 絶縁層
１１ 開口部
１２ 銅膜
１３ フォトレジスト膜
１４ 銅膜
１５ 配線
１５Ａ 電極パッド（ランド）
１５Ｂ 電極パッド（ランド）
１６ ソルダレジスト（絶縁膜、主面用絶縁膜、裏面用絶縁膜）
１６Ａ フォトレジスト膜
１６Ｂ 開口部
１６Ｃ 注入経路
１６Ｄ ソルダレジスト（絶縁膜、補強用絶縁膜）
１７ 開口部
１８ フォトレジスト膜
１９ 開口部
２２ 半導体チップ（チップ）
２２Ａ 電極パッド
２２Ｂ 回路素子（半導体素子）
２３ バンプ電極（突起電極）
２４ アンダーフィル樹脂
２５ ステージ
２６ ガイドピン
２７ 加熱ツール
２９ モールド樹脂（封止体）
３０ バンプ電極
３１ バンプ電極
３２ 半導体部材
３２Ａ、３２Ｂ 半導体チップ
３２Ｃ チップ部品
３３ 外部ＬＳＩ
３４ ボンディングワイヤ
ＳＤＳ 半導体装置（半導体システム）

Claims (14)

  1. 以下の工程を含むことを特徴とする半導体装置の製造方法：
    （ａ）第１主面、前記第１主面に形成された第１電極パッド、および前記第１主面とは反対側の第１裏面を有する第１基板を準備する工程；
    （ｂ）第２主面、前記第２主面に形成された第２電極パッド、および前記第２主面とは反対側の第２裏面を有する第２基板を、前記第２基板の前記第２裏面が前記第１基板の前記第１主面と対向するように、前記第１基板上に配置する工程；
    ここで、
    前記（ｂ）工程では、前記第１基板もしくは前記第２基板の一方に形成され、前記第１基板と前記第２基板との間に配置された半導体チップの厚さよりも大きい高さから成る第１導電性部材を、前記第１基板もしくは前記第２基板の他方に形成されたスルーホール内に配置し、前記第１導電性部材を、前記スルーホール内に形成され、前記第１電極パッドもしくは前記第２電極パッドと電気的に接続されたスルーホール配線と電気的に接続する。
  2. 以下の工程を含むことを特徴とする半導体装置の製造方法：
    （ａ）第１主面、前記第１主面に形成された第１電極パッド、前記第１電極パッドよりも前記第１主面の周縁部側に配置された第２電極パッド、前記第２電極パッド上に形成された第１導電性部材、前記第１主面とは反対側の第１裏面、および前記第１裏面に形成された第３電極パッドを有する第１基板を準備する工程；
    （ｂ）表面、前記表面に形成されたボンディングパッド、および前記表面とは反対側の裏面を有する半導体チップを、前記第１基板の前記第１主面に搭載する工程；
    （ｃ）前記半導体チップの前記ボンディングパッドと前記第１基板の前記第１電極パッドとを、第２導電性部材を介して電気的に接続する工程；
    （ｄ）第２主面、前記第２主面に形成された第４電極パッド、前記第２主面とは反対側の第２裏面、前記第２主面から前記第２裏面に向かって形成されたスルーホール、および前記スルーホールの内部に形成されたスルーホール配線を有する第２基板を、前記第１導電性部材が前記スルーホール内に位置し、前記第２基板の前記第２裏面が前記第１基板の前記第１主面と対向するように、前記第１基板上に配置し、前記第１導電性部材と前記スルーホール配線とを電気的に接続させる工程；
    （ｅ）前記（ｄ）工程の後、前記第１基板の前記第３電極パッドに外部端子を形成する工程；
    ここで、
    前記第１導電性部材の高さは、前記半導体チップの厚さよりも大きい。
  3. 請求項２記載の半導体装置の製造方法において、
    前記（ｄ）工程後において、前記第１導電性部材は、前記第２基板の前記第２主面から突出していないことを特徴とする半導体装置の製造方法。
  4. 請求項３記載の半導体装置の製造方法において、
    前記第１導電性部材のうち、前記第１基板の前記第１主面からの一部は絶縁膜によって覆われ、
    前記第１導電性部材の前記絶縁膜からの突出量は、前記第２基板の厚さ以下であることを特徴とする半導体装置の製造方法。
  5. 請求項３記載の半導体装置の製造方法において、
    前記（ｄ）工程後において、前記第１導電性部材の先端面は、前記第２基板の前記第２主面と前記第２裏面との間に位置することを特徴とする半導体装置の製造方法。
  6. 請求項２記載の半導体装置の製造方法において、
    前記第１導電性部材のうち、前記第１基板の前記第１主面からの一部は絶縁膜によって覆われ、
    前記絶縁膜の厚さは、前記第１基板の前記第１主面に搭載された前記半導体チップの高さより大きいことを特徴とする半導体装置の製造方法。
  7. 請求項２記載の半導体装置の製造方法において、
    前記第１導電性部材のうち、前記第１基板の前記第１主面からの一部は絶縁膜によって覆われ、
    前記絶縁膜は、平面で前記第１基板の前記第１主面を囲むように形成され、
    前記（ｄ）工程後において、さらに、
    （ｆ）前記第１基板と前記第２基板との間に樹脂を供給し、前記第１基板と前記第２基板との間を前記樹脂で埋め込む工程；
    を含むことを特徴とする半導体装置の製造方法。
  8. 請求項７記載の半導体装置の製造方法において、
    前記絶縁膜には、前記樹脂を注入するための経路が形成されていることを特徴とする半導体装置の製造方法。
  9. 請求項２記載の半導体装置の製造方法において、
    さらに、
    （ｆ）前記半導体チップの前記裏面と前記第２基板の前記第２裏面との間に樹脂を供給し、前記半導体チップの前記裏面と前記第２基板の前記第２裏面との間を前記樹脂で埋め込む工程；
    を含むことを特徴とする半導体装置の製造方法。
  10. 請求項２記載の半導体装置の製造方法において、
    前記第１導電性部材のうち、前記第１基板の前記第１主面からの一部は絶縁膜によって覆われ、
    前記第１導電性部材は、
    （ａ１）前記第１基板の前記第１主面にマスキング層を形成し、前記マスキング層をパターニングする工程；
    （ａ２）パターニングされた前記マスキング層をマスクとしためっき法にて、前記第２電極パッド上に前記第１導電性部材を堆積する工程；
    （ａ３）前記マスキング層を除去し、前記第１導電性部材のうち、前記第１基板の前記第１主面からの一部を前記絶縁膜によって覆う工程；
    を含む工程によって形成されていることを特徴とする半導体装置の製造方法。
  11. 請求項２記載の半導体装置の製造方法において、
    前記第１基板中には、前記第１電極パッド、前記第２電極パッド、前記第３電極パッド、および前記第１導電性部材と電気的に接続する第１配線層が形成され、
    前記第２基板中には、前記第２電極パッドおよび前記スルーホール配線と電気的に接続する第２配線層が形成され、
    前記第１配線層数は、前記第２配線層数より多いことを特徴とする半導体装置の製造方法。
  12. 請求項２記載の半導体装置の製造方法において、
    前記第１基板の平面外形は、前記第２基板の平面外形より大きいことを特徴とする半導体装置の製造方法。
  13. 請求項２記載の半導体装置の製造方法において、
    前記第２基板の前記第２主面の前記第４電極パッドは、平面で前記第１基板に搭載された前記半導体チップと重なる領域に形成されていることを特徴とする半導体装置の製造方法。
  14. 請求項２記載の半導体装置の製造方法において、
    （ｇ）前記第２基板の前記第２主面には、前記半導体チップと同種または異種の他の半導体チップ、もしくはチップ部品の少なくとも一方を、１つ以上搭載する工程；
    を含むことを特徴とする半導体装置の製造方法。
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