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TWI591764B - 晶片封裝體及其製造方法 - Google Patents

晶片封裝體及其製造方法 Download PDF

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TWI591764B
TWI591764B TW105100577A TW105100577A TWI591764B TW I591764 B TWI591764 B TW I591764B TW 105100577 A TW105100577 A TW 105100577A TW 105100577 A TW105100577 A TW 105100577A TW I591764 B TWI591764 B TW I591764B
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TW
Taiwan
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conductive
layer
hole
chip package
blocking portion
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Application number
TW105100577A
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TW201637128A (zh
Inventor
姚皓然
溫英男
劉建宏
李士儀
Original Assignee
精材科技股份有限公司
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Description

晶片封裝體及其製造方法
本發明是有關一種晶片封裝體及其製造方法。
指紋感測裝置(finger print sensor)或射頻感測裝置(RF sensor)需利用平坦的感測面來偵測訊號。若感測面不平整，會影響感測裝置偵測時的準確度。舉例來說，當指頭按壓於指紋感測裝置的感測面時，若感測面不平整，將難以偵測到完整的指紋。
此外，上述的感測裝置在製作時，會先於晶圓中形成矽穿孔(Through Silicon Via；TSV)，使焊墊從矽穿孔裸露。接著，會以化學氣相沉積法(Chemical Vapor Deposition；CVD)在焊墊上與矽穿孔的壁面上形成絕緣層。之後，還需透過圖案化製程於焊墊上的絕緣層形成開口。一般而言圖案化製程包含曝光、顯影與蝕刻製程。在後續製程中，重佈線層便可形成在絕緣層上並電性連接絕緣層開口中的焊墊。
然而，化學氣相沉積與圖案化製程均需耗費大量的製程時間與機台的成本。
本發明之一態樣係提供一種晶片封裝體，包含一晶片。晶片具有一導電墊，以及相對之一第一表面與一第二表面，其中導電墊位於第一表面。一第一穿孔自第二表面朝第一表面延伸，並暴露導電墊。一導電結構位於第二表面上與第一穿孔中，並接觸導電墊，導電結構包含一第二導電層與一雷射阻擋部分。一第一絕緣層位於第二表面上並覆蓋導電結構，其中第一絕緣層具有相對於第二表面的一第三表面。一第二穿孔自第三表面朝第二表面延伸，並暴露雷射阻擋部分，一第一導電層位於第三表面上與第二穿孔中，並接觸雷射阻擋部分。
根據本發明部分實施方式，更包含一保護層，位於第三表面上與第一導電層上，且保護層具有一開口暴露出該第一導電層，以及一外部導電連結，位於開口中並接觸第一導電層。
根據本發明部分實施方式，第二穿孔的孔徑小於第一穿孔的孔徑。
根據本發明部分實施方式，更包含一第二絕緣層位於第二表面上，並延伸至第一穿孔中覆蓋第一穿孔之孔壁，而導電結構位於第二絕緣層上。
根據本發明部分實施方式，第二穿孔的孔壁為一粗糙面。
根據本發明部分實施方式，第一穿孔與第二穿孔在垂直投影方向無重疊。
根據本發明部分實施方式，導電結構位於第一穿孔中的部分為第二導電層，而導電結構位於第二表面上的部分為雷射阻擋部分。
根據本發明部分實施方式，雷射阻擋部分為一厚銅，其在第二表面上的厚度為5至20微米。
根據本發明部分實施方式，第二導電層位於第二表面上並延伸至第一穿孔中，而雷射阻擋部分位於第二導電層上。
根據本發明部分實施方式，雷射阻擋部分為一金球。
根據本發明部分實施方式，第一絕緣層的材質包含環氧樹脂。
本發明之一態樣係提供一種晶片封裝體的製造方法，包含下述步驟。提供暫時接合的一晶圓與一支撐件，其中晶圓包含一導電墊、以及相對之一第一表面與一第二表面，導電墊位於第一表面，其中支撐件覆蓋第一表面與導電墊。接著形成一第一穿孔自第二表面朝第一表面延伸，以暴露導電墊，並形成一導電結構於第二表面與第一穿孔中的導電墊上，導電結構包含一第二導電層與一雷射阻擋部分。再形成一第一絕緣層於第二表面上並覆蓋導電結構，其中第一絕緣層具有相對第二表面的一第三表面，再使用一雷射移除部分第一絕緣層以形成一第二穿孔，其中雷射停止於雷射阻擋部分，以暴露雷射阻擋部分。最後形成一第一導電層於於第三表面上與第二穿孔中的雷射阻擋部分上。
根據本發明部分實施方式，更包含形成一保護層於第一絕緣層的第三表面上與第一導電層上，再圖案化保護層以形成一開口暴露第一導電層。
根據本發明部分實施方式，更包含形成一外部導電連結於開口中並接觸第一導電層。
根據本發明部分實施方式，更包含移除支撐層，接著沿著一切割道切割晶圓、第一絕緣層與保護層，以形成一晶片封裝體。
根據本發明部分實施方式，使用該雷射移除第一絕緣層時，雷射的位置與第一穿孔於垂直投影方向無重疊。
根據本發明部分實施方式，形成導電結構包含下述步驟。先形成一第二導電層於第一穿孔中的導電墊上，接著形成一雷射阻檔部分於第二表面上。其中，第二導電層與雷射阻擋部分係於相同的製程步驟中形成。
根據本發明部分實施方式，形成導電結構包含下述步驟。先形成一第二導電層於第二表面與第一穿孔中的導電墊上，接著形成一雷射阻檔部分於第二導電層上。其中，第二導電層與雷射阻擋部分係於不同的製程步驟中形成。
根據本發明部分實施方式，係以打金球方式形成雷射阻擋部分於第二導電層上。
根據本發明部分實施方式，更包含形成一第二絕緣層於第二表面上與第一穿孔中，並圖案化第二絕緣層以暴露導電墊。
100‧‧‧晶片封裝體
110‧‧‧晶片
112‧‧‧第一表面
114‧‧‧第二表面
116‧‧‧導電墊
416‧‧‧導電墊
418‧‧‧第一穿孔
419‧‧‧第二絕緣層
420‧‧‧導電結構
422‧‧‧第二導電層
118‧‧‧第一穿孔
119‧‧‧第二絕緣層
120‧‧‧導電結構
122‧‧‧第二導電層
124‧‧‧雷射阻擋結構
130‧‧‧第一絕緣層
132‧‧‧第三表面
134‧‧‧第二穿孔
135‧‧‧孔壁
136‧‧‧底部
140‧‧‧第一導電層
150‧‧‧保護層
152‧‧‧開口
160‧‧‧外部導電連結
D1、D2‧‧‧孔徑
T1~T8‧‧‧厚度
400‧‧‧晶片封裝體
410‧‧‧晶片
412‧‧‧第一表面
414‧‧‧第二表面
424‧‧‧雷射阻擋結構
430‧‧‧第一絕緣層
432‧‧‧第三表面
434‧‧‧第二穿孔
435‧‧‧孔壁
436‧‧‧底部
440‧‧‧第一導電層
450‧‧‧保護層
452‧‧‧開口
460‧‧‧外部導電連結
610~680‧‧‧步驟
700‧‧‧晶圓
710‧‧‧支撐件
720‧‧‧切割道
800‧‧‧晶圓
810‧‧‧支撐件
820‧‧‧切割道
為讓本發明之上述和其他目的、特徵、優點與實施例能更明顯易懂，所附圖式之詳細說明如下：第1圖繪示根據本發明部分實施方式之一種晶片封裝體的上視圖；第2圖繪示根據本發明部分實施方式中，第1圖之晶片封裝體沿線段A-A的剖面圖；第3圖繪示根據本發明部分實施方式中，第2圖之晶片封裝體的局部放大圖；第4圖繪示根據本發明其他部分實施方式中，第1圖之晶片封裝體沿線段A-A的剖面圖；第5圖繪示根據本發明其他部分實施方式中，第4圖之晶片封裝體的局部放大圖；第6圖繪示根據本發明部分實施方式中晶片封裝體的製造方法流程圖；第7A-7H繪示本發明部分實施方式中，第2圖的晶片封裝體在製程各個階段的剖面圖；以及第8A-8H繪示本發明部分實施方式中，第4圖的晶片封裝體在製程各個階段的剖面圖。
以下將以圖式揭露本發明之複數個實施方式，為明確說明起見，許多實務上的細節將在以下敘述中一併說明。 然而，應瞭解到，這些實務上的細節不應用以限制本發明。也就是說，在本發明部分實施方式中，這些實務上的細節是非必要的。此外，為簡化圖式起見，一些習知慣用的結構與元件在圖式中將以簡單示意的方式繪示之。
請先參閱第1圖，第1圖繪示根據本發明部分實施方式之一種晶片封裝體的上視圖，而第2圖繪示第1圖之晶片封裝體沿線段A-A的剖面圖。請同時參閱第1圖與第2圖，晶片封裝體100包含一晶片110、一導電結構120、一第一絕緣層130、一第一導電層140、一保護層150與一外部導電連結160。晶片110為一感測晶片，具有相對的一第一表面112與一第二表面114，其中第一表面112係作為感測面，且一導電墊116位於晶片110的第一表面112上。在本發明之部分實施例中，晶片110之材質為矽(silicon)、鍺(Germanium)或III-V族元素，但不以此為限。晶片的第二表面114具有一第一穿孔118自第二表面114朝第一表面112延伸，並暴露導電墊116。
導電結構120位於第二表面114上，並延伸至第一穿孔118中接觸導電墊116，導電結構120可更細分為一第二導電層122以及一雷射阻擋部分124。更具體的說，導電結構120位於第一穿孔118中的部分為第二導電層122，其接觸暴露於第一穿孔118中的導電墊116，而導電結構120位於晶片110之第二表面114上的部分為雷射阻擋部分124，其具有阻擋雷射的功能。此外，雷射阻擋部分124在第二表面114上的厚度T2大於第二導電層122在第一穿孔118之孔壁上的厚度T1。導電結構120之材質選用能阻擋雷射的導電材料，例如銅。且雷射 阻擋部分124為一厚銅，其具有足夠的厚度以阻擋雷射。在本發明之其他部分實施例中，雷射阻擋部分124在晶片110之第二表面114上的厚度T2為5微米至20微米。
雖然第2圖繪製的第一穿孔118之側壁與第二表面114的夾角為90度，但並不以此為限。依製程能力與晶片設計需求的不同，第一穿孔118之側壁與第二表面114之間的夾角可大於90度、等於90度或者小於90度。
在本發明之其他部分實施例中，晶片110的第二表面114上更具有一第二絕緣層119，且部分的第二絕緣層119位於第一穿孔118中並覆蓋第一穿孔118的孔壁，其中導電結構120係位於第二絕緣層119上。在本發明之部分實施例中，第二絕緣層119所使用的材料為氧化矽、氮化矽、氮氧化矽或其它合適之絕緣材料。
請繼續參閱第1圖與第2圖，第一絕緣層130位於第二表面114上並覆蓋導電結構120。其中，第一絕緣層130之材質為環氧樹脂(epoxy)。值得注意的是，部分的第一絕緣層130會填入第一穿孔118中，但未將第一穿孔118填滿，而形成一空穴(void)於導電墊116與第一絕緣層130之間。在此必須說明，空穴的形成與否與第一絕緣層130之材質，以及第一穿孔118之側壁與第二表面114之間的夾角相關‧更詳細的說，夾角大於90度時第一穿孔118具有較大的孔徑D1，使第一絕緣層130易填滿第一穿孔118，此時形成空穴的機會較小，甚至不會形成空穴。反之，夾角小於或等於90度時，第一絕緣層130則不易填入第一穿孔118，此時較容易形成空穴。
第一絕緣層130更具有相對於第二表面114的一第三表面132，一第二穿孔134自第三表面132朝第二表面114延伸，並暴露出導電結構120中的雷射阻擋部分124。其中此第二穿孔134為一雷射穿孔，更詳細的說，係使用一雷射來貫穿第一絕緣層130以形成第二穿孔134，而導電結構120位於第二表面114上的雷射阻擋部分124作為雷射的終點，以阻止雷射繼續貫穿晶片封裝體100的內部結構。藉由雷射的使用，第二穿孔134的孔徑D2可小於第一穿孔118的孔徑D1，對於微小化設計有所助益。且第一穿孔118與第二穿孔134在垂直投影方向並無重疊。
請繼續參閱第1圖與第2圖，第一導電層140位於第一絕緣層130的第三表面132上，且部分的第一導電層140位於第二穿孔134中，並接觸暴露於第二穿孔118中的雷射阻擋部分124。保護層150位於第一絕緣層130的第三表面132與第一導電層140上，且保護層150具有一開口152暴露出第一導電層140。部分的保護層150會填入第二穿孔134中，但未將第二穿孔134填滿，而形成空穴於第一導電層140與保護層150之間。此外，外部導電連結160位於開口152中，並接觸第一導電層140，外部導電連結160透過第一導電層140，雷射阻擋部分124與第二導電層122電性連接至導電墊116。
在本發明之其他部分實施例中，外部導電連結160為焊球、凸塊等業界熟知之結構，且形狀可以為圓形、橢圓形、方形、長方形，並不用以限制本發明。在本發明之其他部分實施例中，第一導電層140之材質選用導電材料，例如銅。
在本發明之其他部分實施例中，晶片封裝體100可以為指紋感測裝置(finger print sensor)或射頻感測裝置(RF sensor)，但並不用以限制本發明。
第3圖繪示第2圖之晶片封裝體100的局部放大圖。如第3圖所示，在使用雷射形成第二穿孔134時，導電結構120中的雷射阻擋部分124作為雷射的終點。雖有部分的雷射阻擋部分124被移除，但雷射無法貫穿雷射阻擋部分124。由於係以雷射形成第二穿孔134，第二穿孔134的孔壁135與底部136均為一粗糙面，且雷射阻擋部分124暴露於第二穿孔134的底部136。
在第二穿孔134形成後，接著形成第一導電層140於第一絕緣層130的第三表面132上、第二穿孔134的孔壁135上與底部136，使得第一導電層140電性連接至雷射阻擋部分124。由於第一導電層140係以電鍍的方式形成，因此第一導電層140在絕緣層130之第三表面132上的厚度T3大於第一導電層140在第二穿孔134的孔壁135上的厚度T4，且第一導電層140在第二穿孔134的孔壁135上的厚度T4大於第一導電層140在第二穿孔134的底部136上的厚度T5。
請繼續參閱第4圖，第4圖為本發明其他部分實施方式中，第1圖之晶片封裝體沿線段A-A的剖面圖。此處需注意的是相同元件之材質並不再做詳述。
如第4圖所示，晶片封裝體400包含一晶片410、一導電結構420、一第一絕緣層430、一第一導電層440、一保護層450與一外部導電連結460。晶片410為一感測晶片，具有 相對的一第一表面412與一第二表面414，其中第一表面412係作為影像感測面，且一導電墊416位於晶片410的第一表面412上。晶片的第二表面414具有一第一穿孔418自第二表面414朝第一表面412延伸，並暴露導電墊416。導電結構420位於第二表面414上，其中第4圖的導電結構420包含一第二導電層422以及一雷射阻擋部分424。第二導電層422位於第二表面上並延伸至第一穿孔418中，以接觸暴露於第一穿孔418中的導電墊416。而雷射阻擋部分424位於第二導電層422上，並接觸第二導電層422。
雖然第4圖繪製的第一穿孔418之側壁與第二表面414的夾角為90度，但並不以此為限。依製程能力與晶片設計需求的不同，第一穿孔418之側壁與第二表面414之間的夾角可大於90度、等於90度或者小於90度。
在本發明之其他部分實施例中，晶片410的第二表面414上更具有一第二絕緣層419，且部分的第二絕緣層419位於第一穿孔418中並覆蓋第一穿孔418的孔壁，其中第二導電層422係位於第二絕緣層419上。
繼續參閱第4圖，第一絕緣層430位於第二表面414上並覆蓋導電結構420，也就是覆蓋第二導電層422與雷射阻擋部分424。值得注意的是，部分的第一絕緣層430會填入第一穿孔418中，但未將第一穿孔418填滿，而形成一空穴於導電墊416與第一絕緣層430之間。如前所述，空穴的形成與否與第一絕緣層430之材質，以及第一穿孔418之側壁與第二 表面414之間的夾角相關，因此第一絕緣層430亦可填滿第一穿孔418，而不形成空穴。
第一絕緣層430更具有相對於第二表面414的一第三表面432，一第二穿孔434自第三表面432朝第二表面414延伸，並暴露出導電結構420中的雷射阻擋部分424。其中此第二穿孔434為一雷射穿孔，更詳細的說，係使用一雷射來貫穿第一絕緣層430以形成第二穿孔434，而導電結構420中的雷射阻擋部分424可阻止雷射繼續貫穿晶片封裝體400的其他內部結構。藉由雷射的使用，第二穿孔434的孔徑D2可小於第一穿孔418的孔徑D1，對於微小化設計有所助益。且第一穿孔418與第二穿孔434在垂直投影方向並無重疊。
第4圖的晶片封裝體400與第2圖的晶片封裝體100之差別在於，晶片封裝體400中的雷射阻擋部分424選用能阻擋雷射的導電材料，例如銅或金。藉由雷射阻擋部分424，第二導電層422可選用任何合適的導電材料，例如鋁、銅或鎳。在本發明之部分實施例中，雷射阻擋部分424為一金球。
請繼續參閱第4圖，第一導電層440位於第一絕緣層430的第三表面432上，且部分的第一導電層440位於第二穿孔434中，並接觸暴露於第二穿孔418中的雷射阻擋部分424。保護層450位於第一絕緣層430的第三表面432與第一導電層40上，且保護層450具有一開口452暴露出第一導電層440。部分的保護層450會填入第二穿孔434中，但未將第二穿孔434填滿，而形成空穴於第一導電層440與保護層450之間。此外，外部導電連結460位於開口452中，並接觸第一導電層440，外 部導電連結460透過第一導電層440、雷射阻擋部分424與第二導電層422電性連接至導電墊416。
第5圖繪示第4圖之晶片封裝體400的局部放大圖。如第5圖所示，使用雷射形成第二穿孔434時，導電結構420中的雷射阻擋部分424作為雷射的終點，並有部分的雷射阻擋部分424被移除，但雷射並無法貫穿雷射阻擋部分424。由於係以雷射形成第二穿孔434，第二穿孔434的孔壁435與底部436均為一粗糙面，且雷射阻擋部分424暴露於第二穿孔434的底部436。
在第二穿孔434形成後，接著形成第一導電層440於第一絕緣層430的第三表面432上、第二穿孔434的孔壁435與底部436上，使得第一導電層440電性連接至雷射阻擋部分424。由於第一導電層440係以電鍍的方式形成，因此第一導電層440在絕緣層430之第三表面432上的厚度T6大於第一導電層440在第二穿孔434的孔壁435上的厚度T7，且第一導電層440在第二穿孔434的孔壁435上的厚度T7大於第一導電層440在第二穿孔434的底部436上的厚度T8。
請接著參閱第6圖，第6圖繪示根據本發明部分實施方式之晶片封裝體的製造方法流程圖。請同時參閱第7A-7H圖以進一步理解晶片封裝體的製造方法，第7A-7H繪示第2圖的晶片封裝體在製程各個階段的剖面圖。
請先參閱步驟610與第7A圖，提供暫時接合的一晶圓700與一支撐件710，其中晶圓700包含一導電墊116、以及相對之一第一表面112與一第二表面114，導電墊116位於第 一表面112上，其中支撐件710覆蓋第一表面112與導電墊116。晶圓700意指切割後可形成複數個第2圖的晶片110之半導體基板，而支撐件710可提供晶圓700支撐力，防止晶圓700在後續製程中因受力而破裂。在本發明之部分實施例中，在接合支撐件710與晶圓700後，可進一步研磨晶圓700之第二表面114，以減少晶圓700的厚度。
請繼續參閱步驟620與第7B圖，形成一第一穿孔118自第二表面114朝該第一表面112延伸，並暴露導電墊116。形成第一穿孔118的方式例如可以是以微影蝕刻，但不以此為限。在本發明之部分實施例中，在形成第一穿孔118後，會再形成一第二絕緣層119於第二表面114上與第一穿孔118中，接著使用微影蝕刻方式移除部分的第二絕緣層119，以將導電墊116於第一穿孔118中暴露出來。在本發明之部分實施例中，第一穿孔118之側壁與第二表面114之間的夾角可大於90度、等於90度或者小於90度。
請繼續參閱步驟630與第7C圖，形成一導電結構120於第二表面114與第一穿孔118中的導電墊116上，其中導電結構120包含一第二導電層122與一雷射阻擋部分124。在此必須說明，第二導電層122與雷射阻擋部分124係於相同的製程步驟中形成。在此步驟中，可利用例如是濺鍍(sputtering)、蒸鍍(evaporating)、電鍍(electroplating)或無電鍍(electroless plating)的方式來沉積導電材料於第一穿孔118中的導電墊116上以形成第二導電層122，導電材料更同時沉積至第二表面114上以形成雷射阻擋部分124，而完成導電結 構120的製備。在此實施例中，導電結構120中的第二導電層122與雷射阻擋部分124之材質為銅。其中雷射阻擋部分124為厚銅，其在第二表面114上的厚度T2為5微米至20微米。在本發明之其他部分實施例中，係先形成第二絕緣層119後，再沉積導電材料於第二絕緣層119上以形成導電結構120。
請繼續參閱步驟640與第7D圖，形成一第一絕緣層130於第二表面114上並覆蓋導電結構120，也就是覆蓋第二導電層122與雷射阻擋部分124。其中第一絕緣層130具有相對第二表面114的一第三表面132。在此步驟中，印刷、塗佈環氧樹酯於晶圓700之第二表面114上，以形成覆蓋導電結構120的第一絕緣層130。此外，部分的第一絕緣層130會填入第一穿孔118中，但並未填滿第一穿孔118。在本發明之部分實施例中，可依製程需求塗佈、壓印、製模或研磨絕緣層130的第三表面132，以減少絕緣層130的厚度。
請繼續參閱步驟650與第7E圖，使用一雷射移除部分的第一絕緣層130以形成一第二穿孔134，其中雷射停止於導電結構120中的雷射阻擋部分124，以使雷射阻擋部分124於第二穿孔134中暴露出來。在此步驟中，雷射對準第二表面114上的雷射阻擋部分124，由於雷射無法貫穿雷射阻擋部分124，其可作為雷射之終點並使雷射阻擋部分124於第二穿孔134中暴露出來。在本發明之部分實施例中，雷射對準的位置與第一穿孔118於垂直投影方向無重疊。
請繼續參閱步驟660與第7F圖，形成一第一導電層140於第三表面132上與第二穿孔134中的雷射阻擋部分124 上。待第二穿孔134形成於第一絕緣層130中後，可使用化鍍加電鍍方式沉積導電材料於第一絕緣層130的第三表面132上、第二穿孔134的孔壁與第二穿孔134中的雷射阻擋部分124上，以形成第一導電層140。在本發明之部分實施例中，第一導電層140之材質為銅。
請繼續參閱步驟670與第7G圖，形成一保護層150於第一絕緣層130的第三表面上132與第一導電層140上，並圖案化保護層150以形成一開口152暴露第一導電層140。接著形成一外部導電連結160於此開口152中。可藉由刷塗絕緣材料於第一絕緣層130的第三表面132與第一導電層140上，以形成保護層150。其中，絕緣材料可為環氧樹脂。此外，部分的保護層150會填入第二穿孔134中，但未填滿第一穿孔134。接著，再圖案化保護層150以形成開口152，使部分的第一導電層140從保護層150的開口152暴露出來後，再形成外部導電連結160於此開口152中。外部導電連結160可藉由第一導電層140、雷射阻擋部分124、第二導電層122與導電墊116電性連接。
在本發明之部分實施例中，可在形成保護層150後，即移除晶圓700的第一表面112上的支撐件710。在本發明之其他部分實施例中，可在形成外部導電連結160後，再移除晶圓700的第一表面112上的支撐件710。
最後請參閱步驟680與第7H圖，沿著一切割道720切割晶圓700、第一絕緣層130與保護層150，以形成一晶 片封裝體。沿著切割道720將晶圓700分割，以分離晶圓700上的數個晶片，形成如第2圖所示之晶片封裝體100。
請繼續參閱第8A-8H圖以進一步理解本發明其他部分實施方式的晶片封裝體製造方法，第8A-8H繪示第4圖的晶片封裝體在製程各個階段的剖面圖。
請先參閱步驟第8A圖，提供暫時接合的一晶圓800與一支撐件810，其中晶圓800包含一導電墊416、以及相對之一第一表面412與一第二表面414，導電墊416位於第一表面412上，而支撐件810覆蓋第一表面412與導電墊416。晶圓800意指切割後可形成複數個第4圖的晶片410的半導體基板，而支撐件810可提供晶圓800支撐力，防止晶圓800在後續製程中因受力而破裂。
請繼續參閱第8B圖，形成一第一穿孔418自第二表面414朝該第一表面412延伸，並暴露導電墊416。形成第一穿孔418的方式例如可以是以微影蝕刻，但不以此為限。在本發明之部分實施例中，在形成第一穿孔418後，會再形成一第二絕緣層419於第二表面414上與第一穿孔418中，接著使用微影蝕刻方式移除部分的第二絕緣層419，以將導電墊416於第一穿孔418中暴露出來。在本發明之部分實施例中，第一穿孔418之側壁與第二表面414之間的夾角可大於90度、等於90度或者小於90度。
請繼續參閱第8C圖，形成一導電結構420於第二表面414上與第一穿孔418中的導電墊116上。其中，導電結構420包含一第二導電層422以及一雷射阻擋部分424。與第7C 圖不同的是，第8C圖的第二導電層422與雷射阻擋部分424係於不同的製程步驟中形成。先利用濺鍍、蒸鍍、電鍍或無電鍍的方式來沉積導電材料於第二表面414上與第一穿孔418中的導電墊416上，以形成第二導電層422。接著再形成雷射阻擋部分424於第二導電層422上。在本發明之其他部分實施例中，雷射阻擋部分424為一金球(gold bump)，其係藉由打金球的方式形成雷射阻擋部分424於第二導電層422上。此處的打金球意指將具有金球的金線打線至第二導電層422上，接著再將金線剪斷即可形成金球於第二導電層422上。在本發明之部分實施例中，第二導電層422之材質可為銅、鎳或鋁、或任何合適的導電材料。
請繼續參閱第8D圖，形成一第一絕緣層430於第二表面414上並覆蓋導電結構420，其中第一絕緣層430具有相對第二表面414的一第三表面432。在此步驟中，印刷、塗佈環氧樹酯於晶圓800之第二表面414上，以形成覆蓋第二導電層422與雷射阻擋結構424的第一絕緣層430。此外，部分的第一絕緣層430會填入第一穿孔418中，但未將第一穿孔418填滿。在本發明之部分實施例中，可依製程需求研磨塗佈、壓印、製模或絕緣層430的第三表面432，以減少絕緣層430的厚度。
請繼續參閱第8E圖，使用一雷射移除部分的第一絕緣層430以形成一第二穿孔434，其中雷射停止於導電結構420中的雷射阻擋部分424，以使雷射阻擋部分424於第二穿孔434中暴露出來。在此步驟中，雷射對準雷射阻擋部分424，由於雷射無法穿透雷射阻擋部分424，其可作為雷射之終點並 使雷射阻擋部分424於第二穿孔434中暴露出來。在本發明之部分實施例中，雷射對準的位置與第一穿孔418於垂直投影方向無重疊。
請繼續參閱第8F圖，形成一第一導電層440於第三表面432上與第二穿孔434中的雷射阻擋部分424上。待第二穿孔434形成於第一絕緣層430中後，可使用化鍍加電鍍方式沉積導電材料於第一絕緣層430的第三表面432、第二穿孔434的孔壁與第二穿孔433中的雷射阻擋結構424上，以形成第一導電層440。且第一導電層440在第二穿孔434中接觸雷射阻擋部分424。在本發明之部分實施例中，第一導電層440之材質為銅。
請繼續參閱第8G圖，形成一保護層450於第一絕緣層430的第三表面上432與第一導電層440上，並圖案化保護層450以形成一開口452暴露第一導電層440。接著形成一外部導電連結460於此開口452中。可藉由刷塗絕緣材料於第一絕緣層430的第三表面432與第一導電層440上，以形成保護層450。其中，絕緣材料可為環氧樹脂。此外，部分的保護層450會填入第二穿孔434中，但未填滿第二穿孔434。接著，再圖案化保護層450以形成開口452，使部分的第一導電層440從保護層450的開口452暴露出來後，再形成外部導電連結460於此開口452中。外部導電連結460可藉由第一導電層440、雷射阻擋部分424、第二導電層422與導電墊416電性連接。
在本發明之部分實施例中，可在形成保護層450後，即移除晶圓800的第一表面412上的支撐件810。在本發明 之其他部分實施例中，可在形成外部導電連結460後，再移除晶圓800的第一表面812上的支撐件810。
最後請參閱第8H圖，沿著一切割道820切割晶圓800、第一絕緣層430與保護層450，以形成一晶片封裝體。沿著切割道820將晶圓800分割，以分離晶圓800上的數個晶片，形成如第4圖所示之晶片封裝體400。
由上述本發明實施例可知，本發明具有下列優點。本發明之晶片封裝體與其製備方法可省略習知化學氣相沉積第一絕緣層與圖案化第一絕緣層的製程。此外，使用雷射更能縮小穿孔的孔徑，對於微小化設計有所助益，進而節省製程的時間與機台的成本。且晶片的第一表面未經額外的加工，因此平坦性佳，可提升晶片封裝體偵測時的準確度。
雖然本發明已以實施方式揭露如上，然其並非用以限定本發明，任何熟習此技藝者，在不脫離本發明之精神和範圍內，當可作各種之更動與潤飾，因此本發明之保護範圍當視後附之申請專利範圍所界定者為準。
100‧‧‧晶片封裝體
110‧‧‧晶片
112‧‧‧第一表面
114‧‧‧第二表面
116‧‧‧導電墊
118‧‧‧第一穿孔
119‧‧‧第二絕緣層
120‧‧‧導電結構
122‧‧‧第二導電層
124‧‧‧雷射阻擋部分
130‧‧‧第一絕緣層
132‧‧‧第三表面
134‧‧‧第二穿孔
140‧‧‧第一導電層
150‧‧‧保護層
152‧‧‧開口
160‧‧‧外部導電連結
D1、D2‧‧‧孔徑
T1、T2‧‧‧厚度

Claims (20)

  1. 一種晶片封裝體，包含：一晶片，具有一導電墊，以及相對之一第一表面與一第二表面，其中該導電墊位於該第一表面上；一第一穿孔自該第二表面朝該第一表面延伸，並暴露該導電墊；一導電結構位於該第二表面上與該第一穿孔中，並接觸該導電墊，該導電結構包含一第二導電層與一雷射阻擋部分；一第一絕緣層，位於該第二表面上並覆蓋該導電結構，該第一絕緣層具有相對於該第二表面的一第三表面；一第二穿孔自該第三表面朝該第二表面延伸，並暴露該雷射阻擋部分；一第一導電層，位於該第三表面上與該第二穿孔中，並接觸該雷射阻擋部分；以及一保護層，位於該第三表面與該第一導電層上，且該保護層的一部分填入該第二穿孔中。
  2. 如請求項1所述之晶片封裝體，更包含：一保護層，位於該第三表面與該第一導電層上，該保護層具有一開口暴露出該第一導電層；以及一外部導電連結，位於該開口中並接觸該第一導電層。
  3. 如請求項1所述之晶片封裝體，其中該第二穿孔的孔徑小於該第一穿孔的孔徑。
  4. 如請求項1所述之晶片封裝體，更包含一第二絕緣層位於該第二表面上，並延伸至該第一穿孔中覆蓋該第一穿孔之孔壁，其中該導電結構位於該第二絕緣層上。
  5. 如請求項1所述之晶片封裝體，其中該第二穿孔的一孔壁與一底面為一粗糙面。
  6. 如請求項1所述之晶片封裝體，其中該第一穿孔與該第二穿孔在垂直投影方向無重疊。
  7. 如請求項1所述之晶片封裝體，其中該導電結構位於該第一穿孔中的部分為該第二導電層，而該導電結構位於該第二表面上的部分為雷射阻擋部分。
  8. 如請求項7所述之晶片封裝體，其中該雷射阻擋部分為一厚銅，其在該第二表面上的厚度為5至20微米。
  9. 如請求項1所述之晶片封裝體，其中該第二導電層位於該第二表面上並延伸至該第一穿孔中，而該雷射阻擋部分位於該第二導電層上。
  10. 如請求項9所述之晶片封裝體，其中該雷射阻擋部分為一金球。
  11. 如請求項1所述之晶片封裝體，其中該第一絕緣層的材質包含環氧樹脂。
  12. 一種晶片封裝體的製造方法，包含：提供暫時接合的一晶圓與一支撐件，其中該晶圓包含一導電墊、以及相對之一第一表面與一第二表面，該導電墊位於該第一表面上，其中該支撐件覆蓋該第一表面與該導電墊；形成一第一穿孔自該第二表面朝該第一表面延伸，以暴露該導電墊；形成一導電結構於該第二表面與該第一穿孔中的該導電墊上，該導電結構包含一第二導電層與一雷射阻擋部分；形成一第一絕緣層於該第二表面上並覆蓋該導電結構，其中該第一絕緣層具有相對該第二表面的一第三表面；使用一雷射移除部分該第一絕緣層以形成一第二穿孔，其中該雷射停止於該雷射阻擋部分，以暴露該雷射阻擋部分；形成一第一導電層於該第三表面與該第二穿孔中的該雷射阻擋部分上；以及形成一保護層於該第一絕緣層的該第三表面與該第一導電層上，且該保護層的一部分填入該第二穿孔中。
  13. 如請求項12所述之晶片封裝體的製造方法，更包含： 形成一保護層於該第一絕緣層的該第三表面與該第一導電層上；以及圖案化該保護層以形成一開口暴露該第一導電層。
  14. 如請求項13所述之晶片封裝體的製造方法，更包含形成一外部導電連結於該開口中並接觸該第一導電層。
  15. 如請求項14所述之晶片封裝體的製造方法，更包含：移除該支撐層；以及沿著一切割道切割該晶圓、該第一絕緣層與該保護層，以形成一晶片封裝體。
  16. 如請求項12所述之晶片封裝體的製造方法，其中使用該雷射移除該第一絕緣層時，該雷射的位置與該第一穿孔於垂直投影方向無重疊。
  17. 如請求項12所述之晶片封裝體的製造方法，其中形成該導電結構包含：形成一第二導電層於該第一穿孔中的該導電墊上；以及形成一雷射阻檔部分於該第二表面上，其中該第二導電層與該雷射阻擋部分係於相同的製程步驟中形成。
  18. 如請求項12所述之晶片封裝體的製造方法，其中形成該導電結構包含：形成一第二導電層於該第二表面與該第一穿孔中的該導電墊上；以及形成一雷射阻檔部分於該第二導電層上，其中該第二導電層與該雷射阻擋部分係於不同的製程步驟中形成。
  19. 如請求項18所述之晶片封裝體的製造方法，其中係以打金球方式形成該雷射阻擋部分於該第二導電層上。
  20. 如請求項12所述之晶片封裝體的製造方法，更包含：形成一第二絕緣層於該第二表面上與該第一穿孔中；以及圖案化該第二絕緣層以暴露該導電墊。
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Families Citing this family (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TWI537837B (zh) * 2015-06-11 2016-06-11 南茂科技股份有限公司 指紋辨識晶片封裝結構及其製作方法
JP6860451B2 (ja) * 2017-09-05 2021-04-14 株式会社荏原製作所 機能性チップを備える基板を研磨する方法
US11121031B2 (en) 2018-11-01 2021-09-14 Xintec Inc. Manufacturing method of chip package and chip package
US11302820B2 (en) * 2019-09-27 2022-04-12 Taiwan Semiconductor Manufacturing Co., Ltd. Localized protection layer for laser annealing process
US11069813B2 (en) 2019-09-30 2021-07-20 Taiwan Semiconductor Manufacturing Co., Ltd. Localized heating in laser annealing process
TWI707441B (zh) * 2020-02-27 2020-10-11 力成科技股份有限公司 扇出型封裝之重佈線層結構及其製法

Family Cites Families (11)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7767529B2 (en) * 2007-04-20 2010-08-03 Semiconductor Componenets Industries, LLC Semiconductor component and method of manufacture
KR20100096879A (ko) * 2009-02-25 2010-09-02 삼성전자주식회사 구리 패드를 포함하는 반도체 소자, 그 적층 구조 및 그 제조 방법
US8536672B2 (en) * 2010-03-19 2013-09-17 Xintec, Inc. Image sensor package and fabrication method thereof
US8460971B2 (en) * 2010-05-06 2013-06-11 Ineffable Cellular Limited Liability Company Semiconductor device packaging structure and packaging method
JP5721452B2 (ja) * 2011-01-27 2015-05-20 ローム株式会社 静電容量型ｍｅｍｓセンサ
US20120193744A1 (en) * 2011-01-31 2012-08-02 Swarnal Borthakur Imagers with buried metal trenches and though-silicon vias
US20130307147A1 (en) * 2012-05-18 2013-11-21 Xintec Inc. Chip package and method for forming the same
TWI512930B (zh) * 2012-09-25 2015-12-11 Xintex Inc 晶片封裝體及其形成方法
US9406552B2 (en) * 2012-12-20 2016-08-02 Advanced Semiconductor Engineering, Inc. Semiconductor device having conductive via and manufacturing process
TWI560825B (en) * 2013-02-08 2016-12-01 Xintec Inc Chip scale package structure and manufacturing method thereof
US9324687B1 (en) * 2013-03-14 2016-04-26 Maxim Integrated Products, Inc. Wafer-level passive device integration

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