[go: up one dir, main page]
More Web Proxy on the site http://driver.im/

CN105789172A - 晶片封装体及其制造方法 - Google Patents

晶片封装体及其制造方法 Download PDF

Info

Publication number
CN105789172A
CN105789172A CN201610015211.1A CN201610015211A CN105789172A CN 105789172 A CN105789172 A CN 105789172A CN 201610015211 A CN201610015211 A CN 201610015211A CN 105789172 A CN105789172 A CN 105789172A
Authority
CN
China
Prior art keywords
conductive
perforation
conductive layer
laser
insulating barrier
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
CN201610015211.1A
Other languages
English (en)
Inventor
姚皓然
温英男
刘建宏
李士仪
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
XinTec Inc
Original Assignee
XinTec Inc
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by XinTec Inc filed Critical XinTec Inc
Publication of CN105789172A publication Critical patent/CN105789172A/zh
Pending legal-status Critical Current

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/498—Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers
    • H01L23/49827—Via connections through the substrates, e.g. pins going through the substrate, coaxial cables
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
    • H01L23/5226—Via connections in a multilevel interconnection structure
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/26—Bombardment with radiation
    • H01L21/263—Bombardment with radiation with high-energy radiation
    • H01L21/268—Bombardment with radiation with high-energy radiation using electromagnetic radiation, e.g. laser radiation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/302—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to change their surface-physical characteristics or shape, e.g. etching, polishing, cutting
    • H01L21/304—Mechanical treatment, e.g. grinding, polishing, cutting
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/48—Manufacture or treatment of parts, e.g. containers, prior to assembly of the devices, using processes not provided for in a single one of the subgroups H01L21/06 - H01L21/326
    • H01L21/4814—Conductive parts
    • H01L21/4846—Leads on or in insulating or insulated substrates, e.g. metallisation
    • H01L21/486—Via connections through the substrate with or without pins
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/67—Apparatus specially adapted for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus specially adapted for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components ; Apparatus not specifically provided for elsewhere
    • H01L21/683—Apparatus specially adapted for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus specially adapted for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components ; Apparatus not specifically provided for elsewhere for supporting or gripping
    • H01L21/6835—Apparatus specially adapted for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus specially adapted for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components ; Apparatus not specifically provided for elsewhere for supporting or gripping using temporarily an auxiliary support
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/76—Making of isolation regions between components
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76801—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing
    • H01L21/76802—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing by forming openings in dielectrics
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76801—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing
    • H01L21/76829—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing characterised by the formation of thin functional dielectric layers, e.g. dielectric etch-stop, barrier, capping or liner layers
    • H01L21/76832—Multiple layers
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76838—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the conductors
    • H01L21/76877—Filling of holes, grooves or trenches, e.g. vias, with conductive material
    • H01L21/76879—Filling of holes, grooves or trenches, e.g. vias, with conductive material by selective deposition of conductive material in the vias, e.g. selective C.V.D. on semiconductor material, plating
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76898—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics formed through a semiconductor substrate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/28—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection
    • H01L23/31—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape
    • H01L23/3107—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed
    • H01L23/3114—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed the device being a chip scale package, e.g. CSP
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/481—Internal lead connections, e.g. via connections, feedthrough structures
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
    • H01L23/528—Geometry or layout of the interconnection structure
    • H01L23/5283—Cross-sectional geometry
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06V—IMAGE OR VIDEO RECOGNITION OR UNDERSTANDING
    • G06V40/00—Recognition of biometric, human-related or animal-related patterns in image or video data
    • G06V40/10—Human or animal bodies, e.g. vehicle occupants or pedestrians; Body parts, e.g. hands
    • G06V40/12—Fingerprints or palmprints
    • G06V40/13—Sensors therefor
    • G06V40/1306—Sensors therefor non-optical, e.g. ultrasonic or capacitive sensing
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2221/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof covered by H01L21/00
    • H01L2221/67—Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere
    • H01L2221/683—Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere for supporting or gripping
    • H01L2221/68304—Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere for supporting or gripping using temporarily an auxiliary support
    • H01L2221/68327—Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere for supporting or gripping using temporarily an auxiliary support used during dicing or grinding
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/11—Manufacturing methods
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/0001—Technical content checked by a classifier
    • H01L2924/0002—Not covered by any one of groups H01L24/00, H01L24/00 and H01L2224/00

Landscapes

  • Engineering & Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Power Engineering (AREA)
  • Manufacturing & Machinery (AREA)
  • High Energy & Nuclear Physics (AREA)
  • Electromagnetism (AREA)
  • Optics & Photonics (AREA)
  • Health & Medical Sciences (AREA)
  • Toxicology (AREA)
  • Geometry (AREA)
  • Ceramic Engineering (AREA)
  • Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)

Abstract

一种晶片封装体及其制造方法，该晶片封装体包含：一晶片，具有一导电垫、以及相对的一第一表面与一第二表面，其中导电垫位于第一表面；一第一穿孔，自第二表面朝第一表面延伸，并暴露导电垫；一导电结构，位于第二表面上与第一穿孔中，并接触导电垫，导电结构包含一第二导电层与一激光阻挡部分；一第一绝缘层，位于第二表面上并覆盖导电结构，其中第一绝缘层具有相对于第二表面的一第三表面；一第二穿孔，自第三表面朝第二表面延伸，并暴露激光阻挡部分；一第一导电层，位于第三表面上与第二穿孔中，并接触激光阻挡部分。本发明不仅可省略化学气相沉积与图案化第一绝缘层的制程，还可节省制程时间与机台成本，且可提升侦测时的准确度。

Description

晶片封装体及其制造方法
技术领域
本发明是有关一种晶片封装体及其制造方法。
背景技术
指纹感测装置(fingerprintsensor)或射频感测装置(RFsensor)需利用平坦的感测面来侦测信号。若感测面不平整，会影响感测装置侦测时的准确度。举例来说，当指头按压于指纹感测装置的感测面时，若感测面不平整，将难以侦测到完整的指纹。
此外，上述的感测装置在制作时，会先于晶圆中形成硅穿孔(ThroughSiliconVia；TSV)，使焊垫从硅穿孔裸露。接着，会以化学气相沉积法(ChemicalVaporDeposition；CVD)在焊垫上与硅穿孔的壁面上形成绝缘层。之后，还需通过图案化制程于焊垫上的绝缘层形成开口。一般而言图案化制程包含曝光、显影与蚀刻制程。在后续制程中，重布线层便可形成在绝缘层上并电性连接绝缘层开口中的焊垫。
然而，化学气相沉积与图案化制程均需耗费大量的制程时间与机台的成本。
发明内容
本发明的一态样提供一种晶片封装体，包含：一晶片，具有一导电垫，以及相对的一第一表面与一第二表面，其中导电垫位于第一表面；一第一穿孔，自第二表面朝第一表面延伸，并暴露导电垫；一导电结构，位于第二表面上与第一穿孔中，并接触导电垫，导电结构包含一第二导电层与一激光阻挡部分；一第一绝缘层，位于第二表面上并覆盖导电结构，其中第一绝缘层具有相对于第二表面的一第三表面；一第二穿孔，自第三表面朝第二表面延伸，并暴露激光阻挡部分；以及一第一导电层，位于第三表面上与第二穿孔中，并接触激光阻挡部分。
根据本发明部分实施方式，还包含一保护层，位于第三表面上与第一导电层上，且保护层具有一开口暴露出该第一导电层，以及一外部导电连结，位于开口中并接触第一导电层。
根据本发明部分实施方式，第二穿孔的孔径小于第一穿孔的孔径。
根据本发明部分实施方式，还包含一第二绝缘层位于第二表面上，并延伸至第一穿孔中覆盖第一穿孔的孔壁，而导电结构位于第二绝缘层上。
根据本发明部分实施方式，第二穿孔的孔壁为一粗糙面。
根据本发明部分实施方式，第一穿孔与第二穿孔在垂直投影方向无重叠。
根据本发明部分实施方式，导电结构位于第一穿孔中的部分为第二导电层，而导电结构位于第二表面上的部分为激光阻挡部分。
根据本发明部分实施方式，激光阻挡部分为一厚铜，其在第二表面上的厚度为5至20微米。
根据本发明部分实施方式，第二导电层位于第二表面上并延伸至第一穿孔中，而激光阻挡部分位于第二导电层上。
根据本发明部分实施方式，激光阻挡部分为一金球。
根据本发明部分实施方式，第一绝缘层的材质包含环氧树脂。
本发明的一态样提供一种晶片封装体的制造方法，包含下述步骤。首先提供暂时接合的一晶圆与一支撑件，其中晶圆包含一导电垫、以及相对的一第一表面与一第二表面，导电垫位于第一表面，其中支撑件覆盖第一表面与导电垫。接着形成一第一穿孔自第二表面朝第一表面延伸，以暴露导电垫，并形成一导电结构于第二表面与第一穿孔中的导电垫上，导电结构包含一第二导电层与一激光阻挡部分。再形成一第一绝缘层于第二表面上并覆盖导电结构，其中第一绝缘层具有相对第二表面的一第三表面，再使用一激光移除部分第一绝缘层以形成一第二穿孔，其中激光停止于激光阻挡部分，以暴露激光阻挡部分。最后形成一第一导电层于于第三表面上与第二穿孔中的激光阻挡部分上。
根据本发明部分实施方式，还包含形成一保护层于第一绝缘层的第三表面上与第一导电层上，再图案化保护层以形成一开口暴露第一导电层。
根据本发明部分实施方式，还包含形成一外部导电连结于开口中并接触第一导电层。
根据本发明部分实施方式，还包含移除支撑件，接着沿着一切割道切割晶圆、第一绝缘层与保护层，以形成一晶片封装体。
根据本发明部分实施方式，使用该激光移除第一绝缘层时，激光的位置与第一穿孔于垂直投影方向无重叠。
根据本发明部分实施方式，形成导电结构包含下述步骤。先形成一第二导电层于第一穿孔中的导电垫上，接着形成一激光阻档部分于第二表面上。其中，第二导电层与激光阻挡部分于相同的制程步骤中形成。
根据本发明部分实施方式，形成导电结构包含下述步骤。先形成一第二导电层于第二表面与第一穿孔中的导电垫上，接着形成一激光阻档部分于第二导电层上。其中，第二导电层与激光阻挡部分于不同的制程步骤中形成。
根据本发明部分实施方式，以打金球方式形成激光阻挡部分于第二导电层上。
根据本发明部分实施方式，还包含形成一第二绝缘层于第二表面上与第一穿孔中，并图案化第二绝缘层以暴露导电垫。
本发明不仅可省略化学气相沉积与图案化第一绝缘层的制程，还可节省制程时间与机台成本，且可提升晶片封装体侦测时的准确度。
附图说明
为让本发明的上述和其他目的、特征、优点与实施例能更明显易懂，所附图式的详细说明如下：
图1绘示根据本发明部分实施方式的一种晶片封装体的俯视图；
图2绘示根据本发明部分实施方式中，图1的晶片封装体沿线段A-A的剖面图；
图3绘示根据本发明部分实施方式中，图2的晶片封装体的局部放大图；
图4绘示根据本发明其他部分实施方式中，图1的晶片封装体沿线段A-A的剖面图；
图5绘示根据本发明其他部分实施方式中，图4的晶片封装体的局部放大图；
图6绘示根据本发明部分实施方式中晶片封装体的制造方法流程图；
图7A-7H绘示本发明部分实施方式中，图2的晶片封装体在制程各个阶段的剖面图；以及
图8A-8H绘示本发明部分实施方式中，图4的晶片封装体在制程各个阶段的剖面图。
具体实施方式
以下将以图式揭露本发明的多个实施方式，为明确说明起见，许多实务上的细节将在以下叙述中一并说明。然而，应了解到，这些实务上的细节不应用以限制本发明。也就是说，在本发明部分实施方式中，这些实务上的细节是非必要的。此外，为简化图式起见，一些已知惯用的结构与元件在图式中将以简单示意的方式绘示。
请先参阅图1，图1绘示根据本发明部分实施方式的一种晶片封装体的俯视图，而图2绘示图1的晶片封装体沿线段A-A的剖面图。请同时参阅图1与图2，晶片封装体100包含一晶片110、一导电结构120、一第一绝缘层130、一第一导电层140、一保护层150与一外部导电连结160。晶片110为一感测晶片，具有相对的一第一表面112与一第二表面114，其中第一表面112作为感测面，且一导电垫116位于晶片110的第一表面112上。在本发明的部分实施例中，晶片110的材质为硅(silicon)、锗(Germanium)或III-V族元素，但不以此为限。晶片的第二表面114具有一第一穿孔118自第二表面114朝第一表面112延伸，并暴露导电垫116。
导电结构120位于第二表面114上，并延伸至第一穿孔118中接触导电垫116，导电结构120可更细分为一第二导电层122以及一激光阻挡部分124。更具体的说，导电结构120位于第一穿孔118中的部分为第二导电层122，其接触暴露于第一穿孔118中的导电垫116，而导电结构120位于晶片110的第二表面114上的部分为激光阻挡部分124，其具有阻挡激光的功能。此外，激光阻挡部分124在第二表面114上的厚度T2大于第二导电层122在第一穿孔118的孔壁上的厚度T1。导电结构120的材质选用能阻挡激光的导电材料，例如铜。且激光阻挡部分124为一厚铜，其具有足够的厚度以阻挡激光。在本发明的其他部分实施例中，激光阻挡部分124在晶片110的第二表面114上的厚度T2为5微米至20微米。
虽然图2绘制的第一穿孔118的侧壁与第二表面114的夹角为90度，但并不以此为限。依制程能力与晶片设计需求的不同，第一穿孔118的侧壁与第二表面114之间的夹角可大于90度、等于90度或者小于90度。
在本发明的其他部分实施例中，晶片110的第二表面114上还具有一第二绝缘层119，且部分的第二绝缘层119位于第一穿孔118中并覆盖第一穿孔118的孔壁，其中导电结构120位于第二绝缘层119上。在本发明的部分实施例中，第二绝缘层119所使用的材料为氧化硅、氮化硅、氮氧化硅或其它合适的绝缘材料。
请继续参阅图1与图2，第一绝缘层130位于第二表面114上并覆盖导电结构120。其中，第一绝缘层130的材质为环氧树脂(epoxy)。值得注意的是，部分的第一绝缘层130会填入第一穿孔118中，但未将第一穿孔118填满，而形成一空穴(void)于导电垫116与第一绝缘层130之间。在此必须说明，空穴的形成与否与第一绝缘层130的材质，以及第一穿孔118的侧壁与第二表面114之间的夹角相关，更详细的说，夹角大于90度时第一穿孔118具有较大的孔径D1，使第一绝缘层130易填满第一穿孔118，此时形成空穴的机会较小，甚至不会形成空穴。反之，夹角小于或等于90度时，第一绝缘层130则不易填入第一穿孔118，此时较容易形成空穴。
第一绝缘层130还具有相对于第二表面114的一第三表面132，一第二穿孔134自第三表面132朝第二表面114延伸，并暴露出导电结构120中的激光阻挡部分124。其中此第二穿孔134为一激光穿孔，更详细的说，使用一激光来贯穿第一绝缘层130以形成第二穿孔134，而导电结构120位于第二表面114上的激光阻挡部分124作为激光的终点，以阻止激光继续贯穿晶片封装体100的内部结构。通过激光的使用，第二穿孔134的孔径D2可小于第一穿孔118的孔径D1，对于微小化设计有所助益。且第一穿孔118与第二穿孔134在垂直投影方向并无重叠。
请继续参阅图1与图2，第一导电层140位于第一绝缘层130的第三表面132上，且部分的第一导电层140位于第二穿孔134中，并接触暴露于第二穿孔118中的激光阻挡部分124。保护层150位于第一绝缘层130的第三表面132与第一导电层140上，且保护层150具有一开口152暴露出第一导电层140。部分的保护层150会填入第二穿孔134中，但未将第二穿孔134填满，而形成空穴于第一导电层140与保护层150之间。此外，外部导电连结160位于开口152中，并接触第一导电层140，外部导电连结160通过第一导电层140，激光阻挡部分124与第二导电层122电性连接至导电垫116。
在本发明的其他部分实施例中，外部导电连结160为焊球、凸块等业界熟知的结构，且形状可以为圆形、椭圆形、方形、长方形，并不用以限制本发明。在本发明的其他部分实施例中，第一导电层140的材质选用导电材料，例如铜。
在本发明的其他部分实施例中，晶片封装体100可以为指纹感测装置(fingerprintsensor)或射频感测装置(RFsensor)，但并不用以限制本发明。
图3绘示图2的晶片封装体100的局部放大图。如图3所示，在使用激光形成第二穿孔134时，导电结构120中的激光阻挡部分124作为激光的终点。虽有部分的激光阻挡部分124被移除，但激光无法贯穿激光阻挡部分124。由于以激光形成第二穿孔134，第二穿孔134的孔壁135与底部136均为一粗糙面，且激光阻挡部分124暴露于第二穿孔134的底部136。
在第二穿孔134形成后，接着形成第一导电层140于第一绝缘层130的第三表面132上、第二穿孔134的孔壁135上与底部136，使得第一导电层140电性连接至激光阻挡部分124。由于第一导电层140以电镀的方式形成，因此第一导电层140在绝缘层130的第三表面132上的厚度T3大于第一导电层140在第二穿孔134的孔壁135上的厚度T4，且第一导电层140在第二穿孔134的孔壁135上的厚度T4大于第一导电层140在第二穿孔134的底部136上的厚度T5。
请继续参阅图4，图4为本发明其他部分实施方式中，图1的晶片封装体沿线段A-A的剖面图。此处需注意的是相同元件的材质并不再做详述。
如图4所示，晶片封装体400包含一晶片410、一导电结构420、一第一绝缘层430、一第一导电层440、一保护层450与一外部导电连结460。晶片410为一感测晶片，具有相对的一第一表面412与一第二表面414，其中第一表面412作为影像感测面，且一导电垫416位于晶片410的第一表面412上。晶片的第二表面414具有一第一穿孔418自第二表面414朝第一表面412延伸，并暴露导电垫416。导电结构420位于第二表面414上，其中图4的导电结构420包含一第二导电层422以及一激光阻挡部分424。第二导电层422位于第二表面上并延伸至第一穿孔418中，以接触暴露于第一穿孔418中的导电垫416。而激光阻挡部分424位于第二导电层422上，并接触第二导电层422。
虽然图4绘制的第一穿孔418的侧壁与第二表面414的夹角为90度，但并不以此为限。依制程能力与晶片设计需求的不同，第一穿孔418的侧壁与第二表面414之间的夹角可大于90度、等于90度或者小于90度。
在本发明的其他部分实施例中，晶片410的第二表面414上还具有一第二绝缘层419，且部分的第二绝缘层419位于第一穿孔418中并覆盖第一穿孔418的孔壁，其中第二导电层422位于第二绝缘层419上。
继续参阅图4，第一绝缘层430位于第二表面414上并覆盖导电结构420，也就是覆盖第二导电层422与激光阻挡部分424。值得注意的是，部分的第一绝缘层430会填入第一穿孔418中，但未将第一穿孔418填满，而形成一空穴于导电垫416与第一绝缘层430之间。如前所述，空穴的形成与否与第一绝缘层430的材质，以及第一穿孔418的侧壁与第二表面414之间的夹角相关，因此第一绝缘层430亦可填满第一穿孔418，而不形成空穴。
第一绝缘层430还具有相对于第二表面414的一第三表面432，一第二穿孔434自第三表面432朝第二表面414延伸，并暴露出导电结构420中的激光阻挡部分424。其中此第二穿孔434为一激光穿孔，更详细的说，使用一激光来贯穿第一绝缘层430以形成第二穿孔434，而导电结构420中的激光阻挡部分424可阻止激光继续贯穿晶片封装体400的其他内部结构。通过激光的使用，第二穿孔434的孔径D2可小于第一穿孔418的孔径D1，对于微小化设计有所助益。且第一穿孔418与第二穿孔434在垂直投影方向并无重叠。
图4的晶片封装体400与图2的晶片封装体100的差别在于，晶片封装体400中的激光阻挡部分424选用能阻挡激光的导电材料，例如铜或金。通过激光阻挡部分424，第二导电层422可选用任何合适的导电材料，例如铝、铜或镍。在本发明的部分实施例中，激光阻挡部分424为一金球。
请继续参阅图4，第一导电层440位于第一绝缘层430的第三表面432上，且部分的第一导电层440位于第二穿孔434中，并接触暴露于第二穿孔418中的激光阻挡部分424。保护层450位于第一绝缘层430的第三表面432与第一导电层40上，且保护层450具有一开口452暴露出第一导电层440。部分的保护层450会填入第二穿孔434中，但未将第二穿孔434填满，而形成空穴于第一导电层440与保护层450之间。此外，外部导电连结460位于开口452中，并接触第一导电层440，外部导电连结460通过第一导电层440、激光阻挡部分424与第二导电层422电性连接至导电垫416。
图5绘示图4的晶片封装体400的局部放大图。如图5所示，使用激光形成第二穿孔434时，导电结构420中的激光阻挡部分424作为激光的终点，并有部分的激光阻挡部分424被移除，但激光并无法贯穿激光阻挡部分424。由于以激光形成第二穿孔434，第二穿孔434的孔壁435与底部436均为一粗糙面，且激光阻挡部分424暴露于第二穿孔434的底部436。
在第二穿孔434形成后，接着形成第一导电层440于第一绝缘层430的第三表面432上、第二穿孔434的孔壁435与底部436上，使得第一导电层440电性连接至激光阻挡部分424。由于第一导电层440以电镀的方式形成，因此第一导电层440在绝缘层430的第三表面432上的厚度T6大于第一导电层440在第二穿孔434的孔壁435上的厚度T7，且第一导电层440在第二穿孔434的孔壁435上的厚度T7大于第一导电层440在第二穿孔434的底部436上的厚度T8。
请接着参阅图6，图6绘示根据本发明部分实施方式的晶片封装体的制造方法流程图。请同时参阅图7A-7H以进一步理解晶片封装体的制造方法，第7A-7H绘示图2的晶片封装体在制程各个阶段的剖面图。
请先参阅步骤610与图7A，提供暂时接合的一晶圆700与一支撑件710，其中晶圆700包含一导电垫116、以及相对的一第一表面112与一第二表面114，导电垫116位于第一表面112上，其中支撑件710覆盖第一表面112与导电垫116。晶圆700意指切割后可形成多个图2的晶片110的半导体基板，而支撑件710可提供晶圆700支撑力，防止晶圆700在后续制程中因受力而破裂。在本发明的部分实施例中，在接合支撑件710与晶圆700后，可进一步研磨晶圆700的第二表面114，以减少晶圆700的厚度。
请继续参阅步骤620与图7B，形成一第一穿孔118自第二表面114朝该第一表面112延伸，并暴露导电垫116。形成第一穿孔118的方式例如可以是以微影蚀刻，但不以此为限。在本发明的部分实施例中，在形成第一穿孔118后，会再形成一第二绝缘层119于第二表面114上与第一穿孔118中，接着使用微影蚀刻方式移除部分的第二绝缘层119，以将导电垫116于第一穿孔118中暴露出来。在本发明的部分实施例中，第一穿孔118的侧壁与第二表面114之间的夹角可大于90度、等于90度或者小于90度。
请继续参阅步骤630与图7C，形成一导电结构120于第二表面114与第一穿孔118中的导电垫116上，其中导电结构120包含一第二导电层122与一激光阻挡部分124。在此必须说明，第二导电层122与激光阻挡部分124于相同的制程步骤中形成。在此步骤中，可利用例如是溅镀(sputtering)、蒸镀(evaporating)、电镀(electroplating)或无电镀(electrolessplating)的方式来沉积导电材料于第一穿孔118中的导电垫116上以形成第二导电层122，导电材料还同时沉积至第二表面114上以形成激光阻挡部分124，而完成导电结构120的制备。在此实施例中，导电结构120中的第二导电层122与激光阻挡部分124的材质为铜。其中激光阻挡部分124为厚铜，其在第二表面114上的厚度T2为5微米至20微米。在本发明的其他部分实施例中，先形成第二绝缘层119后，再沉积导电材料于第二绝缘层119上以形成导电结构120。
请继续参阅步骤640与图7D，形成一第一绝缘层130于第二表面114上并覆盖导电结构120，也就是覆盖第二导电层122与激光阻挡部分124。其中第一绝缘层130具有相对第二表面114的一第三表面132。在此步骤中，印刷、涂布环氧树酯于晶圆700的第二表面114上，以形成覆盖导电结构120的第一绝缘层130。此外，部分的第一绝缘层130会填入第一穿孔118中，但并未填满第一穿孔118。在本发明的部分实施例中，可依制程需求涂布、压印、制模或研磨绝缘层130的第三表面132，以减少绝缘层130的厚度。
请继续参阅步骤650与图7E，使用一激光移除部分的第一绝缘层130以形成一第二穿孔134，其中激光停止于导电结构120中的激光阻挡部分124，以使激光阻挡部分124于第二穿孔134中暴露出来。在此步骤中，激光对准第二表面114上的激光阻挡部分124，由于激光无法贯穿激光阻挡部分124，其可作为激光的终点并使激光阻挡部分124于第二穿孔134中暴露出来。在本发明的部分实施例中，激光对准的位置与第一穿孔118于垂直投影方向无重叠。
请继续参阅步骤660与图7F，形成一第一导电层140于第三表面132上与第二穿孔134中的激光阻挡部分124上。待第二穿孔134形成于第一绝缘层130中后，可使用化镀加电镀方式沉积导电材料于第一绝缘层130的第三表面132上、第二穿孔134的孔壁与第二穿孔134中的激光阻挡部分124上，以形成第一导电层140。在本发明的部分实施例中，第一导电层140的材质为铜。
请继续参阅步骤670与图7G，形成一保护层150于第一绝缘层130的第三表面上132与第一导电层140上，并图案化保护层150以形成一开口152暴露第一导电层140。接着形成一外部导电连结160于此开口152中。可通过刷涂绝缘材料于第一绝缘层130的第三表面132与第一导电层140上，以形成保护层150。其中，绝缘材料可为环氧树脂。此外，部分的保护层150会填入第二穿孔134中，但未填满第一穿孔134。接着，再图案化保护层150以形成开口152，使部分的第一导电层140从保护层150的开口152暴露出来后，再形成外部导电连结160于此开口152中。外部导电连结160可通过第一导电层140、激光阻挡部分124、第二导电层122与导电垫116电性连接。
在本发明的部分实施例中，可在形成保护层150后，即移除晶圆700的第一表面112上的支撑件710。在本发明的其他部分实施例中，可在形成外部导电连结160后，再移除晶圆700的第一表面112上的支撑件710。
最后请参阅步骤680与图7H，沿着一切割道720切割晶圆700、第一绝缘层130与保护层150，以形成一晶片封装体。沿着切割道720将晶圆700分割，以分离晶圆700上的数个晶片，形成如图2所示的晶片封装体100。
请继续参阅图8A-8H以进一步理解本发明其他部分实施方式的晶片封装体制造方法，图8A-8H绘示图4的晶片封装体在制程各个阶段的剖面图。
请先参阅步骤图8A，提供暂时接合的一晶圆800与一支撑件810，其中晶圆800包含一导电垫416、以及相对的一第一表面412与一第二表面414，导电垫416位于第一表面412上，而支撑件810覆盖第一表面412与导电垫416。晶圆800意指切割后可形成多个图4的晶片410的半导体基板，而支撑件810可提供晶圆800支撑力，防止晶圆800在后续制程中因受力而破裂。
请继续参阅图8B，形成一第一穿孔418自第二表面414朝该第一表面412延伸，并暴露导电垫416。形成第一穿孔418的方式例如可以是以微影蚀刻，但不以此为限。在本发明的部分实施例中，在形成第一穿孔418后，会再形成一第二绝缘层419于第二表面414上与第一穿孔418中，接着使用微影蚀刻方式移除部分的第二绝缘层419，以将导电垫416于第一穿孔418中暴露出来。在本发明的部分实施例中，第一穿孔418的侧壁与第二表面414之间的夹角可大于90度、等于90度或者小于90度。
请继续参阅图8C，形成一导电结构420于第二表面414上与第一穿孔418中的导电垫116上。其中，导电结构420包含一第二导电层422以及一激光阻挡部分424。与图7C不同的是，图8C的第二导电层422与激光阻挡部分424于不同的制程步骤中形成。先利用溅镀、蒸镀、电镀或无电镀的方式来沉积导电材料于第二表面414上与第一穿孔418中的导电垫416上，以形成第二导电层422。接着再形成激光阻挡部分424于第二导电层422上。在本发明的其他部分实施例中，激光阻挡部分424为一金球(goldbump)，其通过打金球的方式形成激光阻挡部分424于第二导电层422上。此处的打金球意指将具有金球的金线打线至第二导电层422上，接着再将金线剪断即可形成金球于第二导电层422上。在本发明的部分实施例中，第二导电层422的材质可为铜、镍或铝、或任何合适的导电材料。
请继续参阅图8D，形成一第一绝缘层430于第二表面414上并覆盖导电结构420，其中第一绝缘层430具有相对第二表面414的一第三表面432。在此步骤中，印刷、涂布环氧树酯于晶圆800的第二表面414上，以形成覆盖第二导电层422与激光阻挡结构424的第一绝缘层430。此外，部分的第一绝缘层430会填入第一穿孔418中，但未将第一穿孔418填满。在本发明的部分实施例中，可依制程需求研磨涂布、压印、制模或绝缘层430的第三表面432，以减少绝缘层430的厚度。
请继续参阅图8E，使用一激光移除部分的第一绝缘层430以形成一第二穿孔434，其中激光停止于导电结构420中的激光阻挡部分424，以使激光阻挡部分424于第二穿孔434中暴露出来。在此步骤中，激光对准激光阻挡部分424，由于激光无法穿透激光阻挡部分424，其可作为激光的终点并使激光阻挡部分424于第二穿孔434中暴露出来。在本发明的部分实施例中，激光对准的位置与第一穿孔418于垂直投影方向无重叠。
请继续参阅图8F，形成一第一导电层440于第三表面432上与第二穿孔434中的激光阻挡部分424上。待第二穿孔434形成于第一绝缘层430中后，可使用化镀加电镀方式沉积导电材料于第一绝缘层430的第三表面432、第二穿孔434的孔壁与第二穿孔433中的激光阻挡结构424上，以形成第一导电层440。且第一导电层440在第二穿孔434中接触激光阻挡部分424。在本发明的部分实施例中，第一导电层440的材质为铜。
请继续参阅图8G，形成一保护层450于第一绝缘层430的第三表面上432与第一导电层440上，并图案化保护层450以形成一开口452暴露第一导电层440。接着形成一外部导电连结460于此开口452中。可通过刷涂绝缘材料于第一绝缘层430的第三表面432与第一导电层440上，以形成保护层450。其中，绝缘材料可为环氧树脂。此外，部分的保护层450会填入第二穿孔434中，但未填满第二穿孔434。接着，再图案化保护层450以形成开口452，使部分的第一导电层440从保护层450的开口452暴露出来后，再形成外部导电连结460于此开口452中。外部导电连结460可通过第一导电层440、激光阻挡部分424、第二导电层422与导电垫416电性连接。
在本发明的部分实施例中，可在形成保护层450后，即移除晶圆800的第一表面412上的支撑件810。在本发明的其他部分实施例中，可在形成外部导电连结460后，再移除晶圆800的第一表面812上的支撑件810。
最后请参阅图8H，沿着一切割道820切割晶圆800、第一绝缘层430与保护层450，以形成一晶片封装体。沿着切割道820将晶圆800分割，以分离晶圆800上的数个晶片，形成如图4所示的晶片封装体400。
由上述本发明实施例可知，本发明具有下列优点。本发明的晶片封装体与其制备方法可省略已知化学气相沉积第一绝缘层与图案化第一绝缘层的制程。此外，使用激光还能缩小穿孔的孔径，对于微小化设计有所助益，进而节省制程的时间与机台的成本。且晶片的第一表面未经额外的加工，因此平坦性佳，可提升晶片封装体侦测时的准确度。
以上所述仅为本发明较佳实施例，然其并非用以限定本发明的范围，任何熟悉本项技术的人员，在不脱离本发明的精神和范围内，可在此基础上做进一步的改进和变化，因此本发明的保护范围当以本申请的权利要求书所界定的范围为准。

Claims (20)

1.一种晶片封装体，其特征在于，包含：
一晶片，具有一导电垫、以及相对的一第一表面与一第二表面，其中该导电垫位于该第一表面上；
一第一穿孔，自该第二表面朝该第一表面延伸，并暴露该导电垫；
一导电结构，位于该第二表面上与该第一穿孔中，并接触该导电垫，该导电结构包含一第二导电层与一激光阻挡部分；
一第一绝缘层，位于该第二表面上并覆盖该导电结构，该第一绝缘层具有相对于该第二表面的一第三表面；
一第二穿孔，自该第三表面朝该第二表面延伸，并暴露该激光阻挡部分；以及
一第一导电层，位于该第三表面上与该第二穿孔中，并接触该激光阻挡部分。
2.如权利要求1所述的晶片封装体，其特征在于，还包含：
一保护层，位于该第三表面与该第一导电层上，该保护层具有一开口暴露出该第一导电层；以及
一外部导电连结，位于该开口中并接触该第一导电层。
3.如权利要求1所述的晶片封装体，其特征在于，该第二穿孔的孔径小于该第一穿孔的孔径。
4.如权利要求1所述的晶片封装体，其特征在于，还包含一第二绝缘层位于该第二表面上，并延伸至该第一穿孔中覆盖该第一穿孔的孔壁，其中该导电结构位于该第二绝缘层上。
5.如权利要求1所述的晶片封装体，其特征在于，该第二穿孔的一孔壁与一底面为一粗糙面。
6.如权利要求1所述的晶片封装体，其特征在于，该第一穿孔与该第二穿孔在垂直投影方向无重叠。
7.如权利要求1所述的晶片封装体，其特征在于，该导电结构位于该第一穿孔中的部分为该第二导电层，而该导电结构位于该第二表面上的部分为激光阻挡部分。
8.如权利要求7所述的晶片封装体，其特征在于，该激光阻挡部分为一厚铜，其在该第二表面上的厚度为5至20微米。
9.如权利要求1所述的晶片封装体，其特征在于，该第二导电层位于该第二表面上并延伸至该第一穿孔中，而该激光阻挡部分位于该第二导电层上。
10.如权利要求9所述的晶片封装体，其特征在于，该激光阻挡部分为一金球。
11.如权利要求1所述的晶片封装体，其特征在于，该第一绝缘层的材质包含环氧树脂。
12.一种晶片封装体的制造方法，其特征在于，包含：
提供暂时接合的一晶圆与一支撑件，其中该晶圆包含一导电垫、以及相对的一第一表面与一第二表面，该导电垫位于该第一表面上，其中该支撑件覆盖该第一表面与该导电垫；
形成一第一穿孔自该第二表面朝该第一表面延伸，以暴露该导电垫；
形成一导电结构于该第二表面与该第一穿孔中的该导电垫上，该导电结构包含一第二导电层与一激光阻挡部分；
形成一第一绝缘层于该第二表面上并覆盖该导电结构，其中该第一绝缘层具有相对该第二表面的一第三表面；
使用一激光移除部分该第一绝缘层以形成一第二穿孔，其中该激光停止于该激光阻挡部分，以暴露该激光阻挡部分；以及
形成一第一导电层于该第三表面与该第二穿孔中的该激光阻挡部分上。
13.如权利要求12所述的晶片封装体的制造方法，其特征在于，还包含：
形成一保护层于该第一绝缘层的该第三表面与该第一导电层上；以及
图案化该保护层以形成一开口暴露该第一导电层。
14.如权利要求13所述的晶片封装体的制造方法，其特征在于，还包含形成一外部导电连结于该开口中并接触该第一导电层。
15.如权利要求14所述的晶片封装体的制造方法，其特征在于，还包含：
移除该支撑件；以及
沿着一切割道切割该晶圆、该第一绝缘层与该保护层，以形成一晶片封装体。
16.如权利要求12所述的晶片封装体的制造方法，其特征在于，使用该激光移除该第一绝缘层时，该激光的位置与该第一穿孔于垂直投影方向无重叠。
17.如权利要求12所述的晶片封装体的制造方法，其特征在于，形成该导电结构包含：
形成一第二导电层于该第一穿孔中的该导电垫上；以及
形成一激光阻档部分于该第二表面上，
其中该第二导电层与该激光阻挡部分于相同的制程步骤中形成。
18.如权利要求12所述的晶片封装体的制造方法，其特征在于，形成该导电结构包含：
形成一第二导电层于该第二表面与该第一穿孔中的该导电垫上；以及
形成一激光阻档部分于该第二导电层上，
其中该第二导电层与该激光阻挡部分于不同的制程步骤中形成。
19.如权利要求18所述的晶片封装体的制造方法，其特征在于，以打金球方式形成该激光阻挡部分于该第二导电层上。
20.如权利要求12所述的晶片封装体的制造方法，其特征在于，还包含：
形成一第二绝缘层于该第二表面上与该第一穿孔中；以及
图案化该第二绝缘层以暴露该导电垫。
CN201610015211.1A 2015-01-12 2016-01-11 晶片封装体及其制造方法 Pending CN105789172A (zh)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
US201562102320P 2015-01-12 2015-01-12
US62/102,320 2015-01-12

Publications (1)

Publication Number Publication Date
CN105789172A true CN105789172A (zh) 2016-07-20

Family

ID=56368047

Family Applications (1)

Application Number Title Priority Date Filing Date
CN201610015211.1A Pending CN105789172A (zh) 2015-01-12 2016-01-11 晶片封装体及其制造方法

Country Status (3)

Country Link
US (1) US20160204061A1 (zh)
CN (1) CN105789172A (zh)
TW (1) TWI591764B (zh)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN111146083A (zh) * 2018-11-01 2020-05-12 精材科技股份有限公司 晶片封装体的制造方法及晶片封装体

Families Citing this family (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TWI537837B (zh) * 2015-06-11 2016-06-11 南茂科技股份有限公司 指紋辨識晶片封裝結構及其製作方法
JP6860451B2 (ja) * 2017-09-05 2021-04-14 株式会社荏原製作所 機能性チップを備える基板を研磨する方法
US11302820B2 (en) * 2019-09-27 2022-04-12 Taiwan Semiconductor Manufacturing Co., Ltd. Localized protection layer for laser annealing process
US11069813B2 (en) 2019-09-30 2021-07-20 Taiwan Semiconductor Manufacturing Co., Ltd. Localized heating in laser annealing process
TWI707441B (zh) * 2020-02-27 2020-10-11 力成科技股份有限公司 扇出型封裝之重佈線層結構及其製法

Citations (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20100237409A1 (en) * 2007-04-20 2010-09-23 Prasad Venkatraman Semiconductor component
CN102194781A (zh) * 2010-03-19 2011-09-21 精材科技股份有限公司 影像感测元件封装构件及其制作方法
US20110272795A1 (en) * 2010-05-06 2011-11-10 MOS Art Pack Corporation Semiconductor device packaging structure and packaging method
US20120193733A1 (en) * 2011-01-27 2012-08-02 Rohm Co., Ltd. Capacitance type mems sensor
CN103426838A (zh) * 2012-05-18 2013-12-04 精材科技股份有限公司 晶片封装体及其形成方法
CN103681537A (zh) * 2012-09-25 2014-03-26 精材科技股份有限公司 晶片封装体及其形成方法
TW201426908A (zh) * 2012-12-20 2014-07-01 Advanced Semiconductor Eng 具有導通孔之半導體裝置及其製造程序
CN103985684A (zh) * 2013-02-08 2014-08-13 精材科技股份有限公司 晶片封装结构及其制作方法
US9324687B1 (en) * 2013-03-14 2016-04-26 Maxim Integrated Products, Inc. Wafer-level passive device integration

Family Cites Families (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20100096879A (ko) * 2009-02-25 2010-09-02 삼성전자주식회사 구리 패드를 포함하는 반도체 소자, 그 적층 구조 및 그 제조 방법
US20120193744A1 (en) * 2011-01-31 2012-08-02 Swarnal Borthakur Imagers with buried metal trenches and though-silicon vias

Patent Citations (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20100237409A1 (en) * 2007-04-20 2010-09-23 Prasad Venkatraman Semiconductor component
CN102194781A (zh) * 2010-03-19 2011-09-21 精材科技股份有限公司 影像感测元件封装构件及其制作方法
US20110272795A1 (en) * 2010-05-06 2011-11-10 MOS Art Pack Corporation Semiconductor device packaging structure and packaging method
US20120193733A1 (en) * 2011-01-27 2012-08-02 Rohm Co., Ltd. Capacitance type mems sensor
CN103426838A (zh) * 2012-05-18 2013-12-04 精材科技股份有限公司 晶片封装体及其形成方法
CN103681537A (zh) * 2012-09-25 2014-03-26 精材科技股份有限公司 晶片封装体及其形成方法
TW201426908A (zh) * 2012-12-20 2014-07-01 Advanced Semiconductor Eng 具有導通孔之半導體裝置及其製造程序
CN103985684A (zh) * 2013-02-08 2014-08-13 精材科技股份有限公司 晶片封装结构及其制作方法
US9324687B1 (en) * 2013-03-14 2016-04-26 Maxim Integrated Products, Inc. Wafer-level passive device integration

Cited By (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN111146083A (zh) * 2018-11-01 2020-05-12 精材科技股份有限公司 晶片封装体的制造方法及晶片封装体
CN111146083B (zh) * 2018-11-01 2022-08-19 精材科技股份有限公司 晶片封装体的制造方法及晶片封装体
US11705368B2 (en) 2018-11-01 2023-07-18 Xintec Inc. Manufacturing method of chip package and chip package
US11942563B1 (en) 2018-11-01 2024-03-26 Xintec Inc. Manufacturing method of chip package and chip package

Also Published As

Publication number Publication date
TWI591764B (zh) 2017-07-11
TW201637128A (zh) 2016-10-16
US20160204061A1 (en) 2016-07-14

Similar Documents

Publication Publication Date Title
CN105789172A (zh) 晶片封装体及其制造方法
US20140363967A1 (en) Through silicon vias for semiconductor devices and manufacturing method thereof
US9431321B2 (en) Method of manufacturing a semiconductor device and semiconductor integrated circuit wafer
US9768067B2 (en) Chip package and manufacturing method thereof
TW201532223A (zh) 晶片封裝體及其製造方法
US9721911B2 (en) Chip package and manufacturing method thereof
US9865526B2 (en) Chip package and method for forming the same
TWI603407B (zh) 晶片封裝體及其製造方法
KR100599088B1 (ko) 반도체 소자 패키지용 캡 및 그 제조방법
CN105742254A (zh) 晶片封装体及其制造方法
US8928098B2 (en) Semiconductor package and fabrication method thereof
US20210233822A1 (en) Semiconductor device, pad structure and fabrication method thereof
US9627255B1 (en) Semiconductor device package substrate having a fiducial mark
KR20180056725A (ko) 솔더 패드, 솔더 패드를 포함하는 반도체 칩 및 그 형성 방법
US20130187263A1 (en) Semiconductor stacked package and method of fabricating the same
US20090001597A1 (en) Semiconductor device having an interconnect electrically connecting a front and backside thereof and a method of manufacture therefor
US7659603B2 (en) Semiconductor and method for manufacturing the same
JP2016207707A (ja) 半導体装置およびその製造方法
KR101046383B1 (ko) 반도체 패키지
KR20010062919A (ko) 웨이퍼 레벨 패키지 및 그의 제조 방법
KR20050047298A (ko) 반도체 소자의 패드부 구조 및 그 제조 방법

Legal Events

Date Code Title Description
C06 Publication
PB01 Publication
C10 Entry into substantive examination
SE01 Entry into force of request for substantive examination
WD01 Invention patent application deemed withdrawn after publication
WD01 Invention patent application deemed withdrawn after publication

Application publication date: 20160720