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TWI581404B - 半導體裝置以及該半導體裝置的驅動方法 - Google Patents

半導體裝置以及該半導體裝置的驅動方法 Download PDF

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Publication number
TWI581404B
TWI581404B TW102127256A TW102127256A TWI581404B TW I581404 B TWI581404 B TW I581404B TW 102127256 A TW102127256 A TW 102127256A TW 102127256 A TW102127256 A TW 102127256A TW I581404 B TWI581404 B TW I581404B
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TW
Taiwan
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transistor
terminal
film
potential
gate
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TW102127256A
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TW201411811A (zh
Inventor
山崎舜平
小山潤
Original Assignee
半導體能源研究所股份有限公司
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Publication date
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    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
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    • H01L29/78645—Thin film transistors, i.e. transistors with a channel being at least partly a thin film with multiple gate
    • H01L29/78648—Thin film transistors, i.e. transistors with a channel being at least partly a thin film with multiple gate arranged on opposing sides of the channel

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Description

半導體裝置以及該半導體裝置的驅動方法
所公開的發明係關於一種使用CMOS(互補金屬氧化物半導體：Complementary Metal Oxide Semiconductor)電路的半導體裝置。
在此，半導體裝置是指能夠藉由利用半導體特性而工作的所有裝置。例如，在半導體裝置的範疇內包括電晶體、二極體、閘流體等的半導體元件(包括所謂的功率裝置)、反相器等的邏輯電路、影像感測器、記憶體、轉換器等的積體電路、包括這些的積體電路、以液晶顯示裝置為典型的顯示裝置等。
由於CMOS電路具有耗電量低、能夠進行高速工作以及能夠實現高度積體化等的特徵，因此，CMOS電路是在半導體積體電路中不可缺少的結構。然而，近年來，隨著MOS電晶體的微型化而增大的耗電量成為問題。例如，起因於形成CMOS電路的電晶體的洩漏電流而非工作時的耗電量增大等。
已公開了為了抑制這種洩漏電流的增大而對CMOS電路還設置開關電晶體的技術(參照專利文獻1)。
[專利文獻1]日本專利申請公開平第5-210976號公報
根據專利文獻1所公開的技術，可以抑制起因於洩漏電流的增大的非工作時的耗電量的增大。然而，CMOS電路中的耗電量的增大不僅是在非工作時產生的。
CMOS電路中的耗電量的增大在工作時也成為問題。尤其是，使CMOS電路中的邏輯反轉時流過的貫通電流成為在工作時耗電量增大的大原因。
鑒於上述問題，所公開的發明的一個方式的目的之一是提供一種實現減少工作時的耗電量的半導體裝置。特別是，所公開的發明的一個方式的目的之一是提供一種實現在CMOS電路中減少貫通電流來減少工作時的耗電量的半導體裝置。
所公開的發明的一個方式是一種半導體裝置，在高電位電源線和低電位電源線之間包括：p通道型的第一電晶體；n通道型的第二電晶體；以及關態電流低的第三電晶體，其中，在第一電晶體中，閘極端子與第二電晶體的閘極端子電連接，源極端子與高電位電源線電連接，且汲極端子與第二電晶體的汲極端子電連接，在第二電晶體中， 源極端子與第三電晶體的源極端子和汲極端子中的一個電連接，在第三電晶體中，源極端子和汲極端子中的另一個與低電位電源線電連接，並且，在第一電晶體和第二電晶體都處於導電狀態時，第三電晶體處於關閉狀態。
此外，所公開的發明的另一個方式是一種半導體裝置，在高電位電源線和低電位電源線之間包括：p通道型的第一電晶體；n通道型的第二電晶體；以及關態電流低的第三電晶體，其中，在第一電晶體中，閘極端子與第二電晶體的閘極端子電連接，源極端子與高電位電源線電連接，且汲極端子與第三電晶體的源極端子和汲極端子中的一個電連接，在第二電晶體中，汲極端子與第三電晶體的源極端子和汲極端子中的另一個電連接，且源極端子與低電位電源線電連接，並且，在第一電晶體和第二電晶體都處於導電狀態時，第三電晶體處於關閉狀態。
此外，所公開的發明的另一個方式是一種半導體裝置，在高電位電源線和低電位電源線之間包括：p通道型的第一電晶體；n通道型的第二電晶體；以及關態電流低的第三電晶體，其中，在第一電晶體中，閘極端子與第二電晶體的閘極端子電連接，源極端子與第三電晶體的源極端子和汲極端子中的一個電連接，且汲極端子與第二電晶體的汲極端子電連接，在第二電晶體中，源極端子與低電位電源線電連接，在第三電晶體中，源極端子和汲極端子中的另一個與高電位電源線電連接，並且，在第一電晶體和第二電晶體都處於導電狀態時，第三電晶體處於關閉狀 態。
此外，還可以採用如下結構：在施加到第一電晶體的閘極端子和第二電晶體的閘極端子的電壓至少高於低電位電源線的電位且低於高電位電源線的電位時，第三電晶體處於關閉狀態。
此外，第三電晶體較佳為包括氧化物半導體。另外，第一電晶體及第二電晶體較佳為包括矽。
另外，在本說明書等中，“上”或“下”不侷限於構成要素的位置關係為“正上”或“正下”。例如，“閘極絕緣層上的閘極電極”包括在閘極絕緣層和閘極電極之間包含另一構成要素的情況。
另外，在本說明書等中，“電極”或“佈線”不是用來在功能上限定這些構成要素的。例如，有時將“電極”用作“佈線”的一部分，反之亦然。再者，“電極”或“佈線”還包括多個“電極”或“佈線”被形成為一體的情況等。
另外，在使用極性不同的電晶體的情況或在電路工作中在電流方向變化的情況等下，“源極”及“汲極”的功能有時被互相調換。因此，在本說明書等中，“源極”和“汲極”可以互相調換而使用。
另外，在本說明書等中，“電連接”包括仲介“具有某種電作用的元件”連接的情況。這裡，“具有某種電作用的元件”只要可以進行連接目標間的電信號的授受，就對其沒有特別的限制。
例如，“具有某種電作用的元件”不僅包括電極和佈線，而且還包括電晶體等的切換元件、電阻元件、電感器、電容器、其他具有各種功能的元件等。
所公開的發明的一個方式可以提供一種實現減少工作時的耗電量的半導體裝置。特別是，所公開的發明的一個方式可以提供一種實現在CMOS電路中減少貫通電流來減少工作時的耗電量的半導體裝置。
10‧‧‧CMOS反相器電路
11‧‧‧電晶體
11a‧‧‧虛線
11b‧‧‧虛線
11c‧‧‧虛線
11d‧‧‧虛線
11e‧‧‧虛線
11f‧‧‧虛線
11g‧‧‧虛線
11h‧‧‧虛線
12‧‧‧電晶體
12a‧‧‧實線
12b‧‧‧實線
12c‧‧‧實線
12d‧‧‧實線
12e‧‧‧實線
12f‧‧‧實線
12g‧‧‧實線
12h‧‧‧實線
13a‧‧‧交叉點
13b‧‧‧交叉點
13c‧‧‧交叉點
13d‧‧‧交叉點
13e‧‧‧交叉點
13f‧‧‧交叉點
13g‧‧‧交叉點
13h‧‧‧交叉點
100‧‧‧CMOS反相器電路
101‧‧‧電晶體
102‧‧‧電晶體
106‧‧‧電晶體
120‧‧‧NOR電路
121a‧‧‧電晶體
121b‧‧‧電晶體
122a‧‧‧電晶體
122b‧‧‧電晶體
126‧‧‧電晶體
126a‧‧‧電晶體
126b‧‧‧電晶體
130‧‧‧NAND電路
131a‧‧‧電晶體
131b‧‧‧電晶體
132a‧‧‧電晶體
132b‧‧‧電晶體
136‧‧‧電晶體
136a‧‧‧電晶體
136b‧‧‧電晶體
140‧‧‧D正反器
140a‧‧‧D正反器
140b‧‧‧D正反器
140c‧‧‧D正反器
141‧‧‧NAND電路
142‧‧‧NAND電路
143‧‧‧NAND電路
144‧‧‧NAND電路
151‧‧‧反相器
152‧‧‧反相器
153‧‧‧反相器
154‧‧‧反相器
155‧‧‧反相器
160‧‧‧諧振部
162‧‧‧晶體諧振器
164‧‧‧電容元件
166‧‧‧電容元件
168‧‧‧電阻元件
170‧‧‧放大部
172‧‧‧CMOS反相器電路
176‧‧‧電晶體
178‧‧‧電阻元件
180‧‧‧控制電路
182‧‧‧CMOS反相器電路
184‧‧‧CMOS反相器電路
201‧‧‧半導體基板
203‧‧‧元件分離區域
205‧‧‧p井區域
207‧‧‧閘極絕緣膜
207a‧‧‧閘極絕緣膜
207b‧‧‧閘極絕緣膜
209a‧‧‧閘極電極
209b‧‧‧閘極電極
211a‧‧‧雜質區域
211b‧‧‧雜質區域
212a‧‧‧雜質區域
212b‧‧‧雜質區域
213a‧‧‧雜質區域
213b‧‧‧雜質區域
214a‧‧‧雜質區域
214b‧‧‧雜質區域
215‧‧‧絕緣膜
216‧‧‧側壁絕緣膜
217‧‧‧絕緣膜
218‧‧‧側壁絕緣膜
219a‧‧‧接觸插頭
219b‧‧‧接觸插頭
219c‧‧‧接觸插頭
219d‧‧‧接觸插頭
220‧‧‧絕緣膜
221‧‧‧絕緣膜
222‧‧‧絕緣膜
223a‧‧‧佈線
223b‧‧‧佈線
223c‧‧‧佈線
224‧‧‧電極
225‧‧‧絕緣膜
227‧‧‧氧化物半導體膜
229‧‧‧氧化物半導體膜
231‧‧‧閘極絕緣膜
233‧‧‧閘極電極
241a‧‧‧電極
241b‧‧‧電極
243‧‧‧絕緣膜
245‧‧‧絕緣膜
249‧‧‧佈線
250‧‧‧佈線
3300‧‧‧室內機
3301‧‧‧外殼
3302‧‧‧送風口
3303‧‧‧CPU
3304‧‧‧室外機
3310‧‧‧電冷藏冷凍箱
3311‧‧‧外殼
3312‧‧‧冷藏室門
3313‧‧‧冷凍室門
3314‧‧‧蔬菜室門
3315‧‧‧CPU
3320‧‧‧影像顯示裝置
3321‧‧‧外殼
3322‧‧‧顯示部
3323‧‧‧CPU
3330‧‧‧電動汽車
3331‧‧‧二次電池
3332‧‧‧控制電路
3333‧‧‧驅動裝置
3334‧‧‧處理裝置
在圖式中：圖1A和1B是根據所公開的發明的一個方式的半導體裝置的電路圖及時序圖；圖2A和2B是半導體裝置的一部分的電特性的示意圖；圖3A和3B是半導體裝置的一部分的電特性的示意圖；圖4A至4H是半導體裝置的一部分的電特性的示意圖；圖5A和5B是半導體裝置的一部分的電特性的示意圖；圖6A至6C是根據所公開的發明的一個方式的半導體裝置的電路圖；圖7A和7B是根據所公開的發明的一個方式的半導體裝置的電路圖； 圖8A和8B是根據所公開的發明的一個方式的半導體裝置的電路圖；圖9A至9D是根據所公開的發明的一個方式的半導體裝置的電路圖；圖10是根據所公開的發明的一個方式的半導體裝置的電路圖；圖11A至11D是根據所公開的發明的一個方式的半導體裝置的剖面圖；圖12A至12C是根據所公開的發明的一個方式的半導體裝置的剖面圖；圖13A至13C是根據所公開的發明的一個方式的半導體裝置的剖面圖；圖14A和14B是根據所公開的發明的一個方式的半導體裝置的剖面圖；圖15A和15B示出使用根據所公開的發明的一個方式的半導體裝置的電子裝置。
以下，參照圖式說明本發明的實施方式的一個例子。但是，本發明不侷限於以下的說明，所屬技術領域的普通技術人員可以很容易地理解一個事實就是，其方式及詳細內容在不脫離本發明的宗旨及其範圍的情況下可以被變換為各種各樣的形式。因此，本發明不應該被解釋為僅侷限在以下所示的實施方式所記載的內容中。
另外，關於圖式等所示的各結構的位置、大小、範圍等，為了容易理解而有時不表示實際上的位置、大小、範圍等。因此，所公開的發明不一定侷限於圖式等所公開的位置、大小、範圍等。
另外，本說明書等中的“第一”、“第二”、“第三”等的序數是為了避免結構要素的混同而附記的，而不是用於在數目方面上進行限制的。
在本說明書中，“平行”是指兩條直線形成的角度為-10°以上且10°以下的情況，因此也包括該角度為-5°以上且5°以下的情況。另外，“垂直”是指兩條直線形成的角度為80°以上且100°以下的情況，因此也包括該角度為85°以上且95°以下的情況。
另外，在本說明書中，六方晶系包括三方晶系和菱方晶系。
實施方式1
在本實施方式中，參照圖1A至圖8B說明根據所公開的發明的一個方式的半導體裝置的結構及工作。
圖1A示出根據所公開的發明的一個方式的半導體裝置的電路圖。圖1A所示的半導體裝置是用作CMOS反相器的半導體裝置。圖1A圖示出一種半導體裝置，該半導體裝置具有包括p通道型電晶體101和n通道型電晶體102的CMOS反相器電路100以及關態電流極低的電晶體106，在端子VH與高電位電源線電連接，並在端子VL與 低電位電源線電連接。
明確而言，在電晶體101中，閘極端子與電晶體102的閘極端子電連接，源極端子與高電位電源線電連接，汲極端子與電晶體102的汲極端子電連接。此外，在電晶體102中，源極端子與電晶體106的源極端子和汲極端子中的一個電連接。另外，在電晶體106中，源極端子和汲極端子中的另一個與低電位電源線電連接。
在此，電晶體101的源極端子用作上述端子VH，而電晶體106的源極端子和汲極端子中的另一個用作上述端子VL。此外，電晶體101的閘極端子及電晶體102的閘極端子用作CMOS反相器電路100的輸入端子IN，而電晶體101的汲極端子及電晶體102的汲極端子用作CMOS反相器電路100的輸出端子OUT。另外，電晶體106的閘極端子用作控制端子IN_S。
在此，對在圖1A中未圖示的高電位電源線供應高電位H，而對低電位電源線供應例如接地電位(GND)等的低電位L。
雖然對於用於電晶體101及電晶體102的半導體材料沒有特別的限制，但是較佳為使用具有與用於上述減少了關態電流的電晶體106的半導體材料不同的禁止帶寬度的材料。作為這種半導體材料，例如可以使用矽、鍺、矽鍺或砷化鎵等，且較佳為使用單晶半導體。從提高CMOS電路的工作速度的觀點來看，例如較佳為應用開關速度高的電晶體諸如使用單晶矽的電晶體等。
作為電晶體106，較佳為使用關態電流極低的電晶體。關態電流極低的電晶體較佳為在通道型成區域中包括寬能隙半導體，該寬能隙半導體的帶隙寬於單晶矽，且本質載子密度低於單晶矽。例如，將該寬能隙半導體的帶隙設定為大於1.1eV，較佳為設定為2.5eV以上且4eV以下，更較為設定為3eV以上且3.8eV以下。作為這種寬能隙半導體的一個例子，可以應用碳化矽(SiC)、氮化鎵(GaN)等化合物半導體、由In-Ga-Zn-O類材料等的金屬氧化物構成的氧化物半導體等。此外，由於使用非晶矽或微晶矽等的電晶體可以使關態電流低於使用單晶矽的電晶體，因此也可以採用將非晶矽或微晶矽等用於電晶體106的結構。
在此，單晶矽的帶隙為1.1eV左右，即使在施體及受體所產生的載子根本不存在的狀態(本質半導體)下，熱激發載子濃度也為1×1011cm-3左右。另一方面，作為上述寬能隙半導體的In-Ga-Zn-O類氧化物半導體的帶隙為3.2eV左右，而熱激發載子濃度為1×10-7cm-3左右。電晶體的關態電阻(off-state resistance)(電晶體處於關閉狀態時的源極和汲極之間的電阻)與通道形成區域中的熱激發載子的濃度成反比，因此，In-Ga-Zn-O類氧化物半導體處於關閉狀態時的電阻率比單晶矽大18位。
藉由將這種寬能隙半導體用於電晶體106，例如室溫(25℃)下的關態電流(在此，每單位通道寬度(1μm)的數值)為100zA(1zA(仄普托介安培)為1×10-21A) 以下，較佳為10zA以下。
在本實施方式中，作為關態電流極低的電晶體106使用包括氧化物半導體的電晶體。
另外，在圖1A所示的半導體裝置中，雖然將電晶體106作為n通道型電晶體而進行說明，但是也可以適當地使用p通道型電晶體，在此情況下適當地調換供應給閘極端子的電位。
在此，以圖2A所示的習知的CMOS反相器電路10為例子說明在由電晶體11及電晶體12構成的CMOS反相器電路10中產生的貫通電流。
圖2A所示的CMOS反相器電路10的結構與圖1A所示的CMOS反相器電路100相同，p通道型電晶體11的結構與電晶體101相同，而n通道型電晶體12的結構與電晶體102相同。換言之，圖2A所示的CMOS反相器電路10與圖1A所示的半導體裝置不同之處是不設置電晶體106的點，並且其他結構與圖1A所示的半導體裝置相同。
圖2B示出電晶體11及電晶體12的電晶體特性的示意圖。在圖2B中，縱軸以對數標度表示流過在電晶體11及電晶體12的電流I，橫軸表示電晶體11或電晶體12的各個的閘極-源極之間的電位差Vgs。此外，在圖2B中，由虛線示出p通道型電晶體11的電晶體特性，而由實線示出n通道型電晶體12的電晶體特性。
如圖2B所示，電晶體11在電位差Vgs為臨界電壓 Vthp以下時處於導通狀態，並且電晶體11在電位差Vgs為-H(V)附近以下時處於足夠的導通狀態。此外，電晶體11在電位差Vgs為臨界電壓Vthp以上時處於關閉狀態，並且電晶體11在電位差Vgs為0V附近以上時處於足夠的關閉狀態。另外，電晶體12在電位差Vgs為臨界電壓Vthn以下時處於關閉狀態，並且電晶體12在電位差Vgs為0V附近以下時處於足夠的關閉狀態。此外，電晶體12在電位差Vgs為臨界電壓Vthn以上時處於導通狀態，並且電晶體12在電位差Vgs為H(V)附近以上時處於足夠的導通狀態。
在此，因為在CMOS反相器電路10中，當電晶體11和電晶體12的兩者在同時處於導通狀態或處於關閉狀態下的電流較大的狀態(例如，弱反轉區域等)時，高電位H被供應的端子VH和低電位L被供應的端子VL發生短路，所以產生貫通電流。
接著，參照圖3A至圖5B說明因在CMOS反相器電路10中對輸入端子IN施加的電壓而產生貫通電流的情況。
圖3A示出p通道型電晶體11的Id-Vds特性的示意圖，而圖3B示出n通道型電晶體12的Id-Vds特性的示意圖。在圖3A及3B中，縱軸表示流過電晶體11及電晶體12的電流Id，橫軸表示電晶體11或電晶體12的各個的汲極-源極之間的電位差Vds。
此外，在圖3A中，虛線11a示出電位差Vgs為-H (V)的電晶體特性，虛線11b示出電位差Vgs為-4H/5(V)的電晶體特性，虛線11c示出電位差Vgs為-3H/5(V)的電晶體特性，虛線11d示出電位差Vgs為-8H/15(V)的電晶體特性，虛線11e示出電位差Vgs為-7H/15(V)的電晶體特性，虛線11f示出電位差Vgs為-2H/5(V)的電晶體特性，虛線11g示出電位差Vgs為-H/5(V)的電晶體特性，虛線11h示出電位差Vgs為0V的電晶體特性。
此外，在圖3B中，實線12a示出電位差Vgs為H(V)的電晶體特性，實線12b示出電位差Vgs為4H/5(V)的電晶體特性，實線12c示出電位差Vgs為3H/5(V)的電晶體特性，實線12d示出電位差Vgs為8H/15(V)的電晶體特性，實線12e示出電位差Vgs為7H/15(V)的電晶體特性，實線12f示出電位差Vgs為2H/5(V)的電晶體特性，實線12g示出電位差Vgs為H/5(V)的電晶體特性，實線12h示出電位差Vgs為0V的電晶體特性。
在此，電晶體11的電位差Vgs及電位差Vds分別為電位差Vgsp及電位差Vdsp，而電晶體12的電位差Vgs及電位差Vds分別為電位差Vgsn及電位差Vdsn。電位差Vgsp、電位差Vdsp、電位差Vgsn以及電位差Vdsn可以由圖2A所示的CMOS反相器電路10的輸入端子IN的電位Vin、輸出端子OUT的電位Vout、端子VH的電位H表示為Vgsn=Vin_(1)、Vgsp=Vin-H_(2)、 Vdsn=Vout_(3)、Vdsp=Vout-H_(4)。注意，端子VL的電位為0V。
由於根據公式(1)、公式(2)，Vgsn及Vgsp可以由Vin表示，因此在CMOS反相器電路10中，例如當Vin=H(V)時電晶體11呈現虛線11h的特性，且電晶體12呈現實線12a的特性。此外，由於根據公式(3)、公式(4)，Vdsn及Vdsp可以由Vout表示，因此在CMOS反相器電路10中，可以以Vout為橫軸而如圖4A至4H那樣地重疊表示圖3A及3B的示意圖。
圖4A至4H示出Vin=H(V)、4H/5(V)、3H/5(V)、8H/15(V)、7H/15(V)、2H/5(V)、H/5(V)、0(V)時的CMOS反相器電路10中的電晶體11及電晶體12的Id-Vds特性的示意圖。在圖4A至4H中，縱軸表示流過在電晶體11及電晶體12的電流Id，橫軸表示輸出端子的電位Vout。
如上所述，由於當Vin=H(V)時，Vgsp=0V，Vgsn=H(V)，因此在圖4A中，作為電晶體11及電晶體12的電晶體特性示出虛線11h及實線12a。在此，因為在CMOS反相器電路10中，電晶體11及電晶體12的電流Id及電位Vout相等，所以可以從虛線11h和實線12a的交叉點13a獲得Vin=H(V)時的Id及Vout。
在圖4B中，因Vin=4H/5(V)而示出虛線11g及實線12b，且可以從其交叉點13b獲得Vin=4H/5(V)時的Id及Vout。與此同樣，從圖4C的交叉點13c、圖4D的 交叉點13d、圖4E的交叉點13e、圖4F的交叉點13f、圖4G的交叉點13g以及圖4H的交叉點13h獲得對應於各Vin的Id及Vout。
圖5A示出表示圖4A至4H所示的交叉點13a至13h而以平滑的曲線連接的示意圖。再者，由於圖5A所示的交叉點13a至13h分別具有對應於的Vin的值，因此在以輸入端子的電位Vin為橫軸而示出時成為如圖5B那樣的示意圖。
根據圖5B所示的示意圖可以看到CMOS反相器電路10中的對應於輸入到輸入端子IN的電位的電流Id。根據圖5B可以知道當在CMOS反相器電路10中在0(V)和H(V)之間使輸入端子的電位Vin有變化時，電流Id流過。換言之，可以知道端子VH和端子VL發生短路而產生貫通電流。
在此，電晶體11和電晶體12的兩者都處於導通狀態或處於關閉狀態下的電流較大的狀態(下面，將這種狀態還稱為導電狀態)。像這樣，當電晶體11和電晶體12的兩者都處於導電狀態時，供應高電位H的端子VH和供應低電位L的端子VL發生短路，所以產生貫通電流。
特別是，當電位Vin是電晶體12的臨界電壓以上，且是對電晶體11的臨界電壓加上H(V)的電壓以下時，例如，當電位Vin為H/2(V)的附近時，流過電晶體11和電晶體12的電流Id都大，因此所產生的貫通電流也變大。
於是，在本實施方式所示的半導體裝置中，如圖1A所示，除了CMOS反相器電路100之外還設置電晶體106，且當電晶體101和電晶體102都處於如上所述的導電狀態時使電晶體106處於關閉狀態，從而實現抑制貫通電流的產生。例如，當電位Vin是低電位電源線所具有的低電位L以上且是高電位電源線所具有的高電位H以下時，使電晶體106處於關閉狀態，即可。特別是，當電位Vin是低電位L和高電位H的平均值附近時，藉由使電晶體106處於關閉狀態來可以有效地抑制貫通電流的產生。
如上所述，藉由作為電晶體106例如採用如使用氧化物半導體的電晶體那樣的關態電流極低的電晶體，可以有效地抑制貫通電流的產生。
在此，參照圖1B所示的時序圖說明圖1A所示的半導體裝置的工作。圖1B所示的時序圖示出期間T1、過渡期間T12、期間T2、過渡期間T23及期間T3中的輸入端子IN、輸出端子OUT及控制端子IN_S的電位和電晶體101及電晶體102的導通/關閉的狀態。在此，期間T1是輸入高電位H的期間，過渡期間T12是輸入端子IN的電位從高電位H變為低電位L的期間，期間T2是輸入低電位L的期間，過渡期間T23是輸入端子IN的電位從低電位L變為高電位H的期間，期間T3是輸入高電位H的期間。另外，記載在時序圖的左邊的符號IN、OUT、IN_S、101及102分別對應於輸入端子IN、輸出端子OUT、控制端子IN_S、電晶體101及電晶體102。此外， 在電晶體101及電晶體102的時序圖中，在電晶體處於導通狀態的期間記載ON的符號，在電晶體處於關閉狀態的期間記載OFF的符號，而在包括導通狀態和關閉狀態的期間記載ON/OFF的符號。
在期間T1中，對輸入端子IN及控制端子IN_S輸入高電位H，使電晶體101處於關閉狀態，使電晶體102處於導通狀態，使電晶體106處於導通狀態。由此，從輸出端子OUT輸出低電位L。
接著，在過渡期間T12中，輸入端子IN的電位從高電位H變為低電位L，電晶體101從關閉狀態變為導通狀態，電晶體102從導通狀態變為關閉狀態。與此相應地，輸出端子OUT的電位也從低電位L變為高電位H。此時，對控制端子IN_S輸入低電位L，使電晶體106處於關閉狀態。
如上所述，過渡期間T12包括電晶體101和電晶體102的兩者都處於導電狀態的期間。由此，在本實施方式所示的半導體裝置中，藉由在過渡期間T12中使電晶體106處於關閉狀態，實現貫通電流的抑制。在圖1B所示的時序圖中，為了在過渡期間T12中使電晶體106處於足夠的關閉狀態，在進入過渡期間T12之前使控制端子IN_S的電位從高電位H降低，而使控制端子IN_S的電位在過渡期間T12的開始時成為低電位L。此外，在過渡期間T12結束之後使控制端子IN_S的電位從低電位L增加，而使控制端子IN_S的電位在開始期間T2之後成為高 電位H。藉由上述步驟，可以在輸入端子IN的電位從高電位電源線所具有的高電位H變為低電位電源線所具有的低電位L時使電晶體106處於關閉狀態。
在過渡期間T12中使電晶體106處於關閉狀態的時序不侷限於上述時序。例如，也可以在輸入端子IN的電位是對電晶體101的臨界電壓加上H(V)的電位以下且是電晶體102的臨界電壓以上時使電晶體106處於關閉狀態。此外，也可以在輸入端子IN的電位是使電晶體101成為弱反轉區域的電位以下且是使電晶體102成為弱反轉區域的電位以上時使電晶體106處於關閉狀態。另外，也可以在輸入端子IN的電位是低電位L和高電位H的平均值附近時使電晶體106處於關閉狀態。像這樣，藉由在貫通電流較大時使電晶體106處於關閉狀態，可以有效地抑制貫通電流的產生。
在期間T2中，對輸入端子IN輸入低電位L，使電晶體101處於導通狀態，使電晶體102處於關閉狀態。由此，從輸出端子OUT輸出高電位H。另外，雖然在圖1B所示的時序圖中，在期間T2中對控制端子IN_S輸入高電位H並使電晶體106處於導通狀態，但是不侷限於此而也可以在期間T2中使電晶體106處於關閉狀態。換言之，也可以與使電晶體102處於關閉狀態相應地，使電晶體106處於關閉狀態。
在過渡期間T23中，輸入端子IN的電位從低電位L變為高電位H，電晶體101從導通狀態變為關閉狀態，電 晶體102從關閉狀態變為導通狀態。此時，對控制端子IN_S輸入低電位L，並使電晶體106處於關閉狀態。由此，在第二過渡期間T23，低電位電源線L和輸出端子OUT處於非導通狀態，所以輸出端子OUT的電位被保持為高電位H。
與過渡期間T12同樣地，過渡期間T23包括電晶體101及電晶體102的兩者都處於導電狀態的期間。由此，在本實施方式所示的半導體裝置中，藉由在過渡期間T23中使電晶體106處於關閉狀態，實現貫通電流的抑制。在圖1B所示的時序圖中，為了在過渡期間T23中使電晶體106處於足夠的關閉狀態，在進入過渡期間T23之前使控制端子IN_S的電位從高電位H降低，而使控制端子IN_S的電位在過渡期間T23的開始時成為低電位L。此外，在過渡期間T23結束之後使控制端子IN_S的電位從低電位L增加，而使控制端子IN_S的電位在開始期間T3之後成為高電位H。像這樣，可以在輸入端子IN的電位從低電位電源線所具有的低電位L變為高電位電源線所具有的高電位H時使電晶體106處於關閉狀態。
在過渡期間T23中使電晶體106處於關閉狀態的時序不侷限於上述時序。例如，也可以在輸入端子IN的電位是對電晶體101的臨界電壓加上H(V)的電位以下且是電晶體102的臨界電壓以上時使電晶體106處於關閉狀態。此外，也可以在輸入端子IN的電位是使電晶體101成為弱反轉區域的電位以下且是使電晶體102成為弱反轉 區域的電位以上時使電晶體106處於關閉狀態。另外，也可以在輸入端子IN的電位是低電位L和高電位H的平均值附近時使電晶體106處於關閉狀態。像這樣，藉由在貫通電流較大時使電晶體106處於關閉狀態，可以有效地抑制貫通電流的產生。
在期間T3中，對輸入端子IN及控制端子IN_S輸入高電位H，使電晶體101處於關閉狀態，使電晶體102處於導通狀態，使電晶體106處於導通狀態。由此，從輸出端子OUT輸出低電位L。因為在此輸出端子OUT的電位與電晶體106成為導通狀態相應地開始減少，所以在使輸入端子IN的電位成為高電位H之後且在輸入端子OUT的電位到達低電位L之前有時間差。
如上所述，藉由設置電晶體106，且在電晶體101及電晶體102處於導電狀態時使電晶體106處於關閉狀態，可以抑制在CMOS反相器電路100的邏輯的反轉時產生的貫通電流。由此，可以實現減少本實施方式所示的半導體裝置的工作時的耗電量。
此外，根據本發明的半導體裝置不侷限於圖1A所示的結構。下面，參照圖6A至6C說明與圖1A所示的半導體裝置不同的結構的半導體裝置。另外，圖6A至6C所示的半導體裝置具有與圖1A所示的半導體裝置同樣地用作CMOS反相器電路。由此，用同樣的符號表示CMOS反相器電路100、電晶體101、電晶體102以及電晶體106。
在圖6A所示的半導體裝置中，在電晶體106中，源極端子和汲極端子中的一個與高電位電源線電連接，且源極端子和汲極端子中的另一個與電晶體101的源極端子電連接。此外，在電晶體101中，閘極端子與電晶體102的閘極端子電連接，汲極端子與電晶體102的汲極端子電連接。此外，在電晶體102中，源極端子與低電位電源線電連接。
換言之，圖6A所示的半導體裝置與圖1A所示的半導體裝置不同之處是電晶體106設置在高電位電源線和電晶體101之間的點。至於其他結構，可以參照與圖1A所示的半導體裝置的記載。
在圖6B所示的半導體裝置中，在電晶體101中，閘極端子與電晶體102的閘極端子電連接，源極端子與高電位電源線電連接，汲極端子與電晶體106的源極端子和汲極端子中的一個電連接。此外，在電晶體102中，源極端子與低電位電源線電連接，汲極端子與電晶體106的源極端子和汲極端子中的另一個電連接。另外，在圖6B所示的半導體裝置中，電晶體101的汲極端子及電晶體106的源極端子和汲極端子中的一個用作輸出端子OUT。
換言之，圖6B所示的半導體裝置與圖1A所示的半導體裝置不同之處是電晶體106設置在電晶體101和電晶體102之間的點。至於其他結構，可以參照與圖1A所示的半導體裝置的記載。
此外，圖6C所示的半導體裝置與圖6B所示的半導 體裝置不同之處是電晶體106的源極端子和汲極端子中的另一個及電晶體102的汲極端子用作輸出端子OUT的點。至於其他結構，可以參照與圖6B所示的半導體裝置的記載。
如圖1A以及圖6A至6C所示，在電晶體106中，在高電位電源線和低電位電源線之間以與電晶體101及電晶體102串聯連接的方式使源極端子和汲極端子連接，即可。像這樣，藉由設置電晶體106，且在電晶體101及電晶體102處於導電狀態時使電晶體106處於關閉狀態，可以抑制在CMOS反相器電路100的邏輯的反轉時產生的貫通電流。
此外，雖然在上述記載中說明了形成有CMOS反相器電路的半導體裝置，但是根據本發明的半導體裝置不侷限於此。下面，參照圖7A至圖8B說明使用與CMOS反相器電路不同的CMOS電路的半導體裝置。
圖7A及7B示出用作NOR電路的半導體裝置的例子。圖7A所示的半導體裝置包括：NOR電路120，該NOR電路120包括p通道型電晶體121a、p通道型電晶體121b、n通道型電晶體122a以及n通道型電晶體122b；以及關態電流極低的電晶體126a及電晶體126b。此外，該半導體裝置還設置有高電位H被供應的高電位電源線VH以及例如接地電位(GND)等低電位L被供應的低電位電源線VL。
在此，電晶體121a及電晶體121b對應於電晶體 101，電晶體122a及電晶體122b對應於電晶體102，電晶體126a及電晶體126b對應於電晶體106，並且這些電晶體採用彼此同樣的結構。
明確而言，在電晶體121b中，閘極端子與電晶體122b的閘極端子電連接，源極端子與高電位電源線VH電連接，汲極端子與電晶體121a的源極端子電連接。此外，在電晶體121a中，閘極端子與電晶體122a的閘極端子電連接，汲極端子與電晶體122a的汲極端子及電晶體122b的汲極端子電連接。此外，在電晶體122a中，源極端子與電晶體126a的源極端子和汲極端子中的一個電連接。此外，在電晶體122b中，源極端子與電晶體126b的源極端子和汲極端子中的一個電連接。此外，在電晶體126a中，閘極端子與電晶體126b的閘極端子電連接，源極端子和汲極端子中的另一個與低電位電源線VL電連接。此外，在電晶體126b中，源極端子和汲極端子中的另一個與低電位電源線VL電連接。
在此，電晶體121a的閘極端子及電晶體122a的閘極端子用作NOR電路120的輸入端子IN_A。此外，電晶體121b的閘極端子及電晶體122b的閘極端子用作NOR電路120的輸入端子IN_B。此外，電晶體121a的汲極端子、電晶體122a的汲極端子及電晶體122b的汲極端子用作NOR電路120的輸出端子OUT。此外，電晶體126a的閘極端子及電晶體126b的閘極端子用作控制端子IN_S。
像這樣，藉由在NOR電路120和低電位電源線VL 之間設置電晶體126a及電晶體126b，可以實現工作時的耗電量的減少。藉由在輸入到輸入端子IN_A或輸入端子IN_B的電位反轉，而電晶體121b、電晶體121a及電晶體122a處於導電狀態時使電晶體126a處於關閉狀態，可以抑制藉由電晶體121b、電晶體121a及電晶體122a產生貫通電流。此外，藉由在輸入到輸入端子IN_A或輸入端子IN_B的電位反轉，而電晶體121b、電晶體121a及電晶體122b處於導電狀態時使電晶體126b處於關閉狀態，可以抑制藉由電晶體121b、電晶體121a及電晶體122b產生貫通電流。
圖7B示出具有與圖7A所示的結構不同的結構的用作NOR電路的半導體裝置的例子。圖7B所示的半導體裝置使用一個電晶體126，而圖7A所示的半導體裝置使用兩個電晶體，即電晶體126a及電晶體126b。
此外，在圖7B所示的半導體裝置中，在電晶體126中，源極端子和汲極端子中的一個與高電位電源線VH電連接，源極端子和汲極端子中的另一個與電晶體121b的源極端子電連接。此外，在電晶體121b中，閘極端子與電晶體122b的閘極端子電連接，汲極端子與電晶體121a的源極端子電連接。此外，在電晶體121a中，閘極端子與電晶體122a的閘極端子電連接，汲極端子與電晶體122a的汲極端子及電晶體122b的汲極端子電連接。此外，在電晶體122a中，源極端子與低電位電源線VL電連接。此外，在電晶體122b中，源極端子與低電位電源 線VL電連接。
換言之，圖7B所示的半導體裝置與圖7A所示的半導體裝置不同之處是電晶體126設置在高電位電源線VH和電晶體121b之間的點。至於其他結構，可以參照與圖7A所示的半導體裝置的記載。
像這樣，藉由在NOR電路120和高電位電源線VH之間設置電晶體126，可以實現工作時的耗電量的減少。藉由在輸入到輸入端子IN_A或輸入端子IN_B的電位反轉，而電晶體121b、電晶體121a及電晶體122a處於導電狀態時使電晶體126處於關閉狀態，可以抑制藉由電晶體121b、電晶體121a及電晶體122a產生貫通電流。此外，藉由在輸入到輸入端子IN_A或輸入端子IN_B的電位反轉，而電晶體121b、電晶體121a及電晶體122b處於導電狀態時使電晶體126處於關閉狀態，可以抑制藉由電晶體121b、電晶體121a及電晶體122b產生貫通電流。
圖8A及8B示出用作NAND電路的半導體裝置的例子。圖8A所示的半導體裝置包括：NAND電路130，該NAND電路130包括p通道型電晶體131a、p通道型電晶體131b、n通道型電晶體132a以及n通道型電晶體132b；以及關態電流極低的電晶體136。此外，該半導體裝置還設置有高電位H被供應的高電位電源線VH以及例如接地電位(GND)等低電位L被供應的低電位電源線VL。
在此，電晶體131a及電晶體131b對應於電晶體 101，電晶體132a及電晶體132b對應於電晶體102，電晶體136a及電晶體136b對應於電晶體106，並且這些電晶體採用彼此同樣的結構。
明確而言，在電晶體131a中，閘極端子與電晶體132a的閘極端子電連接，源極端子與高電位電源線VH電連接，汲極端子與電晶體132a的汲極端子及電晶體131b的汲極端子電連接。此外，在電晶體131b中，閘極端子與電晶體132b的閘極端子電連接，源極端子與該電位電源線VH電連接。此外，在電晶體132a中，源極端子與電晶體132b的汲極端子電連接。此外，在電晶體132b中，源極端子與電晶體136的源極端子和汲極端子中的一個電連接。此外，在電晶體136中，源極端子和汲極端子中的另一個與低電位電源線VL電連接。
在此，電晶體131a的閘極端子及電晶體132a的閘極端子用作NAND電路130的輸入端子IN_A。此外，電晶體131b的閘極端子及電晶體132b的閘極端子用作NAND電路130的輸入端子IN_B。此外，電晶體131a的汲極端子、電晶體131b的汲極端子及電晶體132a的汲極端子用作NAND電路130的輸出端子OUT。此外，電晶體136的閘極端子用作控制端子IN_S。
像這樣，藉由在NAND電路130和低電位電源線VL之間設置電晶體136，可以實現工作時的耗電量的減少。藉由在輸入到輸入端子IN_A或輸入端子IN_B的電位反轉，而電晶體131a、電晶體132a及電晶體132b處於導電 狀態時使電晶體136處於關閉狀態，可以抑制藉由電晶體131a、電晶體132a及電晶體132b產生貫通電流。此外，藉由在輸入到輸入端子IN_A或輸入端子IN_B的電位反轉，而電晶體131b、電晶體132a及電晶體132b處於導電狀態時使電晶體136處於關閉狀態，可以抑制藉由電晶體131b、電晶體132a及電晶體132b產生貫通電流。
圖8B示出具有與圖8A所示的結構不同的結構的用作NAND電路的半導體裝置的例子。圖8B所示的半導體裝置中使用兩個電晶體，即電晶體136a及電晶體136b，而圖8A所示的半導體裝置使用一個電晶體136。
此外，在圖8B所示的半導體裝置中，在電晶體136a中，閘極端子與電晶體136b的閘極端子電連接，源極端子和汲極端子中的一個與高電位電源線VH電連接，源極端子和汲極端子中的另一個與電晶體131a的源極端子電連接。此外，在電晶體136b中，源極端子和汲極端子中的一個與高電位電源線VH電連接，源極端子和汲極端子中的另一個與電晶體131b的源極端子電連接。此外，在電晶體131a中，閘極端子與電晶體132a的閘極端子電連接，汲極端子與電晶體132a的汲極端子及電晶體131b的汲極端子電連接。此外，在電晶體131b中，閘極端子與電晶體132b的閘極端子電連接。此外，在電晶體132a中，源極端子與電晶體132b的汲極端子電連接。此外，在電晶體132b中，源極端子與低電位電源線VL電連接。
換言之，圖8B所示的半導體裝置與圖8A所示的半導體裝置不同之處是電晶體136a及電晶體136b設置在高電位電源線VH和電晶體131a及電晶體131b之間的點。至於其他結構，可以參照與圖8A所示的半導體裝置的記載。
像這樣，藉由在NAND電路130和高電位電源線VH之間設置電晶體136a及電晶體136b，可以實現工作時的耗電量的減少。藉由在輸入到輸入端子IN_A或輸入端子IN_B的電位反轉，而電晶體131a、電晶體132a及電晶體132b處於導電狀態時使電晶體136a處於關閉狀態，可以抑制藉由電晶體131a、電晶體132a及電晶體132b產生貫通電流。此外，藉由在輸入到輸入端子IN_A或輸入端子IN_B的電位反轉，而電晶體131b、電晶體132a及電晶體132b處於導電狀態時使電晶體136b處於關閉狀態，可以抑制藉由電晶體131b、電晶體132a及電晶體132b產生貫通電流。
另外，因為如上所述那樣可以在反相器電路、NOR電路及NAND電路中抑制貫通電流的產生，所以可以在正反器、分壓器電路、環形振盪器等各種邏輯電路中抑制貫通電流的產生。
作為正反器的例子，圖9A示出D正反器。在圖9A所示的D正反器140中，對端子D輸入輸入信號，且對端子CLK輸入時脈信號。此外，從端子Q輸出第一輸出信號，且從端子Qb輸出第二輸出信號。
圖9B示出D正反器140的具體的電路結構的一個例子。D正反器140包括NAND電路141至NAND電路144。在NAND電路141中，第一輸入端子用作D正反器140的端子D，第二輸入端子與NAND電路142的第二輸入端子電連接，輸出端子與NAND電路143的第一輸入端子及NAND電路142的第一輸入端子電連接。在NAND電路142中，第二輸入端子用作D正反器140的端子CLK，輸出端子與NAND電路144的第二輸入端子電連接。在NAND電路143中，第二輸入端子與NAND電路144的輸出端子電連接，輸出端子用作D正反器140的端子Q。在NAND電路144中，第一輸入端子與NAND電路143的輸出端子電連接，輸出端子用作D正反器140的端子Qb。
在此，藉由作為NAND電路141至NAND電路144使用用作圖8A或8B所示的NAND電路的半導體裝置等，可以在NAND電路141至NAND電路144中抑制貫通電流的產生。由此，可以在D正反器140中抑制貫通電流的產生而實現工作時的低耗電量化。另外，D正反器140所包括的NAND電路可以採用其至少一部分能夠抑制貫通電流的產生的結構。
另外，雖然在本實施方式中示出了作為正反器形成D正反器的例子，但是不侷限於此而在RS正反器、JK正反器、T正反器等各種正反器中採用本實施方式所示的結構來可以實現抑制貫通電流的產生。
此外，圖9C示出使用本實施方式所示的結構形成的分壓器電路的一個例子。圖9C所示的分壓器電路包括D正反器140a至D正反器140c。D正反器140a至D正反器140c具有與圖9A所示的D正反器140相同的結構。在D正反器140a中，端子CLK用作分壓器電路的輸入端子，端子Qb與端子D電連接，端子Q與D正反器140b的端子CLK電連接。在D正反器140b中，端子Qb與端子D電連接，端子Q與D正反器140c的端子CLK電連接。在D正反器140c中，端子Qb與端子D電連接，端子Q用作分壓器電路的輸出端子。
在此，由於作為D正反器140a至D正反器140c使用上述貫通電流被抑制的D正反器，因此在D正反器140a至D正反器140c中可以抑制貫通電流的產生。由此，可以在分壓器電路中抑制貫通電流的產生而實現工作時的低耗電量化。另外，雖然在圖9C所示的分壓器電路中使用三個D正反器，但是不侷限於此而根據想要輸出的時脈信號的頻率適當地設定D正反器的數量，即可。
此外，圖9D示出採用本實施方式所示的結構形成的環形振盪器的一個例子。圖9D所示的環形振盪器包括反相器151至反相器155。反相器151的輸出端子與反相器152的輸入端子電連接，反相器152的輸出端子與反相器153的輸入端子電連接，反相器153的輸出端子與反相器154的輸入端子電連接，反相器154的輸出端子與反相器155的輸入端子電連接，反相器155的輸出端子與反相器 151的輸入端子電連接。
在此，藉由作為反相器151至反相器155使用圖1A或圖6A至6C所示的用作CMOS反相器電路的半導體裝置等，可以在反相器151至反相器155中抑制貫通電流的產生。由此，可以在環形振盪器中抑制貫通電流的產生而實現工作時的低耗電量化。另外，雖然圖9D所示的環形振盪器使用五個環形振盪器，但是不侷限於此而根據想要輸出的時脈信號的頻率將反相器的數量設定為適當的奇數。
此外，使用本實施方式所示的貫通電流被抑制的CMOS電路代替習知的貫通電流大的CMOS電路是有效的。以圖10所示的晶體振盪電路為例子而說明這種結構。
圖10所示的晶體振盪電路包括諧振部160、放大部170、控制電路180、CMOS反相器電路182以及CMOS反相器電路184。諧振部160包括晶體諧振器162、電容元件164、電容元件166以及電阻元件168。放大部170包括CMOS反相器電路172、電晶體176以及電阻元件178。
在此，CMOS反相器電路172、CMOS反相器電路182以及CMOS反相器電路184具有與圖1A所示的CMOS反相器電路100同樣的結構，並且其p通道型電晶體的源極端子分別與高電位電源線Vdd電連接。此外，與CMOS反相器電路172電連接的電晶體176具有與圖1A 所示的電晶體106同樣的結構，且CMOS反相器電路172的n通道型電晶體的源極端子藉由電晶體176接地。另外，CMOS反相器電路182及CMOS反相器電路184的n通道型電晶體的源極端子也接地。
在諧振部160中，晶體諧振器162的一個端子與CMOS反相器電路172的輸入端子、電阻元件178的一個端子及電容元件164的一個端子電連接，而晶體諧振器162的另一個端子與電容元件166的一個端子及電阻元件168的一個端子電連接。在此，電容元件164及電容元件166的另一個端子都接地。
在放大部170中，CMOS反相器電路172的輸出端子與CMOS反相器電路182的輸入端子、電阻元件178的另一個端子及電阻元件168的另一個端子電連接。
CMOS反相器電路182的輸出端子與CMOS反相器電路184的輸入端子電連接，而CMOS反相器電路184的輸出端子用作晶體振盪電路的輸入端子。此外，CMOS反相器電路184的輸出端子與控制電路180電連接，並藉由控制電路180與電晶體176的閘極端子電連接。
放大部170的CMOS反相器電路172及電晶體176對應於圖1A所示的半導體裝置的CMOS反相器電路100及電晶體106。在圖1A中，控制電路180利用CMOS反相器電路184的輸出端子的電位生成輸入到控制端子IN_S的信號。
至於習知的晶體振盪電路的耗電量，用於放大部的 CMOS反相器電路的貫通電流佔優勢。針對於此，藉由在放大部170設置電晶體176，且如圖1B所示那樣當CMOS反相器電路172的p通道型電晶體和n通道型電晶體都導電時使電晶體176處於關閉狀態，可以抑制放大部170中的貫通電流。藉由抑制放大部170的貫通電流，可以大幅度地減少晶體振盪電路的工作時的耗電量。再者，藉由將該晶體振盪電路設置在微型電腦等，可以提供實現低耗電量化的微型電腦。
此時，較佳的是，在晶體振盪電路的輸出穩定之後利用控制電路180控制電晶體176。
另外，在圖10中例示了石英振盪電路，但是本實施方式所示的結構不侷限於此而可以用於各種半導體裝置。
如上所述，在半導體裝置中，在用於CMOS電路的高電位電源線和低電位電源線之間以與p通道型電晶體及n通道型電晶體串聯連接的方式設置關態電流低的電晶體諸如使用氧化物半導體的電晶體，並且當p通道型電晶體及n通道型電晶體處於導電狀態時使該關態電流低的電晶體處於關閉狀態。由此，可以實現抑制在設置在半導體裝置的CMOS電路產生的貫通電流並減少工作時的耗電量。
以上，本實施方式所示的結構、方法等既可以與本實施方式所示的結構、方法彼此組合而使用，又可以與其他實施方式所示的結構、方法等適當地組合而使用。
實施方式2
在本實施方式中，參照圖11A至圖14B說明上述實施方式所示的半導體裝置的製造方法的一個例子。作為例子，說明圖1A所示的半導體裝置的電晶體101、電晶體102及電晶體106的製造方法。
另外，可以採用與電晶體101或電晶體102同樣的材料及方法形成上述實施方式所示的使用矽等形成的電晶體。此外，可以採用與電晶體106同樣的材料及方法形成上述實施方式所示的使用氧化物半導體等形成的電晶體。由此，可以採用同樣方法製造上述實施方式的圖6A至6C所示的CMOS反相器電路、圖7A及7B所示的NOR電路、圖8A及8B所示的NAND電路等各種邏輯電路。
首先，如圖11A所示，在n型半導體基板201中形成元件分離區域203之後，在n型半導體基板201的一部分中形成p井區域205。
作為n型半導體基板201，可以使用具有n型導電型的單晶矽基板(矽晶片)、化合物半導體基板(SiC基板、GaN基板等)。
另外，可以使用SOI(Silicon On Insulator：絕緣體上矽)基板代替n型半導體基板201。作為SOI基板可以使用：藉由在對鏡面拋光薄片注入氧離子之後進行高溫加熱，在離表面一定深度的區域中形成氧化層，並消除產生在表面層中的缺陷的所謂的SIMOX(Separation by IMplanted OXygen：注入氧隔離)基板；或者利用藉由注入氫離子而形成的微小空隙經過加熱處理成長而使半導體 基板劈開的智能剝離法或ELTRAN法(Epitaxial Layer Transfer：磊晶層轉移，日本佳能公司的註冊商標)等形成的SOI基板。
元件分離區域203可以利用LOCOS(Local Oxidation of Silicon：矽局部氧化)法或STI(Shallow Trench Isolation：淺溝槽隔離)法等形成。
以5×1015cm-3至1×1016cm-3左右的濃度對p井區域205添加硼等賦予p型的雜質元素。在半導體基板201的一部分形成遮罩，然後對半導體基板201的一部分添加硼等賦予p型的雜質元素來形成p井區域205。
另外，雖然這裡使用n型半導體基板，但是也可以使用p型半導體基板，並藉由在p型半導體基板形成添加有賦予n型的磷、砷等雜質元素的n井區域。
接著，在半導體基板201上形成閘極絕緣膜207、閘極電極209a及閘極電極209b。在此，閘極電極209a形成在p井區域205上，且閘極電極209b形成在沒有形成p井區域205的區域上。
作為閘極絕緣膜207，進行加熱處理使半導體基板201的表面氧化來形成氧化矽膜。或者，藉由在利用熱氧化法形成氧化矽膜之後，進行氮化處理使氧化矽膜的表面氮化，而形成氧化矽膜與包含氧和氮的矽膜(氧氮化矽膜)的疊層結構。或者，在利用CVD法、濺射法等形成厚度為5nm至50nm的氧化矽、氧氮化矽、高介電常數物質(也稱為high-k材料)的鉭氧化物、氧化鉿、氧化鉿 矽酸鹽、氧化鋯、氧化鋁、氧化鈦等金屬氧化物或氧化鑭等稀土氧化物等。
閘極電極209a及閘極電極209b較佳為使用選自鉭、鎢、鈦、鉬、鉻、鈮等的金屬或以這些金屬為主要成分的合金材料或化合物材料形成。另外，還可以使用添加有磷等雜質的多晶矽。此外，還可以以金屬氮化物膜與上述金屬膜的疊層結構形成閘極電極209a及閘極電極209b。作為金屬氮化物，可以採用氮化鎢、氮化鉬或氮化鈦。藉由設置金屬氮化物膜，可以提高金屬膜的緊密性，從而能夠防止剝離。
閘極電極209a及閘極電極209b在利用濺射法、CVD法等形成導電膜之後對該導電膜的一部分選擇性地進行蝕刻而形成。
這裡，進行加熱處理使半導體基板201上的表面氧化來形成氧化矽膜，並利用濺射法在該氧化矽膜上形成層疊了氮化鉭膜及鎢膜的導電膜，然後對導電膜的一部分選擇性地進行蝕刻，來形成閘極電極209a及閘極電極209b。
接著，如圖11B所示，對半導體基板201添加賦予p型的雜質元素形成p型雜質區域213a及p型雜質區域213b。另外，對p井區域205添加賦予n型的雜質元素形成n型雜質區域211a及n型雜質區域211b。由此，以使位於閘極電極209a其間的方式形成結深淺的雜質區域211a及雜質區域211b，且以使位於閘極電極209b其間的方式形成結深淺的雜質區域213a及雜質區域213b。在 此，作為賦予p型的雜質元素可以使用硼(B)或鋁(Al)等，而作為賦予n型的雜質元素可以使用磷(P)或砷(As)等。可以適當地使用離子摻雜法、離子植入法等添加賦予n型的雜質元素及賦予p型的雜質元素。此外，可以適當地設定添加的雜質濃度，當使半導體元件高度微型化時，較佳為提高其濃度。
接著，以覆蓋閘極絕緣膜207、閘極電極209a及閘極電極209b等的方式形成絕緣膜，對該絕緣膜進行各向異性高的蝕刻處理，來以自對準的方式形成側壁絕緣膜216及側壁絕緣膜218。此外，在同時對閘極絕緣膜207進行蝕刻來形成閘極絕緣膜207a及閘極絕緣膜207b。作為用於側壁絕緣膜216及側壁絕緣膜218的絕緣膜可以使用與閘極絕緣膜207同樣的絕緣膜。作為該蝕刻較佳為使用乾蝕刻，但是也可以使用濕蝕刻。可以根據被蝕刻的層的材料適當地選擇蝕刻氣體或蝕刻劑。
由此，與閘極電極209a的側面接觸地形成側壁絕緣膜216，且與閘極電極209b的側面接觸地形成側壁絕緣膜218。此外，與閘極電極209a及側壁絕緣膜216重疊地形成閘極絕緣膜207a，且與閘極電極209b及側壁絕緣膜218重疊地形成閘極絕緣膜207b。
另外，為了實現高積體化，也可以採用閘極電極209a及閘極電極209b的側面沒有側壁絕緣層的結構。
接著，如圖11C所示，對不與雜質區域213a及雜質區域213b的側壁絕緣膜218重疊的區域添加賦予p型的 雜質元素來形成雜質濃度高的p型的雜質區域214a及p型的雜質區域214b。此外，對不與p井區域205的雜質區域211a及雜質區域211b的側壁絕緣膜216重疊的區域添加賦予n型的雜質元素來形成n型的雜質區域212a及n型的雜質區域212b。可以採用與上述雜質區域211a、雜質區域211b、雜質區域213a及雜質區域213b同樣的方法進行該處理。此外，也可以在形成該雜質區域212a、雜質區域212b、雜質區域214a及雜質區域214b之前，在雜質區域211a、雜質區域211b、雜質區域213a及雜質區域213b上設置用作保護膜的絕緣膜。
接著，如圖11D所示，利用濺射法、CVD法等在半導體基板201、元件分離區域203、閘極絕緣膜207a、閘極絕緣膜207b、閘極電極209a及閘極電極209b上形成絕緣膜215及絕緣膜217。
絕緣膜215及絕緣膜217可以使用氧化矽、氧氮化矽、氮氧化矽、氮化矽、氧化鋁、氧氮化鋁、氮氧化鋁、氮化鋁等的疊層或單層形成。另外，藉由利用CVD法形成絕緣膜215可以增高絕緣膜215的含氫量。藉由使用該絕緣膜215進行加熱處理，使半導體基板氫化、利用氫使懸空鍵得到飽和，由此可以降低該半導體基板中的缺陷。
另外，藉由使用BPSG(Boron Phosphorus Silicate Glass：硼磷矽玻璃)等無機材料或聚醯亞胺、丙烯酸樹脂等有機材料形成絕緣膜217，可以提高絕緣膜217的平坦性。
在形成絕緣膜215或絕緣膜217之後，進行用來使添加到上述雜質區域中的雜質元素活化的加熱處理。
藉由上述製程，可以如圖11D所示地製造n通道型電晶體101及p通道型電晶體102。這裡，由於電晶體101及電晶體102使用與單晶矽等氧化物半導體不同的半導體形成，所以能夠進行充分高速的工作。
接著，對絕緣膜215及絕緣膜217的一部分選擇性地進行蝕刻以形成開口部。然後，在開口部中形成接觸插頭219a至接觸插頭219d。典型的是，在藉由濺射法、CVD法等形成導電膜之後，藉由CMP(Chemical Mechanical Polishing：化學機械拋光)法、蝕刻等進行平坦化處理以去除導電膜的不需要的部分，來形成接觸插頭219a至接觸插頭219d。
利用CVD法使用WF6氣體和SiH4氣體形成矽化鎢並將其嵌入開口部來形成成為接觸插頭219a至接觸插頭219d的導電膜。
接著，在絕緣膜217以及接觸插頭219a至接觸插頭219d上藉由濺射法、CVD法等形成絕緣膜，然後對該絕緣膜的一部分選擇性地進行蝕刻，來形成具有槽部的絕緣膜221。接著，如圖12A所示，藉由濺射法、CVD法等形成導電膜，然後藉由CMP法、蝕刻等進行平坦化處理，去除該導電膜的不需要的部分，來形成佈線223a至佈線223c。
在此，佈線223a對應於圖1A所示的電晶體101的源 極端子，並與高電位電源線電連接。佈線223c對應於圖1A所示的電晶體102的源極端子，並與圖1A所示的電晶體106的源極端子和汲極端子中的一個電連接。佈線223b對應於圖1A所示的電晶體101的汲極端子及電晶體102的汲極端子，並用作圖1A所示的輸出端子OUT。另外，雖然這裡未圖示，但是閘極電極209a和閘極電極209b藉由設置在與接觸插頭219a至接觸插頭219d以及佈線223a至佈線223c相同的層中的導電膜等電連接，並用作圖1A所示的輸入端子IN。
絕緣膜221可以使用與絕緣膜215相同的材料形成。
作為佈線223a至佈線223c，可以使用由鋁、鈦、鉻、鎳、銅、釔、鋯、鉬、銀、鉭或鎢構成的金屬或以這些元素為主要成分的合金的單層結構或疊層結構。例如，可以採用如下結構：包含矽的鋁膜的單層結構；在鋁膜上層疊鈦膜的兩層結構；在鎢膜上層疊鈦膜的兩層結構；在銅-鎂-鋁合金膜上層疊銅膜的兩層結構；鈦膜、層疊在該鈦膜上的鋁膜和層疊在其上的鈦膜的三層結構等。另外，還可以使用包含氧化銦、氧化錫或氧化鋅的透明導電材料。
接著，在絕緣膜221、佈線223a及佈線223b上藉由濺射法、CVD法等形成絕緣膜220，在該絕緣膜220上藉由濺射法、CVD法等形成絕緣膜，然後對該絕緣膜的一部分選擇性地進行蝕刻，來形成具有槽部的絕緣膜222。接著，如圖12B所示，藉由濺射法、CVD法等形成導電 膜，然後藉由CMP法、蝕刻等進行平坦化處理，去除該導電膜的不需要的部分，來形成電極224。
在此，可以使用與絕緣膜215相同的材料形成絕緣膜220及絕緣膜222。但是，作為絕緣膜220較佳為使用對絕緣膜222的蝕刻具有選擇性的材料。
在此，電極224是用作後面說明的電晶體106的背閘極電極的電極。藉由設置這種電極224，可以進行電晶體106的臨界電壓的控制。電極224可以處於電絕緣的浮置狀態，或者可以處於接受另一元件提供的電位的狀態。可以根據電晶體106的臨界電壓的控制適當地設定電極224的狀態。另外，作為電極224的材料可以使用與後面說明的閘極電極233相同的材料。
另外，雖然在本實施方式中採用在佈線223a及佈線223b上設置電極224的結構，但是不侷限於此，例如也可以採用使用與佈線223a及佈線223b同一導電層形成電極224。
藉由使用被平坦化的絕緣膜222及電極224，可以減少後面形成的包括氧化物半導體膜的電晶體的電特性的不均勻。另外，可以高良率地形成包括氧化物半導體膜的電晶體。
接著，較佳為藉由加熱處理或電漿處理使包含於絕緣膜221、佈線223a、佈線223b、佈線223c、絕緣膜220、絕緣膜222及電極224的氫脫離。其結果是，在後面的加熱處理中，可以防止氫擴散到在後面形成的絕緣膜及氧化 物半導體膜中。注意，在惰性氛圍、減壓氛圍或乾燥空氣氛圍中以100℃以上且低於基板的應變點的溫度進行加熱處理。此外，電漿處理使用稀有氣體、氧、氮或氧化氮(一氧化二氮、一氧化氮、二氧化氮等)。
接著，利用濺射法、CVD法等在絕緣膜222及電極224上形成絕緣膜225。作為絕緣膜225，可以形成氧化矽、氧氮化矽、氮氧化矽、氧化鎵、氧化鉿、氧化釔、氧化鋁、氧氮化鋁的單層或疊層。此外，較佳為使用藉由加熱使氧的一部分脫離的氧化絕緣膜形成絕緣膜225。作為藉由加熱使氧的一部分脫離的氧化絕緣膜，較佳為使用其含氧量多於滿足化學計量比的氧量的氧化絕緣膜。由於該氧化絕緣膜的氧藉由加熱脫離，因此可以藉由在後面的製程中進行的加熱使氧擴散到氧化物半導體膜中。
此外，在作為絕緣膜225採用疊層結構的情況下，較佳為將下側的絕緣膜用作障壁膜以防止從下層擴散的雜質混入。尤其在作為半導體基板201使用單晶矽基板、SOI基板或設有矽等半導體元件的基板等的情況下，可以防止包含於基板的氫等擴散並混入到後面形成的氧化物半導體膜。作為這種絕緣膜，例如可以使用藉由電漿CVD法或濺射法等形成的氮化矽膜、氮氧化矽膜或氧化鋁膜等。
另外，較佳為對絕緣膜225進行CMP處理等而使其平坦化。絕緣膜225的表面的平均表面粗糙度(Ra)為1nm以下，較佳為0.3nm以下，更佳為0.1nm以下。
注意，在本說明書等中，平均面粗糙度(Ra)是指為 了可以應用於曲面而將在JISB0601：2001(ISO4287：1997)中定義的算術平均粗糙度擴大為三維來得到的值，使用“將從基準面到指定面的偏差的絕對值平均來得到的值”表示Ra。
當將指定面表示為Z=F(X，Y)時，平均面粗糙度(Ra)由“將從基準面到指定面的偏差的絕對值平均來得到的值”表示，並由以下算式定義。
這裡，指定面是指成為測量粗糙度對象的面，並且是由以座標(X1，Y1，F(X1,Y1))、(X1，Y2，F(X1,Y2))、(X2，Y1，F(X2,Y1))、(X2，Y2，F(X2,Y2))表示的四個點圍繞的四角形的區域，指定面投影在XY平面的長方形的面積為S0，基準面的高度(指定面的平均高度)為Z0。
可以利用原子力顯微鏡(AFM：Atomic Force Microscope)評價平均面粗糙度(Ra)。
上述CMP處理可以進行一次或多次。當分多次進行CMP處理時，較佳為在進行高拋光率的初期拋光之後，進行低拋光率的精拋光。像這樣，藉由組合拋光率不同的拋光，可以進一步提高絕緣膜225表面的平坦性。
另外，還可以使用電漿處理進行絕緣膜225的平坦化處理。在真空的處理室中引入惰性氣體例如氬氣體等稀有氣體，並施加將被處理面設定為陰極的電場來進行電漿處 理。其原理與電漿乾蝕刻法類似，但是使用惰性氣體進行處理。換言之，該電漿處理是如下處理：對被處理面照射惰性氣體的離子，並利用濺射效應使表面的微細的凹凸平坦化。因此，有時也將該電漿處理稱為“反濺射處理”。
在進行該電漿處理時，在電漿中存在電子和氬的陽離子，並且在陰極方向上將氬的陽離子加速。被加速的氬的陽離子對被處理面進行濺射。此時，該被處理面的凸部優先地被濺射。從被處理面濺射的粒子附著到被處理面的其他部分。此時，優先地附著到該處理面的凹部。像這樣，藉由削掉凸部並埋入凹部，提高被處理面的平坦性。另外，藉由一起進行電漿處理和CMP處理可以進一步實現絕緣膜225的平坦化。
另外，藉由該電漿處理，也可以利用濺射效果去除附著在絕緣膜225表面的氧、水分、有機物等雜質。
另外，較佳為在形成氧化物半導體膜之前進行成膜室的加熱及排氣來去除成膜室中的氫、水、羥基、氫化物等雜質。尤其是，重要的是，去除附著於成膜室的內牆的上述雜質。在此，加熱處理例如以100℃以上且450℃以下的溫度進行即可。另外，較佳為適當地組合粗真空泵諸如乾燥泵等和高真空泵諸如濺射離子泵、渦輪分子泵及低溫泵等而進行處理室的排氣。渦輪分子泵適於尺寸大的分子的排氣，但是對氫或水的排氣能力低。再者，對渦輪分子泵組合對水的排氣能力高的低溫泵或對氫的排氣能力高的濺射離子泵是有效的。此外，此時藉由一邊導入惰性氣體 一邊去除雜質，可以使僅靠排氣不容易脫離的水等的脫離速度得到進一步的提高。藉由在形成氧化物半導體膜之前藉由該處理去除成膜室中的雜質，可以降低混入到氧化物半導體的氫、水、羥基、氫化物等雜質。
此外，也可以在使用濺射裝置形成氧化物半導體膜之前，將偽基板搬入到濺射裝置中，在偽基板上形成氧化物半導體膜，並進行去除附著到靶材表面或防附著板的氫、水分的製程。
接著，在絕緣膜225上利用濺射法、塗布法、印刷法、蒸鍍法、PCVD法、PLD法、ALD法或MBE法等形成氧化物半導體膜227(參照圖12C)。這裡，作為氧化物半導體膜227，利用濺射法形成1nm以上且50nm以下，較佳為3nm以上且20nm以下厚的氧化物半導體膜。藉由將氧化物半導體膜227的厚度設定為上述厚度，可以抑制由於電晶體的微型化而可能引起的短通道效應。
較佳為用於氧化物半導體膜227的氧化物半導體至少包含銦(In)或鋅(Zn)。尤其是較佳為包含In及Zn。此外，作為用來降低使用該氧化物半導體而成的電晶體的電特性的不均勻的穩定劑，除了上述元素以外較佳為還包含鎵(Ga)。此外，作為穩定劑較佳為包含錫(Sn)。另外，作為穩定劑較佳為包含鉿(Hf)。
此外，作為其他穩定劑，也可以包含鑭系元素的鑭(La)、鈰(Ce)、鐠(Pr)、釹(Nd)、釤(Sm)、銪(Eu)、釓(Gd)、鋱(Tb)、鏑(Dy)、鈥 (Ho)、鉺(Er)、銩(Tm)、鐿(Yb)、鎦(Lu)中的一種或多種。
例如，作為氧化物半導體可以使用：氧化銦、氧化錫、氧化鋅、In-Zn類氧化物、Sn-Zn類氧化物、Zn-Mg類氧化物、Sn-Mg類氧化物、In-Mg類氧化物、In-Ga類氧化物、In-Ga-Zn類氧化物(也稱為IGZO)、In-Sn-Zn類氧化物、Sn-Ga-Zn類氧化物、In-Hf-Zn類氧化物、In-La-Zn類氧化物、In-Ce-Zn類氧化物、In-Pr-Zn類氧化物、In-Nd-Zn類氧化物、In-Sm-Zn類氧化物、In-Eu-Zn類氧化物、In-Gd-Zn類氧化物、In-Tb-Zn類氧化物、In-Dy-Zn類氧化物、In-Ho-Zn類氧化物、In-Er-Zn類氧化物、In-Tm-Zn類氧化物、In-Yb-Zn類氧化物、In-Lu-Zn類氧化物、In-Sn-Ga-Zn類氧化物、In-Hf-Ga-Zn類氧化物、In-Sn-Hf-Zn類氧化物。此外，上述氧化物半導體也可以包含氧化矽。在此，例如，“In-Ga-Zn類氧化物”是指以銦(In)、鎵(Ga)、鋅(Zn)為主要成分的氧化物，對In、Ga、Zn的比率沒有限制。此外，也可以包含In、Ga、Zn以外的金屬元素。此時，在上述氧化物半導體中，較佳為含有多於化學計量比的氧。藉由使上述氧化物半導體包含過剩的氧，可以抑制起因於氧化物半導體膜的氧缺陷的載子的生成。
另外，作為氧化物半導體，也可以使用表示為InMO3(ZnO)m(m>0且m不是整數)的材料。注意，M表示選自Ga、Fe、Mn和Co中的一種或多種金屬元素。另 外，作為氧化物半導體，也可以使用表示為In2SnO5(ZnO)n(n>0且n是整數)的材料。
另外，較佳的是，在氧化物半導體膜227中，鹼金屬或鹼土金屬的濃度為1×1018atoms/cm3以下，更佳為2×1016atoms/cm3以下。這是因為如下緣故：鹼金屬及鹼土金屬當與氧化物半導體接合時，有時生成載子，而成為電晶體的關態電流上升的原因。
此外，氧化物半導體膜227也可以含有5×1018atoms/cm3以下的氮。
另外，作為可以用作氧化物半導體膜227的氧化物半導體，使用帶隙比矽半導體寬且本質載子密度低於矽的寬能隙半導體。例如，將該寬能隙半導體的帶隙設定為2.5eV以上且4eV以下，較佳為設定為3eV以上且3.8eV以下。像這樣，藉由使用能隙寬的氧化物半導體，可以減少電晶體的關態電流。
氧化物半導體膜大致分為單晶氧化物半導體膜和非單晶氧化物半導體膜。非單晶氧化物半導體膜包括非晶氧化物半導體膜、微晶氧化物半導體膜、多晶氧化物半導體膜及CAAC-OS(C-Axis Aligned Crystalline Oxide Semiconductor：c軸配向結晶氧化物半導體)膜等。
非晶氧化物半導體膜具有無序的原子排列並不具有結晶成分。其典型例子是在微小區域中也不具有結晶部而整個膜具有完全的非晶結構的氧化物半導體膜。
微晶氧化物半導體膜例如包括大於或等於1nm且小 於10nm的尺寸的微晶(也稱為奈米晶)。因此，微晶氧化物半導體膜的原子排列的有序度比非晶氧化物半導體膜高。因此，微晶氧化物半導體膜的缺陷態密度低於非晶氧化物半導體膜。
CAAC-OS膜是包含多個結晶部的氧化物半導體膜之一，而大部分的結晶部的尺寸為能夠容納在一邊短於100nm的立方體的尺寸。因此，有時包括在CAAC-OS膜中的結晶部的尺寸為能夠容納在一邊短於10nm、短於5nm或短於3nm的立方體。CAAC-OS膜的缺陷態密度低於微晶氧化物半導體膜。下面，詳細說明CAAC-OS膜。
在利用透射電子顯微鏡(TEM：Transmission Electron Microscope)所得到的CAAC-OS膜的影像中，不能明確地觀察到結晶部與結晶部之間的邊界，即晶界(grain boundary)。因此，在CAAC-OS膜中，不容易產生起因於晶界的電子遷移率的降低。
由利用TEM所得到的大致平行於樣本面的方向上的CAAC-OS膜的影像(剖面TEM影像)可知，在結晶部中金屬原子排列為層狀。各金屬原子層具有反映著被形成CAAC-OS膜的面(也稱為被形成面)或CAAC-OS膜的頂面的形狀並以平行於CAAC-OS膜的被形成面或頂面的方式排列。
另一方面，由利用TEM所得到的大致垂直於樣本面的方向上的CAAC-OS膜的影像(平面TEM影像)可知，在結晶部中金屬原子排列為三角形狀或六角形狀。但是， 在不同的結晶部之間沒有金屬原子的排列的有序度。
由剖面TEM影像及平面TEM影像可知，CAAC-OS膜的結晶部具有配向性。
使用X射線繞射(XRD：X-Ray Diffraction)裝置對CAAC-OS膜進行結構分析。例如，在藉由out-of-plane法分析包括InGaZnO4的結晶的CAAC-OS膜的情況下，在繞射角度(2θ)為31°附近時常出現峰值。由於該峰值歸於InGaZnO4結晶的(009)面，所以可知CAAC-OS膜的結晶具有c軸配向性並且c軸在大致垂直於CAAC-OS膜的被形成面或頂面的方向上配向。
另一方面，在藉由從大致垂直於c軸的方向使X線入射到樣本的in-plane法分析CAAC-OS膜的情況下，在2θ為56°附近時常出現峰值。該峰值歸於InGaZnO4結晶的(110)面。在此，在將2θ固定為56°附近的狀態下，在以樣本面的法線向量為軸(軸)旋轉樣本的同時進行分析(掃描)。在該樣本是InGaZnO4的單晶氧化物半導體膜的情況下出現六個峰值，該六個峰值歸於相等於(110)面的結晶面。另一方面，在該樣本是CAAC-OS膜的情況下，即使在將2θ固定為56°附近的狀態下進行掃描也不能明確地觀察到峰值。
由上述結果可知，在具有c軸配向的CAAC-OS膜中，雖然a軸及b軸的方向在結晶部之間不同，但是c軸在平行於被形成面或頂面的法線向量的方向上配向。因此，在上述剖面TEM影像中觀察到的排列為層狀的各金 屬原子層相當於平行於結晶的ab面的面。
注意，結晶部在形成CAAC-OS膜或進行加熱處理等晶化處理時形成。如上所述，結晶的c軸在平行於CAAC-OS膜的被形成面或頂面的法線向量的方向上配向。由此，例如，在藉由蝕刻等改變CAAC-OS膜的形狀的情況下，有時結晶的c軸未必平行於CAAC-OS膜的被形成面或頂面的法線向量。
此外，CAAC-OS膜中的晶化度未必均勻。例如，在CAAC-OS膜的結晶部藉由從CAAC-OS膜的頂面近旁產生的結晶生長形成的情況下，有時頂面附近的晶化度高於被形成面附近。另外，在對CAAC-OS膜添加雜質時，被添加雜質的區域的晶化度產生變化，而CAAC-OS膜的晶化度根據區域產生變化。
注意，在藉由out-of-plane法分析包括InGaZnO4結晶的CAAC-OS膜的情況下，除了2θ為31°附近的峰值之外，有時還觀察到2θ為36°附近的峰值。2θ為36°附近的峰值示出不具有c軸配向性的結晶包括在CAAC-OS膜的一部分中。較佳的是，在CAAC-OS膜中2θ的峰值出現於31°附近並不出現於36°附近。
在使用CAAC-OS膜的電晶體中，起因於可見光或紫外光的照射的電特性的變動小。因此，該電晶體具有高可靠性。
注意，氧化物半導體膜例如也可以是包括非晶氧化物半導體膜、微晶氧化物半導體膜和CAAC-OS膜中的兩種 以上的疊層膜。
另外，具有結晶性的氧化物半導體可以進一步降低塊體內缺陷，藉由提高表面的平坦性，可以得到處於非晶狀態的氧化物半導體的遷移率以上的遷移率。為了提高表面的平坦性，較佳為在平坦的表面上形成氧化物半導體，如上所述使絕緣膜225表面的平均面粗糙度(Ra)為1nm以下，較佳為0.3nm以下，更佳為0.1nm以下，並較佳為在其上形成氧化物半導體膜227。
這裡使用濺射法形成氧化物半導體膜227。作為靶材可以使用對應於上述氧化物的材料。
在作為氧化物半導體使用In-Ga-Zn-O類材料的情況下，根據上述氧化物半導體膜227的材料及其組成適當地改變靶材即可。例如，作為靶材可以使用其原子數比為In：Ga：Zn=1：1：1、In：Ga：Zn=1：3：2、In：Ga：Zn=3：1：2或In：Ga：Zn=2：1：3的In-Ga-Zn類氧化物或其組成附近的氧化物。注意，靶材不侷限於這些材料及組成。
但是，所公開的發明不侷限於此，可以根據所需要的半導體特性(遷移率、臨界值、不均勻性等)而使用適當的組成的氧化物。另外，較佳為採用適當的載子濃度、雜質濃度、缺陷密度、金屬元素和氧的原子數比、原子間距離、密度等，以得到所需要的半導體特性。另外，可以層疊以組成為代表的這些條件互不相同的氧化物半導體膜或將它們分別設置在通道形成區域、源極區域及汲極區域。
例如，作為氧化物半導體膜227，可以層疊第一氧化 物半導體膜、第二氧化物半導體膜和第三氧化物半導體膜並可以分別採用不同的組成。例如，作為第一氧化物半導體膜至第三氧化物半導體膜較佳為使用含有相同成分的材料。這是由於：當使用含有相同成分的材料時，可以以第一氧化物半導體膜的結晶層為晶種在第一氧化物半導體膜上形成第二氧化物半導體膜，而容易進行第二氧化物半導體膜的結晶生長。另外，關於第三氧化物半導體膜也是同樣的。此外，在使用包含相同成分的材料的情況下，黏合性等介面性質或電特性良好。
此外，也可以使第一氧化物半導體膜、第二氧化物半導體膜及第三氧化物半導體膜的構成元素相同，而使兩者的組成不同。例如，可以將第一氧化物半導體膜以及第三氧化物半導體膜的原子數比設定為In：Ga：Zn=1：1：1，將第二氧化物半導體膜的原子數比設定為In：Ga：Zn=3：1：2。或者，也可以將第一氧化物半導體膜及第三氧化物半導體膜的原子數比設定為In：Ga：Zn=1：3：2，並將第二氧化物半導體膜的原子數比設定為In：Ga：Zn=1：1：1。
另外，濺射氣體適當地使用稀有氣體(典型的是氬)氛圍、氧氛圍或稀有氣體和氧的混合氣體。此外，當採用稀有氣體和氧的混合氣體時，較佳為增高氧氣體對稀有氣體的比例。此外，為了防止氫、水、羥基、氫化物等混入氧化物半導體膜中，較佳為採用作為濺射氣體使用充分地去除了氫、水、羥基、氫化物等雜質的高純度氣體的氛 圍。
在濺射法中，作為用來產生電漿的電源裝置，可以適當地使用RF電源裝置、AC電源裝置、DC電源裝置等。
另外，將形成氧化物半導體膜的處理室的洩漏率較佳為設定為1×10-10Pa．m3/秒以下，由此當利用濺射法形成氧化物半導體膜時，可以降低混入到膜中的雜質。這樣，在氧化物半導體膜的成膜製程中，更較佳為在氧化絕緣膜的成膜製程中，藉由控制處理室中的壓力、處理室中的洩漏率等儘量抑制雜質的混入，可以減少包括氫等雜質混入氧化物半導體膜中。此外，可以減少氫等雜質從氧化絕緣膜擴散到氧化物半導體膜。
另外，為了形成CAAC-OS膜，較佳為應用如下條件。
藉由降低成膜時的雜質濃度，可以抑制因雜質導致的結晶狀態的損壞。例如，可以降低存在於成膜室內的雜質(氫、水、二氧化碳及氮等)。另外，可以降低成膜氣體中的雜質。明確而言，使用露點為-80℃以下，較佳為-100℃以下的成膜氣體。
另外，藉由提高成膜時的基板加熱溫度，在濺射粒子附著到基板之後產生濺射粒子的遷移。明確而言，在將基板加熱溫度設定為100℃以上且740℃以下，較佳為200℃以上且500℃以下的狀態下進行成膜。藉由提高成膜時的基板加熱溫度，當平板狀的濺射粒子到達基板時，在基板上發生遷移，濺射粒子的平坦的面附著到基板。
另外，較佳的是，藉由增高成膜氣體中的氧比例並對電力進行最優化，減輕成膜時的電漿損傷。將成膜氣體中的氧比例設定為30vol%以上，較佳為100vol%。
以下，作為濺射靶材的一個例子示出In-Ga-Zn-O化合物靶材。
將InOX粉末、GaOY粉末及ZnOZ粉末以規定的比率混合，進行加壓處理，然後在1000℃以上且1500℃以下的溫度下進行加熱處理，由此得到作為多晶的In-Ga-Zn-O化合物靶材。另外，X、Y及Z為任意正數。在此，InOX粉末、GaOY粉末及ZnOZ粉末的的莫耳數比為2：2：1、8：4：3、3：1：1、1：1：1、4：2：3或3：1：2。另外，粉末的種類及其混合莫耳數比可以根據所製造的濺射靶材適當地改變。
還可以在形成氧化物半導體膜227之後對氧化物半導體膜227進行加熱處理。藉由進行加熱處理，可以進一步去除包含於氧化物半導體膜227中的包含氫原子的物質而改善氧化物半導體膜227的結構，由此可以降低能隙中的缺陷能階。該加熱處理在惰性氣體氛圍下進行，並且加熱處理的溫度為300℃以上且700℃以下，較佳為450℃以上且600℃以下或者在基板具有應變點時低於基板的應變點。作為惰性氣體氛圍，較佳為採用以氮或稀有氣體(氦、氖、氬等)為主要成分且不包含水、氫等的氛圍。例如，將引入加熱處理裝置中的氮或氦、氖、氬等的稀有氣體的純度設定為6N(99.9999%)以上，較佳為7N (99.99999%)以上(即，雜質濃度為1ppm以下，較佳為0.1ppm以下)。
例如可以將半導體基板201引入到使用電阻發熱體等的電爐中，在氮氛圍下以450℃進行1小時該加熱處理。
另外，加熱處理裝置不侷限於電爐，也可以使用利用來自被加熱的氣體等的介質的熱傳導或熱輻射來加熱被處理物的裝置。例如，可以使用LRTA(Lamp Rapid Thermal Anneal：燈快速熱退火)裝置、GRTA(Gas Rapid Thermal Anneal：氣體快速熱退火)裝置等的RTA(Rapid Thermal Anneal：快速熱退火)裝置。LRTA裝置是利用從燈如鹵素燈、金屬鹵化物燈、氙弧燈、碳弧燈、高壓鈉燈或高壓汞燈等發出的光(電磁波)的輻射加熱被處理物的裝置。GRTA裝置是使用高溫氣體進行加熱處理的裝置。作為氣體，使用如氬等的稀有氣體或如氮等的即使進行加熱處理也不與被處理物產生反應的惰性氣體。注意，當作為加熱處理裝置使用GRTA裝置時，其加熱處理時間很短，所以也可以在加熱到650℃至700℃的高溫的惰性氣體中加熱基板。
此外，較佳為在藉由上述加熱處理加熱氧化物半導體膜227之後，對相同的爐中引入高純度的氧氣體、高純度的N2O氣體或超乾燥空氣(使用CRDS(cavity ring-down laser spectroscopy：光腔衰盪光譜法)方式的露點儀來測定時的水分量為20ppm(露點換算為-55℃)以下，較佳為1ppm以下，更較佳為10ppb以下的空氣)。尤其是， 較佳為上述氣體不包含水、氫等。另外，較佳為將引入到相同爐中的氧氣體或N2O氣體的純度設定為6N以上，較佳為設定為7N以上(即，雜質濃度為1ppm以下，較佳為0.1ppm以下)。藉由氧氣體或N2O氣體的作用可以供應在脫水化或脫氫化的雜質排除製程中減少了的構成氧化物半導體的主要成分材料之一的氧。
此外，由於上述加熱處理具有去除氫或水等的效果，所以可以將該加熱處理也稱為脫水化、脫氫化等。該加熱處理例如可以在將氧化物半導體層加工為島狀之前或在形成閘極絕緣膜之後等進行。另外，上述用於脫水化處理或脫氫化的加熱處理不侷限於進行一次，而也可以進行多次。
接著，如圖13A所示，對氧化物半導體膜227的一部分選擇性地進行蝕刻，以與電極224重疊的方式形成氧化物半導體膜229。
接著，如圖13B所示，以接觸於氧化物半導體膜229上的方式形成導電膜，並且對該導電膜的一部分選擇性地進行蝕刻，以接觸於氧化物半導體膜229上的方式形成一對電極241a、電極241b。
一對電極241a、電極241b可以適當地使用與佈線223a及佈線223b相同的材料形成。另外，一對電極241a、電極241b也可以用作佈線。
在利用濺射法、CVD法、蒸鍍法等形成導電膜之後，對該導電膜的一部分選擇性地進行蝕刻，來形成一對 電極241a、電極241b。另外，一對電極241a、電極241b使用印刷法或噴墨法形成。
接著，藉由濺射法、CVD法等在氧化物半導體膜229、電極241a及電極241b上形成閘極絕緣膜231。而且，如圖13C所示，在閘極絕緣膜231上以重疊於氧化物半導體膜229的方式形成閘極電極233。
作為閘極絕緣膜231，可以使用氧化矽、氧氮化矽、氮氧化矽、氮化矽、氧化鋁、氧化鉿、氧化鎵或Ga-Zn-O類金屬氧化物等的疊層或單層。此外，作為閘極絕緣膜231，也可以使用如絕緣膜225那樣的藉由加熱使氧脫離的氧化絕緣膜。藉由作為閘極絕緣膜231使用藉由加熱使氧脫離的膜，可以修復因後面的加熱處理而氧化物半導體膜229中產生的缺陷，且可以抑制電晶體的電特性的劣化。
另外，使用μ波(例如，頻率為2.45GHz)的高密度電漿CVD可以形成緻密且絕緣耐壓高的高品質絕緣層，所以在形成後面用作閘極絕緣膜231的閘極絕緣膜時利用該方法是較佳的。這是由於藉由使高度純化的氧化物半導體與高品質閘極絕緣膜密接可以降低介面能階而形成良好的介面特性的緣故。
此外，藉由作為閘極絕緣膜231使用矽酸鉿(HfSiOx)、添加有氮的矽酸鉿(HfSixOyNz)、添加有氮的鋁酸鉿(HfAlxOyNz)、氧化鉿、氧化釔等high-k材料，即使將閘極絕緣膜的厚度形成得較薄也可以降低閘極 漏電。
較佳的是，閘極絕緣膜231的厚度為1nm以上且300nm以下，較佳為5nm以上且50nm以下，更佳為10nm以上且30nm以下。
閘極電極233可以使用選自鋁、鉻、銅、鉭、鈦、鉬、鎢中的金屬元素、以上述金屬元素為成分的合金或組合上述金屬元素的合金等而形成。此外，作為其他金屬元素，也可以使用錳和鋯中的一者或兩者。另外，閘極電極233可以具有單層結構或者兩層以上的疊層結構，例如舉出含有矽的鋁膜的單層結構、在鋁膜上層疊鈦膜的兩層結構、在氮化鈦膜上層疊鈦膜的兩層結構、在氮化鈦膜上層疊鎢膜的兩層結構、在氮化鉭膜上層疊鎢膜的兩層結構、在依次層疊鈦膜、鋁膜和鈦膜的三層結構等。另外，也可以使用包含鋁與選自鈦、鉭、鎢、鉬、鉻、釹、鈧中的一種或多種元素的膜、合金膜或氮化膜。
另外，閘極電極233也可以使用銦錫氧化物、包含氧化鎢的銦氧化物、包含氧化鎢的銦鋅氧化物、包含氧化鈦的銦氧化物、包含氧化鈦的銦錫氧化物、銦鋅氧化物、添加氧化矽的銦錫氧化物等透光導電材料。另外，也可以採用上述透光導電材料和上述金屬元素的疊層結構。
藉由印刷法或噴墨法形成閘極電極233。或者，在利用濺射法、CVD法或蒸鍍法等形成導電膜之後，對該導電膜的一部分選擇性地進行蝕刻來形成閘極電極233。
此外，在閘極電極233與閘極絕緣膜231之間，作為 接觸於閘極絕緣膜231的材料層，較佳為設置包含氮的In-Ga-Zn-O膜、包含氮的In-Sn-O膜、包含氮的In-Ga-O膜、包含氮的In-Zn-O膜、包含氮的Sn-O膜、包含氮的In-O膜及金屬氮化膜(InN、ZnN等)。這些膜具有5eV以上，較佳為5.5eV以上的功函數，可以使電晶體的臨界電壓成為正值，從而可以實現所謂的常關閉(normally-off)的切換元件。例如，當使用包含氮的In-Ga-Zn-O膜時，使用至少具有高於氧化物半導體膜229的氮濃度，明確地說使用包含7atomic%以上的氮的In-Ga-Zn-O膜。
另外，也可以在形成閘極絕緣膜231之後，在惰性氣體氛圍下或在氧氛圍下進行加熱處理。加熱處理的溫度較佳為200℃以上且450℃以下，更佳為250℃以上且350℃以下。藉由進行這種加熱處理，可以降低電晶體的電特性的不均勻。此外，當與氧化物半導體膜229接觸的閘極絕緣膜231或絕緣膜225含有氧時，可以對氧化物半導體膜229供應氧而填補該氧化物半導體膜229的氧缺陷。如此，因為上述加熱處理具有供應氧的效果，所以也可以將該加熱處理稱為加氧化(supply of oxygen)等。
另外，雖然在本實施方式中在形成閘極絕緣膜231之後進行加氧化的加熱處理，但是加氧化的加熱處理的時序不侷限於此，只要在形成閘極絕緣膜231之後進行即可。
像上述那樣，藉由使用脫水化或脫氫化的加熱處理和加氧化的加熱處理減少氧化物半導體膜229中的雜質並填補氧缺陷，可以使氧化物半導體膜229儘量地不包含其主 要成分以外的雜質而高度純化。
接著，如圖14A所示，利用濺射法、CVD法、塗布法、印刷法等形成絕緣膜243及絕緣膜245。
絕緣膜243及絕緣膜245可以使用氧化矽、氧氮化矽、氮氧化矽、氮化矽、氧化鋁、氧氮化鋁、氮氧化鋁、氮化鋁等的疊層或單層形成。另外，藉由採用防止氧向外部擴散的絕緣膜作為絕緣膜245，可以將從絕緣膜243脫離的氧供應給氧化物半導體膜。作為防止氧向外部擴散的絕緣膜的典型的例子，可以舉出氧化鋁、氧氮化鋁等。另外，藉由採用防止來自外部的氫擴散的絕緣膜作為絕緣膜245，可以減少從外部向氧化物半導體膜的氫擴散，由此可以減少氧化物半導體膜的缺陷。作為防止來自外部的氫擴散的絕緣膜的典型的例子，可以舉出氮化矽、氮氧化矽、氮化鋁、氮氧化鋁等。另外，藉由作為絕緣膜243採用藉由加熱使氧的一部分脫離的氧化絕緣膜、防止氧向外部擴散的絕緣膜和氧化絕緣膜的三層結構，可以在高效率地對氧化物半導體膜擴散氧的同時，抑制氧向外部脫離，即使在溫度及濕度較高的情況下，也可以降低電晶體特性的變動。
藉由上述製程，可以如圖14A所示地製造具有氧化物半導體膜的電晶體106。
如上所述，氧化物半導體膜229較佳是藉由充分地去除氫等雜質或被充分地供給氧來處於氧過飽和狀態，而高度純化的氧化物半導體膜。明確而言，氧化物半導體膜 229的氫濃度為5×1019atoms/cm3以下，較佳為5×1018atoms/cm3以下，更佳為5×1017atoms/cm3以下。此外，上述氧化物半導體膜229中的氫濃度是藉由使用二次離子質譜分析(SIMS：Secondary Ion Mass Spectrometry)而測量的。如此，藉由將藉由充分地降低氫濃度而高度純化並藉由充分地供應氧來降低因氧缺陷而引起的能隙中的缺陷能階的氧化物半導體膜229用於電晶體106，由此例如室溫(25℃)下的關態電流(在此，每單位通道寬度(1μm)的數值)成為100zA(1zA(仄普托介安培)為1×10-21A)以下，較佳為成為10zA以下。因此，藉由使用i型化(本質化)或實質上i型化的氧化物半導體膜229，可以得到關態電流特性極為優良的電晶體106。
另外，雖然在本實施方式中電晶體106採用頂閘極結構，但是本發明不侷限於此，例如，也可以採用底閘極結構。
接著，分別對絕緣膜221、絕緣膜225、絕緣膜243及絕緣膜245的一部分選擇性地進行蝕刻來形成開口部，而分別使佈線223a、電極241a及電極241b的一部分露出。接著，在開口部中形成導電膜之後，對該導電膜的一部分選擇性地進行蝕刻，接觸於電極241b地形成佈線249並且接觸於電極241a地形成佈線250。佈線249及佈線250可以適當地使用形成接觸插頭219a及接觸插頭219b的材料。
在此，佈線250對應於圖1A所示的電晶體106的源極端子和汲極端子中的一個，並與對應於電晶體102的源極端子的佈線223c電連接。此外，佈線249對應於圖1A所示的電晶體106的源極端子和汲極端子中的另一個，並與低電位電源線電連接。此外，電晶體106的閘極電極233用作圖1A所示的控制端子IN_S。
藉由上述製程可以製造包括電晶體101、電晶體102及電晶體106的半導體裝置。
另外，較佳為重疊電晶體106的至少一部分與電晶體101及電晶體102的至少一部分。藉由採用這種平面佈局，可以減少設置使用如氧化物半導體那樣的關態電流低的半導體的電晶體導致CPU的佔有面積的增大。
藉由上述步驟，可以在形成有CMOS電路的半導體基板上使用能夠充分降低電晶體的關態電流的材料，例如使用寬能隙半導體的氧化物半導體材料來形成電晶體106。藉由設置電晶體101、電晶體102及電晶體106，可以抑制在CMOS反相器電路100的邏輯的反轉時產生的貫通電流。由此，可以實現本實施方式所示的半導體裝置的工作時的耗電量的減少。
以上，本實施方式所示的結構、方法等既可以與本實施方式所示的結構、方法彼此組合而使用，又可以與其他實施方式所示的結構、方法等適當地組合而使用。
實施方式3
可以將本說明書所公開的半導體裝置應用於多種電子裝置(包括遊戲機)。作為電子裝置，可以舉出電視機、顯示器等顯示裝置、照明設備、桌上型或膝上型個人電腦、文字處理器、再現儲存在DVD(Digital Versatile Disc：數位影音光碟)等儲存介質中的靜態影像或動態影像的影像再現裝置、可攜式CD播放器、收音機、磁帶答錄機、頭戴式耳機音響、音響、無繩電話子機、步話機、便攜無線設備、行動電話機、車載電話、可攜式遊戲機、計算器、可攜式資訊終端、電子筆記本、電子書閱讀器、電子翻譯器、聲音輸入器、攝影機、數位靜態照相機、電動剃鬚刀、微波爐等高頻加熱裝置、電鍋、洗衣機、吸塵器、空調器等空調設備、洗碗機、烘碗機、乾衣機、烘被機、電冰箱、電冷凍箱、電冷藏冷凍箱、DNA保存用冰凍器、煙探測器、輻射計數器(radiation counters)、透析裝置等醫療設備等。再者，還可以舉出工業設備諸如引導燈、信號機、傳送帶、電梯、自動扶梯、工業機器人、蓄電系統等。另外，利用使用石油的引擎或來自非水類二次電池的電力藉由電動機推進的移動體等也包括在電子裝置的範疇內。作為上述移動體，例如可以舉出電動汽車(EV)、兼具內燃機和電動機的混合動力汽車(HEV)、插電式混合動力汽車(PHEV)、使用履帶代替這些的車輪的履帶式車輛、包括電動輔助自行車的電動自行車、摩托車、電動輪椅、高爾夫球車、小型或大型船舶、潛水艇、直升機、飛機、火箭、人造衛星、太空探測器、行星 探測器、太空船。圖15A和15B示出這些電子裝置的具體例子。
在圖15A中，具有室內機3300及室外機3304的空調器是使用上述實施方式所記載的半導體裝置作為CPU的電子裝置的一個例子。明確而言，室內機3300包括外殼3301、送風口3302和CPU3303等。雖然在圖15A中例示出CPU3303設置在室內機3300中的情況，但是也可以在室外機3304中設置有CPU3303。或者，也可以在室內機3300和室外機3304中都設置有CPU3303。使用上述實施方式所示的半導體裝置的CPU可以減少工作時的耗電量，從而可以減少空調器的耗電量。
在圖15A中，電冷藏冷凍箱3310是具備使用氧化物半導體的CPU的電子裝置的一個例子。明確而言，電冷藏冷凍箱3310包括外殼3311、冷藏室門3312、冷凍室門3313、蔬菜室門3314以及CPU3315等。在圖15A中，在外殼3311的內部設置有CPU3315。藉由將使用上述實施方式所示的半導體裝置的CPU用於電冷藏冷凍箱3310的CPU3315，可以減少電冷藏冷凍箱3310的耗電量。
在圖15A中，影像顯示裝置3320是具備使用氧化物半導體的CPU的電子裝置的一個例子。明確而言，影像顯示裝置3320包括外殼3321、顯示部3322、CPU3323等。在圖15A中，在外殼3321的內部設置有CPU3323。藉由將使用上述實施方式所示的半導體裝置的CPU用於影像顯示裝置3320的CPU3323，可以減少影像顯示裝置 3320的耗電量。
在圖15B中示出電子裝置的一個例子的電動汽車的例子。電動汽車3330安裝有二次電池3331。二次電池3331的電力由控制電路3332調整輸出而供給到驅動裝置3333。控制電路3332被具有未圖示的ROM、RAM、CPU等的處理裝置3334控制。藉由將使用上述實施方式所示的半導體裝置的CPU用於電動汽車3330的CPU，可以減少電動汽車的工作時的耗電量。
另外，驅動裝置3333是單獨利用直流電動機或交流電動機，或者將電動機和內燃機組合而構成。處理裝置3334根據電動汽車3330的駕駛員的運算元據(加速、減速、停止等)、行車資料(爬坡、下坡等資料或者行車中的車輪受到的負載等資料)等的輸入資料，向控制電路3332輸出控制信號。控制電路3332利用處理裝置3334的控制信號調整從二次電池3331供給的電能控制驅動裝置3333的輸出。當安裝有交流電動機時，雖然未圖示，但是還安裝有將直流轉換為交流的逆變器。
本實施方式可以與其他實施方式適當地組合而實施。
100‧‧‧CMOS反相器電路
101‧‧‧電晶體
102‧‧‧電晶體
VL、VH‧‧‧端子
IN_S‧‧‧控制端子
OUT‧‧‧輸出端子
IN‧‧‧輸入端子

Claims (11)

  1. 一種半導體裝置，包括：第一電晶體；第二電晶體；以及第三電晶體，其中，該第一電晶體和該第二電晶體具有不同的導電型，該第一電晶體和該第二電晶體分別包括通道形成區域，該通道形成區域包括第一半導體，該第三電晶體包括通道形成區域，該通道形成區域包括具有寬於該第一半導體的帶隙的第二半導體，該第一電晶體的閘極電連接到該第二電晶體的閘極，該第一電晶體的源極和汲極中的一個電連接到第一電源線，該第一電晶體的該源極和該汲極中的另一個電連接到該第二電晶體的源極和汲極中的一個，該第二電晶體的該源極和該汲極中的另一個電連接到該第三電晶體的源極和汲極中的一個，該第三電晶體的該源極和該汲極中的另一個電連接到第二電源線，並且，當使該第一電晶體從導通狀態切換為關閉狀態並使該第二電晶體從關閉狀態切換為導通狀態時或使該第一電晶體從該關閉狀態切換為該導通狀態並使該第二電晶體從該導通狀態切換為該關閉狀態時，該第三電晶體關 閉。
  2. 一種半導體裝置，包括：第一電晶體；第二電晶體；以及第三電晶體，其中，該第一電晶體和該第二電晶體具有不同的導電型，該第一電晶體和該第二電晶體分別包括通道形成區域，該通道形成區域包括第一半導體，該第三電晶體包括通道形成區域，該通道形成區域包括具有寬於該第一半導體的帶隙的第二半導體，該第一電晶體的閘極電連接到該第二電晶體的閘極，該第一電晶體的源極和汲極中的一個電連接到第一電源線，該第一電晶體的該源極和該汲極中的另一個電連接到該第三電晶體的源極和汲極中的一個，該第二電晶體的源極和汲極中的一個電連接到該第三電晶體的該源極和該汲極中的另一個，該第二電晶體的該源極和該汲極中的另一個電連接到第二電源線，並且，當使該第一電晶體從導通狀態切換為關閉狀態並使該第二電晶體從關閉狀態切換為導通狀態時或使該第一電晶體從該關閉狀態切換為該導通狀態並使該第二電晶體從該導通狀態切換為該關閉狀態時，該第三電晶體關 閉。
  3. 根據申請專利範圍第1或2項之半導體裝置，其中該第一電源線的電位高於該第二電源線的電位。
  4. 根據申請專利範圍第1或2項之半導體裝置，其中至少當施加到該第一電晶體的該閘極和該第二電晶體的該閘極的電壓高於該第二電源線的電位並低於該第一電源線的電位時，該第三電晶體關閉。
  5. 根據申請專利範圍第1或2項之半導體裝置，其中至少當施加到該第一電晶體的該閘極和該第二電晶體的該閘極的電壓低於該第二電源線的電位並高於該第一電源線的電位時，該第三電晶體關閉。
  6. 根據申請專利範圍第1或2項之半導體裝置，其中該第二半導體是氧化物半導體。
  7. 根據申請專利範圍第1或2項之半導體裝置，其中該第一半導體是矽。
  8. 一種包括包含根據申請專利範圍第1或2項之半導體裝置的CPU的電子裝置。
  9. 一種半導體裝置的驅動方法，該半導體裝置包括：第一電晶體；第二電晶體；以及第三電晶體，其中，該第一電晶體的閘極電連接到該第二電晶體的閘極，該第一電晶體的源極和汲極中的一個電連接到第一電源線，該第一電晶體的該源極和該汲極中的另一個電連接到該第二電晶體的源極和汲極中的一個，該第二電晶體的該源極和該汲極中的另一個電連接到該第三電晶體的源極和汲極中 的一個，並且，該第三電晶體的該源極和該汲極中的另一個電連接到第二電源線，該驅動方法包括如下步驟：使該第三電晶體關閉；在使該第三電晶體關閉之後，改變該第一電晶體的該閘極的電位和該第二電晶體的該閘極的電位；以及在改變該第一電晶體的該閘極的該電位和該第二電晶體的該閘極的該電位之後，使該第三電晶體導通。
  10. 一種半導體裝置的驅動方法，該半導體裝置包括：第一電晶體；第二電晶體；以及第三電晶體，其中，該第一電晶體的閘極電連接到該第二電晶體的閘極，該第一電晶體的源極和汲極中的一個電連接到第一電源線，該第一電晶體的該源極和該汲極中的另一個電連接到該第三電晶體的源極和汲極中的一個，該第二電晶體的源極和汲極中的一個電連接到該第三電晶體的該源極和該汲極中的另一個，並且，該第二電晶體的該源極和該汲極中的另一個電連接到第二電源線，該驅動方法包括如下步驟：使該第三電晶體關閉；在使該第三電晶體關閉之後，改變該第一電晶體的該閘極的電位和該第二電晶體的該閘極的電位；以及在改變該第一電晶體的該閘極的該電位和該第二電晶體的該閘極的該電位之後，使該第三電晶體導通。
  11. 根據申請專利範圍第9或10項之半導體裝置的 驅動方法，其中在該第一電晶體的該閘極的該電位和該第二電晶體的該閘極的該電位改變的期間，該第三電晶體處於關閉狀態。
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