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KR102107255B1 - 반도체 장치 - Google Patents

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KR102107255B1
KR102107255B1 KR1020147028390A KR20147028390A KR102107255B1 KR 102107255 B1 KR102107255 B1 KR 102107255B1 KR 1020147028390 A KR1020147028390 A KR 1020147028390A KR 20147028390 A KR20147028390 A KR 20147028390A KR 102107255 B1 KR102107255 B1 KR 102107255B1
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insulating film
oxide semiconductor
transistor
oxide
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KR1020147028390A
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겐이치 오카자키
도시유키 미야모토
마사후미 노무라
다카시 하모치
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가부시키가이샤 한도오따이 에네루기 켄큐쇼
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Abstract

산화물 반도체를 이용한 반도체 장치의 전기 특성이 개선된다. 또한, 시간 경과에 따른 전기 특성의 변화 또는 광 조사에 의한 게이트 BT 스트레스 시험에 기인한 전기 특성의 변화가 작은 신뢰성이 높은 반도체 장치가 제작된다. 트랜지스터는, 게이트 전극, 게이트 절연막을 사이에 개재하여 게이트 전극의 일부와 중첩하는 산화물 반도체막, 및 산화물 반도체막에 접하는 한 쌍의 전극을 포함한다. 게이트 절연막은, 막 밀도가 2.26 g/cm3 이상 2.63 g/cm3 이하이며, 전자 스핀 공명에서 g 값이 2.001인 신호의 스핀 밀도가 2×1015 spins/cm3 이하인 절연막이다.

Description

반도체 장치{SEMICONDUCTOR DEVICE}
본 발명은 전계 효과 트랜지스터를 포함하는 반도체 장치에 관한 것이다.
액정 표시 장치 및 발광 표시 장치로 대표되는 대부분의 평판 디스플레이에 이용되는 트랜지스터는, 유리 기판 위에 제공된 비정질(amorphous) 실리콘, 단결정 실리콘 또는 다결정 실리콘 등의 실리콘 반도체를 이용하여 형성된다. 또한, 이러한 실리콘 반도체를 이용하여 형성된 트랜지스터는 집적 회로(IC) 등에 이용되고 있다.
최근, 실리콘 반도체에 대신에, 반도체 특성을 나타내는 금속 산화물이 트랜지스터에 이용되는 기술이 주목받고 있다. 본 명세서에서, 반도체 특성을 나타내는 금속 산화물을 산화물 반도체라고 부른다는 점에 유의한다.
예를 들어, 산화물 반도체로서 산화 아연 또는 In-Ga-Zn계 산화물을 이용해 트랜지스터가 제작되고, 그 트랜지스터가 표시 장치의 화소의 스위칭 소자 등으로서 이용되는 기술이 개시되어 있다(특허 문헌 1 및 특허 문헌 2참조).
일본 공개 특허 출원 제2007-123861 일본 공개 특허 출원 제2007-096055
산화물 반도체를 이용한 트랜지스터에서, 산화물 반도체막과 게이트 절연막 사이의 계면 또는 게이트 절연막에 포획 준위(계면 준위라고도 함)가 존재하는 경우, 트랜지스터의 임계 전압 전압의 변동, 및 트랜지스터가 온 상태가 될 때 드레인 전류를 1자리수만큼 변화시키는 필요한 게이트 전압을 나타내는 서브쓰레숄드 스윙(S값)의 증가가 야기된다. 그 결과, 트랜지스터마다 전기 특성이 달라진다는 문제가 있다.
또한, 산화물 반도체막과 게이트 절연막 사이의 계면 또는 게이트 절연막에 포획 준위가 존재하는 경우, 트랜지스터의 전기 특성(대표적으로는 임계 전압)이 시간 경과에 따라 변하거나 광 조사에 의한 게이트 BT(bias-temperature) 스트레스 시험에 기인하여 변화된다.
상기에 비추어, 본 발명의 일 실시형태의 목적은 산화물 반도체를 이용한 반도체 장치의 전기 특성을 개선하는 것이다. 본 발명의 일 실시형태의 또 다른 목적은, 시간 경과에 따른 전기 특성의 변동 또는 광 조사에 의한 게이트 BT 스트레스 시험에 기인한 전기 특성의 변동이 작은, 신뢰성이 높은 반도체 장치를 제작하는 것이다.
본 발명의 일 실시형태에 따르면, 게이트 전극, 게이트 절연막을 사이에 개재하여 게이트 전극의 일부와 중첩하는 산화물 반도체막, 및 산화물 반도체막에 접하는 한 쌍의 전극을 포함하는 트랜지스터에서, 산화물 반도체막에 접하는 하나 이상의 절연막은 막 밀도가 높고 결함이 적다.
본 발명의 일 실시형태는, 게이트 전극; 게이트 절연막을 사이에 개재하여 게이트 전극의 일부와 중첩하는 산화물 반도체막; 및 산화물 반도체막에 접하는 한 쌍의 전극을 포함하는 트랜지스터이다. 게이트 절연막은, 막 밀도가 2.26 g/cm3 이상 2.63 g/cm3 이하이며 전자 스핀 공명에서 g 값이 2.001인 신호의 스핀 밀도가 2×1015 spins/cm3 이하인 절연막이다.
본 발명의 또 다른 실시형태는, 게이트 전극; 게이트 절연막을 사이에 개재하여 게이트 전극의 일부와 중첩하는 산화물 반도체막; 산화물 반도체막에 접하는 한 쌍의 전극; 및 게이트 절연막에 접하는 산화물 반도체막의 면과 반대쪽의 산화물 반도체막의 면에 접하는 절연막을 포함하는 트랜지스터이다. 게이트 절연막과 절연막 각각은, 막 밀도가 2.26 g/cm3 이상 2.63 g/cm3 이하이며, 전자 스핀 공명에서 g 값이 2.001인 신호의 스핀 밀도가 2×1015 spins/cm3 이하인 절연막이다.
게이트 절연막, 및 게이트 절연막에 접하는 산화물 반도체막의 면과 반대쪽의 산화물 반도체막의 면에 접하는 절연막은, 산화 실리콘 또는 산화 질화 실리콘(silicon oxynitride)을 포함한다는 점에 유의한다.
산화물 반도체막을 포함하는 트랜지스터에서, 산화물 반도체막에 접하는 절연막에 대해, 막 밀도가 높고 결함이 적은 절연막이 이용된다; 따라서, 트랜지스터는, 트랜지스터의 임계 전압의 변동과 전기 특성의 변화가 작고, 우수한 전기 특성을 가질 수 있다. 또한, 시간 경과에 따른 전기 특성의 변화와 광 조사에 의한 게이트 BT 스트레스 시험에 기인한 전기 특성의 변화가 작은 신뢰성이 높은 트랜지스터가 제작될 수 있다.
도 1의 (A) 내지 도 1의 (C)는 트랜지스터의 일 실시형태를 나타내는 상부도 및 단면도이다.
도 2의 (A) 내지 도 2의 (D)는 트랜지스터를 제작하기 위한 방법의 일 실시형태를 나타내는 단면도이다.
도 3은 트랜지스터의 일 실시형태를 나타내는 단면도이다.
도 4의 (A) 내지 도 4의 (E)는 트랜지스터를 제작하기 위한 방법의 일 실시형태를 나타내는 단면도이다.
도 5의 (A) 내지 도 5의 (C)는 트랜지스터의 일 실시형태를 나타내는 상부도 및 단면도이다.
도 6의 (A) 내지 도 6의 (D)는 트랜지스터를 제작하기 위한 방법의 일 실시형태를 나타내는 단면도이다.
도 7의 (A) 및 도 7의 (B)는 트랜지스터의 일 실시형태를 나타내는 상부도 및 단면도이다.
도 8의 (A) 및 도 8의 (B)는 트랜지스터의 일 실시형태를 나타내는 상부도 및 단면도이다.
도 9의 (A) 및 도 9의 (B) 각각은 트랜지스터의 일 실시형태를 나타내는 단면도이다.
도 10은 트랜지스터의 일 실시형태를 나타내는 단면도이다.
도 11은 반도체 장치의 일 실시형태를 나타내는 단면도이다.
도 12의 (A) 및 도 12의 (B) 각각은 반도체 장치의 일 실시형태를 나타내는 회로도이다.
도 13의 (A) 및 도 13의 (B) 각각은 반도체 장치의 일 실시형태를 나타내는 회로도이다.
도 14는 반도체 장치의 일 실시형태를 나타내는 블록도이다.
도 15는 반도체 장치의 일 실시형태를 나타내는 블록도이다.
도 16은 반도체 장치의 일 실시형태를 나타내는 블록도이다.
도 17의 (A) 및 도 17의 (B)는 샘플들의 스핀 밀도를 도시하는 그래프이다.
도 18은 샘플들의 막 밀도를 도시하는 그래프이다.
도 19는 트랜지스터의 임계 전압의 변화를 도시하는 그래프이다.
이하에서부터, 본 발명의 실시형태와 예가 첨부된 도면들을 참조하여 상세히 설명될 것이다. 본 발명은 이하의 설명만으로 제한되는 것은 아니고, 본 발명의 사상과 범위로부터 벗어나지 않고 형태와 세부사항이 다양하게 변경될 수 있다는 것을 당업자라면 용이하게 이해할 것이라는 점에 유의한다. 따라서, 본 발명은 이하의 실시형태와 예의 설명으로 제한되는 것으로 해석되어서는 안 된다. 또한, 이하의 실시형태 및 예에서, 동일한 부분 또는 유사한 기능을 갖는 부분은, 상이한 도면들에서 동일한 참조부호 또는 동일한 해칭(hatching) 패턴으로 표기되고, 그 설명은 반복되지 않을 것이다.
본 명세서의 각 도면은, 일부 경우에는 명료성을 위해 각 구성요소의 크기, 막 두께, 또는 영역이 과장된다는 점에 유의한다. 따라서, 본 발명의 실시형태는 이러한 스케일로 제한되지 않는다.
본 명세서에서, "제1", "제2", 및 "제3" 등의 용어는 구성요소들간의 혼동을 피하기 위하여 사용되며, 이 용어들이 구성요소들을 수치적으로 제한하는 것은 아니라는 점에 유의한다. 따라서, 예를 들어, 용어 "제1"은, 적절히 용어 "제2", "제3" 등으로 대체될 수 있다.
"소스"와 "드레인"의 기능은, 예를 들어, 회로 동작시에 전류의 방향이 변하는 경우에는, 때때로 서로 뒤바뀐다. 따라서, 본 명세서에서, 용어 "소스" 및 "드레인"은 각각, 드레인 및 소스를 가리키는데 사용될 수 있다.
본 명세서에서, 포토리소그래피 단계 이후에 에칭 단계가 실시되는 경우에는, 포토리소그래피 단계에서 형성된 마스크는 에칭 단계 이후에 제거된다.
[실시형태 1]
본 실시형태에서는, 본 발명의 일 실시형태인 반도체 장치, 및 이 반도체 장치를 제작하기 위한 방법이 도면을 참조하여 설명될 것이다.
도 1의 (A) 내지 도 1의 (C)는 반도체 장치에 포함되는 트랜지스터(10)의 상부도 및 단면도이다. 도 1의 (A)는 트랜지스터(10)의 상부도이고, 도 1의 (B)는 도 1의 (A)의 일점 쇄선 A-B를 따라 취해진 단면도이며, 도 1의 (C)는 도 1의 (A)의 일점 쇄선 C-D를 따라 취해진 단면도이다. 도 1의 (A)에서는, 명료화를 위해, 기판(11), 하지 절연막(13), 및 트랜지스터(10)의 일부 구성요소(예를 들어, 게이트 절연막(17)), 절연막(23) 등이 도시되지 않고 있다는 점에 유의한다.
도 1의 (B) 및 도 1의 (C)에 나타낸 트랜지스터(10)는, 하지 절연막(13) 위의 게이트 전극(15), 하지 절연막(13) 및 게이트 전극(15) 위의 게이트 절연막(17), 게이트 절연막(17)을 사이에 개재하여 게이트 전극(15)과 중첩하는 산화물 반도체막(19), 및 산화물 반도체막(19)에 접하는 한 쌍의 전극(21)을 포함한다. 또한, 게이트 절연막(17), 산화물 반도체막(19), 및 한 쌍의 전극(21)을 덮는 절연막(23)이 제공된다.
본 실시형태에 설명되는 트랜지스터(10)에서, 게이트 절연막(17)은 막 밀도가 높고 결함이 적은 절연막이다. 게이트 절연막(17)의 막 밀도는 높다; 대표적으로는, 게이트 절연막(17)의 막 밀도는 2.26 g/cm3 이상, 막 밀도의 이론값인 2.63 g/cm3 이하이고, 바람직하게는 2.30 g/cm3 이상 2.63 g/cm3이하이다. 게이트 절연막(17)에 포함된 실리콘의 댕글링 본드(dangling bond)는 극히 적다; 실리콘의 댕글링 본드를 보이는 E'-center(g 값: 2.001)의 신호의 스핀 밀도는, 전자 스핀 공명(ESR)에서, 2×1015 spins/cm3 이하이고, 바람직하게는, 검출 하한(1×1015 spins/cm3) 이하이다. 이 때문에, 게이트 절연막(17)을 포함하는 트랜지스터(10)의 임계 전압의 변동이 적으므로, 트랜지스터(10)는 우수한 전기 특성을 갖는다.
게이트 절연막(17)용의 절연막으로서는, 예를 들어, 5 nm이상 400 nm이하, 바람직하게는 10 nm이상 300 nm이하, 더욱 바람직하게는 50 nm이상 250 nm이하의 두께를 갖는 산화 실리콘, 산화 질화 실리콘 등의 막이 이용될 수 있다.
그 다음, 트랜지스터(10)의 다른 상세사항이 설명될 것이다.
재료가 적어도 이후에 실시되는 열처리를 견디기에 충분히 높은 내열성을 갖고 있는 한, 기판(11)의 재료 등에는 특별한 제한이 없다. 예를 들어, 유리 기판, 세라믹 기판, 석영 기판, 또는 사파이어 기판 등이 기판(11)으로서 이용될 수 있다. 대안으로서, 실리콘, 탄화 실리콘 등으로 이루어진 단결정 반도체 기판 또는 다결정 반도체 기판, 실리콘 게르마늄 등으로 이루어진 화합물 반도체 기판, SOI 기판 등이 이용될 수 있다. 역시 대안으로서, 반도체 소자가 제공된 이들 기판들 중 임의의 기판이 기판(11)으로서 이용될 수 있다.
역시 추가의 대안으로서, 기판(11)으로서 가요성 기판이 이용되고 가요성 기판 위에 직접, 하지 절연막(13) 및 트랜지스터(10)가 제공될 수도 있다. 대안으로서, 기판(11)과 하지 절연막(13) 사이에 분리층이 제공될 수도 있다. 분리층은, 분리층 위에 형성된 반도체 장치의 일부 또는 전부가 완성되어 기판(11)으로부터 분리되어 또 다른 기판으로 이송될 때 이용될 수 있다. 이러한 경우, 트랜지스터(10)는 내열성이 낮은 기판 또는 가요성 기판에도 이송될 수 있다.
하지 절연막(13)의 대표적인 예는, 산화 실리콘, 산화 질화 실리콘, 질화 실리콘, 질화 산화 실리콘, 산화 갈륨, 산화 하프늄, 산화 이트륨, 산화 알루미늄, 산화 질화 알루미늄 등의 막이다. 하지 절연막(13)에, 질화 실리콘, 산화 갈륨, 산화하프늄, 산화 이트륨, 산화 알루미늄 등이 이용되면, 기판(11)으로부터 산화물 반도체막(19)으로, 알칼리 금속, 물, 또는 수소 등의 불순물의 확산이 억제될 수 있다.
게이트 전극(15)은, 알루미늄, 크롬, 구리, 탄탈, 티타늄, 몰리브덴, 텅스텐으로부터 선택된 금속 원소; 성분으로서 이들 금속 원소들 중 임의의 원소를 포함하는 합금; 이들 금속 원소들 중 임의의 원소를 조합하여 포함하는 합금 등을 이용하여 형성될 수 있다. 또한, 망간 및 지르코늄으로부터 선택된 하나 이상의 금속 원소가 이용될 수도 있다. 게이트 전극(15)은 단층 구조 또는 2층 이상의 적층 구조를 가질 수도 있다. 예를 들어, 실리콘을 포함하는 알루미늄막의 단층 구조, 알루미늄 막 위에 티타늄 막이 적층되는 2층 구조, 질화 티타늄막 위에 티타늄 막이 적층되는 2층 구조, 질화 티타늄 막 위에 텅스텐 막이 적층되는 2층 구조, 질화 탄탈 막 또는 질화 텅스텐 막 위에 텅스텐 막이 적층되는 2층 구조, 티타늄 막, 알루미늄 막, 및 티타늄 막이 이 순서로 적층되는 3층 구조 등이 주어질 수 있다. 대안으로서, 티타늄, 탄탈, 텅스텐, 몰리브덴, 크롬, 네오디뮴, 스칸듐으로부터 선택된 하나 이상의 원소와 알루미늄을 포함하는 막, 합금 막, 또는 질화물 막이 이용될 수도 있다.
게이트 전극(15)은, 인듐 주석 산화물, 산화 텅스텐을 포함한 인듐 산화물, 산화 텅스텐을 포함한 인듐 아연 산화물, 산화 티타늄을 포함한 인듐 산화물, 산화 티타늄을 포함한 인듐 주석 산화물, 인듐 아연 산화물, 또는 산화 실리콘이 첨가된 인듐 주석 산화물 등의 투광성 도전 재료를 이용하여 형성될 수 있다. 게다가, 게이트 전극(15)은, 상기 투광성 도전 재료와 상기 금속 원소를 이용한 적층된 구조를 가질 수 있다.
또한, 게이트 전극(15)과 게이트 절연막(17) 사이에, In-Ga-Zn계 산화 질화 반도체막, In-Sn계 산화 질화 반도체막, In-Ga계 산화 질화 반도체막, In-Zn계 산화 질화 반도체막, Sn계 산화 질화 반도체막, In계 산화 질화 반도체막, 금속 질화물의 막(InN 또는 ZnN 등) 등이 제공되는 것이 바람직하다. 이러한 막들 각각은, 산화물 반도체의 전자 친화력보다 높은, 5 eV 이상, 바람직하게는 5.5 eV 이상의 일 함수를 갖는다. 따라서, 산화물 반도체를 포함하는 트랜지스터의 임계 전압이 양의 방향으로 이동될 수 있고, 소위 노멀리-오프 스위칭 소자가 달성될 수 있다. 예를 들어, In-Ga-Zn계 산화 질화 반도체막을 이용하는 경우, 적어도 산화물 반도체막(19)보다 높은 질소 농도를 갖는 In-Ga-Zn계 산화 질화 반도체막, 구체적으로는 7 원자% 이상의 질소 농도를 갖는 In-Ga-Zn계 산화 질화 반도체막이 이용된다.
산화물 반도체막(19)은 적어도 인듐(In) 또는 아연(Zn)을 포함하는 것이 바람직하다. 대안으로서, 산화물 반도체막(19)은 In과 Zn 양쪽 모두를 포함하는 것이 바람직하다. 산화물 반도체막을 포함하는 트랜지스터의 전기 특성의 변화를 저감하기 위하여, 산화물 반도체막(19)은 In 또는 Zn 외에도 하나 이상의 스태빌라이저(stabilizer)를 포함하는 것이 바람직하다.
스태빌라이저로서, 갈륨(Ga), 주석(Sn), 하프늄(Hf), 알루미늄(Al), 또는 지르코늄(Zr) 등이 주어질 수 있다. 또 다른 스태빌라이저로서, 란탄(La), 세륨(Ce), 프라세오디뮴(Pr), 네오디뮴(Nd), 사마륨(Sm), 유로퓸(Eu), 가돌리늄(Gd), 테르븀(Tb), 디스프로슘(Dy), 홀뮴(Ho), 에르븀(Er), 튤륨(Tm), 이테르븀(Yb), 또는 루테튬(Lu) 등의 란타노이드(lanthanoid)가 주어질 수 있다.
산화물 반도체로서, 예를 들어, 산화 인듐, 산화 주석, 또는 산화 아연 등의 1원계(single-component) 금속 산화물; In-Zn계 금속 산화물, Sn-Zn계 금속 산화물, Al-Zn계 금속 산화물, Zn-Mg계 금속 산화물, Sn-Mg계 금속 산화물, In-Mg계 금속 산화물, In-Ga계 금속 산화물, 또는 In-W계 금속 산화물 등의 2원계 금속 산화물; In-Ga-Zn계 금속 산화물(IGZO라고도 함), In-Al-Zn계 금속 산화물, In-Sn-Zn계 금속 산화물, Sn-Ga-Zn계 금속 산화물, Al-Ga-Zn계 금속 산화물, Sn-Al-Zn계 금속 산화물, In-Hf-Zn계 금속 산화물, In-La-Zn계 금속 산화물, In-Ce-Zn계 금속 산화물, In-Pr-Zn계 금속 산화물, In-Nd-Zn계 금속 산화물, In-Sm-Zn계 금속 산화물, In-Eu-Zn계 금속 산화물, In-Gd-Zn계 금속 산화물, In-Tb-Zn계 금속 산화물, In-Dy-Zn계 금속 산화물, In-Ho-Zn계 금속 산화물, In-Er-Zn계 금속 산화물, In-Tm-Zn계 금속 산화물, In-Yb-Zn계 금속 산화물, 또는 In-Lu-Zn계 금속 산화물 등의 3원계 금속 산화물; 또는 In-Sn-Ga-Zn계 금속 산화물, In-Hf-Ga-Zn계 금속산화물, In-Al-Ga-Zn계 금속 산화물, In-Sn-Al-Zn계 금속 산화물, In-Sn-Hf-Zn계 금속 산화물, In-Hf-Al-Zn계 금속 산화물 등의 4원계 금속 산화물이 이용될 수 있다.
상기 열거된 금속 산화물에 있어서, In-Ga-Zn계 금속 산화물은, 예를 들어, 주성분이 In, Ga, 및 Zn인 산화물이고, In:Ga:Zn의 비율에는 특별한 제한이 없다. 또한, In-Ga-Zn계 산화물은, In, Ga, 및 Zn 이외의 금속 원소를 포함할 수도 있다.
대안으로서, 산화물 반도체로서 InMO3(ZnO)m (m>0, m은 정수가 아님)이 이용될 수도 있다. M은, Ga, Fe, Mn 및 Co로부터 선택된 하나 이상의 금속 원소를 나타낸다. 대안으로서, 산화물 반도체로서, In2SnO5(ZnO)n (n>0, n은 정수)로 표현되는 재료가 이용될 수도 있다는 점에 유의한다.
예를 들어, In:Ga:Zn=1:1:1 (=1/3: 1/3: 1/3), In:Ga:Zn = 2:2:1(=2/5 : 2/5 :1/5), 또는 In:Ga:Zn = 3:1:2 (=1/2: 1/6: 1/3)의 원자비를 갖는 In-Ga-Zn계 금속 산화물, 또는 상기 조성 부근의 조성을 갖는 임의의 산화물이 이용될 수 있다. 대안으로서, In:Sn:Zn=1:1:1(=1/3: 1/3: 1/3), In:Sn:Zn=2:1:3 (=1/3: 1/6: 1/2) 또는 In:Sn:Zn = 2:1:5 (=1/4: 1/8: 5/8)의 원자비를 갖는 In-Sn-Zn계 금속 산화물, 또는 상기 조성 부근의 조성을 갖는 임의의 산화물이 이용될 수 있다. 금속 산화물의 원자비에서 각 원자의 비율은 오차로서 ±20% 범위 내에서 변화한다는 점에 유의한다.
그러나, 상기에서 주어진 재료들로 제한되지 않고, 필요한 반도체 특성 및 전기 특성(예를 들어, 전계-효과 이동도, 임계 전압 등)에 따라 적절한 조성을 갖는 재료가 이용될 수도 있다. 필요한 반도체 특성 및 전기 특성을 얻기 위하여, 캐리어 밀도, 불순물 농도, 결함 밀도, 금속 원소와 산소의 원자비, 원자간 거리, 밀도 등이 적절하게 설정되는 것이 바람직하다.
예를 들어, In-Sn-Zn계 금속 산화물에서는 높은 이동도를 얻는 것이 비교적 용이하다. 그러나, In-Ga-Zn계 금속 산화물에서도 벌크내 결함 밀도를 저감함으로써 높은 이동도를 얻는 것이 가능하다.
산화물 반도체막(19)을 형성할 수 있는 금속 산화물의 에너지 갭은, 2 eV이상, 바람직하게는 2.5 eV이상, 더욱 바람직하게는 3 eV이상이라는 점에 유의한다. 이런 방식으로, 넓은 에너지 갭을 갖는 산화물 반도체를 이용함으로써, 트랜지스터의 오프 전류(off-state current)가 저감될 수 있다.
산화물 반도체막(19)은, 비정질 구조, 단결정 구조, 또는 다결정 구조를 가질 수도 있다는 점에 유의한다.
산화물 반도체막(19)은, 예를 들어, 비-단결정 상태(non-single-crystal state)일 수 있다. 비-단결정 상태는, 예를 들어, c축 정렬된 결정(c-axis aligned crystal; CAAC), 다결정, 미결정, 비정질부 중 적어도 하나로 구성된다. 비정질부의 결함 준위의 밀도는 미결정 및 CAAC의 경우보다 높다. 미결정의 결함 준위의 밀도는 CAAC의 경우보다 높다. CAAC를 포함하는 산화물 반도체를 CAAC-OS(c-axis aligned crystal oxide semiconductor)라고 부른다는 점에 유의한다. 예를 들어, 산화물 반도체막(19)은 CAAC-OS를 포함할 수도 있다. CAAC-OS에서는, 예를 들어, c축들이 정렬되고, a축들 및/또는 b축들은 거시적으로(macroscopically) 정렬되지 않는다.
예를 들어, 산화물 반도체막(19)은 미결정을 포함할 수도 있다. 미결정을 포함하는 산화물 반도체를 미결정 산화물 반도체라고 부른다는 점에 유의한다. 미결정 산화물 반도체막은, 예를 들어, 1 nm이상 10 nm미만의 크기를 갖는 미결정(나노결정이라고도 함)을 포함한다.
예를 들어, 산화물 반도체막(19)은 비정질부를 포함할 수도 있다. 비정질부를 포함하는 산화물 반도체를 비정질 산화물 반도체라고 부른다는 점에 유의한다. 비정질 산화물 반도체막은, 예를 들어, 무질서한 원자 배열을 가지며 결정 성분을 갖지 않는다. 대안으로서, 비정질 산화물 반도체막은, 예를 들어, 완전한 비정질이며, 결정부를 갖지 않는다.
산화물 반도체막(19)은, CAAC-OS, 미결정 산화물 반도체, 및 비정질 산화물 반도체 중 임의의 것을 포함하는 혼합막일 수도 있다는 점에 유의한다. 혼합막은, 예를 들어, 비정질 산화물 반도체의 영역, 미결정 산화물 반도체의 영역, 및 CAAC-OS의 영역을 포함한다. 또한, 혼합막은, 예를 들어, 비정질 산화물 반도체의 영역, 미결정 산화물 반도체의 영역, 및 CAAC-OS의 영역을 포함하는 적층 구조를 가질 수도 있다.
산화물 반도체막(19)은, 예를 들어, 단결정 상태(single-crystal state)일 수도 있다는 점에 유의한다.
산화물 반도체막(19)은 복수의 결정부를 포함하는 것이 바람직하다. 결정부들 각각에서, c축은 산화물 반도체막이 형성된 면의 법선 벡터 또는 산화물 반도체막의 표면의 법선 벡터에 평행한 방향으로 정렬되는 것이 바람직하다. 결정부들 중에서, 한 결정부의 a축 및 b축의 방향은 다른 결정부의 경우와 상이할 수 있다는 점에 유의한다. 산화물 반도체막의 예는, CAAC-OS 막이다.
여기서 CAAC-OS 막의 상세사항이 설명된다. 대부분의 경우, CAAC-OS 막 내의 결정부는, 한 면이 100 nm미만인 입방체 내부에 들어 맞는다는 점에 유의한다. 투과 전자 현미경(TEM: transmission electron microscope)에 의해 얻어진 관찰상에서는, CAAC-OS 막 내의 결정부들의 경계는 명확하게 검출되지 않는다. 또한, TEM에 의해, CAAC-OS 막 내의 그레인 경계(grain boundary)는 명확하게 발견되지 않는다. 따라서, CAAC-OS 막에서는, 그레인 경계로 인한 전자 이동도의 저하가 억제된다.
CAAC-OS 막에 포함되는 결정부들 각각에서, 예를 들어, c축은 CAAC-OS 막이 형성되는 면의 법선 벡터 또는 CAAC-OS 막의 표면의 법선 벡터에 평행한 방향으로 정렬된다. 또한, 결정부들 각각에서, a-b면에 수직인 방향으로부터 보았을 때 금속 원자들은 삼각형 또는 육각형 구성으로 배열되어 있고, c축에 수직인 방향으로부터 보았을 때 금속 원자들은 층을 이루는 방식으로 배열되거나 금속 원자들과 산소 원자들이 층을 이루는 방식으로 배열되어 있다. 결정부들 중에서, 한 결정부의 a축 및 b축의 방향은 다른 결정부의 경우와 상이할 수 있다는 점에 유의한다. 본 명세서에서, "수직"이라는 용어는, 80° 내지 100°의 범위, 바람직하게는 85° 내지 95° 범위를 포함한다. 또한, "평행"이라는 용어는, -10° 내지 10°의 범위, 바람직하게는 -5° 내지 5° 범위를 포함한다.
CAAC-OS 막에서, 결정부의 분포는 반드시 균일한 것은 아니다. 예를 들어, CAAC-OS 막의 형성 과정에서, 산화물 반도체막의 표면측으로부터 결정 성장이 발생하는 경우, 일부 경우에는 산화물 반도체막의 표면 부근에서의 결정부의 비율이 산화물 반도체막이 형성되는 표면 부근에서보다 더 높다. 또한, CAAC-OS 막에 불순물이 첨가될 때, 일부 경우에는 불순물이 첨가되는 영역의 결정부의 결정성이 저하된다.
CAAC-OS 막에 포함되는 결정부의 c축은, CAAC-OS 막이 형성되는 면의 법선 벡터 또는 CAAC-OS 막의 표면의 법선 벡터에 평행한 방향으로 정렬되므로, c축의 방향은 CAAC-OS 막의 형상(CAAC-OS 막이 형성되는 면의 단면 형상 또는 CAAC-OS 막의 표면의 단면 형상)에 따라 서로 상이할 수 있다. 결정부는 성막시에 형성되거나, 성막 후 열 처리 등의 결정화 처리를 통해 형성된다는 점에 유의한다. 따라서, 결정부의 c축은, CAAC-OS 막이 형성되는 표면의 법선 벡터 또는 CAAC-OS 막의 표면의 법선 벡터에 평행한 방향으로 정렬된다.
CAAC-OS 막을 이용한 트랜지스터에서, 가시 광선이나 자외선의 조사에 의한 전기 특성의 변동은 작다. 따라서, 트랜지스터는 높은 신뢰성을 갖는다.
산화물 반도체막(19)은, 복수의 산화물 반도체막이 적층되는 구조를 가질 수도 있다는 점에 유의한다. 예를 들어, 산화물 반도체막(19)은 상이한 조성을 갖는 금속 산화물을 이용하여 형성되는 제1 산화물 반도체막과 제2 산화물 반도체막의 적층일 수 있다. 예를 들어, 제1 산화물 반도체막은, 2원계 금속 산화물, 3원계 금속 산화물, 및 4원계 금속 산화물 중 임의의 것을 이용하여 형성될 수 있고, 제2 산화물 반도체막은, 제1 산화물 반도체막용의 산화물과는 상이한 이들 중 임의의 것을 이용하여 형성될 수 있다.
또한, 제1 산화물 반도체막과 제2 산화물 반도체막의 구성 원소들은 동일하지만 제1 산화물 반도체막과 제2 산화물 반도체막의 구성 원소들의 조성은 서로 상이할 수도 있다. 예를 들어, 제1 산화물 반도체막은 In:Ga:Zn = 1:1:1의 원자비를 가질 수 있고, 제2 산화물 반도체막은 In:Ga:Zn = 3:1:2의 원자비를 가질 수도 있다. 대안으로서, 제1 산화물 반도체막은 In:Ga:Zn = 1:3:2의 원자비를 가질 수 있고, 제2 산화물 반도체막은 In:Ga:Zn = 2:1:3의 원자비를 가질 수도 있다. 산화물 반도체의 원자비에서 각 원자의 비율은 오차로서 ±20% 범위 내에서 변화한다는 점에 유의한다.
이 경우, 제1 산화물 반도체막과 제2 산화물 반도체막 중 (채널측의) 게이트 전극에 더 가까운 쪽은, In과 Ga을 포함하되 바람직하게는 그 함량이 In > Ga를 만족하도록 포함한다. (백 채널측의) 게이트 전극으로부터 더 먼 쪽은 In과 Ga을 포함하되, 바람직하게는 그 함량이 In ≤ Ga를 만족하도록 포함한다.
산화물 반도체에서는, 주로 중금속의 s궤도가 캐리어 전도에 기여하고, 산화물 반도체에서 In 함량이 증가될 때 s궤도의 중첩이 증가되기 쉽다. 따라서, In > Ga의 조성을 갖는 산화물은 In ≤ Ga의 조성을 갖는 산화물보다 높은 이동도를 갖는다. 또한, In보다 Ga에서, 산소 결손의 형성 에너지가 더 크므로 산소 결손이 생기기 어렵다; 따라서, In ≤ Ga의 조성을 갖는 산화물은 In > Ga의 조성을 갖는 산화물보다 안정된 특성을 갖는다.
채널측에는 In > Ga의 조성을 갖는 산화물 반도체가 이용되고 백 채널측에는 In ≤ Ga의 조성을 갖는 산화물 반도체가 이용됨으로써, 트랜지스터의 전계 효과 이동도 및 신뢰성이 더욱 개선될 수 있다.
또한, 제1 산화물 반도체막과 제2 산화물 반도체막에 대해, 상이한 결정성을 갖는 산화물 반도체들이 이용될 수 있다. 즉, 제1 산화물 반도체막과 제2 산화물 반도체막은, 단결정 산화물 반도체, 다결정 산화물 반도체, 미결정 산화물 반도체, 비정질 산화물 반도체, 또는 CAAC-OS 중 임의의 것의 조합을 적절히 이용하여 형성될 수 있다. 제1 산화물 반도체막과 제2 산화물 반도체막 중 적어도 하나에 대해 비정질 산화물 반도체막이 이용되면, 산화물 반도체막(19)의 내부 응력이나 외부 응력이 완화되고, 트랜지스터의 특성 변화가 저감되며, 트랜지스터의 신뢰성이 더욱 개선될 수 있다.
산화물 반도체막(19)의 두께는, 1 nm이상 100 nm이하, 바람직하게는 1 nm이상 50 nm이하, 더욱 바람직하게는 1 nm이상 30 nm이하, 더욱 더 바람직하게는 3 nm이상 20 nm이하이다.
산화물 반도체막(19)에서 알칼리 금속 또는 알칼리 토금속의 농도는, 바람직하게는 1×1018 atoms/cm3 이하, 더욱 바람직하게는 2×1016 atoms/cm3 이하이다. 알칼리 금속 및 알칼리 토금속이 산화물 반도체와 결합하면, 일부 경우에는 캐리어가 생성되고, 이것은 트랜지스터의 오프 전류의 증가를 야기한다.
산화물 반도체막(19)은 5×1018 atoms/cm3 이하의 농도의 질소를 포함할 수 있다. 한 쌍의 전극(21)은, 도전 재료로서, 알루미늄, 티타늄, 크롬, 니켈, 구리, 이트륨, 지르코늄, 몰리브덴, 은, 탄탈, 또는 텅스텐 등의 금속들 중 임의의 것, 또는 주성분으로서 이들 금속들 중 임의의 것을 포함한 합금을 포함하는 단층 구조 또는 적층 구조로 형성된다. 예를 들어, 실리콘을 포함한 알루미늄막의 단층 구조, 알루미늄막 위에 티타늄막이 적층되는 2층 구조, 텅스텐막 위에 티타늄막이 적층되는 2층 구조, 구리-마그네슘-알루미늄 합금막 위에 구리막이 적층되는 2층 구조, 티타늄막 또는 질화 티타늄막, 알루미늄막 또는 구리막, 및 티타늄막 또는 질화 티타늄막이 이 순서로 적층되는 3층 구조, 몰리브덴막 또는 질화 몰리브덴막, 알루미늄막 또는 구리막, 및 몰리브덴막 또는 질화 몰리브덴막이 이 순서로 적층되는 3층 구조 등이 주어질 수 있다. 산화 인듐, 산화 주석 또는 산화 아연을 포함한 투명 도전 재료가 이용될 수도 있다는 점에 유의한다.
절연막(23)은, 두께가 30 nm이상 500 nm이하, 바람직하게는 100 nm이상 400 nm이하의, 산화 실리콘, 산화 질화 실리콘, 질화 산화 실리콘, 질화 실리콘, 산화 알루미늄, 산화 질화 알루미늄, 질화 산화 알루미늄, 질화 알루미늄 등 중에서 하나 이상을 이용한 단층 구조 또는 적층 구조로 형성된다.
게이트 절연막(17)과 같이, 절연막(23)은, 막 밀도가 높고 결함이 적은 절연막, 대표적으로는, 2.26 g/cm3 이상, 막 밀도의 이론값인 2.63 g/cm3 이하, 바람직하게는 2.30 g/cm3 이상 2.63 g/cm3 이하의 막 밀도를 갖는 절연막을 이용하여 형성된다. 전자 스핀 공명에서, g 값이 2.001인 신호의 스핀 밀도는 2×1015 spins/cm3 이하이고, 바람직하게는 검출 하한(1×1015 spins/cm3) 이하이다. 이러한 절연막을 이용하여, 트랜지스터의 임계 전압의 변동이 저감될 수 있다.
산화물 반도체막(19)이 인듐을 포함한 금속 산화물을 이용해 형성되는 경우, 절연막(23)에서 인듐의 농도는 1×1015 atoms/cm3 이상 5×1017 atoms/cm3 이하이다. 절연막(23)에서 인듐의 농도가 높은 이유는, 절연막(23)의 형성 동안에 산화물 반도체막(19) 내의 인듐이 절연막(23)으로 확산되기 때문이다. 절연막(23)의 성막 온도가, 예를 들어 350℃ 이상이면, 절연막(23) 내의 인듐 함량이 증가된다는 점에 유의한다.
그 다음, 도 1의 (A) 내지 도 1의 (C)에 나타낸 반도체 장치에서 트랜지스터를 제작하기 위한 방법이 도 2의 (A) 내지 도 2의 (D)를 참조하여 설명된다.
도 2의 (A)에 나타낸 바와 같이, 기판(11) 위에 하지 절연막(13) 및 게이트 전극(15)이 형성된 다음, 게이트 전극(15) 위에 게이트 절연막(17)이 형성된다. 그 다음, 게이트 절연막(17) 위에 산화물 반도체막(18)이 형성된다.
하지 절연막(13)은 스퍼터링법, CVD법 등에 의해 형성된다. 여기서, 100 nm의 두께를 갖는 산화 질화 실리콘막은 CVD법에 의해 형성된다.
이제, 게이트 전극(15)을 형성하기 위한 방법이 이하에서 설명된다. 먼저, 도전막이, 스퍼터링법, CVD법, 증착법 등에 의해 형성된다. 그 다음, 포토리소그래피 단계에 의해 도전막 위에 마스크가 형성된다. 그 다음, 마스크를 이용해 도전막의 일부가 에칭되어 게이트 전극(15)을 형성한다. 그 후, 마스크가 제거된다.
게이트 전극(15)은, 상기 형성 방법 대신에, 전해 도금법, 인쇄법, 잉크젯법 등에 의해 형성될 수도 있다는 점에 유의한다.
여기서는, 두께 100 nm의 텅스텐막이 스퍼터링법에 의해 형성된다. 그 다음, 포토리소그래피 단계에 의해 마스크가 형성되고, 그 마스크를 이용해 텅스텐막이 건식 에칭되어 게이트 전극(15)을 형성한다.
게이트 절연막(17)으로서, 산화 실리콘막 또는 산화 질화 실리콘막이 다음과 같은 조건하에 형성된다: 플라스마 CVD 장치의 진공 레벨로 배기된 처리 챔버 내에 배치된 기판이 300 ℃이상 400 ℃이하, 바람직하게는 320 ℃이상 380 ℃이하의 온도로 유지된다; 처리 챔버 내에 원료 가스가 도입되어 처리 챔버 내의 압력이 30 Pa이상 250 Pa이하, 바람직하게는 40 Pa이상 200 Pa이하로 설정된다; 처리 챔버 내에 제공된 전극에 공급되는 고주파 전력은 0.17 W/cm2 이상 0.5 W/cm2 이하, 바람직하게는 0.26 W/cm2이상 0.35 W/cm2이다.
게이트 절연막(17)의 원료 가스로서, 실리콘을 포함한 성막 가스 및 산화 가스가 이용되는 것이 바람직하다. 실리콘을 포함한 성막 가스의 대표적인 예로서는, 실란, 디실란, 트리실란, 불화 실란이 포함된다. 산화 가스의 예로서는, 산소, 오존, 일산화이질소, 이산화질소, 건조 공기가 포함된다.
게이트 절연막(17)의 형성 조건에서, 고주파 전력의 전력 밀도는 전술된 바와 같이 높게 된다; 따라서, 플라즈마에서 원료 가스의 분해 효율이 개선되고, 산소 래디칼이 증가되며, 실리콘을 포함한 성막 가스의 산화가 진행된다. 또한, 기판 온도를 상기 범위로 설정함으로써, 실리콘과 산소 사이의 결합력이 개선된다. 결과적으로, 게이트 절연막으로서, 막 밀도가 높고 실리콘의 댕글링 본드가 적은 절연막, 즉, 막 밀도가 높고 결함이 적은 산화 실리콘막 또는 산화 질화 실리콘막이 형성될 수 있다.
여기서, 두께 250 nm의 산화 질화 실리콘막이 CVD법에 의해 형성됨으로써, 게이트 절연막(17)이 형성된다.
산화물 반도체막(18)은, 스퍼터링법, 도포법, 펄스 레이저 증착법, 레이저 어블레이션법 등에 의해 형성된다.
스퍼터링법에 의해 산화물 반도체막(18)이 형성되는 경우, 플라즈마를 발생시키기 위한 전원 장치로서, RF 전원 장치, AC 전원 장치, DC 전원 장치 등이 적절히 이용될 수 있다.
스퍼터링 가스로서, 희가스(대표적으로는 아르곤) 분위기, 산소 가스 분위기, 또는 희가스 및 산소의 혼합 가스 분위기가 적절히 이용된다. 희가스 및 산소의 혼합 가스를 이용하는 경우, 희가스보다 산소의 비율이 높은 것이 바람직하다.
또한, 타겟은, 형성되는 산화물 반도체막(18)의 조성에 따라 적절히 선택될 수 있다.
예를 들어, 산화물 반도체막(18)이 스퍼터링법에 의해 형성되는 경우, 성막은, 150 ℃이상 750 ℃이하, 바람직하게는 150 ℃이상 450 ℃이하, 더욱 바람직하게는 200 ℃이상 350 ℃이하의 기판 온도에서 실시되어 산화물 반도체막(18)을 형성함으로써, CAAC-OS 막이 형성될 수 있다.
예를 들어, CAAC-OS 막은 다결정인 산화물 반도체 스퍼터링 타겟을 이용해 스퍼터링법에 의해 형성된다. 이온이 스퍼터링 타겟과 충돌하면, 스퍼터링 타겟에 포함된 결정 영역이 a-b면을 따라 타겟으로부터 분리될 수 있다; 즉, a-b면에 평행한 면을 갖는 스퍼터링된 입자(평판형 스퍼터링된 입자 또는 펠릿형 스퍼터링된 입자)가 스퍼터링 타겟으로부터 박리될 수 있다. 이 경우, 평판형 스퍼터링된 입자가 그들의 결정 상태를 유지한 채로 기판에 도달함으로써, CAAC-OS 막이 형성될 수 있다.
또한, CAAC-OS 막의 성막을 위해, 다음과 같은 조건들이 이용되는 것이 바람직하다.
성막 동안에 CAAC-OS 막에 혼입되는 불순물의 양을 줄임으로써, 불순물에 의해 결정 상태가 파손되는 것이 방지될 수 있다. 예를 들어, 성막 챔버 내에 존재하는 불순물(예를 들어, 수소, 물, 이산화탄소 또는 질소)의 농도가 저감될 수 있다. 또한, 성막 가스 내의 불순물의 농도가 저감될 수 있다. 구체적으로는, 이슬점이 -80 ℃이하, 바람직하게는 -100 ℃이하인 성막 가스가 이용된다.
성막 동안에 기판 가열 온도를 증가시킴으로써, 스퍼터링된 입자가 기판에 도달한 후에 스퍼터링된 입자의 마이그레이션이 일어나기 쉽다. 구체적으로는, 성막 동안의 기판 가열 온도는 100 ℃이상 기판의 변형점 미만, 바람직하게는 200 ℃이상 500 ℃이하이다. 성막 동안의 기판 가열 온도를 증가시킴으로써, 평판형 스퍼터링된 입자가 기판에 도달할 때, 기판 표면에서 마이그레이션이 발생하여, 평판형 스퍼터링된 입자의 평평한 면이 기판에 부착된다.
또한, 성막시 플라즈마 손상을 저감하기 위하여 성막 가스 내의 산소의 비율이 증가되고 전력이 최적화되는 것이 바람직하다. 성막 가스 내의 산소의 비율은, 30 체적%이상, 바람직하게는 100 체적%이다.
스퍼터링 타겟의 예로서, In-Ga-Zn계 금속 산화물 타겟이 이하에서 설명된다.
InOx 분말, GaOy 분말 및 ZnOz 분말을 미리 결정된 몰비로 혼합해, 압력을 가하고, 1000 ℃이상 1500 ℃이하의 온도에서 열 처리를 실시함으로써 다결정인 In-Ga-Zn계 금속 산화물 타겟이 형성된다. X, Y, 및 Z는 소정의 양수(positive number)라는 점에 유의한다. 여기서, GaOy 분말 및 ZnOz 분말에 대한 InOx 분말의 미리 결정된 몰비는, 예를 들어, 2:2:1, 8:4:3, 3:1:1, 1:1:1, 4:2:3, 또는 3:1:2이다. 분말의 종류, 및 분말을 혼합하기 위한 몰비는, 원하는 스퍼터링 타겟에 따라 적절히 결정될 수 있다.
그 다음, 도 2의 (B)에 나타낸 바와 같이, 소자 분리된 산화물 반도체막(19)이 게이트 전극(15)의 일부와 중첩하도록 게이트 절연막(17) 위에 형성된다. 포토리소그래피 단계를 통해 산화물 반도체막(18) 위에 마스크가 형성된 다음, 그 마스크를 이용해 산화물 반도체막(18)의 일부가 에칭되는 방식으로, 소자 분리된 산화물 반도체막(19)이 형성될 수 있다.
대안으로서, 산화물 반도체막(19)을 형성하기 위해 인쇄법을 이용함으로써, 소자 분리된 산화물 반도체막(19)이 직접 형성될 수 있다.
여기서는, 스퍼터링법에 의해, 두께 35 nm로 산화물 반도체막(18)이 형성되고, 산화물 반도체막(18) 위에 마스크가 형성되며, 산화물 반도체막(18)의 일부가 선택적으로 에칭되어, 산화물 반도체막(19)이 형성된다. 그 후, 마스크가 제거된다.
그 다음, 도 2의 (C)에 나타낸 바와 같이, 한 쌍의 전극(21)이 형성된다.
이제, 한 쌍의 전극(21)을 형성하기 위한 방법이 이하에서 설명된다. 먼저, 도전막이, 스퍼터링법, CVD법, 증착법 등에 의해 형성된다. 그 다음, 포토리소그래피 단계에 의해 도전막 위에 마스크가 형성된다. 그 다음, 마스크를 이용해 도전막이 에칭되어 한 쌍의 전극(21)을 형성한다. 그 후, 마스크가 제거된다.
여기서는, 스퍼터링법에 의해 두께 50 nm의 텅스텐막, 두께 400 nm의 알루미늄막, 및 두께 100 nm의 티타늄막이 이 순서로 형성되어 적층을 형성한다. 그 다음, 포토리소그래피 단계에 의해 티타늄막 위에 마스크가 형성되고, 이 마스크를 이용해 텅스텐막, 알루미늄막, 및 티타늄막이 건식 에칭되어 한 쌍의 전극(21)을 형성한다.
한 쌍의 전극(21)이 형성된 후에, 에칭 잔여물을 제거하기 위해 세정 처리가 실시되는 것이 바람직하다. 이 세정 처리에 의해 한 쌍의 전극(21)의 단락(short circuit)이 억제될 수 있다. 세정 처리는, TMAH(tetramethylammonium hydroxide) 용액 등의 알칼리성의 용액, 희석된 불화수소산 용액, 옥살산 용액, 또는 인산 등의 산성 용액, 또는 물을 이용해 실시될 수 있다.
그 다음, 도 2의 (D)에 나타낸 바와 같이, 절연막(23)이 형성된다.
절연막(23)은 CVD법이나 스퍼터링법에 의해 형성된다.
게이트 절연막(17)을 형성하기 위한 조건들과 유사한 조건들이 채용되어 절연막(23)으로서 막 밀도가 높고 결함이 적은 절연막을 형성할 수 있다는 점에 유의한다.
절연막(23)으로서 산화 실리콘막 또는 산화 질화 실리콘막은 다음과 같은 조건하에서 형성될 수 있다: 기판이 플라즈마 CVD 장치의 진공 레벨로 배기된 처리 챔버에 배치된다; 기판이 180 ℃이상 250 ℃이하, 바람직하게는 180 ℃이상 230 ℃이하의 온도로 유지된다; 처리 챔버에 원료 가스가 도입되어 처리 챔버 내의 압력이 100 Pa이상 250 Pa이하, 바람직하게는 100 Pa이상 200 Pa이하로 설정된다; 처리 챔버 내에 제공되는 전극에 0.17 W/cm2이상 0.5 W/cm2 이하, 바람직하게는 0.25 W/cm2이상 0.35 W/cm2이하의 고주파 전력이 공급된다.
절연막(23)의 원료 가스로서, 실리콘을 포함한 성막 가스 및 산화 가스가 이용되는 것이 바람직하다. 실리콘을 포함한 성막 가스의 대표적인 예로서는, 실란, 디실란, 트리실란, 불화 실란이 포함된다. 산화 가스의 예로서는, 산소, 오존, 일산화이질소, 이산화질소가 포함된다.
절연막(23)의 성막 조건으로서, 상기 압력하의 처리 챔버에 상기 전력 밀도를 갖는 고주파 전력이 공급됨으로써, 플라즈마에서 원료 가스의 분해 효율이 증가되고, 산소 래디칼이 증가되며, 실리콘을 포함한 성막 가스의 산화가 촉진된다; 따라서, 절연막(23) 내의 산소 함량이 화학양론적 조성비를 초과한다. 반면, 상기 온도 범위 내의 기판 온도에서 형성되는 막에서는, 실리콘과 산소 사이의 결합이 약하고, 그에 따라, 이후의 단계에서의 열 처리에 의해 막 내의 산소 일부가 탈리(release)된다. 그 결과, 산소 함량이 화학양론적 조성비를 초과하는 산화물 절연막이 형성될 수 있다. 즉, 포함된 산소의 일부가 가열에 의해 탈리되는 산화물 절연막이 형성될 수 있다.
절연막(23)으로서, 산소 함량이 화학량론적 조성비를 초과하는 산화물 절연막이 제공되면, 열 처리를 통해 산화물 반도체막(19)에 산소가 확산될 수 있다. 그 결과, 산화물 반도체막(19) 내의 산소 결손이 보충될 수 있다.
그 다음, 열 처리가 실시된다. 열 처리는, 대표적으로, 150 ℃이상 기판의 변형점 미만, 바람직하게는 250 ℃이상 450 ℃이하, 더욱 바람직하게는 300 ℃이상 450 ℃이하의 온도에서 실시된다.
열 처리를 위해, 전기로(electric furnace), RTA(Rapid Thermal Anneal) 장치 등이 이용될 수 있다. RTA 장치를 이용하여, 가열 시간이 짧다면 기판의 변형점 이상의 온도에서 열 처리가 실시될 수 있다. 따라서, 절연막(23)으로부터 산화물 반도체막(19)으로 산소가 확산되는 시간이 단축될 수 있다.
열 처리는, 질소, 산소, 초건조 공기(물의 함량이 20 ppm이하, 바람직하게는 1 ppm이하, 더욱 바람직하게는 10 ppb이하인 공기), 또는 희가스(아르곤, 헬륨 등)의 분위기에서 실시될 수도 있다.
여기서는, 열 처리는, 질소 및 산소 분위기에서 350 ℃, 1시간 동안 실시된다.
상기 공정에 의해, 임계 전압의 변화가 작고, 우수한 특성을 갖는 트랜지스터가 제작될 수 있다. 또한, 시간 경과에 따른 전기 특성의 변화와 광 조사에 의한 게이트 BT 스트레스 시험에 기인한 전기 특성의 변화가 작은 신뢰성이 높은 트랜지스터가 제작될 수 있다.
그 다음, 도 1의 (A) 내지 도 1의 (C)와는 상이한 구조를 갖는 트랜지스터가, 도 3과 도 4의 (A) 내지 도 4의 (E)를 참조하여 설명될 것이다. 도 1의 (A) 내지 도 1의 (C)에 나타낸 트랜지스터(10)와는 달리, 게이트 절연막 및 산화물 반도체막 위의 절연막은 적층된 구조를 가지며, 이것이 도 3을 참조하여 설명될 것이다.
도 3에 나타낸 트랜지스터(30)는, 기판(11) 위의 하지 절연막(13)과, 하지 절연막(13) 위의 게이트 전극(15)을 포함한다. 또한, 절연막(31) 및 절연막(32)을 포함하는 게이트 절연막(33)은 하지 절연막(13) 및 게이트 전극(15) 위에 제공된다. 게이트 절연막(33)을 사이에 개재하여 게이트 전극(15)과 중첩하도록 산화물 반도체막(20)이 제공되고, 산화물 반도체막(20)에 접하는 한 쌍의 전극(21)이 제공된다. 또한, 절연막(34) 및 절연막(36)을 포함하는 보호막(37)이, 게이트 절연막(33), 산화물 반도체막(20), 및 한 쌍의 전극(21) 위에 형성된다.
게이트 절연막(33)은 절연막(31) 및 절연막(32)의 적층된 구조를 갖는다. 절연막(31)에 대하여, 질화 산화 실리콘, 질화 실리콘, 산화 알루미늄, 산화 하프늄, 산화 갈륨 또는 Ga-Zn계 금속 산화물 등이 이용될 수도 있다. 절연막(31)으로서, 가열에 의해 산소가 탈리되는 산화물 절연막이 이용될 수도 있다. 절연막(31)으로서, 가열에 의해 산소가 탈리되는 막을 이용하여, 절연막(32)과 산화물 반도체막(20) 사이의 계면에서의 계면 준위가 저감될 수 있다; 따라서, 전기 특성의 변화가 작은 트랜지스터가 제공될 수 있다. 또한, 절연막(31)으로서 산소, 수소, 물 등을 차단하는 절연막이 제공되면, 산소가 산화물 반도체막(20)으로부터 외부로 확산되는 것이 방지될 수 있고, 수소와 물이 외부로부터 산화물 반도체막(20)에 침투하는 것이 방지될 수 있다. 산소, 수소, 물 등을 차단할 수 있는 절연막으로서는, 산화 알루미늄막, 산화 질화 알루미늄막, 산화 갈륨막, 산화 질화 갈륨막, 산화 이트륨막, 산화 질화 이트륨막, 산화 하프늄막, 산화 질화 하프늄막 등이 주어질 수 있다.
절연막(31)은, 하프늄 실리케이트(HfSiOx), 질소가 첨가된 하프늄 실리케이트(HfSixOyNz), 질소가 첨가된 하프늄 알루미네이트(HfAlxOyNz), 산화 하프늄, 또는 산화 이트륨 등의 high-k 재료를 이용하여 형성되어, 트랜지스터의 게이트 리크 전류가 저감될 수 있다.
절연막(31)으로서, 상기 임의의 재료를 포함한 절연막이 5 nm이상 400 nm이하의 두께로 형성된다. 절연막(32)으로서, 산화 실리콘막 또는 산화 질화 실리콘막이 5 nm이상 400 nm이하의 두께로 형성된다. 절연막(31) 및 절연막(32)의 두께는, 2개의 절연막의 두께의 합이 도 1의 (A) 내지 도 1의 (C)의 트랜지스터(10)의 게이트 절연막(17)의 두께의 범위 내에 있도록 결정될 수 있다는 점에 유의한다.
산화물 반도체막(20)은 산화 분위기에서 생성된 플라즈마에 노출된다. 산화 분위기로서는, 산소, 오존, 일산화이질소 등의 분위기가 주어질 수 있다. 바람직한 플라즈마 처리 방법으로서, 평행판 플라즈마 CVD 장치가 이용되어, 상부 전극에는 바이어스가 인가되지만 기판(11)이 배치되는 하부 전극에는 바이어스가 인가되지 않는 조건하에 플라즈마가 생성되고, 이 플라즈마에 산화물 반도체막이 노출된다. 그 결과, 산화물 반도체막(20)에 손상이 적게 산소가 공급되고, 산화물 반도체막(20) 내의 산소 결손량이 저감될 수 있다.
트랜지스터(30)에서, 산화물 반도체막(20)에 접하여 절연막(32) 및 절연막(34)이 형성된다. 도 1의 (A) 내지 도 1의 (C)에 나타낸 게이트 절연막(17)과 같이, 절연막(32) 및 절연막(34) 각각은 막 밀도가 높고 결함이 적은 절연막이다. 절연막(32) 및 절연막(34) 각각은, 대표적으로, 2.26 g/cm3이상, 막 밀도의 이론값인 2.63 g/cm3이하, 바람직하게는 2.30 g/cm3이상 2.63g/cm3이하인 막 밀도를 갖는 절연막이며, 전자 스핀 공명에서, g 값이 2.001인 신호의 스핀 밀도가 2×1015 spins/cm3이하, 바람직하게는 검출 하한(1×1015 spins/cm3) 이하인 절연막이다. 이 때문에, 절연막(32)을 포함하는 게이트 절연막(33)을 포함하는 트랜지스터(30)의 임계 전압의 변동이 적으므로, 트랜지스터(30)는 우수한 전기 특성을 갖는다. 또한, 막 밀도가 높은 절연막인 절연막(32)에 의해, 불순물이, 기판(11), 하지 절연막(13), 게이트 전극(15), 및 절연막(31)으로부터 산화물 반도체막(20)에 침투하는 것이 방지될 수 있다. 또한, 절연막(34)에 의해, 절연막(34)의 형성 이후에 실시되는 열 처리를 통해 산화물 반도체막(20)으로부터 탈리되는 산소의 양이 저감될 수 있다; 따라서, 산화물 반도체막(20) 내의 산소 결손량이 저감될 수 있다.
산화물 반도체막(20)이 인듐을 포함한 금속 산화물을 이용해 형성되는 경우, 절연막(34)에서 인듐의 농도는 1×1015 atoms/cm3 이상 5×1017 atoms/cm3 이하이다. 절연막(34)에서 인듐의 농도가 높은 이유는, 절연막(34)의 형성 동안에 산화물 반도체막(20) 내의 인듐이 절연막(34)으로 확산되기 때문이다. 절연막(34)의 성막 온도가, 예를 들어 350℃ 이상이면, 절연막(34) 내의 인듐 함량이 증가된다는 점에 유의한다.
절연막(32) 및 절연막(34) 각각으로서, 산화 실리콘막, 산화 질화 실리콘막 등이 이용될 수 있다.
절연막(36)은, 두께가 30 nm이상 500 nm이하, 바람직하게는 100 nm이상 400 nm이하의, 산화 실리콘, 산화 질화 실리콘, 질화 산화 실리콘, 질화 실리콘, 산화 알루미늄, 산화 질화 알루미늄, 질화 산화 알루미늄, 질화 알루미늄 등 중에서 하나 이상을 이용한 단층 구조 또는 적층 구조로 형성된다. 절연막(36)으로서, 산소 함량이 화학양론적 조성비를 초과하는 산화물 절연막이 제공될 수도 있다.
트랜지스터(30)는, 산소 분위기에서 생성된 플라즈마에 노출되어 산소 결손이 적은 산화물 반도체막을 포함한다. 산화물 반도체막의 노출된 부분은 막 밀도가 높고 결함이 적은 절연막(32 및 34)으로 덮인다. 결과적으로, 트랜지스터는, 임계 전압의 변동 및 전기 특성의 변화가 작고, 우수한 전기 특성을 갖는다. 또한, 시간 경과에 따른 전기 특성의 변화와 광 조사에 의한 게이트 BT 스트레스 시험에 기인한 전기 특성의 변화가 작고, 전기 특성이 우수한 트랜지스터가 제작될 수 있다.
그 다음, 도 3에 나타낸 트랜지스터를 제작하기 위한 방법이 도 4의 (A) 내지 도 4의 (E)를 참조하여 설명될 것이다.
도 4의 (A)에 나타낸 바와 같이, 도 2의 (A) 내지 도 2의 (D)에 나타내는 공정에서와 같이, 하지 절연막(13) 및 게이트 전극(15)이 기판(11) 위에 형성된다. 그 다음, 게이트 절연막(33)으로서 기능하는 절연막(31 및 32)이 형성된다.
절연막(31)은 CVD법이나 스퍼터링법에 의해 형성된다. 절연막(32)은 트랜지스터(10)의 게이트 절연막(17)의 경우와 유사한 조건하에서 형성된다; 따라서, 막 밀도가 높고 결함이 적은 산화 실리콘막 또는 산화 질화 실리콘막이 절연막(32)으로서 형성된다.
여기서, 절연막(31)으로서, 50 nm의 두께를 갖는 질화 실리콘막이 CVD법에 의해 형성된다. 절연막(32)으로서, 200 nm의 두께를 갖는 산화 질화 실리콘막이 트랜지스터(10)의 게이트 절연막(17)의 경우와 유사한 조건하에서 형성된다. 이러한 조건하에서, 막 밀도가 높고 결함이 적은 산화 질화 실리콘막이 형성될 수 있다.
게이트 절연막(33)은 큰 두께를 갖도록, 바람직하게는 5×1013 Ω·cm이상 1×1015 Ω·cm이하의 저항률을 갖는 질화 실리콘막과, 산화 질화 실리콘막의 적층된 구조를 갖도록 형성됨으로써, 이후에 형성되는 트랜지스터에서, 게이트 전극(15)과 산화물 반도체막(20) 사이에 또는 게이트 전극(15)과 한 쌍의 전극(21) 사이에 야기되는 정전기 파괴가 억제될 수 있다.
그 다음, 도 4의 (B)에 나타낸 바와 같이, 도 2의 (A) 내지 도 2의 (D)에 나타낸 공정에서와 같이, 게이트 절연막(33) 위에 산화물 반도체막(19)이 형성된다.
그 다음, 도 4의 (C)에 나타낸 바와 같이, 한 쌍의 전극(21)이 형성된다. 그 다음, 산화물 반도체막(19)이 산소 분위기에서 생성된 플라즈마에 노출되고, 산화물 반도체막(19)에 산소(22)가 공급되어, 도 4의 (D)에 도시된 산화물 반도체막(20)이 형성된다. 산화 분위기로서는, 산소, 오존, 일산화이질소 등의 분위기가 주어질 수 있다. 바람직한 플라즈마 처리 방법으로서, 기판(11)이 배치되는 하부 전극에는 바이어스가 인가되지 않는 조건하에 플라즈마가 생성되고, 이 플라즈마에 산화물 반도체막(19)이 노출된다. 그 결과, 산화물 반도체막(19)에 손상 없이 산소가 공급될 수 있다.
여기서는, 산화물 반도체막(19)은 다음과 같은 방식으로 생성된 산소 플라즈마에 노출된다: 플라즈마 CVD 장치의 처리 챔버에 일산화이질소가 도입된다; 27.12MHz의 고주파 전원을 이용해 처리 챔버에 제공된 상부 전극에 150 W의 고주파 전력이 공급된다.
그 다음, 산화물 반도체막(20) 및 한 쌍의 전극(21) 위에 절연막(34)이 형성된다. 여기서, 10 nm의 두께를 갖는 산화 질화 실리콘막이 트랜지스터(10)의 게이트 절연막(17)의 경우와 유사한 조건하에서 형성된다. 이러한 조건하에서, 막 밀도가 높고 결함이 적은 산화 질화 실리콘막이 형성될 수 있다.
그 다음, 산소(35)가 절연막(34)에 첨가될 수 있다. 절연막(34)에 산소(35)를 첨가하기 위한 방법으로서는, 이온 주입법, 이온 도핑법, 플라즈마 처리 등이 주어질 수 있다. 그 결과, 절연막(34)은, 산소 함량이 화학양론적 조성비를 초과하는 산화물 절연막일 수 있다.
그 다음, 절연막(36)이 도 4의 (E)에 나타낸 바와 같이 절연막(34) 위에 형성된다. 절연막(36)으로서 산화 실리콘막 또는 산화 질화 실리콘막은 다음과 같은 조건하에서 형성된다: 기판이 플라즈마 CVD 장치의 진공 레벨로 배기된 처리 챔버에 배치된다; 기판이 180 ℃이상 250 ℃이하, 바람직하게는 180 ℃이상 230 ℃이하의 온도로 유지된다; 처리 챔버에 원료 가스가 도입되어 처리 챔버 내의 압력을 100 Pa이상 250 Pa이하, 바람직하게는 100 Pa이상 200 Pa이하로 설정한다; 처리 챔버 내에 제공되는 전극에 0.17 W/cm2이상 0.5 W/cm2 이하, 바람직하게는 0.25 W/cm2이상 0.35 W/cm2이하의 고주파 전력이 공급된다.
그 다음, 도 2의 (A) 내지 도 2의 (D)에 나타낸 공정에서와 같이 열 처리가 실시된다.
상기 공정을 통해, 임계 전압의 마이너스 변동이 저감되는 트랜지스터가 제작될 수 있다. 또한, 임계 전압의 변동과 전기 특성의 변화가 작고, 전기 특성이 우수한 트랜지스터가 제작될 수 있다. 또한, 시간 경과에 따른 전기 특성의 변화와 광 조사에 의한 게이트 BT 스트레스 시험에 기인한 전기 특성의 변화가 작은 신뢰성이 높은 트랜지스터가 제작될 수 있다.
본 실시형태에서 설명된 구조, 방법 등은 다른 실시형태 및 예에서 설명된 임의의 구조, 방법 등과 조합하여 적절히 이용될 수 있다는 점에 유의한다.
[실시형태 2]
본 실시형태에서는, 실시형태 1의 트랜지스터와는 상이한 구조를 갖는 트랜지스터가 도 5의 (A) 내지 도 5의 (C)를 참조하여 설명될 것이다. 본 실시형태에 도시된 트랜지스터(100)는 탑-게이트 트랜지스터라는 점에서, 실시형태 1의 트랜지스터와는 상이하다.
도 5의 (A) 내지 도 5의 (C)는 트랜지스터(100)의 상부도 및 단면도이다. 도 5의 (A)는 트랜지스터(100)의 상부도이고, 도 5의 (B)는 도 5의 (A)의 일점 쇄선 A-B를 따라 취해진 단면도이며, 도 5의 (C)는 도 5의 (A)의 일점 쇄선 C-D를 따라 취해진 단면도이다. 도 5의 (A)에서는, 명료화를 위해, 기판(101), 하지 절연막(103), 및 트랜지스터(100)의 일부 구성요소(예를 들어, 게이트 절연막(109)), 절연막(113) 등이 도시되지 않고 있다는 점에 유의한다.
도 5의 (A) 내지 도 5의 (C)에 나타낸 트랜지스터(100)는, 하지 절연막(103) 위의 산화물 반도체막(105), 산화물 반도체막(105)에 접하는 한 쌍의 전극(107), 하지 절연막(103), 산화물 반도체막(105), 및 한 쌍의 전극(107)에 접하는 게이트 절연막(109), 및 게이트 절연막(109)을 사이에 개재하여 산화물 반도체막(105)과 중첩하는 게이트 전극(111)을 포함한다. 또한, 게이트 절연막(109) 및 게이트 전극(111)을 덮는 절연막(113)이 제공된다. 또한, 게이트 절연막(109) 및 절연막(113)에 형성된 개구(110)를 통해 한 쌍의 전극(107)에 접하여 배선(115)이 제공될 수도 있다.
본 실시형태의 트랜지스터(100)에서, 한 쌍의 전극(107)과 게이트 전극(111)은 게이트 절연막(109)을 사이에 개재하여 서로 중첩한다. 따라서, 산화물 반도체막(105)에서, 게이트 절연막(109)을 사이에 개재하여 게이트 전극(111)과 대향하는 영역이 채널 영역으로서 기능하고, 한 쌍의 전극(107)에 접하는 영역이 소스 영역 및 드레인 영역으로서 기능한다. 즉, 채널 영역과 소스 또는 드레인 영역은 서로 접한다. 채널 영역과 소스 또는 드레인 영역 사이에는 저항 성분으로서 기능하는 영역이 없다. 따라서, 온 전류(on-state current) 및 전계 효과 이동도가 높은 트랜지스터가 얻어질 수 있다.
본 실시형태에 설명되는 트랜지스터(100)에서, 게이트 절연막(109)은 막 밀도가 높고 결함이 적은 절연막이다. 게이트 절연막(109)의 막 밀도는 높다; 대표적으로는, 게이트 절연막(109)의 막 밀도는 2.26 g/cm3 이상, 막 밀도의 이론값인 2.63 g/cm3 이하이고, 바람직하게는 2.30 g/cm3 이상 2.63 g/cm3이하이다. 게이트 절연막(109)에 포함된 실리콘의 댕글링 본드(Dangling bond)는 극히 적다; 전자 스핀 공명(ESR)에서, 실리콘의 댕글링 본드를 보이는 E'-center(g 값: 2.001)의 신호의 스핀 밀도는 2×1015 spins/cm3 이하이고, 바람직하게는, 검출 하한(1×1015 spins/cm3) 이하이다. 이 때문에, 게이트 절연막(109)을 포함하는 트랜지스터(100)의 임계 전압의 변동이 적으므로, 트랜지스터(100)는 우수한 전기 특성을 갖는다.
게이트 절연막(109)은, 예를 들어, 산화 실리콘 또는 산화 질화 실리콘을 이용하여 형성될 수 있다.
산화물 반도체막(105)이 인듐을 포함한 금속 산화물을 이용해 형성되는 경우, 게이트 절연막(109)에서 인듐의 농도는 1×1015 atoms/cm3 이상 5×1017 atoms/cm3 이하이다. 게이트 절연막(109)에서 인듐의 농도가 높은 이유는, 게이트 절연막(109)의 형성 동안에 산화물 반도체막(105) 내의 인듐이 게이트 절연막(109)으로 확산되기 때문이다. 게이트 절연막(109)의 성막 온도가, 예를 들어 350℃ 이상이면, 게이트 절연막(109) 내의 인듐 함량이 증가된다는 점에 유의한다.
그 다음, 트랜지스터(100)의 다른 상세사항이 설명될 것이다.
기판(101)으로서, 실시형태 1의 기판(11)의 예로서 주어지는 기판이 적절히 이용될 수 있다.
하지 절연막(103)은 가열에 의해 산소의 일부가 탈리되는 산화물 절연막을 이용해 형성되는 것이 바람직하다. 가열에 의해 산소의 일부가 탈리되는 산화물 절연막으로서는, 산소 함량이 화학량론적 조성비를 초과하는 산화물 절연막을 이용하는 것이 바람직하다. 가열에 의해 산소의 일부가 탈리되는 산화물 절연막은, 열 처리에 의해 산화물 반도체막에 산소를 확산시킬 수 있다. 하지 절연막(103)의 대표적인 예는, 산화 실리콘, 산화 질화 실리콘, 질화 산화 실리콘, 산화 갈륨, 산화 하프늄, 산화 이트륨, 산화 알루미늄, 산화 질화 알루미늄 등의 막이다.
하지 절연막(103)의 두께는, 50 nm이상, 바람직하게는 200 nm이상 3000 nm이하, 더욱 바람직하게는 300 nm이상 1000 nm이하이다. 두꺼운 하지 절연막(103)을 이용하여, 하지 절연막(103)으로부터의 탈리되는 산소의 양이 증가될 수 있고, 이후에 형성되는 하지 절연막(103)과 산화물 반도체막 사이의 계면의 계면 준위가 저감될 수 있다.
여기서, "가열에 의해 산소의 일부를 탈리하는 것"이란, TDS(Thermal Desorption Spectroscopy) 분석에서, 산소 원자로 변환된 탈리된 산소량이 1.0 × 1018 atom/cm3이상, 바람직하게는 3.0 × 1020 atoms/cm3이상인 것을 말한다.
상기 구조에서, 가열에 의해 산소의 일부가 탈리되는 절연막은 산소 과잉 산화 실리콘(SiOx (X>2))일 수 있다. 산소 과잉 산화 실리콘(SiOx (X>2))에서, 단위 체적당 산소 원자의 수는 단위 체적당 실리콘 원자수의 2배보다 많다. 단위체적당 실리콘 원자수 및 산소 원자수는, 러더퍼드 후방 산란 분석법(Rutherford backscattering spectrometry)에 의해 측정된다.
여기서, TDS 분석에서, 산소 원자 변환시에 탈리된 산소량의 측정 방법이 이하에서 설명된다.
TDS 분석에서 탈리된 가스량은 스펙트럼의 적분값에 비례한다. 따라서, 표준 샘플의 기준값에 대한 절연막의 스펙트럼의 적분값의 비율로부터, 탈리된 가스량이 계산될 수 있다. 표준 샘플의 기준값은 스펙트럼의 적분값에 대한 샘플에 포함된 미리 결정된 원자의 밀도의 비율이다.
예를 들어, 절연막으로부터 탈리된 산소 분자의 수(NO2)는, 표준 샘플인 미리 결정된 밀도의 수소를 포함한 실리콘 웨이퍼의 TDS 분석 결과와 절연막의 TDS 분석 결과와 함께 수학식 1에 따라 구해질 수 있다. 여기서, TDS 분석에 의해 얻어지는 질량수 32를 갖는 모든 스펙트럼은 산소 분자로부터 유래하는 것으로 가정된다. 질량수 32를 갖는 가스로서 주어지는 CH3OH는 존재할 가능성이 낮다는 가정하에 고려되지 않는다는 점에 유의한다. 또한, 산소 원자의 동위 원소인 질량수 17 또는 18을 갖는 산소 원자를 포함한 산소 분자도 자연계에서 이러한 분자의 비율은 극미량이기 때문에 고려되지 않는다.
Figure 112014096131582-pct00001
상기 수학식에서, NH2는, 표준 샘플로부터 탈리된 수소 분자수를 밀도로 환산하여 얻어지는 값이고, SH2는 TDS에 의해 분석된 표준 샘플의 스펙트럼의 적분값이다. 여기서, 표준 샘플의 기준값은 NH2/SH2로 표현된다. 또한, SO2는 TDS에 의해 분석된 절연막의 스펙트럼의 적분값이고, α는 TDS 분석에서 스펙트럼 강도에 영향을 주는 계수이다. 수학식 1의 상세사항에 대해 일본 공개 특허 출원 H6-275697호를 참조할 수 있다. 절연막으로부터 탈리되는 산소량의 상기 값은, 표준 샘플로서 1×1016 atoms/cm2의 수소 원자를 포함한 실리콘 웨이퍼를 이용해 ESCO Ltd., EMD-WA1000S/W에 의해 생산된 TDS를 이용한 측정에 의해 얻어진다는 점에 유의한다.
또한, TDS에서, 산소는 부분적으로 산소 원자로서 검출된다. 산소 분자와 산소 원자의 비율은 산소 분자의 이온화율로부터 계산될 수 있다. 상기 α는 산소 분자의 이온화율을 고려하여 결정되기 때문에, 탈리된 산소 원자수는 탈리된 산소 분자수의 평가를 통해 추정될 수 있다는 점에 유의한다.
NO2는 탈리된 산소 분자수라는 점에 유의한다. 절연막에서, 산소 원자로 변환되는 탈리된 산소량은 탈리된 산소 분자수의 2배이다.
하지 절연막(103)으로부터 산화물 반도체막(105)에 산소를 공급함으로써, 하지 절연막(103)과 산화물 반도체막(105) 사이의 계면 준위가 저감될 수 있다. 그 결과, 트랜지스터의 동작 등에 기인하여 발생될 수 있는 전하 등이 하지 절연막(103)과 산화물 반도체막(105) 사이의 계면에서 포획되는 것이 방지될 수 있다; 따라서, 전기 특성의 변동이 적은 트랜지스터가 제공될 수 있다.
즉, 산화물 반도체막(105)에 산소 결손이 발생되면, 하지 절연막(103)과 산화물 반도체막(105) 사이의 계면에서 전하가 포획되어 그 전하가 트랜지스터의 전기 특성에 영향을 미친다. 그러나, 하지 절연막(103)으로서 가열에 의해 산소가 탈리되는 절연막을 제공함으로써, 산화물 반도체막(105)과 하지 절연막(103) 사이의 계면 준위가 저감될 수 있고, 산화물 반도체막(105)과 하지 절연막(103) 사이의 계면에서의 전하 포획의 영향이 작게 될 수 있다.
게이트 절연막(109)과 같이, 하지 절연막(103)은, 막 밀도가 높고 결함이 적은 절연막, 대표적으로는, 막 밀도가 2.26 g/cm3이상, 막 밀도의 이론값인 2.63 g/cm3이하, 바람직하게는 2.30 g/cm3이상 2.63 g/cm3이하이고, 전자 스핀 공명에서 g 값이 2.001인 신호의 스핀 밀도가 2×1015 spins/cm3인 절연막을 이용하여 형성될 수 있다. 대안으로서, 하지 절연막(103)은 게이트 절연막(109)과 유사한 막 밀도가 높고 결함이 적은 절연막이 산화물 반도체막(105)측에 제공되는 적층된 구조를 가질 수도 있다. 대표적으로는, 절연막은 2.26 g/cm3이상 2.63 g/cm3이하의 막 밀도를 가지며, 전자 스핀 공명에서 g 값이 2.001인 신호의 스핀 밀도는 2×1015 spins/cm3이하, 바람직하게는 검출 하한(1×1015 spins/cm3) 이하이다. 이러한 절연막을 이용하여, 트랜지스터의 임계 전압의 변동이 저감될 수 있다.
산화물 반도체막(105)은, 실시형태 1의 산화물 반도체막(19)과 유사한 방식으로 형성될 수 있다.
한 쌍의 전극(107)은, 실시형태 1에 도시된 한 쌍의 전극(21)과 유사한 방식으로 형성될 수 있다. 채널폭 방향의 한 쌍의 전극(107)의 길이는 산화물 반도체막(105)의 길이보다 길고, 채널 길이 방향의 단면에서 보았을 때, 한 쌍의 전극(107)은 산화물 반도체막(105)의 단부를 덮는다는 점에 유의한다. 이러한 구조에 의해, 한 쌍의 전극(107)과 산화물 반도체막(105) 사이의 접촉 면적이 증가된다. 따라서, 산화물 반도체막(105)과 한 쌍의 전극(107) 사이의 접촉 저항이 감소될 수 있고, 트랜지스터의 온 전류가 증가될 수 있다.
게이트 전극(111)은 실시형태 1의 게이트 전극(15)과 유사한 방식으로 형성될 수 있다. 절연막(113)은 실시형태 1의 절연막(23)과 유사한 방식으로 형성될 수 있다.
배선(115)은 한 쌍의 전극(107)에 이용될 수 있는 재료를 적절히 이용해 형성될 수 있다.
그 다음, 도 5의 (A) 내지 도 5의 (C)에 나타낸 트랜지스터를 제작하기 위한 방법이 도 6의 (A) 내지 도 6의 (D)를 참조하여 설명될 것이다.
도 6의 (A)에 나타낸 바와 같이, 기판(101) 위에 하지 절연막(103)이 형성된다. 그 다음, 하지 절연막(103) 위에 산화물 반도체막(105)이 형성된다.
하지 절연막(103)은, 스퍼터링법, CVD법 등에 의해 형성된다.
하지 절연막(103)으로서 가열에 의해 산소의 일부가 탈리되는 산화물 절연막이 스퍼터링법에 의해 형성될 때, 성막 가스 내의 산소량이 큰 것이 바람직하고, 산소, 산소와 희가스의 혼합 가스 등이 이용될 수 있다. 대표적으로는, 성막 가스 내의 산소 농도가 6 %이상 100 %이하인 것이 바람직하다.
하지 절연막(103)으로서 CVD법에 의해 산화물 절연막이 형성되는 경우, 원료 가스로부터 유도된 수소 또는 물이 산화물 절연막에 때때로 혼입된다. 따라서, CVD법에 의해 산화물 절연막이 형성된 후에, 탈수소화 또는 탈수화로서 열 처리가 실시되는 것이 바람직하다.
CVD법에 의해 형성된 산화물 절연막에 산소를 첨가하는 경우, 가열에 의해 탈리된 산소량이 증가될 수 있다. 산화물 절연막에 산소를 첨가하기 위한 방법으로서, 이온 주입법, 이온 도핑법, 플라즈마 침지 이온 주입법, 플라즈마 처리 등이 이용될 수 있다.
산화물 반도체막(105)은, 실시형태 1에서 설명된 산화물 반도체막(19)과 유사한 형성 방법에 의해 적절히 형성될 수 있다.
CAAC-OS 막 내의 결정부의 배향을 개선하기 위하여, 산화물 반도체막의 하지 절연막으로서 역할하는 하지 절연막(103)의 표면의 평탄성이 개선되는 것이 바람직하다. 대표적으로는, 하지 절연막(103)의 평균 표면 거칠기(Ra)는, 바람직하게는 1 nm이하, 더욱 바람직하게는 0.3 nm이하, 더욱 더 바람직하게는 0.1 nm이하이다. 본 명세서 등에서, 평균 표면 거칠기(Ra)는, 곡면에 적용되도록 JIS B 0601:2001 (ISO4287:1997)로 정의된 산술적 평균 표면 거칠기의 3차원 확장에 의해 얻어지고, 기준면으로부터 특정한 면까지의 편차의 절대값의 평균값이다. 평탄화 처리로서는, 화학적 기계적 연마(Chemical Mechanical Polishing: CMP) 처리, 건식 에칭 처리, 플라즈마 처리(역 스퍼터링) 등으로부터 하나 이상이 선택될 수 있다. 플라즈마 처리는, 진공 챔버 내에 아르곤 가스 등의 불활성 가스를 도입하고 전계를 인가하여 피처리 표면이 캐소드로서 역할하도록 함으로써 표면의 미세한 불균일성이 저감되는 처리이다.
그 다음, 열 처리가 실시되는 것이 바람직하다. 이 열 처리에 의해, 하지 절연막(103)에 포함된 산소의 일부가 하지 절연막(103)과 산화물 반도체막(105) 사이의 계면 부근으로 확산될 수 있다. 그 결과, 하지 절연막(103)과 산화물 반도체막(105) 사이의 계면 부근에서의 계면 준위가 저감될 수 있다.
열 처리의 온도는, 대표적으로, 150 ℃이상 기판의 변형점 미만, 바람직하게는 250 ℃이상 450 ℃이하, 더욱 바람직하게는 300 ℃이상 450 ℃이하이다.
열 처리는, 헬륨, 네온, 아르곤, 크세논, 또는 크립톤 등의 희가스, 또는 질소를 포함한 불활성 가스 분위기에서 실시된다. 대안으로서, 열 처리는 먼저 불활성 가스 분위기에서, 그 다음 산소 분위기에서 실시될 수 있다. 상기 불활성 가스 분위기와 상기 산소 분위기는, 수소, 물 등을 포함하지 않는 것이 바람직하다. 처리 시간은 3분 내지 24시간이다.
산화물 반도체막(105)은 다음과 같은 방식으로 형성될 수 있다는 점에 유의한다: 이후의 단계에서 산화물 반도체막(105)이 되는 산화물 반도체막이 하지 절연막(103) 위에 형성된다; 여기에 열 처리가 실시된다; 산화물 반도체막의 일부가 에칭된다. 상기 단계들에 의해, 하지 절연막(103)에 포함된 산소가 하지 절연막(103)과 산화물 반도체막(105) 사이의 계면 부근으로 더 많이 확산될 수 있다.
그 다음, 도 6의 (B)에 나타낸 바와 같이, 한 쌍의 전극(107)이 형성된다. 한 쌍의 전극(107)은, 실시형태 1에서 설명된 한 쌍의 전극(21)과 유사한 형성 방법에 의해 적절히 형성될 수 있다. 대안으로서, 한 쌍의 전극(107)은 인쇄법 또는 잉크젯법에 형성될 수 있다.
도 6의 (C)에 나타낸 바와 같이, 게이트 절연막(109)이 형성된 다음, 게이트 절연막(109) 위에 게이트 전극(111)이 형성된다.
게이트 절연막(109)은, 실시형태 1의 게이트 절연막(17)을 형성하기 위한 방법과 유사한 방법에 의해 적절히 형성됨으로써, 게이트 절연막(109)은 막 밀도가 높고 결함이 적은 산화 실리콘막 또는 산화 질화 실리콘막일 수 있다.
CAAC-OS 막에서, 산소는, CAAC-OS 막이 형성되는 표면 또는 CAAC-OS 막의 표면을 따라 이동하는 경향이 있다. 따라서, 소자 분리된 산화물 반도체막(105)의 측면으로부터 산소 탈리가 발생하고, 이 측면에서 산소 결손이 형성되는 경향이 있다. 그러나, 산화물 반도체막(105) 위에 가열에 의해 산소의 일부가 탈리되는 산화물 절연막과 (산화물 절연막 위에 있는) 금속 산화물막이 게이트 절연막(109)으로서 형성될 때, 산화물 반도체막(105)의 측면으로부터의 산소 탈리가 억제될 수 있다. 그 결과, 산화물 반도체막(105)의 측면의 도전율 증가가 억제될 수 있다.
게이트 전극(111)은 실시형태 1의 게이트 전극(15)과 유사한 형성 방법에 의해 적절히 형성될 수 있다.
그 다음, 게이트 절연막(109) 및 게이트 전극(111) 위에 절연막(113)이 형성된 다음, 한 쌍의 전극(107)에 접속된 배선(115)이 도 6의 (D)에 나타낸 바와 같이 형성된다.
절연막(113)은 실시형태 1의 절연막(23)과 유사한 방식으로 형성될 수 있다.
그 다음, 열 처리가 실시형태 1에서와 같이 실시된다. 열 처리는, 대표적으로, 150 ℃이상 기판의 변형점 미만, 바람직하게는 250 ℃이상 450 ℃이하, 더욱 바람직하게는 300 ℃이상 450 ℃이하의 온도에서 실시된다.
스퍼터링법, CVD법, 증착법 등에 의해 도전막이 형성된 후, 그 도전막 위에 마스크가 형성되고 도전막이 에칭되어, 배선(115)이 형성된다. 적절히 인쇄법, 잉크젯법, 또는 포토리소그래피법에 의해 도전막 위에 마스크가 형성될 수 있다. 그 다음, 마스크가 제거된다. 대안으로서, 배선(115)은 듀얼 다마신법(dual damascene method)에 의해 형성될 수 있다.
상기 프로세스를 통해, 임계 전압의 변동과 전기 특성의 변화가 작고, 전기 특성이 우수한 트랜지스터가 제작될 수 있다. 또한, 시간 경과에 따른 전기 특성의 변화와 광 조사에 의한 게이트 BT 스트레스 시험에 기인한 전기 특성의 변화가 작은 신뢰성이 높은 트랜지스터가 제작될 수 있다.
본 실시형태에서 설명된 구조, 방법 등은 다른 실시형태 및 예에서 설명된 임의의 구조, 방법 등과 조합하여 적절히 이용될 수 있다는 점에 유의한다.
[실시형태 3]
본 실시형태에서는, 실시형태 1 및 실시형태 2의 트랜지스터와는 상이한 구조를 갖는 트랜지스터가 도 7의 (A) 및 도 7의 (B)를 참조하여 설명될 것이다. 본 실시형태에서 설명되는 트랜지스터(120)는, 게이트 전극이 한 쌍의 전극과 중첩하지 않고, 도펀트가 산화물 반도체막에 첨가된다는 점에서, 실시형태 2에서 설명된 트랜지스터(100)와는 상이하다.
도 7의 (A) 및 도 7의 (B)는 트랜지스터(120)의 상부도 및 단면도이다. 도 7의 (A)는 트랜지스터(120)의 상부도이고, 도 7의 (B)는 도 7의 (A)의 파선 A-B를 따라 취해진 단면도이다. 도 7의 (A)에서는, 간소화를 위해, 기판(101), 하지 절연막(103), 및 트랜지스터(120)의 일부 구성요소(예를 들어, 게이트 절연막(109)), 절연막(113) 등이 도시되지 않고 있다는 점에 유의한다.
도 7의 (B)에 나타낸 트랜지스터(120)는, 하지 절연막(103) 위의 산화물 반도체막(121), 산화물 반도체막(121)에 접하는 한 쌍의 전극(107), 하지 절연막(103), 산화물 반도체막(121), 및 한 쌍의 전극(107)에 접하는 게이트 절연막(109), 및 게이트 절연막(109)을 사이에 개재하여 산화물 반도체막(121)과 중첩하는 게이트 전극(129)을 포함한다. 또한, 게이트 절연막(109) 및 게이트 전극(129)을 덮는 절연막(113)이 제공된다. 또한, 게이트 절연막(109) 및 절연막(113)에 형성된 개구(110)를 통해 한 쌍의 전극(107)에 접하여 배선(115)이 제공될 수도 있다(도 7의 (A) 참조).
본 실시형태의 트랜지스터(120)에서, 산화물 반도체막(121)은, 게이트 절연막(109)을 사이에 개재하여 게이트 전극(129)과 중첩하는 제1 영역(123), 도펀트가 첨가되는 한 쌍의 제2 영역(125), 및 한 쌍의 전극(107)에 접하는 한 쌍의 제3 영역(127)을 포함한다. 도펀트는 제1 영역(123) 또는 제3 영역(127)에는 첨가되지 않는다는 점에 유의한다. 제1 영역(123)을 사이에 두도록 한 쌍의 제2 영역(125)이 제공된다. 제1 영역(123)과 제2 영역(125)을 사이에 두도록 한 쌍의 제3 영역(127)이 제공된다.
제1 영역(123)은 트랜지스터(120)에서 채널 영역으로서 기능한다. 제3 영역(127)에서 한 쌍의 전극(107)에 접하는 영역으로부터, 포함된 산소의 일부가 한 쌍의 전극(107)으로 확산되어, 산소 결손이 야기되고, 그에 따라 이러한 영역은 n형화된다. 따라서, 제3 영역(127)의 일부는 소스 영역 및 드레인 영역으로서 기능한다. 제2 영역은 도펀트가 첨가되므로 높은 도전율을 갖고, 그에 따라, 채널 영역과 소스 또는 드레인 영역 사이의 저항을 저감하는 기능을 갖는 저저항 영역으로서 기능한다. 따라서, 트랜지스터(120)의 온 전류 및 전계 효과 이동도가 증가될 수 있다.
제2 영역(125)에 첨가되는 도펀트로서, 붕소, 질소, 인, 및 비소 중 적어도 하나가 주어질 수 있다. 대안으로서, 헬륨, 네온, 아르곤, 크립톤, 및 크세논 중 적어도 하나가 주어질 수 있다. 역시 대안으로서, 도펀트는, 붕소, 질소, 인, 및 비소 중 적어도 하나와, 헬륨, 네온, 아르곤, 크립톤, 및 크세논 중 적어도 하나를 적절히 조합하여 포함할 수 있다.
한 쌍의 제2 영역(125)의 도펀트 농도는, 5×1018 atoms/cm3 이상 1×1022 atoms/cm3 이하, 바람직하게는 5×1018 atoms/cm3 이상 5×1019 atoms/cm3 미만이다.
도펀트가 포함되므로, 제2 영역(125) 내의 캐리어 밀도 또는 결함은 증가될 수 있다. 따라서, 도펀트를 포함하지 않는 제1 영역(123) 및 제3 영역(127)에 비해 도전성이 높을 수 있다. 도펀트 농도가 너무 높으면, 도펀트가 캐리어의 이동을 금지시켜, 제2 영역(125)의 도전율을 저하시키게 된다는 점에 유의한다.
제2 영역(125)의 도전율은 0.1 S/cm이상 1000 S/cm이하, 바람직하게는 10 S/cm이상 1000 S/cm이하인 것이 바람직하다.
그 다음, 본 실시형태에 도시된 트랜지스터(120)를 제작하기 위한 방법이 도 6의 (A) 및 도 6의 (B)와 도 7의 (A) 및 도 7의 (B)를 참조하여 설명될 것이다.
실시형태 2에서와 같이, 도 6의 (A) 및 도 6의 (B)에 나타낸 단계들을 통해, 기판(101) 위에 하지 절연막(103)이 형성되고, 하지 절연막(103) 위에 산화물 반도체막(121)이 형성되며, 산화물 반도체막(121) 위에 한 쌍의 전극(107)이 형성된다. 그 다음, 산화물 반도체막(121) 및 한 쌍의 전극(107) 위에 게이트 절연막(109)이 형성된다. 그 다음에, 게이트 절연막(109)을 사이에 개재하여 산화물 반도체막(121)의 일부와 중첩하도록 게이트 전극(129)이 형성된다.
여기서, 노광 장치의 해상도 한계 이하의 길이까지 그 폭이 감소된 게이트 전극을 형성하기 위한 방법의 예가 설명된다. 게이트 전극(129)을 형성하는데 이용되는 마스크에 슬림화 처리가 실시되어 마스크가 더욱 미세한 구조를 갖게 하는 것이 바람직하다. 슬림화 처리로서는, 예를 들어, 산소 래디칼 등을 이용한 애싱(ashing) 처리가 이용될 수 있다. 그러나, 포토리소그래피법 등에 의해 형성된 마스크가 더욱 미세한 구조를 갖도록 가공될 수 있는 한, 애싱 처리 이외의 슬림화 처리가 이용될 수도 있다. 슬림화 처리에 의해 형성되는 마스크에 의해 트랜지스터의 채널 길이가 결정되기 때문에, 높은 제어성을 갖는 처리가 채용되는 것이 바람직하다. 슬림화 처리의 결과로서, 포토리소그래피법 등에 의해 형성된 마스크의 폭이, 노광 장치의 해상도 한계 이하, 바람직하게는, 노광 장치의 해상도 한계의 절반 이하, 더욱 바람직하게는 노광 장치의 해상도 한계의 1/3이하의 길이로 감소될 수 있다. 예를 들어, 형성된 마스크의 폭은 20 nm 이상 2000 nm 이하, 바람직하게는, 50 nm 이상 350 nm 이하일 수 있다. 또한, 슬림화된 마스크가 퇴거(recede)되면서 도전막이 에칭되면, 노광 장치의 해상도 한계 이하로 그 폭이 감소되는 게이트 전극(129)이 형성될 수 있다.
그 다음, 한 쌍의 전극(107)과 게이트 전극(129)을 마스크로 이용하여 산화물 반도체막(121)에 도펀트가 첨가된다. 산화물 반도체막(121)에 도펀트를 첨가하는 방법으로서, 이온 도핑법 또는 이온 주입법이 이용될 수 있다.
여기서 설명된 실시형태에서, 산화물 반도체막(121)으로의 도펀트의 첨가는, 산화물 반도체막(121)이 게이트 절연막(109) 등으로 덮여 있는 상태에서 실시된다; 대안으로서, 도펀트의 첨가는 산화물 반도체막(121)이 노출되어 있는 상태에서 실시될 수도 있다.
또한, 도펀트의 첨가는 이온 도핑법 또는 이온 주입법 등의 주입법 이외의 방법을 이용하여 실시될 수도 있다. 예를 들어, 도펀트는 다음과 같은 방식으로 첨가될 수 있다: 첨가되는 원소를 포함하는 가스 분위기에서 플라즈마가 생성되고, 산화물 반도체막(121)에 플라즈마 처리가 실시된다. 플라즈마를 생성하기 위해 건식 에칭 장치, 플라즈마 CVD 장치 등이 이용될 수 있다.
기판(101)이 가열되는 동안 도펀트가 첨가될 수도 있다는 점에 유의한다.
여기서는, 이온 주입법에 의해 인이 산화물 반도체막(121)에 첨가된다.
그 후, 열 처리가 실시된다. 열 처리는, 대표적으로, 150 ℃이상 450 ℃이하, 바람직하게는, 250 ℃이상 325 ℃이하의 온도에서 실시된다. 열 처리에서, 온도는 250 ℃로부터 325 ℃까지 점진적으로 증가될 수 있다.
이 열 처리에 의해, 제2 영역(125)의 도전율이 증가될 수 있다. 열 처리를 통해, 제1 영역(123), 제2 영역(125), 및 제3 영역(127)은, 다결정 구조, 비정질 구조, 또는 CAAC-OS가 된다는 점에 유의한다.
그 후, 실시형태 2에서와 같이, 절연막(113)이 형성되고, 열 처리가 실시된 다음, 배선(115)이 형성된다. 이런 방식으로, 도 7의 (A) 및 도 7의 (B)에 나타낸 트랜지스터(120)가 형성될 수 있다.
상기 프로세스를 통해, 임계 전압의 변동과 전기 특성의 변화가 작고, 전기 특성이 우수한 트랜지스터가 제작될 수 있다. 또한, 시간 경과에 따른 전기 특성의 변화와 광 조사에 의한 게이트 BT 스트레스 시험에 기인한 전기 특성의 변화가 작은 신뢰성이 높은 트랜지스터가 제작될 수 있다.
본 실시형태에서 설명된 구조, 방법 등은 다른 실시형태 및 예에서 설명된 임의의 구조, 방법 등과 조합하여 적절히 이용될 수 있다는 점에 유의한다.
[실시형태 4]
본 실시형태에서는, 실시형태 1 내지 실시형태 3의 트랜지스터와는 상이한 구조를 갖는 트랜지스터가 도 8의 (A) 및 도 8의 (B)를 참조하여 설명될 것이다. 본 실시형태에 도시된 트랜지스터(130)에서, 산화물 반도체막의 구조는 다른 실시형태의 트랜지스터의 구조와는 상이하다. 트랜지스터(130)의 산화물 반도체막에서, 채널 영역과 소스 또는 드레인 영역 사이에는 전계 완화 영역이 제공된다.
도 8의 (A) 및 도 8의 (B)는 트랜지스터(130)의 상부도 및 단면도이다. 도 8의 (A)는 트랜지스터(130)의 상부도이고, 도 8의 (B)는 도 8의 (A)의 일점 쇄선 A-B를 따라 취해진 단면도이다. 도 8의 (A)에서는, 간소화를 위해, 기판(101), 하지 절연막(103), 및 트랜지스터(130)의 일부 구성요소(예를 들어, 게이트 절연막(109)), 절연막(113) 등이 도시되지 않고 있다는 점에 유의한다.
도 8의 (B)에 나타낸 트랜지스터(130)는, 하지 절연막(103) 위의 산화물 반도체막(131), 산화물 반도체막(131)에 접하는 한 쌍의 전극(139), 하지 절연막(103), 산화물 반도체막(131), 및 한 쌍의 전극(139)에 접하는 게이트 절연막(109), 및 게이트 절연막(109)을 사이에 개재하여 산화물 반도체막(131)과 중첩하는 게이트 전극(129)을 포함한다. 또한, 게이트 절연막(109) 및 게이트 전극(129)을 덮는 절연막(113)이 제공된다. 또한, 게이트 절연막(109) 및 절연막(113)에 형성된 개구(110)를 통해 한 쌍의 전극(139)에 접하여 배선(115)이 제공될 수도 있다.
본 실시형태의 트랜지스터(130)에서, 산화물 반도체막(131)은, 게이트 절연막(109)을 사이에 개재하여 게이트 전극과 중첩하는 제1 영역(133), 도펀트가 첨가되는 한 쌍의 제2 영역(135), 및 한 쌍의 전극(139)에 접하고 도펀트가 첨가되는 한 쌍의 제3 영역(137)을 포함한다. 도펀트는 제1 영역(133)에는 첨가되지 않는다는 점에 유의한다. 제1 영역(133)을 사이에 두도록 한 쌍의 제2 영역(135)이 제공된다. 제1 영역(133)과 제2 영역(135)을 사이에 두도록 한 쌍의 제3 영역(137)이 제공된다.
제2 영역(135) 및 제3 영역(137)에 첨가되는 도펀트로서, 실시형태 3의 제2 영역(125)에 첨가되는 것과 유사한 도펀트가 적절히 이용될 수 있다.
제2 영역(135) 및 제3 영역(137)의 도펀트 농도 및 도전율은, 실시형태 3의 제2 영역(125)의 도펀트 농도 및 도전율과 동일할 수 있다. 본 실시형태에서는, 제3 영역(137)의 도펀트 농도 및 도전율은, 제2 영역(135)의 도펀트 농도 및 도전율보다 높다는 점에 유의한다.
제1 영역(133)은 트랜지스터(130)에서 채널 영역으로서 기능한다. 제2 영역(135)은 전계 완화 영역으로서 기능한다. 제3 영역(137)에서 한 쌍의 전극(139)에 접하는 영역으로부터, 포함된 산소의 일부가 한 쌍의 전극(139)에 대한 재료에 따라 한 쌍의 전극(139)으로 확산되어, 산소 결손이 야기되고, 그에 따라 이러한 영역은 n형 영역이 된다. 제3 영역(137)은 도펀트를 포함하고 높은 도전율을 갖기 때문에, 제3 영역(137)과 한 쌍의 전극(139) 사이의 접촉 저항이 감소될 수 있다. 따라서, 트랜지스터(130)의 온 전류 및 전계 효과 이동도가 증가될 수 있다.
제3 영역(137)에 도펀트를 첨가하기 위하여, 한 쌍의 전극(139)은 얇게 형성되는 것이 바람직하다: 두께는 대표적으로, 10 nm이상 100 nm이하, 바람직하게는 20 nm이상 50 nm이하이다.
그 다음, 본 실시형태의 트랜지스터(130)를 제작하기 위한 방법이 도 6의 (A) 및 도 6의 (B)와 도 8의 (A) 및 도 8의 (B)를 참조하여 설명될 것이다.
실시형태 2에서와 같이, 도 6의 (A) 및 도 6의 (B)에 나타낸 단계들을 통해, 기판(101) 위에 하지 절연막(103)이 형성되고, 하지 절연막(103) 위에 산화물 반도체막(131)이 형성되며, 산화물 반도체막(131) 위에 한 쌍의 전극(139)이 형성된다(도 8의 (B) 참조). 그 다음, 산화물 반도체막(131) 및 한 쌍의 전극(139) 위에 게이트 절연막(109)이 형성되고, 게이트 절연막(109)을 사이에 개재하여 산화물 반도체막(131)의 일부와 중첩하도록 게이트 전극(129)이 형성된다.
그 다음, 마스크로서 게이트 전극(129)을 이용하여 산화물 반도체막(131)에 도펀트가 첨가된다. 도펀트는 실시형태 3에서 설명된 방법과 유사한 방법에 의해 적절히 첨가될 수 있다. 본 실시형태에서는, 제2 영역(135) 뿐만 아니라 제3 영역(137)에도 도펀트가 첨가된다는 점에 유의한다. 제3 영역(137)의 도펀트 농도는 제2 영역(135)의 도펀트 농도보다 높다. 도펀트 농도 프로파일의 피크가 제3 영역(137)에서 나타나도록 첨가 방법의 조건이 적절히 조절된다. 이 경우에, 제3 영역(137)은 한 쌍의 전극(139)과 중첩하지만, 제2 영역(135)은 한 쌍의 전극(139)과 중첩하지 않는다. 따라서, 제2 영역(135)의 도펀트 농도 프로파일에 대해 말하자면, 피크는 하지 절연막(103)에 위치한다; 따라서, 제2 영역(135)에서의 도펀트 농도는 제3 영역(137)에서의 도펀트 농도보다 낮다.
그 후, 열 처리가 실시된다. 열 처리는, 대표적으로, 150 ℃이상 450 ℃이하, 바람직하게는, 250 ℃이상 325 ℃이하의 온도에서 실시된다. 열 처리에서, 온도는 250 ℃로부터 325 ℃까지 점진적으로 증가될 수 있다.
열 처리에 의해, 제2 영역(135)과 제3 영역(137)의 도전율이 증가될 수 있다. 열 처리를 통해, 제1 영역(133), 제2 영역(135), 및 제3 영역(137)은, 다결정 구조, 비정질 구조, 또는 CAAC-OS가 된다는 점에 유의한다.
그 후, 실시형태 2에서와 같이, 절연막(113)이 형성되고, 열 처리가 실시된 다음, 배선(115)이 형성된다. 이런 방식으로, 도 8의 (A) 및 도 8의 (B)에 나타낸 트랜지스터(130)가 형성될 수 있다.
본 실시형태의 트랜지스터(130)에서, 산화물 반도체막(131)은, 채널 영역으로서 기능하는 제1 영역(133)과, 소스 및 드레인 영역으로서 기능하는 제3 영역(137) 사이에서 전계 완화 영역으로서 기능하는 제2 영역(135)을 포함한다. 따라서, 실시형태 2의 트랜지스터(100)와 비교해 트랜지스터의 열화가 억제될 수 있다. 또한, 한 쌍의 전극(139)에 접하는 제3 영역(137)은 도펀트를 포함하고, 이것은 한 쌍의 전극(139)과 제3 영역(137) 사이의 접촉 저항이 더욱 감소되는 것을 가능케한다. 따라서, 트랜지스터의 온 전류가 증가될 수 있다. 임계 전압의 변동과 전기 특성의 변화가 작고, 전기 특성이 우수한 트랜지스터가 제작될 수 있다. 또한, 시간 경과에 따른 전기 특성의 변화와 광 조사에 의한 게이트 BT 스트레스 시험에 기인한 전기 특성의 변화가 작은 신뢰성이 높은 트랜지스터가 제작될 수 있다.
본 실시형태에서 설명된 구조, 방법 등은 다른 실시형태 및 예에서 설명된 임의의 구조, 방법 등과 조합하여 적절히 이용될 수 있다는 점에 유의한다.
[실시형태 5]
본 실시형태에서는, 실시형태 1 내지 실시형태 4의 트랜지스터와는 상이한 구조를 갖는 트랜지스터가 도 9의 (A) 및 도 9의 (B)를 참조하여 설명될 것이다.
도 9의 (A)에 나타낸 트랜지스터(210)는, 기판(101) 위의 하지 절연막(103), 하지 절연막(103) 위의 산화물 반도체막(211), 하지 절연막(103) 및 산화물 반도체막(211)에 접하는 게이트 절연막(109), 및 게이트 절연막(109)을 사이에 개재하여 산화물 반도체막(211)과 중첩하는 게이트 전극(129)을 포함한다. 또한, 게이트 절연막(109) 및 게이트 전극(129)을 덮는 절연막(217)이 제공되고, 게이트 절연막(109) 및 절연막(217)에 형성된 개구를 통해 산화물 반도체막(211)에 접하는 배선(219)이 역시 제공된다.
본 실시형태의 트랜지스터(210)에서, 산화물 반도체막(211)은, 게이트 절연막(109)을 사이에 개재하여 게이트 전극(129)과 중첩하는 제1 영역(213), 및 도펀트가 첨가된 한 쌍의 제2 영역(215)을 포함한다. 도펀트는 제1 영역(213)에는 첨가되지 않는다는 점에 유의한다. 또한, 제1 영역(213)을 사이에 두도록 한 쌍의 제2 영역(215)이 제공된다.
제1 영역(213)은 트랜지스터(210)에서 채널 영역으로서 기능한다. 제2 영역(215)은 소스 영역 및 드레인 영역으로서 기능한다.
실시형태 3의 제2 영역(125)에 첨가된 것과 유사한 도펀트가 제2 영역(215)에 첨가되는 불순물로서 적절히 이용될 수 있다.
제2 영역(215)의 도펀트 농도 및 도전율은, 실시형태 3의 제2 영역(125)의 도펀트 농도 및 도전율과 동일할 수 있다.
도 9의 (B)에 나타낸 트랜지스터(220)는, 기판(101) 위의 하지 절연막(103), 하지 절연막(103) 위의 산화물 반도체막(211), 산화물 반도체막(211)에 접하여 소스 전극 및 드레인 전극으로서 기능하는 한 쌍의 전극(225), 산화물 반도체막(211)의 적어도 일부와 접하는 게이트 절연막(223), 및 게이트 절연막(223) 위에서 산화물 반도체막(211)과 중첩하는 게이트 전극(129)을 포함한다.
또한, 트랜지스터는 게이트 전극(129)의 측면에 접하는 측벽 절연막(221)을 포함한다. 게다가, 하지 절연막(103), 게이트 전극(129), 측벽 절연막(221), 및 한 쌍의 전극(225) 위에 절연막(217)이 제공된다. 또한, 절연막(217)에 형성된 개구를 통해 한 쌍의 전극(225)에 접하는 배선(219)이 제공된다.
도 9의 (B)의 트랜지스터에서, 산화물 반도체막(211)은, 게이트 절연막(223)을 사이에 개재하여 게이트 전극(129)과 중첩하는 제1 영역(213), 및 도펀트가 첨가된 한 쌍의 제2 영역(215)을 포함한다. 도펀트는 제1 영역(213)에는 첨가되지 않는다는 점에 유의한다. 제1 영역(213)을 사이에 두도록 한 쌍의 제2 영역(215)이 제공된다.
트랜지스터의 한 쌍의 전극(225)의 단부는 측벽 절연막(221) 위에 위치하고, 산화물 반도체막(211)에서 한 쌍의 전극(225)은 도펀트를 포함한 한 쌍의 제2 영역(215)의 노출부를 완전히 덮는다. 따라서, 채널 길이 방향에서, 소스 전극과 드레인 전극 사이의 거리(더 정확히는, 산화물 반도체막(211)에서 한 쌍의 전극(225) 중 하나에 접하는 부분과 전극들(225) 중 다른 하나에 접하는 부분 사이의 거리)가 측벽 절연막(221)의 길이에 의해 제어될 수 있다. 즉, 마스크를 이용한 패터닝이 어려운 미세한 장치에서, 산화물 반도체막(211)에 접하는 한 쌍의 전극(225)의 채널측의 단부가 마스크없이 형성될 수 있다. 또한, 마스크가 이용되지 않기 때문에, 공정에 기인한 복수의 트랜지스터 사이의 변화가 저감될 수 있다.
본 실시형태의 트랜지스터(210 및 220)에서, 게이트 절연막(109 및 223) 각각은 막 밀도가 높고 결함이 적은 절연막이다. 그 결과, 임계 전압의 변동과 전기 특성의 변화가 작고, 전기 특성이 우수한 트랜지스터가 제작될 수 있다. 또한, 시간 경과에 따른 전기 특성의 변화와 광 조사에 의한 게이트 BT 스트레스 시험에 기인한 전기 특성의 변화가 작은 신뢰성이 높은 트랜지스터가 제작될 수 있다.
본 실시형태에서 설명된 구조, 방법 등은 다른 실시형태 및 예에서 설명된 임의의 구조, 방법 등과 조합하여 적절히 이용될 수 있다는 점에 유의한다.
[실시형태 6]
본 실시형태에서는, 실시형태 1 내지 실시형태 5의 트랜지스터와는 상이한 구조를 갖는 트랜지스터가 도 10을 참조하여 설명될 것이다. 본 실시형태의 트랜지스터는 산화물 반도체막을 사이에 개재하여 서로 대향하는 복수의 게이트 전극을 포함한다. 본 실시형태에서는, 실시형태 2에 도시된 트랜지스터를 이용해 설명이 이루어진다; 그러나, 본 실시형태는 다른 임의의 실시형태와 적절히 조합될 수 있다는 점에 유의한다.
도 10에 나타낸 트랜지스터(230)는, 기판(101) 위의 게이트 전극(231), 및 게이트 전극(231)을 덮는 절연막(233)을 포함한다. 또한, 트랜지스터는, 절연막(233) 위의 산화물 반도체막(105), 산화물 반도체막(105)에 접하는 한 쌍의 전극(107), 절연막(233), 산화물 반도체막(105), 및 한 쌍의 전극(107)에 접하는 게이트 절연막(109), 및 게이트 절연막(109)을 사이에 개재하여 산화물 반도체막(105)과 중첩하는 게이트 전극(111)을 포함한다. 또한, 게이트 절연막(109) 및 게이트 전극(111)을 덮는 절연막(113)이 제공된다. 또한, 게이트 절연막(109) 및 절연막(113)에 형성된 개구를 통해 한 쌍의 전극(107)에 접하여 배선(115)이 제공될 수도 있다.
게이트 전극(231)은 실시형태 1의 게이트 전극(15)과 유사한 방식으로 형성될 수 있다. 게이트 전극(231)은, 형성될 절연막(233)의 피복성을 개선하기 위하여 테이퍼형 측면(tapered side surface)을 갖는 것이 바람직하다. 기판(101)과 게이트 전극(231) 사이의 각도는, 20°이상 70°이하, 바람직하게는 30°이상 60°이하이다.
절연막(233)은 실시형태 2의 하지 절연막(103)과 유사한 방식으로 형성될 수 있다. 이후의 단계에서 절연막(233) 위에 산화물 반도체막(105)이 형성되기 때문에, 절연막(233)은 평탄한 표면을 갖는 것이 바람직하다는 점에 유의한다. 따라서, 절연막(233)이 되는 절연막이 기판(101) 및 게이트 전극(231) 위에 형성되고, 그 절연막이 평탄화 처리되어, 표면 요철이 적은 절연막(233)이 형성된다.
본 실시형태의 트랜지스터(230)는 산화물 반도체막(105)을 사이에 개재하여 서로 대향하는 게이트 전극(231) 및 게이트 전극(111)을 갖는다. 게이트 전극(231) 및 게이트 전극(111)으로의 상이한 전위의 인가에 의해, 트랜지스터(230)의 임계 전압이 제어될 수 있다; 바람직하게는, 임계 전압이 양의 방향으로 이동될 수 있다.
본 실시형태의 트랜지스터(230)에서, 게이트 절연막(109)은 막 밀도가 높고 결함이 적은 절연막이다. 그 결과, 임계 전압의 변동과 전기 특성의 변화가 작고, 전기 특성이 우수한 트랜지스터가 제작될 수 있다. 또한, 시간 경과에 따른 전기 특성의 변화와 광 조사에 의한 게이트 BT 스트레스 시험에 기인한 전기 특성의 변화가 작은 신뢰성이 높은 트랜지스터가 제작될 수 있다.
본 실시형태에서 설명된 구조, 방법 등은 다른 실시형태 및 예에서 설명된 임의의 구조, 방법 등과 조합하여 적절히 이용될 수 있다는 점에 유의한다.
[실시형태 7]
본 실시형태에서는, 산화물 반도체막 내의 수소 농도가 저감되는 트랜지스터를 제작하기 위한 방법이 설명될 것이다. 이러한 트랜지스터는 실시형태 1 내지 6에서 설명된 임의의 트랜지스터이다. 여기서는, 대표적으로 실시형태 1 및 실시형태 2를 이용해 설명이 이루어진다; 그러나, 본 실시형태는 임의의 다른 실시형태와 적절히 결합될 수 있다. 본 실시형태에서 설명되는 단계들 중 적어도 하나는 실시형태 1 및 실시형태 2 중 임의의 것에서 설명된 트랜지스터를 제작하는 공정과 조합되어야 한다; 모든 단계들을 조합할 필요는 없다는 점에 유의한다.
실시형태 1의 산화물 반도체막(19) 및 실시형태 2의 산화물 반도체막(105) 각각에서, 수소 농도는 5×1018 atoms/cm3미만, 바람직하게는 1×1018 atoms/cm3이하, 더욱 바람직하게는 5×1017 atoms/cm3이하, 더욱 더 바람직하게는 1×1016 atoms/cm3이하이다.
산화물 반도체막(19 및 105) 각각에 포함된 수소는 금속 원자와 결합된 산소와 반응해 물을 생성하고, 산소가 탈리된 격자(또는 산소가 탈리된 부분)에는 결손이 형성된다. 또한, 수소와 산소의 결합은 캐리어로서 역할하는 전자의 생성을 야기한다. 산화물 반도체막의 형성 단계에서 수소를 포함한 불순물이 가능한 한 많이 감소됨으로써, 산화물 반도체막의 수소 농도가 저감될 수 있다. 수소를 가능한 한 많이 제거함으로써 고순도화된 산화물 반도체막이 채널 영역으로서 이용되면, 임계 전압의 음의 방향으로의 변동이 저감될 수 있고, 트랜지스터의 소스 전극과 드레인 전극 사이의 리크 전류(대표적으로는, 채널폭당 오프 전류)가 수 yA/㎛ 내지 수 zA/㎛까지 감소될 수 있다. 그 결과, 트랜지스터의 전기 특성이 개선될 수 있다.
산화물 반도체막(19) 내의 수소 농도를 저감하는 방법들 중 하나(제1 방법)는 다음과 같다: 산화물 반도체막(19)이 형성되기 전에, 열 처리 또는 플라즈마 처리에 의해, 기판(11), 하지 절연막(13), 게이트 전극(15), 및 게이트 절연막(17) 각각에 포함된 수소 또는 물이 탈리된다. 이 방법의 결과로서, 이후 단계에서 열 처리를 실시함으로써, 기판(11) 내지 게이트 절연막(17)에 부착되거나 함유된 수소 또는 물이 산화물 반도체막(19) 내로 확산되는 것이 방지될 수 있다. 열 처리는, 불활성 분위기, 감압 분위기 또는 건조 공기 분위기에서, 100 ℃이상 기판의 변형점 미만의 온도에서 실시된다. 또한, 플라즈마 처리를 위해, 희가스, 산소, 질소 또는 산화 질소(아산화 질소, 일산화질소, 또는 이산화질소)가 이용된다. 실시형태 2 내지 실시형태 6에서, 산화물 반도체막(105)이 형성되기 전에, 열 처리 또는 플라즈마 처리에 의해 기판(101) 및 하지 절연막(103) 각각에 포함된 수소 또는 물이 탈리된다는 점에 유의한다.
산화물 반도체막(19 및 105) 내의 수소 농도를 저감하는 또 다른 방법(제2 방법)은 다음과 같다: 산화물 반도체막이 스퍼터링 장치에 의해 형성되기 전에, 스퍼터링 장치에 더미 기판이 반입되고, 더미 기판 위에 산화물 반도체막이 형성되어, 타겟 표면 또는 방착판에 부착된 수소, 물 등이 제거된다. 그 결과, 산화물 반도체막 내로의 수소, 물 등의 혼입이 저감될 수 있다.
산화물 반도체막(19 및 105) 내의 수소 농도를 저감하는 또 다른 방법(제3 방법)은 다음과 같다: 산화물 반도체막이 예를 들어 스퍼터링법에 의해 형성되는 경우, 산화물 반도체막은, 150 ℃이상 750 ℃이하, 바람직하게는 150 ℃이상 450 ℃이하, 더욱 바람직하게는 200 ℃이상 350 ℃이하의 기판 온도에서 성막된다. 이 방법의 결과로서, 산화물 반도체막 내로의 수소, 물 등의 혼입이 저감될 수 있다.
여기서, 산화물 반도체막(19 및 105)이 낮은 수소 농도를 갖도록 형성될 수 있는 스퍼터링 장치가 이하에서 상세히 설명된다.
산화물 반도체막이 형성되는 처리 챔버의 리크 레이트가 바람직하게 1×10-10 pa·m3/sec이하가 됨으로써, 스퍼터링법에 의해 형성되는 막 내로의 수소, 물 등의 혼입이 저감될 수 있다.
스퍼터링 장치의 처리 챔버의 배기는, 바람직하게는, 드라이 펌프 등의 거친 진공 펌프와, 스퍼터 이온 펌프, 터보 분자 펌프 또는 크라이오펌프 등의 고진공 펌프를 적절히 조합하여 실시된다. 터보 분자 펌프는 큰-크기의 분자의 배기에서 우수한 능력을 갖는 반면, 수소 및 물의 배기에서 낮은 능력을 갖는다. 또한, 수소의 배기에서 높은 능력을 갖는 스퍼터 이온 펌프와 물의 배기에서 높은 능력을 갖는 크라이오펌프의 조합이 효과적이다.
처리 챔버의 내측 벽에 존재하는 흡착물은 내측 벽에 흡착되어 있기 때문에 처리 챔버의 압력에는 영향을 주지 않지만, 처리 챔버의 배기시에 가스 탈리로 이어진다. 따라서, 리크 레이트와 배기 속도는 상관관계를 갖지 않지만, 높은 배기 능력을 갖는 펌프를 이용해 처리 챔버에 존재하는 흡착물을 가능한 한 많이 탈리시켜 미리 배기시키는 것이 중요하다. 흡착물의 탈리를 촉진하기 위해 처리 챔버가 베이킹(baking)될 수 있다는 점에 유의한다. 베이킹에 의해, 흡착물의 탈리 속도가 약 10배로 증가될 수 있다. 베이킹은 100 ℃이상 450 ℃이하의 온도에서 실시되어야 한다. 이 때, 불활성 가스가 도입되는 동안 흡착물이 제거되면, 배기만으로는 탈리되기 어려운 물 등의 탈리 속도가 더욱 증가될 수 있다.
전술된 바와 같이, 산화물 반도체막을 형성하기 위한 공정에서, 처리 챔버의 압력, 처리 챔버의 리크 레이트 등의 제어를 통해 불순물의 혼입이 가능한 많이 억제됨으로써, 산화물 반도체막 내로의 수소, 물 등의 혼입이 저감될 수 있다.
산화물 반도체막(19 및 105) 내의 수소 농도를 저감하는 또 다른 방법(제4 방법)은 다음과 같다: 수소를 포함한 불순물이 제거된 고순도 가스가 원료 가스로서 이용된다. 이 방법의 결과로서, 산화물 반도체막 내로의 수소, 물 등의 혼입을 저감될 수 있다.
산화물 반도체막(19 및 105) 내의 수소 농도를 저감하는 또 다른 방법(제5 방법)은 다음과 같다: 산화물 반도체막이 형성된 후에 열 처리가 실시된다. 열 처리에 의해, 산화물 반도체막의 탈수소화 또는 탈수화가 실시될 수 있다.
열 처리의 온도는, 대표적으로, 150 ℃이상 기판의 변형점 미만, 바람직하게는 250 ℃이상 450 ℃이하, 더욱 바람직하게는 300 ℃이상 450 ℃이하이다.
열 처리는, 헬륨, 네온, 아르곤, 크세논, 또는 크립톤 등의 희가스, 또는 질소를 포함한 불활성 가스 분위기에서 실시된다. 대안으로서, 열 처리는 먼저 불활성 가스 분위기에서, 그 다음 산소 분위기에서 실시될 수 있다. 상기 불활성 가스 분위기와 상기 산소 분위기는, 수소, 물 등을 포함하지 않는 것이 바람직하다. 처리 시간은 3분 내지 24시간이다.
도 2의 (B) 및 도 6의 (A)에 나타낸 바와 같이 소자 분리된 산화물 반도체막(19 및 105)이 형성된 후에, 탈수화 또는 탈수소화를 위한 열 처리가 실시될 수 있다. 상기 단계를 통해, 탈수화 또는 탈수소화를 위한 열 처리에서, 게이트 절연막(17) 또는 하지 절연막(103)에 포함된 수소, 물 등이 효율적으로 탈리될 수 있다.
탈수화 또는 탈수소화를 위한 열 처리는 복수회 실시될 수 있고, 다른 열 처리로서도 역할할 수 있다.
산화물 반도체막 내의 수소 농도를 저감하는 제1 내지 제5 방법 중 적어도 하나는 실시형태 1 내지 실시형태 6에서 설명된 트랜지스터를 제작하기 위한 임의의 방법과 조합되어, 수소, 물 등이 가능한 한 많이 제거된 고순도 산화물 반도체막이 채널 영역에 이용되는 트랜지스터를 제작할 수 있다. 그 결과, 트랜지스터의 임계 전압의 음의 방향으로서의 이동이 저감될 수 있고, 트랜지스터의 소스 전극과 드레인 전극 사이의 리크 전류(대표적으로는, 채널폭당 오프 전류)가 수 yA/㎛ 내지 수 zA/㎛까지 감소될 수 있다. 따라서, 트랜지스터의 전기 특성이 개선될 수 있다. 본 실시형태의 설명에 따르면, 트랜지스터의 임계 전압의 음의 방향으로의 이동이 저감되고 리크 전류의 양이 작고, 전기 특성이 우수한 트랜지스터가 제작될 수 있다.
[실시형태 8]
본 실시형태에서는, 하부에 제1 반도체 재료를 이용하여 형성된 트랜지스터와 상부에 제2 반도체 재료를 이용하여 형성된 트랜지스터를 포함하되 제1 반도체 재료를 이용하여 형성된 트랜지스터가 반도체 기판을 포함하는 반도체 장치가 도 11을 참조하여 설명된다.
도 11은, 하부에 제1 반도체 재료를 이용하여 형성된 트랜지스터와 상부에 제2 반도체 재료를 이용하여 형성된 트랜지스터를 포함하는 반도체 장치의 단면 구조의 예를 나타낸다. 여기서, 제1 반도체 재료와 제2 반도체 재료는 서로 상이하다. 예를 들어, 제1 반도체 재료로서 산화물 반도체 이외의 반도체 재료가 이용될 수 있고, 제2 반도체 재료로서 산화물 반도체가 이용될 수 있다. 산화물 반도체 이외의 반도체 재료는, 예를 들어, 실리콘, 게르마늄, 실리콘 게르마늄, 탄화 실리콘, 또는 갈륨 비소 등일 수 있고, 단결정 반도체 또는 다결정 반도체인 것이 바람직하다. 단결정 반도체를 이용하여 형성된 트랜지스터는 용이하게 고속으로 동작할 수 있다. 대조적으로, 산화물 반도체를 이용하여 형성된 트랜지스터는, 대략 수 yA/㎛ 내지 수 zA/㎛인, 채널폭당 충분히 낮은 오프 전류의 특성을 이용한 회로에 이용될 수 있다. 따라서, 도 11에 나타낸 반도체 장치를 이용하여 전력 소비가 낮은 논리 회로가 형성될 수 있다. 대안으로서, 제1 반도체 재료로서 유기 반도체 재료 등이 이용될 수 있다.
트랜지스터들(704a, 704b, 및 704c) 각각으로서, n채널형 트랜지스터(NMOSFET) 또는 p채널형 트랜지스터(PMOSFET)가 이용될 수 있다. 여기서는, 트랜지스터(704a 및 704b)로서, p채널형 트랜지스터가 이용되고, 트랜지스터(704c)로서 n채널형의 트랜지스터가 이용된다. 도 11에 나타낸 예에서, 트랜지스터(704a 및 704b)는 STI(Shallow Trench Isolation)(702)에 의해 다른 소자와 전기적으로 절연된다. 한편, 트랜지스터(704c)는, STI(702)에 의해 트랜지스터(704a 및 704b)와 전기적으로 절연된다. STI(702)의 이용은, LOCOS 소자 분리법에서 야기되는 소자 분리 영역에서의 버즈 피크(bird's beak)의 생성을 저감할 수 있고, 소자 분리 영역의 크기를 저감할 수 있다. 한편, 트랜지스터가 구조적으로 미세화될 것이 요구되지 않는 반도체 장치에서, STI(702)는 반드시 형성될 필요는 없고, LOCOS 등의 소자 분리 수단이 이용될 수 있다.
도 11의 트랜지스터(704a, 704b 및 704c) 각각은, 기판(701)에 제공된 채널 영역, 채널 형성 영역을 사이에 개재하도록 제공된 불순물 영역(705)(소스 영역 및 드레인 영역이라고도 함), 채널 영역 위에 제공된 게이트 절연막(706), 채널 영역과 중첩하도록 게이트 절연막(706) 위에 제공된 게이트 전극(707 및 708)을 포함한다. 게이트 전극은, 처리 정밀도를 증가시키기 위한 제1 재료를 포함하는 게이트 전극(707)과 배선으로서 저항을 감소시키기 위한 제2 재료를 포함하는 게이트 전극(708)의 적층된 구조를 가질 수 있지만, 이것으로 제한되지 않는다; 요구되는 사양에 대해 적절히 재료, 적층수, 형상 등이 조절될 수 있다. 도면에서 소스 전극 및 드레인 전극이 예시되지 않은 트랜지스터도, 편의상, 트랜지스터라고 부른다는 점에 유의한다.
또한, 기판(701)에 제공된 불순물 영역(705)에는 컨택트 플러그(714a)가 접속된다. 여기서, 컨택트 플러그(714a)는, 트랜지스터(704a) 등의 소스 전극 및 드레인 전극으로서도 기능한다. 또한, 불순물 영역(705)과 채널 영역 사이에는, 불순물 영역(705)과는 상이한 불순물 영역이 제공된다. 불순물 영역은, 도입된 불순물의 농도에 따라, 채널 영역 부근의 전계의 분포를 제어하기 위한 LDD 영역 또는 확장 영역으로서 기능한다. 게이트 전극(707 및 708)의 측면에는 절연막(709)을 사이에 개재하여 측벽 절연막(710)이 제공된다. 절연막(709) 및 측벽 절연막(710)을 이용함으로써, LDD 영역 또는 확장 영역이 형성될 수 있다.
트랜지스터(704a, 704b, 및 704c)는 절연막(711)으로 덮인다. 절연막(711)은 보호막으로서 기능할 수 있고 불순물이 외부로부터 채널 영역으로 침투하는 것을 방지할 수 있다. 또한, 절연막(711)이 CVD법에 의해 질화 실리콘 등의 재료를 이용하여 형성되면, 채널 영역에 단결정 실리콘이 이용되는 경우, 열 처리에 의해 단결정 실리콘의 수소화가 실시될 수 있다. 절연막(711)으로서 인장 응력 또는 압축 응력을 갖는 절연막이 이용되면, 채널 영역의 반도체 재료에서 왜곡(distortion)이 야기될 수 있다. n채널형 트랜지스터의 경우에는 채널 영역의 실리콘 재료에 인장 응력을, p채널형의 트랜지스터의 경우에는 채널 영역의 실리콘 재료에 압축 응력을 가함으로써, 트랜지스터의 이동도가 개선될 수 있다.
여기서는, 도 11의 트랜지스터(750)는 실시형태 2의 트랜지스터(100)와 유사한 구조를 갖는다. 트랜지스터(750)의 하지 절연막은, 장벽막(724), 절연막(725a), 및 절연막(725b)의 3층 구조를 가지며, 하지 절연막을 사이에 개재하여 트랜지스터(750)의 산화물 반도체막과 대향하도록 게이트 전극(751)이 제공된다. 절연막(725a)은, 수소, 물, 및 산소를 차단하는 기능을 가지며 대표적으로는 산화 알루미늄막인 절연막을 이용하여 형성되는 것이 바람직하다. 절연막(725b)에 대해, 실시형태 2의 하지 절연막(103)이 적절히 이용될 수 있다.
트랜지스터(750)의 설명을 위해 실시형태 2의 트랜지스터(100)가 이용되고 있지만, 실시형태 1 내지 실시형태 7의 임의의 트랜지스터가 적절히 이용될 수 있다.
제2 반도체 재료를 이용하여 형성된 트랜지스터(750)는, 필요한 회로 구성에 따라, 트랜지스터(704a) 등의, 하층의 제1 반도체 재료를 이용하여 형성된 트랜지스터에 전기적으로 접속된다. 도 11은, 트랜지스터(750)의 소스 전극 또는 드레인 전극이 트랜지스터(704a)의 소스 전극 또는 드레인 전극에 전기적으로 접속되는 예시의 구조를 나타낸다.
제2 반도체 재료를 이용하여 형성된 트랜지스터(750)의 소스 전극 및 드레인 전극 중 하나는, 트랜지스터(750)의 게이트 절연막(726)과 절연막(727, 728, 및 729)을 관통하는 컨택트 플러그(730b)를 통해 트랜지스터(750) 위에 형성된 배선(734a)에 접속된다. 게이트 절연막(726) 및 절연막(727)에 대해, 실시형태 1 내지 7에서 설명된 임의의 구조 및 재료가 적절히 이용될 수 있다.
배선(734a)는 절연막(731)에 매립된다. 배선(734a)에 대해, 구리 또는 알루미늄 등의 저저항인 도전성 재료를 이용하는 것이 바람직하다. 저저항인 도전성 재료를 이용함으로써, 배선(734a)을 통해 전송되는 신호의 RC 지연이 저감될 수 있다. 배선(734a)에 대해 구리를 이용하는 경우에는, 구리가 채널 영역으로 확산하는 것을 방지하기 위해 장벽막(733)이 형성된다. 장벽막은, 예를 들어, 질화 탄탈의 막, 질화 탄탈과 탄탈의 적층된 막, 질화 티탄의 막, 질화 티탄과 티탄의 적층된 막을 이용하여 형성될 수 있지만, 배선 재료의 확산을 방지하는 기능, 및 배선 재료, 하지막 등과의 접착성이 확보되는 한 이들 재료의 막으로 제한되지 않는다. 장벽막(733)은 배선(734a)과는 분리된 층으로서 형성되거나, 배선 재료에 포함된 장벽막 재료가 열 처리에 의해 절연막(731)에 제공된 개구의 내벽으로 분리되어 나오는 방식으로 형성될 수도 있다.
절연막(731)에 대해, 산화 실리콘, 산화 질화 실리콘, 질화 산화 실리콘, BPSG(borophosphosilicate glass), PSG(phosphosilicate glass), 탄소가 첨가된 산화 실리콘(SiOC), 불소가 첨가된 산화 실리콘(SiOF), Si(OC2H5)4로부터 형성되는 산화 실리콘인 TEOS(tetraethylorthosilicate), HSQ(hydrogen silsesquioxane), MSQ(methyl silsesquioxane), OSG(organosilicate glass), 또는 유기 폴리머계 재료 등의 절연체를 이용할 수 있다. 특히 반도체 장치의 미세화를 진행시키는 경우에는, 배선간의 기생 용량이 현저하여 신호 지연이 증가된다. 따라서, 산화 실리콘의 비유전률(k = 4.0 내지 4.5)이 너무 높고, k가 3.0 이하인 재료를 이용하는 것이 바람직하다. 또한, 절연막에 배선이 매립된 후에 CMP 처리가 실시되기 때문에, 절연막은 높은 기계적 강도를 가질 것이 필요하다. 그 기계적 강도가 확보될 수 있는 한, 절연막은 더 낮은 유전률을 갖도록 다공성화(porous)될 수 있다. 절연막(731)은, 스퍼터링법, CVD법, 스핀 코팅법(스핀 온 글래스(SOG; spin on glass)라고도 함)을 포함한 코팅법 등에 의해 형성된다.
절연막(731) 위에는 절연막(732)이 제공될 수 있다. 절연막(732)은, 배선 재료가 절연막(731)에 매립된 후에 CMP 등에 의한 평탄화 처리가 실시될 때 에칭 스토퍼(etching stopper)로서 기능한다.
배선(734a) 위에는, 장벽막(735)이 제공되고, 장벽막(735) 위에는, 보호막(740)이 제공된다. 장벽막(735)은 구리 등의 배선 재료의 확산을 방지하기 위해 제공된다. 장벽막(735)은, 배선(734a)의 표면 위 뿐만 아니라 절연막(731 및 732) 위에도 형성될 수 있다. 장벽막(735)은, 질화 실리콘, SiC, SiBON 등의 절연 재료를 이용하여 형성될 수 있다.
배선(734a)은 컨택트 플러그(730a)를 통해 장벽막(724)보다 하층에 제공된 배선(723)에 접속된다. 컨택트 플러그(730a)는, 컨택트 플러그(730b)와 달리, 장벽막(724), 절연막(725a 및 725b), 게이트 절연막(726), 및 절연막(727, 728, 및 729)를 통해 배선(723)에 전기적으로 접속된다. 따라서, 컨택트 플러그(730a)는, 컨택트 플러그(730b)보다 높은 높이를 갖는다. 컨택트 플러그(730a)의 직경이 컨택트 플러그(730b)의 직경과 동일한 경우에는, 컨택트 플러그(730a)의 종횡비(aspect ratio)가 컨택트 플러그(730b)의 종횡비보다 크다. 컨택트 플러그(730a)의 직경은 컨택트 플러그(730b)의 직경과는 상이할 수도 있다. 컨택트 플러그(730a)는 하나의 재료를 이용하여 형성된 연속적 플러그처럼 도시되어 있다; 그러나, 장벽막(724), 절연막(725a 및 725b)을 관통하는 컨택트 플러그와, 게이트 절연막(726) 및 절연막(727, 728, 및 729)을 관통하는 컨택트 플러그는 별개로 형성될 수도 있다.
배선(723)은, 배선(734a 및 734b)의 경우와 유사한 방식으로 장벽막(722 및 724)에 의해 둘러싸이고 절연막(720)에 매립된다. 도 11에 나타낸 바와 같이, 배선(723)은 상위의 배선 부분과 하위의 비아 홀 부분을 포함한다. 하위의 비아 홀 부분은 하층의 배선(718)에 접속된다. 이 구조를 갖는 배선(723)은 소위 듀얼 다마신법 등에 의해 형성될 수 있다. 상층 및 하층의 배선들은 듀얼 다마신법 대신에 컨택트 플러그를 이용해 접속될 수 있다. 절연막(720) 위에는, CMP 등의 평탄화 처리가 실시될 때의 에칭 스토퍼로서 기능하는 절연막(721)이 제공될 수도 있다.
배선(723)에 전기적으로 접속되는 배선(718)은, 트랜지스터(750) 위의 전술된 배선층의 구조와 유사한 구조를 갖도록 형성될 수 있다. 채널 영역에 대해 실리콘 등의 제1 반도체 재료가 이용되는 트랜지스터(704a)는, 절연막(711), 절연막(712), 및 절연막(713)을 관통하는 컨택트 플러그(714a)를 통해 배선(718)에 접속된다. 채널 영역에 대해 실리콘 등의 제1 반도체 재료가 이용되는 트랜지스터(704c)의 게이트 전극은, 절연막(711), 절연막(712), 및 절연막(713)을 관통하는 컨택트 플러그(714b)를 통해 배선(718)에 접속된다. 배선(718)은, 배선(734a 및 734b)의 경우와 유사한 방식으로, 장벽막(717 및 719)에 의해 둘러싸이고 절연막(715)에 매립된다. 절연막(715) 위에는, CMP 등의 평탄화 처리가 실시될 때의 에칭 스토퍼로서 기능하는 절연막(716)이 제공될 수도 있다.
전술된 바와 같이, 복수의 컨택트 플러그 및 복수의 배선을 통해, 제1 반도체 재료를 포함하고 반도체 장치의 하부에 제공되는 트랜지스터(704a)는, 제2 반도체 재료를 포함하고 반도체 장치의 상부에 제공되는 트랜지스터(750)에 전기적으로 접속된다. 제1 반도체 재료를 포함하고 고속으로 동작할 수 있는 트랜지스터와 제2 반도체 재료를 포함하고 오프 전류가 상당히 작은 트랜지스터가 조합되는 전술된 구조에 의해, 전력 소비가 낮고 고속으로 동작할 수 있는 논리 회로를 포함하는 반도체 장치, 예를 들어, 메모리 장치 또는 중앙 처리 유닛(CPU)이 제작될 수 있다.
이러한 반도체 장치는 상기 구조로 제한되지 않고 본 발명의 사상으로부터 벗어나지 않는 한 원하는대로 변경될 수 있다. 예를 들어, 상기 설명에서, 제1 반도체 재료를 포함하는 트랜지스터와 제2 반도체 재료를 포함하는 트랜지스터 사이에 2개의 배선층이 제공되지만, 하나의 배선층 또는 3개 이상의 배선층이 제공되거나, 또는 배선없이, 컨택트 플러그만을 통해 트랜지스터들이 직접 접속될 수도 있다. 이 경우, 예를 들어, 실리콘 관통 비아(TSV; Through-Silicon Via) 기술이 이용될 수 있다. 또한, 상기 설명에서, 구리 등의 재료가 절연막에 매립되어 배선을 형성하고 있지만, 예를 들어, 장벽막, 배선 재료층, 및 장벽막의 3층 구조를 갖는 배선이 포토리소그래피 단계를 통한 패터닝에 의해 얻어질 수 있다.
특히, 제1 반도체 재료를 포함하는 트랜지스터(704a 및 704b)와 제2 반도체 재료를 포함하는 트랜지스터(750) 사이의 계층(tier)에 구리 배선이 형성되는 경우, 제2 반도체 재료를 포함한 트랜지스터(750)를 제작하기 위한 공정에서 실시되는 열 처리의 영향을 고려하는 것이 특히 필요하다. 즉, 제2 반도체 재료를 포함하는 트랜지스터(750)를 제작하기 위한 공정에서 실시되는 열 처리의 온도가 배선 재료의 특성에 적합하도록 유의할 필요가 있다. 이것은, 예를 들어, 트랜지스터(750)의 구성요소에 고온 열 처리가 실시되는 경우에, 구리 배선을 이용하는 경우 열 응력이 야기되어, 스트레스 마이그레이션(stress migration) 등의 문제를 초래하기 때문이다.
여기서, 도 11의 반도체 장치에 포함되는 논리 회로의 일 실시형태가 도 12의 (A) 및 도 12의 (B)를 참조하여 설명될 것이다. 논리 회로의 일 실시형태로서, 여기서는 NOR 회로 및 NAND 회로가 이용된다.
도 12의 (A)는 NOR 회로의 회로도이고, 도 12의 (B)는 NAND 회로의 회로도이다.
도 12의 (A)에서 나타낸 NOR 회로에서, 트랜지스터(761) 및 트랜지스터(762)는 p채널형 트랜지스터이다. 트랜지스터(763) 및 트랜지스터(764)는 n채널형 트랜지스터이다. 트랜지스터(763) 및 트랜지스터(764)로서, 상기 실시형태들에서 설명된 임의의 트랜지스터가 이용될 수 있다.
도 12의 (B)에서 나타낸 NAND 회로에서, 트랜지스터(771) 및 트랜지스터(774)는 p채널형 트랜지스터이다. 트랜지스터(772) 및 트랜지스터(773)는 n채널형 트랜지스터이다. 트랜지스터(772) 및 트랜지스터(773)로서, 상기 실시형태들에서 설명된 임의의 트랜지스터가 이용될 수 있다. 도 12의 (A)와 도 12의 (B)의 "OS"는, 트랜지스터(763), 트랜지스터(764), 트랜지스터(772), 및 트랜지스터(773)로서, 상기 실시형태에서 설명된 임의의 트랜지스터가 이용될 수 있다는 것을 도시한다는 점에 유의한다.
도 12의 (A) 및 도 12의 (B)의 NOR 회로 및 NAND 회로에서, 트랜지스터(763), 트랜지스터(764), 트랜지스터(772), 및 트랜지스터(773)로서, 도 11에서의 산화물 반도체막을 사이에 두고 복수의 게이트 전극을 포함하는 트랜지스터(750)가 이용될 수 있다. 이러한 구조에 의해, 복수의 게이트 전극에 상이한 전위들이 인가될 수 있다; 따라서, 트랜지스터의 임계 전압이 제어될 수 있고, 바람직하게는, 임계 전압이 양으로 이동될 수 있다. 대안으로서, 복수의 게이트 전극에 동일한 전위가 인가되면, 트랜지스터의 온 전류가 증가될 수 있다.
여기서, 도 12의 (A)의 NAND 회로의 단면 구조가 도 11을 참조하여 설명될 것이다. 도 12의 (A)의 트랜지스터(761) 및 트랜지스터(762)는 도 11의 트랜지스터(704a) 및 트랜지스터(704b)에 대응한다. 도 12의 (A)의 트랜지스터(763)는 도 11의 트랜지스터(750)에 대응한다. 도 12의 (A)의 트랜지스터(762) 및 트랜지스터(763)의 게이트 전극들의 접속부, 및 트랜지스터(764)는 도 11에 도시되어 있지 않다는 점에 유의한다.
본 실시형태의 트랜지스터(750, 763, 764, 772, 및 773)의 게이트 절연막에 대해 막 밀도가 높고 결함이 적은 절연막을 이용하여, 임계 전압의 변동과 전기 특성의 변화가 작고, 전기 특성이 우수한 트랜지스터가 제작될 수 있다. 또한, 시간 경과에 따른 전기 특성의 변화와 광 조사에 의한 게이트 BT 스트레스 시험에 기인한 전기 특성의 변화가 작은 신뢰성이 높은 반도체 장치가 제작될 수 있다.
본 실시형태에서 설명된 구조, 방법 등은 다른 실시형태 및 예에서 설명된 임의의 구조, 방법 등과 조합하여 적절히 이용될 수 있다는 점에 유의한다.
[실시형태 9]
상기 임의의 실시형태에서 설명된 반도체 장치의 예로서, 중앙 처리 장치, 마이크로프로세서, 마이크로컴퓨터, 메모리 장치, 이미지 센서, 전기-광학 장치, 발광 표시 장치 등이 주어질 수 있다. 반도체 장치는 다양한 전자 장치에 적용될 수 있다. 전자 장치의 예는 다음과 같다: 표시 장치, 조명 장치, 퍼스널 컴퓨터, 워드 프로세서, 화상 재생 장치, 휴대 CD 플레이어, 라디오 수신기, 테이프 레코더, 헤드폰 스테레오, 스테레오, 시계, 무선 전화 핸드셋, 트랜시버, 휴대 무선 장치, 셀룰러 전화, 스마트폰, 전자 서적, 자동차 전화, 휴대 게임기, 계산기, 휴대 정보 단말, 전자 서적 리더기, 전자 번역기, 오디오 입력 장치, 비디오 카메라 또는 디지털 카메라 등의 카메라, 전기 면도기, 고주파 가열 기기, 전기 밥솥, 전기 세탁기, 전기 진공 청소기, 온수기, 선풍기, 모발 건조기, 에어콘, 가습기, 제습기, 공기조절 설비, 식기 세척기, 식기 건조기, 의류 건조기, 이불 건조기, 전기 냉장고, 전기 냉동고, 전기 냉동 냉장고, DNA보존용 냉동고, 회중 전등, 전동 공구, 연기 감지기, 의료기기, 유도등, 신호기, 벨트 컨베이어, 엘리베이터, 에스컬레이터, 산업용 로봇, 전력 저장 시스템, 전기 자동차, 하이브리드 전기 자동차, 플러그-인 하이브리드 전기 자동차, 궤도 차량, 원동기부착 자전거, 모터사이클, 전동 휠체어, 골프용 카트, 보트, 선박, 잠수함, 헬리콥터, 항공기, 로켓, 인공 위성, 우주 탐사기, 혹성 탐사기, 우주선 등. 본 실시형태에서는, 셀룰러 전화, 스마트폰, 전자 서적 리더기 등의 휴대 장치에 대한, 상기 임의의 실시형태에서 설명된 반도체 장치의 응용 예들이 도 13의 (A) 및 도 13의 (B)와 도 14, 도 15 및 도 16을 참조하여 설명될 것이다.
셀룰러 전화, 스마트폰, 및 전자 서적 리더기 등의 휴대 장치에서, 화상 데이터를 일시적으로 저장하기 위해 SRAM 또는 DRAM이 이용된다. 그 이유는, 플래쉬 메모리의 응답 속도가 낮으므로 플래시 메모리가 화상 처리에는 적합하지 않기 때문이다. 한편, SRAM 또는 DRAM은 화상 데이터의 일시적 저장에 이용될 때 다음과 같은 특성을 갖는다.
통상의 SRAM에서, 도 13의 (A)에 나타낸 바와 같이, 하나의 메모리 셀은 6개의 트랜지스터, 즉, 트랜지스터(801 내지 806)를 포함하며, 이들 트랜지스터들은 X 디코더(807) 및 Y 디코더(808)로 구동된다. 트랜지스터(803 및 805)와 트랜지스터(804 및 806) 각각은 인버터로서 역할하고, 고속 구동이 가능하다. 그러나, 하나의 메모리 셀은 6개의 트랜지스터를 포함하기 때문에, SRAM은 셀 면적이 크다는 단점을 갖는다. 디자인 룰의 최소 치수가 F라고 가정하면, SRAM의 메모리 셀의 면적은 일반적으로 100 F2 내지 150 F2이다. 따라서, SRAM의 비트당 가격은 다양한 메모리 장치들 중에서 가장 비싸다.
반면, 도 13의 (B)에 나타낸 바와 같이, DRAM의 메모리 셀은 트랜지스터(811)와 유지 용량 소자(812)를 포함하고, X 디코더(813)와 Y 디코더(814)로 구동된다. 하나의 셀은 하나의 트랜지스터와 하나의 용량 소자를 포함하며 작은 면적을 갖는다. DRAM의 메모리 셀의 면적은 일반적으로 10 F2이하이다. DRAM의 경우, 리프레쉬 동작이 항상 필요하고 재기입 동작이 실시되지 않는 때에도 전력이 소비된다는 점에 유의한다.
그러나, 트랜지스터(811)에 대해 상기 실시형태에서 설명된, 오프 전류가 낮은 트랜지스터를 이용하면, 유지 용량 소자(812)의 전하가 장시간 유지될 수 있고, 따라서 빈번하게 리프레쉬 동작을 실시할 필요가 없다. 따라서, 전력 소비가 저감될 수 있다.
그 다음, 도 14에 휴대 장치의 블록도가 도시되어 있다. 도 14에 나타낸 휴대 장치는, RF 회로(901), 아날로그 기저대역 회로(902), 디지털 기저대역 회로(903), 배터리(904), 전원 회로(905), 애플리케이션 프로세서(906), 플래쉬 메모리(910), 디스플레이 제어기(911), 메모리 회로(912), 디스플레이(913), 터치 센서(919), 오디오 회로(917), 키보드(918) 등을 포함한다. 디스플레이(913)는, 표시부(914), 소스 드라이버(915), 및 게이트 드라이버(916)를 포함한다. 애플리케이션 프로세서(906)는, 중앙 처리 장치(CPU, 907), DSP(908), 및 인터페이스(IF, 909)를 포함한다. 일반적으로, 메모리 회로(912)는 SRAM 또는 DRAM을 포함한다; 메모리 회로(912)에 대해 상기 임의의 실시형태에서 설명된 반도체 장치를 채용함으로써, 데이터의 기입 및 판독이 고속으로 실시될 수 있고, 데이터가 장시간 유지될 수 있으며, 전력 소비가 상당히 저감될 수 있다. 또한, CPU(907)의 전력 소비는, 데이터나 명령어를 저장하기 위한 주 메모리 장치, 또는 CPU(907)에 포함되는 레지스터나 캐쉬 등의, 데이터의 고속 기입과 판독이 가능한 버퍼 메모리 장치에 대해 상기 임의의 실시형태에서 설명된 반도체 장치를 채용함으로써 상당히 저감될 수 있다.
도 15는, 디스플레이를 위한 메모리 회로(950)에서 상기 임의의 실시형태에서 설명된 반도체 장치를 이용하는 예를 나타낸다. 도 15에 나타낸 메모리 회로(950)는, 메모리(952), 메모리(953), 스위치(954), 스위치(955), 및 메모리 제어기(951)를 포함한다. 또한, 메모리 회로는, 신호선을 통해 입력되는 화상 데이터(입력 화상 데이터)와 메모리(952 및 953)에 저장된 데이터(저장된 화상 데이터)를 판독하고 제어하는 디스플레이 제어기(956)에 접속되며, 디스플레이 제어기(956)로부터의 신호 입력에 기초하여 화상을 디스플레이하는 디스플레이(957)에도 접속된다.
우선, 애플리케이션 프로세서(미도시)에 의해 화상 데이터(입력 화상 데이터 A)가 형성된다. 입력 화상 데이터 A는, 스위치(954)를 통해 메모리(952)에 유지된다. 메모리(952)에 저장된 화상 데이터(저장된 화상 데이터 A)는 스위치(955) 및 디스플레이 제어기(956)를 통해 디스플레이(957)에 전송되어, 디스플레이(957)에 표시된다.
입력 화상 데이터 A가 변경되지 않는 경우, 저장된 화상 데이터 A는 일반적으로 30Hz 내지 60Hz의 주파수로 메모리(952)로부터 스위치(955)를 통해 디스플레이 제어기(956)에 의해 판독된다.
그 다음, 예를 들어, 스크린에 표시된 데이터가 사용자에 의해 재기입되면(즉, 입력 화상 데이터 A가 변경되는 경우), 애플리케이션 프로세서에 의해 새로운 화상 데이터(입력 화상 데이터 B)가 형성된다. 입력 화상 데이터 B는, 스위치(954)를 통해 메모리(953)에 유지된다. 저장된 화상 데이터 A는 그 시간 동안에도 주기적으로 메모리(952)로부터 스위치(955)를 통해 판독된다. 메모리(953)에 새로운 화상 데이터(저장된 화상 데이터 B)의 저장을 완료한 후에, 디스플레이(957)의 다음 프레임으로부터, 저장된 화상 데이터 B가 판독되고 스위치(955) 및 디스플레이 제어기(956)를 통해 디스플레이(957)에 전송되어 디스플레이(957)에 표시되기 시작한다. 이러한 판독 동작은 또 다른 새로운 화상 데이터가 메모리(952)에 저장될 때까지 계속된다.
전술된 바와 같이 메모리(952) 및 메모리(953)로의 화상 데이터의 기입과 메모리(952) 및 메모리(953)로부터의 화상 데이터의 판독을 교대로 행함으로써, 디스플레이(957)에 화상이 표시된다. 메모리(952) 및 메모리(953)는 별개의 메모리로 제한되지 않고, 단일의 메모리가 분할되어 이용될 수도 있다는 점에 유의한다. 메모리(952) 및 메모리(953)에 대해 상기 임의의 실시형태에서 설명된 반도체 장치를 채용함으로써, 데이터가 고속으로 기입 및 판독될 수 있고 장시간 동안 유지될 수 있으며, 전력 소비가 상당히 저감될 수 있다.
그 다음, 도 16에 전자서적 리더기의 블록도가 도시되어 있다. 도 16의 전자서적 리더기는, 배터리(1001), 전원 회로(1002), 마이크로프로세서(1003), 플래쉬 메모리(1004), 오디오 회로(1005), 키보드(1006), 메모리 회로(1007), 터치 패널(1008), 디스플레이(1009), 및 디스플레이 제어기(1010)를 포함한다.
여기서는, 상기 임의의 실시형태에서 설명된 반도체 장치가 도 16의 메모리 회로(1007)에 이용될 수 있다. 메모리 회로(1007)는 서적의 내용을 일시적으로 저장하는 기능을 갖는다. 예를 들어, 사용자는 일부 경우에 하이라이트 기능을 이용한다. 사용자가 전자서적 리더기를 읽고 있을 때, 때때로 특정의 장소에 마킹을 하기를 원한다. 이러한 마킹이 하이라이트 기능을 말하는 것이며, 사용자는, 예를 들어, 표시된 문자의 색상을 변경하거나, 단어에 밑줄을 긋거나, 문자를 굵은체로 마킹하거나, 문자의 폰트 타입을 변경함으로써 다른 장소들과 구분을 둘 수 있다. 즉, 사용자에 의해 명시된 장소의 데이터를 저장 및 유지하는 기능이 있다. 이 데이터를 장시간 보존하기 위해, 데이터는 플래쉬 메모리(1004) 내에 복사될 수 있다. 이러한 경우에도, 상기 임의의 실시형태에서 설명된 반도체 장치를 채용함으로써, 데이터의 기입 및 판독이 고속으로 실시될 수 있고, 데이터가 장시간 유지될 수 있으며, 전력 소비가 상당히 저감될 수 있다.
전술된 바와 같이, 상기 임의의 실시형태의 반도체 장치는 본 실시형태에서 설명된 각각의 휴대 장치에 탑재된다. 따라서, 데이터의 기입 및 판독이 고속으로 실시되고, 데이터가 장시간 유지되며, 전력 소비가 상당히 저감되는 휴대 장치가 얻어질 수 있다.
본 실시형태에서 설명된 구조, 방법 등은 다른 실시형태에서 설명된 임의의 구조, 방법 등과 조합하여 적절히 이용될 수 있다는 점에 유의한다.
[예 1]
본 예에서는, CVD법에 의해 산화 질화 실리콘막이 형성될 때 발생되는 결함과 산화 질화 실리콘막의 막 밀도가 설명될 것이다.
먼저, 산화 질화 실리콘막이 형성될 때 발생되는 결함이 설명될 것이다. 구체적으로는, 석영 기판 위에 산화 질화 실리콘막이 형성된 샘플들 각각에 관해 실시된 ESR 측정의 결과가 설명에 이용된다.
우선, 제작된 샘플들이 설명된다. 제작된 샘플들 각각은, 석영 기판 위에 두께 200 nm의 산화 질화 실리콘막이 형성된 구조를 갖는다.
산화 질화 실리콘막이 다음과 같은 조건하에 형성되었다: 석영 기판이 플라즈마 CVD 장치의 처리 챔버 내에 제공되었고, 실란의 유량이 100 sccm이고 일산화이질소의 유량은 3000 sccm인 원료 가스가 처리 챔버에 공급되었고, 처리 챔버 내의 압력은 40 Pa로 제어되었고, 27.12 MHz의 주파수로 고주파 전력이 공급되었다. 기판 온도는 350 ℃로 설정되었다. 플라즈마 CVD 장치는 6000 cm2의 전극 면적을 갖는 평행판 플라즈마 CVD 장치를 나타낸다는 점에 유의한다. 공급되는 전력(전력 밀도)에는 3가지 조건이 있었다. 300 W(0.05 W/cm2)의 전력으로 형성된 샘플은 비교 샘플 1이고, 1000 W(0.17 W/cm2)의 전력으로 형성된 샘플은 샘플 1이며, 1500 W(0.26 W/cm2)의 전력으로 형성된 샘플은 샘플 2이다.
그 다음, 샘플 1, 샘플 2, 및 비교 샘플 1에 관해 ESR 측정이 실시되었다. ESR 측정은 다음과 같은 조건하에서 실시되었다. 측정 온도는 실온(25 ℃)이었고, 9.2GHz의 고주파 전력(마이크로파의 전력)은 20 mW였고, 자장의 방향은 샘플 1, 샘플 2 및 비교 샘플 1의 산화 질화 실리콘막의 표면에 평행하였다. 산화 질화 실리콘막에 포함된 실리콘의 댕글링 본드에 기인한 g=2.001에서의 신호의 스핀 밀도의 검출 하한은 1.0 ×1015 spins/cm2이었다.
ESR 측정의 결과가 도 17의 (A) 및 도 17의 (B)에 도시되어 있다. 도 17의 (A)는, 샘플 1, 샘플 2, 및 비교 샘플 1에서의 산화 질화 실리콘막의 1차 미분 곡선을 도시한다. 도 17의 (A)는, 샘플 1 및 샘플 2가 2.001의 g 값에서 비교 샘플 1보다 낮은 신호 강도를 갖는다는 것을 보여주고 있다.
도 17의 (B)는, 산화 질화 실리콘막의 형성을 위해 공급되는 전력과 산화 질화 실리콘막의, g 값이 2.001인 신호의 스핀 밀도 사이의 관계를 도시하는 그래프이다. 스핀 밀도가 낮을수록, 산화 질화 실리콘막에 포함된 실리콘의 댕글링 본드인 결손이 더 적어진다. 공급되는 전력이 1000 W이면, 샘플 1의, g 값이 2.001인 신호의 스핀 밀도는 1.3×1015 spins/cm3이다. 공급되는 전력이 1500 W이면, 샘플 2의, g 값이 2.001인 신호의 스핀 밀도는 검출 하한 아래이다. 비교 예 1의 g 값이 2.001인 신호의 스핀 밀도는 1.7×1016 spins/cm3이다.
도 17의 (A) 및 도 17의 (B)에 따르면, 산화 질화 실리콘막의 형성을 위해 공급되는 전력이 증가됨에 따라, 스핀 밀도는 감소되는 경향이 있다.
그 다음, 산화 질화 실리콘막의 막 밀도가 설명될 것이다. 구체적으로는, 샘플 1 및 샘플 2와, 비교 샘플 1의 XRR(X선 반사율법) 결과가 설명될 것이다.
도 18은, 샘플 1, 샘플 2, 및 비교 샘플 1의 막 밀도를 측정한 결과를 도시한다. 도 18은 산화 질화 실리콘막의 형성을 위해 공급되는 전력과 산화 질화 실리콘막의 막 밀도 사이의 관계를 도시하는 그래프이다.
공급되는 전력이 1000 W인 경우, 샘플 1의 막 밀도는 2.33 g/cm3이다. 공급되는 전력이 1500 W인 경우, 샘플 2의 막 밀도는 2.31 g/cm3이다. 공급되는 전력이 300 W인 경우, 비교 샘플 1의 막 밀도는 2.29 g/cm3이다.
도 18은, 산화 질화 실리콘막의 형성을 위해 공급되는 전력이 1000 W 이상일 때, 막 밀도가 증가되기 쉽다는 것을 도시한다.
여기서, 샘플 1의 산화 질화 실리콘막의 수소 농도 및 질소 농도가 표 1에 도시되어 있다.
[표 1]
Figure 112014096131582-pct00002
이상으로부터, 막 밀도가 높고 실리콘의 댕글링 본드인 결함이 적은 산화 실리콘막 또는 산화질화 실리콘막, 대표적으로는, 막 밀도가 2.26 g/cm3이상 2.63 g/cm3이하이며, ESR에서 g 값이 2.001인 신호의 스핀 밀도가 2×1015 spins/cm3이하인 산화 질화 실리콘막이 다음과 같은 조건하에서 형성될 수 있다: 플라즈마 CVD 장치의 진공 레벨로 배기된 처리 챔버에 놓인 기판이 300 ℃이상 400 ℃이하, 바람직하게는 320 ℃이상 380 ℃이하의 온도로 유지된다; 처리 챔버의 압력은, 처리 챔버에 원료 가스를 도입함으로써 30 Pa이상 250 Pa이하, 바람직하게는 40 Pa이상 200 Pa이하로 설정된다; 0.17 W/cm2이상 0.5 W/cm2이하, 바람직하게는 0.26 W/cm2이상 0.35 W/cm2이하의 주파수에서 고주파 전력이 공급되었다. 산화물 반도체막을 포함하는 트랜지스터에서, 이러한 산화 질화 실리콘막은 산화물 반도체막에 접하는 절연막으로서 제공됨으로써, 트랜지스터는 우수한 전기 특성을 가질 수 있다.
[예 2]
본 예에서는, 본 발명의 일 실시형태에 따른 반도체 장치의 광 조사에 의한 게이트 BT 시험의 결과가 설명될 것이다. 구체적으로는, 본 발명의 일 실시형태에 따른 트랜지스터의 임계 전압의 변동이 설명될 것이다.
먼저, 트랜지스터를 형성하는 단계들이 설명된다. 본 예에서는, 도 2의 (A) 내지 도 2의 (D)를 참조하여 단계들이 설명된다.
먼저, 기판(11)으로서 유리 기판이 준비되었고, 기판(11)에 열 처리가 실시되었다. 이 열 처리는, 질소를 포함한 분위기에서 1시간 동안 480 ℃에서 실시되었다. 그 다음, 기판(11) 위에 하지 절연막(13)이 형성되었다.
하지 절연막(13)으로서, 두께 100 nm의 질화 실리콘막과 두께 150 nm의 산화 질화 실리콘막이 적층되었다.
그 다음, 하지 절연막(13) 위에 게이트 전극(15)이 형성되었다.
스퍼터링법에 의해 두께 100 nm의 텅스텐막이 형성되었고, 포토리소그래피 단계에 의해 텅스텐막 위에 마스크가 형성되었으며, 마스크를 이용해 텅스텐막의 일부가 에칭되어, 게이트 전극(15)이 형성되었다.
그 다음, 게이트 전극(15) 위에, 두께 50 nm의 질화 실리콘막과 두께 200 nm의 산화 실리콘막이 적층된 게이트 절연막(17)이 형성되었다.
질화 실리콘막은 다음과 같은 방식으로 형성되었다: 실란과 질소가 각각 50 sccm, 5000 sccm으로 플라즈마 CVD 장치의 처리 챔버 내에 공급되었다; 처리 챔버의 압력은 60 Pa로 조절되었다; 27.12MHz의 고주파 전원을 이용해 1500 W의 전력이 공급되었다. 산화 질화 실리콘막은 다음과 같은 방식으로 형성되었다: 실란과 일산화이질소가 각각 100 sccm, 3000 sccm으로 플라즈마 CVD 장치의 처리 챔버 내에 공급되었다; 처리 챔버의 압력은 40 Pa로 조절되었다; 27.12MHz의 고주파 전원을 이용해 1500 W의 전력이 공급되었다. 질화 실리콘막 및 산화 질화 실리콘막 각각이 350 ℃의 기판 온도에서 형성되었다는 점에 유의한다. 산화 질화 실리콘막은, 실시형태 1의 트랜지스터(10)의 게이트 절연막(17)에 대한 성막 조건하에서 형성되었다는 점에 유의한다.
그 다음, 게이트 절연막(17)을 사이에 개재하여 게이트 전극(15)과 중첩하도록 산화물 반도체막(18)이 형성되었다.
산화물 반도체막(18)으로서는, CAAC-OS 막인 두께 35 nm의 IGZO막이 스퍼터링법에 의해 형성되었다. IGZO 막은, In : Ga : Zn = 1:1:1(원자비)인 스퍼터링 타겟이 이용되었고, 스퍼터링 가스로서 아르곤과 산소가 각각 50 sccm의 유량으로 스퍼터링 장치의 처리 챔버 내에 공급되었으며, 처리 챔버의 압력이 0.6 Pa로 조절되어 5 kW의 DC 전력에서 성막이 실시되는 방식으로 형성되었다. IGZO 막은 170 ℃의 기판 온도에서 형성되었다는 점에 유의한다.
여기까지의 단계들을 통해 얻어지는 구조에 대해, 도 2의 (A)를 참조할 수 있다.
그 다음, 포토리소그래피 단계에 의해 IGZO 막 위에 마스크가 형성되었고, 마스크를 이용해 IGZO 막의 일부가 에칭되었다. 그 다음, 에칭된 IGZO 막이 열 처리되어, 산화물 반도체막(19)이 형성되었다.
그 다음, 열 처리가 실시되었다. 여기서는, 제1 열 처리는 질소 분위기에서 실시되었고, 그 다음, 제2 열 처리는 산소 분위기에서 실시되었다. 제1 열 처리와 제2 열 처리 각각의 온도는 450 ℃였고, 제1 열 처리와 제2 열 처리 각각에 대한 처리 시간은 1 시간이었다.
여기까지의 단계들을 통해 얻어지는 구조에 대해, 도 2의 (B)를 참조할 수 있다.
그 다음, 산화물 반도체막(19)에 접하는 한 쌍의 전극(21)이 형성되었다.
게이트 절연막(17) 및 산화물 반도체막(19) 위에 도전막이 형성되었고, 포토리소그래피 단계에 의해 도전막 위에 마스크가 형성되었으며, 마스크를 이용해 도전막의 일부가 에칭되어, 한 쌍의 전극(21)이 형성되었다. 도전막은, 두께 100 nm의 티타늄막 위에 두께 400 nm의 알루미늄막이 형성되고 그 알루미늄막 위에 두께 100 nm의 티타늄막이 형성된 적층된 구조를 가졌다는 점에 유의한다.
여기까지의 단계들을 통해 얻어지는 구조에 대해, 도 2의 (C)를 참조할 수 있다.
그 다음, 열 처리가 실시되었다. 이 열 처리는, 질소를 포함한 분위기에서 1시간 동안 300 ℃에서 실시되었다.
그 다음, 게이트 절연막(17), 산화물 반도체막(19), 및 한 쌍의 전극(21) 위에 절연막(23)이 형성되었다.
여기까지의 단계들을 통해 얻어지는 구조에 대해, 도 2의 (D)를 참조할 수 있다.
절연막(23)이 형성된 후에, 여기까지의 단계들을 통해 얻어진 구조에 열 처리가 실시되었다. 열 처리는, 질소 분위기에서의 제1 열 처리와, 제1 열 처리에 후속하는, 산소 분위기에서의 제2 열 처리를 포함한다. 제1 열 처리와 제2 열 처리 각각의 온도는 300 ℃였고, 제1 열 처리와 제2 열 처리 각각에 대한 처리 시간은 1 시간이었다.
그 다음, 절연막(23) 위에 두께 1.5 ㎛의 아크릴층이 형성되었다. 그 다음, 아크릴층이 부분적으로 에칭되어, 한 쌍의 전극이 노출되었다. 그 후, 한 쌍의 전극에 접속된 화소 전극이 형성되었다. 여기서, 화소 전극으로서, 스퍼터링법에 의해 ITO가 두께 100 nm로 형성되었다.
상기 단계들을 통해, 본 발명의 일 실시형태인 트랜지스터가 형성되었다. 상기 단계들을 통해 형성된 트랜지스터가 샘플 X라는 점에 유의한다.
여기서, 비교예로서의 트랜지스터를 형성하는 단계들이 설명된다. 비교예가 되는 트랜지스터(이하, 샘플 Y라고 함)는, 이하에서 설명되는 단계에 의해 게이트 절연막(17)이 형성되고, 다른 단계들은 샘플 X를 형성하는 단계들과 동일한 트랜지스터이다. 샘플 X에서와 같이, 샘플 Y의 게이트 절연막(17)은 질화 실리콘막과 산화 질화 실리콘막의 적층된 구조를 갖는다. 산화 질화 실리콘막은 이하에서 설명되는 조건하에 형성되었다. 샘플 Y의 질화 실리콘막의 성막 조건은 샘플 X의 질화 실리콘막의 성막 조건과 동일하다는 점에 유의한다.
샘플 Y의 산화 질화 실리콘막은 다음과 같은 방식으로 형성되었다: 실란과 질소가 각각 100 sccm, 3000 sccm으로 플라즈마 CVD 장치의 처리 챔버 내에 공급되었다; 처리 챔버의 압력은 40 Pa로 조절되었다; 27.12MHz의 고주파 전원을 이용해 300 W의 전력이 공급되었다. 질화 실리콘막 및 산화 질화 실리콘막 각각이 350 ℃의 기판 온도에서 형성되었다는 점에 유의한다. 산화 질화 실리콘막은, 실시형태 1의 트랜지스터(10)의 게이트 절연막(17)에 대한 성막 조건과는 상이한 성막 조건하에서 형성되었다는 점에 유의한다.
그 다음, 샘플 X와 샘플 Y에 대해 광 조사에 의한 게이트 BT 시험을 실시했다. 여기서는, 광 조사에 의한 음의 게이트 BT 시험은 다음과 같은 조건하에서 실시되었다: 기판 온도는 80 ℃였다; 게이트 절연막에 인가되는 전계의 강도는 1.2 MV/cm였다; 인가 시간은 2000초였다; 3000 lx의 백색광을 방출하는 백색 LED가 이용되었다; 게이트 전극에 음 전압이 인가되었다.
광 조사에 의한 음의 게이트 BT 시험 방법과 트랜지스터의 Vg-Id 특성의 측정 방법이 설명된다. 음의 게이트 BT 시험의 대상이 되는 트랜지스터의 초기 특성을 측정하기 위해, 기판 온도가 25 ℃로 설정되고, 소스 전극과 드레인 전극 사이의 전압(이하, 드레인 전압이라고 함)이 1 V와 10 V로 설정되었고, 소스 전극과 게이트 전극 사이의 전압(이하, 게이트 전압이라고 함)이 -30 V 내지 +30 V의 범위에서 변화된 조건하에서, 소스 전극과 드레인 전극 사이의 전류(이하, 드레인 전류라고 함)의 특성 변화, 즉, Vg-Id 특성이 측정되었다.
그 다음, 기판 온도가 80 ℃까지 증가된 다음, 트랜지스터의 소스 전극 및 드레인 전극의 전위가 0 V로 설정되었다. 그 다음, 게이트 절연막에 인가되는 전계의 강도가 1.2 MV/cm가 되도록 게이트 전극에 전압이 인가되었다. 이 예에서는, 트랜지스터의 게이트 절연막의 두께는 250 nm였기 때문에, 게이트 전극에 -30 V가 인가되어 2000초 동안 유지되었다.
그 다음, 게이트 전극과 소스 및 드레인 전극에 전압이 인가된 채로 기판 온도가 25 ℃로 강하되었다. 기판 온도가 25 ℃로 강하된 후, 게이트 전극과 소스 및 드레인 전극으로의 전압의 인가가 중단되었다.
그 다음, 초기 특성의 측정과 동일한 조건하에 Vg-Id 특성이 측정되었고, 광 조사에 의한 음의 게이트 BT 시험 이후의 Vg-Id 특성이 얻어졌다.
초기 특성의 임계 전압과 광 조사에 의한 음의 게이트 BT 시험 이후의 임계 전압 사이의 차이(△Vth)가 도 19에 도시되어 있다. 수직축은 △Vth를 나타낸다. 샘플 Y의 임계 전압은 샘플 X의 경우에 비해 크게 변화된다. 상기로부터, 트랜지스터의 게이트 절연막으로서 막 밀도가 높고 실리콘의 댕글링 본드가 적은 게이트 절연막을 이용하여, 광 조사에 의한 음의 게이트 BT 시험에 기인한 임계 전압의 변동이 작다.
10: 트랜지스터, 11: 기판, 13: 하지 절연막, 15: 게이트 전극, 17: 게이트 절연막, 18: 산화물 반도체막, 19: 산화물 반도체막, 20: 산화물 반도체막, 21: 전극, 22: 산소, 23: 절연막, 30: 트랜지스터, 31: 절연막, 32: 절연막, 33: 게이트 절연막, 34: 절연막, 35: 산소, 36: 절연막, 37: 보호막, 100: 트랜지스터, 101: 기판, 103: 하지 절연막, 105: 산화물 반도체막, 107: 전극, 109: 게이트 절연막, 110: 개구, 111: 게이트 전극, 113: 절연막, 115: 배선, 120: 트랜지스터, 121: 산화물 반도체막, 123: 영역, 125: 영역, 127: 영역, 129: 게이트 전극, 130: 트랜지스터, 131: 산화물 반도체막, 133: 영역, 135: 영역, 137: 영역, 139: 전극, 191: 기판, 210: 트랜지스터, 211: 산화물 반도체막, 213: 영역, 215: 영역, 217: 절연막, 219: 배선, 220: 트랜지스터, 221: 측벽 절연막, 223: 게이트 절연막, 225: 전극, 230: 트랜지스터, 231: 게이트 전극, 233: 절연막, 0601: JISB, 701: 기판, 702: STI, 704a: 트랜지스터, 704b: 트랜지스터, 704c: 트랜지스터, 705: 불순물 영역, 706: 게이트 절연막, 707: 게이트 전극, 708: 게이트 전극, 709: 절연막, 710: 측벽 절연막, 711: 절연막, 712: 절연막, 713: 절연막, 714a: 컨택트 플러그, 714b: 컨택트 플러그, 715: 절연막, 716: 절연막, 717: 장벽막, 718: 배선, 719: 장벽막, 720: 절연막, 721: 절연막, 722: 장벽막, 723: 배선, 724: 장벽막, 725a: 절연막, 725b: 절연막, 726: 게이트 절연막, 727: 절연막, 728: 절연막, 729: 절연막, 730a: 컨택트 플러그, 730b: 컨택트 플러그, 731: 절연막, 732: 절연막, 733: 장벽막, 734a: 배선, 734b: 배선, 735: 장벽막, 740: 보호막, 750: 트랜지스터, 751: 게이트 전극, 761: 트랜지스터, 762: 트랜지스터, 763: 트랜지스터, 764: 트랜지스터, 771: 트랜지스터, 772: 트랜지스터, 773: 트랜지스터, 774: 트랜지스터, 801: 트랜지스터, 803: 트랜지스터, 804: 트랜지스터, 805: 트랜지스터, 806: 트랜지스터, 807: X 디코더, 808: Y 디코더, 811: 트랜지스터, 812: 유지 용량 소자, 813: X 디코더, 814: Y 디코더, 901: RF 회로, 902: 아날로그 기저대역 회로, 903: 디지털 기저대역 회로, 904: 배터리, 905: 전원 회로, 906: 애플리케이션 프로세서, 907: CPU, 908: DSP, 910: 플래시 메모리, 911: 디스플레이 제어기, 912: 메모리 회로, 913: 디스플레이, 914: 표시부, 915: 소스 드라이버, 916: 게이트 드라이버, 917: 오디오 회로, 918: 키보드, 919: 터치 센서, 950: 메모리 회로, 951: 메모리 제어기, 952: 메모리, 953: 메모리, 954: 스위치, 955: 스위치, 956: 디스플레이 제어기, 957: 디스플레이, 1001: 배터리, 1002: 전원 회로, 1003: 마이크로프로세서, 1004: 플래시 메모리, 1005: 오디오 회로, 1006: 키보드, 1007: 메모리 회로, 1008: 터치 패널, 1009: 디스플레이, 1010: 디스플레이 제어기
본 출원은, 참조에 의해 그 전체 내용이 본 명세서에 포함되는, 2012년 4월 13일 일본 특허청에 출원된 일본 특허 출원번호 제2012-092323호와 2013년 3월 14일 일본 특허청에 출원된 일본 특허 출원번호 제2013-051819호에 기초한다.

Claims (15)

  1. 반도체 장치로서,
    게이트 전극;
    인듐 및 갈륨을 포함하는 제1 산화물 반도체막;
    인듐 및 갈륨을 포함하는 제2 산화물 반도체막; 및
    상기 게이트 전극과 상기 제1 산화물 반도체막 사이, 및 상기 게이트 전극과 상기 제2 산화물 반도체막 사이의 게이트 절연막
    을 포함하고,
    상기 게이트 절연막의 막 밀도는 2.26 g/cm3이상 2.63 g/cm3이하이고,
    상기 게이트 절연막은, 전자 스핀 공명에서 g 값이 2.001인 신호의 스핀 밀도가 2×1015 spins/cm3이하이며,
    상기 제1 산화물 반도체막은 상기 제2 산화물 반도체막보다 상기 게이트 전극에 더 가깝고,
    상기 제1 산화물 반도체막의 인듐의 함량은 상기 제1 산화물 반도체막의 갈륨의 함량보다 높으며,
    상기 제2 산화물 반도체막의 인듐의 함량은 상기 제2 산화물 반도체막의 갈륨의 함량 이하인, 반도체 장치.
  2. 삭제
  3. 제1항에 있어서,
    상기 게이트 전극과 상기 게이트 절연막 사이에 산화 질화 반도체막을 더 포함하는, 반도체 장치.
  4. 삭제
  5. 삭제
  6. 삭제
  7. 삭제
  8. 삭제
  9. 삭제
  10. 삭제
  11. 삭제
  12. 삭제
  13. 제1항에 있어서,
    상기 게이트 절연막은 산화 실리콘 또는 산화 질화 실리콘을 포함하는, 반도체 장치.
  14. 제1항에 있어서,
    상기 제1 산화물 반도체막 및 상기 제2 산화물 반도체막에 전기적으로 접속된 한 쌍의 전극을 더 포함하는, 반도체 장치.
  15. 제1항에 있어서,
    상기 제1 산화물 반도체막의 결정성(crystallinity)은 상기 제2 산화물 반도체막의 결정성과 상이한, 반도체 장치.
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