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KR102118746B1 - 프로세서 및 그 구동 방법 - Google Patents

프로세서 및 그 구동 방법 Download PDF

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KR102118746B1
KR102118746B1 KR1020130031280A KR20130031280A KR102118746B1 KR 102118746 B1 KR102118746 B1 KR 102118746B1 KR 1020130031280 A KR1020130031280 A KR 1020130031280A KR 20130031280 A KR20130031280 A KR 20130031280A KR 102118746 B1 KR102118746 B1 KR 102118746B1
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KR
South Korea
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backup
operation unit
data
logic circuit
command
Prior art date
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KR1020130031280A
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세이이치 요네다
Original Assignee
가부시키가이샤 한도오따이 에네루기 켄큐쇼
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Publication date
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Abstract

본 발명은 오동작이 억제되고 소비 전력이 저감된 프로세서를 제공한다. 또는, 처리 속도가 향상되고 소비 전력이 저감된 프로세서를 제공한다. 또는, 상기 프로세서의 구동 방법을 제공한다.
파워 게이팅 구동 방법에서 프로세서는 데이터 백업의 일부를 연산 처리와 동시에 실시하고, 데이터의 회복의 일부를 연산 처리와 동시에 실시한다. 이와 같은 구동 방법에 의하여, 데이터의 백업 기간 및 회복 기간에 소비 전력이 급격히 증대되어 순간적인 전압 강하가 생기는 것을 방지하며, 데이터의 백업 기간 및 회복 기간의 증대를 억제한다.

Description

프로세서 및 그 구동 방법{PROCESSOR AND METHOD FOR DRIVING THE SAME}
본 발명은 물건(기계(machine), 제품(manufacture), 및 조성물(composition of matter)을 포함한 프로덕트(product)) 및 방법(단순한 방법 및 생산 방법을 포함한 프로세스(process))에 관한 것이다. 특히, 본 발명의 일 형태는 반도체 장치, 그 구동 방법, 또는 그 제조 방법에 관한 것이다. 또는, 본 발명의 일 형태는 반도체 장치로서 특히 프로세서 및 상기 프로세서의 구동 방법에 관한 것이다.
또한, 본 명세서에서 반도체 장치란 반도체 소자(트랜지스터, 다이오드 등)를 포함한 회로 및 상기 회로를 갖는 장치를 가리킨다. 또한, 반도체 특성을 사용함으로써 기능할 수 있는 장치 전반을 가리킨다. 예를 들어 집적 회로, 집적 회로를 구비한 칩, 표시 장치, 발광 장치, 조명 장치, 및 전자 기기 등은 모두 반도체 장치다. 또한, 여기서 프로세서란 연산 장치 및 제어 장치를 포함한 처리 장치를 가리키는 것이며 예를 들어 마이크로 프로세서, CPU, MPU 등도 프로세서에 포함되는 것으로 한다.
최근 반도체 소자의 미세화 기술의 향상에 따라 CPU나 MPU 등의 프로세서의 집적도는 대폭적으로 향상되고 있고, 프로세서의 처리 속도도 크게 향상되고 있다. 한편, 반도체 소자의 미세화가 진행됨에 따라 프로세서에 제공되는 반도체 소자의 개수도 막대하게 늘어 반도체 소자의 누설 전류에 기인한 소비 전력도 대폭적으로 증대되고 있다.
프로세서의 저소비 전력화를 도모하기 위한 구동 방법 중 하나로서 파워 게이팅이라고 불리는 프로세서의 구동 방법이 있다(아래에서 파워 게이팅 구동 방법이라고 부름). 파워 게이팅 구동 방법이란, 프로세서에서 연산 처리를 실시할 필요가 없는 기간에는 프로세서의 일부(예를 들어 연산부 등)로의 전원 공급을 차단하여 전력의 낭비를 방지하는 구동 방법이다.
프로세서 내의 기억 소자로서는 보통 레지스터나 SRAM 등의 휘발성 기억 소자가 사용되고, 상기 파워 게이팅 구동 방법으로 프로세서의 연산부 등으로의 전원 공급을 정지하면, 상기 연산부에 제공된 휘발성 기억 소자의 데이터도 소거된다. 한편, 비휘발성 기억 소자인 플래시 메모리를 프로세서에 부속적으로 설치하고 전원 공급을 정지할 때 휘발성 기억 소자의 데이터를 비휘발성 기억 소자에 기록함으로써 데이터를 유지할 수 있다(예를 들어 특허 문헌 1 참조).
일본 공개 특허 출원 제2009-116851호
상기 파워 게이팅 구동 방법에서는 프로세서의 일부의 전원을 오프 상태로 할 때 휘발성 기억 소자의 데이터를 비휘발성 기억 소자에 기록하는 동작(아래에서는 상기 동작을 "데이터의 백업(backup)"이라고 부름)이 필요하고, 한편, 프로세서의 일부의 전원을 온 상태로 할 때 비휘발성 기억 소자의 데이터를 휘발성 기억 소자에 다시 기록하는 동작(아래에서 상기 동작을 "데이터의 회복(recovery)"이라고 부름)이 필요하다.
데이터의 백업과 데이터의 회복은 전원 온/오프 명령을 프로세서가 받은 후에 실시된다. 따라서, 전원 온/오프 명령을 받으면 프로세서의 대부분의 휘발성 기억 소자 및 비휘발성 기억 소자에서 데이터의 기록이나 판독이 실시되므로 프로세서의 소비 전력이 급격히 증대된다. 그러므로, 프로세서에서 순간적인 전압 강하가 생겨 프로세서의 오동작을 초래할 우려가 있었다.
이러한 문제를 해결하기 위하여, 휘발성 기억 소자 및 비휘발성 기억 소자를 복수의 블록으로 나누고 블록마다 순차적으로 데이터의 백업 및 회복을 실시함으로써 프로세서의 소비 전력이 급격히 증대되어 순간적인 전압 강하가 생기는 것을 방지할 수 있다. 그러나, 전원 온/오프 명령을 받은 후에 블록마다 순차적으로 데이터의 백업 및 회복을 실시하기 때문에 데이터의 백업 및 회복에 걸리는 시간이 늘어 프로세서의 처리 속도가 저하되는 문제가 있다.
상술한 문제를 감안하여 본 발명의 일 형태에서는 오동작이 억제되고 소비 전력이 저감된 프로세서를 제공하는 것을 과제 중 하나로 한다. 또는, 처리 속도가 향상되고 소비 전력의 저감이 도모된 프로세서를 제공하는 것을 과제 중 하나로 한다.
또는, 상기 프로세서의 구동 방법을 제공하는 것을 과제 중 하나로 한다.
또한, 이들 과제에 관한 기재는 다른 과제의 존재를 방해하는 것은 아니다. 또한, 본 발명의 일 형태는 이들 과제를 모두 해결할 필요는 없는 것으로 한다. 또한, 이들 이외의 과제는 명세서, 도면, 청구항 등의 기재로부터 저절로 명확해지는 것이며, 명세서, 도면, 청구항 등의 기재로부터 이들 이외의 과제를 찾아낼 수 있다.
본 발명의 일 형태는 파워 게이팅 구동 방법에서 데이터 백업의 일부를 연산 처리와 동시에 실시하며, 데이터 회복의 일부를 연산 처리와 동시에 실시하는 프로세서다. 이러한 형태로 함으로써, 데이터의 백업 기간 및 회복 기간에 소비 전력이 급격히 증대되어 순간적인 전압 강하가 생기는 것을 방지하며, 데이터의 백업 기간 및 회복 기간의 증대를 억제한다. 구체적으로 말하면, 예를 들어 다음과 같은 구성을 채용할 수 있다.
본 발명의 다른 일 형태는 명령 해석부와, 휘발 기억 블록 및 비휘발 기억 블록이 제공된 복수의 논리 회로 블록을 갖는 연산부와, 제 1 참조 명령 나열 및 제 2 참조 명령 나열이 기억된 기억부가 제공된 백업/회복 제어부와, 전원 제어부와, 플래그(flag) 기억부를 갖고, 명령 해석부는 프로세서 외부로부터의 명령을 받아 연산부, 백업/회복 제어부, 및 전원 제어부에 명령을 주고, 백업/회복 제어부는 프로세서 외부로부터의 명령의 나열과 제 1 참조 명령 나열의 적어도 일부가 일치되면, 제 1 참조 명령 나열에 따라 복수의 논리 회로 블록 중 적어도 하나에 휘발 기억 블록으로부터 비휘발 기억 블록으로의 데이터 백업 명령을 주고, 또한, 백업/회복 제어부는 명령 해석부의 명령을 받아 제 2 참조 명령 나열에 따라 복수의 논리 회로 블록 중 적어도 하나에 비휘발 기억 블록으로부터 휘발 기억 블록으로의 데이터 회복 명령을 주고, 연산부의 일부의 논리 회로 블록은 백업/회복 제어부의 명령을 받아 휘발 기억 블록과 비휘발 기억 블록 사이에서 데이터의 백업 및 데이터의 회복을 실시하며, 동시에 연산부의 다른 부분의 논리 회로 블록은 명령 해석부의 명령을 받아 휘발 기억 블록에 기억된 데이터를 사용하여 연산 처리를 실시하고, 플래그 기억부에는 백업 완료 플래그 또는 회복 완료 플래그가 백업/회복 제어부에 의하여 기록되고, 전원 제어부는 명령 해석부 또는 백업/회복 제어부의 명령을 받아 연산부의 전원을 온 상태 또는 오프 상태로 하는 프로세서다.
본 발명의 다른 일 형태는 상기 프로세서에서 연산부를 정지시킬 때 실시하는 데이터의 백업을 연산부 정지 명령을 받기 전에 연산부의 일부의 논리 회로 블록에서 휘발 기억 블록으로부터 비휘발 기억 블록에 데이터를 백업시키며 동시에 연산부의 다른 부분의 논리 회로 블록에서 연산 처리를 실시하는 1차 백업과, 연산부 정지 명령을 받은 후에 연산부의 다른 부분의 논리 회로 블록에서 휘발 기억 블록으로부터 비휘발 기억 블록에 데이터를 백업시키는 2차 백업으로 분할하여 실시하고, 연산부를 기동시킬 때 실시하는 데이터의 회복을 연산부 기동 명령에 따라 연산부의 일부의 논리 회로 블록에서 비휘발 기억 블록으로부터 휘발 기억 블록에 데이터를 회복시키는 1차 회복과, 1차 회복이 완료된 후에 연산부의 다른 부분의 논리 회로 블록에서 비휘발 기억 블록으로부터 휘발 기억 블록에 데이터를 회복시키며 동시에 연산부의 일부의 논리 회로 블록에서 연산 처리를 실시하는 2차 회복으로 분할하여 실시하는 프로세서다.
또한, 본 발명의 다른 일 형태는 상기 프로세서에서 1차 백업에서, 백업/회복 제어부는 프로세서 외부로부터의 명령 나열과 제 1 참조 명령 나열 중 적어도 일부가 일치되면, 연산부의 일부의 논리 회로 블록에 휘발 기억 블록으로부터 비휘발 기억 블록으로의 데이터 백업 명령을 주고, 연산부의 일부의 논리 회로 블록은 백업/회복 제어부로부터의 명령을 받아 휘발 기억 블록으로부터 비휘발 기억 블록에 데이터를 백업시키며, 동시에 연산부의 다른 부분의 논리 회로 블록은 연산 처리를 실시하고, 연산부의 일부의 논리 회로 블록에서의 데이터 백업에 따라 백업/회복 제어부는 연산부의 일부의 논리 회로 블록의 백업 완료 플래그를 플래그 기억부에 기록하고, 2차 백업에서 명령 해석부는 프로세서 외부로부터 연산부 정지 명령을 받아 백업/회복 제어부에 연산부의 데이터 백업 명령을 주고, 백업/회복 제어부는 백업 완료 플래그에 따라 연산부의 다른 부분의 논리 회로 블록에 휘발 기억 블록으로부터 비휘발 기억 블록으로의 데이터 백업 명령을 주고, 연산부의 다른 부분의 논리 회로 블록은 휘발 기억 블록으로부터 비휘발 기억 블록에 데이터를 백업시키고, 연산부의 다른 부분의 논리 회로 블록에서 데이터의 백업이 완료된 후에, 백업/회복 제어부는 전원 제어부에 적어도 연산부의 전원 오프 명령을 주고, 전원 제어부는 적어도 연산부의 전원을 오프 상태로 하는 것을 특징으로 하는 프로세서다.
또한, 상기 프로세서에서는 1차 백업에서 데이터의 백업이 실시된 연산부의 일부의 논리 회로 블록에 새로운 데이터를 기록하는 경우에는, 플래그 기억부에 기록된 상기 논리 회로 블록의 백업 완료 플래그를 소거하는 것이 바람직하다.
또한, 상기 프로세서에서는 1차 백업에서 연산부의 일부의 논리 회로 블록을 복수로 분할함으로써 1차 백업을 복수 횟수로 분할하여 실시할 수도 있다.
또한, 본 발명의 다른 일 형태는 상기 프로세서에서 1차 회복에서, 명령 해석부는 프로세서 외부로부터 연산부 기동 명령을 받아 전원 제어부에 연산부의 전원 온 명령을 주고, 백업/회복 제어부에 연산부의 데이터 회복 명령을 주고, 전원 제어부는 명령 해석부의 명령을 받아 적어도 연산부의 전원을 온 상태로 하고, 백업/회복 제어부는 명령 해석부의 명령을 받아 제 2 참조 명령 나열에 따라 연산부의 일부의 논리 회로 블록에 비휘발 기억 블록으로부터 휘발 기억 블록으로의 데이터 회복 명령을 주고, 연산부의 일부의 논리 회로 블록은 비휘발 기억 블록으로부터 휘발 기억 블록에 데이터를 회복시키고, 연산부의 일부의 논리 회로 블록의 데이터의 회복에 따라 백업/회복 제어부는 연산부의 일부의 논리 회로 블록의 회복 완료 플래그를 플래그 기억부에 기록하고, 연산부의 일부의 논리 회로 블록에서 데이터 회복이 완료된 후에 연산부의 일부의 논리 회로 블록의 데이터 회복 완료 신호를 명령 해석부로 송신하고, 2차 회복에서, 명령 해석부는 데이터 회복 완료 신호를 받아 연산부의 일부의 논리 회로 블록에 연산 처리 명령을 주고, 백업/회복 제어부는 연산부의 다른 부분의 논리 회로 블록에 비휘발 기억 블록으로부터 휘발 기억 블록으로의 데이터 회복 명령을 주고, 연산부의 다른 부분의 논리 회로 블록은 비휘발 기억 블록으로부터 휘발 기억 블록에 데이터를 회복시키며, 동시에 명령 해석부의 명령을 받아 연산부의 일부의 논리 회로 블록은 연산 처리를 실시하고, 연산부의 다른 부분의 논리 회로 블록의 데이터의 회복에 따라 백업/회복 제어부는 연산부의 다른 부분의 논리 회로 블록의 회복 완료 플래그를 플래그 기억부에 기록하는 것을 특징으로 하는 프로세서다.
또한, 상기 프로세서에서는 2차 회복에서 데이터의 회복이 아직 실시되지 않은, 연산부의 다른 부분의 논리 회로 블록에서의 연산 처리 명령을 받은 경우에는, 상기 연산 처리 명령을 대기(standby)시킬 수 있다. 또한, 상기 논리 회로 블록의 비휘발 기억 블록으로부터 휘발 기억 블록에 우선적으로 데이터를 회복시키는 것이 바람직하다.
또한, 상기 프로세서에서 1차 회복에서 연산부의 일부의 논리 회로 블록을 복수로 분할하고, 1차 회복을 복수 횟수로 분할하여 실시할 수도 있다.
상기에서 휘발 기억 블록은 레지스터를 포함하여 구성되는 것이 바람직하다. 또한, 비휘발 기억 블록은 산화물 반도체를 갖는 트랜지스터를 포함하여 구성되는 것이 바람직하다.
또한, 본 발명의 다른 일 형태는 프로세서의 연산부를 정지시킬 때 실시하는 데이터의 백업에서, 연산부 정지 명령을 받기 전에 상기 정지 명령을 예측하여 상기 정지 명령을 받을 때까지 사용되지 않는 연산부의 일부에서 휘발 기억 소자로부터 비휘발 기억 소자에 데이터를 백업시키며, 동시에 연산부의 다른 부분에서 연산 처리를 실시하고, 연산부 정지 명령을 받으면, 연산부의 다른 부분에서 휘발 기억 소자로부터 비휘발 기억 소자에 데이터를 백업시키고, 연산부에서 데이터의 백업이 완료되면, 적어도 연산부의 전원을 오프 상태로 하고, 연산부를 기동시킬 때 실시되는 데이터의 회복에서, 연산부 기동 명령을 받으면, 적어도 연산부의 전원을 온 상태로 하고, 연산부의 전원이 온 상태가 되면, 상기 기동 명령을 받은 후에 사용되는 연산부의 일부에서 비휘발 기억 소자로부터 휘발 기억 소자에 데이터를 회복시키고, 연산부의 일부에서 데이터를 회복시키면, 연산부의 일부에서 연산 처리를 실시하며, 동시에 연산부의 다른 부분에서 비휘발 기억 소자로부터 휘발 기억 소자에 데이터를 회복시키는 프로세서의 구동 방법이다.
또한, 본 명세서 등에서 "고전위"라는 용어는 게이트 전극에 공급됨으로써 프로세서에 제공된 n채널형 트랜지스터가 온 상태가 되고 p채널형 트랜지스터가 오프 상태가 되는 데 충분한 정도 이상의 전위를 가리킨다. 또한, 본 명세서 등에서 "저전위"라는 용어는 게이트 전극에 공급됨으로써 프로세서에 제공된 n채널형 트랜지스터가 오프 상태가 되고 p채널형 트랜지스터가 온 상태가 되는 데 충분한 정도 이상의 전위를 가리킨다.
또한, 본 명세서 등에서 "위"나 "아래"라는 용어는 구성 요소의 위치 관계가 "바로 위" 또는 "바로 아래"인 것을 한정하는 것은 아니다. 예를 들어 "게이트 절연층 위의 게이트 전극"이라는 표현은 게이트 절연층과 게이트 전극 사이에 다른 구성 요소를 포함하는 것을 제외하지 않는다.
또한, 본 명세서 등에서 "전극"이나 "배선"이라는 용어는 이들 구성 요소를 기능적으로 한정하는 것은 아니다. 예를 들어 "전극"은 "배선"의 일부분으로서 사용될 수 있고, 또한, 그 반대도 마찬가지다. 또한, "전극"이나 "배선"이라는 용어는 복수의 "전극"이나 "배선"이 일체가 되어 형성된 경우 등도 포함한다.
또한, "소스 전극", "드레인 전극", 및 "게이트 전극"은 단순히 "소스", "드레인", 및 "게이트"라고 불러도 좋다. 또한, "소스"나 "드레인"의 기능은 상이한 극성을 갖는 트랜지스터를 채용하는 경우나, 회로 동작에서 전류의 방향이 변화하는 경우 등에는 바뀔 수 있다. 따라서, 본 명세서 등에서는 "소스"나 "드레인"이라는 용어는 바꿔 사용할 수 있는 것으로 한다.
또한, 본 명세서 등에서 "전기적으로 접속된다"는 표현에는 "어떤 전기적 작용을 갖는 것"을 통하여 접속되는 경우가 포함된다. 여기서, "어떤 전기적 작용을 갖는 것"은 접속 대상 사이에서 전기 신호를 주고받고 할 수 있는 것이면 특별히 제한을 받지 않는다.
예를 들어 "어떤 전기적 작용을 갖는 것"에는 전극이나 배선을 비롯하여 트랜지스터 등의 스위칭 소자, 저항 소자, 인덕터, 커패시터, 이 외 각종 기능을 갖는 소자 등이 포함된다.
본 발명의 일 형태는 오동작이 억제되고 소비 전력이 저감된 프로세서를 제공할 수 있다. 또한, 처리 속도가 향상되고 소비 전력의 저감이 도모된 프로세서를 제공할 수 있다.
또한, 상기 프로세서의 구동 방법을 제공할 수 있다.
도 1은 본 발명의 일 형태에 따른 프로세서의 블록도.
도 2a 내지 도 2c는 본 발명의 일 형태에 따른 프로세서의 회로도.
도 3은 본 발명의 일 형태에 따른 프로세서의 회로도.
도 4a 내지 도 4c는 파워 게이팅 동작에 걸리는 시간과 프로세서의 소비 전력의 관계를 도시한 타이밍도.
도 5는 본 발명의 일 형태에 따른 프로세서의 블록도.
도 6은 본 발명의 일 형태에 따른 프로세서의 블록도.
도 7은 본 발명의 일 형태에 따른 프로세서의 블록도.
도 8은 본 발명의 일 형태에 따른 프로세서의 블록도.
도 9는 본 발명의 일 형태에 따른 프로세서의 흐름도.
도 10은 본 발명의 일 형태에 따른 프로세서의 흐름도.
도 11은 본 발명의 일 형태에 따른 프로세서의 흐름도.
도 12는 본 발명의 일 형태에 따른 프로세서의 흐름도.
도 13a 내지 도 13d는 본 발명의 일 형태에 따른 프로세서의 일부의 제작 공정을 도시한 단면도.
도 14a 내지 도 14c는 본 발명의 일 형태에 따른 프로세서의 일부의 제작 공정을 도시한 단면도.
도 15a 내지 도 15c는 본 발명의 일 형태에 따른 프로세서의 일부의 제작 공정을 도시한 단면도.
도 16a 및 도 16b는 본 발명의 일 형태에 따른 프로세서의 일부의 제작 공정을 도시한 단면도.
도 17a 및 도 17b는 본 발명의 일 형태에 따른 프로세서의 일부를 설명하기 위한 평면도.
도 18a 내지 도 18c는 본 발명의 일 형태에 따른 CPU의 블록도.
도 19a 및 도 19b는 전자 기기를 도시한 도면.
도 20은 산화물 반도체를 사용한 트랜지스터의 특성을 도시한 도면.
도 21은 산화물 반도체를 사용한 트랜지스터의 특성 평가용 회로의 회로도.
도 22는 산화물 반도체를 사용한 트랜지스터의 특성 평가용 회로의 타이밍도.
도 23은 산화물 반도체를 사용한 트랜지스터의 특성을 도시한 도면.
도 24는 산화물 반도체를 사용한 트랜지스터의 특성을 도시한 도면.
도 25는 산화물 반도체를 사용한 트랜지스터의 특성을 도시한 도면.
본 발명의 실시형태에 일례에 대하여 도면을 사용하여 아래에 설명한다. 다만, 본 발명은 아래의 설명에 한정되지 않고, 본 발명의 취지 및 그 범위에서 벗어남이 없이 그 형태 및 상세한 사항을 다양하게 변경할 수 있다는 것은 당업자라면 용이하게 이해할 수 있다. 따라서, 본 발명은 아래의 실시형태의 기재 내용에 한정하여 해석되는 것은 아니다.
또한, 도면 등에 제시된 각 구성의 위치, 크기, 범위 등은 이해하기 쉽게 하기 위하여 실제 위치, 크기, 범위 등을 도시하지 않은 경우가 있다. 따라서, 본 발명은 반드시 도면 등에 제시된 위치, 크기, 범위 등에 한정되지 않는다.
또한, 본 명세서 등에 기재된 "제 1", "제 2", "제 3" 등의 서수사는 구성 요소의 혼동을 피하기 위하여 붙이는 것이고, 수적으로 한정하는 것은 아닌 것을 부기한다.
(실시형태 1)
본 실시형태에서는 본 발명의 일 형태에 따른 프로세서의 구성 및 동작에 대하여 도 1 내지 도 12를 사용하여 설명한다.
본 실시형태에 기재된 프로세서는 파워 게이팅 기능을 갖고, 다음과 같은 방법을 사용하여 연산부의 정지와 기동을 실시한다.
프로세서의 연산부를 정지시킬 때 실시하는 데이터의 백업에서, 연산부 정지 명령을 받기 전에 상기 정지 명령을 예측하여 상기 정지 명령을 받을 때까지 사용되지 않는 연산부의 일부에서 휘발 기억 소자로부터 비휘발 기억 소자에 데이터를 백업시키며, 동시에 연산부의 다른 부분에서 연산 처리를 실시한다. 연산부 정지 명령을 받으면 연산부의 다른 부분에서 휘발 기억 소자로부터 비휘발 기억 소자에 데이터를 백업시키고, 연산부에서 데이터의 백업이 완료되면, 적어도 연산부의 전원을 오프 상태로 한다.
또한, 프로세서의 연산부를 기동시킬 때 실시하는 데이터의 회복에서, 연산부 기동 명령을 받으면, 적어도 연산부의 전원을 온 상태로 하고, 연산부의 전원이 온 상태가 되면, 상기 기동 명령을 받은 후에 사용되는 연산부의 일부에서 비휘발 기억 소자로부터 휘발 기억 소자에 데이터를 회복시킨다. 연산부의 일부에서 데이터를 회복시키면, 연산부의 일부에서 연산 처리를 실시하며, 동시에 연산부의 다른 부분에서 비휘발 기억 소자로부터 휘발 기억 소자에 데이터를 회복시킨다.
이와 같은 파워 게이팅 구동 방법을 사용할 수 있는 프로세서의 구성에 대하여 아래에 설명한다.
본 발명의 일 형태에 따른 프로세서의 구성을 도 1의 블록도에 도시하였다. 도 1에 도시된 프로세서(100)는 명령 해석부(101)와, n개(n은 2 이상의 정수)의 논리 회로 블록(103_1) 내지 논리 회로 블록(103_n)을 포함한 연산부(102)와, 백업/회복 제어부(106)와, 플래그 기억부(107)와, 전원 제어부(108)를 갖는다. 또한, 복수의 논리 회로 블록(103_1) 내지 논리 회로 블록(103_n)에는 각각 휘발 기억 블록(104_1) 내지 휘발 기억 블록(104_n)과, 비휘발 기억 블록(105_1) 내지 비휘발 기억 블록(105_n)이 제공되어 있다. 또한, 논리 회로 블록(103_1) 내지 논리 회로 블록(103_n), 휘발 기억 블록(104_1) 내지 휘발 기억 블록(104_n), 및 비휘발 기억 블록(105_1) 내지 비휘발 기억 블록(105_n)은 각 블록의 번호 끝에 "_1", "_n"같이 번호가 붙여져 있지만, 아래에서 각 블록에 번호를 붙일 필요가 없는 경우에는, 논리 회로 블록(103), 휘발 기억 블록(104), 및 비휘발 기억 블록(105)이라고 표기한 경우도 있다.
명령 해석부(101)는 연산부(102)의 각 논리 회로 블록(논리 회로 블록(103_1) 내지 논리 회로 블록(103_n)), 백업/회복 제어부(106), 및 전원 제어부(108)와 전기적으로 접속되어 있다. 명령 해석부(101)는 프로세서(100) 외부(예를 들어 캐시 메모리나 메인 메모리 등의 기억 장치)로부터의 명령을 받아 연산부(102)의 복수의 논리 회로 블록(논리 회로 블록(103_1) 내지 논리 회로 블록(103_n)), 백업/회복 제어부(106), 또는 전원 제어부(108)에 명령에 대응하는 제어 신호를 발신한다. 또한, 본 명세서 등에서 "명령"이라는 용어는 명령에 대응하는 제어 신호의 뜻까지 포함하고, "명령을 준다"라는 용어는 명령에 대응하는 제어 신호를 발신한다는 뜻까지 포함한다.
명령 해석부(101)는 예를 들어 연산부(102)의 복수의 논리 회로 블록(논리 회로 블록(103_1) 내지 논리 회로 블록(103_n))에는 연산 처리 명령을 주고, 백업/회복 제어부(106)에는 연산부(102)의 각 논리 회로 블록(103)의 휘발 기억 블록(104)과 비휘발 기억 블록(105) 사이에서의 데이터 백업 또는 데이터 회복 명령을 주고, 전원 제어부(108)에는 연산부(102)의 복수의 논리 회로 블록(논리 회로 블록(103_1) 내지 논리 회로 블록(103_n))의 전원 온 명령을 준다.
이러한 명령 해석부(101)는 예를 들어 프로세서(100) 외부로부터 받은 명령을 일시적으로 기억하는 페치(fetch) 회로, 상기 페치 회로에 기억된 명령을 디코딩하여 제어 신호를 생성하는 디코더 등을 포함한 구성으로 할 수 있다.
연산부(102)는 명령 해석부(101), 백업/회복 제어부(106), 및 전원 제어부(108)와 전기적으로 접속되어 있다. 연산부(102)에서는 명령 해석부(101)로부터 명령을 받아 복수의 논리 회로 블록(논리 회로 블록(103_1) 내지 논리 회로 블록(103_n))에서 연산 처리를 실시한다. 논리 회로 블록(103)은 복수의 논리 회로를 포함하고, 상기 복수의 논리 회로로 이루어진 연산 회로(ALU: Arithmetic logic unit) 등을 갖는다.
또한, 논리 회로 블록(103)에 제공된 휘발 기억 블록(104)은 적어도 휘발 기억 소자를 갖고, 예를 들어 레지스터를 포함하여 구성된다. 휘발 기억 블록(104)은 논리 회로 블록(103)의 연산 처리에서 데이터의 기록 및 판독을 실시하기 때문에 적어도 비휘발 기억 블록(105)보다 액세스 속도가 빠른 것으로 한다.
또한, 휘발 기억 블록(104)을 구성하는 트랜지스터에 사용하는 반도체 재료는 특별히 한정되지 않지만, 후술하는 비휘발 기억 블록(105)에 사용하는 오프 전류가 저감된 트랜지스터에 사용하는 반도체 재료와 다른 밴드 갭을 갖는 재료로 하는 것이 바람직하다. 이러한 반도체 재료로서는 예를 들어 실리콘, 게르마늄, 실리콘 게르마늄, 또는 갈륨 비소 등을 사용할 수 있고, 단결정 반도체를 사용하는 것이 바람직하다. 정보의 판독 속도를 향상시키는 관점에서는 예를 들어 단결정 실리콘을 사용한 트랜지스터 등 스위칭 속도가 빠른 트랜지스터를 적용하는 것이 바람직하다.
또한, 논리 회로 블록(103)에 제공된 비휘발 기억 블록(105)은 적어도 상기 휘발 기억 소자보다 데이터의 유지 시간이 긴 비휘발 기억 소자를 갖는다. 비휘발 기억 블록(105)은 휘발 기억 블록(104)의 데이터에 대응하는 전하가 유지되는 노드와 전기적으로 접속되어 있고, 파워 게이팅 구동 방법에서의 연산부(102)를 오프 상태로 하였을 때 휘발 기억 블록(104)의 데이터를 백업시키기 위하여 사용한다. 따라서, 비휘발 기억 블록(105)은 적어도 휘발 기억 블록(104)보다 데이터 유지 시간이 긴 것으로 한다.
여기서, 비휘발 기억 블록(105)의 구성예에 대하여 도 2a 내지 도 2c에 도시된 회로도를 사용하여 설명한다.
도 2a에 도시된 비휘발 기억 블록(105)은 트랜지스터(110)와 용량 소자(111)를 갖고, 트랜지스터(110)를 통하여 휘발 기억 블록(104)과 전기적으로 접속되어 있다. 또한, 본 실시형태에서 트랜지스터(110)는 n채널형 트랜지스터인 것으로 가정하여 설명하지만, p채널형 트랜지스터를 적절히 사용하여도 좋고, 이 경우에는, 게이트 전극에 인가하는 전위를 적절히 바꿔 사용하면 좋다.
구체적으로 말하면, 트랜지스터(110)의 소스 전극(또는 드레인 전극)과, 휘발 기억 블록(104)의 데이터에 대응하는 전하가 유지되는 노드가 전기적으로 접속되어 있다. 또한, 트랜지스터(110)의 드레인 전극(또는 소스 전극)과, 용량 소자(111)의 전극 중 하나가 전기적으로 접속되어 있다(아래에서 상기 노드를 노드 M1이라고 부르는 경우가 있음). 또한, 트랜지스터(110)의 게이트 전극에는 제어 신호 S1이 공급되고, 트랜지스터(110)는 제어 신호 S1의 전위에 따라 온 상태 또는 오프 상태가 된다. 또한, 용량 소자(111)의 전극 중 다른 하나에는 소정 전위가 공급된다. 여기서, 소정 전위란 예를 들어 접지 전위(GND) 등이다. 이와 같이, 용량 소자(111)를 제공함으로써 노드 M1에 많은 전하를 유지할 수 있어 데이터의 유지 특성을 향상시킬 수 있다.
트랜지스터(110)로서는 오프 전류가 매우 낮은 트랜지스터를 사용하는 것이 바람직하다. 오프 전류가 매우 낮은 트랜지스터는 단결정 실리콘 반도체보다 밴드 갭이 넓고, 진성 캐리어 밀도가 단결정 실리콘보다 낮은 와이드 밴드 갭 반도체를 채널 형성 영역에 포함하는 것이 바람직하다. 예를 들어 상기 와이드 밴드 갭 반도체의 밴드 갭은 1.1eV보다 크고, 바람직하게는 2.5eV 이상 4eV 이하, 더 바람직하게는 3eV 이상 3.8eV 이하로 하면 좋다. 이러한 와이드 밴드 갭 반도체의 일례로서 탄소화 실리콘(SiC), 질화 갈륨(GaN) 등의 화합물 반도체, In-Ga-Zn-O 산화물 반도체 등의 금속 산화물로 이루어진 산화물 반도체 등을 적용할 수 있다. 또한, 비정질 실리콘이나 미결정 실리콘 등을 사용한 트랜지스터는 단결정 실리콘을 사용한 트랜지스터보다 오프 전류가 낮으므로 비정질 실리콘이나 미결정 실리콘 등을 트랜지스터(110)에 사용하는 구성으로 하여도 좋다.
여기서, 다결정 실리콘의 밴드 갭은 1.1eV 정도이고, 도너나 억셉터에 기인한 캐리어가 전혀 존재하지 않는 상태(진성 반도체)라도 열 여기 캐리어의 농도는 1×1011cm-3 정도다. 한편, 상기 와이드 밴드 갭 반도체인 In-Ga-Zn-O 산화물 반도체의 밴드 갭은 3.2eV 정도이고, 열 여기 캐리어 농도는 1×10-7cm-3 정도다. 트랜지스터의 오프 저항(트랜지스터가 오프 상태일 때의 소스와 드레인 사이의 저항을 가리킴)은 채널 형성 영역에서의 열 여기 캐리어의 농도에 반비례하기 때문에 오프 상태의 In-Ga-Zn-O 산화물 반도체의 저항률은 실리콘보다 18자릿수나 크다.
이러한 와이드 밴드 갭 반도체를 트랜지스터(110)에 사용함으로써, 예를 들어 실온(25℃)에서의 오프 전류(여기서는, 단위 채널 폭(1μm)당의 값)는 100zA(1zA(젭토 암페어)는 1×10-21A) 이하가 바람직하고, 더 바람직하게는 10zA 이하다.
예를 들어 실온(25℃)에서의 트랜지스터(110)의 오프 전류(여기서는, 단위 채널 폭(1μm)당의 값)가 10zA(1zA는 1×10-21A) 이하인 경우에는, 데이터를 104초 이상 유지할 수도 있다. 또한, 상기 유지 시간이 트랜지스터(110)의 특성이나 트랜지스터(110)의 전극에 접속된 용량 소자(111)의 용량값, 온도 등에 따라 변동되는 것은 두말할 나위 없다.
본 실시형태에서 트랜지스터(110)에 사용하는 오프 전류가 매우 낮은 트랜지스터로서 산화물 반도체를 포함한 트랜지스터를 사용한다.
휘발 기억 블록(104)으로부터 데이터를 백업할 때는 제어 신호 S1로서 고전위를 공급하여 트랜지스터(110)를 온 상태로 함으로써, 휘발 기억 블록(104)의 데이터에 대응하는 전하가 유지되는 노드의 전위가 노드 M1에 공급된다. 이 후, 제어 신호 S1의 전위로서 저전위를 공급하여 트랜지스터(110)를 오프 상태로 함으로써, 노드 M1에 공급된 전하가 유지된다. 여기서, 트랜지스터(110)의 오프 전류는 매우 낮으므로, 노드 M1의 전하는 오랜 시간에 걸쳐 유지된다.
또한, 휘발 기억 블록(104)에 데이터를 회복할 때는 제어 신호 S1로서 고전위를 공급하여 트랜지스터(110)를 온 상태로 함으로써, 노드 M1의 전위가 휘발 기억 블록(104)의 데이터에 대응하는 전하가 유지되는 노드에 공급된다.
이와 같이, 와이드 밴드 갭 반도체 등을 트랜지스터(110)에 사용함으로써 트랜지스터(110)의 오프 전류를 매우 낮게 할 수 있다. 따라서, 트랜지스터(110)를 오프 상태로 함으로써 노드 M1의 전위를 매우 오랜 시간에 걸쳐 유지할 수 있다. 이러한 구성으로 함으로써 비휘발 기억 블록(105)을 전원 공급이 없는 상태에서 데이터를 유지할 수 있는 비휘발형 기억 소자로서 사용할 수 있다.
또한, 비휘발 기억 블록(105)은 도 2b에 도시된 바와 같이 도 2a에 도시된 구성에 추가적으로 트랜지스터(112)를 제공한 구성으로 하여도 좋다. 트랜지스터(112)는 게이트 전극과 노드 M1이 전기적으로 접속되어 있고, 드레인 전극(또는 소스 전극)과 휘발 기억 블록(104)의 데이터에 대응하는 전하가 유지되는 노드가 전기적으로 접속되어 있고, 소스 전극(또는 드레인 전극)에 소정의 전위가 공급된다.
도 2b에 도시된 비휘발 기억 블록(105)에서는 상기 데이터 백업에 의하여 노드 M1에 유지된 전위에 따라 트랜지스터(112)의 상태가 달라진다. 즉 상기 데이터 백업에 의하여 고전위가 공급된 경우에는 트랜지스터(112)가 온 상태가 되고, 저전위가 공급된 경우에는 트랜지스터(112)가 오프 상태가 된다.
데이터의 회복에서는 트랜지스터(112)의 드레인 전극의 전위가 휘발 기억 블록(104)의 데이터에 대응하는 전하가 유지되는 노드에 공급된다. 즉 상기 데이터 백업에 의하여 노드 M1에 고전위가 공급된 경우에는 트랜지스터(112)가 온 상태가 되어 트랜지스터(112)의 소스 전극의 전위가 휘발 기억 블록(104)에 공급된다. 또한, 상기 데이터 백업에서, 노드 M1에 저전위가 공급된 경우에는, 트랜지스터(112)가 오프 상태가 되어 트랜지스터(112)의 소스 전극의 전위는 휘발 기억 블록(104)에 공급되지 않는다.
또한, 트랜지스터(112)는 정보의 판독 속도를 향상시키는 관점에서 상술한 휘발 기억 블록(104)에 사용한 트랜지스터와 같은 트랜지스터를 사용하는 것이 바람직하다.
또한, 트랜지스터(112)의 소스 전극과 용량 소자(111)의 전극 중 다른 하나는 전위가 같아도 좋고 달라도 좋다. 트랜지스터(112)의 소스 전극과 용량 소자(111)의 전극 중 다른 하나가 전기적으로 접속된 구성으로 하여도 좋다. 또한, 용량 소자(111)는 반드시 제공할 필요는 없고, 예를 들어 트랜지스터(112)의 기생 용량이 큰 경우에는, 상기 기생 용량으로 용량 소자(111)를 대신할 수 있다.
여기서, 트랜지스터(110)의 드레인 전극 및 트랜지스터(112)의 게이트 전극 즉 노드 M1은 비휘발성 메모리 소자로서 사용되는 부유 게이트형 트랜지스터의 부유 게이트와 같은 작용을 갖는다. 그러나, 트랜지스터(110)의 온과 오프를 스위칭함으로써 직접적으로 데이터를 재기록할 수 있으므로 높은 전압을 사용하여 부유 게이트 내에 전하를 주입하거나 부유 게이트로부터 전하를 뽑을 필요가 없다. 즉 종래의 부유 게이트형 트랜지스터에서 기록이나 소거에 필요한 높은 전압이 비휘발 기억 블록(105)에서는 필요가 없다. 따라서, 본 실시형태에 기재된 비휘발 기억 블록(105)을 사용함으로써 데이터를 백업할 때 필요한 소비 전력의 저감을 도모할 수 있다.
또한, 같은 이유로 데이터의 기록 동작이나 소거 동작에 기인한 동작 속도의 저하를 억제할 수 있으므로 비휘발 기억 블록(105)의 동작의 고속화가 실현된다. 또한, 같은 이유로 종래의 부유 게이트형 트랜지스터에서 지적되어 있는 게이트 절연막(터널 절연막)의 열화 문제가 없다. 즉 본 실시형태에 기재된 비휘발 기억 블록(105)은 종래의 부유 게이트형 트랜지스터와 달리 원리적으로 기록 횟수의 제한이 없는 것을 뜻한다. 따라서, 비휘발 기억 블록(105)은 레지스터 등 재기록 횟수가 많거나 고속 동작이 요구되는 기억 장치로서도 충분히 사용할 수 있다.
또한, 비휘발 기억 블록(105)은 도 2c에 도시된 바와 같이 도 2b에 도시된 구성에 추가적으로 트랜지스터(113)를 제공한 구성으로 하여도 좋다. 트랜지스터(113)는 게이트 전극에 제어 신호 S2가 공급되고, 드레인 전극(또는 소스 전극)과 휘발 기억 블록(104)의 데이터에 대응하는 전하가 유지되는 노드가 전기적으로 접속되어 있고, 소스 전극(또는 드레인 전극)과 트랜지스터(112)의 드레인 전극이 전기적으로 접속되어 있다.
여기서, 제어 신호 S2는 상기 데이터를 회복할 때 트랜지스터(113)의 게이트 전극에 고전위를 공급하는 신호이고, 고전위의 S2를 공급함으로써 트랜지스터(113)를 온 상태로 할 수 있다. 그러므로, 데이터를 회복할 때 트랜지스터(112)의 온 상태 또는 오프 상태에 따른 전위를 휘발 기억 블록(104)의 데이터에 대응하는 전하가 유지되는 노드에 공급할 수 있다.
또한, 트랜지스터(113)는 정보의 판독 속도를 향상시키는 관점에서 상술한 휘발 기억 블록(104)에 사용한 트랜지스터와 같은 트랜지스터를 사용하는 것이 바람직하다.
또한, 비휘발 기억 블록(105)은 도 2a 내지 도 2c에 도시된 구성에 한정되지 않는다. 예를 들어 상변화 메모리(PCM: Phase Change Memory)나 저항 변화형 메모리(ReRAM: Resistance Random Access Memory) 등을 사용할 수 있다.
여기서, 도 2c에 도시된 구성을 사용한 휘발 기억 블록(104) 및 비휘발 기억 블록(105)을 갖는 기억 장치의 구체적인 구성예에 대하여 도 3에 도시된 회로도를 사용하여 설명한다.
도 3에 도시된 기억 장치는 휘발 기억 블록(104)과, 비휘발 기억 블록(105)과, 트랜지스터(113)와, 트랜지스터(114)와, 스위치(115)와, 논리 소자(116)와, 용량 소자(117)를 갖는다. 또한, 논리 소자(116)는 논리(논리값)를 반전시키는 기능을 갖는 소자다. 비휘발 기억 블록(105)은 트랜지스터(110), 용량 소자(111), 및 트랜지스터(112)를 갖는다. 여기서, 휘발 기억 블록(104), 비휘발 기억 블록(105), 및 트랜지스터(113)는 도 2c와 같은 구성으로 할 수 있다.
도 3에는 트랜지스터(113)가 일 도전형(예를 들어 n채널형)의 트랜지스터이고, 트랜지스터(114)는 일 도전형과 다른 도전형(예를 들어 p채널형)의 트랜지스터인 예를 도시하였다.
트랜지스터(113)의 게이트 전극 및 트랜지스터(114)의 게이트 전극에 제어 신호 S2가 공급되고, 제어 신호 S2가 고전위일 때 트랜지스터(113)만이 온 상태가 되고, 제어 신호 S2가 저전위일 때 트랜지스터(114)만이 온 상태가 된다.
트랜지스터(112)의 소스 전극은 전위 V1이 공급되는 배선에 전기적으로 접속되어 있고, 드레인 전극은 트랜지스터(113)의 소스 전극과 전기적으로 접속되어 있다. 트랜지스터(113)의 드레인 전극은 트랜지스터(114)의 드레인 전극과 전기적으로 접속되어 있다. 트랜지스터(114)의 소스 전극은 전위 V2가 공급되는 배선과 전기적으로 접속되어 있다. 트랜지스터(113)의 드레인 전극과, 트랜지스터(114)의 드레인 전극과, 논리 소자(116)의 입력 단자와, 용량 소자(117)의 전극 중 하나는 전기적으로 접속되어 있다(아래에서 상기 노드를 노드 M2라고 부르는 경우가 있음). 여기서, 전위 V1은 접지 전위(GND) 등의 저전위가 공급되고, 전위 V2는 주로 고전위(VDD) 등이 공급된다.
또한, 용량 소자(111)의 전극 중 다른 하나 및 용량 소자(117)의 전극 중 다른 하나는 전위 V1이 공급되는 배선과 전기적으로 접속되어 있다.
스위치(115)는 제어 신호 S1 및 제어 신호 S2와는 상이한 제어 신호 S3에 의하여 제 1 단자와 제 2 단자 사이의 도통 상태 또는 비도통 상태가 선택된다.
트랜지스터(110)의 소스 전극과 휘발 기억 블록(104)의 데이터에 대응하는 전하가 유지되는 노드가 전기적으로 접속되어 있다. 도 3에서는 휘발 기억 블록(104)의 출력 단자 OUT로부터 출력된 신호가 트랜지스터(110)의 소스 전극에 입력되는 예를 도시하였다. 트랜지스터(113)의 드레인 전극으로부터 출력되는 신호는 논리 소자(116)에 의하여 위상이 반전된 반전 신호가 되고, 제어 신호 S3에 의하여 제 1 단자와 제 2 단자 사이가 도통 상태가 된 스위치(115)를 통하여 휘발 기억 블록(104)에 입력된다.
또한, 도 3에는 트랜지스터(113)의 드레인 전극으로부터 출력되는 신호가 논리 소자(116) 및 스위치(115)를 통하여 휘발 기억 블록(104)의 입력 단자(도 3에서 IN이라고 기재됨)에 입력하는 예를 도시하였지만, 본 발명의 일 형태는 이 구성에 한정되지 않는다. 트랜지스터(113)의 드레인 전극에서 출력되는 신호는 위상이 반전되지 않고 휘발 기억 블록(104)에 입력되어도 좋다. 예를 들어 휘발 기억 블록(104) 내에 입력 단자로부터 입력된 신호의 위상을 반전한 신호가 유지되는 노드가 존재하는 경우에는 트랜지스터(113)의 드레인 전극으로부터 출력되는 신호를 상기 노드에 입력할 수 있다.
도 3에서 전위 V1과 전위 V2의 전위차에 상당하는 전압이 전원 전압으로서 기억 장치에 공급된다. 휘발 기억 블록(104)에는 전위 V1과 전위 V2의 전위차에 상당하는 전압이 전원 전압으로서 공급되어도 좋다. 휘발 기억 블록(104)에 전원 전압이 공급되지 않는 기간에는 전위 V1과 전위 V2를 거의 등전위로 하여 오프 상태로 한다. 이 경우에는, 예를 들어 상기 기간만 전위 V2를 접지 전위로 하면 좋다.
또한, 스위치(115)는 트랜지스터를 사용하여 구성할 수 있다. 상기 트랜지스터는 n채널형 트랜지스터이어도 좋고, p채널형 트랜지스터이어도 좋다. 또한, n채널형 트랜지스터와 p채널형 트랜지스터를 조합하여 사용하여도 좋다. 예를 들어 스위치(115)로서 아날로그 스위치를 사용할 수 있다.
도 3에 도시된 휘발 기억 블록(104)은 제 1 논리 소자 및 제 2 논리 소자를 갖는다. 그리고, 제 1 논리 소자의 입력 단자는 제 2 논리 소자의 출력 단자와 접속되어 있고, 제 2 논리 소자의 입력 단자는 제 1 논리 소자의 출력 단자와 접속된 구성을 갖는다. 제 1 논리 소자 및 제 2 논리 소자는 각각 전원 전압이 공급되는 기간만 입력된 신호에 대응한 신호를 출력한다.
또한, 제 1 논리 소자 및 제 2 논리 소자는 논리(논리값)를 반전시키는 소자이고, 예를 들어 인버터나 클록드 인버터 등을 사용할 수 있다.
상술한 휘발 기억 블록(104) 및 비휘발 기억 블록(105)은 예를 들어 상기 ALU의 입력 데이터나 연산 결과를 일시적으로 기억하는 버퍼 레지스터나 범용 레지스터로서 사용할 수 있다.
도 1에 도시된 바와 같이, 백업/회복 제어부(106)는 명령 해석부(101)와, 연산부(102)의 각 논리 회로 블록(논리 회로 블록(103_1) 내지 논리 회로 블록(103_n))과, 플래그 기억부(107)와, 전원 제어부(108)와 전기적으로 접속되어 있다. 백업/회복 제어부(106)는 제 1 참조 명령 나열 및 제 2 참조 명령 나열을 갖고, 이것에 따라 연산부(102)의 논리 회로 블록(103_1) 내지 논리 회로 블록(103_n) 중 적어도 하나를 선택하고, 선택된 논리 회로 블록(103)에 데이터 백업/회복 명령을 준다. 또한, 제 1 참조 명령 나열 및 제 2 참조 명령 나열은 백업/회복 제어부에 제공된 기억부에 기억된다. 상기 기억부는 상기 휘발 기억 소자를 포함하여 제공되는 휘발 기억 블록(104) 또는 상기 비휘발 기억 소자를 포함하여 제공되는 비휘발 기억 블록(105) 등과 같은 구조로 할 수 있다.
여기서, 제 1 참조 명령 나열이란 연산부 정지 명령과, 상기 연산부 정지 명령 전의 복수의 명령을 포함한 명령 나열의 샘플이다. 다만, 제 1 참조 명령 나열은 적어도 연산부 정지 명령 전의 복수의 명령을 포함하면 좋고, 반드시 연산부 정지 명령을 포함하지 않아도 좋다. 또한, 제 2 참조 명령 나열이란 연산부 기동 명령과, 상기 연산부 기동 명령 후의 복수의 명령을 포함한 명령 나열의 샘플이다. 다만, 제 2 참조 명령 나열은 적어도 연산부 기동 명령 후의 복수의 명령을 포함하면 좋고, 반드시 연산부 기동 명령을 포함하지 않아도 좋다. 또한, 제 1 참조 명령 나열 및 제 2 참조 명령 나열의 상세한 내용은 아래의 프로세서(100)의 구동 방법의 기재에서 설명한다.
백업/회복 제어부(106)는 프로세서(100)가 동작하는 동안 항상 프로세서(100) 외부로부터 받은 명령의 이력(아래에서 "명령 나열"이라고 부름)과 제 1 참조 명령 나열을 비교한다. 상기 명령 나열과 제 1 참조 명령 나열의 적어도 일부가 일치되면, 제 1 참조 명령 나열에 따라 연산부(102)의 복수의 논리 회로 블록(논리 회로 블록(103_1) 내지 논리 회로 블록(103_n)) 중 적어도 하나에 휘발 기억 블록(104)으로부터 비휘발 기억 블록(105)으로의 데이터 백업 명령을 준다. 또한, 백업/회복 제어부(106)는 명령 해석부(101)로부터 명령을 받으면, 제 2 참조 명령 나열에 따라 연산부(102)의 복수의 논리 회로 블록(논리 회로 블록(103_1) 내지 논리 회로 블록(103_n)) 중 적어도 하나에 비휘발 기억 블록(105)으로부터 휘발 기억 블록(104)으로의 데이터 회복 명령을 준다. 또한, 데이터의 백업 및 회복의 상세한 내용은 아래의 프로세서(100)의 구동 방법의 기재에서 설명한다.
또한, 백업/회복 제어부(106)는 휘발 기억 블록(104)으로부터 비휘발 기억 블록(105)에 데이터의 백업이 완료된 후에 플래그 기억부(107)에 백업 완료 플래그를 기록한다. 또한, 비휘발 기억 블록(105)으로부터 휘발 기억 블록(104)에 데이터의 회복이 완료된 후에 플래그 기억부(107)에 회복 완료 플래그를 기록한다.
또한, 백업/회복 제어부(106)는 데이터의 백업이 완료된 후, 전원 제어부(108)에 연산부(102)의 복수의 논리 회로 블록(논리 회로 블록(103_1) 내지 논리 회로 블록(103_n))의 전원 오프 명령을 준다.
전원 제어부(108)는 명령 해석부(101), 백업/회복 제어부(106), 및 연산부(102)의 각 논리 회로 블록(논리 회로 블록(103_1) 내지 논리 회로 블록(103_n))과 전기적으로 접속되어 있다. 또한, 도시되지 않았지만, 전원 제어부(108)는 프로세서(100) 외부로부터 전원이 공급된다.
전원 제어부(108)는 명령 해석부(101) 또는 백업/회복 제어부(106)로부터의 명령을 받아 연산부(102)의 복수의 논리 회로 블록(논리 회로 블록(103_1) 내지 논리 회로 블록(103_n))의 전원을 온 상태 또는 오프 상태로 한다.
여기서, 전원 제어부(108)에는 도 2a 내지 도 2c에 도시된 트랜지스터(110)와 마찬가지로 오프 전류가 매우 낮은 트랜지스터를 연산부(102)의 전원의 온 상태 또는 오프 상태를 선택하는 스위치를 형성하기 위하여 제공하는 것이 바람직하다. 이로써, 연산부(102)의 전원을 오프 상태로 하였을 때, 전원 제어부(108)와 연산부(102)의 각 논리 회로 블록(논리 회로 블록(103_1) 내지 논리 회로 블록(103_n)) 사이의 누설 전류를 저감할 수 있으므로 프로세서(100)의 소비 전력을 저감시킬 수 있다.
또한, 전원 제어부(108)는 연산부(102) 이외의 전원의 온 상태 및 오프 상태를 제어할 수 있는 구성으로 하여도 좋다. 예를 들어 백업/회복 제어부(106)의 온 상태 및 오프 상태를 제어할 수 있는 구성으로 할 수도 있다.
또한, 명령 해석부(101), 연산부(102), 백업/회복 제어부(106), 플래그 기억부(107), 및 전원 제어부(108)의 구성은 상술한 구성에 한정되지 않고, 이들 중 복수를 하나로 합쳐도 좋다. 예를 들어 명령 해석부(101), 백업/회복 제어부(106), 및 플래그 기억부(107)를 하나로 합치는 구성으로 할 수도 있다.
여기서, 프로세서(100)의 파워 게이팅 구동 방법에 대하여, 도 4a 내지 도 4c를 사용하여 설명한다. 도 4a 내지 도 4c는 파워 게이팅에 의한 프로세서의 소비 전력의 타이밍도를 도시한 것이고, 세로 축이 소비 전력을 나타내고, 가로 축이 시간을 나타낸다. 도 4a에 도시된 타이밍도는 종래의 파워 게이팅 구동 방법을 사용한 프로세서의 소비 전력을 도시한 것이다. 도 4b에 도시된 타이밍도는 도 4a와 다른 종래의 파워 게이팅 구동 방법을 사용한 프로세서의 소비 전력을 도시한 것이다. 도 4c에 도시된 타이밍도는 본 실시형태의 파워 게이팅 구동 방법을 사용한 프로세서의 소비 전력을 도시한 것이다.
도 4a에 도시된 바와 같이, 종래의 파워 게이팅 구동 방법은 연산부에서 연산 처리하는 통상 동작 기간과, 연산부 정지 명령을 프로세서가 받아 연산부의 데이터를 백업하는 백업 기간과, 적어도 연산부의 전원이 오프 상태가 되는 전원 오프 기간과, 연산부 기동 명령을 프로세서가 받아 연산부의 데이터를 회복하는 회복 기간과, 데이터를 회복한 후의 다음 통상 동작 기간을 갖는다.
여기서, 도 4a에 도시된 바와 같이, 백업 기간에 연산부 정지 명령을 프로세서가 받고 나서 연산부의 기억 소자의 데이터를 일제히 백업시킴으로써 프로세서의 소비 전력이 급격히 증대된다. 그러므로, 상기 프로세서에서 순간적인 전압 강하가 생겨 프로세서의 오동작을 초래할 우려가 있다. 또한, 회복 기간도 마찬가지로 연산부 기동 명령을 프로세서가 받고 나서 연산부의 기억 소자의 데이터를 일제히 회복시킴으로써 프로세서의 소비 전력이 급격히 증대되어 순간적인 전압 강하가 생겨 프로세서의 오동작을 초래할 우려가 있다.
한편, 예를 들어 도 4b에 도시된 바와 같이, 백업 기간에 연산부 정지 명령을 프로세서가 받고 나서 연산부의 기억 소자의 데이터를 블록마다 순차적으로 백업시킴으로써 프로세서의 소비 전력의 급격한 증대를 억제하여 순간적인 전압 강하를 방지할 수 있다. 다만, 이와 같이 데이터를 백업함으로써 도 4b에 도시된 바와 같이 백업 기간이 증대되므로 상기 프로세서의 처리 속도가 저하된다. 회복 기간도 같은 방법으로 소비 전력의 급격한 증대를 억제하여 순간적인 전압 강하를 방지할 수 있지만, 회복 기간의 증대를 초래한다.
그래서, 도 4c에 도시된 바와 같이, 본 실시형태의 파워 게이팅 구동 방법에서는 데이터 백업의 일부를 연산 처리와 동시에 실시하고, 데이터의 회복의 일부를 연산 처리와 동시에 실시한다. 그러므로, 데이터의 백업 기간 및 회복 기간에 소비 전력이 급격히 증대되어 순간적인 전압 강하가 생기는 것을 방지하며, 데이터의 백업 기간 및 회복 기간의 증대를 억제한다.
즉 본 실시형태의 프로세서의 파워 게이팅은 연산부에서 연산 처리하는 통상 동작 기간과, 연산부의 일부에서의 데이터의 백업과 연산부의 다른 부분에서의 연산 처리를 동시에 실시하는 1차 백업 기간과, 연산부 정지 명령을 프로세서가 받아 연산부의 다른 부분에서의 데이터의 백업을 실시하는 2차 백업 기간과, 적어도 연산부의 전원이 오프 상태가 되는 전원 오프 기간과, 연산부 기동 명령을 프로세서가 받아 연산부의 일부에서의 데이터의 회복을 실시하는 1차 회복 기간과, 연산부의 다른 부분에서의 데이터의 회복과 연산부의 일부에서의 연산 처리를 동시에 실시하는 2차 회복 기간과, 데이터가 완전 회복된 후의 다음 통상 동작 기간을 갖는다.
도 4c에 도시된 바와 같이, 본 실시형태에 기재된 프로세서(100)의 파워 게이팅 구동 방법은 연산부(102)를 정지시키기 위한 데이터의 백업을, 연산부(102) 정지 명령을 받기 전에 연산부(102)의 일부의 논리 회로 블록(103)에서 휘발 기억 블록(104)으로부터 비휘발 기억 블록(105)에 데이터를 백업하며 동시에 연산부(102)의 다른 부분의 논리 회로 블록(103)에서 연산 처리하는 1차 백업과, 연산부(102) 정지 명령을 받은 후에 연산부(102)의 다른 부분의 논리 회로 블록(103)에서 휘발 기억 블록(104)으로부터 비휘발 기억 블록(105)에 데이터를 백업하는 2차 백업으로 분할하여 실시한다.
상술한 바와 같이, 1차 백업에 의하여 연산부(102)의 일부의 논리 회로 블록(103)의 데이터를 백업하고, 2차 백업에 의하여 연산부(102)의 다른 부분의 논리 회로 블록(103)의 데이터를 백업함으로써 데이터의 백업이 분할되므로, 상기 데이터 백업에 필요한 전력도 분할된다. 그러므로, 도 4a에 도시된 바와 같이 연산부(102) 정지 명령을 받은 후에 프로세서(100)의 소비 전력이 급격히 증대되는 것을 방지할 수 있다. 따라서, 데이터 백업에서 소비 전력의 급격한 증대로 인한 순간적인 전압 강하와, 그것에 따라 발생되는 프로세서(100)의 오동작을 억제할 수 있다.
또한, 상술한 바와 같이, 1차 백업에서, 연산부(102)의 일부의 논리 회로 블록(103)의 데이터의 백업과, 연산부(102)의 다른 부분의 논리 회로 블록(103)의 연산 처리를 동시에 실시함으로써 연산부 정지 명령을 받은 후(2처 백업 기간)에 백업시켜야 되는 데이터의 양을 도 4b에 도시된 백업 처리보다 저감시킬 수 있다. 그러므로, 연산부 정지 명령을 받은 후의 데이터의 백업(2차 백업)에 걸리는 시간을 단축할 수 있다. 따라서, 연산부 정지 명령을 받고 나서 실제로 연산부(102)의 전원이 오프 상태가 될 때까지의 시간을 단축할 수 있으므로, 프로세서(100)의 처리 속도의 향상을 도모할 수 있다.
또한, 도 4c에 도시된 바와 같이, 본 실시형태에 기재된 프로세서(100)의 파워 게이팅 구동 방법에서는 연산부(102)를 기동시키기 위한 데이터의 회복을, 연산부 기동 명령에 따라 연산부(102)의 일부의 논리 회로 블록(103)에서 비휘발 기억 블록(105)으로부터 휘발 기억 블록(104)에 데이터를 회복하는 1차 회복과, 상기 1차 회복이 완료된 후에 연산부(102)의 다른 부분의 논리 회로 블록(103)에서 비휘발 기억 블록(105)으로부터 휘발 기억 블록(104)에 데이터를 회복하며 동시에 연산부(102)의 일부의 논리 회로 블록(103)에서 연산 처리하는 2차 회복으로 분할하여 실시한다.
상술한 바와 같이, 1차 회복에 의하여 연산부(102)의 일부의 논리 회로 블록(103)의 데이터를 회복하고, 2차 회복에 의하여 연산부(102)의 다른 부분의 논리 회로 블록(103)의 데이터를 회복함으로써 데이터의 회복이 분할되므로, 상기 데이터 회복에 필요한 전력도 분할된다. 그러므로, 도 4a에 도시된 바와 같이 연산부 기동 명령을 받은 후에 프로세서(100)의 소비 전력이 급격히 증대되는 것을 방지할 수 있다. 따라서, 데이터 회복에서 소비 전력의 급격한 증대로 인한 순간적인 전압 강하와, 그것에 따라 발생되는 프로세서(100)의 오동작을 억제할 수 있다.
또한, 상술한 바와 같이, 1차 회복에서 적어도 최저한의 연산 처리에 필요한 일부의 논리 회로 블록(103)의 데이터를 회복하고, 2차 회복에서 연산부(102)의 다른 부분의 논리 회로 블록(103)의 데이터의 회복과, 연산부(102)의 일부의 논리 회로 블록(103)의 연산 처리를 동시에 실시함으로써 연산부 기동 명령 직후(1처 회복 기간)에 회복시켜야 되는 데이터의 양을 도 4b에 도시된 회복 처리보다 저감시킬 수 있다. 그러므로, 연산부 기동 명령을 받은 후의 데이터의 회복(1차 회복)에 걸리는 시간을 단축할 수 있다. 따라서, 연산부 기동 명령을 받고 나서 실제로 연산부(102)에서 연산 처리할 때까지의 시간을 단축할 수 있으므로, 프로세서(100)의 처리 속도의 향상을 도모할 수 있다.
상술한 바와 같이, 프로세서(100)에서 파워 게이팅 구동 방법을 사용함으로써 데이터의 백업 기간 및 회복 기간에 소비 전력이 급격히 증대되어 순간적인 전압 강하가 생기는 것을 방지하며 데이터의 백업 기간 및 회복 기간을 단축할 수 있다. 그러므로, 소비 전력의 저감이 도모된 파워 게이팅 구동 방법에서 프로세서의 오동작을 억제하며 프로세서의 처리 속도의 향상을 도모할 수 있다.
다음에, 파워 게이팅을 실시하기 위한 프로세서(100)의 구동 방법의 구체적인 예에 대하여 도 5 내지 도 8에 도시된 블록도 및 도 9 내지 도 12에 도시된 흐름도를 사용하여 설명한다. 도 5 내지 도 8에 도시된 블록도는 프로세서(100)의 파워 게이팅 구동 방법에서의 명령을 주는 제어 신호나 데이터 처리의 흐름을 점선으로 도시한 것이고, 도 5는 1차 백업, 도 6은 2차 백업, 도 7은 1차 회복, 도 8은 2차 회복에 각각 대응한다. 또한, 도 9 내지 도 12에 도시된 흐름도는 프로세서(100)의 파워 게이팅 구동 방법의 각 단계를 도시한 것이고, 도 9는 1차 백업, 도 10은 2차 백업, 도 11은 1차 회복, 도 12는 2차 회복에 각각 대응한다. 또한, 도 5 내지 도 8에 도시된 블록도의 점선에 붙인 부호는 도 9 내지 도 12에 도시된 흐름도의 같은 부호의 단계에 대응한다.
우선, 도 5에 도시된 블록도와 도 9에 도시된 흐름도를 사용하여 1차 백업의 상세한 내용에 대하여 설명한다. 또한, 1차 백업을 시작할 때까지 프로세서(100)는 외부로부터 받은 명령에 따라 연산부(102)를 사용하여 통상의 연산 처리를 하는 것으로 한다.
우선, 백업/회복 제어부(106)가 제 1 참조 명령 나열(120)과 명령 나열(130)을 비교하여 적어도 일부가 일치되는 것을 확인하면, 1차 백업이 시작된다(단계(151)).
여기서, 명령 나열(130)은 프로세서(100) 외부로부터 받은 명령의 이력을 나열한 것이다. 도 5에서는 1차 백업이 시작하기 직전까지 받은 명령 A 내지 명령 D를 명령 나열(130)로 하였다.
또한, 제 1 참조 명령 나열(120)이란 백업/회복 제어부(106)가 갖는 연산부 정지 명령과 상기 연산부 정지 명령 전의 복수의 명령을 포함한 명령 나열의 샘플이다. 다만, 제 1 참조 명령 나열(120)은 적어도 연산부 정지 명령 전의 복수의 명령을 포함하면 좋고, 반드시 연산부 정지 명령을 포함하지 않아도 좋다. 도 5에서는 연산부 정지 명령 전의 명령 A 내지 명령 G와 연산부 정지 명령을 제 1 참조 명령 나열(120)로 한다. 또한, 제 1 참조 명령 나열(120)은 백업/회복 제어부(106)에 미리 준비해 두어도 좋고, 과거에 파워 게이팅하였을 때의 명령의 이력으로부터 취득하여도 좋다.
통상 연산 처리를 실시할 때, 백업/회복 제어부(106)는 제 1 참조 명령 나열(120)과, 프로세서(100) 외부로부터 받은 명령 나열(130)을 항상 비교하고, 제 1 참조 명령 나열(120)과 명령 나열(130)의 적어도 일부가 일치되는 것을 확인하면, 1차 백업을 시작한다. 도 5에서는 제 1 참조 명령 나열(120)의 명령 A 내지 명령 D와, 명령 나열(130)의 명령 A 내지 명령 D가 일치된다.
백업/회복 제어부(106)는 제 1 참조 명령 나열(120)과 명령 나열(130)의 적어도 일부가 일치되면, 제 1 참조 명령 나열(120)에 따라 상기 단계부터 연산부 정지 명령을 프로세서(100)가 받을 때까지 사용되지 않는 논리 회로 블록(103)을 선택한다. 본 실시형태에서는 명령 D 후의 명령 E 내지 명령 G를 참조하여 상기 명령에 의하여 사용되지 않는 논리 회로 블록(103_1) 내지 논리 회로 블록(103_k)(k는 1 이상 n 미만의 정수)을 선택한다.
백업/회복 제어부(106)는 선택된 논리 회로 블록(103_1) 내지 논리 회로 블록(103_k)에 휘발 기억 블록(104)으로부터 비휘발 기억 블록(105)으로의 데이터 백업 명령을 준다(단계(152)).
이와 같이, 백업/회복 제어부(106)가 제 1 참조 명령 나열(120)을 가짐으로써, 프로세서(100) 외부로부터의 연산부 정지 명령을 실제로 받기 전에 연산부(102)의 일부의 논리 회로 블록(103)의 데이터의 백업을 시작할 수 있다.
백업/회복 제어부(106)의 명령을 받아 논리 회로 블록(103_1) 내지 논리 회로 블록(103_k) 각각은 휘발 기억 블록(104)으로부터 비휘발 기억 블록(105)에 데이터를 백업시킨다(단계(153a)).
여기서, 예를 들어 휘발 기억 블록(104) 및 비휘발 기억 블록(105)이 도 2c에 도시된 바와 같은 구조인 경우에는, 트랜지스터(110)에 제어 신호 S1로서 고전위가 공급되어 휘발 기억 블록(104)의 데이터에 대응하는 전하가 유지되는 노드의 전위가 비휘발 기억 블록(105)의 노드 M1에 공급된다. 이 후, 제어 신호 S1의 전위로서 저전위를 공급하여 트랜지스터(110)를 오프 상태로 함으로써 노드 M1에 공급된 전위가 유지된다. 그러므로, 논리 회로 블록(103_1) 내지 논리 회로 블록(103_k)에서 휘발 기억 블록(104)으로부터 비휘발 기억 블록(105)에 데이터가 백업된다.
또한, 단계(153a)와 동시에 백업/회복 제어부(106)에 의하여 선택되지 않은 논리 회로 블록(103_k+1) 내지 논리 회로 블록(103_n)은 명령 해석부(101)의 명령에 따라 연산 처리를 실시한다(단계(153b)).
이와 같이, 연산부(102)의 일부의 논리 회로 블록(103)의 데이터의 백업과, 연산부(102)의 다른 부분의 논리 회로 블록(103)의 연산 처리를 동시에 실시함으로써 연산부 정지 명령 후(2처 백업 기간)에 백업시켜야 되는 데이터의 양을 저감시킬 수 있다. 그러므로, 연산부 정지 명령을 받은 후의 데이터의 백업(2차 백업)에 걸리는 시간을 단축할 수 있다. 따라서, 연산부 정지 명령을 받고 나서 실제로 연산부(102)의 전원이 오프 상태가 될 때까지의 시간을 단축할 수 있으므로, 프로세서(100)의 처리 속도의 향상을 도모할 수 있다.
백업/회복 제어부(106)는 논리 회로 블록(103_1) 내지 논리 회로 블록(103_k)의 데이터 백업에 따라 상기 논리 회로 블록의 백업 완료 플래그를 플래그 기억부(107)에 기록한다(단계(154)).
다만, 논리 회로 블록(103_1) 내지 논리 회로 블록(103_k)의 백업 완료 플래그의 기록은 반드시 단계(153a) 후에 실시하지 않아도 좋다. 예를 들어 단계(153a) 또는 단계(153b)와 동시에 실시하여도 좋고, 단계(152)와 동시에 실시하여도 좋다.
논리 회로 블록(103_1) 내지 논리 회로 블록(103_k)의 데이터 백업 및 상기 논리 회로 블록의 백업 완료 플래그의 기록이 종료되면 1차 백업이 완료된다.
다만, 상기 데이터 백업에서, 제 1 참조 명령 나열(120)에 따라 연산부 정지 명령을 프로세서(100)가 받을 때까지 사용되지 않는다고 판단된 논리 회로 블록(103)도 프로세서(100) 외부로부터 받은 명령에 따라서는 연산 처리에 사용되는 경우가 있다. 즉 데이터 백업이 완료된 논리 회로 블록(103_1) 내지 논리 회로 블록(103_k) 중 어느 것에 새로운 데이터가 기록되는 경우가 있다(단계(161)). 또한, 단계(161)와 다음 단계인 단계(162)는 도 5의 블록도에 도시하지 않았다.
이와 같이, 데이터 백업이 완료된 논리 회로 블록(103_1) 내지 논리 회로 블록(103_k) 중 어느 것에 새로운 데이터가 기록된 경우에는, 새로운 데이터가 기록된 논리 회로 블록(103)에 대응하는 백업 완료 플래그를 플래그 기억부(107)에서 소거한다(단계(162)). 그러므로, 새로운 데이터가 기록된 논리 회로 블록(103)의 데이터의 백업은 1차 백업이 아니라 2차 백업에서 실시된다.
예를 들어 단계(153a)에서 논리 회로 블록(103_1)에서 데이터를 백업한 후에 논리 회로 블록(103_1)에 새로운 데이터가 기록된 경우에는, 논리 회로 블록(103_1)에 대응하는 백업 완료 플래그를 플래그 기억부(107)에서 소거한다. 논리 회로 블록(103_1)의 데이터의 백업은 후술하는 2차 백업에서, 논리 회로 블록(103_k+1) 내지 논리 회로 블록(103_n)의 데이터의 백업과 함께 실시한다.
상술한 바와 같이, 논리 회로 블록(103_1) 내지 논리 회로 블록(103_k)의 데이터 백업에 따라 상기 논리 회로 블록의 백업 완료 플래그를 플래그 기억부(107)에 기록해 둠으로써, 제 1 참조 명령 나열(120)과 다른 명령을 받은 경우라도 상기 명령에 대응하는 백업 완료 플래그를 소거만 함으로써 1차 백업을 계속할 수 있다.
다음에, 도 6에 도시된 블록도와 도 10에 도시된 흐름도를 사용하여 2차 백업의 상세한 내용에 대하여 설명한다.
우선, 명령 해석부(101)가 프로세서(100) 외부로부터 연산부(102) 정지 명령을 받아 2차 백업이 시작된다(단계(155)). 또한, 프로세서(100) 외부로부터 연산부(102) 정지 명령을 받은 시점에서 논리 회로 블록(103_1) 내지 논리 회로 블록(103_k)의 데이터 백업이 종료되지 않은 경우에는, 계속하여 논리 회로 블록(103_1) 내지 논리 회로 블록(103_k)의 데이터의 백업을 실시하면 좋다.
명령 해석부(101)는 상기 연산부 정지 명령을 받아 백업/회복 제어부(106)에 연산부(102)의 논리 회로 블록(103)의 데이터 백업 명령을 준다(단계(156)).
백업/회복 제어부(106)는 1차 백업에서, 플래그 기억부(107)에 기록된 백업 완료 플래그에 따라 논리 회로 블록(103_k+1) 내지 논리 회로 블록(103_n)에 휘발 기억 블록(104)으로부터 비휘발 기억 블록(105)으로의 데이터 백업 명령을 준다(단계(157)).
본 실시형태에서는 상술한 1차 백업에서 논리 회로 블록(103_1) 내지 논리 회로 블록(103_k)은 백업 완료 플래그가 플래그 기억부(107)에 기록되므로, 데이터가 아직 백업되지 않은 논리 회로 블록(103_k+1) 내지 논리 회로 블록(103_n)에 데이터 백업 명령을 준다. 또한, 상술한 1차 백업의 단계(162)에서 백업 완료 플래그를 소거한 논리 회로 블록(103)이 있는 경우에는, 상기 논리 회로 블록(103)에도 데이터 백업 명령을 준다.
백업/회복 제어부(106)의 명령을 받아 논리 회로 블록(103_k+1) 내지 논리 회로 블록(103_n) 각각은 휘발 기억 블록(104)으로부터 비휘발 기억 블록(105)에 데이터를 백업시킨다(단계(158)).
여기서, 예를 들어 휘발 기억 블록(104) 및 비휘발 기억 블록(105)이 도 2c에 도시된 바와 같은 구조인 경우에는, 트랜지스터(110)에 제어 신호 S1로서 고전위가 공급되어 휘발 기억 블록(104)의 데이터에 대응하는 전하가 유지되는 노드의 전위가 비휘발 기억 블록(105)의 노드 M1에 공급된다. 이 후, 제어 신호 S1의 전위로서 저전위를 공급하여 트랜지스터(110)를 오프 상태로 함으로써 노드 M1에 공급된 전위가 유지된다. 그러므로, 논리 회로 블록(103_k+1) 내지 논리 회로 블록(103_n)에서 휘발 기억 블록(104)으로부터 비휘발 기억 블록(105)에 데이터가 백업된다.
상술한 바와 같이, 1차 백업에 의하여 연산부(102)의 일부의 논리 회로 블록(103)의 데이터를 백업하고, 2차 백업에 의하여 연산부(102)의 다른 부분의 논리 회로 블록(103)의 데이터를 백업함으로써, 데이터의 백업이 분할되므로, 상기 데이터 백업에 필요한 전력도 분할된다. 그러므로, 연산부 정지 명령 후에 프로세서(100)의 소비 전력이 급격히 증대되는 것을 방지할 수 있다. 따라서, 데이터 백업에서의 소비 전력의 급격한 증대로 인한 순간적인 전압 강하와, 그것에 따라 발생되는 프로세서(100)의 오동작을 억제할 수 있다.
논리 회로 블록(103_k+1) 내지 논리 회로 블록(103_n)의 데이터의 백업이 완료된 후, 백업/회복 제어부(106)는 전원 제어부(108)에 연산부(102)의 복수의 논리 회로 블록(논리 회로 블록(103_1) 내지 논리 회로 블록(103_n))의 전원 오프 명령을 준다(단계(159)).
전원 제어부(108)는 연산부(102)의 전원 오프 명령을 받아 연산부(102)의 복수의 논리 회로 블록(논리 회로 블록(103_1) 내지 논리 회로 블록(103_n))의 전원을 오프 상태로 하여 2차 백업이 완료된다(단계(160)).
여기서, 전원 제어부(108)에 오프 전류가 매우 낮은 트랜지스터를 연산부(102)의 전원의 온 상태 또는 오프 상태를 선택하는 스위치로서 제공함으로써, 연산부(102)의 전원을 오프 상태로 하였을 때, 전원 제어부(108)와 연산부(102)의 각 논리 회로 블록(논리 회로 블록(103_1) 내지 논리 회로 블록(103_n)) 사이의 누설 전류를 저감시킬 수 있으므로, 프로세서의 소비 전력을 저감시킬 수 있다.
여기서, 전원 제어부(108)는 적어도 연산부(102)의 복수의 논리 회로 블록(논리 회로 블록(103_1) 내지 논리 회로 블록(103_n))의 전원을 오프 상태로 하면 좋고, 프로세서(100)의 전원의 다른 부분을 오프 상태로 할 수도 있다. 예를 들어 연산부(102)에 추가적으로 백업/회복 제어부(106)의 전원을 오프 상태로 할 수도 있다. 다만, 백업/회복 제어부(106)의 전원을 오프 상태로 하는 경우에는, 제 1 참조 명령 나열(120) 및 후술하는 1차 회복에서 사용하는 제 2 참조 명령 나열(122)이 전원을 오프 상태로 하였을 때 소거되지 않도록 할 필요가 있다. 그래서 제 1 참조 명령 나열(120) 및 제 2 참조 명령 나열(122)이 기억된 상기 기억부에 적어도 비휘발 기억 소자가 제공되어 있을 필요가 있다.
또한, 본 실시형태에서는 1차 백업에서, 연산부(102)의 일부의 논리 회로 블록(103)에서 일제히 데이터를 백업하는 구성으로 하였지만, 이것에 한정되지 않고, 상기 연산부(102)의 일부의 논리 회로 블록(103)을 더 분할함으로써 1차 백업을 더 분할하여 실시하는 구성으로 하여도 좋다. 예를 들어 상기 논리 회로 블록(103_1) 내지 논리 회로 블록(103_k)을 2개로 분할하고 각각에 단계(152) 내지 단계(154)를 실시하는 구성으로 할 수도 있다. 이러한 구성으로 함으로써, 데이터 백업에 필요한 전력도 더 분할된다. 따라서, 데이터 백업에서의 소비 전력의 급격한 증대로 인한 순간적인 전압 강하와, 그것에 따라 발생되는 프로세서(100)의 오동작을 더 억제할 수 있다.
다음에, 도 7에 도시된 블록도와 도 11에 도시된 흐름도를 사용하여 1차 회복의 상세한 내용에 대하여 설명한다. 또한, 1차 회복이 시작될 때까지 2차 백업에서 논리 회로 블록(103_1) 내지 논리 회로 블록(103_n)의 전원을 오프 상태로 하여 연산부(102)를 정지시키는 것으로 한다.
우선, 명령 해석부(101)가 프로세서(100) 외부로부터 연산부 기동 명령을 받아 1차 회복이 시작된다(단계(171)).
명령 해석부(101)는 상기 연산부 기동 명령을 받아 전원 제어부(108)에 연산부(102)의 복수의 논리 회로 블록(논리 회로 블록(103_1) 내지 논리 회로 블록(103_n))의 전원 온 명령을 준다(단계(172)).
또한, 명령 해석부(101)는 상기 연산부 기동 명령을 받아 백업/회복 제어부(106)에 연산부(102)의 논리 회로 블록(103)의 데이터 회복 명령을 준다(단계(173)).
또한, 도 11의 흐름도에는 단계(172), 단계(173)의 처리 순서를 도시하였지만, 반드시 이와 같은 순서로 처리를 할 필요는 없고, 예를 들어 단계(172)와 단계(173)를 동시에 처리하여도 좋다.
연산부(102)의 전원 온 명령을 받아 전원 제어부(108)는 연산부(102)의 복수의 논리 회로 블록(논리 회로 블록(103_1) 내지 논리 회로 블록(103_n))의 전원을 온 상태로 한다(단계(174)).
연산부(102)의 논리 회로 블록(103)의 데이터 회복 명령을 받아 백업/회복 제어부(106)는 제 2 참조 명령 나열(122)에 따라 연산부 기동 명령을 받은 후에 사용되는 논리 회로 블록(103)을 선택한다.
여기서, 제 2 참조 명령 나열(122)이란 백업/회복 제어부(106)가 갖는 연산부 기동 명령과, 상기 연산부 기동 명령 후의 복수의 명령을 포함한 명령 나열의 샘플이다. 다만, 제 2 참조 명령 나열(122)은 적어도 연산부 기동 명령 후의 복수의 명령을 포함하면 좋고, 반드시 연산부 기동 명령을 포함하지 않아도 좋다. 도 7에서는 연산부 기동 명령과 연산부 기동 명령 후의 명령 H 내지 명령 N을 제 2 참조 명령 나열(122)로 한다. 또한, 제 2 참조 명령 나열(122)은 백업/회복 제어부(106)에 미리 준비해 두어도 좋고, 과거에 파워 게이팅하였을 때의 명령의 이력으로부터 취득하여도 좋다.
백업/회복 제어부(106)가 제 2 참조 명령 나열(122)을 해석하면, 연산부 기동 명령 후에 논리 회로 블록(103_1) 내지 논리 회로 블록(103_n)이 어느 순서로 사용되는지 알 수 있으므로, 논리 회로 블록(103)의 데이터 회복의 우선 순위를 결정할 수 있다. 본 실시형태에서는 연산부 기동 명령 후의 명령 H 내지 명령 N을 참조하여 상기 명령에 의하여 사용되는 논리 회로 블록(103_1) 내지 논리 회로 블록(103_m)(m은 1 이상 n 미만의 정수)을 선택한다. 또한, 제 2 참조 명령 나열(122)의 해석은 연산부(102)의 논리 회로 블록(103)의 데이터 회복 명령을 받고 나서 실시하여도 좋고, 제 2 참조 명령 나열(122)이 미리 준비된 경우에는 통상 동작 기간 동안에 실시하여도 좋다.
백업/회복 제어부(106)는 선택된 논리 회로 블록(103_1) 내지 논리 회로 블록(103_m)에 비휘발 기억 블록(105)으로부터 휘발 기억 블록(104)으로의 데이터 회복 명령을 준다(단계(175)).
이와 같이 백업/회복 제어부(106)가 제 2 참조 명령 나열(122)을 가짐으로써, 1차 회복에서 적어도 최저한의 연산 처리에 필요한 일부의 논리 회로 블록(103)을 선택하여 데이터를 회복할 수 있고, 다른 부분의 논리 회로 블록(103)의 데이터의 회복은 2차 회복을 실시할 때 연산 처리와 동시에 실시할 수 있다.
그러므로, 연산부 기동 명령을 받은 후의 데이터의 회복(1차 회복)에 걸리는 시간을 단축할 수 있다. 따라서, 연산부 기동 명령을 받고 나서 실제로 연산부(102)에서 연산 처리할 때까지의 시간을 단축할 수 있으므로 프로세서(100)의 처리 속도의 향상을 도모할 수 있다.
백업/회복 제어부(106)의 명령을 받아 논리 회로 블록(103_1) 내지 논리 회로 블록(103_m) 각각은 비휘발 기억 블록(105)으로부터 휘발 기억 블록(104)에 데이터를 회복시킨다(단계(176)).
여기서, 예를 들어 휘발 기억 블록(104) 및 비휘발 기억 블록(105)이 도 2c에 도시된 구조인 경우에는, 트랜지스터(113)에 제어 신호 S2로서 고전위가 공급되어 트랜지스터(112)의 온 상태 또는 오프 상태에 따른 전위를 휘발 기억 블록(104)의 데이터에 대응하는 전하가 유지되는 노드에 공급할 수 있다. 그러므로, 논리 회로 블록(103_1) 내지 논리 회로 블록(103_m)에서 비휘발 기억 블록(105)으로부터 휘발 기억 블록(104)에 데이터가 회복된다.
백업/회복 제어부(106)는 논리 회로 블록(103_1) 내지 논리 회로 블록(103_m)의 데이터 회복에 따라 상기 논리 회로 블록의 회복 완료 플래그를 플래그 기억부(107)에 기록한다(단계(177)).
다만, 논리 회로 블록(103_1) 내지 논리 회로 블록(103_m)의 회복 완료 플래그의 기록은 반드시 단계(176) 후에 실시하지 않아도 좋다. 예를 들어 단계(175)와 동시에 실시하여도 좋고, 단계(176)와 동시에 실시하여도 좋다.
논리 회로 블록(103_1) 내지 논리 회로 블록(103_m)의 데이터 회복이 완료된 후에 백업/회복 제어부(106)는 논리 회로 블록(103_1) 내지 논리 회로 블록(103_m)의 데이터 회복 완료 신호를 명령 해석부(101)로 송신한다(단계(178)). 이와 같이 1차 회복이 완료되고, 2차 회복이 시작된다.
마지막으로 도 8에 도시된 블록도와 도 12에 도시된 흐름도를 사용하여 2차 회복의 상세한 내용에 대하여 설명한다.
상기 논리 회로 블록(103_1) 내지 논리 회로 블록(103_m)의 데이터 회복 완료의 신호를 받아 명령 해석부(101)는 연산부 기동 명령 후에 프로세서(100) 외부로부터 받은 명령에 따라 연산부(102)의 논리 회로 블록(103_1) 내지 논리 회로 블록(103_m)에 연산 처리의 명령을 준다(단계(179a)).
단계(179a)와 동시에, 백업/회복 제어부(106)는 1차 회복에서 플래그 기억부(107)에 기록된 회복 완료 플래그에 따라 논리 회로 블록(103_m+1) 내지 논리 회로 블록(103_n)에 비휘발 기억 블록(105)으로부터 휘발 기억 블록(104)으로의 데이터 회복 명령을 준다(단계(179b)).
상기 명령 해석부(101)의 명령을 받아 상기 1차 회복에서 비휘발 기억 블록(105)으로부터 휘발 기억 블록(104)에 회복시킨 데이터를 사용하여 연산부(102)의 논리 회로 블록(103_1) 내지 논리 회로 블록(103_m)은 연산 처리를 실시한다(단계(180a)).
또한, 단계(180a)와 동시에, 백업/회복 제어부(106)의 명령을 받아 논리 회로 블록(103_m+1) 내지 논리 회로 블록(103_n) 각각은 비휘발 기억 블록(105)으로부터 휘발 기억 블록(104)에 데이터를 회복시킨다(단계(180b)).
여기서, 예를 들어 휘발 기억 블록(104) 및 비휘발 기억 블록(105)이 도 2c에 도시된 바와 같은 구조인 경우에는, 트랜지스터(113)에 제어 신호 S2로서 고전위가 공급되어 트랜지스터(112)의 온 상태 또는 오프 상태에 따른 전위를 휘발 기억 블록(104)의 데이터에 대응하는 전하가 유지되는 노드에 공급할 수 있다. 그러므로, 논리 회로 블록(103_m+1) 내지 논리 회로 블록(103_n)에서 비휘발 기억 블록(105)으로부터 휘발 기억 블록(104)에 데이터가 회복된다.
상술한 바와 같이, 1차 회복에 의하여 연산부(102)의 일부의 논리 회로 블록(103)의 데이터를 회복하고, 2차 회복에 의하여 연산부(102)의 다른 부분의 논리 회로 블록(103)의 데이터를 회복함으로써, 데이터의 회복이 분할되므로, 상기 데이터 회복에 필요한 전력도 분할된다. 그러므로, 연산부 기동 명령 후에 프로세서(100)의 소비 전력이 급격히 증대되는 것을 방지할 수 있다. 따라서, 데이터 회복에서의 소비 전력의 급격한 증대로 인한 순간적인 전압 강하와, 그것에 따라 발생되는 프로세서(100)의 오동작을 억제할 수 있다.
백업/회복 제어부(106)는 논리 회로 블록(103_m+1) 내지 논리 회로 블록(103_n)의 데이터 회복에 따라 상기 논리 회로 블록의 회복 완료 플래그를 플래그 기억부(107)에 기록한다(단계(181)).
다만, 논리 회로 블록(103_m+1) 내지 논리 회로 블록(103_n)의 회복 완료 플래그의 기록은 반드시 단계(180b) 후에 실시하지 않아도 좋다. 예를 들어 단계(180a) 또는 단계(180b)와 동시에 실시하여도 좋고, 단계(179a) 또는 단계(179b)와 동시에 실시하여도 좋다.
논리 회로 블록(103_m+1) 내지 논리 회로 블록(103_n)의 데이터 회복 및 상기 논리 회로 블록의 회복 완료 플래그의 기록이 종료되면 2차 회복이 완료된다.
다만, 상기 데이터 회복에서, 제 2 참조 명령 나열(122)에 따라 연산부 기동 명령을 프로세서(100)가 받고 나서 2차 회복 기간 동안 사용되지 않는다고 판단된 논리 회로 블록(103_m+1) 내지 논리 회로 블록(103_n)도 프로세서(100) 외부로부터 받은 명령에 따라서는 2차 회복 기간 동안에 연산 처리에 사용되는 경우가 있다. 즉 아직 데이터가 회복되지 않은 논리 회로 블록(103_m+1) 내지 논리 회로 블록(103_n) 중 어느 것을 사용한 연산 처리 명령을 받는 경우가 있다(단계(182)). 또한, 단계(182)와 다음 단계인 단계(183)는 도 8의 블록도에 도시하지 않았다.
상술한 바와 같이, 아직 데이터가 회복되지 않은 논리 회로 블록(103_m+1) 내지 논리 회로 블록(103_n) 중 어느 것을 사용한 연산 처리 명령을 받은 경우에는, 상기 논리 회로 블록(103)의 데이터가 회복될 때까지 상기 연산 처리를 대기시킨다(단계(183)). 또한, 더 바람직하게는 상기 논리 회로 블록(103)에서 비휘발 기억 블록(105)으로부터 휘발 기억 블록(104)에 우선적으로 데이터를 회복시킨다.
예를 들어 단계(180b)에서 논리 회로 블록(103_n)에서 데이터를 회복시키기 전에 프로세서(100) 외부로부터 논리 회로 블록(103_n)을 사용한 연산 처리 명령을 받은 경우에는, 논리 회로 블록(103_n)에서 데이터가 회복될 때까지 상기 연산 처리 를 대기시킨다. 또한, 더 바람직하게는, 상기 논리 회로 블록(103_n)에서 비휘발 기억 블록(105_n)으로부터 휘발 기억 블록(104_n)에 우선적으로 데이터를 회복시킨다.
상술한 바와 같이, 논리 회로 블록(103_m+1) 내지 논리 회로 블록(103_n)의 데이터의 회복에 따라 상기 논리 회로 블록의 회복 완료 플래그를 플래그 기억부(107)에 기록해 둠으로써 제 2 참조 명령 나열(122)과 다른 명령을 받은 경우에도, 상기 회복 완료 플래그와 비교함으로써 상기 명령에서 사용하는 논리 회로 블록(103)의 데이터 회복이 완료되었는지 여부를 용이하게 판단할 수 있다.
상술한 바와 같이, 논리 회로 블록(103_m+1) 내지 논리 회로 블록(103_n)의 데이터 회복이 완료되면, 2차 회복이 완료된다. 2차 회복이 완료된 후, 프로세서(100)는 외부로부터 받은 명령에 따라 연산부(102)를 사용하여 통상 연산 처리를 실시하는 통상 동작으로 이행된다.
또한, 본 실시형태에서는 1차 회복에서, 연산부(102)의 일부의 논리 회로 블록(103)에서 일제히 데이터를 회복하는 구성으로 하였지만, 이것에 한정되지 않고, 상기 연산부(102)의 일부의 논리 회로 블록(103)을 더 분할함으로써 1차 회복을 더 분할하여 실시하는 구성으로 하여도 좋다. 예를 들어 상기 논리 회로 블록(103_1) 내지 논리 회로 블록(103_m)을 2개로 분할하고 각각에 단계(175) 내지 단계(177)를 실시하는 구성으로 할 수도 있다. 이러한 구성으로 함으로써, 데이터의 회복에 필요한 전력도 더 분할된다. 따라서, 데이터의 회복에서 소비 전력의 급격한 증대로 인한 순간적인 전압 강하와, 그것에 따라 발생되는 프로세서(100)의 오동작을 더 억제할 수 있다.
상술한 바와 같이, 파워 게이팅 구동 방법을 사용함으로써 데이터의 백업 기간 및 회복 기간에 소비 전력이 급격히 증대되어 순간적인 전압 강하가 생기는 것을 방지하며 데이터의 백업 기간 및 회복 기간을 단축할 수 있다. 그러므로, 소비 전력의 저감이 도모된 파워 게이팅 구동 방법에서 프로세서의 오동작을 억제하며 프로세서의 처리 속도의 향상을 도모할 수 있다.
본 실시형태에 기재된 구성이나 방법 등은 다른 실시형태에 기재된 구성 및 방법 등과 적절히 조합하여 사용할 수 있다.
(실시형태 2)
본 실시형태에서는 상기 실시형태에 기재된 프로세서의 비휘발 기억 블록의 제작 방법의 일례에 대하여 도 13a 내지 도 17b를 사용하여 설명한다. 일례로서 도 2b에 도시된 비휘발 기억 블록(105)의 트랜지스터(110) 및 트랜지스터(112)의 제작 방법에 대하여 설명한다. 또한, 도 13a 내지 도 16b에서 A-B를 따른 단면도는 와이드 밴드 갭 반도체로서 산화물 반도체를 갖는 트랜지스터(110) 및 n채널형 트랜지스터(112)가 형성되는 영역의 단면도에 상당하고, C-D를 따른 단면도는 산화물 반도체막을 포함한 트랜지스터(110)의 드레인 전극(또는 소스 전극)과 n채널형 트랜지스터(112)의 게이트 전극이 접속되는 노드 FG의 단면도에 상당한다.
또한, 도 2b에 도시된 휘발 기억 블록(104)을 구성하는 트랜지스터는 트랜지스터(112)와 같은 재료 및 같은 방법으로 형성할 수 있다. 또한, 도 2c에 도시된 구조로 하는 경우에는, 트랜지스터(113)도 트랜지스터(112)와 같은 재료 및 같은 방법으로 형성할 수 있다.
우선, 도 13a에 도시된 바와 같이, p형 반도체 기판(201)에 소자 분리 영역(203)을 형성한다.
p형 반도체 기판(201)으로서는 p형 도전형을 갖는 단결정 실리콘 기판(실리콘 웨이퍼), 화합물 반도체 기판(SiC 기판, GaN 기판 등)을 사용할 수 있다.
또한, p형 반도체 기판(201)을 대신하여 SOI(Silicon On Insulator)기판으로서 경면(鏡面) 연마 웨이퍼에 산소 이온을 주입한 후 고온으로 가열함으로써 표면으로부터 일정한 깊이에 산화층을 형성시킴과 함께 표면층에 생긴 결함을 소멸(消滅)시켜 형성된 소위 SIMOX(Separation by IMplanted OXygen)기판이나, 수소 이온을 주입함으로써 형성된 미소 보이드가 가열 처리됨으로써 성장하는 것을 사용하여 반도체 기판을 벽개(劈開)하는 스마트 컷 법이나 ELTRAN법(Epitaxial Layer Transfer: Canon Inc.의 등록 상표) 등을 사용하여 형성한 SOI기판을 사용하여도 좋다.
소자 분리 영역(203)은 LOCOS(Local Oxidation of Silicon)법 또는 STI(Shallow Trench Isolation)법 등을 사용하여 형성한다.
또한, 동일 기판 위에 p채널형 트랜지스터를 형성하는 경우에는 p형 반도체 기판(201)의 일부에 n웰 영역을 형성하여도 좋다. n웰 영역은 인, 비소 등의 n형을 부여하는 불순물 원소를 첨가하여 형성된다.
또한, 여기서는 반도체 기판(201)으로서 p형 반도체 기판을 사용하는 예를 기재하였지만, n형 반도체 기판을 사용하여 p채널형 트랜지스터를 형성하여도 좋다. 이 경우에는 n형 반도체 기판에 p형을 부여하는 붕소 등의 불순물 원소가 첨가된 p웰 영역을 형성함으로써 동일 기판 위에 n채널형 트랜지스터를 형성하여도 좋다.
다음에, 도 13b에 도시된 바와 같이, 반도체 기판(201) 위에 게이트 절연막(207) 및 게이트 전극(209)을 형성한다.
반도체 기판(201) 표면을 가열 처리에 의하여 산화시켜 산화 실리콘막을 형성한다. 또는, 열 산화법에 의하여 산화 실리콘막을 형성한 후에 질화 처리에 의하여 산화 실리콘막 표면을 질화시킴으로써 산화 실리콘막과 산소 및 질소를 함유한 실리콘막(산화 질화 실리콘막)을 적층 구조로 형성한다. 다음에, 산화 실리콘막 또는 산화 질화 실리콘막의 일부를 선택적으로 에칭하여 게이트 절연막(207)을 형성한다. 또는, 두께가 5nm 내지 50nm인 산화 실리콘, 산화 질화 실리콘, 고유전율 물질(high-k 재료라고도 불림)인 탄탈 산화물, 산화 하프늄, 산화 하프늄실리케이트, 산화 지르코늄, 산화 알루미늄, 산화 티타늄 등의 금속 산화물, 또는 산화 란탄 등의 희토류 산화물 등을 CVD법이나 스퍼터링법 등을 사용하여 형성한 후, 일부를 선택적으로 에칭하여 게이트 절연막(207)을 형성한다.
게이트 전극(209)은 탄탈, 텅스텐, 티타늄, 몰리브덴, 크롬, 니오븀 등 중에서 선택된 금속, 이들 금속을 주성분으로 함유한 합금 재료, 또는 화합물 재료를 사용하여 형성하는 것이 바람직하다. 또한, 인 등의 불순물을 첨가한 다결정 실리콘을 사용할 수 있다. 또한, 금속 질화물막과 상기 금속막을 적층하여 게이트 전극(209)을 형성하여도 좋다. 금속 질화물로서는 질화 텅스텐, 질화 몰리브덴, 질화 티타늄을 사용할 수 있다. 금속 질화물막을 제공함으로써 금속막의 밀착성을 향상시킬 수 있어 박리를 방지할 수 있다.
스퍼터링법이나 CVD법 등을 사용하여 도전막을 형성한 후 상기 도전막의 일부를 선택적으로 에칭함으로써 게이트 전극(209)이 형성된다.
여기서는, 반도체 기판(201) 표면을 가열 처리에 의하여 산화시켜 산화 실리콘막을 형성하고, 상기 산화 실리콘막 위에 질화 탄탈막 및 텅스텐막이 적층된 도전막을 스퍼터링법에 의하여 형성한 후, 산화 실리콘막의 일부 및 도전막의 일부를 선택적으로 에칭하여 게이트 절연막(207) 및 게이트 전극(209)을 형성한다.
또한, 고집적화를 실현하기 위해서는 게이트 전극(209) 측면에 측벽 절연층을 가지지 않는 구성으로 하는 것이 바람직하다. 한편, 트랜지스터의 특성을 중요시하는 경우에는, 게이트 전극(209) 측면에 측벽 절연층을 형성할 수도 있다.
다음에, 도 13c에 도시된 바와 같이, 반도체 기판(201)에 n형을 부여하는 불순물 원소를 첨가하여 n형 불순물 영역(211a) 및 n형 불순물 영역(211b)을 형성한다. 또한, 동일 기판 위에 n웰 영역을 형성한 경우에는, 상기 영역에 p형을 부여하는 불순물 원소를 첨가하여 p형 불순물 영역을 형성한다. n형 불순물 영역(211a) 및 n형 불순물 영역(211b)에서의 n형을 부여하는 불순물 원소의 농도 및 p형 불순물 영역에서의 p형을 부여하는 불순물 원소의 농도는 1×1019atoms/cm3 이상 1×1021atoms/cm3 이하로 하는 것이 바람직하다. 이온 도핑법이나 이온 주입법 등을 적절히 사용하여 n형을 부여하는 불순물 원소 및 p형을 부여하는 불순물 원소를 각각 반도체 기판(201) 및 n웰 영역에 첨가한다.
또한, 게이트 전극(209) 측면에 측벽 절연층을 형성하는 경우에는, 상기 측벽 절연층과 중첩된 영역에 n형 불순물 영역(211a), n형 불순물 영역(211b), 및 p형 불순물 영역과 다른 불순물 농도를 갖는 불순물 영역을 형성할 수 있다.
다음에, 도 13d에 도시된 바와 같이, 반도체 기판(201), 소자 분리 영역(203), 게이트 절연막(207), 및 게이트 전극(209) 위에 스퍼터링법이나 CVD법 등에 의하여 절연막(215) 및 절연막(217)을 형성한다.
절연막(215) 및 절연막(217)은 산화 실리콘, 산화 질화 실리콘, 질화 산화 실리콘, 질화 실리콘, 산화 알루미늄, 산화 질화 알루미늄, 질화 산화 알루미늄, 질화 알루미늄 등을 사용하여 형성하면 좋고, 적층 구조 또는 단층 구조로 형성한다. 또한, 절연막(215)을 CVD법에 의하여 형성함으로써 절연막(215)의 수소 함유량이 높아진다. 이러한 절연막(215)을 사용하고 가열 처리하여 반도체 기판을 수소화시키고 수소에 의하여 댕글링 본드를 종단시킴으로써 상기 반도체 기판 내의 결함을 저감시킬 수 있다.
또한, 절연막(217)을 BPSG(borophosphosilicate glass) 등의 무기 재료 또는 폴리이미드나 아크릴 등의 유기 재료를 사용하여 형성함으로써 절연막(217)의 평탄성을 높일 수 있다.
절연막(215) 또는 절연막(217)을 형성한 후, n형 불순물 영역(211a), n형 불순물 영역(211b), 및 p형 불순물 영역에 첨가된 불순물 원소를 활성화시키기 위한 가열 처리를 실시한다.
상술한 공정을 거쳐 도 13d에 도시된 바와 같이, n채널형 트랜지스터(112)를 제작할 수 있다. 여기서, 트랜지스터(112)는 단결정 실리콘 등의 산화물 반도체와 다른 반도체를 사용하여 형성되므로, 충분한 고속 동작이 가능하다. 그러므로, 충분한 고속 액세스가 가능한 프로세서의 기억 블록을 형성할 수 있다.
다음에, 절연막(215) 및 절연막(217)의 일부를 선택적으로 에칭하여 개구부를 형성한다. 다음에, 개구부에 콘택트 플러그(219a) 및 콘택트 플러그(219b)를 형성한다. 대표적으로는 스퍼터링법, CVD법 등에 의하여 도전막을 형성한 후, CMP(Chemical Mechanical Polishing)법이나 에칭 등에 의하여 평탄화 처리를 실시하여 도전막의 불필요한 부분을 제거함으로써 도전막을 형성한다.
WF6 가스와 SiH4 가스를 사용하여 CVD법에 의하여 텅스텐 실리사이드를 형성하고 개구부를 메움으로써, 콘택트 플러그(219a) 및 콘택트 플러그(219b)가 되는 도전막이 형성된다.
다음에, 절연막(217), 콘택트 플러그(219a), 및 콘택트 플러그(219b) 위에 스퍼터링법이나 CVD법 등에 의하여 절연막을 형성한 후, 상기 절연막의 일부를 선택적으로 에칭하여 홈부를 갖는 절연막(221)을 형성한다. 다음에, 스퍼터링법, CVD법 등에 의하여 도전막을 형성한 후, CMP법이나 에칭 등에 의하여 평탄화 처리를 실시하여 상기 도전막의 불필요한 부분을 제거하여 배선(223a) 및 배선(223b)을 형성한다(도 14a 참조).
절연막(221)은 절연막(215)과 같은 재료를 사용하여 형성할 수 있다.
배선(223a) 및 배선(223b)으로서 알루미늄, 티타늄, 크롬, 니켈, 구리, 이트륨, 지르코늄, 몰리브덴, 은, 탄탈, 또는 텅스텐으로 이루어진 단일 금속 또는 이것을 주성분으로 함유한 합금을 단층 구조 또는 적층 구조로 형성하여 사용한다. 예를 들어 실리콘을 함유한 알루미늄막의 단층 구조, 알루미늄막 위에 티타늄막이 적층된 2층 구조, 텅스텐막 위에 티타늄막이 적층된 2층 구조, 구리-마그네슘-알루미늄 합금막 위에 구리막이 적층된 2층 구조, 티타늄막과 티타늄막 위의 알루미늄막과 알루미늄막 위의 티타늄막이 적층된 3층 구조 등이 있다. 또한, 산화 인듐, 산화 주석, 또는 산화 아연을 함유한 투명 도전 재료를 사용하여도 좋다.
다음에, 절연막(221), 배선(223a), 및 배선(223b) 위에 스퍼터링법이나 CVD법 등에 의하여 절연막(220)을 형성하고, 상기 절연막(220) 위에 스퍼터링법이나 CVD법 등에 의하여 절연막을 형성한 후, 상기 절연막의 일부를 선택적으로 에칭하여 홈부를 갖는 절연막(222)을 형성한다. 다음에, 스퍼터링법이나 CVD법 등에 의하여 도전막을 형성한 후 CMP법이나 에칭 등에 의하여 평탄화 처리를 실시하고 상기 도전막의 불필요한 부분을 제거하여 전극(224)을 형성한다(도 14b 참조).
여기서, 절연막(220) 및 절연막(222)은 절연막(215)과 같은 재료를 사용하여 형성할 수 있다. 다만, 절연막(220)은 절연막(222)에 대하여 높은 에칭 선택성을 갖는 재료로 하는 것이 바람직하다.
여기서, 전극(224)은 후술하는 트랜지스터(110)의 백 게이트 전극으로서 기능하는 전극이다. 이러한 전극(224)을 제공함으로써 트랜지스터(110)의 문턱 전압을 제어할 수 있다. 전극(224)은 전기적으로 절연된 부유 상태라도 좋고, 전위가 공급되는 상태라도 좋다. 트랜지스터(110)의 문턱 전압의 제어에 따라 적절히 설정할 수 있다. 또한, 전극(224)의 재료는 후술하는 게이트 전극(233)과 같은 재료를 사용할 수 있다.
또한, 본 실시형태에서는 전극(224)이 배선(223a) 및 배선(223b) 위에 제공된 구성으로 하였지만, 이것에 한정되지 않고, 예를 들어 전극(224)을 배선(223a) 및 배선(223b)과 같은 도전층으로 형성되는 구성으로 하여도 좋다.
평탄화된 절연막(222) 및 전극(224)을 사용함으로써, 이후에 형성하는 산화물 반도체막을 포함한 트랜지스터에서의 전기 특성의 편차를 저감시킬 수 있다. 또한, 산화물 반도체막을 포함한 트랜지스터를 높은 수율로 형성할 수 있다.
다음에, 가열 처리 또는 플라즈마 처리에 의하여 절연막(221), 배선(223a), 배선(223b), 절연막(220), 절연막(222), 및 전극(224)에 포함되는 수소를 이탈시키는 것이 바람직하다. 결과적으로, 이후의 가열 처리에 의하여 이후 형성되는 절연막 및 산화물 반도체막 내에 수소가 확산되는 것을 방지할 수 있다. 또한, 불활성 분위기, 감압 분위기, 또는 건조 공기 분위기하에서 100℃ 이상 기판의 변형점 미만으로 가열 처리한다. 또한, 플라즈마 처리는 희가스, 산소, 질소, 또는 산화 질소(아산화 질소, 일산화 질소, 이산화 질소 등)를 사용한다.
다음에, 절연막(222) 및 전극(224) 위에 스퍼터링법이나 CVD법 등에 의하여 절연막(225)을 형성한다. 절연막(225)은 산화 실리콘, 산화 질화 실리콘, 질화 산화 실리콘, 산화 갈륨, 산화 하프늄, 산화 이트륨, 산화 알루미늄, 산화 질화 알루미늄을 사용하여 단층 구조 또는 적층 구조로 형성된다. 또한, 절연막(225)은 가열됨으로써 산소의 일부가 이탈되는 산화 절연막을 사용하여 형성되는 것이 바람직하다. 가열됨으로써 산소의 일부가 이탈되는 산화 절연막으로서는 화학양론비를 만족하는 산소보다 많은 산소를 함유한 산화 절연막을 사용한다. 가열됨으로써 산소의 일부가 이탈되는 산화 절연막은 가열에 의하여 산소가 이탈되기 때문에 이후의 공정에서 실시되는 가열에 의하여 산화물 반도체막으로 산소를 확산시킬 수 있다.
또한, 절연막(225)을 적층 구조로 하는 경우에는, 아래 측의 절연막을 아래 층으로부터 확산되는 불순물의 혼입을 방지하는 배리어막으로서 기능하는 절연막으로 하는 것이 바람직하다. 특히, 반도체 기판(201)으로서 단결정 실리콘 기판, SOI 기판, 또는 실리콘 등의 반도체 소자가 제공된 기판 등을 사용하는 경우에는, 기판에 포함되는 수소 등이 확산되어 이후 형성되는 산화물 반도체막에 혼입되는 것을 방지할 수 있다. 이러한 절연막으로서 예를 들어 플라즈마 CVD법 또는 스퍼터링법 등을 사용하여 형성한 질화 실리콘막, 질화 산화 실리콘막, 또는 산화 알루미늄막 등을 사용할 수 있다.
또한, 절연막(225)은 CMP 처리 등에 의하여 평탄화시키는 것이 바람직하다. 절연막(225) 표면의 평균 면 거칠기(Ra)는 1nm 이하, 바람직하게는 0.3nm 이하, 더 바람직하게는 0.1nm 이하로 한다.
또한, 본 명세서 등에서 평균 면 거칠기(Ra)란 JISB0601:2001(ISO4287:1997)에 정의되어 있는 산술 평균 거칠기(Ra)를 곡면에 적용할 수 있도록 3차원으로 확장한 것이며, 기준면에서 지정면까지의 편차의 절대값을 평균한 값으로 표현된다.
측정 데이터가 나타내는 면인 지정면을 Z=F(X,Y)로 나타낼 때, 평균 면 거칠기(Ra)는 기준면에서 지정면까지의 편차의 절대값을 평균한 값으로 표현되고, 다음 수학식으로 계산할 수 있다.
Figure 112013025358977-pat00001
여기서, 지정면이란 거칠기 계측의 대상이 되는 면이며, 좌표(x1, y1, f(x1, y1)), (x1, y2, f(x1, y2)), (x2, y1, f(x2, y1)), (x2, y2, f(x2, y2))의 4지점을 연결하여 이루어진 사각형의 영역으로 하고, 지정면을 xy평면에 투영한 직사각형의 면적을 S0, 기준면의 높이(지정면의 평균 높이)를 Z0로 한다. 평균 면 거칠기(Ra)는 원자간력 현미경(AFM: Atomic Force Microscope)으로 측정할 수 있다.
상기 CMP 처리는 1회 실시하여도 좋고, 복수 횟수 실시하여도 좋다. 복수 횟수로 나누어 CMP 처리를 실시하는 경우에는, 높은 연마 레이트의 1차 연마를 실시한 후, 낮은 연마 레이트의 마무리 연마를 실시하는 것이 바람직하다. 이와 같이 연마 레이트가 상이한 연마를 조합함으로써 절연막(225) 표면의 평탄성을 더 향상시킬 수 있다.
또한, 절연막(225)을 평탄화시키는 처리로서는 플라즈마 처리를 사용할 수도 있다. 상기 플라즈마 처리는 진공 챔버에 불활성 가스 예를 들어 아르곤 가스 등의 희가스를 도입하고, 피처리면이 음극이 되도록 전계를 인가하여 실시한다. 상기 플라즈마 처리의 원리는 불활성 가스를 사용하는 점을 제외하면 플라즈마 드라이 에칭법과 동등하다. 즉 상기 플라즈마 처리는 피처리면에 불활성 가스 이온을 조사하여 스퍼터링 효과에 의하여 표면의 미세한 요철을 평탄화시키는 처리다. 그러므로, 상기 플라즈마 처리를 "역 스퍼터링 처리"라고 부를 수도 있다.
상기 플라즈마 처리가 실시될 때, 플라즈마 내에는 전자와 아르곤의 양이온이 존재하고, 아르곤의 양이온이 음극 방향으로 가속된다. 가속된 아르곤의 양이온은 피처리면을 스퍼터링한다. 이 때, 상기 피처리면의 볼록부가 우선적으로 스퍼터링된다. 피처리면에 스퍼터링된 입자는 피처리면의 다른 개소에 부착된다. 이 때, 상기 피처리면의 오목부에 우선적으로 부착된다. 이와 같이 볼록부를 감소시키고 오목부를 메움으로써 피처리면의 평탄성이 향상된다. 또한, 플라즈마 처리와 CMP 처리를 병용함으로써 절연막(225)의 평탄화를 더 도모할 수 있다.
또한, 상기 플라즈마 처리에 의하여 절연막(225) 표면에 부착된 산소, 수분, 유기물 등의 불순물을 스퍼터링 효과에 의하여 제거할 수도 있다.
또한, 산화물 반도체를 형성하기 전에 처리실의 가열 및 배기를 실시하여 처리실 내의 수소, 물, 수산기, 수소화물 등의 불순물을 제거해 두는 것이 바람직하다. 특히 처리실의 내벽에 흡착된 이들 불순물을 제거하는 것이 중요하다. 여기서, 가열 처리는 예를 들어 100℃ 이상 450℃ 이하로 실시하면 좋다. 또한, 처리실의 배기는 드라이 펌프 등의 저진공 펌프(rough vacuum pump)와, 스퍼터 이온 펌프, 터보 분자 펌프, 및 크라이오(cryo) 펌프 등의 고진공 펌프를 적절히 조합하여 실시하면 좋다. 터보 분자 펌프는 사이즈가 큰 분자의 배기가 우수한 한편, 수소나 물의 배기 능력이 낮다. 터보 분자 펌프에 물의 배기 능력이 높은 크라이오 펌프 또는 수소의 배기 능력이 높은 스퍼터 이온 펌프를 조합시키는 것이 유효적이다. 또한, 이 때, 불활성 가스를 도입시키면서 불순물을 제거하면, 배기만으로는 이탈되기 어려운 물 등의 이탈 속도를 더 향상시킬 수 있다. 산화물 반도체를 형성하기 전에 이와 같은 처리를 실시하여 처리실의 불순물을 제거함으로써, 산화물 반도체에 수소, 물, 수산기, 수소화물 등이 혼입되는 것을 저감시킬 수 있다.
또한, 스퍼터링 장치를 사용하여 산화물 반도체막을 형성하기 전에 스퍼터링 장치에 더미 기판을 반입하고 더미 기판 위에 산화물 반도체막을 형성함으로써 타깃 표면 또는 부착 방지판에 부착된 수소, 수분을 제거하는 공정을 실시하여도 좋다.
다음에, 절연막(225) 위에 스퍼터링법, 도포법, 인쇄법, 증착법, PCVD법, PLD법, ALD법, 또는 MBE법 등을 사용하여 산화물 반도체막(227)을 형성한다(도 14c 참조). 여기서는, 산화물 반도체막(227)으로서 스퍼터링법에 의하여 1nm 이상 50nm 이하, 바람직하게는 3nm 이상 20nm 이하의 두께로 산화물 반도체막을 형성한다. 산화물 반도체막(227)의 두께를 상기 두께로 함으로써, 트랜지스터의 미세화에 따라 발생할 우려가 있는 단채널 효과를 억제할 수 있다.
산화물 반도체막(227)에 사용하는 산화물 반도체로서는 적어도 인듐(In) 또는 아연(Zn)을 함유한 것이 바람직하다. 특히 In과 Zn을 함유한 것이 바람직하다. 또한, In과 Zn에 추가적으로 상기 산화물 반도체를 사용한 트랜지스터의 전기 특성의 편차를 저감시키기 위한 스테빌라이저로서 갈륨(Ga)을 갖는 것이 바람직하다. 또한, 스테빌라이저로서 주석(Sn)을 갖는 것이 바람직하다. 또한, 스테빌라이저로서 하프늄(Hf)을 갖는 것이 바람직하다.
또한, 다른 스테빌라이저로서 란타노이드인 란탄(La), 세륨(Ce), 프라세오디뮴(Pr), 네오디뮴(Nd), 사마륨(Sm), 유로퓸(Eu), 가돌리늄(Gd), 테르븀(Tb), 디스프로슘(Dy), 홀뮴(Ho), 에르븀(Er), 툴륨(Tm), 이테르븀(Yb), 루테튬(Lu) 중 임의의 1종 또는 복수 종류를 가져도 좋다.
예를 들어 산화물 반도체로서 산화 인듐, 산화 주석, 산화 아연, In-Zn 산화물, Sn-Zn 산화물, Zn-Mg 산화물, Sn-Mg 산화물, In-Mg 산화물, In-Ga 산화물, In-Ga-Zn 산화물(IGZO라고도 표기함), In-Sn-Zn 산화물, Sn-Ga-Zn 산화물, In-Hf-Zn 산화물, In-La-Zn 산화물, In-Ce-Zn 산화물, In-Pr-Zn 산화물, In-Nd-Zn 산화물, In-Sm-Zn 산화물, In-Eu-Zn 산화물, In-Gd-Zn 산화물, In-Tb-Zn 산화물, In-Dy-Zn 산화물, In-Ho-Zn 산화물, In-Er-Zn 산화물, In-Tm-Zn 산화물, In-Yb-Zn 산화물, In-Lu-Zn 산화물, In-Sn-Ga-Zn 산화물, In-Hf-Ga-Zn 산화물, In-Sn-Hf-Zn 산화물을 사용할 수 있다. 또한, 상기 산화물 반도체에 산화 실리콘을 포함시켜도 좋다. 여기서, 예를 들어 In-Ga-Zn 산화물이란 인듐(In), 갈륨(Ga), 아연(Zn)을 주성분으로 함유한 산화물을 뜻하고, In, Ga, 및 Zn의 비율은 불문한다. 또한, In, Ga, 및 Zn 외의 금속 원소가 들어 있어도 좋다. 이때, 상기 산화물 반도체에서 화학양론비보다 산소를 과잉으로 하면 바람직하다. 산소를 과잉으로 함으로써 산화물 반도체막의 산소 결손에 기인한 캐리어의 발생을 억제할 수 있다.
또한, 산화물 반도체로서 InMO3(ZnO)m(m>0이고 m은 정수가 아님)으로 표기되는 재료를 사용하여도 좋다. 또한, M은 Ga, Fe, Mn, 및 Co 중에서 선택된 하나의 금속 원소 또는 복수의 금속 원소를 나타낸다. 또한, 산화물 반도체로서 In2SnO5(ZnO)n(n>0이고 n은 정수임)으로 표기되는 재료를 사용하여도 좋다.
또한, 산화물 반도체막(227)에서 알칼리 금속 또는 알칼리 토금속의 농도는 1×1018atoms/cm3 이하, 더 바람직하게는 2×1016atoms/cm3 이하인 것이 바람직하다. 알칼리 금속 및 알칼리 토금속이 산화물 반도체와 결합하면 캐리어가 발생되는 경우가 있어 트랜지스터의 오프 전류의 상승의 원인이 되기 때문이다.
또한, 산화물 반도체막(227)에는 5×1018atoms/cm3 이하의 질소가 포함되어도 좋다.
또한, 산화물 반도체막(227)에 사용할 수 있는 산화물 반도체는 실리콘 반도체보다 밴드 갭이 넓고, 진성 캐리어 밀도가 실리콘보다 낮은 와이드 밴드 갭 반도체로 한다. 예를 들어 상기 와이드 밴드 갭 반도체의 밴드 갭은 2.5eV 이상 4eV 이하, 더 바람직하게는 3eV 이상 3.8eV 이하로 하면 좋다. 이와 같이, 에너지 갭이 넓은 산화물 반도체를 사용함으로써 트랜지스터의 오프 전류를 저감시킬 수 있다.
산화물 반도체막(227)은 단결정 구조라도 좋고, 비단결정 구조라도 좋다. 후자의 경우, 비정질 구조라도 좋고 다결정 구조라도 좋다. 또한, 비정질 중에 결정성을 갖는 부분을 포함하는 구조라도 좋고 비(非)비정질 구조라도 좋다.
비정질 상태의 산화물 반도체는 비교적 용이하게 평탄한 표면을 얻을 수 있기 때문에, 이것을 사용하여 트랜지스터를 제작하면 계면 산란을 저감시킬 수 있고 비교적 용이하게 비교적 높은 이동도를 얻을 수 있다.
또한, 결정성을 갖는 산화물 반도체에서는 벌크 내 결함을 더 저감시킬 수 있고, 표면의 평탄성을 높이면 비정질 상태의 산화물 반도체 이상의 이동도를 얻을 수 있다. 표면의 평탄성을 높이기 위해서는 평탄한 표면 위에 산화물 반도체를 형성하는 것이 바람직하며, 상술한 바와 같이, 절연막(225) 표면의 평균 면 거칠기(Ra)를 1nm 이하, 바람직하게는 0.3nm 이하, 더 바람직하게는 0.1nm 이하로 하고, 그 위에 산화물 반도체막(227)을 형성하는 것이 바람직하다.
여기서는, 산화물 반도체막(227)을 스퍼터링법에 의하여 형성한다. 타깃으로서는 상기 산화물에 대응한 것을 사용한다.
산화물 반도체로서 In-Ga-Zn-O계 재료를 사용하는 경우에는, 타깃은 상기 산화물 반도체막(227)의 재료 및 그 조성에 맞추어 적절히 설정하면 좋다. 예를 들어 In:Ga:Zn=1:1:1, In:Ga:Zn=1:3:2, In:Ga:Zn=3:1:2, 또는 In:Ga:Zn=2:1:3의 원자수비의 In-Ga-Zn계 산화물이나 그 조성의 근방의 산화물을 타깃으로서 사용하면 좋다. 다만, 타깃은 이들 재료 및 조성에 한정되지 않는다.
그러나, 이들에 한정되지 않고, 필요로 하는 반도체 특성(이동도, 문턱값, 편차 등)에 따라 적절한 조성을 갖는 것을 사용하면 좋다. 또한, 필요로 하는 반도체 특성을 얻기 위하여 캐리어 농도나 불순물 농도, 결함 밀도, 금속 원소와 산소의 원자수비, 원자간 거리, 밀도 등을 적절한 것으로 하는 것이 바람직하다. 또한, 조성을 비롯한 이들 조건이 서로 다른 산화물 반도체막을 적층시키는 구성으로 하여도 좋고, 채널 형성 영역과 소스 영역 및 드레인 영역에 적절히 제공하는 구성으로 하여도 좋다.
또한, 스퍼터링 가스는 희가스(대표적으로는 아르곤) 분위기, 산소 분위기, 희가스와 산소의 혼합 가스를 적절히 사용한다. 또한, 희가스 및 산소의 혼합 가스인 경우에는, 희가스에 대한 산소의 비율을 높게 하는 것이 바람직하다. 또한, 수소, 물, 수산기, 수소화물 등이 산화물 반도체막에 혼입되는 것을 방지하기 위하여 스퍼터링 가스로서 수소, 물, 수산기, 수소화물 등의 불순물이 충분히 제거된 고순도 가스를 사용한 분위기로 하는 것이 바람직하다.
스퍼터링법에서 플라즈마를 발생시키기 위한 전원 장치는 RF 전원 장치, AC 전원 장치, DC 전원 장치 등을 적절히 사용할 수 있다.
또한, 산화물 반도체막을 형성하는 처리실은 누설률(leakage rate)을 1×10-10Pa·m3/초 이하로 하는 것이 바람직하고, 이로써 스퍼터링법에 의하여 막을 형성할 때 막 내에 불순물이 혼입되는 것을 저감시킬 수 있다. 이와 같이 산화물 반도체막의 형성 공정에서 더 바람직하게는 산화 절연막의 형성 공정에서 처리실의 압력이나 처리실의 누설률 등을 제어하여 불순물의 혼입을 최대한 억제함으로써 산화물 반도체막에 수소를 함유한 불순물이 혼입되는 것을 저감시킬 수 있다. 또한, 산화 절연막으로부터 산화물 반도체막에 수소 등의 불순물의 확산되는 것을 저감시킬 수 있다.
또한, 산화물 반도체막(227)으로서 결정 부분을 갖는 CAAC-OS(C Axis Aligned Crystalline Oxide Semiconductor)막을 사용하여도 좋다.
산화물 반도체막(227)은 예를 들어 비단결정을 가져도 좋다. 비단결정은 예를 들어 CAAC(C Axis Aligned Crystal), 다결정, 미결정, 비정질을 갖는다. 비정질은 미결정, CAAC보다 결함 준위 밀도가 높다. 또한, 미결정은 CAAC보다 결함 준위 밀도가 높다. 또한, CAAC를 갖는 산화물 반도체를 CAAC-OS(C Axis Aligned Crystalline Oxide Semiconductor)라고 부른다.
또한, 산화물 반도체막(227)은 예를 들어 CAAC-OS를 가져도 좋다. CAAC-OS는 예를 들어 c축 배향되고, a축 또는/및 b축은 거시적으로 보면 정렬되어 있지 않다.
산화물 반도체막(227)은 예를 들어 미결정을 가져도 좋다. 또한, 미결정을 갖는 산화물 반도체를 미결정 산화물 반도체라고 부른다. 미결정 산화물 반도체막은 예를 들어 1nm 이상 10nm 미만의 사이즈의 미결정(나노 결정이라고도 함)을 막 내에 갖는다.
산화물 반도체막(227)은 예를 들어 비정질을 가져도 좋다. 또한, 비정질을 갖는 산화물 반도체를 비정질 산화물 반도체라고 부른다. 비정질 산화물 반도체막은 예를 들어 원자 배열이 무질서하고 결정 성분을 갖지 않는다. 또는, 비정질 산화물 반도체막은 예를 들어 완전한 비정질이고 결정부를 갖지 않는다.
또한, 산화물 반도체막(227)이 CAAC-OS, 미결정 산화물 반도체, 비정질 산화물 반도체의 혼합막이라도 좋다. 혼합막은 예를 들어 비정질 산화물 반도체의 영역과, 미결정 산화물 반도체의 영역과, CAAC-OS의 영역을 갖는다. 또한, 혼합막은 예를 들어 비정질 산화물 반도체의 영역, 미결정 산화물 반도체의 영역, 및 CAAC-OS의 영역의 적층 구조를 가져도 좋다.
또한, 산화물 반도체막(227)은 예를 들어 단결정을 가져도 좋다.
산화물 반도체막(227)은 복수의 결정부를 갖고, 상기 결정부의 c축이 피형성면의 법선 벡터 또는 표면의 법선 벡터에 평행한 방향으로 정렬되어 있는 것이 바람직하다. 또한, 상이한 결정부들 사이에서 a축 및 b축의 방향이 각각 상이하여도 좋다. 이와 같은 산화물 반도체막의 일례로서는 CAAC-OS막이 있다.
CAAC-OS막에 포함되는 결정부는 하나의 변이 100nm 미만인 입방체 내에 들어가는 크기인 경우가 많다. 또한, 투과형 전자 현미경(TEM: Transmission Electron Microscope)에 의한 관찰상에서는 CAAC-OS막에 포함되는 비정질부와 결정부의 경계, 결정부와 결정부의 경계는 명확하지 않다. 또한, TEM에 의하여 CAAC-OS막에 명확한 입계(그레인 바운더리라고도 함)는 확인되지 않는다. 그래서, CAAC-OS막은 입계에 기인한 전자 이동도의 저하가 억제된다.
CAAC-OS막에 포함되는 결정부는 예를 들어 c축이 CAAC-OS막의 피형성면의 법선 벡터 또는 표면의 법선 벡터에 평행한 방향을 향하도록 정렬되고, 또 ab면에 수직인 방향에서 볼 때 금속 원자가 삼각형 또는 육각형으로 배열하며, c축에 수직인 방향에서 볼 때 금속 원자가 층상 또는 금속 원자와 산소 원자가 층상으로 배열되어 있다. 또한, 상이한 결정부들 사이에서 a축 및 b축의 방향이 각각 상이하여도 좋다. 본 명세서에서 단순히 "수직"이라고 기재한 경우에는 80° 이상 100° 이하의 범위 바람직하게는 85° 이상 95° 이하의 범위도 포함되는 것으로 한다. 또한, 단순히 "평행"이라고 기재한 경우에는 -10° 이상 10° 이하의 범위 바람직하게는 -5° 이상 5° 이하의 범위도 포함되는 것으로 한다.
또한, CAAC-OS막에서 결정부의 분포가 균일하지 않아도 좋다. 예를 들어 CAAC-OS막의 형성 과정에서 산화물 반도체막의 표면 측으로부터 결정 성장시키는 경우에는, 피형성면 근방보다 표면 근방에서 결정부가 차지하는 비율이 높은 경우가 있다. 또한, CAAC-OS막에 불순물을 첨가함으로써 상기 불순물 첨가 영역에서 결정부가 비정질화되는 경우도 있다.
CAAC-OS막에 포함되는 결정부의 c축은 CAAC-OS막의 피형성면의 법선 벡터 또는 표면의 법선 벡터에 평행한 방향을 향하도록 정렬되기 때문에, CAAC-OS막의 형상(피형성면의 단면 형상 또는 표면의 단면 형상)에 따라서는 서로 다른 방향을 향하는 경우가 있다. 또한, 결정부의 c축의 방향은 CAAC-OS막이 형성되었을 때의 피형성면의 법선 벡터 또는 표면의 법선 벡터에 평행한 방향이 되도록 정렬된다. 또한, 성막에 의하여 또는 성막 후에 가열 처리 등의 결정화 처리에 의하여 결정부가 형성된다.
CAAC-OS막을 사용한 트랜지스터는 가시광이나 자외광의 조사에 기인한 전기 특성의 변동이 작다. 따라서, 상기 트랜지스터는 신뢰성이 높다.
또한, 산화물 반도체막을 구성하는 산소의 일부는 질소로 치환되어도 좋다.
또한, CAAC-OS와 같이 결정부를 갖는 산화물 반도체는 벌크 내 결함을 더 저감시킬 수 있기 때문에, 표면의 평탄성을 높이면 비정질 상태의 산화물 반도체 이상의 이동도를 얻을 수 있다. 표면의 평탄성을 높이기 위해서는 평탄한 표면 위에 산화물 반도체를 형성하는 것이 바람직하고, 구체적으로 말하면, 평균 면 거칠기(Ra)가 1nm 이하, 바람직하게는 0.3nm 이하, 더 바람직하게는 0.1nm 이하의 표면 위에 형성하면 좋다.
산화물 반도체막(227)을 CAAC-OS로 하는 경우에는, 산화물 반도체막(227)을 성막할 때 기판 온도가 200℃보다 높고 700℃ 이하, 바람직하게는 300℃보다 높고 500℃ 이하, 더 바람직하게는 400℃ 이상 450℃ 이하가 되도록 기판을 가열한다. 이와 같이, 기판을 가열하면서 산화물 반도체막(227)을 형성함으로써, 산화물 반도체막(227)을 CAAC-OS로 할 수 있다.
또한, 상술한 온도 범위에서 가열하면서, 1원자층 이상 10nm 이하, 바람직하게는 2nm 이상 5nm 이하의 얇은 막 두께의 제 1 산화물 반도체막을 형성한 후, 같은 방법으로 가열하면서 더 두꺼운 막 두께를 갖는 제 2 산화물 반도체막을 형성하고, 제 1 산화물 반도체막과 제 2 산화물 반도체막을 적층하여 CAAC-OS를 포함한 산화물 반도체막(227)을 형성하여도 좋다.
또한, 산화물 반도체막(227)을 비정질 구조로 하는 경우에는, 산화물 반도체막(227)을 형성할 때 기판을 가열하지 않거나 또는 기판 온도를 200℃ 미만 더 바람직하게는 180℃ 미만으로 하여 기판을 가열한다. 이와 같이 산화물 반도체막(227)을 성막함으로써, 산화물 반도체막(227)을 비정질 구조로 할 수 있다.
또한, 상술한 방법으로 산화물 반도체막을 비정질 구조로 하여 성막한 후, 250℃ 이상 700℃ 이하, 바람직하게는 400℃ 이상, 더 바람직하게는 500℃ 이상, 더욱 바람직하게는 550℃ 이상의 온도로 가열 처리하여 상기 비정질 구조의 산화물 반도체막의 적어도 일부를 결정화하여 CAAC-OS를 포함한 산화물 반도체막(227)을 형성하여도 좋다. 또한, 상기 가열 처리는 불활성 가스 분위기하에서 실시할 수 있다. 불활성 가스 분위기로서는 질소 또는 희가스(헬륨, 네온, 아르곤 등)를 주성분으로 포함한 분위기이며, 물, 수소 등이 포함되지 않는 분위기를 적용하는 것이 바람직하다. 예를 들어 가열 처리 장치에 도입하는 질소나, 헬륨, 네온, 아르곤 등의 희가스의 순도를 6N(99.9999％) 이상, 바람직하게는 7N(99.99999％) 이상(즉 불순물 농도가 1ppm 이하, 바람직하게는 0.1ppm 이하)으로 한다. 또한, 상기 가열 처리는 후술하는 탈수화 또는 탈수소화를 위한 가열 처리 등으로 겸하는 것도 가능하다.
상술한 방법에서는 막을 형성할 때의 기판 가열 온도가 높을수록 얻을 수 있는 산화물 반도체막(227)의 불순물 농도는 낮게 된다. 또한, 산화물 반도체막(227) 내의 원자 배열이 정렬되고 고밀도화되기 때문에 다결정 또는 CAAC-OS가 형성되기 쉬워진다. 또한, 산소 가스 분위기하에서 막을 형성하는 것도 희가스 등의 불필요한 원자가 포함되지 않기 때문에 다결정 또는 CAAC-OS가 형성되기 쉬워진다. 다만, 산소 가스와 희가스의 혼합 분위기로 하여도 좋고, 이 경우에는, 산소 가스 비율이 30vol.% 이상, 바람직하게는 50vol.% 이상， 더 바람직하게는 80vol.% 이상으로 한다.
산화물 반도체막(227)을 형성한 후, 산화물 반도체막(227)에 가열 처리(제 1 가열 처리)를 실시하여도 좋다. 가열 처리함으로써, 산화물 반도체막(227) 내에 포함되는 수소 원자를 함유한 물질을 더 제거함으로써, 산화물 반도체막(227)의 구조를 가지런하게 하고, 에너지 갭 중의 결함 준위를 저감시킬 수 있다. 상기 가열 처리는 불활성 가스 분위기하에서 실시하고, 가열 처리의 온도는 300℃ 이상 700℃ 이하, 바람직하게는 450℃ 이상 600℃ 이하로 하고, 기판이 변형점을 갖는 경우에는 기판의 변형점 미만으로 한다. 불활성 가스 분위기로서는 질소 또는 희가스(헬륨, 네온, 아르곤 등)를 주성분으로 함유한 분위기이고, 물, 수소 등이 포함되지 않은 분위기를 적용하는 것이 바람직하다. 예를 들어 가열 처리 장치에 도입하는 질소나, 헬륨, 네온, 아르곤 등의 희가스의 순도를 6N(99.9999%) 이상, 바람직하게는 7N(99.99999%) 이상(즉 불순물 농도가 1ppm 이하, 바람직하게는 0.1ppm 이하)으로 한다.
상기 가열 처리는 예를 들어 저항 발열체 등을 사용한 전기로(電氣爐)에 반도체 기판(201)을 도입하고 질소 분위기하에서 450℃로 1시간 동안 실시할 수 있다.
또한, 가열 처리 장치는 전기로에 한정되지 않고, 가열된 가스 등의 매체로부터의 열 전도 또는 열 복사에 의하여 피처리물을 가열하는 장치를 사용하여도 좋다. 예를 들어 LRTA(Lamp Rapid Thermal Annealing) 장치, GRTA(Gas Rapid Thermal Annealing) 장치 등의 RTA(Rapid Thermal Annealing) 장치를 사용할 수 있다. LRTA 장치는 할로겐 램프, 메탈 할라이드 램프, 크세논 아크 램프, 카본 아크 램프, 고압 나트륨 램프, 고압 수은 램프 등의 램프로부터 발해지는 빛(전자기파)의 복사에 의하여 피처리물을 가열하는 장치다. GRTA 장치는 고온 가스를 사용하여 가열 처리를 실시하는 장치다. 가스로서는 아르곤 등의 희가스 또는 질소와 같은 가열 처리에 의하여 피처리물과 반응하지 않는 불활성 기체가 사용된다. 또한, 가열 처리 장치로서 GRTA 장치를 사용하는 경우에는 가열 처리 시간이 짧기 때문에 650℃ 내지 700℃의 고온으로 가열한 불활성 가스 분위기하에서 기판을 가열하여도 좋다.
또한, 상기 가열 처리에 의하여 산화물 반도체막(227)을 가열한 후 같은 노(爐)에 고순도 산소 가스, 고순도 N2O 가스, 또는 초건조 공기(CRDS(캐비티 링다운 레이저 분광법(Cavity Ring Down laser Spectroscopy)) 방식의 노점 측정기를 사용하여 측정한 경우의 수분량을 20ppm(노점 환산으로 -55℃) 이하, 바람직하게는 1ppm 이하, 더 바람직하게는 10ppb 이하의 공기)로 하는 것이 바람직하다. 특히 상기 가스에는 물이나 수소 등이 함유되지 않는 것이 바람직하다. 또한, 같은 노에 도입하는 산소 가스 또는 N2O 가스의 순도를 6N 이상, 바람직하게는 7N 이상(즉 불순물 농도를 1ppm 이하, 바람직하게는 0.1ppm 이하)으로 하는 것이 바람직하다. 탈수화 또는 탈수소화 처리에 의한 불순물의 배제 공정에 의하여 산화물 반도체를 구성하는 주성분 재료 중 하나인 산소가 저감되지만, 산소 가스 또는 N2O 가스의 작용에 의하여 산소를 공급할 수 있다.
또한, 상술한 제 1 가열 처리는 수소나 물 등을 제거하는 효과가 있기 때문에 상기 가열 처리를 탈수화 또는 탈수소화 등이라고 부를 수도 있다. 상기 가열 처리는 예를 들어 산화물 반도체층을 섬 형상으로 가공하기 전, 게이트 절연막을 형성한 후 등의 타이밍에서 실시할 수도 있다. 또한, 이와 같은 탈수화 또는 탈수소화를 위한 가열 처리는 한번으로 한정되지 않고 복수 횟수 실시하여도 좋다.
다음에, 산화물 반도체막(227)의 일부를 선택적으로 에칭하여 전극(224)과 중첩되도록 산화물 반도체막(229)을 형성한다. 그리고, 산화물 반도체막(229) 위에 스퍼터링법이나 CVD법 등에 의하여 절연막(231)을 형성한다. 그리고, 절연막(231) 위에 게이트 전극(233)을 형성한다(도 15a 참조).
또한, μ파(예를 들어 주파수 2.45GHz)를 사용한 고밀도 플라즈마 CVD는 치밀하고 절연 내압이 높은 고품질의 절연층을 형성할 수 있으므로, 이후 게이트 절연막으로서 사용되는 절연막(231)의 형성에 사용하는 것이 바람직하다. 고순도화된 산화물 반도체와 고품질 게이트 절연막이 밀접함으로써, 계면 준위를 저감하여 계면 특성을 양호하게 할 수 있기 때문이다.
절연막(231)은 예를 들어 산화 실리콘, 산화 질화 실리콘, 질화 산화 실리콘, 질화 실리콘, 산화 알루미늄, 산화 하프늄, 산화 갈륨, 또는 Ga-Zn-O계 금속 산화물막 등을 사용하여 형성하면 좋고, 적층 구조 또는 단층 구조로 형성한다. 또한, 절연막(231)은 절연막(225)과 같이 가열됨으로써 산소가 이탈되는 산화 절연막을 사용하여도 좋다. 가열됨으로써 산소가 이탈되는 막을 절연막(231)에 사용함으로써, 산화물 반도체막(229)에 발생하는 산소 결손을 이후의 가열 처리에 의하여 수복(修復)할 수 있어 트랜지스터의 전기 특성의 열화를 억제할 수 있다.
또한, 절연막(231)으로서 하프늄 실리케이트(HfSiOx), 질소가 첨가된 하프늄 실리케이트(HfSixOyNz), 질소가 첨가된 하프늄 알루미네이트(HfAlxOyNz), 산화 하프늄, 산화 이트륨 등의 high-k 재료를 사용함으로써, 게이트 절연막의 두께를 얇게 하더라도 게이트 누설 전류를 저감시킬 수 있다.
절연막(231)의 두께는 10nm 이상 300nm 이하, 더 바람직하게는 5nm 이상 50nm 이하, 더 바람직하게는 10nm 이상 30nm 이하로 하면 좋다.
게이트 전극(233)은 알루미늄, 크롬, 구리, 탄탈, 티타늄, 몰리브덴, 텅스텐 중에서 선택된 금속 원소, 상술한 금속 원소를 성분으로 함유한 합금, 또는 상술한 금속 원소를 조합한 합금 등을 사용하여 형성할 수 있다. 또한, 망가니즈, 지르코늄 중 어느 하나 또는 양쪽 모두를 사용하여도 좋다. 또한, 게이트 전극(233)은 단층 구조로 하여도 좋고, 2층 이상의 적층 구조로 하여도 좋다. 예를 들어 실리콘을 함유한 알루미늄막의 단층 구조, 알루미늄막 위에 티타늄막을 적층하는 2층 구조, 질화 티타늄막 위에 티타늄막을 적층하는 2층 구조, 질화 티타늄막 위에 텅스텐막을 적층하는 2층 구조, 질화 탄탈막 위에 텅스텐막을 적층하는 2층 구조, 티타늄막, 알루미늄막, 티타늄막이 순차적으로 적층된 3층 구조 등이 있다. 또한, 티타늄, 탄탈, 텅스텐, 몰리브덴, 크롬, 네오디뮴, 스칸듐 중에서 선택된 하나의 원소 또는 복수의 원소와 알루미늄을 함유한 막, 합금막, 또는 질화막을 사용하여도 좋다.
또한, 게이트 전극(233)은 인듐 주석 산화물, 산화 텅스텐을 함유한 인듐 산화물, 산화 텅스텐을 함유한 인듐 아연 산화물, 산화 티타늄을 함유한 인듐 산화물, 산화 티타늄을 함유한 인듐 주석 산화물, 인듐 아연 산화물, 산화 실리콘이 첨가된 인듐 주석 산화물 등의 투광성을 갖는 도전성 재료를 사용하여 형성할 수도 있다. 또한, 상기 투광성을 갖는 도전성 재료와 상기 금속 원소의 적층 구조를 적용할 수도 있다.
게이트 전극(233)은 인쇄법 또는 잉크젯법에 의하여 형성된다. 또는, 스퍼터링법, CVD법, 증착법 등에 의하여 도전막을 형성한 후, 이 도전막의 일부를 선택적으로 에칭하여 형성된다.
또한, 게이트 전극(233)과 절연막(231) 사이에 절연막(231)과 접촉되는 재료층으로서 질소를 함유한 In-Ga-Zn-O막, 질소를 함유한 In-Sn-O막, 질소를 함유한 In-Ga-O막, 질소를 함유한 In-Zn-O막, 질소를 함유한 Sn-O막, 질소를 함유한 In-O막, 또는 금속 질화막(InN, ZnN 등)을 제공하는 것이 바람직하다. 이들 막은 5eV 이상, 바람직하게는 5.5eV 이상의 일 함수를 갖고, 트랜지스터의 문턱 전압을 양 방향으로 시프트할 수 있고, 소위 노멀리 오프의 스위칭 소자를 실현할 수 있다. 예를 들어 질소를 함유한 In-Ga-Zn-O막을 사용하는 경우, 적어도 산화물 반도체막(229)보다 높은 질소 농도, 구체적으로 말하면, 7at.% 이상의 질소를 함유한 In-Ga-Zn-O막을 사용한다.
이 후, 가열 처리를 실시하는 것이 바람직하다. 이 가열 처리에 의하여 절연막(225) 및 절연막(231)으로부터 산화물 반도체막(229)으로 산소를 확산시킴으로써, 산화물 반도체막(229)에 포함되는 산소 결함을 보전하여 산소 결함을 저감시킬 수 있다.
또한, 절연막(231)을 형성한 한 후에 불활성 가스 분위기하 또는 산소 분위기하에서 가열 처리(제 2 가열 처리)를 실시하여도 좋다. 가열 처리의 온도는 200℃ 이상 450℃ 이하로 하는 것이 바람직하고, 250℃ 이상 350℃ 이하로 하는 것이 더 바람직하다. 이와 같은 가열 처리를 실시함으로써 트랜지스터의 전기적 특성의 편차를 경감할 수 있다. 또한, 산화물 반도체막(229)과 접촉되는 절연막(231) 또는 절연막(225)이 산소를 함유한 경우, 산화물 반도체막(229)에 산소를 공급하여 산화물 반도체막(229)의 산소 결손을 보전할 수도 있다. 이와 같이, 상기 가열 처리는 산소를 공급하는 효과가 있기 때문에 "가(加)산화(가산소화)" 등이라고 부를 수도 있다.
또한, 본 실시형태에서는 절연막(231)을 형성한 후에 가산화를 위한 가열 처리를 실시하지만, 가산화를 위한 가열 처리의 타이밍은 이것에 한정되지 않고, 절연막(231)을 형성한 후에 적절히 실시하면 좋다.
상술한 바와 같이, 탈수화 또는 탈수소화를 위한 가열 처리에 의하여 산화물 반도체막(229) 내의 불순물을 저감시키고, 가산화를 위한 가열 처리에 의하여 산화물 반도체막(229)의 산소 결손을 보충함으로써, 산화물 반도체막(229)이 그 주성분 이외의 불순물을 가능한 한 포함하지 않고 고순도화될 수 있다.
다음에, 게이트 전극(233)을 마스크로서 사용하여 산화물 반도체막(229)에 도펀트를 첨가하는 처리를 실시한다. 결과적으로 도 15b에 도시된 바와 같이, 게이트 전극(233)에 덮이고 도펀트가 첨가되지 않는 제 1 영역(235a)과, 도펀트를 함유한 한 쌍의 제 2 영역(제 2 영역(235b) 및 제 2 영역(235c))을 형성한다. 게이트 전극(233)을 마스크로서 사용하여 도펀트를 첨가하기 때문에, 도펀트가 첨가되지 않은 제 1 영역(235a) 및 도펀트를 함유한 한 쌍의 제 2 영역(제 2 영역(235b) 및 제 2 영역(235c))을 자기 정합적으로 형성할 수 있다. 또한, 게이트 전극(233)과 중첩된 제 1 영역(235a)은 채널 영역으로서 기능한다. 또한, 도펀트를 함유한 한 쌍의 제 2 영역(제 2 영역(235b) 및 제 2 영역(235c))은 전계 완화 영역으로서 기능한다. 또한, 제 1 영역(235a) 및 도펀트를 함유한 한 쌍의 제 2 영역(제 2 영역(235b) 및 제 2 영역(235c))을 산화물 반도체막(235)이라고 기재하였다.
산화물 반도체막(229)의 제 1 영역(235a)은 수소 농도를 5×1018atoms/cm3 미만, 바람직하게는 1×1018atoms/cm3 이하, 더 바람직하게는 5×1017atoms/cm3 이하, 보다 더 바람직하게는 1×1016atoms/cm3 이하로 하는 것이 바람직하다. 산화물 반도체와 수소가 결합함으로써 수소의 일부가 도너가 되고 캐리어인 전자가 발생한다. 따라서, 산화물 반도체막(229)의 제 1 영역(235a) 내의 수소 농도를 저감시킴으로써, 문턱 전압아 음 방향으로 시프트되는 것을 저감시킬 수 있다.
도펀트를 함유한 한 쌍의 제 2 영역(제 2 영역(235b) 및 제 2 영역(235c))에 함유된 도펀트의 농도는 5×1018atoms/cm3 이상 1×1022atoms/cm3 이하, 바람직하게는 5×1018atoms/cm3 이상 5×1019atoms/cm3 미만으로 한다.
도펀트를 함유한 한 쌍의 제 2 영역(제 2 영역(235b) 및 제 2 영역(235c))은 도펀트를 함유하기 때문에, 캐리어 밀도 또는 결함을 증가시킬 수 있다. 그러므로, 도펀트를 함유하지 않은 제 1 영역(235a)보다 도전성을 높일 수 있다. 또한, 도펀트 농도를 지나치게 증가시키면 도펀트가 캐리어의 이동을 저해하므로 도펀트를 함유한 한 쌍의 제 2 영역(제 2 영역(235b) 및 제 2 영역(235c))의 도전성을 저하시키게 된다.
도펀트를 함유한 한 쌍의 제 2 영역(제 2 영역(235b) 및 제 2 영역(235c))은 도전율이 0.1S/cm 이상 1000S/cm 이하, 바람직하게는 10S/cm 이상 1000S/cm 이하로 하는 것이 바람직하다.
산화물 반도체막(229)이 도펀트를 함유한 한 쌍의 제 2 영역(제 2 영역(235b) 및 제 2 영역(235c))을 포함함으로써 채널 영역으로서 기능하는 제 1 영역(235a)의 단부에 가해지는 전계를 완화시킬 수 있다. 따라서, 트랜지스터의 단채널 효과를 억제할 수 있다.
산화물 반도체막(229)에 도펀트를 첨가하는 방법으로서 이온 도핑법 또는 이온 이온 임플랜테이션법을 사용할 수 있다. 또한, 첨가하는 도펀트로서 붕소, 질소, 인, 및 비소 중 적어도 하나를 사용할 수 있다. 또는, 도펀트로서 헬륨, 네온, 아르곤, 크립톤, 및 크세논 중 적어도 하나를 사용할 수 있다. 또는, 도펀트로서 수소가 있다. 또는, 도펀트로서 붕소, 질소, 인, 및 비소 중 적어도 하나와, 헬륨, 네온, 아르곤, 크립톤, 및 크세논 중 적어도 하나와, 수소를 적절히 조합하여도 좋다.
또한, 여기서는, 산화물 반도체막(229)이 절연막 등으로 덮인 상태로 산화물 반도체막(229)에 도펀트를 첨가하지만, 산화물 반도체막(229)이 노출된 상태로 도펀트를 첨가하여도 좋다.
또한, 상기 도펀트는 이온 도핑법 또는 이온 이온 임플랜테이션법 등 외의 방법으로도 첨가할 수 있다. 예를 들어 첨가하는 원소를 함유한 가스 분위기하에서 플라즈마를 발생시키고 피첨가물에 플라즈마 처리를 실시함으로써 도펀트를 첨가할 수 있다. 상기 플라즈마를 발생시키는 장치로서는 드라이 에칭 장치, CVD 장치, 고밀도 플라즈마 CVD 장치 등을 사용할 수 있다.
이 후, 가열 처리를 실시하여도 좋다. 상기 가열 처리의 온도는 대표적으로는 150℃ 이상 450℃ 이하, 바람직하게는 250℃ 이상 325℃ 이하로 한다. 또는, 온도를 250℃에서 325℃까지 서서히 상승시키면서 가열하여도 좋다.
상기 가열 처리에 의하여 도펀트를 함유한 한 쌍의 제 2 영역(제 2 영역(235b) 및 제 2 영역(235c))의 저항을 저감시킬 수 있다. 또한, 도펀트를 함유한 한 쌍의 제 2 영역(제 2 영역(235b) 및 제 2 영역(235c))이 상기 가열 처리에 의하여 결정 상태가 되어도 좋고 비정질 상태가 되어도 좋다.
다음에, 도 15c에 도시된 바와 같이, 게이트 전극(233) 측면의 측벽 절연막(237), 게이트 절연막(239), 전극(241a), 및 전극(241b)을 형성한다.
측벽 절연막(237)은 산화 실리콘, 산화 질화 실리콘, 질화 산화 실리콘, 질화 실리콘, 산화 알루미늄, 산화 질화 알루미늄, 질화 산화 알루미늄, 질화 알루미늄 등을 사용하여 형성하면 좋고, 적층 구조 또는 단층 구조로 형성한다. 또한, 측벽 절연막(237)으로서 절연막(225)과 같이 가열됨으로써 산소의 일부가 이탈되는 산화 절연막을 사용하여 형성하여도 좋다.
여기서, 측벽 절연막(237)의 형성 방법에 대하여 설명한다.
우선, 절연막(231) 및 게이트 전극(233) 위에 이후 측벽 절연막(237)이 되는 절연막을 형성한다. 절연막은 스퍼터링법이나 CVD법 등에 의하여 형성한다. 또한, 이 절연막의 두께는 특별히 한정되지 않지만, 게이트 전극(233)의 형상에 따른 피복성을 고려하여 적절히 선택하면 좋다.
다음에, 절연막을 에칭함으로써 측벽 절연막(237)을 형성한다. 이 에칭은 이방성이 높은 에칭이며, 절연막에 이방성이 높은 에칭 공정을 실시함으로써 자기 정합적으로 측벽 절연막(237)을 형성할 수 있다.
또한, 도펀트를 함유한 한 쌍의 제 2 영역(제 2 영역(235b) 및 제 2 영역(235c))의 전계 완화 영역의 폭이 측벽 절연막(237)의 폭에 대응하고, 측벽 절연막(237)의 폭은 게이트 전극(233)의 두께에 대응하므로, 전계 완화 영역의 범위가 원하는 범위가 되도록 게이트 전극(233)의 두께를 결정하면 좋다.
또한, 측벽 절연막(237)이 형성될 때 이방성이 높은 에칭을 사용하여 절연막(231)을 에칭하여 산화물 반도체막(229)을 노출시킴으로써 게이트 절연막(239)을 형성할 수 있다.
한 쌍의 전극(전극(241a) 및 전극(241b))은 배선(223a) 및 배선(223b)과 같은 재료를 적절히 사용하여 형성할 수 있다. 또한, 한 쌍의 전극(전극(241a) 및 전극(241b))은 배선으로서 기능시켜도 좋다.
한 쌍의 전극(전극(241a) 및 전극(241b))은 인쇄법 또는 잉크젯법을 사용하여 형성된다. 또는, 스퍼터링법, CVD법, 증착법 등으로 도전막을 형성한 후, 그 도전막의 일부를 선택적으로 에칭하여 한 쌍의 전극(전극(241a) 및 전극(241b))을 형성한다.
한 쌍의 전극(전극(241a) 및 전극(241b))은 측벽 절연막(237) 및 게이트 절연막(239)의 측면과 접촉되도록 형성되는 것이 바람직하다. 즉 트랜지스터의 한 쌍의 전극(전극(241a) 및 전극(241b))의 단부가 측벽 절연막(237) 위에 위치하고, 산화물 반도체막(229)에서 도펀트를 함유한 한 쌍의 제 2 영역(제 2 영역(235b) 및 제 2 영역(235c))의 노출부가 전체적으로 덮이는 것이 바람직하다. 결과적으로 도펀트를 함유한 한 쌍의 제 2 영역(제 2 영역(235b) 및 제 2 영역(235c))에서 한 쌍의 전극(전극(241a) 및 전극(241b))과 접촉되는 영역이 소스 영역 및 드레인 영역으로서 기능하고, 측벽 절연막(237) 및 게이트 절연막(239)과 중첩되는 영역이 전계 완화 영역으로서 기능한다. 또한, 측벽 절연막(237)의 길이에 의하여 전계 완화 영역의 폭을 제어할 수 있으므로, 한 쌍의 전극(전극(241a) 및 전극(241b))을 형성하기 위한 마스크 맞춤의 정밀도를 낮출 수 있다. 따라서, 복수의 트랜지스터의 편차를 저감시킬 수 있다.
또한, 본 실시형태에서는 게이트 전극(233)의 측면과 접촉되어 측벽 절연막(237)을 제공하였지만, 본 발명은 이것에 한정되지 않고, 측벽 절연막(237)을 제공하지 않는 구성으로 할 수도 있다. 또한, 본 실시형태에서는 한 쌍의 제 2 영역(제 2 영역(235b) 및 제 2 영역(235c))을 형성한 후에 측벽 절연막(237)을 제공하였지만, 본 발명은 이것에 한정되지 않고, 측벽 절연막(237)을 제공한 후에 한 쌍의 제 2 영역(제 2 영역(235b) 및 제 2 영역(235c))을 형성하여도 좋다. 이러한 구성으로 함으로써, 제 1 영역(235a)을 측벽 절연막(237)과 중첩되는 영역까지 확대할 수 있다.
다음에, 도 16a에 도시된 바와 같이, 스퍼터링법, CVD법, 도포법, 인쇄법 등에 의하여 절연막(243) 및 절연막(245)을 형성한다.
절연막(243) 및 절연막(245)은 산화 실리콘, 산화 질화 실리콘, 질화 산화 실리콘, 질화 실리콘, 산화 알루미늄, 산화 질화 알루미늄, 질화 산화 알루미늄, 질화 알루미늄 등을 사용하여 형성하면 좋고, 적층 구조 또는 단층 구조로 형성한다. 또한, 절연막(245)으로서 산소가 외부로 확산되는 것을 방지하는 절연막을 사용함으로써, 절연막(243)으로부터 이탈되는 산소를 산화물 반도체막에 공급할 수 있다. 산소가 외부로 확산되는 것을 방지하는 절연막의 대표적인 예로서는 산화 알루미늄이나 산화 질화 알루미늄 등이 있다. 또한, 절연막(245)으로서 외부로부터 수소가 확산되는 것을 방지하는 절연막을 사용함으로써, 외부로부터 산화물 반도체막으로 수소가 확산되는 것을 저감시킬 수 있고, 산화물 반도체막의 결손을 저감시킬 수 있다. 외부로부터 수소가 확산되는 것을 방지하는 절연막의 대표적인 예로서는 질화 실리콘, 질화 산화 실리콘, 질화 알루미늄, 질화 산화 알루미늄 등이 있다. 또한, 절연막(243)을 가열에 의하여 산소의 일부가 이탈되는 산화 절연막, 산소가 외부로 확산되는 것을 방지하는 절연막, 및 산화 절연막의 3층 구조로 함으로써, 산화물 반도체막에 산소를 효율적으로 확산시킬 수 있고 산소가 외부로 이탈되는 것을 억제할 수 있으므로, 온도 및 습도가 높은 상태에서도 트랜지스터 특성의 변동을 저감시킬 수 있다.
상술한 공정을 거쳐 도 16a에 도시된 바와 같이 산화물 반도체막을 포함한 트랜지스터(110)를 제작할 수 있다.
상술한 바와 같이, 산화물 반도체막(229)은 수소 등의 불순물이 충분히 제거되고 충분한 산소가 공급되어 산소가 과포화 상태가 됨으로써 고순도화되는 것이 바람직하다. 구체적으로 말하면 산화물 반도체막(229)의 수소 농도를 5×1019atoms/cm3 이하, 바람직하게는 5×1018atoms/cm3 이하, 더 바람직하게는 5×1017atoms/cm3 이하로 한다. 또한, 상술한 산화물 반도체막(229) 내의 수소 농도는 2차 이온 질량 분석법(SIMS: Secondary Ion Mass Spectrometry)에 의하여 측정되는 것이다. 이와 같이, 수소 농도가 충분히 저감되어 고순도화되고, 충분한 산소가 공급됨으로써, 산소 결핍에 기인한 에너지 갭 중의 결함 준위가 저감된 산화물 반도체막(229)을 트랜지스터(110)에 사용함으로써 예를 들어 실온(25℃)에서의 오프 전류(여기서는, 단위 채널 폭(1μm)당의 값)는 100zA(1zA(젭토 암페어)는 1×10-21A) 이하, 바람직하게는 10zA 이하가 된다. 이와 같이 i형화(진성화) 또는 실질적으로 i형화된 산화물 반도체막(229)을 사용함으로써 매우 뛰어난 오프 전류 특성을 갖는 트랜지스터(110)를 얻을 수 있다.
또한, 본 실시형태에서는 트랜지스터(110)를 탑 게이트 구조로 하였지만, 본 발명은 이것에 한정되지 않고, 예를 들어 보텀 게이트 구조로 하여도 좋다. 또한, 본 실시형태에서 트랜지스터(110)는 한 쌍의 전극(전극(241a) 및 전극(241b))이 한 쌍의 제 2 영역(제 2 영역(235b) 및 제 2 영역(235c))의 상면의 적어도 일부와 접촉되는 구성으로 하였지만, 본 발명은 이것에 한정되지 않고, 예를 들어 한 쌍의 제 2 영역(제 2 영역(235b) 및 제 2 영역(235c))이 한 쌍의 전극(전극(241a) 및 전극(241b))의 적어도 일부와 접촉되는 구성으로 하여도 좋다.
다음에, 절연막(215), 절연막(217), 절연막(221), 절연막(225), 절연막(243), 및 절연막(245) 각각의 일부를 선택적으로 에칭하여 개구부를 형성함으로써, 게이트 전극(209), 전극(241a), 및 전극(241b) 각각의 일부를 노출시킨다. 다음에, 개구부에 도전막을 형성한 후, 그 도전막의 일부를 선택적으로 에칭함으로써, 전극(241b)과 접촉되는 배선(249) 및 전극(241a)과 접촉되는 배선(250)을 형성한다. 배선(249) 및 배선(250)은 콘택트 플러그(219a) 및 콘택트 플러그(219b)의 재료로서 기재한 재료를 적절히 사용하여 형성할 수 있다.
여기서, 배선(249)은 트랜지스터(110)의 드레인 전극과 트랜지스터(112)의 게이트 전극(209)을 전기적으로 접속시키는 노드 M1로서 기능한다. 또한, 배선(250)은 트랜지스터(110)의 소스 전극으로서 기능하고, 도 2b에 도시된 휘발 기억 블록(104)과 전기적으로 접속되어 있다. 또한, 도 2b에 도시된 용량 소자(111)를 제공하는 경우에는, 예를 들어 배선(250) 위에 절연막을 제공하고, 상기 절연막을 개재(介在)하여 배선(250)과 중첩된 도전막을 제공하면 좋다.
또한, 도 16b에서는 트랜지스터(110)의 드레인 전극과 트랜지스터(112)의 게이트 전극(209)을 배선(249)을 통하여 접속시키는 구성으로 하였지만, 본 실시형태의 구성은 이것에 한정되지 않는다. 예를 들어 트랜지스터(112) 위에 제공된 절연막 상면에 트랜지스터(112)의 게이트 전극의 상면이 노출되는 구조로 하고, 그 게이트 전극의 상면과 직접 접촉되도록 트랜지스터(110)의 소스 전극 또는 드레인 전극 중 하나를 제공하는 구성으로 하여도 좋다.
상술한 공정을 거쳐 트랜지스터(110) 및 트랜지스터(112)를 포함한 프로세서의 기억 블록을 제작할 수 있다.
여기서, 도 16b에 도시된 단면도에 대응하는 프로세서의 기억 블록의 평면도의 일례를 도 17a 및 도 17b에 도시하였다. 도 17a는 절연막(225)보다 아래에 위치하는 층의 구성 즉 트랜지스터(112)의 평면도를 도시한 것이고, 도 17b는 절연막(225)보다 위에 위치하는 층의 구성 즉 트랜지스터(110)의 평면도를 도시한 것이다. 또한, 도 17a 및 도 17b에서는 이해하기 쉽게 하기 위하여 도면의 일부의 구성(절연막(215) 등)을 생략하였다. 또한, 도 17a 및 도 17b에 도시된 1점 쇄선 A-B 및 1점 쇄선 C-D는 도 13a 내지 도 16b에 도시된 단면도에 대응한다.
도 17a 및 도 17b에 도시된 프로세서의 기억 블록에서는 도 16b에 도시된 바와 같이, 1점 쇄선 C-D에 따른 영역에서 트랜지스터(110)와 트랜지스터(112)가 전기적으로 접속되어 있다. 여기서, 트랜지스터(110)의 적어도 일부와 트랜지스터(112)의 적어도 일부가 중첩되어 제공된다. 더 바람직하게는 산화물 반도체막(235)의 적어도 일부와 n형 불순물 영역(211a) 또는 n형 불순물 영역(211b)의 적어도 일부가 중첩되어 제공된다. 이러한 평면 레이아웃을 채용함으로써, 산화물 반도체와 같이 와이드 밴드 갭 반도체를 사용한 트랜지스터가 제공됨에 기인한 프로세서의 기억 블록의 점유 면적의 증대를 억제할 수 있다. 따라서, 상기 프로세서의 기억 블록의 대용량화를 용이하게 도모할 수 있다.
상술한 바와 같이, 트랜지스터의 오프 전류를 낮게 할 수 있는 재료 예를 들어 와이드 밴드 갭 반도체인 산화물 반도체 재료를 사용하여 비휘발 기억 블록의 트랜지스터를 형성한다. 트랜지스터의 오프 전류를 충분히 낮게 할 수 있는 반도체 재료를 사용함으로써 전력이 공급되지 않아도 오랜 기간에 걸쳐 전위를 유지할 수 있기 때문에, 연산부의 전원이 오프 상태인 기간 동안에도 비휘발 기억 블록에서 데이터를 유지할 수 있다.
이러한 비휘발 기억 블록이 제공된 프로세서에서 상기 실시형태에 기재된 파워 게이팅 구동 방법을 사용함으로써 데이터의 백업 기간 및 회복 기간에 소비 전력이 급격히 증대되어 순간적인 전압 강하가 생기는 것을 방지하고, 데이터의 백업 기간 및 회복 기간을 단축할 수 있다. 그러므로, 소비 전력의 저감이 도모된 파워 게이팅 구동 방법에서 프로세서의 오동작을 억제하고 프로세서의 처리 속도의 향상을 도모할 수 있다.
본 실시형태에 기재된 구성이나 방법 등은 본 실시형태에 기재된 구성 및 방법을 조합하여 사용할 수도 있고, 다른 실시형태에 기재된 구성 및 방법과 적절히 조합하여 사용할 수도 있다.
(실시형태 3)
상기 실시형태에 기재된 프로세서의 적어도 일부를 사용하여 CPU(Central Processing Unit)를 구성할 수 있다.
도 18a는 CPU의 구체적인 구성을 도시한 블록도다. 도 18a에 도시된 CPU는 기판(1190) 위에 연산 회로(ALU: Arithmetic Logic Unit)(1191), ALU 컨트롤러(1192), 인스트럭션 디코더(1193), 인터럽트 컨트롤러(1194), 타이밍 컨트롤러(1195), 레지스터(1196), 레지스터 컨트롤러(1197), 버스 인터페이스(Bus I/F)(1198), 재기록 가능한 ROM(1199), 및 ROM 인터페이스(ROM I/F)(1189)를 갖는다. 기판(1190)으로서는 반도체 기판, SOI 기판, 유리 기판 등을 사용한다. ROM(1199) 및 ROM 인터페이스(1189)는 다른 칩에 제공되어도 좋다. 물론, 도 18a에 도시된 CPU는 그 구성을 간략화하여 도시한 일례에 불과하고, 실제의 CPU는 그 용도에 따라 다종다양한 구성을 갖는다.
버스 인터페이스(1198)를 통하여 CPU에 입력된 명령은 인스트럭션 디코더(1193)에 입력되어 디코딩된 후, ALU 컨트롤러(1192), 인터럽트 컨트롤러(1194), 레지스터 컨트롤러(1197), 타이밍 컨트롤러(1195)에 입력된다.
ALU 컨트롤러(1192), 인터럽트 컨트롤러(1194), 레지스터 컨트롤러(1197), 타이밍 컨트롤러(1195)는 디코딩된 명령에 따라 각종 제어를 실시한다. 구체적으로 말하면, ALU 컨트롤러(1192)는 ALU(1191)의 동작을 제어하기 위한 신호를 생성한다. 또한, 인터럽트 컨트롤러(1194)는 CPU의 프로그램을 실시하는 동안에 외부의 입출력 장치나 주변 회로로부터의 인터럽트 요구를 그 우선도나 마스크 상태로부터 판단하여 처리한다. 레지스터 컨트롤러(1197)는 레지스터(1196)의 어드레스를 생성하고, CPU의 상태에 따라 레지스터(1196)의 판독이나 기록을 실시한다.
또한, 타이밍 컨트롤러(1195)는 ALU(1191), ALU 컨트롤러(1192), 인스트럭션 디코더(1193), 인터럽트 컨트롤러(1194), 및 레지스터 컨트롤러(1197)의 동작의 타이밍을 제어하는 신호를 생성한다. 예를 들어 타이밍 컨트롤러(1195)는 기준 클록 신호 CLK1에 의거하여 내부 클록 신호 CLK2를 생성하는 내부 클록 생성부를 구비하고, 내부 클록 신호 CLK2를 상기 각종 회로에 공급한다.
도 18a에 도시된 CPU에서는 레지스터(1196)에 복수의 메모리 셀이 제공되어 있다. 레지스터(1196)의 복수의 메모리 셀은 상기 실시형태에 기재된 휘발 기억 블록 및 비휘발 기억 블록을 구성한다.
도 18a에 도시된 CPU에서 레지스터 컨트롤러(1197)는 상기 실시형태에 기재된 백업/회복 제어부(106)에 대응하고, 레지스터(1196)에서의 데이터의 백업과 회복을 선택한다. 적어도 레지스터(1196)로의 전원의 공급을 정지하는 경우에는, 레지스터(1196)에서 휘발 기억 블록으로부터 비휘발 기억 블록에 데이터를 백업한다. 또한, 적어도 레지스터(1196)로의 전원의 공급을 시작하는 경우에는, 레지스터(1196)에서 비휘발 기억 블록으로부터 휘발 기억 블록에 데이터를 회복한다.
도 18b 또는 도 18c에 도시된 바와 같이, 메모리 셀군과, 전원 전위 VDD 또는 전원 전위 VSS가 공급되는 노드 사이에 스위칭 소자를 설치함으로써 전원을 정지할 수 있다. 상기 스위칭 소자는 상기 실시형태에 기재된 전원 제어부(108)에 포함된다. 도 18b 및 도 18c에 도시된 회로에 대하여 아래에 설명한다.
도 18b 및 도 18c에는 메모리 셀로의 전원 전위의 공급을 제어하는 스위칭 소자로서 상기 실시형태에 기재된 산화물 반도체 재료 등의 와이드 밴드 갭 반도체 재료를 사용한 트랜지스터를 포함한 기억 회로의 구성의 일례를 도시하였다.
도 18b에 도시된 구성은 스위칭 소자(1141)와, 복수의 메모리 셀(1142)을 갖는 메모리 셀군(1143)을 포함한다. 구체적으로 말하면, 각 메모리 셀(1142)로서 상기 실시형태에 기재된 메모리 셀을 사용할 수 있다. 메모리 셀군(1143)이 포함하는 각 메모리 셀(1142)에는 스위칭 소자(1141)를 통하여 하이 레벨의 전원 전위 VDD가 공급된다. 또한, 메모리 셀군(1143)이 포함하는 각 메모리 셀(1142)에는 신호 IN의 전위 및 로 레벨의 전원 전위 VSS의 전위가 공급된다.
도 18b에서는 스위칭 소자(1141)로서 상기 실시형태에 기재된 산화물 반도체 재료 등의 와이드 밴드 갭 반도체 재료를 사용한 트랜지스터가 사용되고, 상기 트랜지스터의 스위칭은 그 게이트 전극에 공급되는 신호 SigA에 의하여 제어된다.
또한, 도 18b에서는 스위칭 소자(1141)가 트랜지스터를 하나만 포함하는 구성을 도시하였지만, 이것에 특별히 한정되지 않고, 복수의 트랜지스터를 포함하여도 좋다. 스위칭 소자(1141)가 스위칭 소자로서 기능하는 복수의 트랜지스터를 갖는 경우에는, 상기 복수의 트랜지스터는 병렬로 접속되어도 좋고, 직렬로 접속되어도 좋고, 직렬과 병렬이 조합되어 접속되어도 좋다.
또한, 도 18b에서는 스위칭 소자(1141)에 의하여 메모리 셀군(1143)이 포함하는 각 메모리 셀(1142)로의 하이 레벨의 전원 전위 VDD의 공급이 제어되지만, 스위칭 소자(1141)에 의하여 로 레벨의 전원 전위 VSS의 공급이 제어되어도 좋다.
또한, 도 18c에는 메모리 셀군(1143)이 포함하는 각 메모리 셀(1142)에 스위칭 소자(1141)를 통하여 로 레벨의 전원 전위 VSS가 공급되는 구성의 일례를 도시하였다. 스위칭 소자(1141)에 의하여 메모리 셀군(1143)이 포함하는 각 메모리 셀(1142)로의 로 레벨의 전원 전위 VSS의 공급을 제어할 수 있다.
전원 전위 VDD 또는 전원 전위 VSS가 공급되는 노드와 메모리셀군 사이에 스위칭 소자를 설치함으로써, CPU의 동작을 일시적으로 정지하여 전원 전위 VDD 또는 전원 전위 VSS의 공급을 정지한 경우에도 데이터를 유지할 수 있으므로 소비 전력을 저감시킬 수 있다. 구체적으로 말하면, 예를 들어 퍼스널 컴퓨터의 사용자가 키보드 등의 입력 장치로의 정보 입력을 하지 않는 동안에도 CPU의 동작을 정지할 수 있어 소비 전력을 저감시킬 수 있다.
본 실시형태에 기재된 CPU는 단결정 실리콘 등의 와이드 밴드 갭 반도체 재료 외의 재료를 사용한 제 1 반도체 소자층 위에 산화물 반도체 재료 등의 와이드 밴드 갭 반도체 재료를 사용한 제 2 반도체 소자층이 제공된 반도체 장치로 구성된다. 그러므로, 고속 동작이 용이한 단결정 실리콘 등을 사용한 트랜지스터와 오프 전류가 매우 낮은 산화물 반도체를 사용한 트랜지스터를 CPU를 구성하는 트랜지스터의 기능에 맞추어 적절히 사용할 수 있다. 따라서, 고속 동작을 유지하면서 소비 전력의 저감이 도모된 CPU를 제공할 수 있다.
또한, 단결정 실리콘 등의 산화물 반도체 외의 재료를 사용한 제 1 반도체 소자층 위에 산화물 반도체를 사용한 제 2 반도체 소자층을 적층함으로써, 산화물 반도체 재료를 사용한 트랜지스터가 제공됨에 기인한 점유 면적의 증대를 방지할 수 있으므로 CPU의 고집적화를 도모할 수 있다.
또한, 배선층 및 제 2 반도체 소자층에 산화물 반도체를 사용한 트랜지스터를 형성하는 공정에서 불필요한 공정을 늘리지 않고 용량 소자를 형성할 수 있으므로 CPU를 구성하는 반도체 소자와 용량 소자를 효율적으로 형성할 수 있다.
여기서는 CPU를 예로 들어 설명하였지만, DSP(Digital Signal Processor), 커스텀 LSI, FPGA(Field Programmable Gate Array) 등의 LSI에도 상기 트랜지스터를 응용할 수 있다.
그런데, 비휘발성 랜덤 액세스 메모리로서 자기 터널 접합 소자(MTJ 소자)가 알려져 있다. MTJ 소자는 절연막을 사이에 두고 상하에 배치된 강(强)자성체막의 자화(磁化)의 방향이 병행인 경우는 저저항 상태가 되고, 병행이 아닌 경우는 고저항 상태가 됨으로써 정보를 기억하는 소자다. 따라서, 본 실시형태에 기재된 산화물 반도체 재료 등의 와이드 밴드 갭 반도체 재료를 사용한 메모리와는 원리가 전혀 다르다. 표 1은 MTJ 소자와 본 실시형태에 따른 반도체 장치를 대비한 것이다.
스핀트로닉스(MTJ 소자) OS/Si
1) 내열성 퀴리 온도 프로세스 온도 500℃
(신뢰성 150℃)
2) 구동 방식 전류 구동 전압 구동
3) 기록 원리 자성체의 스핀의 방향을 변경 FET의 온/오프
4) Si LSI 바이폴러 LSI에 적합
(바이폴러는 고집적화에는 적합
하지 않으므로 고집적화 회로에
서는 MOS가 바람직함. 단, W가
커짐.)		 MOS LSI에 적합
5) 오버헤드 큼
(줄열이 크기 때문)		 2 내지 3 자릿수 이상 작음
(기생용량의 충방전)
6) 비휘발성 스핀을 사용 오프 전류가 낮은 것을 이용
7) 판독 횟수 무제한 무제한
8) 3D화 어려움(2층까지 가능) 용이함(몇 층이라도 가능)
9) 적화도(F2) 4F2 내지 15F2 3D화의 적층수로 정해짐
(상층 OS FET 공정의 프로세스
내열성의 확보가 필요함)
10) 재료 자성을 갖는 희토류 OS 재료
11) 비트 비용 비쌈 쌈(OS를 구성하는 재료에 따라서는 (In 등), 약간 비용이 높을 수 있음)
12) 자계 내성 약함 강함
MTJ 소자는 자성 재료를 사용하기 때문에 퀴리 온도 이상으로 하면 자성을 잃게 되는 결점이 있다. 또한, MTJ 소자는 전류로 구동하기 때문에 실리콘의 바이폴러 디바이스와 호환성이 좋지만, 바이폴러 디바이스는 집적화에 적합하지 않다. 그리고, MTJ 소자는 기록 전류가 미소하다고는 하나 메모리의 대용량화에 따라 소비 전력이 증대되는 문제가 있다.
원리적으로 MTJ 소자는 자계 내성이 약하며 강자계에 노출되면 자화의 방향이 쉽게 변화된다. 또한, MTJ 소자에 사용하는 자성체의 나노 스케일화에 따라 생기는 자화 변동(magnetic fluctuation)을 제어할 필요가 있다.
또한, MTJ 소자는 희토류 원소를 사용하기 때문에, 금속 오염을 피하는 실리콘 반도체의 프로세스에 포함시키려면 상당한 주의가 필요하다. MTJ 소자는 비트당 재료 비용의 측면에서 봐도 비싸다.
한편, 상기 실시형태에 기재된 산화물 반도체 재료 등의 와이드 밴드 갭 반도체 재료를 사용한 트랜지스터는 채널을 형성하는 반도체 재료가 금속 산화물인 것 이외는 소자 구조나 동작 원리가 실리콘 MOSFET와 마찬가지다. 또한, 산화물 반도체를 사용한 트랜지스터는 자계의 영향을 받지 않고, 소프트 에러도 일으키지 않는 특징을 갖는다. 따라서, 실리콘 집적 회로와 정합성이 매우 좋다고 할 수 있다.
또한, 상기 실시형태에 기재된 산화물 반도체 재료 등의 와이드 밴드 갭 반도체 재료를 사용한 트랜지스터와 실리콘을 사용한 트랜지스터를 조합한 메모리는 표 1에 기재된 바와 같이 스핀트로닉스 디바이스보다 내열성, 3D화(3층 이상의 적층 구조화), 자계 내성 등 많은 점에서 유리하다. 또한, 표 1에 기재된 오버 헤드 전력이란 프로세서 내의 메모리부 등에 기록하기 위한 전력 등 소위 오버 헤드로 소비되는 전력을 뜻한다.
이와 같이, 스핀트로닉스 디바이스보다 유리한 점이 많은 산화물 반도체를 사용한 메모리를 사용함으로써 CPU의 전력 절약화를 실현할 수 있다.
본 실시형태에 기재된 구성이나 방법 등은 다른 실시형태에 기재된 구성이나 방법 등과 적절히 조합하여 사용할 수 있다.
(실시형태 4)
본 명세서에 기재된 프로세서를 포함한 반도체 장치는 다양한 전자 기기(게임기도 포함함)에 적용할 수 있다. 전자 기기로서는 텔레비전, 모니터 등의 표시 장치, 조명 장치, 데스크탑형 또는 노트북형 퍼스널 컴퓨터, 워드 프로세서, DVD(Digital Versatile Disc) 등의 기록 매체에 기억된 정지화상 또는 동영상을 재생하는 화상 재생 장치, 포터블 CD 플레이어, 라디오, 테이프 레코더, 헤드폰 스테레오, 스테레오, 무선 전화 핸드셋, 트랜시버, 휴대 무선기, 휴대 전화, 자동차 전화, 휴대형 게임기, 계산기, 휴대 정보 단말, 전자 수첩, 전자 서적, 전자 번역기, 음성 입력 기기, 비디오 카메라, 디지털 스틸 카메라 등의 카메라, 전기 면도기, 전자 레인지 등의 고주파 가열 장치, 전기 밥솥, 전기 세탁기, 전기 청소기, 에어컨디셔너 등의 공기 조절 설비, 식기 세척기, 식기 건조기, 의류 건조기, 이불 건조기, 전기 냉장고, 전기 냉동고, 전기 냉동 냉장고, DNA 보존용 냉동고, 연기(煙氣) 감지기, 방사선 측정기, 투석 장치 등의 의료 기기 등을 들 수 있다. 또한, 유도등, 신호기, 벨트 컨베이어, 엘리베이터, 에스컬레이터, 산업용 로봇, 전력 저장 시스템 등의 산업 기기를 들 수도 있다. 또한, 석유를 사용한 엔진이나 비수계 2차 전지로부터의 전력을 사용하여 전동기에 의하여 추진하는 이동체 등도 전자 기기의 범주에 포함되는 것으로 한다. 상기 이동체로서 예를 들어 전기 자동차(EV), 내연 기관과 전동기를 겸비한 하이브리드 차(HEV), 플러그 인 하이브리드 차(PHEV), 이들의 타이어 차바퀴를 무한 궤도로 바꾼 궤도 차량, 전동 어시스트 자전거를 포함한 원동기가 달린 자전거, 자동 이륜차, 전동 휠체어, 골프용 카트, 소형 또는 대형 선박, 잠수함, 헬리콥터, 항공기, 로켓, 인공위성, 우주 탐사기나 혹성 탐사기, 우주선을 들 수 있다. 이들 전자 기기의 구체적인 예를 도 19a 및 도 19b에 도시하였다.
도 19a에서 실내기(3300) 및 실외기(3304)를 포함한 에어 컨디셔너는 상기 실시형태에 기재된 프로세서를 CPU에 사용한 전자 기기의 일례다. 구체적으로 말하면, 실내기(3300)는 하우징(3301), 송풍구(3302), CPU(3303) 등을 포함한다. 도 19a에는 CPU(3303)가 실내기(3300)에 제공된 경우를 예시하였지만, CPU(3303)는 실외기(3304)에 제공되어도 좋다. 또는, 실내기(3300)와 실외기(3304)의 양쪽 모두에 CPU(3303)가 제공되어도 좋다. 상기 CPU는 상기 실시형태에 기재된 바와 같이, 소비 전력을 저감할 수 있으므로, 에어 컨디셔너의 소비 전력을 저감시킬 수 있다.
도 19a에서 전기 냉동 냉장고(3310)는 산화물 반도체를 사용한 CPU를 구비한 전자 기기의 일례다. 구체적으로 말하면, 전기 냉동 냉장고(3310)는 하우징(3311), 냉장실용 도어(3312), 냉동실용 도어(3313), 야채실용 도어(3314), CPU(3315) 등을 갖는다. 도 19a에서는 CPU(3315)가 하우징(3311) 내부에 제공된다. 상기 실시형태에 기재된 프로세서를 포함한 CPU를 전기 냉동 냉장고(3310)의 CPU(3315)에 사용함으로써 전기 냉동 냉장고(3310)의 소비 전력을 저감시킬 수 있다.
도 19a에서 영상 표시 장치(3320)는 산화물 반도체를 사용한 CPU를 구비한 전자 기기의 일례다. 구체적으로 말하면, 영상 표시 장치(3320)는 하우징(3321), 표시부(3322), CPU(3323) 등을 갖는다. 도 19a에서는 CPU(3323)가 하우징(3321) 내부에 제공된다. 상기 실시형태에 기재된 프로세서를 포함한 CPU를 영상 표시 장치(3320)의 CPU(3323)에 사용함으로써 영상 표시 장치(3320)의 소비 전력을 저감시킬 수 있다.
일례인 전기 자동차의 예를 도 19b에 도시하였다. 전기 자동차(3330)에는 2차 전지(3331)가 탑재되어 있다. 2차 전지(3331)의 전력은 제어 회로(3332)에 의하여 출력이 조정되고, 구동 장치(3333)에 공급된다. 제어 회로(3332)는 ROM, RAM, 및 CPU 등(이들은 도시되지 않았음)을 갖는 처리 장치(3334)에 의하여 제어된다. 상기 실시형태에 기재된 프로세서를 포함한 CPU를 전기 자동차(3330)의 CPU에 사용함으로써, 전기 자동차의 소비 전력을 저감시킬 수 있다.
또한, 구동 장치(3333)는 직류 전동기 단독 또는 교류 전동기 단독으로 구성되거나, 또는 전동기와 내연 기관이 조합되어 구성된다. 처리 장치(3334)는 전기 자동차(3330)의 운전자의 조작 정보(가속, 감속, 정지 등)나 주행시의 정보(오르막길이나 내리막길 등의 정보, 구동 바퀴에 가해지는 부하 정보 등)의 입력 정보에 의거하여 제어 회로(3332)에 제어 신호를 출력한다. 제어 회로(3332)는 처리 장치(3334)의 제어 신호에 따라 2차 전지(3331)로부터 공급되는 전기 에너지를 조정하여 구동 장치(3333)의 출력을 제어한다. 교류 전동기가 탑재된 경우에는, 직류를 교류로 변환시키는 인버터(도시되지 않았음)도 내장된다.
본 실시형태는 다른 실시형태와 적절히 조합하여 실시할 수 있다.
(트랜지스터의 오프 전류에 대하여)
고순도화된 산화물 반도체를 사용한 트랜지스터의 오프 전류를 산출한 결과에 대하여 아래에서 설명한다.
우선, 고순도화된 산화물 반도체를 사용한 트랜지스터의 오프 전류가 매우 낮은 것을 고려하여 채널 폭 W가 1m로 충분히 큰 트랜지스터를 준비하고 오프 전류를 측정하였다. 채널 폭 W가 1m인 트랜지스터의 오프 전류를 측정한 결과를 도 20에 도시하였다. 도 20에서 가로 축은 게이트 전압 VG를 나타내고, 세로 축은 드레인 전류 ID를 나타낸다. 드레인 전압 VD가 +1V 또는 +10V인 경우에는, 게이트 전압 VG가 -5V 내지 -20V인 범위에서는 트랜지스터의 오프 전류는 검출 한계인 1×10-12A 이하인 것을 알았다. 또한, 트랜지스터의 오프 전류(여기서는, 단위 채널 폭(1μm)당의 값)는 1aA(1×10-18A) 이하인 것을 알았다.
다음에, 고순도화된 산화물 반도체를 사용한 트랜지스터의 오프 전류를 더 정확히 산출한 결과에 대하여 설명한다. 상술한 바와 같이, 고순도화된 산화물 반도체를 사용한 트랜지스터의 오프 전류는 측정기의 검출 한계인 1×10-12A 이하인 것을 알았다. 그래서, 특성 평가용 소자를 제조하고, 더 정확한 오프 전류 값(상기 측정에서 측정기의 검출 한계 이하의 값)을 산출한 결과에 대하여 설명한다.
우선, 전류 측정법에 사용한 특성 평가용 소자에 대하여 도 21을 참조하여 설명한다.
도 21에 도시된 특성 평가용 소자는 측정계(800)가 3개 병렬로 접속되어 있다. 측정계(800)는 용량 소자(802), 트랜지스터(804), 트랜지스터(805), 트랜지스터(806), 및 트랜지스터(808)를 포함한다. 트랜지스터(804), 트랜지스터(805), 트랜지스터(806), 및 트랜지스터(808)에는 고순도화된 산화물 반도체를 사용한 트랜지스터를 적용하였다.
측정계(800)에서 트랜지스터(804)의 소스 단자 및 드레인 단자 중 하나와, 용량 소자(802)의 단자 중 하나와, 트랜지스터(805)의 소스 단자 및 드레인 단자 중 하나는 전원(V2를 공급하는 전원)에 전기적으로 접속되어 있다. 또한, 트랜지스터(804)의 소스 단자 및 드레인 단자 중 다른 하나와, 트랜지스터(808)의 소스 단자 및 드레인 단자 중 하나와, 용량 소자(802)의 단자 중 다른 하나와, 트랜지스터(805)의 게이트 단자는 전기적으로 접속되어 있다. 또한, 트랜지스터(808)의 소스 단자 및 드레인 단자 중 다른 하나와, 트랜지스터(806)의 소스 단자 및 드레인 단자 중 하나와, 트랜지스터(806)의 게이트 단자는 전원(V1을 공급하는 전원)에 전기적으로 접속되어 있다. 또한, 트랜지스터(805)의 소스 단자 및 드레인 단자 중 다른 하나와 트랜지스터(806)의 소스 단자 및 드레인 단자 중 다른 하나는 전기적으로 접속되어 출력 단자로 되어 있다.
이때, 트랜지스터(804)의 게이트 단자에는 트랜지스터(804)의 온 상태와 오프 상태를 제어하는 전위 Vext_b2가 공급되고, 트랜지스터(808)의 게이트 단자에는 트랜지스터(808)의 온 상태와 오프 상태를 제어하는 전위 Vext_b1이 공급된다. 또한, 출력 단자로부터는 전위 Vout가 출력된다.
다음에, 상기 특성 평가용 소자를 사용한 전류 측정법에 대하여 설명한다.
우선, 오프 전류를 측정하기 위하여 전위차를 주는 초기 기간의 개략에 대하여 설명한다. 초기 기간에는 트랜지스터(808)의 게이트 단자에 트랜지스터(808)를 온 상태로 하는 전위 Vext_b1을 입력하여 트랜지스터(804)의 소스 단자 및 드레인 단자 중 다른 하나와 접속되는 노드(즉 트랜지스터(808)의 소스 단자 및 드레인 단자 중 하나, 용량 소자(802)의 단자 중 다른 하나, 및 트랜지스터(805)의 게이트 단자에 전기적으로 접속되는 노드)인 노드 A에 전위 V1을 준다. 여기서, 전위 V1은 예를 들어 고전위로 한다. 또한, 트랜지스터(804)는 오프 상태로 해 둔다.
이 후, 트랜지스터(808)의 게이트 단자에 트랜지스터(808)를 오프 상태로 하는 전위 Vext_b1을 입력하여 트랜지스터(808)를 오프 상태로 한다. 트랜지스터(808)를 오프 상태로 한 후에 전위 V1을 저전위로 한다. 여기서도, 트랜지스터(804)는 오프 상태로 해 둔다. 또한, 전위 V2는 전위 V1과 같은 전위로 한다. 이렇게 하여 초기 기간이 종료된다. 초기 기간이 종료된 상태에서는 노드 A와 트랜지스터(804)의 소스 단자 및 드레인 단자 중 하나 사이에 전위차가 생기고, 노드 A와 트랜지스터(808)의 소스 단자 및 드레인 단자 중 다른 하나 사이에 전위차가 생기기 때문에, 트랜지스터(804) 및 트랜지스터(808)에는 전하가 조금만 흐른다. 즉 오프 전류가 발생한다.
다음에, 오프 전류의 측정 기간의 개략에 대하여 설명한다. 측정 기간에는 트랜지스터(804)의 소스 단자 및 드레인 단자 중 하나의 전위(즉 V2) 및 트랜지스터(808)의 소스 단자 및 드레인 단자 중 다른 하나의 전위(즉 V1)는 저전위로 고정해 둔다. 한편, 측정 기간 동안은 상기 노드 A의 전위는 고정하지 않는다(부유 상태로 함). 그러므로, 트랜지스터(804)로 전하가 흐르고, 시간 경과에 따라 노드 A에 유지되는 전하량이 변동한다. 그리고, 노드 A에 유지되는 전하량의 변동에 따라 노드 A의 전위가 변동한다. 즉 출력 단자의 출력 전위 Vout도 변동한다.
상기 전위차를 주는 초기 기간 및 이 후의 측정 기간에서의 각 전위의 관계의 상세(타이밍 차트)를 도 22에 도시하였다.
초기 기간에 우선 전위 Vext_b2를 트랜지스터(804)가 온 상태가 되는 전위(고전위)로 한다. 그러므로, 노드 A의 전위는 V2 즉 저전위(VSS)가 된다. 또한, 노드 A에 저전위(VSS)를 공급하는 것은 필수적이 아니다. 이 후, 전위 Vext_b2를 트랜지스터(804)가 오프 상태가 되는 전위(저전위)로 함으로써 트랜지스터(804)를 오프 상태로 한다. 다음에, 전위 Vext_b1을 트랜지스터(808)가 온 상태가 되는 전위(고전위)로 한다. 그러므로, 노드 A의 전위는 V1 즉 고전위(VDD)가 된다. 이 후, 전위 Vext_b1을 트랜지스터(808)가 오프 상태가 되는 전위로 한다. 그러므로, 노드 A가 부유 상태가 되고, 초기 기간이 종료된다.
이 후의 측정 기간에는 전위 V1 및 전위 V2를 노드 A에 전하가 흘러 들어가는 전위 또는 노드 A로부터 전하가 흘러 나가는 전위로 한다. 여기서는, 전위 V1 및 전위 V2를 저전위(VSS)로 한다. 다만, 출력 전위 Vout를 측정하는 타이밍에는 출력 회로를 동작시킬 필요가 있기 때문에 일시적으로 V1을 고전위(VDD)로 하는 경우가 있다. 또한, V1을 고전위(VDD)로 하는 기간은 측정에 영향을 주지 않을 정도의 짧은 기간으로 한다.
상술한 바와 같이 전위차를 주고 측정 기간이 시작되면 시간 경과에 따라 노드 A에 유지되는 전하량이 변동하고 이것에 따라 노드 A의 전위가 변동한다. 이 현상은 트랜지스터(805)의 게이트 단자의 전위가 변동하는 것을 뜻하고, 시간 경과에 따라 출력 단자의 출력 전위 Vout의 전위도 변화하게 된다.
얻어진 출력 전위 Vout로부터 오프 전류를 산출하는 방법에 대하여 아래에 기재하였다.
오프 전류를 산출하기 전에 노드 A의 전위 VA와 출력 전위 Vout의 관계를 산출한다. 그러므로, 출력 전위 Vout로부터 노드 A의 전위 VA를 얻을 수 있다. 상술한 관계에 따라 노드 A의 전위 VA는 출력 전위 Vout의 함수로서 수학식 2로 나타낼 수 있다.
Figure 112013025358977-pat00002
또한, 노드 A의 전하 QA는 노드 A의 전위 VA, 노드 A에 접속되는 용량 CA, 상수(const)를 사용하여 수학식 3으로 나타낼 수 있다. 여기서, 노드 A에 접속되는 용량 CA는 용량 소자(802)의 용량과 다른 용량의 합이다.
Figure 112013025358977-pat00003
노드 A의 전류 IA는 노드 A에 흘러 들어가는 전하(또는 노드 A로부터 흘러 나가는 전하)를 시간으로 미분(微分)하여 얻을 수 있기 때문에 노드 A의 전류 IA는 수학식 4로 나타낼 수 있다.
Figure 112013025358977-pat00004
그러므로, 노드 A에 접속되는 용량 CA와 출력 단자의 출력 전위 Vout로부터 노드 A의 전류 IA를 얻을 수 있다.
상기 방법에 의하여 오프 상태에서의 트랜지스터의 소스와 드레인 사이를 흐르는 누설 전류(오프 전류)를 측정할 수 있다.
본 측정에서는 고순도화된 산화물 반도체를 사용하여 채널 길이 L이 10μm이고 채널 폭 W가 50μm인 트랜지스터(804), 트랜지스터(805), 트랜지스터(806), 및 트랜지스터(808)를 제작하였다. 또한, 병렬된 각 측정계(800)에서 용량 소자(802)의 각 용량값을 100fF, 1pF, 3pF로 하였다.
또한, 본 측정에서는 VDD를 5V, VSS를 0V로 하였다. 또한, 측정 기간에는 전위 V1을 원칙적으로는 VSS로 하고, 10sec 내지 300sec의 범위마다 100msec 기간만 VDD로 하여 Vout를 측정하였다. 또한, 소자에 흐르는 전류 I를 산출할 때 사용되는 Δt는 약 30000sec로 하였다.
도 23에 상기 전류 측정에 따른 경과 시간 Time과, 출력 전위 Vout의 관계를 도시하였다. 도 23을 보면, 시간 경과에 따라 전위가 변화하는 것을 확인할 수 있다.
도 24에는 상기 전류 측정에 의하여 산출된 실온(25℃)에서의 오프 전류를 도시하였다. 또한, 도 24는 소스-드레인 전압 V와 오프 전류 I의 관계를 도시한 도면이다. 도 24에 의거하여 소스-드레인 전압이 4V인 조건에서 오프 전류는 약 40zA/μm인 것을 알았다. 또한, 소스-드레인 전압이 3.1V인 조건에서 오프 전류는 10zA/μm 이하인 것을 알았다. 또한, 1zA는 10-21A를 나타낸다.
또한, 상기 전류 측정에 의하여 산출된 85℃의 온도 환경하에서의 오프 전류에 대하여 도 25에 도시하였다. 도 25는 85℃의 온도 환경하에서의 소스-드레인 전압 V와 오프 전류 I의 관계를 도시한 도면이다. 도 25에 의거하여 소스-드레인 전압이 3.1V인 조건에서 오프 전류는 100zA/μm 이하인 것을 알았다.
따라서, 고순도화된 산화물 반도체를 사용한 트랜지스터에서는 오프 전류가 충분히 낮게 되는 것이 확인되었다.
100: 프로세서
101: 명령 해석부
102: 연산부
103: 논리 회로 블록
104: 휘발 기억 블록
105: 비휘발 기억 블록
106: 백업/회복 제어부
107: 플래그 기억부
108: 전원 제어부
110: 트랜지스터
111: 용량 소자
112: 트랜지스터
113: 트랜지스터
114: 트랜지스터
115: 스위치
116: 논리 소자
117: 용량 소자
120: 제 1 참조 명령 나열
122: 제 2 참조 명령 나열
130: 명령 나열
201: 반도체 기판
203: 소자 분리 영역
207: 게이트 절연막
209: 게이트 전극
211a: n형 불순물 영역
211b: n형 불순물 영역
215: 절연막
217: 절연막
219a: 콘택트 플러그
219b: 콘택트 플러그
220: 절연막
221: 절연막
222: 절연막
223a: 배선
223b: 배선
224: 전극
225: 절연막
227: 산화물 반도체막
229: 산화물 반도체막
231: 절연막
233: 게이트 전극
235: 산화물 반도체막
235a: 제 1 영역
235b: 제 2 영역
235c: 제 2 영역
237: 측벽 절연막
239: 게이트 절연막
241a: 전극
241b: 전극
243: 절연막
245: 절연막
249: 배선
250: 배선
802: 용량 소자
804: 트랜지스터
805: 트랜지스터
806: 트랜지스터
808: 트랜지스터
1141: 스위칭 소자
1142: 메모리 셀
1143: 메모리 셀군
1189: ROM 인터페이스
1190: 기판
1191: 연산 회로(ALU)
1192: ALU 컨트롤러
1193: 인스트럭션 디코더
1194: 인터럽트 컨트롤러
1195: 타이밍 컨트롤러
1196: 레지스터
1197: 레지스터 컨트롤러
1198: 버스 인터페이스
1199: ROM
3300: 실내기
3301: 하우징
3302: 송풍구
3303: CPU
3304: 실외기
3310: 전기 냉동 냉장고
3311: 하우징
3312: 냉장실용 도어
3313: 냉동실용 도어
3314: 야채실용 도어
3315: CPU
3320: 영상 표시 장치
3321: 하우징
3322: 표시부
3323: CPU
3330: 전기 자동차
3331: 2차 전지
3332: 제어 회로
3333: 구동 장치
3334: 처리 장치

Claims (18)

  1. 프로세서에 있어서,
    명령 해석부와;
    휘발 기억 블록 및 비휘발 기억 블록을 포함한 복수의 논리 회로 블록을 포함한 연산부와;
    제 1 참조 명령 나열 및 제 2 참조 명령 나열이 기억된 기억부를 포함한 백업/회복 제어부와;
    전원 제어부와;
    플래그 기억부를 포함하고,
    상기 명령 해석부는, 상기 프로세서의 외부로부터 명령을 받고, 상기 연산부, 상기 백업/회복 제어부, 및 상기 전원 제어부에 명령을 주고,
    상기 프로세서의 외부로부터의 상기 명령의 나열이 상기 제 1 참조 명령 나열의 적어도 일부와 일치되면, 상기 제 1 참조 명령 나열에 따라 상기 백업/회복 제어부는 상기 복수의 논리 회로 블록 중 적어도 하나에 상기 휘발 기억 블록으로부터 상기 비휘발 기억 블록으로의 데이터 백업 명령을 주고,
    상기 연산부의 상기 논리 회로 블록의 일부는 상기 백업/회복 제어부로부터 명령을 받고, 상기 휘발 기억 블록으로부터 상기 비휘발 기억 블록으로의 데이터 백업을 실시하고,
    동시에 상기 연산부의 상기 논리 회로 블록의 다른 부분은 상기 명령 해석부로부터 명령을 받고, 상기 휘발 기억 블록에 기억된 데이터를 사용하여 연산 처리를 실시하고,
    백업 완료 플래그는 상기 백업/회복 제어부에 의하여 상기 플래그 기억부에 기록되고,
    상기 전원 제어부는 상기 명령 해석부 또는 상기 백업/회복 제어부로부터의 명령을 받고, 상기 연산부의 전원을 온 상태 또는 오프 상태로 하는, 프로세서.
  2. 제 1 항에 있어서,
    상기 휘발 기억 블록은 레지스터를 포함하는, 프로세서.
  3. 제 1 항에 있어서,
    상기 비휘발 기억 블록은 산화물 반도체를 포함한 트랜지스터를 포함하는, 프로세서.
  4. 제 1 항에 있어서,
    상기 프로세서는 에어 컨디셔너, 전기 냉동 냉장고, 영상 표시 장치, 및 전기 자동차로 이루어진 그룹 중에서 선택된 하나에 내장되는, 프로세서.
  5. 프로세서에 있어서,
    명령 해석부와;
    휘발 기억 블록 및 비휘발 기억 블록을 포함한 복수의 논리 회로 블록을 포함한 연산부와;
    제 1 참조 명령 나열 및 제 2 참조 명령 나열이 기억된 기억부를 포함한 백업/회복 제어부와;
    전원 제어부와;
    플래그 기억부를 포함하고,
    상기 명령 해석부는 상기 프로세서의 외부로부터 명령을 받고, 상기 연산부, 상기 백업/회복 제어부, 및 상기 전원 제어부에 명령을 주고,
    상기 프로세서의 외부로부터의 상기 명령의 나열이 상기 제 1 참조 명령 나열의 적어도 일부와 일치되면, 상기 제 1 참조 명령 나열에 따라 상기 백업/회복 제어부는 상기 복수의 논리 회로 블록 중 적어도 하나에 상기 휘발 기억 블록으로부터 상기 비휘발 기억 블록으로의 데이터 백업 명령을 주고,
    상기 백업/회복 제어부는 상기 명령 해석부로부터 명령을 받고, 상기 제 2 참조 명령 나열에 따라 상기 복수의 논리 회로 블록 중 적어도 하나에 상기 비휘발 기억 블록으로부터 상기 휘발 기억 블록으로의 데이터 회복 명령을 주고,
    상기 연산부의 상기 논리 회로 블록의 일부는 상기 백업/회복 제어부로부터 명령을 받고, 상기 휘발 기억 블록과 상기 비휘발 기억 블록 사이에서 데이터의 백업 또는 데이터의 회복을 실시하고,
    동시에 상기 연산부의 상기 논리 회로 블록의 다른 부분은 상기 명령 해석부로부터 명령을 받고, 상기 휘발 기억 블록에 기억된 데이터를 사용하여 연산 처리를 실시하고,
    백업 완료 플래그 또는 회복 완료 플래그는 상기 백업/회복 제어부에 의하여 상기 플래그 기억부에 기록되고,
    상기 전원 제어부는 상기 명령 해석부 또는 상기 백업/회복 제어부로부터의 명령을 받고, 상기 연산부의 전원을 온 상태 또는 오프 상태로 하는, 프로세서.
  6. 제 5 항에 있어서,
    상기 연산부를 정지시킬 때 실시되는 상기 데이터의 백업은, 상기 연산부의 정지 명령 전에 상기 연산부의 상기 논리 회로 블록의 일부에서 상기 휘발 기억 블록으로부터 상기 비휘발 기억 블록에 데이터가 백업되고 동시에 상기 연산부의 상기 논리 회로 블록의 다른 부분에서 연산 처리가 실시되는 1차 백업과, 상기 연산부 정지 명령 후에 상기 연산부의 상기 논리 회로 블록의 다른 부분에서 상기 휘발 기억 블록으로부터 상기 비휘발 기억 블록에 데이터가 백업되는 2차 백업으로 분할되고,
    상기 연산부를 기동시킬 때 실시되는 상기 데이터의 회복은, 상기 연산부 기동 명령에 따라 상기 연산부의 상기 논리 회로 블록의 일부에서 상기 비휘발 기억 블록으로부터 상기 휘발 기억 블록에 데이터가 회복되는 1차 회복과, 상기 1차 회복이 완료된 후에 상기 연산부의 상기 논리 회로 블록의 다른 부분에서 상기 비휘발 기억 블록으로부터 상기 휘발 기억 블록에 데이터가 회복되고 동시에 상기 연산부의 상기 논리 회로 블록의 일부에서 연산 처리가 실시되는 2차 회복으로 분할되는, 프로세서.
  7. 제 6 항에 있어서,
    상기 1차 백업에서, 상기 프로세서의 외부로부터의 상기 명령의 나열과 상기 제 1 참조 명령 나열 중 적어도 일부가 일치되면, 상기 백업/회복 제어부는 상기 연산부의 상기 논리 회로 블록 중 적어도 하나에 상기 휘발 기억 블록으로부터 상기 비휘발 기억 블록으로의 데이터 백업 명령을 주고,
    상기 연산부의 상기 논리 회로 블록의 일부는 상기 백업/회복 제어부로부터의 상기 명령을 받고, 상기 휘발 기억 블록으로부터 상기 비휘발 기억 블록에 데이터를 백업시키고,
    동시에 상기 연산부의 상기 논리 회로 블록의 다른 부분은 연산 처리를 실시하고,
    상기 백업/회복 제어부는 상기 연산부의 상기 논리 회로 블록의 일부에서의 상기 데이터의 백업에 따라 상기 연산부의 상기 논리 회로 블록의 일부의 백업 완료 플래그를 상기 플래그 기억부에 기록하고,
    상기 2차 백업에서, 상기 명령 해석부는 상기 프로세서의 외부로부터 상기 연산부 정지 명령을 받고, 상기 백업/회복 제어부에 상기 연산부의 데이터 백업 명령을 주고,
    상기 백업/회복 제어부는 상기 백업 완료 플래그에 따라 상기 연산부의 상기 논리 회로 블록의 다른 부분에 상기 휘발 기억 블록으로부터 상기 비휘발 기억 블록으로의 데이터 백업 명령을 주고,
    상기 연산부의 상기 논리 회로 블록의 다른 부분은 상기 휘발 기억 블록으로부터 상기 비휘발 기억 블록에 데이터를 백업시키고,
    상기 연산부의 상기 논리 회로 블록의 다른 부분에서 상기 데이터의 백업이 완료된 후에, 상기 백업/회복 제어부는 상기 전원 제어부에 적어도 상기 연산부의 전원 오프 명령을 주고,
    상기 전원 제어부는 적어도 상기 연산부의 전원을 오프 상태로 하는, 프로세서.
  8. 제 7 항에 있어서,
    상기 1차 백업에서, 상기 데이터가 백업된 상기 연산부의 상기 논리 회로 블록의 일부에 새로운 데이터가 기록된 경우에는, 상기 플래그 기억부에 기록된 상기 논리 회로 블록의 상기 백업 완료 플래그가 소거되는, 프로세서.
  9. 제 7 항에 있어서,
    상기 1차 백업에서, 상기 연산부의 상기 논리 회로 블록의 일부는 복수의 블록으로 분할되고, 상기 1차 백업이 복수 횟수 실시되는, 프로세서.
  10. 제 6 항에 있어서,
    상기 1차 회복에서, 상기 명령 해석부는 상기 프로세서의 외부로부터 상기 연산부 기동 명령을 받고, 상기 전원 제어부에 상기 연산부의 전원 온 명령을 주고, 상기 백업/회복 제어부에 상기 연산부의 데이터 회복 명령을 주고,
    상기 전원 제어부는 상기 명령 해석부로부터의 상기 명령을 받고, 적어도 상기 연산부의 전원을 온 상태로 하고,
    상기 백업/회복 제어부는 상기 명령 해석부로부터의 상기 명령을 받고, 상기 제 2 참조 명령 나열에 따라 상기 연산부의 상기 논리 회로 블록의 일부에 상기 비휘발 기억 블록으로부터 상기 휘발 기억 블록으로의 데이터 회복 명령을 주고,
    상기 연산부의 상기 논리 회로 블록의 일부는 상기 비휘발 기억 블록으로부터 상기 휘발 기억 블록에 데이터를 회복시키고,
    상기 백업/회복 제어부는 상기 연산부의 상기 논리 회로 블록의 일부에서의 상기 데이터의 회복에 따라 상기 연산부의 상기 논리 회로 블록의 일부의 회복 완료 플래그를 상기 플래그 기억부에 기록하고,
    상기 연산부의 상기 논리 회로 블록의 일부에서 상기 데이터의 회복이 완료된 후에 상기 연산부의 상기 논리 회로 블록의 일부의 데이터 회복 완료 신호가 상기 명령 해석부로 송신되고,
    상기 2차 회복에서, 상기 명령 해석부는 상기 데이터 회복 완료 신호를 받고, 상기 연산부의 상기 논리 회로 블록의 일부에 연산 처리 명령을 주고,
    상기 백업/회복 제어부는 상기 연산부의 상기 논리 회로 블록의 다른 부분에 상기 비휘발 기억 블록으로부터 상기 휘발 기억 블록으로의 데이터 회복 명령을 주고,
    상기 연산부의 상기 논리 회로 블록의 다른 부분은 상기 비휘발 기억 블록으로부터 상기 휘발 기억 블록에 데이터를 회복시키고,
    동시에 상기 연산부의 상기 논리 회로 블록의 일부는 상기 명령 해석부로부터의 상기 명령에 따라 연산 처리를 실시하고,
    상기 백업/회복 제어부는 상기 연산부의 상기 논리 회로 블록의 다른 부분의 상기 데이터의 회복에 따라 상기 연산부의 상기 논리 회로 블록의 다른 부분의 회복 완료 플래그를 상기 플래그 기억부에 기록하는, 프로세서.
  11. 제 10 항에 있어서,
    상기 2차 회복에서, 상기 데이터가 회복되지 않은 상기 연산부의 상기 논리 회로 블록의 다른 부분에서의 연산 처리 명령이 주어진 경우에는, 상기 연산 처리 명령은 대기(standby) 상태에 있는, 프로세서.
  12. 제 11 항에 있어서,
    데이터는 상기 논리 회로 블록의 상기 비휘발 기억 블록으로부터 상기 휘발 기억 블록에 우선적으로 회복되는, 프로세서.
  13. 제 6 항에 있어서,
    상기 1차 회복에서, 상기 연산부의 상기 논리 회로 블록의 일부는 복수의 블록으로 분할되고 상기 1차 회복이 복수 횟수 실시되는, 프로세서.
  14. 제 5 항에 있어서,
    상기 휘발 기억 블록은 레지스터를 포함하는, 프로세서.
  15. 제 5 항에 있어서,
    상기 비휘발 기억 블록은 산화물 반도체를 포함한 트랜지스터를 포함하는, 프로세서.
  16. 제 5 항에 있어서,
    상기 프로세서는 에어 컨디셔너, 전기 냉동 냉장고, 영상 표시 장치, 및 전기 자동차로 이루어진 그룹 중에서 선택된 하나에 내장되는, 프로세서.
  17. 프로세서의 구동 방법에 있어서,
    상기 프로세서의 연산부를 정지시킬 때 실시하는 데이터의 백업에서,
    상기 연산부의 정지 명령이 주어지기 전에 상기 정지 명령을 예측함으로써, 상기 정지 명령이 주어질 때까지 사용되지 않는 상기 연산부의 일부에서 휘발 기억 소자로부터 비휘발 기억 소자에 데이터를 백업시키고, 동시에 상기 연산부의 다른 부분에서 연산 처리를 실시하는 단계와;
    상기 연산부의 상기 정지 명령이 주어지면, 상기 연산부의 다른 부분에서 휘발 기억 소자로부터 비휘발 기억 소자에 데이터를 백업시키는 단계와;
    상기 연산부에서 데이터의 백업이 완료되면, 적어도 상기 연산부의 전원을 오프 상태로 하는 단계와;
    상기 연산부를 기동시킬 때 실시되는 데이터의 회복에서,
    상기 연산부 기동 명령이 주어지면, 적어도 상기 연산부의 전원을 온 상태로 하는 단계와;
    상기 연산부의 전원이 온 상태가 되면, 상기 기동 명령이 주어진 후에 사용되는 상기 연산부의 일부에서 상기 비휘발 기억 소자로부터 상기 휘발 기억 소자에 데이터를 회복시키는 단계와;
    상기 연산부의 일부에서 데이터가 회복되면, 상기 연산부의 일부에서 연산 처리를 실시하고, 동시에 상기 연산부의 다른 부분에서 상기 비휘발 기억 소자로부터 상기 휘발 기억 소자에 데이터를 회복시키는 단계를 포함하는, 프로세서의 구동 방법.
  18. 제 17 항에 있어서,
    상기 프로세서는 에어 컨디셔너, 전기 냉동 냉장고, 영상 표시 장치, 및 전기 자동차로 이루어진 그룹 중에서 선택된 하나에 내장되는, 프로세서의 구동 방법.
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