TWI429062B - 非揮發性靜態隨機存取式記憶胞以及記憶體電路 - Google Patents

Description

非揮發性靜態隨機存取式記憶胞以及記憶體電路

本案是有關於一種非揮發性靜態隨機存取式記憶胞以及記憶體電路。

在系統整合晶片(SOC)中整合了各種數位邏輯、記憶體以及類比電路，以大幅提昇電路操作速度與功能。隨著電子產品功能性多元化，記憶體容量日漸增加。靜態隨機存取記憶體(Static Random Access Memory，SRAM)屬於可高速存取且低電壓操作之記憶體，但是在晶片進入待機模式時，為了保存資料持續存在，SRAM必須要一直被提供電源以補償漏電流，以避免造成資料的錯誤，如此才能維持資料持續存在。此時在SRAM上因漏電流所消耗的功耗不可被忽視。製程微縮與記憶體容量增加，更使此靜態功率消耗成為更嚴重的問題。為避免不必要的功率消耗，同時也希望資料可以在待命或斷電時仍保存著的特性，非揮發性記憶體(Non-Volatile Memory,NVM)是另一選擇可在待機模式下完全切斷電源而達到零功率消耗。但非揮發性記憶體的現有產品或研發中產品尚未能達到靜態隨機存取記憶體等級的操作速度。

若SRAM可以搭配NVM的優勢，便可以成為一種新穎的非揮發性靜態隨機存取記憶體(Non-Volatile SRAM,NVSRAM)。在其每一個SRAM的記憶胞，也搭配一組非揮發性記憶體元件，則在待機或斷電前，資料可以先寫入非揮發性記憶體上。當待機或斷電時，便可不用提供電源給SRAM或NVM，以解決漏電流所造成的功耗問題。當使用者要正常操作時，再從非揮發性記憶體之儲存的資料喚回到SRAM上。之後，此非揮發性靜態隨機存取記憶體(NVSRAM)就跟一般的SRAM操作一樣，可以高速的讀取和寫入，並不會影響到SRAM的正常動作。

圖1繪示傳統非揮發性記憶體，利用電阻式轉態元件(Resistive switching devices(RSDs))做為非揮發性儲存元件的電路示意圖。

參閱圖1，其是以靜態存取記憶體為主體，使用傳統六個電晶體的架構來達成，其中除了電晶體100、102分別耦接至位元線(BL)及互補位元線(BLB)外，每一個反相器104、106內都有二電晶體(未示於圖1)。二電晶體100、102的閘極端與寫入線(WL)連接。二反相器104、106分別串聯耦接於二電晶體100、102間。

在儲存點(Q)連接一個電晶體108和一個電阻式轉態元件(resistive-switching device)R1，另一個儲存點(QB)連接一個電晶體110和一個電阻式轉態元件(resistive-switching device)R2構成非揮發性儲存部分，而二個電阻式轉態元件R1、R2之另一端則共同連接至一控制線(CTRL)。電晶體108與電晶體110的閘極端分別耦接到一開關切換線(SW)。

在靜態存取記憶體讀寫操作時，SW的電壓為低電壓以斷開電晶體108與電晶體110，而隔絕靜態存取記憶體與電阻式轉態元件R1、R2之間的連接。靜態存取記憶體就可以依一般操作方式存取。當要將儲存點資訊備份到電阻式轉態元件中時，若非揮發性元件為單極性元件時，SW會提高至0.7V，且CTRL提高至1.8V，使儲存點(假設為QB)為0之端點的電阻式轉態元件(R2)，會有跨壓使其轉至低阻態(LRS)，稱為寫低阻態(SET)之操作。之後，電源就可以關閉。在喚醒過程，SW為高電壓，以R1/R2的阻態大小決定儲存點之充電電流大小，再以二反相器104、106所構成的拴鎖器以拴鎖R1/R2阻態。結束喚醒機制後，需將R2再寫回高阻態：SW為1.2V，CTRL為1.2V。此後才可回到靜態存取記憶體之讀寫操作。將元件再寫回高阻態的操作也稱為寫高阻態(RESET)之操作。若非揮發性元件為雙極性元件時，則將SW提高至1.8V，且CTRL依序提供1.8V和0V，使其分別產生正向偏壓(寫低阻態操作)以及反向偏壓(寫高阻態操作)。

如此的傳統架構，除了需要電晶體108與電晶體110外，也需要將電阻式轉態元件R1與R2連接到外部控制線(CTRL)，會造成面積增大。另外使用單極性電阻式記憶體(unipolar resistive-switching device)的傳統架構時，因操作過程中的SW之電壓需作調整以控制單極性電阻式記憶體之儲存，且寫高阻態(RESET)之操作是在喚醒操作之後，會影響到開機時間。

本發明提供一種非揮發性靜態隨機存取式記憶胞，能減少使用面積，及能節省功率消耗，也可以避免漏電流及減少位元線上負載。

本發明提供一種非揮發性靜態隨機存取式記憶胞包括一靜態隨機存取電路、一第一儲存元件、一第二儲存元件及一開關單元。靜態隨機存取電路具有一第一端點與一第二端點，分別有一第一電壓與一第二電壓，依照該第一電壓與該第二電壓分別決定第一儲存元件與第二儲存元件的儲存資料。第一儲存元件具有一第一連接端與一第二連接端，該第一連接端耦接於該第一端點。第二儲存元件具有一第一連接端與一第二連接端，該第一連接端耦接於該第二端點。開關單元分別耦接於該第一儲存元件的第二連接端與該第二儲存元件的第二連接端，以接受一開關切換線之切換訊號所控制以將該第一儲存元件與該第二儲存元件都導通到相同的位元線或是互補位元線。

為讓本發明之上述特徵和優點能更明顯易懂，下文特舉實施例，並配合所附圖式作詳細說明如下。

以下舉一些實施例來說明本發明，但是本發明不僅限於所舉的多個實施例。又實施例之間也允許有適當的結合。

在考慮圖1的傳統非揮發性記憶體，本發明首先提出可以免除使用外部控制線CTRL的操作機制，如圖2繪示本發明一實施例為非揮發性靜態隨機存取式記憶胞的初始架構示意圖。圖2是本發明所提出的架構，以下描述是作為本發明的動機。

參閱圖2，此實施例是利用雙極性電阻式轉態元件(Bipolar Resistive-switching devices)作為非揮發性儲存元件。本實施例之靜態存取記憶胞包括六個電晶體PGL120、PUL122、PDL124、PUR126、PDR128、PGR130。在栓鎖電路之儲存節點(Q)與(QB)分別連接電晶體SWL132、SWR134和電阻式轉態元件R_L、R_R，其中非揮發性儲存記憶胞包括電晶體SWL132、SWR134和電阻式轉態元件R_L、R_R。其中電晶體SWL132、SWR134作為開關元件。二電阻式轉態元件R_L、R_R分別藉由開關元件132、134接連至位元線BL(n)和互補位元線BLB(n)，其中開關元件132、134的切換訊號由一開關切換線WL_SW(n)所提供。其中儲存節點(Q)與(QB)分別為栓鎖電路之第一端點與第二端點。

圖2的架構是NVSRAM的記憶胞。然而當記憶體容量隨著電子產品需求而增大時，BL/BLB的寄生RC值會越來越大，影響到NVSRAM讀取時間。以下本發明更提出進一步設計。

圖3繪示依據本發明另一實施例，NVSRAM的記憶胞電路結構示意圖。參閱圖3，此實施例的記憶胞包括7個電晶體。電晶體PGL120、PUL122、PDL124、PUR126、PDR128、PGR130的結構與作用如前述構成6T的隨機存取記憶胞(SRAM) 50。隨機存取記憶胞50可包括一拴鎖電路單元56，其例如是包括二反相器52、54迴路串接。反相器52、54例如是包括有二不同導電性的電晶體。

在二儲存節點(Q)與(QB)分別連接二電阻式轉態元件R_L、R_R。二電阻式轉態元件R_L、R_R可以是雙極性或是單極性的設計，其雖然會有操作順序的差異，但都可以使用。操作順序的差異會於後面描述。

然而本發明的靜態隨機存取電路不限於由6個電晶體所組成的存取裝置。其他的型態的隨機存取電路，而需要二儲存節點來決定存取資料也可以適用。另外，二儲存節點(Q)與(QB)所使用的電阻式轉態元件R_L、R_R為本發明一實施例，作為本實施例說明之用。電阻式轉態元件R_L、R_R是儲存元件。二儲存節點(Q)與(QB)所使用的儲存元件，除了可以是電阻式轉態元件以外，例如也可以是相變化記憶元件(Phase-Change Memory，PCM)或是磁電阻式隨機存取記憶元件(Magnetoresistive RAM，MRAM)等等之儲存元件。就一般而言，儲存元件可依照被施加的偏壓而有兩個電性狀態，用以儲存資料。此非揮發性的儲存元件係於關閉電源前作為儲存靜態隨機存取記憶胞的資料，以及電源開啟時喚醒所儲存的資料用。

二電阻式轉態元件R_L、R_R的一端連接至電晶體SW140，然後電晶體SW140耦接到位元線BL(n)或是互補位元線BLB(n)。本實施例係以耦接到位元線BL(n)為例。其中電晶體SW140作為開關元件(以下，電晶體SW140改稱開關元件140)，其閘極端與開關切換線(WL_SW(n))連接，受切換訊號的切換控制而導通或斷開開關元件140。本發明可藉由位元線BL(n)與/或互補位元線BLB(n)的電壓，進行寫低阻態操作(SET)及寫高阻態操作。由於二儲存節點Q與QB上的電壓不同，可以將所要儲存的資料寫入到二電阻式轉態元件R_L、R_R上。二電阻式轉態元件R_L、R_R上的電阻值會依照跨過的偏壓方向而有不同，分別儲存二電阻狀態。由此儲存之電阻狀態，可在電源回復時產生不同大小之充電電流，使資料回復至兩個儲存節點(Q)與(QB)上。

本實施例使用7個電晶體(7T)。此7T記憶胞中的六個電晶體PUL122、PUR126、PDL124、PDR128、PGL120、PGR130構成基本組合為靜態隨機存取記憶體50之的一個記憶胞。二電阻式轉態元件R_L和R_R為電阻式非揮發性記憶體元件，而開關元件140可作為存取二電阻式轉態元件R_L和R_R的開關，此開關元件140可為N型金屬氧化半導體電晶體(N-type Metal-Oxide-Semiconductor Transistor,NMOS)、P型金屬氧化半導體電晶體(P-type Metal-Oxide-Semiconductor Transistor,PMOS)、雙載子接面電晶體(Bipolar Junction Transistor,BJT)或是二極體等。以下各實施例之開關元件均可為相同型式的電晶體。二電阻式轉態元件R_L和R_R之一連接端分別連接到此記憶胞的二儲存節點(Q/QB)，而二電阻式轉態元件R_L和R_R之另一連接端共同連接至開關元件140。亦即二電阻式轉態元件R_L和R_R的另一連接端共同連接到開關元件140的汲極端，而開關元件140的源極端則連接至BL(n)，及開關元件140之閘極端則連接開關切換線WL_SW(n)並接收一切換訊號而進行導通或斷開開關元件140。或者，二電阻式轉態元件R_L和R_R的另一連接端共同連接到開關元件140的源極端，而開關元件140的汲極端則連接至BL(n)，及開關元件140之閘極端則連接開關切換線WL_SW(n)並接收一切換訊號而進行導通或斷開開關元件140。

本實施例之記憶胞係將電阻式轉態元件連接至位元線BL或是互補位元線BLB，因此，設置一個開關元件140即可進行導通或斷開靜態存取記憶體與非揮發性儲存記憶胞，可以減小記憶胞的面積。

其中儲存節點(Q)與(QB)分別為栓鎖電路之第一端點與第二端點。

本發明非揮發性靜態隨機存取式記憶胞包括一靜態隨機存取電路50、一第一電阻式轉態元件R_L、一第二電阻式轉態元件R_R及一開關單元140。靜態隨機存取電路50具有一第一端點與一第二端點，該第一端點與該第二端點分別具有一第一電壓(值)與一第二電壓(值)，依照第一電壓值與第二電壓值分別決定第一電阻式轉態元件R_L和第二電阻式轉態元件R_R的儲存資料。其中第一端點即是儲存節點(Q)，第二端點即是儲存節點(QB)。第一電阻式轉態元件R_L具有一第一連接端與一第二連接端，其中第一電阻式轉態元件R_L之第一連接端耦接於該第一端點。第二電阻式轉態元件R_R具有一第一連接端與一第二連接端，其中第二電阻式轉態元件R_R之第一連接端耦接於第二端點。開關單元之汲極端分別耦接於第一電阻式轉態元件R_L之第二連接端與第二電阻式轉態元件R_R之第二連接端。開關單元之閘極端耦接至開關切換線WL_SW(n)並接收一切換訊號以控制切換導通或斷開。開關單元之源極端耦接位元線(BL(n))或互補位元線(BLB(n))。其中開關單元可為一開關元件。或者，開關單元之源極端分別耦接於第一電阻式轉態元件R_L之第二連接端與第二電阻式轉態元件R_R之第二連接端。開關單元之閘極端耦接至開關切換線WL_SW(n)並接收一切換訊號以控制切換導通或斷開。開關單元之汲極端耦接位元線(BL(n))或互補位元線(BLB(n))。

又，靜態隨機存取電路50包括一拴鎖電路單元56以及二電晶體120、130。拴鎖電路單元56之兩端為第一端點(Q)與第二端點(QB)，用以將二電阻式轉態元件R_L和R_R之電壓值拴鎖。

圖4繪示依據本發明一實施例，NVSRAM的記憶胞電路結構示意圖。參閱圖4，此實施例的記憶胞包括8個電晶體(8T)以及二電阻式轉態元件R_L、R_R，其中6個電晶體PGL120、PUL122、PDL124、PUR126、PDR128、PGR130與二電阻式轉態元件R_L、R_R的作用如前述。另外，二個電晶體SW1、SW2作為開關元件146、148。(以下電晶體SW1、SW2均稱為開關元件146、148)二電阻式轉態元件R_L、R_R之第一連接端分別連接到第一端點(Q)與第二端點(QB)。本實施例的開關元件146分別連接於電阻式轉態元件R_L之第二連接端與BL(n)之間。開關元件148分別連接於二電阻式轉態元件R_L、R_R之第二連接端之間。

在前述的實施例，圖3的開關元件140與圖4的二個開關元件146、148都是以連接到位元線BL(n)為例。然而依相同方式，圖3的開關元件140與圖4的二個開關元件146、148也可以連接到互補位元線BLB(n)。在後述的圖5~圖8會描述二種連接方式的組合。

本實施例例如開關元件146與開關元件148可以是同時斷開或導通。例如當開關元件148斷開時，二電阻式轉態元件R_L、R_R之間不導通，因此在不操作時可以避免直流電流路徑。相較於圖3之結構，圖3之二電阻式轉態元件R_L、R_R之間是維持導通，在不操作時仍可能產生一直流電流路徑。

於前述的多個實施例中，多種方式的開關機制可以是一開關單元，其將二電阻式轉態元件R_L、R_R的連接端耦接到位元線BL(n)與互補位元線BLB(n)的其中之一。就整體的記憶胞陣列的配置，考慮到BL(n)/BLB(n)之線上負載的平衡考量問題，為了讓下一級的感測放大器(sensing amplifier)在BL(n)/BLB(n)之負載一致，使得SRAM的存取時間(access time)也一致，本發明提出包括兩種記憶胞混合之結構。

圖5繪示依據本發明一實施例，非揮發性靜態隨機存取式記憶胞電路示意圖。參閱圖5，以圖3的記憶胞為基礎，在位元線BL(n)與互補位元線BLB(n)之間，相鄰的二記憶胞150、152之二電阻式轉態元件R_L、R_R分別連接到位元線BL(n)與互補位元線BLB(n)。

也就是說，對於整體的記憶胞電路而言，對應於位元線BL(n)與互補位元線BLB(n)之間的記憶胞行是包括一串記憶胞，而這一串記憶胞包括兩種記憶胞混合結構。一種是記憶胞150的結構，將兩個電阻式轉態元件R_L、R_R連接到BL(n)，另一種記憶胞152的結構，是將兩個電阻式轉態元件R_L、R_R連接到BLB(n)。在位元線BL(n)與互補位元線BLB(n)之間的二記憶胞150、152分別耦接到相鄰的二字元線WL(n)，WL(n+1)，因此，此實施例的二個記憶胞150、152在位元線的方向的分佈是相鄰交替配置。

換句話說，就由WL(n)所控制的記憶胞150，其電阻式轉態元件R_L和R_R的一連接端是分別與儲存節點(Q)及儲存節點(QB)連接。電阻式轉態元件R_L和R_R的另一連接端與開關元件140的源極端連接。開關元件140的汲極端則連接至BL(n)，閘極端則與對應的開關切換線WL_SW連接，並接收一切換訊號而進行導通或斷開開關元件140。

對於由WL(n+1)所控制的記憶胞152的電阻式轉態元件R_L和R_R的一連接端是分別與儲存節點(Q)及儲存節點(QB)連接。電阻式轉態元件R_L和R_R分別的另一連接端與開關元件140’的汲極端連接。開關元件140’的源極端則連接至BLB(n)，閘極端也連接到開關切換線WL_SW，並接收一切換訊號而進行導通或斷開開關元件140’。於此實施例，開關切換線WL_SW是由二記憶胞150、152共用為例。但是二記憶胞150、152也可以使用個別的開關切換線分別切換。又，依實際需要的設計，開關切換線WL_SW是可以提供多個記憶胞的共用，即是一條切換線WL_SW是由二個以上的記憶胞所共用。

圖6繪示依據本發明一實施例，非揮發性靜態隨機存取式記憶體電路示意圖。參閱圖6，非揮發性靜態隨機存取式記憶體電路的結構與圖5相似，但是記憶胞150與記憶胞152位置互換。

圖7繪示依據本發明一實施例，非揮發性靜態隨機存取式記憶體電路示意圖。參閱圖7，依照前述圖5與圖6相同的配置原則，但是記憶胞也可以是採用如圖4的8T記憶胞結構。對於以圖4的記憶胞為基礎的電路結構，在位元線BL(n)與互補位元線BLB(n)之間，相鄰的二記憶胞160、162之二電阻式轉態元件R_L、R_R分別連接到位元線BL(n)與互補位元線BLB(n)。

換句話說，記憶胞160的開關元件(SW1、SW2) 146、148會將二電阻式轉態元件R_L、R_R之一連接端與位元線BL(n)導通或斷開。記憶胞162的開關元件(SW1、SW2)146’、148’會將二電阻式轉態元件R_L、R_R的一連接端與互補位元線BLB(n)導通或斷開。其他部分的電路的連接方式如圖5所述。

圖8繪示依據本發明一實施例，非揮發性靜態隨機存取式記憶體電路示意圖。參閱圖8，非揮發性靜態隨機存取式記憶體電路的結構與圖7相似，但是記憶胞160與記憶胞162位置互換。

又，在考慮BL(n)/BLB(n)的線上負載平衡時，對於所連接多個二種記憶胞所構成的記憶胞行，其連接在位元線BL(n)的記憶胞總數量，較佳的方式例如是與連接在互補位元線BLB(n)的記憶胞總數量相等，如此能維持BL(n)/BLB(n)的負載平衡。

以下描述操作方式。電阻式轉態元件可以是單極性或是雙極性元件，而因應的操作流程也會有不同。首先就電阻式轉態元件是雙極性元件為例來描述。

圖9A-9B繪示依據本發明一實施例，雙極性電阻式轉態元件的操作流程。參閱圖9A為NVSRAM要進入待機的流程。於步驟S200，此流程會先判斷是否要進入待機模式。如果流程尚未要進入待機模式，則於步驟S202繼續正常存取記憶體的操作。正常操作時可分為讀取和寫入操作；讀取和寫入操作時藉由開關切換線WL_SW將開關元件關閉，即是WL_SW為低準位電壓，如此，其電路效應與六個電晶體組成之傳統靜態隨機存取記憶體相同，不會因電阻式記憶體元件而影響到操作速度。

如果流程要進入待機模式，則於步驟S204，每個記憶胞會將儲存資料以阻值大小的形式存入R_L和R_R。此操作分為寫低阻值操作(SET)與寫高阻值操作(RESET)。儲存完畢後，接著於步驟S206電源關閉。

參閱圖9B，其是開機的流程。於步驟S210，流程判斷電源是否要結束待機模式。如果仍要維持待機模式，則於步驟S212，電源維持關閉狀態。如果使用者決定結束待機模式時，於步驟S214必須先實施喚醒機制，其將阻值以電壓的形式喚回每個記憶胞的儲存點。接著於步驟S216，NVSRAM就可以正常存取。

要改變阻值的操作如圖10所示。圖10繪示依據本發明一實施例，電阻態改變操作之波形示意圖。在阻值改變操作時，WL_SW都必須為高電位，讓WL_SW打開，則電阻式非揮發性記憶體元件才有足夠的電流或跨壓得以隨儲存資料不同而改變阻抗。若假設此時儲存節點(Q)的電壓為1(高電位)，儲存節點(QB)的電壓為0(低電位)，在寫低阻態操作(SET)時，BL及BLB會拉到高電位。此時，在儲存節點(QB)連接的R_R上會有一個正向的跨壓(TE>BE)，將R_R的阻值改變為低阻態。反之，R_L上不會有跨壓，因此阻值不會改變。在寫高阻態操作(RESET)時，BL及BLB會拉到低電位，在儲存節點(Q)連接的R_L上會有一個負向的跨壓(TE<BE)，將R_L的阻值改變為高阻態。反之，R_R上不會有跨壓，因此阻值不會改變。當寫低阻態操作和寫高阻態操作完成後，原本儲存於記憶胞的資料就會以阻值的形式儲存在電阻式非揮發性記憶體元件中，此時可以關閉電源以減少待機模式時的耗能。

圖11繪示依據本發明一實施例，喚醒機制之波形示意圖。參閱圖11，於斷電期間，記憶胞的儲存節點的電壓皆會被放電至0V。要實施喚醒機制時，需先將WL_SW拉為高電位打開開關SW，再回復電源供應。此時儲存節點(Q)和儲存節點(QB)的電壓會由R_R和R_L的阻值決定。當R_L為高阻態而R_R為低阻態時，R_R會流經較大的電流，使得充電電流變小，造成儲存節點(Q)和儲存節點(QB)充電速度不同而分開，而此電壓差距會透過靜態隨機存取記憶體中的交錯連結栓鎖電路(cross-couple latch)，使儲存節點(Q)和儲存節點(QB)成為高電位與低電位，如此便完成了喚醒機制，回復待機模式前的資料儲存。

如果電阻式轉態元件是單極性元件，則流程會不同於雙極性元件。圖12A-12B繪示依據本發明一實施例，單極性電阻式轉態元件的操作流程。參閱圖12A為NVSRAM要進入待機的流程。於步驟S220，此流程會先判斷是否要進入待機模式。如果流程尚未要進入待機模式，則於步驟S222繼續正常存取記憶體的操作。如果流程要進入待機模式，則於步驟S224，記憶胞僅進行寫高阻值操作(RESET)。接著於步驟S226，電源就關閉。

參閱圖12B，其是開機的流程。於步驟S230，流程判電電源是否要結束待機模式。如果仍要維持待機模式，則於步驟S232，電源維持關閉狀態。如果使用者決定結束待機模式時，於步驟S234必須先實施喚醒機制，其將阻值以電壓的形式喚回每一個記憶胞的儲存點。接著於步驟S236，由於此流程是單極性的電阻式轉態元件，其必須先進行初始化(initiate)的步驟，以將電阻式轉態元件進行寫高低值操作(SET)。接著於步驟S238，NVSRAM就可以正常存取。

本發明的非揮發性靜態隨機存取式記憶胞藉由開關單元耦接於第一電阻式轉態元件與第二電阻式轉態元件的二個第二連接端，第一電阻式轉態元件與第二電阻式轉態元件受切換以導通到相同的位元線或是互補位元線，提升操作效能。

雖然本發明已以實施例揭露如上，然其並非用以限定本發明，任何所屬技術領域中具有通常知識者，在不脫離本發明之精神和範圍內，當可作些許之更動與潤飾，故本發明之保護範圍當視後附之申請專利範圍所界定者為準。

50．．．SRAM

52．．．反相器

54．．．反相器

56．．．拴鎖電路單元

100、102、108、110．．．電晶體

104、106．．．反相器

120、122、124、126、128、130．．．電晶體

132、134、140、142、144、146、148．．．開關元件

140’、142’、144’、146’、148’．．．開關元件

150、152、160、162．．．記憶胞

S200-S206．．．步驟

S210-S216．．．步驟

S220-S226．．．步驟

S230-S238．．．步驟

R_L、R_R．．．電阻式轉態元件

圖1繪示傳統非揮發性記憶體，利用單極性電阻式轉態元件作為非揮發性儲存元件的電路示意圖。

圖2繪示本發明一實施例，非揮發性靜態隨機存取式記憶胞的初始架構示意圖。

圖3繪示依據本發明一實施例，NVSRAM的記憶胞電路結構示意圖。

圖4繪示依據本發明一實施例，NVSRAM的記憶胞電路結構示意圖。

圖5繪示依據本發明一實施例，非揮發性靜態隨機存取式記憶體電路示意圖。

圖6繪示依據本發明一實施例，非揮發性靜態隨機存取式記憶體電路示意圖。

圖7繪示依據本發明一實施例，非揮發性靜態隨機存取式記憶體電路示意圖。

圖8繪示依據本發明一實施例，非揮發性靜態隨機存取式記憶體電路示意圖。

圖9A-9B繪示依據本發明一實施例，雙極性電阻式轉態元件的操作流程。

圖10繪示依據本發明一實施例，電阻態改變操作之波形示意圖。

圖11繪示依據本發明一實施例，喚醒機制之波形示意圖。

圖12A-12B繪示依據本發明一實施例，單極性電阻式轉態元件的操作流程。

50．．．SRAM

52．．．反相器

54．．．反相器

56．．．拴鎖電路單元

120、122、124、126、128、130．．．電晶體

140．．．開關元件

R_L、R_R．．．電阻式轉態元件

Claims (16)

1. 一種非揮發性靜態隨機存取式記憶胞，包括：一靜態隨機存取電路，具有一第一端點與一第二端點，該第一端點與該第二端點分別具有一第一電壓與一第二電壓，依照該第一電壓與該第二電壓的電壓值決定儲存資料；一第一儲存元件，具有一第一連接端與一第二連接端，該第一連接端耦接於該第一端點；一第二儲存元件，具有一第一連接端與一第二連接端，該第一連接端耦接於該第二端點；以及一開關單元，分別耦接於該第一儲存元件之該第二連接端與該第二儲存元件之該第二連接端，其中該開關單元接受一切換訊號所控制而導通與斷開，其中該開關單元於導通時使該二個第二連接端導通到一位元線或導通到相對應於該位元線的一互補位元線。
2. 如申請專利範圍第1項所述之非揮發性靜態隨機存取式記憶胞，其中該靜態隨機存取電路包括：一拴鎖電路單元；一第一電晶體，具有一第一電極端、一第二電極端以及一閘極端，該第一電極端耦接於一位元線，該第二電極端耦接於該拴鎖電路單元，該閘極端耦接於一寫入線；以及一第二電晶體，具有一第一電極端與一第二電極端以及一閘極端，該第一電極端耦接於一互補位元線，該第二電極端耦接於該拴鎖電路單元，該閘極端耦接於該寫入線。
3. 如申請專利範圍第2項所述之非揮發性靜態隨機存取式記憶胞，其中該拴鎖電路單元包括二反相器。
4. 如申請專利範圍第1項所述之非揮發性靜態隨機存取式記憶胞，其中該開關單元包括單一開關元件，耦接於該第一與該第二儲存元件之第二連接端，及該位元線或該互補位元線。
5. 如申請專利範圍第4項所述之非揮發性靜態隨機存取式記憶胞，其中該開關元件為一電晶體開關或二極體開關。
6. 如申請專利範圍第1項所述之非揮發性靜態隨機存取式記憶胞，其中該第一儲存元件與該第二儲存元件分別在兩個不同偏壓狀態下有兩個電性狀態，用以儲存資料。
7. 如申請專利範圍第1項所述之非揮發性靜態隨機存取式記憶胞，其中該第一與第二儲存元件為一電阻式轉態元件、一相變記憶元件或一磁電阻式隨機存取記憶元件。
8. 如申請專利範圍第1項所述之非揮發性靜態隨機存取式記憶胞，其中該靜態隨機存取電路包括：一拴鎖電路單元，具有該第一端點與該第二端點；一第一電晶體，具有一第一電極端、一第二電極端以及一閘極端，該第一電極端耦接於該位元線，該第二電極端耦接於該拴鎖電路單元的該第一端點，該閘極端耦接於一寫入線；以及一第二電晶體，有一第一電極端與一第二電極端以及一閘極端，該第一電極端耦接於該互補位元線，該第二電極端耦接於該拴鎖電路單元的該第二端點，該閘極端耦接於該寫入線。
9. 如申請專利範圍第1項所述之非揮發性靜態隨機存取式記憶胞，其中該開關單元包括：一第一開關元件，耦接於該第一儲存元件之該第二連接端與該位元線之間，或是耦接於該第二儲存元件之該第二連接端與該互補位元線之間；以及一第二開關元件，耦接於該第一儲存元件與該第二儲存元件之該二個第二連接端之間，該第二開關元件與該第一開關元件受該切換訊號所控制同時導通或斷開。
10. 如申請專利範圍第9項所述之非揮發性靜態隨機存取式記憶胞，其中該第一與第二開關元件為一電晶體開關或一二極體開關。
11. 如申請專利範圍第9項所述之非揮發性靜態隨機存取式記憶胞，其中該第一儲存元件與該第二儲存元件分別在兩個不同偏壓狀態下有兩個電性狀態，用以儲存資料。
12. 一種非揮發性靜態隨機存取式記憶體電路，包括：多個第一記憶胞，如申請專利範圍第4項所述之非揮發性靜態隨機存取式記憶胞，其中該開關元件連接到該位元線；以及多個第二記憶胞，如申請專利範圍第4項所述之非揮發性靜態隨機存取式記憶胞，其中該開關元件連接到該互補位元線；其中該些第一記憶胞與該些第二記憶胞在該位元線與該互補位元線之間構成一記憶胞行。
13. 如申請專利範圍第12項所述之非揮發性靜態隨機存取式記憶體電路，其中該些第一記憶胞與該些第二記憶胞是相鄰交替配置。
14. 一種非揮發性靜態隨機存取式記憶體電路，包括：多個第一記憶胞，如申請專利範圍第9項所述之非揮發性靜態隨機存取式記憶胞，其中該第一開關元件連接到該位元線；以及多個第二記憶胞，如申請專利範圍第9項所述之非揮發性靜態隨機存取式記憶胞，其中該第一開關元件連接到該互補位元線，其中該些第一記憶胞與該些第二記憶胞在該位元線與該互補位元線之間構成一記憶胞行。
15. 如申請專利範圍第14項所述之非揮發性靜態隨機存取式記憶體電路，其中該些第一記憶胞與該些第二記憶胞是相鄰交替配置。
16. 一種非揮發性靜態隨機存取式記憶體電路，包括：多個第一記憶胞，如申請專利範圍第1項所述之非揮發性靜態隨機存取式記憶胞，其中該開關單元連接到該位元線；以及多個第二記憶胞，如申請專利範圍第1項所述之非揮發性靜態隨機存取式記憶胞，其中該開關單元連接到該互補位元線，其中該些第一記憶胞與該些第二記憶胞在該位元線與該互補位元線之間構成一記憶胞行。