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TWI416663B - Semiconductor device manufacturing method and semiconductor device - Google Patents

Semiconductor device manufacturing method and semiconductor device Download PDF

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TWI416663B
TWI416663B TW095131419A TW95131419A TWI416663B TW I416663 B TWI416663 B TW I416663B TW 095131419 A TW095131419 A TW 095131419A TW 95131419 A TW95131419 A TW 95131419A TW I416663 B TWI416663 B TW I416663B
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film
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semiconductor
trench
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TW095131419A
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Satoshi Moriya
Toshio Saito
Goichi Yokoyama
Tsuyoshi Fujiwara
Hidenori Sato
Nobuaki Miyakawa
Original Assignee
Hitachi Ltd
Honda Motor Co Ltd
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Description

半導體裝置之製造方法及半導體裝置
本發明關於半導體裝置之製造方法及半導體裝置，特別關於3次元構造之半導體裝置之製造方法及半導體裝置技術適用的有效技術。
3次元構造之半導體裝置，係於半導體活化層多數層重疊積層而成的構造，以3次元集積半導體元件，據以迴避2次元構造半導體裝置面臨之各種障壁、例如微影成像技術之限制、配線電阻之增大、寄生效應引起之動作速度之飽和傾向、元件尺寸微細化引起之高電場效應等，而作為可以提升集積度的有利構造被期待著。
關於3次元構造之半導體裝置，例如揭示於特開平11－261000號公報(專利文獻1)或特開2002－334967號公報(專利文獻2)，揭示將形成有半導體元件的半導體基板貼合而製造3次元構造之半導體裝置。另外，於彼等文獻揭示，於貫穿所要半導體基板之主背面間的溝內，形成稱為垂直相互連接體或填埋連接電極的貫穿電極，而使半導體基板之主背面間成為可以導通。
專利文獻1：特開平11－261000號公報專利文獻2：特開2002－334967號公報
通常於半導體裝置之製程中採用使小孔徑正方形連接孔多數個近接配置，作為減少下層配線與上層配線(或配線與半導體基板)電連接用連接孔之電阻的方法。
但是，多數晶片或晶圓積層貼合而成的3次元構造之半導體裝置之製程中，需要於晶圓形成寬高比(aspect ratio)約20~30的深導電溝而於其內部填埋連接上下晶片間的導電膜。
此種深導電溝形成製程與既有之LSI製程融合時需要減少其之影響。該影響為對LSI加工製程(平坦性、連接孔(Via)加工性等)及元件之影響(熱負荷、應力等)。因此，深導電溝之平面圖案及斷面構造之檢討成為最重要課題。
本發明目的在於提供可以提升3次元構造之半導體裝置之元件特性的技術。
本發明之目的在及特徵可由本說明書之記載及圖面予以理解。
本發明之代表性概要簡單說明如下。
本發明之半導體裝置之製造方法，係具有形成第1溝之工程者，該第1溝為，具備：具有第1分離部，其於半導體晶圓之第1面朝半導體晶圓之厚度方向延伸，及第2分離部，其自上述第1面朝上述半導體晶圓之厚度方向延伸至較上述第1分離部深的位置；且自上述第1分離部之上面朝上述半導體晶圓之厚度方向延伸的構造者；具有：於上述第1溝之內面藉由熱氧化法形成第1絕緣膜的工程；於上述第1溝之內部介隔著上述第1絕緣膜填充填埋膜的工程；以使上述第1溝內之上述填埋膜上面低於上述第1分離部上面而呈凹陷的方式除去上述填埋膜上部的工程；及在藉由除去上述填埋膜上部而形成之凹陷部填埋第2絕緣膜的工程。
又，本發明為，在具有：元件，形成於所要半導體基板之第1面，用於構成積體電路；貫穿電極，自上述所要半導體基板之第1面至第2面貫穿而設，用於電連接多數片半導體基板之積體電路彼此之間；及貫穿分離部，於上述所要半導體基板之第1面之面內，在自上述貫穿電極分離之位置以包圍上述貫穿電極之方式而設，自上述所要半導體基板之第1面至第2面貫穿而設的圖案中，貫穿電極被配置之區域設為活化區域者。
以下實施形態中因為方便或必要時分割為多數區段或實施形態予以說明，但是除特別明示以外，彼等之間並非無關係者，而是一方具有另一方之一部分或全部之變形例、詳細、補足說明等之關係。另外，以下實施形態中言及要素之數目等(包含個數、數值、量、範圍等)時，除特別明示及原理上明顯限定特定數以上之情況外，並非限定於該特定數，而是可為特定數以上或以下。另外，以下實施形態中，其構成要素(亦包含要素步驟等)，除特別明示及原理上明顯為必須之情況以外，並非一定必須。同樣，以下實施形態中言及構成要素之形狀、位置、關係等時，除特別明示及原理上明顯非為如此之情況以外，實質上包含和彼等形狀近似或類似者。此點對於上述數值及範圍亦同樣。又，實施形態說明之全圖中具同一機能者附加同一符號並儘可能省略重複說明。以下依據圖面說明本發明實施形態。
依據圖1、2面說明本實施形態之半導體裝置之製造方法。圖1為本實施形態之半導體裝置製程中之多數片半導體晶圓之各個的全體斜視圖。圖2為圖1之多數片半導體晶圓之中所要半導體晶圓之半導體晶片的重要部分斷面圖。
首先，如圖1所示，準備延著厚度方向互相位於相反側之主面(第1面)與背面(第2面)的多數片半導體晶圓(以下單稱為晶圓)1WA、1WB、1WC。之後，於各晶圓1WA、1WB、1WC之主面形成多數半導體晶片(以下單稱為晶片)1CA、1CB、1CC。各晶圓1WA、1WB、1WC由例如以單晶矽為主材料之平面略圓形狀的半導體薄板形成。本實施形態中，將彼等多數片晶圓1WA、1WB、1WC如後述貼合而實現3次元構造之半導體裝置。晶圓1WA表示最上段之晶圓，晶圓1WB表示中段之晶圓，晶圓1WC表示最下段之晶圓。
上述多數晶片1CA、1CB、1CC，係於晶圓1WA、1WB、1WC之主面內沿著左右上下方向以行列狀規則並列配置。於各晶圓1WA、1WB、1WC之各晶片1CA、1CB、1CC，經由晶圓處理形成例如邏輯電路或記憶體電路等之積體電路。晶圓處理亦稱為前工程，具有成膜工程、微影成像技術工程、蝕刻工程、及雜質添加工程等。各晶圓1WA、1WB、1WC之各晶片1CA、1CB、1CC，以其平面尺寸、形狀及配置座標互為相同而形成。
如圖2所示，各晶圓1WA、1WB、1WC具有半導體基板(以下單稱為基板)1S。該基板1S，由例如p型單晶矽構成，具有延著其厚度方向互相位於相反側之主面(亦即晶圓1WA、1WB、1WC之主面，第1面)與背面(亦即晶圓1WA、1WB、1WC之背面，第2面)。
於各晶圓1WA、1WB、1WC之各基板1S之主面，形成例如稱為STI(Shallow Trench Isolation)或SGI(Shallow Groove Isolation)的溝型之分離部(溝槽分離部)2。該分離部2，係於各基板1S之主面被挖掘之溝內，藉由埋入例如氧化矽等絕緣膜而形成。藉由該分離部2而於各基板1S之主面界定活化區域L與虛擬活化區域DL。
於各晶圓1WA、1WB、1WC之各基板1S之主面，在該分離部2包圍之活化區域L，形成構成上述積體電路的積體電路元件(以下單稱為元件)。於此，元件為例如MISFET(Metal Insulator Semicodductor Field Effect Transistor)Q。該元件之例，除MISFET以外，可為雙極性電晶體或二極體等主動元件，又，上述元件之其他例，可為電阻(於基板1S添加雜質而形成的擴散電阻或基板1S上形成的多晶矽之圖案構成之電阻)，電容器及電感器等被動元件。
上述MISFETQ具有源極及汲極用之半導體區域3、閘極絕緣膜4及閘極5。源極及汲極用之半導體區域3，係於基板1S添加所要雜質(n通道型MISFETG為例如P(磷)或As(砷)，p通道型MISFETQ為例如B(硼))而形成。閘極絕緣膜4例如由氧化矽構成，形成於各基板1S之主面。閘極5例如由低電阻多晶矽構成，形成閘極絕緣膜4上。於閘極5之側面形成例如由氧化矽構成之側壁6。上述MISFETG由各基板1S之主面上沈積之層間絕緣膜7a覆蓋。亦可藉由n通道型MISFETQ與p通道型MISFETG之形成而形成CMIS(Complimentary MIS)電路。
於未形成元件之其他活化區域L配置貫穿電極8。貫穿電極8之配置區域未配置分離部2之理由為，於貫穿電極8之配置區域配置分離部2時，於該區域形成大面積之分離部2之結果，以CMP(化學機械研磨法)形成分離部2時，上述大面積之分離部2之平面之大略中央因為腐蝕而較周圍凹陷，將損及基板1S之主面之平坦性。另外，於貫穿電極8之形成區域存在分離部2時，貫穿孔9之形成時分離部2之一部分亦需要被蝕刻除去，開孔處理變難。
貫穿電極8具有例如主導體膜(導體部)，及以覆蓋其側面及底面之方式形成的阻障導體膜(導體部)。主導體膜由例如鎢(W)等之高融點金屬膜構成，阻障導體膜由例如TiN等之高融點金屬氮化膜構成，阻障導體膜經由上述貫穿孔9之內壁面直接接觸基板1SA、1SB。阻障導體膜具有機能，可抑制貫穿電極8與基板1S之接觸部中之主導體膜之材料與基板1S之反應或基板1S之矽朝主導體膜側之擴散。。
於活化區域L未配置貫穿分離部10之理由為，於活化區域L配置貫穿分離部10時，由於貫穿分離部10與基板1S之材料差異，因為半導體裝置製程中之洗淨處理或蝕刻處理使貫穿分離部10之上部由各基板1S之主面突出或凹陷，結果，將損及基板1S之主面之平坦性。
貫穿分離部10具有：填埋膜12，以覆蓋其側面及底面之方式形成的絕緣膜13，及以覆蓋填埋膜12之上面之方式形成的帽蓋絕緣膜14。
填埋膜12，由例如未添加雜質的多晶矽等之本質半導體膜構成。填埋膜12之厚度(體積)大於絕緣膜13之厚度。貫穿孔11內欲儘可能以熱氧化膜填埋時，於貫穿分離部10之中央(自貫穿孔11之內周朝中央成長之熱氧化膜之接縫部分)形成「」的結果，將有可能損及基板1S之主面之平坦性。又，上述熱氧化膜形成後，欲以CVD氧化膜填埋貫穿孔11時，貫穿孔11內填埋之絕緣膜 與基板1S間之熱膨脹係數差引起之應力施加於貫穿分離部10部分，於基板1S產生微細之結晶缺陷，結果，將導致基板1S上形成之上述元件之電氣特性劣化。因此，本實施形態中，於熱氧化膜形成後之貫穿孔11內，藉由CVD法等填埋良好階梯覆蓋率的多晶矽膜。如此則，可抑制貫穿分離部10之中央之形成「」，可確保基板1S之主面之平坦性。又，藉由填埋膜12與基板1S以相同之矽形成，可使填埋膜12與基板1S之熱膨脹係數相等或大略相等，可減低貫穿分離部10產生之熱應力。如此則，可抑制或防止貫穿分離部10之部分引起之於基板1S之結晶缺陷等，可抑制或防止基板1S上形成之上述元件之電氣特性劣化。
絕緣膜13由例如SiO2 等構成，藉由熱氧化法等形成。亦即，相較於CVD氧化膜，絕緣膜13以缺陷較少、絕緣性較高之熱氧化膜形成，如此則，可提升貫穿分離部10之分離能力。亦即可提升貫穿電極8由周圍之基板1S部分被分離之分離能力。但是，絕緣膜13亦可由熱氧化膜與CVD氧化膜之積層膜形成，如此則，可提升貫穿孔11內之絕緣膜13之覆蓋性。
帽蓋絕緣膜14為覆蓋填埋膜12之上面的構件。帽蓋絕緣膜14之上面形成貫穿分離部10之上面，和上述分離部2之上面一致或大略一致。帽蓋絕緣膜14，由例如SiO2 等構成，特別是和構成分離部2之絕緣膜具有同一或大略同一範圍之蝕刻速率的絕緣材料形成。如此則，可確保基板1S之主面之平坦性。亦即，分離部2與帽蓋絕緣膜14之蝕刻速率差變大時，半導體裝置之製程中之洗淨處理或蝕刻處理時會產生分離部2與帽蓋絕緣膜14之蝕刻量之差，結果，帽蓋絕緣膜14之上面高度變為高或低於分離部2之上面高度，於基板1S之主面有可能形成凹凸。於基板1S之主面存在凹凸時有可能產生諸如其上層形成之配線斷線、所要圖案之轉印時之曝光不良、配線之電氣特性變動等各種不良情況。相對於此，本實施形態中，藉由將構成分離部2之絕緣膜與帽蓋絕緣膜14之間的蝕刻速率設為同一或大略同一範圍，如此則，半導體裝置之製程中之洗淨處理或蝕刻處理時，分離部2與帽蓋絕緣膜14可以同一或大略同一之量被蝕刻，可確保分離部2之上面之平坦性。亦即，可確保基板1S之主面之平坦性，可抑制或防止配線斷線、曝光不良、配線層之電氣特性變動等各種不良情況。
於上述本實施形態中，藉由分離貫穿電極8與貫穿分離部10，如後述說明，可分別形成貫穿電極8與貫穿分離部10，如此則，如後述說明，可分別於適合之工程形成貫穿電極8與貫穿分離部10，又，藉由分開貫穿電極8與貫穿分離部10，則可使貫穿電極8與貫穿分離部10要求之各個機能更能發揮地被形成。
於各晶圓1WA、1WB、1WC之各基板1S之主面形成配線層。於此，以在各晶圓1WA、1WB、1WC形成3層配線層之構成為例，但不限定於此，例如亦可形成1層配線層、2層配線層、4層配線層、或4層以上配線層之構成，又，於各晶圓1WA、1WB、1WC形成不同配線層數亦可。
各晶圓1WA、1WB、1WC之配線層，具有：層間絕緣膜7a~7d，栓塞18a~18d，配線19a~19c，及保護膜20。層間絕緣膜7a~7d，由例如氧化矽(SiO2 )等構成，栓塞18a~18d，配線19a~19c，及保護膜20由例如鎢、鋁或銅等金屬膜構成。
於各晶圓1WA、1WB、1WC，在層間絕緣膜7b上形成第1層配線19a。於各晶圓1WA、1WB、1WC，第1層配線19a通過栓塞18a電連接於上述MISFETQ(於此圖示第1層配線19a電連接於MISFETQ之閘極5)。又，於最上段及中段晶圓1WA、1WB，第1層配線19a通過栓塞18b電連接於上述貫穿電極8。栓塞18b避開貫穿電極8之上面中央(seam部、栓塞形成用之導體膜之接縫部分)被配置。此乃為提升電極8與栓塞18b之連接性，其詳細如後述。
此種晶圓1WA、1WB、1WC之貼合工程如下。首先於晶圓1WA之背面之上述貫穿電極8之端部形成突塊電極之後，定位晶圓1WA與貼合於其下層之晶圓1WB間之位置，使晶圓1WA與晶圓1WB介隔著晶圓1WA之背面之突塊電極連接而將晶圓1WA與晶圓1WB貼合，藉由重複此順序而積層貼合多數片晶圓1WA、1WB、1WC。
以下依據圖3之工程流程圖說明各晶圓1WA、1WB、 1WC之晶片1CA、1CB、1CC之形成方法。其中以中段晶圓1WB之晶片1CB之形成方法為例。
首先，於晶圓1WB之主面形成上述分離部2(圖3之工程101)。圖4為分離部2之形成工程後之晶圓1WB之主面的重要部分平面圖。圖5為圖4之X1-X1線之斷面圖。
首先，例如於具有p型單晶矽構成之基板1S的晶圓1WB之主面上，藉由熱氧化法等形成例如氧化矽構成之焊墊絕緣膜35之後，於焊墊絕緣膜35之上藉由CVD法等沈積例如氮化矽(Si3 N4 )構成之絕緣膜之後，於其上施予光阻膜塗敷、曝光、顯像等之一連串處理(以下稱微影成像技術)形成光阻圖案(以下稱阻劑圖案)，以該阻劑圖案為蝕刻遮罩除去由其露出之絕緣膜部分，而形成上述氮化矽構成之絕緣膜36之圖案。絕緣膜36之圖案，以分離部2之形成區域被露出，活化區域L及虛擬活化區域DL之形成區域被覆蓋的方式形成。
之後，以該絕緣膜36為蝕刻遮罩蝕刻由其露出之基板1S而於基板1S之主面形成分離溝2a。分離溝2a，係自基板1S之主面延伸至基板1S之厚度方向(和基板1S之主面正交的方向)之中途第1位置而被形成。之後，以填埋上述分離溝2a的方式，於晶圓1WB之主面上，藉由使用例如O3 與TEOS氣體之混合氣體的CVD法等，沈積例如氧化矽構成之絕緣膜之後，藉由CMP法等研磨該絕緣膜。於該研磨處理，除去分離溝2a外部多餘部分之絕 緣膜，僅於分離溝2a內填埋絕緣膜2b。如此則，可形成分離部2之同時，可形成藉由該分離部2界定的活化區域L與虛擬活化區域DL。之後，蝕刻除去絕緣膜36。
活化區域L為，上述元件或貫穿電極8被配置之區域，虛擬活化區域DL並非為配置元件或貫穿電極8而設，而是為減輕分離部2之平面面積而設，亦即，在分離部2之形成之上述CMP處理時，若平面積大的分離部2存在，則該分離部2(絕緣膜2b)之主面中央會因為所謂腐蝕而呈凹陷，為防止或抑制該現象而設置虛擬活化區域DL。因此，虛擬活化區域DL設於分離部2之平面積變大之位置。如此則，可確保該階段之基板1S之主面之平坦性。特別是，本實施形態中，如上述說明於貫穿電極8之周圍設置貫穿分離部10，但是考慮上述貫穿分離部10之配置時貫穿電極8之周圍之分離部2之平面積變大，容易凹陷。因而，本實施形態中，在貫穿電極8之周圍(或配置不同貫穿電極8之活化區域L之鄰接間)或配置貫穿電極8的活化區域L與配置元件的活化區域L之間，配置多數虛擬活化區域DL。如此則，藉由貫穿電極8之周圍可防止或抑制分離部2之上面之凹陷現象。又，各個虛擬活化區域DL之平面圖案，設為小於活化區域L的平面矩形狀圖案。
之後，移行至絕緣溝槽部之形成工程(圖3之工程102)。依據圖6~16說明該絕緣溝槽部之形成方法。圖6為接續圖5之製程中之晶圓1WB之和圖4之X1-X1線相當處的斷面圖。圖7為接續圖6之分離溝形成工程後之晶圓1WB之主面的重要部分平面圖。圖8為圖7之X1－X1線之斷面圖。
首先，如圖6所示，於晶圓1WB之主面上，藉由CVD法等沈積例如氮化矽構成之絕緣膜38之後，於該絕緣膜38上藉由微影成像技術形成阻劑圖案39a。阻劑圖案39a之圖案，以絕緣溝槽部(貫穿分離部10)之形成區域被露出，其以外之區域被覆蓋的方式形成。
之後，如圖7、8所示，以阻劑圖案39a為蝕刻遮罩依序蝕刻除去由其露出之絕緣膜38、分離部2之絕緣膜2b及基板1S，而於基板1S之主面形成分離溝(第1溝)11a。該分離溝11a，為形成上述貫穿孔11之溝，係自基板1S之主面延伸至基板1S之厚度方向之中途位置、亦即較上述第1位置(分離溝2a之深度)深的第2位置而被形成。
又，以阻劑圖案39a蝕刻除去絕緣膜38之後除去阻劑圖案39a，以殘留之絕緣膜38為蝕刻遮罩而形成上述分離溝11a亦可。
圖9為接續圖8之熱氧化膜形成工程後之晶圓1WB之和圖7之X1－X1線相當處的斷面圖。圖10為接續圖9之填埋膜形成工程後之晶圓1WB之和圖7之X1－X1線相當處的斷面圖。圖11為接續圖10之填埋膜回蝕工程後之晶圓1WB之和圖7之X1－X1線相當處的斷面圖。
首先，除去圖8之阻劑圖案39a之後，對晶圓1WB之基板1S施予熱氧化處理，如圖9所示，於分離溝11a之內面(側面及底面)之基板1S之露出面，藉由熱氧化法形成例如氧化矽(SiO2 等)構成之絕緣膜(第1絕緣膜)13。如上述說明，藉由較CVD氧化膜具有更少缺陷、更高絕緣性的熱氧化膜形成絕緣膜13，可提升貫穿分離部10之絕緣分離能力。又，此階段於晶圓1WB之主面上未形成上述元件，因此構成元件之半導體區域中之雜質因上述絕緣膜13形成時之熱處理而擴散之不良情況不會發生，元件之電氣特性(臨限值電壓等)變動之不良情況亦不會發生，因此可提升元件之電氣特性。
之後，如圖10所示，於晶圓1WB之基板1SB之主面上，以填埋上述分離溝11a之方式藉由CVD法等沈積填埋膜12，該填埋膜12，由例如未添加雜質的多晶矽等之本質半導體構成，其厚度形成為大於絕緣膜13之厚度。藉由填埋膜12之填埋分離溝11a，可抑制或防止分離溝11a之中央之形成「」，可抑制或防止分離溝11a之上面側形成「」引起之凹凸，可確保基板1S之主面之平坦性。又，又，藉由填埋膜12與基板1S以相同之矽形成，可使填埋膜12與基板1S之熱膨脹係數相等或大略相等，可減低分離溝11a產生之熱應力。如此則，可抑制或防止分離溝11a之部分引起之於基板1SB之結晶缺陷等，可抑制或防止基板1S上形成之上述元件之電氣特性劣化。
之後，藉由異方性蝕刻法對填埋膜12進行回蝕，如圖11所示，除去分離溝11a外部之多餘之填埋膜12，於該研磨處理，除去分離溝2a外部多餘部分之絕緣膜，僅於分離溝11a內殘留絕緣膜12。此時，使分離部2之上面至填埋膜12之上面為止之深度D1成為分離部2之厚度D2之約一半而進行過蝕刻。如此則，填埋膜12之上面較分離部2之上面更為凹陷深度D1。又，基板1S之主面藉由絕緣膜38保護，不會受損。
圖12為接續圖11之帽蓋絕緣膜沈積工程後之晶圓1WB之和圖7之X1－X1線相當處的斷面圖。圖13為接續圖12之帽蓋絕緣膜沈積工程後之晶圓1WB之和圖7之X1－X1線相當處的斷面圖。圖14為接續圖13之帽蓋絕緣膜沈積工程後之晶圓1WB之和圖7之X1－X1線相當處的斷面圖。圖15為接續圖14之絕緣溝槽部形成工程後之晶圓1WB之和圖7之X1－X1線相當處的斷面圖。圖16為圖15之之X1－X1線的斷面圖。
首先，如圖12所示，於晶圓1WB之主面上，藉由CVD法等沈積例如氧化矽構成之帽蓋絕緣膜(第2絕緣膜)14以使填埋膜12之上部之凹部被填埋之後，藉由CMP法等研磨帽蓋絕緣膜14，如圖13所示，除去填埋膜12之上部之凹部之外部之多餘之帽蓋絕緣膜14，僅於填埋膜12之上部之凹部內殘留帽蓋絕緣膜14。如此則，填埋膜12之上面藉帽蓋絕緣膜14覆蓋。此階段之帽蓋絕緣膜14之上面和該絕緣膜38之上面一致。
之後，如圖14所示，使帽蓋絕緣膜14之上面約和分離部2之上面一致地，藉由溼蝕刻法選擇性蝕刻帽蓋絕緣膜14之上部之後，藉由溼蝕刻法除去絕緣膜38及其下層之焊墊絕緣膜35，如圖15、16所示，形成絕緣溝槽部(第2分離部)10A。絕緣溝槽部10A，為形成貫穿分離部10之部分，平面形狀設為框狀。於該絕緣溝槽部10A之內側配置活化區域L用於配置貫穿電極8。絕緣溝槽部10A之構成，除未貫穿基板1S之主背面間以外均和貫穿分離部10相同。絕緣溝槽部10A配置於分離部2之平面內。此階段之絕緣溝槽部10A之帽蓋絕緣膜14之上面和分離部2之上面呈一致或大略一致。亦即可確保分離部2之面內之平坦性。特別是本實施形態中，帽蓋絕緣膜14由例如和分離部2之絕緣膜2b具有同一或同一範圍之蝕刻速率的絕緣材料形成。如此則，其後之製程中之洗淨處理或蝕刻處理時，分離部2與帽蓋絕緣膜14之蝕刻引起之減量可以設為同一或大略同一，可確保分離部2之上面之平坦性。亦即，可確保基板1S之主面之平坦性，可抑制或防止配線斷線、曝光不良、配線層之電氣特性變動等各種不良情況。又，於圖15為方便觀察而於絕緣溝槽部10A附加斜線，又，於此階段之晶圓1WB未形成上述元件。
之後，移行至元件之形成工程(圖3之工程103~107)。依據圖17~20說明該元件之形成工程。圖17為接續圖16之阱形成工程後之晶圓1WB之和圖15之X1－X1線相當處的斷面圖。圖18為接續圖17之閘極絕緣膜及閘極形成工程後之晶圓1WB之重要部分平面圖。圖19為圖18之之X1－X1線的斷面圖。圖20為接續圖19之源極/汲極形成工程後之晶圓1WB之圖18之X1－X1線的斷面圖。又，其中之元件以例如n通道型MISFET之形成為例。
首先，如圖17所示，於晶圓1WB之主面上，藉由微影成像技術形成阱形成用之阻劑圖案之後，以其為遮罩，於由上述阻劑圖案露出之基板1S之元件形成用之活化區域L，藉由離子植入法等導入例如硼等雜質而形成p型阱PWL(圖3之工程103)。
之後，以上述阻劑圖案為遮罩，於由其露出之基板1S之元件形成用之活化區域L之p型阱PWL，藉由離子植入法等導入所要雜質。該工程為上述n通道型MISFET之通道形成用之雜質導入工程，依此則，可進行n通道型MISFET之臨限值電壓等之調整(圖3之工程104)。
之後，除去阱及通道形成用之阻劑圖案後，對晶圓1WB之基板1S施予熱氧化處理，如圖18、19所示，於基板1S之活化區域L與虛擬活化區域DL之主面上，形成例如氧化矽構成之閘極絕緣膜4之後(圖3之工程105)，於晶圓1WB之主面上，藉由CVD法等沈積例如低電阻多晶矽膜，藉由微影成像技術及蝕刻技術對其施予圖案化，而於閘極絕緣膜4上形成閘極5(圖3之工程106)。
之後，於晶圓1WB之主面上，藉由微影成像技術形成使MISFET之形成區域露出的阻劑圖案，以該阻劑圖案及閘極5為遮罩，於基板1S之p型阱PWL，藉由離子植入法等導入例如磷或砷等雜質之後，除去該阻劑圖案，如此則，如圖20所示，可使MISFET之源極/汲極用之n－ 型半導體區域3a對於閘極5以自動對準方式形成。
之後，於晶圓1WB之主面上，藉由CVD法等沈積例如氧化矽構成之絕緣膜，藉由異方性蝕刻法回蝕該絕緣膜，而於閘極5之側面形成側壁6。
之後，於晶圓1WB之主面上，藉由微影成像技術形成使MISFET之形成區域露出的阻劑圖案，以該阻劑圖案、閘極5及側壁6為遮罩，於基板1S之p型阱PWL，藉由離子植入法等導入例如磷或砷等雜質之後，除去該阻劑圖案，如此則，可使MISFET之源極/汲極用之n＋ 型半導體區域3b對於閘極5及側壁6以自動對準方式形成(圖3之工程107)。
如上述說明，於基板1S之主面之活化區域L形成n通道型MISFETQn。n通道型MISFETQn之源極/汲極用之半導體區域3，構成為具有n－ 型半導體區域3a，及雜質濃度高於n－ 型半導體區域的n＋ 型半導體區域3b之所謂LDD(LightlyDopedDrain)構造。
之後，移行至導通溝槽部之形成工程(圖3之工程108)。依據圖21~26說明該導通溝槽部之形成工程。圖21為接續圖20之層間絕緣膜沈積工程後之晶圓1WB之和圖18之X1－X1線相當處的斷面圖。圖22為接續圖21之導通溝形成工程中之晶圓1WB之和圖18之X1－X1線相當處的斷面圖。圖23為接續圖22之導通溝形成工程後之晶圓1WB之和圖18之X1－X1線相當處的斷面圖。
首先，如圖21所示，於晶圓1WB之主面上全面，藉由CVD法等沈積例如氧化矽構成之層間絕緣膜(第3絕緣膜)7a，MISFETGn、絕緣溝槽部10A、分離部2及基板1S上之主面上之閘極絕緣膜4被層間絕緣膜7a覆蓋，層間絕緣膜7a之上面形成為平坦。
之後，如圖22所示，於層間絕緣膜7a之上藉由微影成像技術形成阻劑圖案39b。阻劑圖案39b之圖案，係以導通溝槽部(貫穿電極8)之形成區域被露出，其以外之區域被覆蓋的方式形成。
之後，如圖23所示，以阻劑圖案39b為蝕刻遮罩，依序蝕刻除去由其露出之層間絕緣膜7a、閘極絕緣膜4及基板1SB，而於基板1S之主面形成導通溝(第2溝)9a之後，除去阻劑圖案39b。該導通溝9a，為形成上述貫穿孔9之溝，係自基板1S之主面之層間絕緣膜7a之上面延伸至基板1S之厚度方向之中途位置、亦即較上述第1位置(分離溝2a之深度)深的第3位置而被形成。
圖24為接續圖23之導體膜沈積工程後之晶圓1WB之和圖18之X1－X1線相當處的斷面圖。圖25為接續圖24之導通溝槽形成工程後之晶圓1WB之主面的重要部分平面圖。圖26為圖25之X1－X1線的斷面圖。
首先，如圖24所示，於晶圓1WB之主面上，藉由濺鍍法等沈積例如氮化鈦等構成之阻障導體膜8a之後，藉由CVD法等沈積例如鎢等構成之主導體膜8b，藉由阻障導體膜8a及主導體膜8b填埋導通溝9a。阻障導體膜8a，係以覆蓋主導體膜8b之側面及底面之方式形成，經由導通溝9a之內面(側面及底面)直接接合基板1S。阻障導體膜8a之厚度較主導體膜8b之厚度微薄。
之後，藉由CMP法等研磨主導體膜8b及阻障導體膜8a，如圖25、26所示，除去導通溝9a之外部之多餘之主導體膜8b及阻障導體膜8a，僅於導通溝9a內殘留主導體膜8b及阻障導體膜8a。如此則，可於導通溝9a內形成導通溝槽部(導體部)8C。又，於圖25為方使觀察而於絕緣溝槽部10A及導通溝槽部8C附加斜線。
導通溝槽部8C，為形成貫穿電極8之部分。該導通溝槽部8C之構成，除未貫穿基板1S之主背面間以外均和貫穿電極8相同。其中，如圖25所示，導通溝槽部8C於1個活化區域L內被配置2個。本實施形態中，如上述說明，導通溝槽部8C由金屬形成，和導通溝槽部8C由低電阻多晶矽形成之情況比較，可以大幅降低導通溝槽部8C(亦即貫穿電極8)之電阻。特別是本實施形態中，各導通溝槽部8C之平面形狀為大的長方形狀(相較於圖25之左右方向之長度，與其正交之上下方向之長度為較長邊方向的形狀)。如此則，可確保導通溝槽部8C之較大體積，更能降低導通溝槽部8C之電阻。另外，導通溝槽部8C之上面和層間絕緣膜7a之上面呈一致。如此則，可確保層間絕緣膜7a之上面之平坦性。
在離開導通溝槽部8C之位置，以包圍導通溝槽部8C之方式配置絕緣溝槽部10A。如此則，本實施形態中，因導通溝槽部8C與絕緣溝槽部10A被分離，導通溝槽部8C與絕緣溝槽部10A可分別形成。導通溝槽部與絕緣溝槽部為一體時，導通溝槽部與絕緣溝槽部須藉由同一工程形成，如上述說明，為迴避元件特性之變動而使絕緣溝槽部於元件形成前形成時，導通溝槽部亦須於元件形成前形成。然而，導通溝槽部於元件形成前形成時，導通溝槽部形成用導體膜(阻障導體膜及主導體膜)被沈積於極為接近基板1S之層，因此極有可能引起元件特性劣化或金屬污染之問題。相對於此，本實施形態中，如上述說明，導通溝槽部8C與絕緣溝槽部10A可分別形成。亦即，如上述說明，可於形成元件(MISFETQn)與層間絕緣膜7a之後形成導通溝槽部8C。因此，更能降低元件特性劣化或金屬污染之問題。因此，可提升元件之電氣特性。
之後，移行至配線層形成工程(圖3之工程109)。依據圖27~36說明該形配線層成工程。圖27為接續圖26之栓塞形成工程中之晶圓1WB之和圖25之X1－X1線相當處的斷面圖。圖28為接續圖27之栓塞形成工程中之晶圓1WB之和圖25之X1－X1線相當處的斷面圖。圖29為接續圖28之栓塞形成工程中之晶圓1WB之和圖25之X1－X1線相當處的斷面圖。圖30為接續圖29之栓塞形成工程後之晶圓1WB之主面的重要部分平面圖。圖31為圖30之X1－X1線的斷面圖。圖32為圖30之導通溝槽部8C的擴大平面圖。圖33為圖32之X2－X2線的重要部分擴大斷面圖。
首先，如圖27所示，於晶圓1WB之主面上，藉由CVD法等沈積例如氧化矽構成之層間絕緣膜(第4絕緣膜)7b之後，於該層間絕緣膜7b上藉由微影成像技術形成接觸孔形成用之阻劑圖案39c。阻劑圖案39c，係以導通溝槽部8C及其周邊之MISFETQn之接觸孔形成區域被露出，其以外之區域被覆蓋的方式形成。
之後，以阻劑圖案39c為蝕刻遮罩依序蝕刻由其露出之層間絕緣膜7b、7a，如圖28所示，於層間絕緣膜7b、7a上形成使MISFETQn之源極/汲極用之n＋ 型半導體區域3b之上面被露出的多數接觸孔(第1接觸孔)CH1之同時，於層間絕緣膜7b形成使導通溝槽部8C之主導體膜8b之上面被露出的多數接觸孔(第2接觸孔)CH2，之後除去阻劑圖案39c，如圖28所示，於晶圓1WB之主面上，以填埋於接觸孔CH1、CH2之方式藉由CVD法等沈積例如鎢等之高融點金屬構成之導體膜18。
之後，藉由CMP法等研磨導體膜18，如圖30~33所示，除去接觸孔CH1、CH2之外部之多餘之導體膜18，僅於接觸孔CH1、CH2內殘留導體膜18。之後，於接觸孔CH1內形成栓塞(連接部)18b，於接觸孔CH2內形成栓塞(連接部)18b。如上述說明，藉由同時形成連接於MISFETQn之栓塞18a，及連接於導通溝槽部8C之栓塞18b，可達成工程之簡單化。又，又，於圖30、32為方便觀察而於絕緣溝槽部10A、導通溝槽部8C及栓塞18a、18b附加斜線。
本實施形態中，栓塞18b避開導通溝槽部8C之主導體膜8b之上面中央被配置，其理由如下：亦即，於主導體膜8b之上面中央，在主導體膜8b之沈積時形成由導通溝9a之外周成長的主導體膜8b之接縫部分(seam)45。相較於其他部分，該接縫部分(seam)45，不論有形成「」或未形成「」之任一情況下，其之膜質均較為劣化，導電性均較低。因此，於該接縫部分45上配置栓塞18b時，產生主導體膜8b與栓塞18b之間之接觸電阻變大的間題。因而，本實施形態中，藉由使栓塞18b避開導通溝槽部8C之主導體膜8b之上面中央之接縫部分45而配置，可提升主導體膜8b與栓塞18b之間之連接性，可降低主導體膜8b與栓塞18b之間之接觸電阻。
圖34~36為接續圖31之配線層形成工程中之晶圓1WB之和圖30之X1－X1線相當處的斷面圖。
首先，如圖34所示，於晶圓1WB之主面之層間絕緣膜7b上，藉由濺鍍法等沈積例如鋁或鋁合金等構成之導體膜19之後，於其上藉由微影成像技術形成配線形成用之阻劑圖案39d。之後，以阻劑圖案39d為蝕刻遮罩蝕刻由其露出之導體膜19，如圖35所示，形成第1層配線19a。之後，除去阻劑圖案39d。於此，例示MISFETGn之源極/汲極用之半導體區域3與導通溝槽部8C之電連接之配線19a。該配線19a，係經由栓塞18a電連接於MISFETQn之源極/汲極用之一方之半導體區域3之同時，經由栓塞18b電連接於導通溝槽部8C。
之後，和上述同樣重複栓塞與配線之形成工程，如圖36所示，形成3層配線構成之配線層。之後，以覆蓋晶圓1WB之最上配線19c之方式於層間絕緣膜7d上，由下層其依序藉由CVD法等沈積氧化矽與氮化矽而形成保護膜20後，於其之一部分藉由微影成像技術及蝕刻技術形成使下層之第3層配線19c之一部分露出的開口部21b。
(產業上可利用性)
本發明適用於具有3次元構造之半導體裝置之製造業。
(發明效果)
本發明之代表性效果可簡單說明如下。
亦即，可提升3次元構造之半導體裝置之元件特性。
1WA、1WB、1WC‧‧‧晶圓
1CA、1CB、1CC‧‧‧半導體晶片
1S‧‧‧半導體基板
2‧‧‧分離部分離部
2a‧‧‧分離溝
2b‧‧‧絕緣膜
3‧‧‧源極/汲極用半導體區域
3a‧‧‧n- 型半導體區域
3b‧‧‧n+ 型半導體區域
4‧‧‧閘極絕緣膜
5‧‧‧閘極
6‧‧‧側壁
7a‧‧‧層間絕緣膜(第3絕緣膜)
7b‧‧‧層間絕緣膜(第4絕緣膜)
7c、7d‧‧‧層間絕緣膜
8‧‧‧貫穿電極
8a‧‧‧阻障導體膜
8b‧‧‧主導體膜
8C‧‧‧導通溝槽部
9‧‧‧貫穿孔
9a‧‧‧導通溝(第2溝)
10‧‧‧貫穿分離部
10A‧‧‧絕緣溝槽部(第2分離部)
11‧‧‧貫穿孔
11a‧‧‧分離溝(第1溝)
12‧‧‧填埋膜
13‧‧‧絕緣膜(第1絕緣膜)
14‧‧‧帽蓋絕緣膜(第2絕緣膜)
18‧‧‧導體膜
18a‧‧‧栓塞(連接部)
18b‧‧‧栓塞(連接部)
18c、18d‧‧‧栓塞
19‧‧‧導體膜
19a~19c‧‧‧配線
20‧‧‧保護膜
21a~21c‧‧‧開口部
22‧‧‧接合焊墊
35‧‧‧焊墊絕緣膜
36‧‧‧絕緣膜
38‧‧‧絕緣膜
39a~39c‧‧‧阻劑圖案
45‧‧‧接縫部分
N‧‧‧溝槽
L‧‧‧活化區域
DL‧‧‧虛擬活化區域
Q‧‧‧MISFET
Qn‧‧‧n通道型MISFET
PWL‧‧‧p型阱
CH1‧‧‧接觸孔(第1接觸孔)
CH2‧‧‧接觸孔(第2接觸孔)
圖1為本發明之一實施形態之半導體裝置製程中之多數片半導體晶圓之各個的全體斜視圖。
圖2為圖1之多數片半導體晶圓之各個半導體晶片的重要部分斷面圖。
圖3為圖1之半導體晶圓之半導體晶片之形成工程的流程圖。
圖4為分離部形成工程後之半導體晶圓之主面的重要部分平面圖。
圖5為圖4之X1－X1線之斷面圖。
圖6為接續圖5之製程中之半導體晶圓之和圖4之X1－X1線相當處的斷面圖。
圖7為接續圖6之分離溝形成工程後之半導體晶圓之主面的重要部分平面圖。
圖8為圖7之X1－X1線之斷面圖。
圖9為接續圖8之熱氧化膜形成工程後之半導體晶圓之和圖7之X1－X1線相當處的斷面圖。
圖10為接續圖9之填埋膜形成工程後之半導體晶圓之和圖7之X1－X1線相當處的斷面圖。
圖11為接續圖10之填埋膜回蝕工程後之半導體晶圓之和圖7之X1－X1線相當處的斷面圖。
圖12為接續圖11之帽蓋絕緣膜沈積工程後之半導體晶圓之和圖7之X1－X1線相當處的斷面圖。
圖13為接續圖12之帽蓋絕緣膜沈積工程後之半導體晶圓之和圖7之X1－X1線相當處的斷面圖。
圖14為接續圖13之帽蓋絕緣膜沈積工程後之半導體晶圓之和圖7之X1－X1線相當處的斷面圖。
圖15為接續圖14之絕緣溝槽部形成工程後之半導體晶圓之和圖7之X1－X1線相當處的斷面圖。
圖16為圖15之之X1－X1線的斷面圖。
圖17為接續圖16之阱形成工程後之半導體晶圓之和圖15之X1－X1線相當處的斷面圖。
圖18為接續圖17之閘極絕緣膜及閘極形成工程後之半導體晶圓之重要部分平面圖。
圖19為圖18之之X1－X1線的斷面圖。
圓20為接續圖19之源極/汲極形成工程後之半導體晶圓之圖18之X1－X1線的斷面圖。
圖21為接續圖20之層間絕緣膜沈積工程後之半導體晶圓之和圖18之X1－X1線相當處的斷面圖。
圖22為接續圖21之導通溝形成工程中之半導體晶圓之和圖18之X1－X1線相當處的斷面圖。
圖23為接續圖22之導通溝形成工程後之半導體晶圓之和圖18之X1－X1線相當處的斷面圖。
圖24為接續圖23之導體膜沈積工程後之半導體晶圓之和圖18之X1－X1線相當處的斷面圖。
圖25為接續圖24之導通溝槽形成工程後之半導體晶圓之主面的重要部分平面圖。
圖26為圖25之X1－X1線的斷面圖。
圖27為接續圖26之栓塞形成工程中之半導體晶圓之和圖25之X1－X1線相當處的斷面圖。
圖28為接續圖27之栓塞形成工程中之半導體晶圓之和圖25之X1－X1線相當處的斷面圖。
圖29為接續圖28之栓塞形成工程中之半導體晶圓之和圖25之X1－X1線相當處的斷面圖。
圖30為接續圖29之栓塞形成工程後之半導體晶圓之主面的重要部分平面圖。
圖31為圖30之X1-X1線的斷面圖。
圖32為圖30之導通溝槽部的擴大平面圖。
圖33為圖32之X2-X2線的重要部分擴大斷面圖。
圖34為接續圖31之配線層形成工程中之半導體晶圓之和圖30之X1-X1線相當處的斷面圖。
圖35為接續圖34之配線層形成工程中之半導體晶圓之和圖30之X1-X1線相當處的斷面圖。
圖36為接續圖35之配線層形成工程中之半導體晶圓之和圖30之X1-X1線相當處的斷面圖。
1WA、1WB、1WC‧‧‧晶圓
1S‧‧‧半導體基板
2‧‧‧分離部
3‧‧‧源極/汲極用半導體區域
4‧‧‧閘極絕緣膜
5‧‧‧閘極
6‧‧‧側壁
7a‧‧‧層間絕緣膜(第3絕緣膜)
7b‧‧‧層間絕緣膜(第4絕緣膜)
7c、7d‧‧‧層間絕緣膜
8‧‧‧貫穿電極
9‧‧‧貫穿孔
10‧‧‧貫穿分離部
11‧‧‧貫穿孔
12‧‧‧填埋膜
13‧‧‧絕緣膜(第1絕緣膜)
14‧‧‧帽蓋絕緣膜(第2絕緣膜)
18‧‧‧導體膜
18a‧‧‧栓塞(連接部)
18b‧‧‧栓塞(連接部)
18c、18d‧‧‧栓塞
19‧‧‧導體膜
19a~19c‧‧‧配線
20‧‧‧保護膜
21a~21c‧‧‧開口部
22‧‧‧接合焊墊
L‧‧‧活化區域
DL‧‧‧虛擬活化區域
Q‧‧‧MISFET

Claims (7)

  1. 一種半導體裝置之製造方法，係具有，(a)於所要半導體基板之第1面形成定義活化區域之分離部的工程；(b)由上述分離部的上面，形成達到比上述分離部更深領域之分離溝的工程；(c)於上述分離溝之內面藉由熱氧化法形成第1絕緣膜的工程；(d)上述(c)工程之後，於上述分離溝內形成填埋膜，接著露出上述填埋膜的底層之一部份的工程；(e)上述(d)工程之後，以覆蓋上述半導體元件之方式於上述所要半導體基板之第1面上形成層間絕緣膜的工程；(f)於上述所要半導體基板之第1面上形成構成積體電路之半導體元件的工程；(g)由上述層間絕緣膜的上面，於上述活化區域形成達到比上述分離部更深領域之導通溝的工程；(h)於上述導通溝內形成導電膜後，露出上述層間絕緣膜上面的工程；(i)形成電連接上述半導體元件與上述導電膜之配線層的工程；及(j)藉由研磨上述半導體基板之第1面的反對側之第2面，露出上述第1絕緣膜及上述導通膜，來形成由上述填埋膜形成之貫穿分離部與由上述導電膜形成之貫穿電極 的工程；上述貫穿電極係，用於電連接多數片半導體基板之積體電路彼此之間，於上述所要半導體基板之第1面之面內，在自上述貫穿電極分離之位置以包圍上述貫穿電極之方式形成上述貫穿分離部。
  2. 如申請專利範圍第1項之半導體裝置之製造方法，其中，上述(a)工程中，藉由形成上述分離部，定義為上述所要半導體基板之第1面的上述活化區域與上述活化區域周圍的虛擬活化區域，於上述貫穿電極周圍配置虛擬活化區域。
  3. 如申請專利範圍第1項之半導體裝置之製造方法，其中，上述(a)工程中，於上述所要半導體基板之第1面形成溝後，於上述溝內填埋第2絕緣膜，接著藉由露出上述第2絕緣膜露的底層之一部份，形成由上述溝內之上述第2絕緣膜形成之上述分離部。
  4. 如申請專利範圍第1項之半導體裝置之製造方法，其中，上述填埋膜係包含半導體膜。
  5. 如申請專利範圍第1項之半導體裝置之製造方法，其中，更具有，(d1)上述(d)工程之後，上述(f)工程之前於上述填埋膜 上形成第3絕緣膜且填埋上述分離溝的工程，及(d2)上述(f)工程之前，藉由研磨上述第3絕緣膜露出上述第3絕緣膜露的底層之一部份，使上述第3絕緣膜殘留於上述分離溝內的工程。
  6. 如申請專利範圍第5項之半導體裝置之製造方法，其中，上述第3絕緣膜，係由和構成上述分離部之第2絕緣膜具有同一蝕刻速率的絕緣材料形成。
  7. 如申請專利範圍第1項之半導體裝置之製造方法，其中，連接上述配線層與上述貫穿電極的連接部，係在構成上述貫穿電極的上述導體部上面內，避開構成上述導體膜之膜的接縫部分而被配置。
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