TWI305481B - Circuit board and circuit board with embedded chip - Google Patents

Description

1305481 ASEK1844-NEW.final_tw_2〇〇611〇3 九、發明說明： 【發明所屬之技術領域】 本發明是有關於一種線路基板(circuit substrate)，且特 別是有關於一種具有内埋晶片之線路基板。 【先前技術】 隨著電子產品的需求朝向高功能化、訊號傳輸高速化 及電路το件高密度化，積體電路晶片所呈現的功能越強， 而針對肩費性電子產品，搭配的被動元件數量亦隨之遽 增。再者，在電子產品強調輕薄短小之際，如何在有限的 構裝空間巾容納數目龐大的電子元件，已成為電子構褒業 者急待解決與克服的技術瓶頸。為了解決此一問題，構裝 技術逐漸走向單構裝系統(System in Package，SIp)的系統 整合階段’特別是多晶片模組(Multi-Chip Module，MCM) 的構裝。而其中，埋藏式主、被動元件技術(祕咖以 technology)與表面積層技術(buiw叩)成為關鍵技術。藉由 元，的内埋化，可使構裝體積大幅度縮小，能放入更多高 功能性元件，*表面積層技㈣可以提高線路密度、縮小 元件厚度，藉此提高產品整體的構裝密度。 圖1A繪不習知埋藏式晶片封襞結構之晶片上的兩接 墊與το件之電性連接義，*圖1B、㈣當外界提供 繪示之兩接塾時，此兩接整之間的電位 曲線。明參㈣卜在習知埋藏式晶片封裝結構中，盆曰 片之相_料1G、2()之邮有—咖 = 件30配置於錄1G與2G之間，其中元件如例如為t 1305481 ASEKl 844-NEW-FINAL-T W-200611〇3 體（transistor)或其他電子元件。當外界施給接墊1〇及 20 —操作電壓V時，此操作電壓v經過元件3〇後會產生 壓降（voltage difference)。此壓降會消耗能量及產生一熱 區（hot zone) ’進而使元件3〇的電性表現降低。如此一 來，埋藏式晶封裴結構之整體電性效能亦會受到影響。當 然，縮短接墊10與20之間距可以改善此壓降對埋藏式晶 片封裝結構之電性效能的不良影響，但這不是一個可行性 高的解決方案，因為過度縮短接墊1〇與2〇之間距會造成 埋藏式晶片封裝結構之良率下降或接墊10與20間的電性 干擾。 【發明内容】 本發明之目的是提供一種線路基板，其具有多個第一 導電通孔及至少-第二導電通孔。各第一導電通孔是電性 連接至一信號輸入/輸出端子，而第二導電通孔則是電性連 接至兩個以上的信錄人/輸㈣子，以提升祕基板之電 性效能。 本發明之另一目的是提供一種線路基板，直且有多個 第-導電通孔及至少-第二導電通孔。各第—導電通孔且 有:第-尺寸，且電性連接至一信號輸入/輪出端子；而第 電通孔具有-大於上述第—尺寸之第二財，且電性 連接至兩個以上的信號輸入/輸出端子。由 面積’藉此提供較大之導電面積，二充 分地供應至相對應之晶片。 本發明之又-目的是提供一種具有内垣晶片之線路 1305481 ASEKl 844-NEW-FINAL-TW-20061103 基板’其可在不犧牲製程良率的前提下提供較佳電性效能。 本發明的再一目的是提供一種具有内埋晶片之線路 基板’其可使電源充分地供應至晶片。 為達上述或是其他目的，本發明提出一種線路基板， 其包括多數個介電層、多數個内部圖案化線路層（inner patterned circuit layer)、一表層線路層（surface drcuk layer)、多數個第一導電通孔以及至少一第二導電通孔。 其中，各内部圖案化線路層是配置於兩相鄰之介電層之 間。表層線路層配置於最外侧之介電層上，且表層線路層 包括多數個信號輸入/輸出端子（signal input/〇utput terminal)。這些第一導電通孔配置於這些介電層内，用以 導通兩相鄰之㈣贿化線關，且衫—導電通孔電性 連接至其中一信號輸入/輸出端子。第二導電通孔配置於其 中-介電相，肋導通兩婦之__化線路層，且 第二導電通孔電性連接至兩個以上之信號輸人/輸出端子。 在本發明之一實施例中，上述之線路基板可更包括一 焊罩層（passivation layer)，其配置於表層線路層上，並 J露信號輸入/輸出端子。此外，上述之線路基板可 ==多數個焊球(solde⑽），其分別配 層所暴路出之這些信號輸入/輸出端子上。 在本發明之一實施例中，上述電 孔之信號輸入/輸出端子為電源端子。 #導電通 板，二上=線他路：之本:明更提出-種線路基 ^頁上述線路基板之特徵外，其第二導電通孔 1305481 ASEKl 844-NEW-FINAL-TW-20061103 的尺寸大於第一導電通孔的尺寸。 在本發明之一實施例中’上述之第二導電通孔的尺寸 至少為第一導電通孔的尺寸之1ί5倍。 曰曰 B曰 為達上述或是其他目的，本發明更提出一種具有内埋 片之線路基板，其包括一晶片以及一線路基板。其中， 片具有一主動表面，且晶片包括多數個第一接墊、多數 個弟一球底金屬層（under bump metallurgy )、至少一第二 球底金屬層以及多數個凸塊。這些第一接墊配置於主動表 面上，而這些第一球底金屬層分別配置於這些第一接墊 上。第二球底金屬層配置於兩個以上之第一接墊上。這些 凸塊分別配置於這些第一球底金屬層以及第二球底金屬^ 上。線路基板包括多數個介電層、多數個 層、一第-表層線路層一第二表層線路層、多 至:一第二導電通孔。這些介電層所形成之 =口…構具有-上表面以及—下表面，其中叠合結構之 ί於一凹槽’晶片是以主動表面朝向凹槽的方式配 介電圖案化線路層是配置於兩相鄰之這些 曰η表層線路層配置於凹槽所暴露出之介電 層上。第-表層線路層包括多數個第二接墊 應於這些凸塊其中之-，且與其電性連接:ΐ : =路層配置於疊合結構之下表面上，且第二表； 'ίί個信號輸人7輪^端子。這些第—導電通二置二 介:層内，用以導通兩相鄰之内部圖案化線 各第一導電通孔電性連接至其信號輸人/輪^子以 1305481 ASEK1844-NEW-FINAL-TW-20061103 及其中-第二接墊。第二導電通孔配置於其中一介電層 内，且位於凹槽之下方。第二導電通孔電性連接至兩個二 上之^吕说輸入/輸出端子以及其中一第二接塾。 在本發明之-實施例中，上述之具有内埋晶片之線路 基板可更包括-底縣（underflll layer)，其配置於線路 基板與晶片之主動表面之間。 為達上述或是其他目的，本發明更提出一種具有内埋 晶片之線路基板，其除了具有上述具有内埋晶片之線路基 板之特徵外，其第二導電通孔的尺寸大於第一導電通孔的 尺寸。 基於上述，在本發明之具有内埋晶片之線路基板中， 第二導電通孔及第二球底金屬層可電性連接至兩個以上之 4吕號輸入/輸出端子及兩個以上之第一接墊。因此，當這些 信號輸入/輸出端子被施以相同電壓時，晶片上位於這些第 一接墊之間的部分能夠維持與這些第一接墊相同的電壓。 如此一來，具有内埋晶片之線路基板便能在不縮短第一接 墊之間距的情況下，具有較習知埋藏式晶片封裝結構優越 的電性效能。 為讓本發明之上述和其他目的、特徵和優點能更明顯 易懂’下文特舉較佳實施例，並配合所附圖式，作詳細說 明如下。 【實施方式】 圖2為本發明一實施例之線路基板的剖面示意圖。請 參照圖2,本實施例之線路基板1〇〇包括多數個介電層 1305481 844-NEW-FINAL-TW-200611〇3 aseki 多數個内部圖案化線路層120、一第二表層線路層 130、多數個第一導電通孔14〇以及至少一第二導電通^ 150。其中，這些介電層11〇形成一疊合結構，其具有一上 表面112及一下表面114。各内部圖案化線路層12〇是配 置於兩相鄰之介電層110之間。第二表層線路層13〇配置 ，疊合結構之下表面114上，且第二表層線路層13〇包括 多數個信號輸入/輸出端子132。這些第一導電通孔14〇配 • 置於這些介電層110内，用以導通兩相鄰之内部圖案化線 路層120，且各第一導電通孔140電性連接至其中一信號 輪入/輸出端子132。第二導電通孔150配置於其中一介電 層110内，用以導通兩相鄰之内部圖案化線路層12〇，且 第二導電通孔150電性連接至兩個以上之信號輸入/ 端子132。 在本實施例中’線路基板1〇〇可更包括一焊罩層160， 其配置於第二表層線路層13〇上，並暴露出這些信號輸入/ ，出端子132。此外，線路基板100可進一步包括多數個 知球170 ’其分別配置於焊罩層160所暴露出之這些信號 輸入/輸出端子132上。如此一來，内部圖案化線路層12〇 便可以透過焊球170而與外界之電子零件電性連接。 在本實施例中，第一導電通孔140與第二導電通孔15〇 的製作簡易，其中一種製作方法為以雷射鑽孔技術在介電 層110上鑽出多個貫孔，然後再以電鍍法將導電材質電鍍 於這些貫孔中。此外，第一導電通孔14〇具有一第一尺寸， 而第二導電通孔150具有一第二尺寸。在本實施例中，第 11 1305481 ASEK1844-NEW-FINAL-TW-20061103 二尺寸大於第一尺寸。在本發明之一較佳實施例中，第二 尺寸至少為第一尺寸的1，5倍。另外，電性連接至第二導 電通孔150之信號輸入/輸出端子132可為電性連接至電源 之電源端子或電性連接至接地之接地端子，或者可用以傳 輸信號。 圖3為本發明一實施例之具有内埋晶片之線路基板的 剖面示意圖。請參照圖3，本實施例之具有内埋晶片之線 路基板400包括一晶片200及一線路基板3〇〇。晶片2〇〇 具有一主動表面210,且晶片200包括多數個第一接墊 220、多數個第一球底金屬層23〇、至少一第二球底金屬層 240以及多數個凸塊250。這些第一接墊220配置於主動^ 面210上，而這些第一球底金屬層230分別配置於這些第 一接墊220上。第二球底金屬層240配置於兩個以上之第 一接墊220上。這些凸塊250分別配置於這些第一球底金 屬層230以及第二球底金屬層240上。 圖4為圖3中所續'示之晶片在尚未形成凸塊時之朝向 主動表面的下視示意圖。請參照圖4，在本實施例中，第 二球底金屬層240之表面形狀可視實際需求而調整為各種 不同形狀，以使第二球底金屬層240覆蓋於其所須覆蓋的 多個第一接墊220上。 請再參照圖3 ’線路基板300除了具有與圖2之線路 基板100相同之特徵及結構之外，更具有下述特徵及結 構。為了方便讀者對照圖3與圖2,圖3中與圖2相同之 結構將沿用圖2之標號。線路基板3〇〇之介電層1所开多 12 1305481 A 1844-NEW-FINAL-TW-20061103 ，之疊合結構的上表面112,具有一凹槽116,而晶片200 是以其主動表面210朝向凹槽116的方式配置於凹槽U6 中。線路基板300更包括一第一表層線路層31〇，其配置 • 於凹槽U6所暴露出之介電層110上。第一表層線路層310 包括多數個第二接墊312，其中各第二接墊312對應於這 些凸塊250其中之一，且與其電性連接。此外，各第一導 電通孔140除了電性連接至其中一信號輸入/輸出端子 鲁 132,更電性連接至其中一第二接墊312。第二導電通孔15〇 除了電性連接至兩個以上之信號輸入/輸出端子132，更電 陡連接至其中一第二接墊312，且第二導電通孔15〇位於 凹槽116之下方。 在本實施例之具有内埋晶片之線路基板4〇〇中，第二 V電通孔150及第二球底金屬層240可電性連接至兩個以 上之信號輸入/輸出端子132及兩個以上之第一接墊220。 因此，當這些信號輸入/輸出端子132被施以相同電壓時， 晶片200上位於這学第一接墊22〇之間的部分能夠維持與 • 這些第一接墊220相同的電壓。如此一來，具有内埋晶片 之線路基板400便能在不縮短第一接墊22〇、第一導電通 孔/40及第二導電通孔15〇之間距的情況下，具有較習知 埋藏式晶月封裝結構優越的電性效能。並且，由於本實施 例無須縮短第一接塾220、第一導電通孔140及第二導電 通孔150之間距，這會使得第一接墊22〇、第一導電通孔 140及第二導電通孔15〇的製作容易，故具有内埋晶片之 線路基板400能在維持高良率的情況下被製造。此外，當 13 1305481 ASEKl 844-NEW-FINAL-TW-20061103 第二導電通孔150被電性連接至電源時，由於晶片2〇〇上 位於這些第一接墊220之間的部分能夠維持與這些第一接 墊220相同的電壓，因此電源可透過第二導電通孔15〇充 分地供應至晶片200。 在本實施例中，具有内埋晶片之線路基板4〇〇可更包 括一底膠層410,其配置於線路基板3〇〇與晶片2〇〇之主 動表面210之間。底膠層410的主要用途為緩衝晶片2〇〇 與線路基板300之間所產生的熱應力，並增加結構強度。 圖5為圖3所繪示之線路基板的上視示意圖。請參照 圖5，第二接墊312之表面形狀可視實際需求而調整為各 種不同形狀。在本實施例中，第二接墊312的表面形狀與 圖4所繪不之第二球底金屬層24〇的表面形狀相對應。 綜上所述，在本發明之具有内埋晶片之線路基板中， 第二導電通孔及第二球底金屬層可電性連接至兩個以上之 信號輸入/輸出端子及兩個以上之第一接墊。因此，當這些 k號輸入/輪出端子被施以相同電壓時，晶片上位於這些第 一接墊之間的部分能夠維持與這些第一接墊相同的電壓。 如此一來，具有内埋晶片之線路基板便能在不縮短第一接 墊、第一導電通孔及第二導電通孔之間距的情況下，具有 較習知埋藏式晶片封裝結構優越的電性效能。並且，由於 本發明無須縮短第一接墊、第一導電通孔及第二導電通孔 之間距，這會使得第一接墊、第一導電通孔與第二導電通 孔的製作容易，故具有内埋晶片之線路基板能在維持高良 率的情況下被製造。此外，當第二導電通孔被電性連接至 衝 :::此位於這些第一接墊之間的部分能约維 通孔充分地供應至晶片。 等冤 雖然本發明已以較佳實施例揭露如上 限定本㈣’任何㈣技魏域t料财知識 脫離本發明之精神和範_，t可作 I 不 ^明之保護範圍當視後附之申請專利二二 【圖式簡單說明】 替鱼圖=if習知埋藏式晶片封裝結構之晶片上的兩接 墊與7〇件之電性連接關係。 接塾^ lBtHt外界提供—操作電壓至圖1績_示之兩 接墊時，此兩接墊之間的電位曲線。 發明一實施例之線路基板的剖面示意圖。 剖面實施例之具有内埋晶片之線路基板的 主動3中所緣示之晶片在尚未形成凸塊時之朝向 主勤表面的下視示意圖。 圖 圖5為圖3崎示之線路基板的上視示意 【主要元件符號說明】 Η) ' 20 :接墊 30 :元件 100、300 :線路基板 110 ··介電層 15 1305481 ASEKl 844-NE W-FINAL-TW-20061103 112、112’ ：上表面 114 :下表面 116 :凹槽 120 :内部圖案化線路層 130 :第二表層線路層 132 :信號輸入/輸出端子 140 :第一導電通孔 150 :第二導電通孔 160 :焊罩層 170 :焊球 200 :晶片 210 :主動表面 220 :第一接墊 230 :第一球底金屬層 240 :第二球底金屬層 250 :凸塊 310 :第一表層線路層 312 :第二接墊 400 :具有内埋晶片之線路基板 410 :底膠層 16

Claims (1)

1. I3054M 1 844-NE W-FINAL-TW-20061103 十、申請專利範圍： 1·一種線路基板，包括： 多數個介電層； 多數個内部圖案化線路層，波 層是配置於兩相鄰之該些介電層之間广内糊案化線路 -表層線路層’配置於最外側^該 線路層包括多數個信號輸入/輪出端子；《上，該表層

   多數個第-導電通孔，配置於該些介電 部圖案化線路層，且各‘導電通= 電性連接至其巾-該信絲人端子；以及 至少-第二導電通孔，配置於其中一該介電層内，用 以導通兩婦之該些㈣圖案化線路層，且該第二導電通 孔電性連接至兩個以上之該些信號輸人/輸出端子。 θ 2·如申請專利範圍第1項所述之線路基板，更包括一 焊罩層，配置於該表層線路層上，並暴露出該些信號輸入， 輪出端子。

   3.如申請專利範圍第2項所述之線路基板，更包括多 數個烊球，分別配置於該焊罩層所暴露出之該些信號輸入/ 輪出端子上。 4.如申請專利範圍第1項所述之線路基板，其中電性 連接至該第二導電通孔之該些信號輸入/輸出端子為電源 端子0 5. —種具有内埋晶片之線路基板，包括： 一晶片’具有一主動表面，包括： 17 1305481 ASEKl 844-NEW-FINAL-TW-20061103 多數個第一接墊，配置於該主動表面上； 多數個第一球底金屬層，分別配置於該些第—接 墊上； _ 至少一第二球底金屬層，配置於兩個以上之該此 第一接墊上；以及 多數個凸塊’分別配置於該些第一球底金屬層以 及該第二球底金屬層上；以及 一線路基板，包括： 多數個介電層，該些介電層所形成之一疊合結構 具有一上表面以及一下表面，其中該疊合結構之該上表面 具有一凹槽，該晶片是以該主動表面朝向該凹槽的 置於該凹槽中； 多數個内部圖案化線路層，其中各該内部圖案化 線路層是配置於兩相鄰之該些介電層之間； 一第一表層線路層，配置於該凹槽所暴露出之該 介電層上，該第一表層線路層包括多數個第二接墊，其^ 各該第二接墊對應於該些凸塊其中之一，且與其電性連接； 一第二表層線路層，配置於該疊合結構之該下表 面上，該第二表層線路層包括多數個信號輸入/輸出端子； 多數個第一導電通孔，配置於該些介電層内，用 以導通兩相鄰之該些内部圖案化線路層，且各該第一導電 通孔電性連接至其+ —娜號輸人/輸&端子以及其中一 該第二接墊；以及 至夕第一導電通孔，配置於其中一該介電層 18 1305481 ASEK1844-NEW-FINAL-TW-20061103 個以上之該些：::: 主動表面之間。 m孩 7.如申請專利範圍第5項所述之具有内埋晶片之線路 基板，其中該祕基板更包括—焊罩層，配置於該第 層線路層上’並暴露出該些信號輸人/輸出端子。 8·如争請專利範圍第7項所述之具有内埋晶片之線路 基板’其找線路基板更包括多數個焊球，分別配置於該 焊罩層所暴露出之該些信號輸入/輸出端子上。 9·如申請專利範圍第5項所述之線路基板，其中電性 連接至該第二導電通孔之該些信號輸入/輸出端子為電源 端子。 10.—種線路基板，包括： 多數個介電層； 多數個内部圖案化線路層，其中各該内部圖案化線路 層是配置於兩相鄰之該些介電層之間； 一表層線路層，配置於最外側之該介電層上，該表層 線路層包括多數個信號輸入/輸出端子； 多數個第一導電通孔，具有一第一尺寸，並配置於該 些介電層内，用以導通兩相鄰之該些内部圖案化線路層， 且各該第一導電通孔電性連接至其中一該信號輸入/輸出 端子；以及 1305481 ASEK1844-NEW-FINAL-TW-20061103 至少一第二導電通孔，具有一第二尺寸，並配置於其 中一該介電層内，用以導通兩相鄰之該些内部圖案化線路 層，其中該第二尺寸大於該第一尺寸。 卜11·如申請專利範圍第10項所述之線路基板，其中該 第二尺寸至少為該第一尺寸之15倍。 12.如申請專利範圍第10項所述之線路基板，其中該

   弟二導電通孔電性連接至兩個以上之該些信號輸入/輸出 端子。 —丨3.如申請專利範圍第10項所述之線路基板，更包括 焊罩層，配置於該表層線路層上，並暴露出該些信號輸 入/輪出端子。 夕I4.如申請專利範圍第13項所述之線路基板，更包括 ^個焊球’分觀置於轉罩層所暴露出之該些信號輸 入/輪出端子上。 一 如申請專利範圍第1〇項所述之線路基板，其中電 、接至該第二導電通孔之該些信號輸入/輸出端子為電 16·一種具有内埋晶片之線路基板，包括： 一晶片’具有一主動表面，包括： 多數個第一接墊，配置於該主動表面上； 夕數個第一球底金屬層，分別配置於該些第一接 至少一第二球底金屬層，配置於兩個以上之該些 弟—接墊上；以及 一 20 屬層以

   1305481 ASEKl 844-NEW-FINAL-TW-20061103 夕數個凸塊，分別配置於該些第一球底金 及該第二球底金屬層上；以及 _ ^ 一線路基板，包括： 多數個介電層，該些介電層所形成之一疊合結構 具有-上表㈣及-下表面’其巾該#合結構之該上表面 具有一凹槽，該晶片是以該主動表面朝向該凹槽的方式配 置於該凹槽中； 多數個内部圖案化線路層，其中各該内部圖案化 線路層是配置於兩相鄰之該些介電層之間； 一 -第-表層線路層，配置於該凹槽所暴露出之該 介電層上該第-表層線路層包括多數個第二接墊，其中 各該第二接觸應於該些凸塊其中之―，且與其電性連接； 一第二表層線路層，配置於該疊合結構之該下表 面上’該第二表層祕層包括乡數個錢輸人/輸出端子； 夕數個第一導電通孔，具有一第一尺寸，並配置 於該些介f層内，用以導通兩相鄰之該些⑽圖案化線路 層’且各該第—導電通孔電性連接至其中-該信號輸入/ 輸出端子以及其中一該第二接墊；以及 至少一第二導電通孔，具有—第二尺寸，並配置 於其中一該介電層内，且位於該凹槽之下方，用以導通兩 相郇之該些内部圖案化線路層，其中該第二尺寸大於該第 一尺寸。 17·如申睛專利範圍第16項所述之線路基板，其中該 第二尺寸至少為該第一尺寸之1.5倍。 21 1305481 Α3ΕΚ：18Φ4·ΝΕ\ν_πΝΑΙ^Τ^-20061103 18.如申請專利範圍第16項所述之線路基板，其中該 第二導電通孔電性連接至兩個以上之該些信號輸入/輸出 端子以及其中一該第二接墊。 、19·如申請專利範圍第16項所述之線路基板，其中電 生連接至該第二導電通孔之該些信號輸人/輸&端子為電 源端子。 20·如申請專利範圍第16項所述之具有内埋晶片之線 路基板，更包括一底膠層，配置於該線路基板與該晶片之 該主動表面之間。 21·如申請專利範圍第16項所述之具有内埋晶片之線 路基板’其中該線路基板更包括一焊罩層，配置於該第二 表層線路層上，並暴露出該些信號輸入/輸出端子。 22·如申請專利範圍第21項所述之具有内埋晶片之線 路基板，其中該線路基板更包括多數個焊球，分別配置於 該焊罩層所暴露出之該些信號輸入/輪出端子上。 22