KR20110118948A - 수동소자가 적층된 반도체 칩, 이를 포함하는 3차원 멀티 칩 및 이를 포함하는 3차원 멀티 칩 패키지 - Google Patents
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Abstract
수동소자들이 적층된 반도체 칩은 기판, 활성층, 수동소자들 및 복수의 관통 실리콘 비아들을 포함한다. 활성층은 집적소자들, 전원 전압을 전달하는 파워 패턴들, 접지 전압을 전달하는 접지 패턴들 및 전기적 신호를 전달하는 신호 패턴들을 포함하며, 기판의 일면에 형성된다. 수동소자들은 기판의 타면에 적층된다. 복수의 관통 실리콘 비아들은 수동소자들 및 집적소자들이 전기적으로 연결되도록 기판을 관통하여 형성되며 이산화규소(SiO2)막으로 둘러싸인다. 복수의 관통 실리콘 비아들 중 일부는 수동소자들에 전원 전압을 전달하며, 복수의 관통 실리콘 비아들 중 나머지는 수동소자들에 접지 전압을 전달한다.
Description
본 발명은 반도체 칩에 관한 것으로, 보다 상세하게는 수동소자가 적층된 반도체 칩, 3차원 멀티 칩 및 이를 포함하는 3차원 멀티 칩 패키지에 관한 것이다.
반도체 칩이 소형화 및 경량화 됨에 따라, 고속/광대역 입출력(I/O) 전송이 가능한 3차원 멀티 칩 패키지가 연구되고 있다. 적층 기술을 통해 반도체 칩 또는 반도체 칩 패키지 등을 포함하는 전자회로를 구현함으로써 집적도 및 신호 전달 특성을 향상시킬 수 있다.
한편, 상기 전자회로를 구현함에 있어서, 반도체 칩과 함께 커패시터와 같은 수동소자들을 적절하게 배치할 필요가 있다. 종래에는 커패시터를 배치함에 있어, 반도체 칩이 실장되는 설정 보드(set board) 또는 패키지 보드(package PCB) 상에 커패시터가 실장되는 오프-칩(off-chip) 방식 및 반도체 칩의 기판 내부에 커패시터가 형성되는 온-칩(on-chip) 또는 온-다이(on-die) 방식이 사용되었다.
상기 오프-칩 방식의 경우 미리 제조된 커패시터를 보드 상에 실장하기 때문에 비교적 큰 커패시턴스 값을 가질 수 있으나, 반도체 칩과 커패시터의 연결선(interconnect)의 길이가 길어짐에 따라 상대적으로 큰 기생 인덕턴스를 가지게 되며, 전력 전달 특성의 열화가 발생할 수 있는 단점이 있다. 상기 온-칩 방식의 경우 상대적으로 작은 기생 인덕턴스를 가지나, 반도체 칩의 크기의 한계로 인해 기판 내부에 형성되는 커패시터는 상대적으로 작은 커패시턴스를 가지게 되며, 이에 따라 반도체 칩을 포함하는 전자회로에 전달되는 노이즈가 증가되는 문제가 있다.
따라서 반도체 칩과 커패시터의 연결선의 길이를 최소화하면서 기생 인덕턴스를 감소시키고 커패시턴스를 증가시키며 3차원 집적 회로에 용이하게 적용시킬 수 있는 커패시터의 배치 구조 및 이를 포함하는 반도체 칩이 필요하다.
상기와 같은 문제점을 해결하기 위한 본 발명의 일 목적은 관통 실리콘 비아를 이용하여 적층된 수동소자들과 전기적으로 연결되는 반도체 칩을 제공하는 것이다.
본 발명의 다른 목적은 상기의 반도체 칩을 포함하는 3차원 멀티 칩 및 3차원 멀티 칩 패키지를 제공하는 것이다.
상술한 본 발명의 일 목적을 달성하기 위하여, 본 발명의 일 실시예에 따른 수동소자들이 적층된 반도체 칩은 기판, 활성층, 수동소자들 및 복수의 관통 실리콘 비아(through silicon via)들을 포함한다. 상기 활성층은 집적소자들, 전원 전압을 전달하는 파워 패턴들, 접지 전압을 전달하는 접지 패턴들 및 전기적 신호를 전달하는 신호 패턴들을 포함하며, 상기 기판의 일면에 형성된다. 상기 수동소자들은 상기 기판의 타면에 적층된다. 상기 복수의 관통 실리콘 비아들은 상기 수동소자들 및 상기 집적소자들이 전기적으로 연결되도록 상기 기판을 관통하여 형성되며 이산화규소(SiO2)막으로 둘러싸인다. 상기 복수의 관통 실리콘 비아들 중 일부는 상기 수동소자들에 상기 전원 전압을 전달하며, 상기 복수의 관통 실리콘 비아들 중 나머지는 상기 수동소자들에 상기 접지 전압을 전달한다.
상기 복수의 관통 실리콘 비아들은 레이저 공정을 통해 상기 기판에 복수의 관통 홀들이 생성되고 상기 복수의 관통 홀들에 전도성 물질이 충전되어 형성될 수 있다.
일 실시예에서, 상기 수동소자들은 표면 실장 형태의 커패시터들일 수 있다.
일 실시예에서, 상기 수동소자들은 MOS 트랜지스터 기반의 온-다이 커패시터들일 수 있다.
상술한 본 발명의 일 목적을 달성하기 위하여, 본 발명의 다른 실시예에 따른 3차원 멀티 칩은 적층된 복수의 반도체 칩들 및 수동소자들을 포함한다. 상기 수동소자들은 상기 복수의 반도체 칩들 중 인접한 두 개의 반도체 칩들 사이에 적층되거나, 상기 복수의 반도체 칩들 중 최상단 또는 최하단에 적층된 반도체 칩의 표면에 적층된다. 상기 복수의 반도체 칩들 각각은 기판, 활성층 및 복수의 관통 실리콘 비아들을 포함한다. 상기 활성층은 집적소자들, 전원 전압을 전달하는 파워 패턴들, 접지 전압을 전달하는 접지 패턴들 및 전기적 신호를 전달하는 신호 패턴들을 포함하며, 상기 기판의 일면에 형성된다. 상기 복수의 관통 실리콘 비아들은 상기 집적소자들이 상기 복수의 반도체 칩들 중 인접한 반도체 칩 또는 상기 수동소자들 중 인접한 수동소자와 전기적으로 연결되도록 상기 기판을 관통하여 형성되며 이산화규소막으로 둘러싸인다. 상기 복수의 관통 실리콘 비아들 중 일부는 상기 수동소자들에 상기 전원 전압을 전달하며, 상기 복수의 관통 실리콘 비아들 중 나머지는 상기 수동소자들에 상기 접지 전압을 전달한다.
일 실시예에서, 상기 수동소자들은 표면 실장 형태의 커패시터들일 수 있고, 상기 수동소자들은 상기 3차원 멀티 칩의 최상단 또는 최하단에 적층된 반도체 칩 중 상기 활성층이 형성되지 않은 상기 기판의 타면이 노출된 반도체 칩의 상기 기판의 타면에 적층될 수 있다.
일 실시예에서, 상기 수동소자들은 MOS 트랜지스터 기반의 온-다이 커패시터들일 수 있다. 이 경우, 상기 온-다이 커패시터들 중 하나가 상기 복수의 반도체 칩들 중 인접한 두 개의 반도체 칩들 사이에 적층되는 경우, 상기 온-다이 커패시터들 중 하나는 상기 인접한 두 개의 반도체 칩들과 전기적으로 연결되도록 상기 온-다이 커패시터들 중 하나를 관통하여 형성된 복수의 관통 실리콘 비아들을 포함할 수 있다. 또한 상기 복수의 반도체 칩들과 상기 복수의 온-다이 커패시터들은 임의의 순서로 적층될 수 있다.
상술한 본 발명의 일 목적을 달성하기 위하여, 본 발명의 다른 실시예에 따른 3차원 멀티 칩 패키지는 베이스 기판, 복수의 반도체 칩들 및 수동소자들을 포함한다. 상기 복수의 반도체 칩들은 상기 베이스 기판 상에 적층된다. 상기 수동소자들은 상기 적층된 복수의 반도체 칩들 중 인접한 두 개의 반도체 칩들 사이에 적층되거나, 상기 적층된 복수의 반도체 칩들 중 최상단 또는 최하단에 적층된 반도체 칩의 표면에 적층된다. 상기 복수의 반도체 칩들 각각은 기판, 활성층 및 복수의 관통 실리콘 비아들을 포함한다. 상기 활성층은 집적소자들, 전원 전압을 전달하는 파워 패턴들, 접지 전압을 전달하는 접지 패턴들 및 전기적 신호를 전달하는 신호 패턴들을 포함하며, 상기 기판의 일면에 형성된다. 상기 복수의 관통 실리콘 비아들은 상기 집적소자들이 상기 복수의 반도체 칩들 중 인접한 반도체 칩 또는 상기 수동소자들 중 인접한 수동소자와 전기적으로 연결되도록 상기 기판을 관통하여 형성되며 이산화규소막으로 둘러싸인다. 상기 복수의 관통 실리콘 비아들 중 일부는 상기 수동소자들에 상기 전원 전압을 전달하며, 상기 복수의 관통 실리콘 비아들 중 나머지는 상기 수동소자들에 상기 접지 전압을 전달한다.
상기와 같은 본 발명의 실시예들에 따른 수동소자가 적층된 반도체 칩, 3차원 멀티 칩 및 이를 포함하는 3차원 멀티 칩 패키지는, 활성층이 형성된 기판의 활성면의 반대쪽 면에 수동소자들을 적층하고 관통 실리콘 비아를 이용하여 수동소자들과 반도체 칩을 전기적으로 연결하는 연결선(interconnect)을 구현함으로써, 연결선의 길이가 최소화되고 상기 수동소자들의 기생 인덕턴스가 감소되고 커패시턴스가 증가될 수 있다. 따라서 전력 전달 네트워크의 인덕턴스를 감소시키고 전력 노이즈를 개선할 수 있다.
또한 MOS 트랜지스터 기반의 온-다이 커패시터를 이용하는 경우, 3차원 멀티 칩의 상부, 하부 또는 중간부와 같은 임의의 위치에 수동소자들을 적층시킬 수 있어 3차원 집적 회로에 적합한 3차원 멀티 칩을 제공할 수 있다.
도 1은 본 발명의 일 실시예에 따른 수동소자들이 적층된 반도체 칩을 나타내는 단면도이다.
도 2는 본 발명의 일 실시예에 따른 3차원 멀티 칩의 일 예를 나타내는 단면도이다.
도 3은 본 발명의 다른 실시예에 따른 수동소자들이 적층된 반도체 칩을 나타내는 단면도이다.
도 4는 본 발명의 다른 실시예에 따른 3차원 멀티 칩의 일 예를 나타내는 단면도이다.
도 5는 본 발명의 다른 실시예에 따른 3차원 멀티 칩의 다른 예를 나타내는 단면도이다.
도 6은 본 발명의 다른 실시예에 따른 3차원 멀티 칩의 또 다른 예를 나타내는 단면도이다.
도 7은 본 발명의 일 실시예에 따른 3차원 멀티 칩 패키지의 일 예를 나타내는 단면도이다.
도 8은 본 발명의 일 실시예에 따른 3차원 멀티 칩 패키지의 다른 예를 나타내는 단면도이다.
도 2는 본 발명의 일 실시예에 따른 3차원 멀티 칩의 일 예를 나타내는 단면도이다.
도 3은 본 발명의 다른 실시예에 따른 수동소자들이 적층된 반도체 칩을 나타내는 단면도이다.
도 4는 본 발명의 다른 실시예에 따른 3차원 멀티 칩의 일 예를 나타내는 단면도이다.
도 5는 본 발명의 다른 실시예에 따른 3차원 멀티 칩의 다른 예를 나타내는 단면도이다.
도 6은 본 발명의 다른 실시예에 따른 3차원 멀티 칩의 또 다른 예를 나타내는 단면도이다.
도 7은 본 발명의 일 실시예에 따른 3차원 멀티 칩 패키지의 일 예를 나타내는 단면도이다.
도 8은 본 발명의 일 실시예에 따른 3차원 멀티 칩 패키지의 다른 예를 나타내는 단면도이다.
본문에 개시되어 있는 본 발명의 실시예들에 대해서, 특정한 구조적 내지 기능적 설명들은 단지 본 발명의 실시예를 설명하기 위한 목적으로 예시된 것으로, 본 발명의 실시예들은 다양한 형태로 실시될 수 있으며 본문에 설명된 실시예들에 한정되는 것으로 해석되어서는 아니 된다.
본 발명은 다양한 변경을 가할 수 있고 여러 가지 형태를 가질 수 있는 바, 특정 실시예들을 도면에 예시하고 본문에 상세하게 설명하고자 한다. 그러나, 이는 본 발명을 특정한 개시 형태에 대해 한정하려는 것이 아니며, 본 발명의 사상 및 기술 범위에 포함되는 모든 변경, 균등물 내지 대체물을 포함하는 것으로 이해되어야 한다. 각 도면을 설명하면서 유사한 참조부호를 구성요소에 대해 사용하였다.
제1, 제2 등의 용어는 다양한 구성요소들을 설명하는데 사용될 수 있지만, 상기 구성요소들은 상기 용어들에 의해 한정되어서는 안 된다. 상기 용어들은 하나의 구성요소를 다른 구성요소로부터 구별하는 목적으로만 사용된다. 예를 들어, 본 발명의 권리 범위로부터 이탈되지 않은 채 제1 구성요소는 제2 구성요소로 명명될 수 있고, 유사하게 제2 구성요소도 제1 구성요소로 명명될 수 있다.
어떤 구성요소가 다른 구성요소에 "연결되어" 있다거나 "접속되어" 있다고 언급된 때에는, 그 다른 구성요소에 직접적으로 연결되어 있거나 또는 접속되어 있을 수도 있지만, 중간에 다른 구성요소가 존재할 수도 있다고 이해되어야 할 것이다. 반면에, 어떤 구성요소가 다른 구성요소에 "직접 연결되어" 있다거나 "직접 접속되어" 있다고 언급된 때에는, 중간에 다른 구성요소가 존재하지 않는 것으로 이해되어야 할 것이다. 구성요소들 간의 관계를 설명하는 다른 표현들, 즉 "~사이에"와 "바로 ~사이에" 또는 "~에 이웃하는"과 "~에 직접 이웃하는" 등도 마찬가지로 해석되어야 한다.
본 출원에서 사용한 용어는 단지 특정한 실시예를 설명하기 위해 사용된 것으로, 본 발명을 한정하려는 의도가 아니다. 단수의 표현은 문맥상 명백하게 다르게 뜻하지 않는 한, 복수의 표현을 포함한다. 본 출원에서, "포함하다" 또는 "가지다" 등의 용어는 설시된 특징, 숫자, 단계, 동작, 구성요소, 부분품 또는 이들을 조합한 것이 존재함을 지정하려는 것이지, 하나 또는 그 이상의 다른 특징들이나 숫자, 단계, 동작, 구성요소, 부분품 또는 이들을 조합한 것들의 존재 또는 부가 가능성을 미리 배제하지 않는 것으로 이해되어야 한다.
다르게 정의되지 않는 한, 기술적이거나 과학적인 용어를 포함해서 여기서 사용되는 모든 용어들은 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자에 의해 일반적으로 이해되는 것과 동일한 의미를 가지고 있다. 일반적으로 사용되는 사전에 정의되어 있는 것과 같은 용어들은 관련 기술의 문맥 상 가지는 의미와 일치하는 의미를 가지는 것으로 해석되어야 하며, 본 출원에서 명백하게 정의하지 않는 한, 이상적이거나 과도하게 형식적인 의미로 해석되지 않는다.
한편, 어떤 실시예가 달리 구현 가능한 경우에 특정 블록 내에 명기된 기능 또는 동작이 순서도에 명기된 순서와 다르게 일어날 수도 있다. 예를 들어, 연속하는 두 블록이 실제로는 실질적으로 동시에 수행될 수도 있고, 관련된 기능 또는 동작에 따라서는 상기 블록들이 거꾸로 수행될 수도 있다.
도 1은 본 발명의 일 실시예에 따른 수동소자들이 적층된 반도체 칩(100)을 나타내는 단면도이다.
도 1을 참조하면, 수동소자들이 적층된 반도체 칩(100)은 반도체 칩(110) 및 수동소자들(130)을 포함한다. 반도체 칩(110)은 기판(112), 복수의 관통 실리콘 비아들(through silicon via, 114) 및 기판(112)의 일면에 형성된 활성층(122)을 포함하여 구현된다.
기판(112)은 예를 들어 실리콘 재질인 반도체 기판일 수 있다. 기판(112)은 CMOS 공정 등의 반도체 제조 공정을 통해 반도체 칩(110)을 구현하기 위해 사용될 수 있다. 복수의 관통 실리콘 비아들(114)은 기판(112)을 관통하여 형성된다.
활성층(122)은 기판(112)의 일면에 형성된다. 활성층(122)은 집적소자들(124), 파워 패턴들(126), 접지 패턴들(128) 및 신호 패턴들(127)을 포함한다. 집적소자들(124)은 일반적으로 반도체 기판 상에 형성되는 트랜지스터 및 다이오드와 같은 전자소자들 또는 상기 전자소자들을 포함하는 집적회로를 나타낸다. 파워 패턴들(126)은 반도체 칩(110)의 외부에서 제공된 전원 전압을 전달하여 집적소자들(124)에 제공한다. 접지 패턴들(128)은 상기 반도체 칩(110)의 외부에서 제공된 접지 전압을 전달하여 집적소자들(124)에 제공한다. 신호 패턴들(127)은 상기 전원 전압 및 상기 접지 전압 외에 반도체 칩(110)에 인가될 수 있는 전기적 신호들을 전달하여 집적소자들(124)에 제공한다. 집적소자들(124)은 상기 전원 전압, 상기 접지 전압 및 상기 전기적 신호들에 기초하여 스위칭 동작, 정류 동작 등과 같은 소자 본래의 동작을 수행할 수 있다.
도 1에서는 활성층(122)을 하나의 층으로 도시하였지만, 실시예에 따라서 활성층은 복수의 층들을 포함할 수 있다. 예를 들어, 활성층(122)은 집적소자들(124)이 형성된 소자층, 파워 패턴들(126)이 형성된 파워 패턴층, 접지 패턴들(128)이 형성된 접지 패턴층 및 신호 패턴들(127)이 형성된 신호 패턴층을 포함하여 구현될 수 있다. 이 경우, 상기 파워 패턴층, 상기 접지 패턴층 및 상기 신호 패턴층의 순서는 임의로 변경될 수 있으며, 인접한 두 개의 층 사이에는 신호의 누설을 방지하기 위해 절연막이 형성될 수 있다.
수동소자들(130)은 기판(112)의 타면에 적층된다. 즉, 수동소자들(130)은 활성층(122)이 형성된 상기 기판(112)의 일면의 반대쪽 면에 적층된다. 일반적으로 집적소자들(124)이 형성된 면이 위쪽을 바라보도록 배치하는 경우가 많으며, 따라서 이 경우 집적소자들이 형성된 상기 기판(112)의 일면을 상면, 수동소자들(130)이 적층되는 상기 기판(112)의 타면을 하면(back side)이라고 부를 수 있다. 종래의 반도체 칩에서는 기판의 타면, 즉 하면에 추가적인 소자들이 적층되지 않으나, 본 발명에서는 상기 기판(112)의 타면에 수동소자들(130)을 적층함으로써 반도체 칩(100)의 전체 크기를 감소시키면서 반도체 칩과 수동소자들(130)의 연결선(interconnect)의 길이를 최소화할 수 있다.
일 실시예에서, 도 1에 도시된 것처럼, 수동소자들(130)은 표면 실장(surface mount technology, SMT) 형태의 커패시터일 수 있다. 상기와 같이 표면 실장 형태의 커패시터를 사용하는 경우 종래의 오프-칩 방식의 커패시터 실장 구조에 비해 수동소자들(130)의 기생 인덕턴스를 감소시킬 수 있다.
복수의 관통 실리콘 비아들(114)은 수동소자들(130) 및 집적소자들(124)을 전기적으로 연결시킨다. 즉, 복수의 관통 실리콘 비아들(114)은 솔더 범프(132)를 통해 수동소자들(130)과 전기적으로 연결되고, 파워 패턴(126) 또는 접지 패턴(128)을 통해 집적소자들(124)과 전기적으로 연결될 수 있다. 수동소자들(130)은 파워 패턴(126)과 연결된 관통 실리콘 비아를 통해 상기 전원 전압을 공급받고, 접지 패턴(128)과 연결된 관통 실리콘 비아를 통해 상기 접지 전압을 공급받을 수 있다. 또한 도시하지는 않았지만, 관통 실리콘 비아들(114) 중 일부는 신호 패턴(127)과 연결될 수 있으며, 수동소자들(130)은 신호 패턴(127)과 연결된 상기 관통 실리콘 비아를 통해 상기 전기적 신호를 공급받을 수도 있다.
일 실시예에서, 복수의 관통 실리콘 비아들(114)은 레이저를 이용하여 형성될 수 있다. 구체적으로, 레이저 공정을 통해 기판(112)에 복수의 관통 홀들이 생성되고, 상기 복수의 관통 홀들에 전도성 물질이 충전되어 복수의 관통 실리콘 비아들(114)이 형성될 수 있다. 화학적 식각 공정을 이용하여 관통 홀들을 생성하는 경우 관통 실리콘 비아들의 깊이는 약 수 um이지만, 상기와 같이 레이저 공정을 이용하여 관통 실리콘 비아들(114)을 형성하는 경우 관통 실리콘 비아들(114)의 깊이는 약 50~500um 정도가 되며, 따라서 화학적 식각 공정을 이용하는 경우에 비해 기생 인덕턴스를 감소시키고 신호 전달 특성을 향상시킬 수 있다.
일 실시예에서, 관통 실리콘 비아들(114)의 둘레에는 기판(112)과의 직접적인 전기적 접촉을 막기 위해 절연막의 일종인 이산화규소(SiO2)막(116)이 각각 형성될 수 있다. 또한 관통 실리콘 비아(114)들과 이산화규소막(116)들 사이에는 관통 실리콘 비아(114)들과 이산화규소막(116) 사이의 밀착력을 증가시키기 위해 탄탈막이 각각 형성될 수 있다.
실시예에 따라서, 관통 실리콘 비아들(114)과 집적소자들(124)은 반도체 칩의 제조 공정에 따라 다른 순서로 형성될 수 있다. 예를 들어, 선-비아(via first) 공정을 적용하는 경우 기판(112)에 관통 실리콘 비아들(114)이 먼저 형성된 후에 집적소자들(124)을 포함하는 활성층(122)이 형성될 수 있다. 다른 예에서, 후-비아(via last) 공정을 적용하는 경우 상기 기판(112)의 일면에 집적소자들(124)을 포함하는 활성층(122)이 먼저 형성된 후에 관통 실리콘 비아들(114)이 형성될 수 있다.
종래의 오프-칩 방식의 커패시터 배치 구조에서는, 커패시터의 기생 인덕턴스가 수 nH, 즉 약 1 내지 9 nH 정도로 비교적 크기 때문에, GHz 대역의 광대역 입출력(I/O)에 대해서는 동시 스위칭 출력 노이즈(Simultaneous Switching Output Noise, SSON)의 노이즈 마진(noise margin)이 좋지 않았다. 본 발명의 일 실시예에 따른 수동소자들이 적층된 반도체 칩(100)에서는, 활성층(122)이 형성된 기판(112)의 활성면의 반대쪽 면에 표면 실장형 커패시터들(130)을 적층하고, 관통 실리콘 비아들(114)을 이용하여 커패시터(130)와 상기 반도체 칩의 집적소자들(124)이 연결됨으로써 연결선의 길이가 최소화되고 커패시터(130)의 기생 인덕턴스가 작아질 수 있다. 예를 들어 종래의 배치 구조와 비교하여, 본 발명의 일 실시예에 따른 수동소자들이 적층된 반도체 칩(100)에서는, 커패시터(130)의 상기 기생 인덕턴스가 약 1/4정도 감소한 0.X nH, 즉 약 0.1 내지 0.9 nH 정도의 값을 가지기 때문에, 전력 전달 네트워크(power delivery network)의 전체 인덕턴스 또한 감소되며 결과적으로 전력 무결성(power integrity, PI) 측면에서 견고한(robust) 전력 전달 네트워크를 구현할 수 있다. 또한 커패시터(130)의 커패시턴스를 수 uF, 즉 약 1 내지 9 uF 정도로 증가시킬 수 있어 고속의 입출력들이 동시에 스위칭되는 경우에도 원활하게 전류를 공급할 수 있으며, 전력 노이즈를 감소시킬 수 있다.
도 2는 본 발명의 일 실시예에 따른 수동소자들이 적층된 3차원 멀티 칩(200)을 나타내는 단면도이다.
도 2를 참조하면, 수동소자들이 적층된 3차원 멀티 칩(200)은 복수의 반도체 칩들(210, 220) 및 수동소자들(230)을 포함한다.
복수의 반도체 칩들(210, 220)은 서로 적층된 구조를 가진다. 복수의 반도체 칩들(210, 220)은 기판(212, 222), 활성층(214, 224) 및 복수의 관통 실리콘 비아들(216, 226)을 각각 포함한다. 예를 들어, 제1 반도체 칩(210)은 제2 반도체 칩(220) 상에 적층된다. 또한 제1 반도체 칩(210)은 제1 기판(212), 제1 기판(212)의 일면에 형성된 제1 활성층(214), 및 복수의 제1 관통 실리콘 비아들(216)을 포함한다. 도시하지는 않았지만, 제1 반도체 칩(210)과 제2 반도체 칩(220) 사이에는 절연층이 형성될 수 있다.
제1 기판(212)은 실리콘 기판일 수 있다. 상세히 도시하지는 않았지만, 도 1에 도시된 것처럼, 제1 활성층(214)은 집적소자들, 전원 전압을 전달하는 파워 패턴들, 접지 전압을 전달하는 접지 패턴들 및 전기적 신호를 전달하는 신호 패턴들을 포함할 수 있다. 복수의 제1 관통 실리콘 비아들(216)은 제1 기판(212)을 관통하여 형성되며, 제1 반도체 칩(210)에 포함된 상기 집적소자들과, 제1 반도체 칩(210)과 인접한 제2 반도체 칩(220) 또는 수동소자들(230)을 전기적으로 연결시킬 수 있다. 제1 관통 실리콘 비아들(216)의 둘레에는 기판(212)과의 직접적인 전기적 접촉을 막기 위해 절연막의 일종인 이산화규소막(218)이 각각 형성될 수 있다.
제2 반도체 칩(220) 역시 제1 반도체 칩(210)과 실질적으로 동일한 구조를 가질 수 있다. 제1 반도체 칩(210)에 포함된 제1 관통 실리콘 비아들(216) 및 제2 반도체 칩(220)에 포함된 제2 관통 실리콘 비아들(226)은 동일 좌표 상에 형성되어 적층 시에 서로 정렬될 수 있다. 또한 복수의 반도체 칩들(210, 220) 각각은 도 1의 반도체 칩(110)과 실질적으로 동일한 구조를 가질 수 있으며, 중복되는 설명은 생략한다.
수동소자들(230)은 복수의 반도체 칩들(210, 220) 중 최상단 또는 최하단에 적층된 반도체 칩의 표면에 적층된다. 예를 들어 수동소자들(230)은 표면 실장 형태의 커패시터일 수 있고, 이 경우 수동소자들(230)은 복수의 반도체 칩들(210, 220) 중 활성층(214, 224)이 형성되지 않은 상기 기판(212, 222)의 타면이 노출된 반도체 칩에 적층될 수 있다. 즉, 도 2에 도시된 것처럼 수동소자들(230)은 상기 기판(212)의 타면이 노출된 제1 반도체 칩(210)에 적층될 수 있으며, 특히 제1 반도체 칩(210)의 상기 기판(212)의 타면에 적층될 수 있다. 또한 반도체 칩들(210, 220) 및 수동소자들(230) 사이에 솔더 범프(240)가 형성되어 반도체 칩들(210, 220) 및 수동소자들(230)이 전기적으로 연결될 수 있다.
도 2에서는 두 개의 반도체 칩들(210, 220) 및 수동소자들(230)을 이용하여 3차원 멀티 칩(200)을 구현하였으나, 실시예에 따라서 임의의 개수의 반도체 칩들을 이용하여 3차원 멀티 칩을 구현할 수 있다.
도 3은 본 발명의 다른 실시예에 따른 수동소자들이 적층된 반도체 칩(300)을 나타내는 단면도이다.
도 3을 참조하면, 수동소자들이 적층된 반도체 칩(300)은 반도체 칩(310) 및 수동소자들(330)을 포함한다. 반도체 칩(310)은 기판(312), 복수의 관통 실리콘 비아들(314) 및 기판(312)의 일면에 형성된 활성층(322)을 포함하여 구현된다.
기판(312)은 실리콘 기판일 수 있다. 활성층(322)은 집적소자들(324), 전원 전압을 전달하는 파워 패턴들(326), 접지 전압을 전달하는 접지 패턴들(328) 및 전기적 신호를 전달하는 신호 패턴들(327)을 포함할 수 있다. 관통 실리콘 비아들(314)은 기판(312)을 관통하여 형성되며, 반도체 칩(310)에 포함된 집적소자들(324) 및 수동소자들(330)을 전기적으로 연결시킬 수 있다. 관통 실리콘 비아들(314)의 둘레에는 기판(312)과의 직접적인 전기적 접촉을 막기 위해 절연막의 일종인 이산화규소막(316)이 각각 형성될 수 있다.
도 3의 수동소자들이 적층된 반도체 칩(300)은 수동소자들(330)의 구조가 상이한 것을 제외하면 도 1의 수동소자들이 적층된 반도체 칩(100)과 실질적으로 동일한 구조를 가질 수 있다. 즉, 반도체 칩(310)은 도 1의 반도체 칩(110)과 실질적으로 동일한 구조를 가지며, 중복되는 설명은 생략한다.
수동소자들(330)은 기판(312)의 타면, 즉 활성층(322)이 형성된 상기 기판(112)의 일면의 반대쪽 면에 적층된다. 일 실시예에서, 수동소자들(330)은 MOS 트랜지스터 기반의 온-다이 커패시터일 수 있다. 예를 들어, 수동소자들(330)은 커패시터 기판(332), 커패시터 기판(332) 내에 형성된 복수의 커패시터 소자들(336) 및 배선층(334)을 포함하여 구현될 수 있다.
상세하게 도시하지는 않았지만, 실리콘 재질의 커패시터 기판(332) 내에 금속-절연체-금속 커패시터 구조들을 형성하여 복수의 커패시터 소자들(336)을 포함하는 수동소자들(330)이 형성될 수 있으며, 구체적으로 상기 커패시터 구조는 PN 접합 커패시턴스 또는 게이트 커패시턴스 등으로 이루어질 수 있다. 즉, 복수의 커패시터 소자들(336)은 실리콘 공정과 같은 반도체 생산 공정을 통해 커패시터 기판(332) 내에 형성된 MOS 트랜지스터 형태의 커패시터들일 수 있다. 배선층(334)은 커패시터 소자들(336) 간에, 또는 커패시터 소자들(336)과 반도체 칩(310)과 같은 외부 소자를 전기적으로 연결하기 위한 배선들을 포함한다.
복수의 관통 실리콘 비아들(314)은 수동소자들(330) 및 집적소자들(324)을 전기적으로 연결시킨다. 즉, 복수의 관통 실리콘 비아들(314)은 솔더 범프(340)를 통해 수동소자들(330)과 전기적으로 연결되고, 파워 패턴(326) 또는 접지 패턴(328)을 통해 집적소자들(324)과 전기적으로 연결될 수 있다.
종래의 온-칩 방식의 커패시터 배치 구조에서는, 커패시터의 기생 인덕턴스는 작은 값을 가지나, 칩 크기의 한계로 인해 커패시터의 커패시턴스를 증가시키기 어려운 문제점이 있었다. 즉, 종래의 온-칩 커패시터에서는 MOS 트랜지스터 캡(cap)을 많이 배치하는 경우 칩의 크기가 커지고 넷-다이(net-die)가 줄어들기 때문에, 100 nF 이하의 커패시턴스를 가지도록 구현되었다. 본 발명의 일 실시예에 따른 수동소자들이 적층된 반도체 칩(300)에서는, 활성층(322)이 형성된 기판(312)의 활성면의 반대쪽 면에 온-다이 커패시터들(330)을 적층하고, 관통 실리콘 비아들(314)을 이용하여 커패시터(330)와 상기 반도체 칩의 집적소자들(324)이 연결됨으로써 연결선의 길이가 최소화되고 커패시터(330)의 커패시턴스를 증가시킬 수 있다. 예를 들어 종래의 배치 구조와 비교하여, 본 발명의 일 실시예에 따른 수동소자들이 적층된 반도체 칩(300)에서는, 커패시터(330)의 커패시턴스를 수 uF, 즉 약 1 내지 9 uF 정도로 증가시킬 수 있어 고속의 입출력들이 동시에 스위칭되는 경우에도 원활하게 전류를 공급할 수 있으며, 전력 노이즈를 감소시킬 수 있다.
도 4는 본 발명의 다른 실시예에 따른 3차원 멀티 칩(400)의 일 예를 나타내는 단면도이고, 도 5는 본 발명의 다른 실시예에 따른 3차원 멀티 칩(500)의 다른 예를 나타내는 단면도이고, 도 6은 본 발명의 다른 실시예에 따른 3차원 멀티 칩(600)의 또 다른 예를 나타내는 단면도이다. 도 4 내지 도 6은 MOS 트랜지스터 기반의 온-다이 커패시터 형태로 구현된 수동소자들 및 복수의 반도체 칩들이 적층된 3차원 멀티 칩들(400, 500, 600)을 도시한다.
도 4를 참조하면, 3차원 멀티 칩(400)은 복수의 반도체 칩들(410, 420) 및 수동소자들(430)을 포함한다.
복수의 반도체 칩들(410, 420)은 서로 적층된 구조를 가진다. 복수의 반도체 칩들(410, 420)은 기판(412, 422), 활성층(414, 424) 및 복수의 관통 실리콘 비아들(416, 426)을 각각 포함한다. 복수의 관통 실리콘 비아들(416, 426)은 기판(412, 422)을 관통하여 형성되며, 반도체 칩들(410, 420)에 포함된 집적소자들과, 인접한 반도체 칩 또는 수동소자들(430)을 전기적으로 연결시킬 수 있다. 복수의 반도체 칩들(410, 420) 각각은 도 3의 반도체 칩(310)과 실질적으로 동일한 구조를 가질 수 있다.
수동소자들(430)은 도 3의 수동소자들(330)과 실질적으로 동일한 구조를 가질 수 있으며, 복수의 반도체 칩들(410, 420) 중 최상단 또는 최하단에 적층된 반도체 칩의 표면에 적층된다. 수동소자들(430)은 복수의 반도체 칩들(410, 420) 중 활성층(414, 424)이 형성되지 않은 상기 기판(412, 422)의 타면이 노출된 반도체 칩에 적층될 수 있다. 즉, 도 4에 도시된 것처럼 수동소자들(430)은 제1 반도체 칩(410)의 상기 기판(412)의 타면에 적층될 수 있다. 또한 반도체 칩들(410, 420) 및 수동소자들(430) 사이에 솔더 범프(440)가 형성되어 반도체 칩들(410, 420) 및 수동소자들(430)이 전기적으로 연결될 수 있다.
도 5를 참조하면, 3차원 멀티 칩(500)은 복수의 반도체 칩들(510, 520, 530) 및 수동소자들(540)을 포함한다.
복수의 반도체 칩들(510, 520, 530)은 서로 적층된 구조를 가진다. 복수의 반도체 칩들(510, 520, 530)은 기판(512, 522, 532), 활성층(514, 524, 534) 및 복수의 관통 실리콘 비아들(516, 526, 536)을 각각 포함한다. 복수의 관통 실리콘 비아들(516, 526, 536)은 기판(512, 522, 532)을 관통하여 형성되며, 반도체 칩들(510, 520, 530)에 포함된 집적소자들과, 인접한 반도체 칩 또는 수동소자들(540)을 전기적으로 연결시킬 수 있다. 복수의 반도체 칩들(510, 520, 530) 각각은 도 3의 반도체 칩(310)과 실질적으로 동일한 구조를 가질 수 있다.
수동소자들(540)은 도 3의 수동소자들(330)과 실질적으로 동일한 구조를 가질 수 있으며, 복수의 반도체 칩들(510, 520, 530) 중 인접한 두 개의 반도체 칩들 사이에 적층된다. 즉, 도 5에 도시된 것처럼 수동소자들(540)은 제1 반도체 칩(510) 및 제2 반도체 칩(520) 사이에 적층될 수 있다. 또한 솔더 범프(550)를 통해 반도체 칩들(510, 520, 530) 및 수동소자들(540)이 전기적으로 연결될 수 있다.
도 5에 도시된 것처럼 수동소자들(540)이 인접한 두 개의 반도체 칩들 사이에 적층되는 경우, 수동소자들(540)은 인접한 제1 및 제2 반도체 칩들(510, 520)과 전기적으로 연결되도록 온-다이 커패시터(540)의 커패시터 기판(542)을 관통하여 형성된 복수의 관통 실리콘 비아들(548)을 포함할 수 있다. 상기 복수의 관통 실리콘 비아들(548)과 반도체 칩들(510, 520, 530)에 형성된 복수의 관통 실리콘 비아들(516, 526, 536)은 적층 시에 서로 정렬될 수 있도록 동일 좌표 상에 형성될 수 있다. 또한 복수의 관통 실리콘 비아들(548)의 둘레에는 커패시터 기판(542)과의 직접적인 전기적 접촉을 막기 위해 절연막의 일종인 이산화규소막이 각각 형성될 수 있다.
도 6을 참조하면, 수동소자들이 적층된 3차원 멀티 칩(600)은 복수의 반도체 칩들(610, 620, 630) 및 수동소자들(640, 650)을 포함한다.
복수의 반도체 칩들(610, 620, 630)은 서로 적층된 구조를 가진다. 복수의 반도체 칩들(610, 620, 630)은 기판(612, 622, 632), 활성층(614, 624, 634) 및 복수의 관통 실리콘 비아들(616, 626, 636)을 각각 포함한다. 복수의 관통 실리콘 비아들(616, 626, 636)은 기판(612, 622, 632)을 관통하여 형성되며, 반도체 칩들(610, 620, 630)에 포함된 집적소자들과, 인접한 반도체 칩 또는 수동소자들(640, 650)을 전기적으로 연결시킬 수 있다. 복수의 반도체 칩들(610, 620, 630) 각각은 도 3의 반도체 칩(310)과 실질적으로 동일한 구조를 가질 수 있다.
수동소자들(640, 650) 각각은 도 3의 수동소자들(330)과 실질적으로 동일한 구조를 가질 수 있으며, 복수의 반도체 칩들(610, 620, 630) 중 인접한 두 개의 반도체 칩들 사이에 적층된다. 즉, 도 6에 도시된 것처럼 제1 수동소자들(640)은 제1 반도체 칩(610) 및 제2 반도체 칩(620) 사이에 적층되고, 제2 수동소자들(650)은 제2 반도체 칩(620) 및 제3 반도체 칩(630) 사이에 적층될 수 있다. 또한 솔더 범프(660)를 통해 반도체 칩들(610, 620, 630) 및 수동소자들(640, 650)이 전기적으로 연결될 수 있다.
도 6에 도시된 것처럼 수동소자들(640, 650)이 인접한 두 개의 반도체 칩들 사이에 적층되는 경우, 수동소자들(640, 650)은 인접한 두 개의 반도체 칩들과 전기적으로 연결시키기 위한 관통 실리콘 비아들(648, 658)을 포함할 수 있다. 즉, 제1 수동소자들(640)은 인접한 제1 및 제2 반도체 칩들(610, 620)과 전기적으로 연결되도록 제1 커패시터 기판(642)을 관통하여 형성된 복수의 관통 실리콘 비아들(648)을 포함할 수 있고, 제2 수동소자들(650)은 인접한 제2 및 제3 반도체 칩들(620, 630)과 전기적으로 연결되도록 제2 커패시터 기판(652)을 관통하여 형성된 복수의 관통 실리콘 비아들(658)을 포함할 수 있다.
도 4에서는 두 개의 반도체 칩들(410, 420) 및 하나의 온-다이 커패시터(430)를 이용하여 3차원 멀티 칩(400)을 구현하였고, 도 5에서는 세 개의 반도체 칩들(510, 520, 530) 및 하나의 온-다이 커패시터(540)를 이용하여 3차원 멀티 칩(500)을 구현하였으며, 도 6에서는 세 개의 반도체 칩들(610, 620, 630) 및 두 개의 온-다이 커패시터(640, 650)를 이용하여 3차원 멀티 칩(600)을 구현하였으나, 실시예에 따라서 임의의 개수의 반도체 칩들 및 온-다이 커패시터들을 이용하여 3차원 멀티 칩을 구현할 수 있다. 또한, 반도체 칩들과 온-다이 커패시터들의 적층 순서는 설계에 따라 임의로 선택될 수 있다.
도 4 내지 도 6에 도시된 것처럼, 관통 실리콘 비아들을 이용하여 반도체 칩들 및 수동소자들이 전기적으로 연결된 3차원 멀티 칩(400, 500, 600)을 구현함으로써, 연결선의 길이가 최소화되고 인덕턴스가 감소하며 커패시턴스가 증가한 커패시터를 구현할 수 있다. 또한 MOS 트랜지스터 기반의 온-다이 커패시터로 구현된 수동소자들을 이용함으로써, 3차원 멀티 칩의 최상단 또는 최하단에 수동소자들을 적층할 수 있고, 또한 인접하여 적층된 반도체 칩들 사이에 수동소자들을 적층할 수 있다. 따라서 다수의 반도체 칩들을 적층하는 3차원 집적회로 구조에 더욱 적합한 3차원 멀티 칩을 제공할 수 있다.
도 7은 본 발명의 일 실시예에 따른 3차원 멀티 칩 패키지(1000)의 일 예를 나타내는 단면도이다.
도 7을 참조하면, 3차원 멀티 칩 패키지(1000)는 베이스 기판(1100), 복수의 반도체 칩들(210, 220) 및 수동소자들(230)을 포함한다.
복수의 반도체 칩들(210, 220)은 베이스 기판(1100) 상에 적층된다. 패키지 관통 홀 비아(1110)는 베이스 기판(1100)을 관통하여 전기적 신호, 전원 전압 및 접지 전압 등을 전달할 수 있다. 솔더볼(1120)은 베이스 기판(1100)과 다른 외부 장치를 전기적으로 연결시킨다.
복수의 반도체 칩들(210, 220)은 서로 적층된 구조를 가지며, 복수의 반도체 칩들(210, 220)은 기판(212, 222), 활성층(214, 224) 및 복수의 관통 실리콘 비아들(216, 226)을 각각 포함한다. 수동소자들(230)은 예를 들어 표면 실장 형태의 커패시터일 수 있고, 제1 반도체 칩(210)의 활성층(214, 224)이 형성되지 않은 상기 기판(212)의 타면에 적층될 수 있다. 또한 솔더 범프(240)를 통해 반도체 칩들(210, 220), 수동소자들(230) 및 베이스 기판(1100)이 전기적으로 연결될 수 있다. 복수의 반도체 칩들(210, 220) 및 수동소자들(230)의 구조는 도 2에 도시된 3차원 멀티 칩(200)과 실질적으로 동일한 구조를 가질 수 있으며, 중복되는 설명은 생략한다.
도 8은 본 발명의 일 실시예에 따른 3차원 멀티 칩 패키지(2000)의 다른 예를 나타내는 단면도이다.
도 8을 참조하면, 3차원 멀티 칩 패키지(2000)는 베이스 기판(2100), 복수의 반도체 칩들(510, 520, 530) 및 수동소자들(540)을 포함한다.
복수의 반도체 칩들(510, 520, 530)은 베이스 기판(2100) 상에 적층된다. 패키지 관통 홀 비아(2110)는 베이스 기판(2100)을 관통하여 전기적 신호, 전원 전압 및 접지 전압 등을 전달할 수 있다. 솔더볼(2120)은 베이스 기판(2100)과 다른 외부 장치를 전기적으로 연결시킨다.
복수의 반도체 칩들(510, 520, 530)은 서로 적층된 구조를 가지며, 기판(512, 522, 532), 활성층(514, 524, 534) 및 복수의 관통 실리콘 비아들(516, 526, 536)을 각각 포함한다. 수동소자들(540)은 예를 들어 MOS 트랜지스터 기반의 온-다이 커패시터일 수 있고, 제1 및 제2 반도체 칩(510, 520)의 사이에 적층될 수 있다. 수동소자들(540)은 인접한 제1 및 제2 반도체 칩들(510, 520)과 전기적으로 연결되도록 온-다이 커패시터(540)의 커패시터 기판(542)을 관통하여 형성된 복수의 관통 실리콘 비아들(548)을 포함할 수 있다. 또한 솔더 범프(550)를 통해 반도체 칩들(510, 520, 530), 수동소자들(540) 및 베이스 기판(2100)이 전기적으로 연결될 수 있다. 복수의 반도체 칩들(510, 520, 530) 및 수동소자들(540)의 구조는 도 5에 도시된 3차원 멀티 칩(500)과 실질적으로 동일한 구조를 가질 수 있으며, 중복되는 설명은 생략한다.
이하 도 1 및 도 3을 참조하여 본 발명의 일 실시예에 따른 반도체 칩의 제조 방법을 설명한다.
먼저 기판을 관통하는 복수의 관통 실리콘 비아들이 형성된다. 일 실시예에서, 레이저 공정을 통해 상기 기판에 복수의 관통 홀들이 생성될 수 있고, 상기 복수의 관통 홀들에 전도성 물질을 충전하여 상기 복수의 관통 실리콘 비아들이 형성될 수 있다.
다음에 상기 기판의 일면에 활성층이 형성된다. 상기 활성층은 트랜지스터 및 다이오드 등과 같은 집적소자들, 전원 전압을 전달하는 파워 패턴들, 접지 전압을 전달하는 접지 패턴들 및 전기적 신호를 전달하는 신호 패턴들을 포함한다. 상기 집적소자들은 상기 파워 패턴들 또는 상기 접지 패턴들을 통해 상기 복수의 관통 실리콘 비아들과 전기적으로 연결될 수 있다.
다음에 상기 기판의 타면에 수동소자들이 적층된다. 상기 수동소자들은 솔더범프를 통해 상기 복수의 관통 실리콘 비아들과 전기적으로 연결될 수 있다. 즉, 상기 반도체 칩의 집적소자들과 상기 수동소자들은 상기 복수의 관통 실리콘 비아들을 통해 전기적으로 연결될 수 있다.
일 실시예에서, 도 1에 도시된 것처럼, 수동소자들(130)은 표면 실장 형태의 커패시터일 수 있다. 다른 실시예에서, 도 3에 도시된 것처럼, 수동소자들(330)은 MOS 트랜지스터 기반의 온-다이 커패시터일 수 있다. 따라서 본 발명의 일 실시예에 따른 반도체 칩의 제조 방법을 통해 제조되는 반도체 칩들은 3차원 집적 회로를 구현하는데 사용될 수 있다.
본 발명에 따르면, 활성층이 형성된 기판의 활성면의 반대쪽 면에 수동소자들을 적층하고 관통 실리콘 비아를 이용하여 수동소자들과 반도체 칩을 전기적으로 연결하는 연결선을 구현하여, 연결선의 길이가 최소화되고 상기 수동소자들의 기생 인덕턴스가 감소되고 커패시턴스가 증가되며 3차원 집적 회로에 적합한 반도체 칩 및 3차원 멀티 칩을 제공함으로써, 상기와 같은 반도체 칩을 이용하는 패키지 시스템 및 전자 시스템 등에 적용될 수 있으며, 고속/ 광대역 입출력 전송이 가능하며, 시스템의 전력 전달 네트워크의 인덕턴스를 감소시키고 전력 노이즈를 개선할 수 있다.
상술한 바와 같이, 본 발명의 바람직한 실시예를 참조하여 설명하였지만 해당 기술 분야에서 통상의 지식을 가진 자라면 하기의 특허청구범위에 기재된 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 수 있을 것이다.
Claims (10)
- 기판;
집적소자들, 전원 전압을 전달하는 파워 패턴들, 접지 전압을 전달하는 접지 패턴들 및 전기적 신호를 전달하는 신호 패턴들을 포함하며, 상기 기판의 일면에 형성된 활성층;
상기 기판의 타면에 적층된 수동소자들; 및
상기 수동소자들 및 상기 집적소자들이 전기적으로 연결되도록 상기 기판을 관통하여 형성되며 이산화규소(SiO2)막으로 둘러싸인 복수의 관통 실리콘 비아(through silicon via)들을 포함하며,
상기 복수의 관통 실리콘 비아들 중 일부는 상기 수동소자들에 상기 전원 전압을 전달하며, 상기 복수의 관통 실리콘 비아들 중 나머지는 상기 수동소자들에 상기 접지 전압을 전달하는 수동소자들이 적층된 반도체 칩. - 제1항에 있어서, 상기 복수의 관통 실리콘 비아들은 레이저 공정을 통해 상기 기판에 복수의 관통 홀들이 생성되고 상기 복수의 관통 홀들에 전도성 물질이 충전되어 형성되는 것을 특징으로 하는 수동소자들이 적층된 반도체 칩.
- 제1항에 있어서, 상기 수동소자들은 표면 실장 형태의 커패시터들인 것을 특징으로 하는 수동소자들이 적층된 반도체 칩.
- 제1항에 있어서, 상기 수동소자들은 MOS 트랜지스터 기반의 온-다이 커패시터들인 것을 특징으로 하는 수동소자들이 적층된 반도체 칩.
- 적층된 복수의 반도체 칩들; 및
상기 복수의 반도체 칩들 중 인접한 두 개의 반도체 칩들 사이에 적층되거나, 상기 복수의 반도체 칩들 중 최상단 또는 최하단에 적층된 반도체 칩의 표면에 적층된 수동소자들을 포함하고,
상기 복수의 반도체 칩들 각각은, 기판;
집적소자들, 전원 전압을 전달하는 파워 패턴들, 접지 전압을 전달하는 접지 패턴들 및 전기적 신호를 전달하는 신호 패턴들을 포함하며, 상기 기판의 일면에 형성된 활성층; 및
상기 집적소자들이 상기 복수의 반도체 칩들 중 인접한 반도체 칩 또는 상기 수동소자들 중 인접한 수동소자와 전기적으로 연결되도록 상기 기판을 관통하여 형성되며 이산화규소(SiO2)막으로 둘러싸인 복수의 관통 실리콘 비아들(through silicon via)을 포함하며,
상기 복수의 관통 실리콘 비아들 중 일부는 상기 수동소자들에 상기 전원 전압을 전달하며, 상기 복수의 관통 실리콘 비아들 중 나머지는 상기 수동소자들에 상기 접지 전압을 전달하는 3차원 멀티 칩. - 제5항에 있어서, 상기 수동소자들은 표면 실장 형태의 커패시터들이고,
상기 수동소자들은 상기 3차원 멀티 칩의 최상단 또는 최하단에 적층된 반도체 칩 중 상기 활성층이 형성되지 않은 상기 기판의 타면이 노출된 반도체 칩의 상기 기판의 타면에 적층된 것을 특징으로 하는 3차원 멀티 칩. - 제5항에 있어서, 상기 수동소자들은 MOS 트랜지스터 기반의 온-다이 커패시터들인 것을 특징으로 하는 3차원 멀티 칩.
- 제7항에 있어서, 상기 온-다이 커패시터들 중 하나가 상기 복수의 반도체 칩들 중 인접한 두 개의 반도체 칩들 사이에 적층되는 경우, 상기 온-다이 커패시터들 중 하나는 상기 인접한 두 개의 반도체 칩들과 전기적으로 연결되도록 상기 온-다이 커패시터들 중 하나를 관통하여 형성된 복수의 관통 실리콘 비아들을 포함하는 것을 특징으로 하는 3차원 멀티 칩.
- 제7항에 있어서, 상기 복수의 반도체 칩들과 상기 복수의 온-다이 커패시터들은 임의의 순서로 적층되는 것을 특징으로 하는 3차원 멀티 칩.
- 베이스 기판;
상기 베이스 기판 상에 적층되는 복수의 반도체 칩들; 및
상기 적층된 복수의 반도체 칩들 중 인접한 두 개의 반도체 칩들 사이에 적층되거나, 상기 적층된 복수의 반도체 칩들 중 최상단 또는 최하단에 적층된 반도체 칩의 표면에 적층된 수동소자들을 포함하고,
상기 복수의 반도체 칩들 각각은, 기판;
집적소자들, 전원 전압을 전달하는 파워 패턴들, 접지 전압을 전달하는 접지 패턴들 및 전기적 신호를 전달하는 신호 패턴들을 포함하며, 상기 기판의 일면에 형성된 활성층; 및
상기 집적소자들이 상기 복수의 반도체 칩들 중 인접한 반도체 칩 또는 상기 수동소자들 중 인접한 수동소자와 전기적으로 연결되도록 상기 기판을 관통하여 형성되며 이산화규소(SiO2)막으로 둘러싸인 복수의 관통 실리콘 비아(through silicon via)들을 포함하며,
상기 복수의 관통 실리콘 비아들 중 일부는 상기 수동소자들에 상기 전원 전압을 전달하며, 상기 복수의 관통 실리콘 비아들 중 나머지는 상기 수동소자들에 상기 접지 전압을 전달하는 3차원 멀티 칩 패키지.
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