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TWI389304B - 非揮發性記憶體單元及其製造方法 - Google Patents

非揮發性記憶體單元及其製造方法 Download PDF

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TWI389304B
TWI389304B TW097127698A TW97127698A TWI389304B TW I389304 B TWI389304 B TW I389304B TW 097127698 A TW097127698 A TW 097127698A TW 97127698 A TW97127698 A TW 97127698A TW I389304 B TWI389304 B TW I389304B
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polysilicon
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TW097127698A
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Inventor
Shin Bin Huang
Ching Nan Hsiao
Chung Lin Huang
Original Assignee
Nanya Technology Corp
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Priority to US12/244,295 priority patent/US8148766B2/en
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Description

非揮發性記憶體單元及其製造方法
本發明是關於一種非揮發性記憶體單元及其製造方法，特別是關於一種垂直式雙位元的NAND記憶體單元及其製造方法。
快閃記憶體(Flash)是非揮發性記憶體中的主流，主要區分為NOR Flash和NAND Flash兩種，其中NAND Flash因為其高密度及高寫入速度，特別適合用於大量的資料儲存，近年來隨著各種可攜式多媒體儲存器的興起，NAND Flash的市場需求量大增，因此產業上對製程技術不斷的研究和改良，以微縮元件尺寸並提高產品可靠度。
傳統的記憶體結構是在矽基板上形成平面存儲單元，必須根據所設計的層數不斷重復製程，因此會出現因為製程增加而不易降低成本的難題，目前已開發出垂直式的快閃記憶體單元結構及製程，以增加記憶體單元密度進而提升積體電路之積集度。此外，將個別的二位元儲存於一記憶體單元內(twin bit flash)，所提供的記憶體架構將具備成本低，寫入/讀取的速度快，以及密度高的優點。
請參照第一圖，其為現有技術之一非揮發性記憶體單元的示意圖(其為一垂直式雙位元的NAND記憶體單元)，包含一個多晶矽控制閘極17和兩個多晶矽浮動閘極11，每一浮動閘極11頂端具有氮化矽間隙壁12，控制閘極17和浮動閘極11間具有氧化氮化氧化物(ONO)介電層16，控制閘極17和矽基板10間具有氧化層13，以及浮動閘極11與矽基板10間具有氧化物通道14。此種 記憶體單元結構的製程步驟主要包含：提供具有至少二多晶矽浮動閘極11作為間隔物的矽基板10，且於每一浮動閘極11頂端具有氮化矽間隙壁12；於溝槽底部、側壁及間隙壁12上方沉積ONO介電層，再進行非等向性蝕刻以留下溝槽側壁的ONO介電層16；沉積氧化層13於溝槽底部；沉積多晶矽控制閘極17於溝槽內；以及進行多晶矽控制閘極17的回蝕、沉積、研磨等等。然而，上述現有技術之垂直式雙位元NAND記憶體單元的製造方法，於乾蝕刻ONO介電層16的步驟中易於側壁角落產生氮化矽殘留，且製造出的記憶體單元會有閘極氧化層13較薄區域產生的問題，因而影響元件的電性和穩定度。
有鑑於此，申請人遂經悉心試驗與研究，並一本鍥而不捨之精神，終於構思出本案一種非揮發性記憶體單元及其製造方法，以克服習知技術之諸多缺失。
本發明之目的在於提供一種非揮發性記憶體單元的製造方法，包含下列步驟：提供一半導體基板，該半導體基板依序地具有一導電層和一間隙壁層；於該間隙壁層與該導電層中界定出至少一溝槽；於該溝槽之底部形成一第一氧化層；於該溝槽之側壁，該第一氧化層上方以及該間隙壁層上方形成一介電層；於該溝槽內形成一第一多晶矽層；以及去除該間隙壁層上方之介電層。
於上述方法中，在去除該間隙壁層上方之介電層的步驟後，可再包含下列步驟：於該第一多晶矽層上方形成一第二氧化層；於該第二氧化層上方及該間隙壁層上方形成一第二多晶矽層；去除該間隙壁層上方之第二多晶矽層(例如利用平坦化研磨技術， CMP)；去除該間隙壁層以曝露出該導電層與該溝槽之側壁的部分介電層；於該暴露出的部分介電層，該第二多晶矽層上方以及該暴露出之導電層上方形成一氮化矽層；去除該第二多晶矽層上方以及該暴露出之導電層上方之氮化矽層；去除該第二多晶矽層，以及蝕刻該導電層以間隔出每一非揮發性記憶體單元。此外，於形成該第一多晶矽層的步驟後，可利用CMP將該第一多晶矽層磨平停至介電層位置。
根據上述的構想，該導電層與該半導體基板間更包含一氧化物通道，而該間隙壁層是由氮化矽所構成，且該介電層為一氧化－氮化－氧化(ONO)層。
此外，該導電層較佳是由多晶矽所構成，並形成每一非揮發性記憶體單元的二個浮動閘極，且該第一多晶矽層為每一非揮發性記憶體單元之控制閘極。
本發明之另一目的在於提供一種非揮發性記憶體單元的製造方法，包含下列步驟：提供一半導體基板，該半導體基板上具有至少二間隔物，且每一間隔物之頂部具有一間隙壁；於該半導體基板上形成一第一氧化層；於該第一氧化層上方形成一介電層並覆蓋該至少二間隔物；於該至少二間隔物之間形成一第一多晶矽層；回蝕該第一多晶矽層以調整該第一多晶矽層的高度；以及去除該至少二間隔物之頂部之介電層。
於上述方法中，在去除該至少二間隔物之頂部之介電層的步驟後，可再包含下列步驟：於該第一多晶矽層上方形成一第二氧化層；於該第二氧化層上方及該至少二間隔物上方形成一第二多晶矽層；去除該至少二間隔物上方之第二多晶矽層；去除該間隙 壁並蝕刻該至少二間隔物，以曝露出部分介電層；於該暴露出的部分介電層，該至少二間隔物上方以及該第二多晶矽層上方形成一氮化矽層；去除該至少二間隔物上方以及該第二多晶矽層上方之氮化矽層；去除該第二多晶矽層，以及蝕刻該至少二間隔物以間隔出每一非揮發性記憶體單元。
根據上述的構想，該間隔物與該半導體基板間包含一氧化物通道，該間隙壁是由氮化矽所構成，且該介電層為一ONO介電層。
此外，該間隔物較佳是由多晶矽所構成，並作為每一非揮發性記憶體單元的二個浮動閘極，而該第一多晶矽層為該非揮發性記憶體單元之控制閘極。
本發明之另一目的在於提供一種非揮發性記憶體單元，其包含具有至少二間隔物的一半導體基板，每一間隔物之頂部具有一間隙壁，一第一氧化層位於該半導體基板上，一第一多晶矽層位於該至少二間隔物之間，以及一介電層位於該第一氧化層與該第一多晶矽層之間以及該至少二間隔物和該第一多晶矽層之間。
根據上述的構想，該非揮發性記憶體單元可更包含一第二氧化層位於該第一多晶矽層上方，以及一氧化物通道位於該半導體基板與該至少二間隔物之間。
根據上述的構想，該間隙壁是由氮化矽所構成，且該介電層為一ONO介電層。
此外，該至少二間隔物較佳是由多晶矽所構成，並作為該非揮發性記憶體單元之浮動閘極，而該第一多晶矽層為該非揮發性記憶體單元之控制閘極。
於習知技術中，係在具有至少二多晶矽浮動閘極作為間隔物 的矽基板上先沉積ONO介電層，接著進行非等向性蝕刻以留下溝槽側壁的ONO介電層，再於溝槽內依序沉積氧化層和控制閘極層；而本發明提供的記憶體單元製造方法，則是於該具有至少二間隔物的半導體基板上(即溝槽之底部)先平整地沉積一第一氧化層，再於溝槽之側壁、該第一氧化層上方以及該間隙壁層上方沉積介電層，並接著沉積控制閘極層後，再進行間隔物上方之介電層的去除，如此一來可改善習知技術中發生閘極氧化層較薄區域的問題，同時也能避免習知技術中於初步製程進行乾蝕刻以留下溝槽側壁之介電層時，易於側壁角落產生氮化矽殘留的缺點。
本發明得藉由下列之圖式及具體實施例的詳細說明，俾得一更深入之了解：
以下利用第二圖(A)至第二圖(M)來說明本發明之非揮發性記憶體單元之製造方法的實施例。
首先請參照第二圖(A)，提供一半導體基板20，該半導體基板20例如為一矽基板，於該半導體基板20上方形成一導電層21，並於該導電層21上方形成一間隙壁層22，其中該間隙壁層22可由氮化矽構成。
接著請參照第二圖(B)，蝕刻部分的間隙壁層22與導電層21至該半導體基板20上方，以形成至少一溝槽25，如圖所示，每一溝槽25包含溝槽之底部250與溝槽之側壁251。
接著請參照第二圖(C)，於該溝槽25之底部250形成一第一氧化層23，於此實施例中是以化學氣相沉積(CVD)法平整地沉積一氧化層後，再蝕刻去除溝槽25之側壁251上的氧化層以留下 溝槽25之底部250上的第一氧化層23，因此沉積過程中不會破壞該半導體基板20，且該第一氧化層23相較於習知技術的閘極氧化層13將更為均勻，同時亦可形成該導電層21與該半導體基板20間的氧化物通道24，值得注意的是，亦可於該半導體基板20上方形成一導電層21的步驟後，即先於該半導體基板20與該導電層21中間形成該氧化物通道24，該氧化物通道24例如為一氧化矽通道。
接著請參照第二圖(D)至第二圖(F)，於該溝槽25之側壁251、該第一氧化層23上方以及該間隙壁層22上方形成一介電層26之後，於溝槽25內的介電層26上方沉積一第一多晶矽層27，並回蝕該第一多晶矽層27以調整該第一多晶矽層27的高度(etching back)，且於回蝕步驟前可進行研磨該第一多晶矽層27以調整該第一多晶矽層27之高度的步驟，例如實施一CMP(平坦化研磨技術)將該第一多晶矽層27磨平停至介電層位置，最後實施非等向性蝕刻以去除該間隙壁層22上方之介電層26，即可形成如第二圖(F)所示，本發明之非揮發性記憶體單元的基本結構。
於上述實施例中，該介電層26例如為一氧化－氮化－氧化(ONO)層，可利用熱氧化法或CVD法依序沉積一氧化矽層、一氮化矽層及一氧化矽層。此外，該導電層21可由多晶矽構成，並用來作為每一非揮發性記憶體單元的二個浮動閘極，而該第一多晶矽層27則作為每一非揮發性記憶體單元的控制閘極。
請參照第二圖(G)至第二圖(M)，於上述實施例中，在去除該間隙壁層22上方之介電層26之後，可再進行調整間隙壁層22之高度的步驟，包含：於該第一多晶矽層27上方形成一第二氧 化層28，接著於該第二氧化層28上方及該間隙壁層22上方形成一第二多晶矽層29，並以研磨方式去除該間隙壁層22上方之第二多晶矽層29，如第二圖(I)所示，僅留下位於該溝槽25內之第二氧化層28上方的第二多晶矽層29；接下來，如第二圖(J)所示，蝕刻去除該間隙壁層22以曝露出該導電層21與該溝槽25之側壁251上的部分介電層26，於此步驟中可以濕式蝕刻方式全面性地清除間隙壁層22，接著如第二圖(K)至第二圖(M)所示，於該暴露出的部分介電層26、該第二多晶矽層29上方以及該暴露出之導電層21上方形成一氮化矽層220，再進行非等向性蝕刻去除該第二多晶矽層29上方以及該暴露出之導電層21上方之氮化矽層220，並可調整氮化矽層220的高度(厚度)，從而形成記憶體單元之高度經過調整的氮化矽間隙壁層22，最後蝕刻該第二多晶矽層29以及該導電層21，以間隔出每一非揮發性記憶體單元。
請再參照第二圖(B)至第二圖(F)，於本發明之非揮發性記憶體單元之製造方法的另一實施例中，可直接提供具有至少二間隔物的半導體基板20，每一間隔物即由該導電層21所構成，其頂部具有氮化矽間隙壁層22，於該半導體基板20上形成一第一氧化層23，再於該第一氧化層23上方形成一介電層26並覆蓋該至少二間隔物，於該至少二間隔物之間形成一第一多晶矽層27，並回蝕該第一多晶矽層27以調整該第一多晶矽層27的高度，最後去除該至少二間隔物之頂部之介電層26，即可形成本發明之非揮發性記憶體單元的基本結構，其中該至少二間隔物作為非揮發性記憶體單元之浮動閘極，而該第一多晶矽層27為該非揮發性記憶體單元之控制閘極。
請再參照第二圖(G)至第二圖(M)，於上述實施例中，在去除該至少二間隔物之頂部之介電層26的步驟後，可再進行調整間隙壁層22之高度的步驟，包含：於該第一多晶矽層27上方形成一第二氧化層28；於該第二氧化層28上方及該至少二間隔物上方形成一第二多晶矽層29；去除該至少二間隔物上方之第二多晶矽層29；去除該間隙壁層22並蝕刻該至少二間隔物以曝露出部分介電層26；於該暴露出的部分介電層26、該至少二間隔物上方以及該第二多晶矽層29上方形成一氮化矽層220；去除該至少二間隔物上方以及該第二多晶矽層29上方之氮化矽層220；以及蝕刻該第二多晶矽層29以及該至少二間隔物，以間隔出每一非揮發性記憶體單元。
請參照第三圖，其為本發明之非揮發性記憶體單元的一實施例的示意圖，其包含一半導體基板20，該半導體基板20上具有至少二間隔物21，且每一間隔物21之頂部具有一間隙壁層22，一第一氧化層23位於該半導體基板20上，一第一多晶矽層27位於該至少二間隔物21之間，以及一介電層26，其位於該第一氧化層23與該第一多晶矽層27之間以及該至少二間隔物21和該第一多晶矽層27之間。
於上述實施例中，該非揮發性記憶體單元可更包含一第二氧化層28位於該第一多晶矽層27上方，以及一氧化物通道24位於該半導體基板20與該至少二間隔物21之間。
於上述實施例中，該間隙壁層22可由氮化矽構成，該介電層26為一ONO介電層。此外，該至少二間隔物21可為多晶矽導電層，用以作為該非揮發性記憶體單元的二個浮動閘極，而該第一 多晶矽層27為該非揮發性記憶體單元之控制閘極。
本發明雖以上述數個較佳實施例揭露如上，然其並非用以限定本發明，任何熟習此技藝者，在不脫離本發明之精神和範圍內，當可作些許之更動與潤飾，因此本發明之保護範圍當視後附之申請專利範圍所界定者為準。
10、20‧‧‧半導體基板
11‧‧‧多晶矽浮動閘極
12、22‧‧‧間隙壁層
13‧‧‧閘極氧化層
14、24‧‧‧氧化物通道
16、26‧‧‧介電層
17‧‧‧多晶矽控制閘極
21‧‧‧導電層
25‧‧‧溝槽
250‧‧‧溝槽之底部
251‧‧‧溝槽之側壁
23‧‧‧第一氧化層
27‧‧‧第一多晶矽層
28‧‧‧第二氧化層
29‧‧‧第二多晶矽層
220‧‧‧氮化矽層
第一圖：現有技術之一非揮發性記憶體單元的示意圖；第二圖(A)至第二圖(M)：本發明之非揮發性記憶體單元之製造方法的實施例的示意圖；以及第三圖：本發明之非揮發性記憶體單元的實施例的示意圖。
20‧‧‧半導體基板
21‧‧‧導電層
22‧‧‧間隙壁層
23‧‧‧第一氧化層
24‧‧‧氧化物通道
26‧‧‧介電層
27‧‧‧第一多晶矽層

Claims (20)

  1. 一種非揮發性記憶體單元的製造方法，包含下列步驟：(a)提供一半導體基板，且此半導體基板上依序地具有一導電層和一間隙壁層；(b)於該間隙壁層與該導電層中界定出至少一溝槽；(c)於該溝槽之底部形成一第一氧化層；(d)於該溝槽之側壁，該第一氧化層上方以及該間隙壁層上方形成一介電層；(e)於該溝槽內形成一第一多晶矽層；及(f)去除該間隙壁層上方之介電層。
  2. 如申請專利範圍第1項所述的方法，其中於該步驟(f)之後更包含下列步驟：(g)於該第一多晶矽層上方形成一第二氧化層；(h)於該溝槽內的第二氧化層上方形成一第二多晶矽層；(i)去除該間隙壁層以曝露出該導電層與該溝槽之側壁的部分介電層；(i)於該暴露出的部分介電層，該第二多晶矽層上方以及該暴露出之導電層上方形成一氮化矽層；(k)去除該第二多晶矽層上方以及該暴露出之導電層上方之氮化矽層；及(l)蝕刻該第二多晶矽層以及該導電層，以間隔出每一非揮發性記憶體單元。
  3. 如申請專利範圍第2項所述的方法，其中該導電層與該半導體基板間包含一氧化物通道。
  4. 如申請專利範圍第1項所述的方法，其中該間隙壁層是由氮化矽所構成。
  5. 如申請專利範圍第1項所述的方法，其中該導電層是由多晶矽所構成，並形成該非揮發性記憶體單元之浮動閘極
  6. 如申請專利範圍第1項所述的方法，其中該第一多晶矽層為該非揮發性記憶體單元之控制閘極。
  7. 如申請專利範圍第1項所述的方法，其中該介電層為一氧化－氮化－氧化層。
  8. 如申請專利範圍第1項所述的方法，其中於該步驟(e)和該步驟(f)之間更包含下列步驟：(e1)調整該第一多晶矽層的高度。
  9. 一種非揮發性記憶體單元的製造方法，包含下列步驟：(a)提供一半導體基板，該半導體基板上具有至少二間隔物，且每一間隔物之頂部具有一間隙壁層；(b)於該半導體基板上形成一第一氧化層；(c)於該第一氧化層上方形成一介電層並覆蓋該至少二間隔物；(d)於該至少二間隔物之間形成一第一多晶矽層；(e)調整該第一多晶矽層的高度；及(f)去除該至少二間隔物之頂部之介電層。
  10. 如申請專利範圍第9項所述的方法，其中於該步驟(f)之後更包含下列步驟：(g)於該第一多晶矽層上方形成一第二氧化層；.(h)於該第二氧化層上方及該至少二間隔物上方形成一第二多晶矽層；(i)去除該至少二間隔物上方之第二多晶矽層； (j)去除該間隙壁層並蝕刻該至少二間隔物，以曝露出部分介電層；(k)於該暴露出的部分介電層，該至少二間隔物上方以及該第二多晶矽層上方形成一氮化矽層；(1)去除該至少二間隔物上方以及該第二多晶矽層上方之氮化矽層；及(m)蝕刻該第二多晶矽層以及該至少二間隔物，以間隔出每一非揮發性記憶體單元。
  11. 如申請專利範圍第10項所述的方法，其中該間隔物與該半導體基板間包含一氧化物通道。
  12. 如申請專利範圍第9項所述的方法，其中該間隙壁層是由氮化矽所構成。
  13. 如申請專利範圍第9項所述的方法，其中該至少二間隔物為該非揮發性記憶體單元之浮動閘極，且該第一多晶矽層為該非揮發性記憶體單元之控制閘極。
  14. 如申請專利範圍第9項所述的方法，其中該介電層為一氧化－氮化－氧化層。
  15. 一種非揮發性記憶體單元，包含：一半導體基板，該半導體基板上具有至少二間隔物，且每一間隔物之頂部具有一間隙壁層；一第一氧化層，位於該半導體基板上；一第一多晶矽層，位於該至少二間隔物之間；及一介電層，位於該第一氧化層與該第一多晶矽層之間，以及該至少二間隔物和該第一多晶矽層之間。
  16. 如申請專利範圍第15項所述的非揮發性記憶體單元，更包含：一第二氧化層，位於該第一多晶矽層上方。
  17. 如申請專利範圍第16項所述的非揮發性記憶體單元，更包含：一氧化物通道，位於該半導體基板與該至少二間隔物之間。
  18. 如申請專利範圍第17項所述的非揮發性記憶體單元，其中該間隙壁層是由氮化矽所構成。
  19. 如申請專利範圍第18項所述的非揮發性記憶體單元，其中該至少二間隔物為該非揮發性記憶體單元之浮動閘極，且該第一多晶矽層為該非揮發性記憶體單元之控制閘極。
  20. 如申請專利範圍第19項所述的非揮發性記憶體單元，其中該介電層為一氧化－氮化－氧化層。
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