KR100645063B1 - 비휘발성 기억장치 및 그 제조방법 - Google Patents
비휘발성 기억장치 및 그 제조방법 Download PDFInfo
- Publication number
- KR100645063B1 KR100645063B1 KR1020050021074A KR20050021074A KR100645063B1 KR 100645063 B1 KR100645063 B1 KR 100645063B1 KR 1020050021074 A KR1020050021074 A KR 1020050021074A KR 20050021074 A KR20050021074 A KR 20050021074A KR 100645063 B1 KR100645063 B1 KR 100645063B1
- Authority
- KR
- South Korea
- Prior art keywords
- floating gate
- gate electrode
- gate
- floating
- write
- Prior art date
Links
- 238000004519 manufacturing process Methods 0.000 title abstract description 12
- 238000007667 floating Methods 0.000 claims abstract description 306
- 238000009792 diffusion process Methods 0.000 claims abstract description 102
- 239000010410 layer Substances 0.000 claims description 144
- 239000000758 substrate Substances 0.000 claims description 57
- 125000006850 spacer group Chemical group 0.000 claims description 37
- 238000000034 method Methods 0.000 claims description 32
- 239000011229 interlayer Substances 0.000 claims description 27
- 238000005530 etching Methods 0.000 claims description 18
- 230000001590 oxidative effect Effects 0.000 claims description 6
- 230000003064 anti-oxidating effect Effects 0.000 claims description 5
- 239000004065 semiconductor Substances 0.000 claims description 5
- 238000000059 patterning Methods 0.000 claims description 3
- 230000008878 coupling Effects 0.000 description 38
- 238000010168 coupling process Methods 0.000 description 38
- 238000005859 coupling reaction Methods 0.000 description 38
- 238000002955 isolation Methods 0.000 description 21
- 229920002120 photoresistant polymer Polymers 0.000 description 8
- 230000005641 tunneling Effects 0.000 description 8
- 239000000463 material Substances 0.000 description 7
- 230000005684 electric field Effects 0.000 description 6
- 238000010586 diagram Methods 0.000 description 4
- 239000012535 impurity Substances 0.000 description 4
- 230000015556 catabolic process Effects 0.000 description 3
- 229910021417 amorphous silicon Inorganic materials 0.000 description 2
- 238000002347 injection Methods 0.000 description 2
- 239000007924 injection Substances 0.000 description 2
- 238000009413 insulation Methods 0.000 description 2
- 230000004048 modification Effects 0.000 description 2
- 238000012986 modification Methods 0.000 description 2
- 230000003647 oxidation Effects 0.000 description 2
- 238000007254 oxidation reaction Methods 0.000 description 2
- 230000003071 parasitic effect Effects 0.000 description 2
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 2
- 229920005591 polysilicon Polymers 0.000 description 2
- 229910052814 silicon oxide Inorganic materials 0.000 description 2
- 240000007594 Oryza sativa Species 0.000 description 1
- 235000007164 Oryza sativa Nutrition 0.000 description 1
- 229910052581 Si3N4 Inorganic materials 0.000 description 1
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 1
- 230000015572 biosynthetic process Effects 0.000 description 1
- 239000003990 capacitor Substances 0.000 description 1
- 230000007547 defect Effects 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 238000005516 engineering process Methods 0.000 description 1
- 150000004767 nitrides Chemical class 0.000 description 1
- 235000009566 rice Nutrition 0.000 description 1
- 235000015096 spirit Nutrition 0.000 description 1
Images
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/40—Electrodes ; Multistep manufacturing processes therefor
- H01L29/401—Multistep manufacturing processes
- H01L29/4011—Multistep manufacturing processes for data storage electrodes
- H01L29/40114—Multistep manufacturing processes for data storage electrodes the electrodes comprising a conductor-insulator-conductor-insulator-semiconductor structure
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/40—Electrodes ; Multistep manufacturing processes therefor
- H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
- H01L29/423—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions not carrying the current to be rectified, amplified or switched
- H01L29/42312—Gate electrodes for field effect devices
- H01L29/42316—Gate electrodes for field effect devices for field-effect transistors
- H01L29/4232—Gate electrodes for field effect devices for field-effect transistors with insulated gate
- H01L29/42324—Gate electrodes for transistors with a floating gate
- H01L29/42328—Gate electrodes for transistors with a floating gate with at least one additional gate other than the floating gate and the control gate, e.g. program gate, erase gate or select gate
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/66007—Multistep manufacturing processes
- H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
- H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
- H01L29/66409—Unipolar field-effect transistors
- H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
- H01L29/66825—Unipolar field-effect transistors with an insulated gate, i.e. MISFET with a floating gate
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/78—Field effect transistors with field effect produced by an insulated gate
- H01L29/788—Field effect transistors with field effect produced by an insulated gate with floating gate
- H01L29/7881—Programmable transistors with only two possible levels of programmation
- H01L29/7884—Programmable transistors with only two possible levels of programmation charging by hot carrier injection
- H01L29/7885—Hot carrier injection from the channel
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B41/00—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates
- H10B41/30—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by the memory core region
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B69/00—Erasable-and-programmable ROM [EPROM] devices not provided for in groups H10B41/00 - H10B63/00, e.g. ultraviolet erasable-and-programmable ROM [UVEPROM] devices
Landscapes
- Engineering & Computer Science (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Physics & Mathematics (AREA)
- Ceramic Engineering (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- Manufacturing & Machinery (AREA)
- Non-Volatile Memory (AREA)
- Semiconductor Memories (AREA)
Abstract
비휘발성 기억장치 및 그 제조방법을 제공한다. 이 소자는 기입 게이트와 소거 게이트가 부유게이트에 대향하여 형성되어 기입시 부유게이트에 커플링되는 전압을 높이고 소거시 부유게이트에 커플링되는 전압을 낮출 수 있는 구조를 가진다. 따라서, 기입 및 소거 전압을 낮출 수 있고 확산 영역에 고전압이 인가되지 않기 때문에 채널 길이를 감소하여 셀 크기를 축소할 수 있다.
비휘발성, 기입, 소거
Description
도 1은 종래의 스플리트 게이트 비휘발성 기억장치를 나타낸 단면도.
도 2는 종래의 스플리트 게이트 비휘발성 기억장치에서 커플링을 설명하기 위한 등가회로도.
도 3은 본 발명의 제 1 실시예에 따른 비휘발성 기억장치를 나타낸 단면도.
도 4는 본 발명의 제 2 실시예에 따른 비휘발성 기억장치를 나타낸 단면도.
도 5a 내지 도 9a는 본 발명의 제 1 실시예에 따른 비휘발성 기억장치의 제조방법을 나타낸 평면도.
도 5b 내지 도 9b는 각각 도 5a 내지 도 9a의 I-I를 따라 취해진 단면도.
도 10a 내지 16a는 본 발명의 제 2 실시예에 따른 비휘발성 기억장치의 제조방법을 나타낸 평면도.
도 10b 내지 도 16b는 본 발명의 도 10a 내지 도 16a의 II-II'를 따라 취해진 단면도.
도 17a 및 도 17b는 본 발명의 제 2 실시예의 변형례를 설명하기 위한 평면도.
도 18은 본 발명의 바람직한 실시예에 따른 비휘발성 기억장치의 등가회로 도.
도 19는 본 발명의 바람직한 실시예에 따른 비휘발성 기억장치의 평면도.
본 발명은 반도체 기억장치 및 그 제조방법에 관한 것으로서, 더 구체적으로 비휘발성 기억장치 및 그 제조방법에 관한 것이다.
비휘발성 기억장치의 한 부류에 속하는 스플리트 게이트 플래시 기억장치는 채널 영역의 일부가 선택 트랜지스터의 채널이 되어 과소거(over-erase)에 따른 데이타의 불량을 방지할 수 있는 구조를 가진다. 그러나, 스플리트 게이트 플래시 기억장치는 높은 내압을 가지는 확산 영역 구조가 요구되고, 이에 따라 채널 펀치 쓰루에 취약한 구조가되어 셀 사이즈의 축소가 어려운 단점이 있다. 또한, 커플링비가 낮기 때문에 높은 소거 전압이 필요한 단점이 있다.
도 1은 종래의 스플리트 게이트 비휘발성 기억장치를 나타낸 단면도이다.
도 1을 참조하면, 종래의 스플리트 게이트 비휘발성 기억장치 즉, 스플리트 게이트 플래시 기억장치는 기판(10) 상에 게이트 절연막(32)을 개재하여 부유게이트(12)가 형성되고, 상기 부유게이트(12) 상에 캐핑 절연막(36)이 형성되고, 상기 부유게이트(12)의 측벽에 터널절연막(34)을 개재하여 제어게이트 전극(14)가 형성된 구조이다. 상기 부유게이트(12)에 인접한 기판 내에 제 1 확산 영역(22)이 형성되어 있고, 상기 제어게이트 전극(14)에 인접한 기판 내에 제 2 확산 영역(24)이 형성되어 있다. 상기 제 1 확산 영역(22) 및 상기 제 2 확산 영역(24)은 그들 사이에 채널 영역을 정의한다. 상기 채널 영역은 제어게이트 전극(14) 하부의 영역과 부유게이트(12) 하부의 영역으로 구분될 수 있다.
스택 게이트 플래시 기억장치와 달리, 과소거에 의해 부유게이트(12) 하부의 채널이 비정상적인 턴-온 상태가 되더라도 제어게이트 전극(14) 하부의 채널이 오프 상태이기 때문에 제 1 확산 영역(22)으로부터 제 2 확산 영역(24)으로 전류가 흐르지 않는다. 따라서, 과소거된 기억셀이 비트라인에 연결되어 비트라인에 연결된 기억셀의 데이타 상태와 무관하게 비트라인 전류가 흐르는 데이터 불량이 일어나지 않는 장점이 있다.
스플리트 플래시 기억장치의 기입 동작에서, 제 1 확산 영역(22)에 인가된 높은 기입 전압은 부유게이트(12)에 커플링되어 제 2 확산 영역(24) 부근의 게이트 절연막(32)을 통해 부유게이트(12)로 전하가 주입된다. 전하의 주입 효율은 제 1 확산 영역(22)에 인가된 전압에 의해 부유게이트(12)의 전압이 상승하는 비인 커플링비에 의존한다.
도 2는 스플리트 게이트 플래시 기억장치의 커플링을 설명하기 위하여 커플링 비를 결정하는 주요 기생커패시터를 도시한 등가회로도이다.
도 2를 참조하면, 커플링비는 부유게이트(12)와 제어게이트 전극(14) 사이의 커패시턴스(Cipo, Ctox)와, 부유게이트(12)와 기판(10) 사이의 커패시턴스(Cgox)와, 부유게이트(12)와 제 1 확산 영역(22) 사이의 커패시턴스(Cs)에 의해 결정된다. 기입 동작에서 커플링비는,
로 나타낼 수 있다. 도 1에 도시된 것과 같이 종래의 스플리트 게이트 플래시 기억소자는 제 1 확산 영역(22)와 부유게이트(12) 사이의 중첩면적이 작기 때문에 Cs 값이 작아서 커플링비가 낮다. 따라서, 부유게이트(12) 하부의 채널 영역의 전위를 충분히 높여 게이트 절연막(32)을 통한 핫캐리어 주입을 일으키기 위해서 높은 전압이 제 1 확산 영역(22)에 인가되어야 한다. 높은 전압이 인가되는 제 1 확산 영역(22)은 내압이 높은 접합 구조를 채택하여야하고, 이는 잘 알려진 바와 같이 채널 펀치쓰루에 취약한 구조가 되어 기억 셀 크기의 축소에 불리한 요인으로 작용한다.
소거동작에서 커플링비는,
이 때, 실질적으로 전하의 터널링에 사용되는 터널산화막 부분 이외에, 캐핑 절연막 부분의 기생 커패시턴스에 의해 커플링비의 증가분이 크다. 따라서, 제어게이트 전극(14)에 인가된 전압에 의해 부유게이트(12)의 전위가 상승하여 전하의 터 널링이 제한되고, 이를 극복하기 위해 제어게이트 전극(14)에 높은 전압이 인가되어야 한다.
상술한 것과 같이 확산 영역에 높은 기입전압이 인가되는 경우, 확산 영역의 내압을 높이기 위한 구조를 채택하여야하고, 이 구조는 상대적으로 채널 펀치쓰루에 취약하기 때문에 기억 셀의 크기를 축소하는데 제한 요인이된다. 또한, 종래의 구조는 소거동작에서 커플링비의 증가분이 크기 때문에 부유 게이트 전위의 상승으로 인하여 전하의 터널링이 제한되어 소거할 때 제어게이트 전극에 높은 전압을 인가하여야 한다.
본 발명이 이루고자 하는 기술적 과제는 종래의 스플리트 게이트 플래시 기억소자에 비해 보다 향상된 성능을 가지는 비휘발성 기억소자를 제공하기 위한 것으로서, 확산 영역에 높은 기입전압이 인가되지 않고, 기입동작에서 부유게이트에 커플링되는 전압비는 높고 소거동작에서 부유게이트에 커플링되는 전압비는 낮은 구조의 비휘발성 기억소자 및 그 제조방법을 제공하는데 있다.
상기 기술적 과제를 달성하기 위하여 본 발명은 기입 게이트 전극 및 소거 게이트 전극을 가지는 비휘발성 기억소자 및 그 제조방법을 제공한다. 이 소자는, 기판에 형성되어 이들 사이에 채널 영역을 정의하는 제 1 확산 영역 및 제 2 확산 영역과, 상기 제 1 확산 영역에 인접하여 상기 채널 영역 상에 형성된 부유게이트를 포함한다. 상기 제 2 확산 영역에 인접하여 상기 채널 영역 상에 소거 게이트 전극이 형성되어 있다. 상기 소거 게이트 전극은 상기 부유게이트의 일 측벽에 대향하여 형성된다. 상기 부유게이트의 다른 측벽에 대향하여 상기 제 1 확산 영역 상에 기입 게이트 전극이 형성되어 부유게이트 상부의 일부 및 측벽을 덮는다.
본 발명에서 소거 게이트 전극과 부유게이트의 대향 면적보다 기입 게이트 전극과 부유게이트의 대향 면적이 넓으면 소거동작과 기입동작에서 각각 유리한 커플링비를 제공할 수 있다. 따라서, 소거 게이트 전극에 대향하는 부유게이트 측벽의 높이는 기입 게이트 전극에 대향하는 부유게이트 측벽의 높이 보다 낮게 형성하여 소거 게이트 전극과 부유게이트의 대향 면적을 더욱 더 낮출 수 있다. 이 때, 상기 부유게이트의 상부면이 소정의 곡률을 가지면 소거 게이트를 향할 수록 낮아지면, 소거 게이트에 대향하는 면적이 줄어듦과 아울러 기입 게이트 전극에 대향하는 면적은 증가될 수 있다.
상기 기입 게이트 전극과 상기 소거 게이트 전극은 절연막에 의해 전기적으로 절연된다. 기입 게이트 전극이 부유게이트 상부의 일부를 덮기 때문에 기입 게이트 전극의 일 측벽은 상기 부유게이트 상에 위치할 수 있다. 상기 부유게이트 상에 위치하는 기입 게이트 전극의 측벽에 스페이서 절연막이 형성되어 상기 소거 게이트 전극과 상기 기입 게이트 전극은 전기적으로 절연될 수 있다. 상기 소거 게이트 전극은 상기 스페이서 절연막 및 상기 부유게이트의 측벽에 정렬된 스페이서 구조를 가질 수 있다.
상기 부유게이트 및 상기 기판 사이와, 상기 소거 게이트 전극과 상기 기판 사이에는 게이트 절연막이 개재되고, 상기 소거 게이트 전극과 상기 부유게이트 사 이에는 터널절연막이 개재되고, 상기 부유게이트와 상기 기입 게이트 전극 사이에는 게이트 층간절연막이 개재된다. 이 때, 소거 게이트 전극에 다소 높은 소거 전압이 인가되는 것과, 터널절연막을 통한 전하의 터널링을 고려하여 상기 게이트 절연막은 상기 터널절연막보다 두꺼운 것이 바람직하다. 또한, 원하는 커플링비를 얻기 위하여 상기 게이트 층간유전막은 상기 게이트 절연막 및 상기 터널절연막보다 낮은 등가산화막두께를 가지는 것이 바람직하다.
본 발명의 비휘발성 기억장치는 복수의 반복되는 패턴으로 구성될 수 있다. 구체적으로, 이 장치는 기판에 번갈아 형성되어 기판에 채널 영역들을 정의하는 복수개의 제 1 확산 영역 및 제 2 확산 영역과, 상기 제 1 확산 영역에 인접하여 상기 채널 영역들 상에 각각 형성된 부유 게이트를 포함한다. 상기 제 2 확산 영역에 인접하여 상기 채널 영역들 상에 각각 소거 게이트 전극이 형성되어 있다. 상기 소거 게이트 전극은 상기 부유 게이트의 일 측벽에 대향한다. 상기 부유 게이트의 다른 측벽에 대향하여 상기 제 1 확산 영역 상에 기입 게이트 전극이 형성되어 있다. 상기 기입 게이트 전극은 양측의 부유게이트들의 상부로 신장되어 부유게이트의 측벽 및 상부를 덮는다.
기입 효율을 높이기 위하여 상기 부유게이트의 일부분은 상기 제 1 확산 영역 상부에 중첩될 수 있다. 또한, 기입동작 및 소거동작 각각에서 유리한 커플링비를 제공하기 위하여 상기 부유게이트와 상기 기입 게이트 전극 사이의 커패시턴스는 상기 부유게이트와 상기 소거 게이트 전극 사이의 커패시턴스보다 큰 것이 바람직하다. 이는 상기 부유게이트와 상기 기입 게이트 전극의 대향 면적이 상기 부유 게이트와 상기 소거 게이트 전극의 대향 면적보다 넓게 구성함으로써 얻어질 수 있다. 또한, 상기 소거 게이트 전극에 대향하는 부유게이트 측벽의 높이는 상기 기입 게이트 전극에 대향하는 부유게이트 측벽의 높이보다 낮게 형성하여 커플링비에 유리한 효과를 높일 수 있다.
상기 기입 게이트 전극과 상기 소거 게이트 전극은 전기적으로 절연된다. 상기 기입 게이트 전극이 상기 부유게이트 상에 신장되어 상기 부유게이트 상에 기입 게이트 전극의 측벽이 위치한다. 상기 기입 게이트 전극과 상기 소거 게이트 전극은 상기 부유게이트 상의 기입 게이트 전극의 측벽에 형성된 스페이서 절연막에 의해 절연될 수 있다. 이 때, 상기 소거 게이트 전극들은 각각 상기 측벽 스페이서 절연막 및 상기 부유게이트의 측벽에 자기정렬된 스페이서 형상일 수 있다.
본 발명에서, 상기 부유게이트 및 상기 기판 사이와, 상기 소거 게이트 전극 및 상기 기판 사이에 게이트 절연막이 개재되고, 상기 부유게이트와 상기 소거 게이트 전극 사이에 터널 절연막이 개재되고, 상기 부유게이트와 상기 기입 게이트 전극 사이에 게이트 층간유전막이 개재된다. 이 때, 상기 소거 게이트 전극에 다소 높은 전압이 인가되는 것과, 상기 터널링 산화막을 통하여 전하의 터널링이 일어나는 것을 고려한다면 상기 게이트 절연막은 상기 터널절연막보다 두껍운 것이 바람직하다. 또한, 상기 게이트 층간유전막이 상기 터널절연막 및 상기 게이트 절연막보다 낮은 등가산화막두께를 가지면, 부유게이트와 기입 게이트 전극 사이의 단위 면적당 커패시턴스가 부유게이트와 소거 게이트 전극 및 부유게이트와 기판 사이의 단위면적당 커패시턴스보다 높아진다. 이 구조는 기입 및 소거 동작에 유리한 커플 링비를 제공한다.
본 발명은 복수개의 기억셀이 어레이로 구성될 수 있다. 구체적으로, 이 장치는 반도체 기판에 정의된 복수의 활성영역과, 각각의 활성영역에 번갈아 형성되어 채널 영역들을 정의하는 제 1 확산 영역 및 제 2 확산 영역을 포함한다. 상기 제 1 확산 영역에 인접하여 상기 채널 영역들 상에 각각 부유게이트가 형성된다. 상기 제 2 확산 영역에 인접하여 소거 게이트 전극이 상기 활성영역들의 상부를 가로지른다. 상기 소거 게이트 전극은 상기 부유 게이트들의 일 측벽에 대향하여 상기 채널 영역들 상에 형성된다. 즉, 각 채널영역 상에서 상기 제 1 확산 영역 부근에 부유게이트가 위치하고, 상기 제 2 확산 영역 부근에 소거 게이트 전극이 위치한다. 상기 활성영역들의 상부를 가로지르며 기입 게이트 전극이 상기 제 1 확산 영역 상에 형성된다. 상기 기입 게이트 전극은 양측의 부유 게이트의 측벽에 대향하며 부유게이트들 상부로 신장되어 상기 부유게이트의 상부 일부를 덮을 수 있다.
상기 부유게이트의 측벽의 높이는 상기 소거 게이트 전극에 대향하는 방향이나 상기 기입 게이트 전극에 대향하는 방향이나 동일할 수 있으나, 상기 소거 게이트 전극에 대향하는 부유게이트 측벽의 높이가 상기 기입 게이트 전극에 대향하는 부유게이트 측벼의 높이보다 낮을 수 있다.
상기 부유게이트의 일부분은 상기 제 1 확산 영역 상부에 중첩되어 상기 제 1 확산 영역에 인가된 기입 전압이 상기 부유게이트에 커플링되도록 하는 것이 바람직하다.
본 발명에서 기억 셀 어레이는 복수개의 섹터로 구분되어 각 섹터 단위로 기 입 게이트 전극 및 소거 게이트 전극을 분리할 수 있다. 따라서, 상기 소거 게이트 전극 및 상기 기입 게이트 전극은 소정의 활성영역들 단위로 분리될 수 있다.
상기 기술적 과제를 달성하기 위하여 본 발명은 비휘발성 기억장치의 제조방법을 제공한다. 이 방법은 기판 상에 복수개의 부유게이트 패턴을 형성하고, 상기 부유게이트들 사이에 양측의 부유게이트 측벽 및 상부면의 일부를 덮는 기입 게이트 전극을 형성하는 것을 포함한다. 상기 부유게이트의 양 측벽에 각각 기입 게이트 전극이 형성된다. 이 때, 기입 게이트 전극은 상기 부유게이트의 양 측벽을 따라 부유게이트 상부로 신장되어 상기 부유게이트 상에 측벽을 가진다. 또한, 각 기입 게이트 전극의 측벽은 부유게이트 상에서 인접한 다른 기입 게이트 전극의 측벽과 대향하며 소정 거리 이격된다. 상기 기입 게이트 전극들 사이의 부유게이트 패턴을 식각하여 기입 게이트 하부에 서로 대향하는 측벽을 가지는 부유게이트들을 형성한다. 따라서, 상기 부유게이트의 일 측벽은 상기 기입 게이트 전극과 대향하고, 다른 측벽은 이웃한 부유게이트와 대향한다. 대향하는 부유게이트의 측벽에 각각 소거 게이트 전극을 형성한다.
이에 더하여 본 발명은 부유게이트 패턴에 인접한 기판 내에 제 1 확산 영역을 형성하고, 소거 게이트 전극에 인접한 기판 내에 제 2 확산 영역을 형성하는 것을 더 포함한다. 제 1 확산 영역은 상기 부유게이트 패턴들 사이의 기판 내에 형성하고, 제 2 확산 영역은 상기 소거 게이트 전극들 사이의 기판 내에 형성할 수 있다. 이 때, 상기 제 1 확산 영역은 상기 부유게이트 패턴들의 하부의 기판으로 소정거리 횡방향 확산되어 부유게이트 패턴과 일정부분 중첩될 수 있다.
상기 부유게이트 패턴은 게이트 절연막을 개재하여 형성하고, 상기 소거 게이트 전극은 상기 게이트 절연막 상에 형성한다. 또한, 상기 부유게이트 패턴과 상기 기입 게이트 전극 사이에 게이트 층간유전막을 형성한다.
상기 소거 게이트 전극에 대향하는 측벽의 높이가 상기 기입 게이트 전극에 대향하는 측벽의 높이보다 낮게 형성할 수 있다. 예컨대, 기판 상에 부유게이트 도전막을 형성하고, 상기 부유게이트 도전막의 일부를 산화시켜 타원단면의 희생산화막을 형성하여 부유게이트 도전막의 상부면이 오목해지도록 할 수 있다. 상기 희생산화막을 식각마스크로 사용하여 상기 부유게이트 도전막을 식각하고, 상기 희생산화막을 제거하여 부유게이트 패턴의 가장자리는 높고 가운데는 낮게 형성할 수 있다. 부유게이트 패턴의 양 측으로부터 신장된 기입 게이트 전극에 정렬되게 부유게이트 패턴을 식각하기 때문에, 가운데의 낮은 부분이 식각되어 식각된 부분의 측벽이 기입 게이트 전극에 대향하는 측벽보다 낮게 형성된다.
기판에 복수개의 활성영역을 한정하고, 각각의 활성영역에 복수개의 부유게이트 패턴을 형성할 수 있다. 구체적으로, 복수개의 활성영역이 정의된 기판 상에 부유게이트 도전막을 형성하고, 부유게이트 도전막 상에 희생산화막을 형성할 수 있다. 희생산화막은 상기 활성영역들의 상부를 가로질러 상기 부유게이트 도전막을 노출시키는 오프닝을 가지는 하드마스크막을 형성하고, 상기 하드마스크막을 산화방지막으로 사용하여 상기 부유게이트 도전막을 산화시켜 형성할 수 있다. 상기 하드마스크막을 제거하고, 상기 희생산화막을 식각마스크로 사용하여 상기 부유게이트 도전막을 식각한다. 상기 부유게이트 도전막이 희생산화막에 자기정렬 식각되어 상기 활성영역들의 상부를 가로지르는 라인 패턴이 형성된다. 라인 패턴 상의 희생산화막을 제거하고, 상기 라인 패턴을 패터닝하여 상기 활성영역 상에 각각 분리된 부유게이트 패턴을 형성할 수 있다.
부유게이트 패턴을 형성하는 다른 방법으로 라인 패턴을 패터닝하여 분리하지 않고, 희생산화막에 자기정렬되어 각 활성영역 상에 분리된 부유게이트 패턴을 형성할 수도 있다. 이 경우, 오프닝은 활성영역들의 상부를 가로지르지 않고, 각 활성영역 상부의 부유게이트 도전막을 노출시켜 노출된 부유게이트 도전막에 희생산화막을 형성한다. 부유게이트 도전막은 활성영역의 폭보다 넓은 폭이 노출된다. 따라서, 희생산화막에 자기정렬 식각된 부유게이트 패턴 또한 활성영역의 폭보다 넓은 폭을 가질 수 있다. 상기 기입 게이트 전극 및 상기 소거 게이트 전극은 복수개의 활성영역들 마다 분리하여 기억 셀 어레이를 복수의 섹터로 구분할 수 있다.
이하, 첨부한 도면들을 참조하여 본 발명의 바람직한 실시예들을 상세히 설명하기로 한다. 그러나, 본 발명은 여기서 설명되어지는 실시예들에 한정되지 않고 다른 형태로 구체화될 수도 있다. 오히려, 여기서 소개되는 실시예는 개시된 내용이 철저하고 완전해질 수 있도록 그리고 당업자에게 본 발명의 사상이 충분히 전달될 수 있도록 하기 위해 제공되어지는 것이다. 도면들에 있어서, 층 및 영역들의 두께는 명확성을 기하기 위하여 과장되어진 것이다. 층이 다른 층 또는 기판 "상"에 있다고 언급되어지는 경우에 그것은 다른 층 또는 기판 상에 직접 형성될 수 있거나 또는 그들 사이에 제3의 층이 개재될 수도 있다. 또한, 어느 구성부분이 다른 구성부분에 인접한다고 언급되어지는 경우에 그것은 다른 구성부분과 직접 접촉되 거나 또는 그들 사이에 제 3의 구성부분이 개재되어 이격될 수도 있다. 명세서 전체에 걸쳐서 동일한 참조번호로 표시된 부분들은 동일한 구성요소들을 나타낸다.
도 3a은 본 발명의 제 1 실시예에 따른 비휘발성 기억장치를 나타낸 단면도이다.
도 3을 참조하면, 이 기억장치는 부유게이트(104b)와, 기입 게이트 전극(110) 및 소거 게이트 전극(118)을 포함한다. 상기 부유게이트(104b)의 일 측벽은 상기 소거 게이트 전극(118)에 대향하고, 다른 측벽은 상기 기입 게이트 전극(110)에 대향한다. 상기 기판 내에 제 1 확산 영역(108)과 제 2 확산 영역(120)이 형성되어 이들 사이의 기판에 채널 영역을 정의한다. 상기 부유게이트(104b)와 상기 소거 게이트 전극(118)은 상기 채널 영역 상에 위치한다. 상기 기입 게이트 전극(110), 상기 부유게이트(104b) 및 상기 소거 게이트 전극(118)은 게이트 절연막(102) 상에 형성된다. 상기 기입 게이트 전극(110)은 상기 제 1 확산 영역 상에 있다. 상기 기입 게이트 전극(110)과 상기 부유게이트(104b) 사이에 게이트 층간유전막(106)이 개재되고, 상기 소거 게이트 전극(118)과 상기 부유게이트(104b) 사이에 터널절연막(116)이 개재된다.
기입 게이트 전극(110)과 소거 게이트 전극(118)은 전기적으로 절연된다. 이 실시예에는, 상기 부유게이트(104b) 상에 위치하는 기입 게이트 전극(110)의 측벽에 스페이서 절연막(114)이 형성되어, 상기 스페이서 절연막(114)에 의해 기입 게이트 전극(110)과 소거 게이트 전극(118)이 절연된다. 상기 부유게이트(104b)의 일 측벽은 상기 스페이서 절연막(114)의 측벽에 자기정렬되어 있다. 또한, 상기 소거 게이트 전극(118)은 상기 스페이서 절연막(114)의 측벽 및 상기 부유게이트(104b)의 측벽에 자기정렬된 스페이서 구조일 수 있다. 상기 기입 게이트 전극(110) 상부에는 캐핑 절연막(112)이 형성될 수 있다. 상기 캐핑 절연막(112)은 소거 게이트 전극(118)을 형성하는 과정에서 기입 게이트 전극(110)의 식각을 방지하고, 기입 게이트 전극(110)과 소거 게이트 전극(118)의 단락을 방지한다.
본 발명에서 커플링비는 도 4에 도시된 것과 같이, 부유게이트(104b)와 기입 게이트 전극(110) 사이의 커패시턴스(Cigd)와, 부유게이트(104b)와 소거 게이트 전극(118)사이의 커패시턴스(Ctox)와, 부유게이트(104b)와 기판(100) 사이의 커패시턴스(Cgox)와 부유게이트(104b)와 제 1 확산 영역(108) 사이의 커패시턴스(Cs)에 의해 결정될 수 있다.
본 발명의 기억장치의 기입동작에서, 기입 게이트 전극(110)과 제 1 확산 영역(108)에 높은 기입 전압이 인가되고, 소거 게이트 전극(118)에 그 하부의 채널 영역을 반전하는 전압이 인가된다. 상기 부유게이트(104b)에 커플링된 기입전압은 부유게이트 하부의 채널 영역의 전위를 상승시키면서 게이트 절연막(102)을 가로지르는 수직전계를 형성하고, 부유게이트 하부의 채널 영역의 전위와 제 2 확산 영역(120)의 전위차에 의해 수평전계가 형성된다. 수평전계에 의해 상기 제 2 확산 영역(120)으로부터 상기 제 1 확산 영역(108)으로 이동하는 전자는 소거 게이트(118) 방향의 부유게이트(104b)의 가장자리 부근에서 수직전계에 의해 게이트 절연막(102)를 통하여 부유게이트(104b)로 전하를 주입한다.
기입동작에서 기입 게이트 전극(110)에 인가되는 전압에 대한 부유게이트(104b)의 전압 상승 비인 기입 커플링비(C/Rpgm)는,
로 나타낼 수 있다.
여기서, Cigd는 부유게이트(104b)와 기입 게이트 전극(110) 사이의 커패시턴스, Ctox는 부유게이트(104b)와 소거 게이트 전극(118)사이의 커패시턴스, Cgox는 부유게이트(104b)와 기판(100) 사이의 커패시턴스, Cs는 부유게이트(104b)와 제 1 확산 영역(108) 사이의 커패시턴스이다.
전체 커패시턴스 Ctotal에 대비 기입 게이트 전극과 부유게이트 사이의 커패시턴스 Cigd 부분이 큰 경우, 기입 커플링비가 높기 때문에 기입 게이트 전극에 인가되는 기입 전압을 낮출 수 있다. 즉, 기입 게이트 전극(100)과 부유게이트(104b)의 대향면적이 넓고, 게이트 층간유전막(106)의 등가산화막 두께가 낮은 경우 기입 게이트 전극과 부유게이트 사이의 커패시턴스 Cigd 가 높다.
기입 게이트 전극(100)과 함께 제 1 확산 영역(108)에도 기입 전압을 인가하면 부유게이트(104b)와 제 1 확산 영역(108) 사이의 커패시턴스에 의해 커플링비가 높아질 수 있다.
이 경우 기입 커플링비(C/Rpgm)는,
따라서, 부유게이트와 기입 게이트 전극 사이의 커패시턴스(Cigd) 뿐만 아니라 부유게이트와 제 1 확산 영역(Cs) 또한 기입 커플링비(C/Rpgm) 증가에 기여하여 커플링비가 높아진다.
본 발명에 따른 비휘발성 기억 장치에서, 소거 게이트 전극(118)에 인가되는 소거 전압에 의해 부유게이트(104b)에 저장된 전하가 터널링 절연막(116)을 통하여 소걱 게이트 전극(118)으로 터널링된다. 이 때, 제 1 확산 영역(108), 제 2 확산 영역(120) 및 기입 게이트 전극(110)에는 0 volt를 인가하여 부유게이트(104b)의 전위 상승을 억제한다. 소거 게이트 전극(118)과 부유게이트(104b) 사이의 전위차에 의해 터널절연막(116)을 가로지르는 전계가 형성되고, 충분히 강한 전계가 터널절연막을 가로질러 형성될 때 전하의 터널링이 일어난다. 따라서, 소거 동작에서 소거 게이트 전극(118)에 인가된 전압에 의해 부유게이트(104b)의 전위가 높아지는 비인 소거 커플링비(C/Rers)가 낮은 것이 요구된다.
소거 커플링비(C/Rers)는,
도 3a에 도시된 것과 같이, 이 장치에서 기입 게이트 전극(110)과 부유게이트(104b)의 대향면적은 넓고, 소거 게이트 전극(118)과 부유게이트(104b) 사이의 대향면적은 좁다. 따라서, 게이트 층간유전막(106)과 터널절연막(116)의 등가산화막 두께가 동일하다고 가정하면, 기입 게이트 전극과 부유게이트 사이의 커패시턴스(Cigd)가 소거 게이트 전극과 부유게이트 사이의 커패시턴스(Ctox)에 비해 높기 때문에 소거 커플링비가 낮다.
본 발명에 따른 비휘발성 기억장치는 기입 게이트 전극(110) 또는 기입 게이트 전극(110)과 제 1 확산 영역(108)에 기입 전압을 인가하는 기입 동작과, 소거 게이트 전극(118)에 소거 전압을 인가하는 소거 동작을 가진다. 상술한 것과 같이, 이 장치는 기입 커플링비는 높고, 소거 커플링비는 낮은 구조이다. 따라서, 기입 및 소거 동작이 낮은 장점이 있다. 또한, 확산 영역에 고전압이 인가되지 않거나, 기입 동작에서 제 1 확산 영역에 기입전압이 인가되더라도 상대적으로 기입 전압이 낮기 때문에 높은 내압을 위해 펀치쓰루에 취약한 구조를 확산 영역에 채택하지 않아도 된다.
도 4는 기입 커플링비를 더욱 높이고, 소거 커플링비를 더욱 낮출 수 있는 구조인 본 발명의 제 2 실시예에 따른 비휘발성 기억소자의 단면도이다.
앞서 기술한 바와 같이, 기입 게이트 전극과 부유게이트 사이의 커패시턴스가 소거 게이트 전극과 부유게이트 사이의 커패시턴스보다 높으면 높을 수록 기입 커플링비(C/Rpgm)는 높아지고, 소거 커플링비(C/Rpgm)는 낮아진다. 본 발명의 제 2 실시예는 기입 게이트 전극과 부유게이트의 대향면적은 보다 더 넓고, 소거 게이트 전극과 부유게이트의 대향면적은 보다 좁은 구조를 제시한다.
제 1 실시예와 마찬가지로, 제 1 확산 영역(214)과 제 2 확산 영역(226) 사이에 채널 영역이 정의되고, 상기 채널 영역 상에 소거 게이트 전극(224) 및 부유게이트(204b)가 형성되어 있고, 제 1 확산 영역(214) 상에 부유게이트(204b)의 측벽을 덮으며 부유게이트(204b)의 상부면의 일부까지 신장된 기입 게이트 전극(216)이 형성되어 있다. 부유게이트(204b)와 기입 게이트 전극(216) 사이에 게이트 층간유전막(212)이 개재되고, 부유게이트(204b)와 소거 게이트 전극(224) 사이에 터널절연막(222)이 개재되어 있다. 상기 부유게이트(204b), 상기 기입 게이트 전극(216) 및 상기 소거 게이트 전극(224)는 기판(200)에 형성된 게이트 절연막(202) 상에 형성된다. 상기 기입 게이트 전극(216)과 상기 소거 게이트 전극(224)은 전기적으로 절연되는데, 이 실시예에서는 부유게이트(204b)의 상부에 위치하는 기입 게이트 전극(216)의 측벽에 스페이서 절연막(114)을 형성하여 기입 게이트 전극(216)과 소거 게이트 전극(224)가 절연되도록 하였다. 상기 소거 게이트 전극(224)은 상기 스페이서 절연막(114)과 부유게이트(204b)의 측벽에 정렬된 스페이서 구조이고, 스페이서 구조를 형성하기 위해서 기입 게이트 전극(216) 상에 캐핑 절연막(218)이 더 형성된다.
이 실시예에서 부유게이트(204b)는 기입 게이트 전극 방향으로부터 소거 게이트 전극 방향으로 갈수록 상부면이 곡률을 가지면서 낮아진다. 따라서, 기입 게이트 전극(216)과 부유게이트(204b)의 대향면적은 제 1 실시예보다 넓고, 소거 게이트 전극(224)과 부유게이트(204b)의 대향면적은 제 1 실시예보다 좁다. 그 결과, 제 1 실시예에 비해 기입 커플링비는 보다 더 높고, 소거 커플링비는 보다 더 낮다.
도 5a 내지 도
상기 기입 게이트 전극(110)과 상기 부유게이트(104b) 사이의 커패시턴스는 상기 소거 게이트 전극(118)과 상기 부유게이트(104b) 사이의 커패시턴스보다 크다. 따라서, 게이트 층간유전막(106)과 터널절연막(116)이 동일한 물질인 경우에는 상기 기입 게이트 전극(110)과 상기 부유게이트(104b)의 대향면적이 상기 소거 게 이트 전극(118)과 상기 부유게이트(104b)의 대향면적보다 넓게 형성할 수 있고, 상기 기입 게이트 전극(110)과 상기 부유게이트(104b)의 대향면적과, 상기 소거 게이트 전극(118)과 상기 부유게이트(104b)의 대향면적이 동일한 경우에는 게이트 층간유전막(106)의 등가산화막두께가 터널절연막(116)의 등가산화막 두께보다 큰 물질일 수도 있다. 상기 기입 게이트 전극(110)과 상기 부유게이트(104b)의 대향면적이 상기 소거 게이트 전극(118)과 상기 부유게이트(104b)의 대향면적이 넓고, 게이트 층간유전막(106)의 등가산화막두께가 터널절연막(116)의 등가산화막 두께보다 큰 물질일 수도 있다
본 발명의 제 1 실시예 및 제 2 실시예의 특징적인 구성을 가지는 비휘발성 기억장치를 제조하는 방법은 다양한 변형이 가능하다.
도 5a 내지 도 9a는 본 발명의 제 1 실시예에 따른 비휘발성 기억장치의 제조방법을 나타낸 평면도이다.
도 5b 내지 도 9b는 각각 도 5a 내지 도 9a의 I-I를 따라 취해진 단면도이다.
도 5a 및 도 5b를 참조하면, 기판(100)에 복수개의 활성영역을 한정하는 소자분리막(101)을 형성한다. 트렌치 소자분리 기술을 적용하여 상기 소자분리막(101)을 형성할 수 있다. 상기 소자분리막(101)은 복수의 막대 패턴으로 형성하여 격자 형상의 활성영역을 한정할 수 있다. 상기 활성영들 상에 게이트 절연막(102)을 형성하고, 상기 게이트 절연막(102)이 형성된 기판의 전면에 부유게이트 도전막(104)을 형성한다. 상기 부유게이트 도전막(104)은 열산화될 수 있는 물질로써, 비 정질 실리콘 또는 폴리실리콘으로 형성할 수 있다. 비정질 실리콘 또는 폴리실리콘은 소정의 농도로 도우핑되어 도전성의 띤다. 상기 부유게이트 도전막(104) 상에 포토레지스트 패턴(105)을 형성한다. 상기 포토레지스트 패턴(105)은 활성영역 상에 부유게이트 패턴을 정의하는 것으로서, 행 방향으로 신장된 활성영역 상부에 형성되고 그 가장자리의 일부는 상기 소자분리막(101)에 일부 중첩된다. 즉, 행 방향으로 신장된 활성영역 상의 부유게이트 도전막(104)은 상기 포토레지스트 패턴(105)으로 덮이고, 열 방향으로 신장된 활성영역 상의 부유게이트 도전막은 상기 포토레지스트 패턴들(105) 사이에 노출된다.
도 6a 및 도 6b를 참조하면, 상기 포토레지스트 패턴(105)을 식각마스크로 사용하여 상기 부유게이트 도전막(104)을 패터닝하여 복수개의 부유게이트 패턴(104a)을 형성하고, 상기 포토레지스트 패턴(105)을 제거한다. 상기 부유게이트 패턴(104a)은 상기 포토레지스트 패턴(105)의 형상의 그대로 전사되어 상기 행 방향으로 신장된 활성영역 상부에 형성되고, 그 가장자리는 소자분리막(101) 상부에 일부 중첩된다. 상기 부유 게이트 패턴들(104a) 사이와 상기 소자분리막들(101) 사이의 열 방향으로 신장된 활성영역에 불순물을 주입하여 제 1 확산 영역(108)을 형성한다. 상기 제 1 확산 영역(108)은 상기 부유 게이트 패턴(104a)의 측벽에 정렬되어 기판 내에 형성될 수 있다. 제 1 확산 영역(108)에 기입 전압을 인가한다면 상기 제 1 확산 영역(108)은 상기 부유게이트 패턴(104a)의 하부로 소정 폭만큼 확산되도록 형성한다. 부유게이트 패턴(104a)에 중첩된 제 1 확산 영역(108)은 기입 커플링비를 높이고, 소거 커플링을 낮추는데 기여한다.
상기 부유게이트 패턴(104a)의 상부면 및 측벽을 덮는 게이트 층간유전막(106)을 형성한다. 상기 게이트 층간유전막(106)은 부유게이트 패턴(104a)이 열산화되어 형성될 수 있다. 커플링비에 유리한 결과를 얻기 위해서 상기 게이트 층간유전막(106)의 등가산화막 두께가 얇은 것이 바람직하다. 이를 위하여 상기 게이트 층간유전막(106)은 고 유전상수의 유전막을 포함할 수 있다. 고 유전상수의 유전막을 포함하는 게이트 층간유전막(106)은 두껍게 형성하더라도 얇은 등가 산화막 두께를 제공하기 때문에 전하의 누설에 취약하지 않으면서 커패시턴스를 높일 수 있다. 예컨대, 상기 게이트 층간유전막(106)은 실리콘산화막-실리콘질화막-실리콘산화막으로 형성할 수 있다.
도 7a 및 도 7b를 참조하면, 상기 게이트 층간유전막(106)이 형성된 기판의 전면에 기입 게이트 도전막 및 캐핑 절연막을 형성하고, 상기 캐핑 절연막 및 상기 기입 게이트 도전막을 순차적으로 패터닝하여 행 방향으로 놓여진 복수개의 활성영역들 및 소자분리막들의 상부를 가로지르는 기입 게이트 전극(110)을 형성한다. 상기 기입 게이트 전극(110) 상에는 캐핑 절연막(112)이 형성되어 있다. 상기 기입 게이트 전극(110)은 상기 제 1 확산 영역(108) 상에 형성되고 양측으로 신장되어 이웃한 부유게이트 패턴들(104a)의 상부 일부를 덮는다. 상기 부유게이트 패턴(104a)의 상부에 위치하는 기입 게이트 전극(110)의 측벽은 다른 기입 게이트 전극(110)의 측벽과 소정 거리 이격되어 서로 대향한다. 즉, 상기 기입 게이트 전극들(110) 사이에 상기 기입 게이트 전극들(110)로 덮여지지 않은 부유게이트 패턴 부분들이 존재한다. 상기 기입 게이트 전극(110)은 제 1 확산 영역(108)과 평행하게 신장된다.
도 8a 및 도 8b를 참조하면, 기입 게이트 전극(110)의 측벽에 스페이서 절연막(114)을 형성한다. 상기 스페이서 절연막(114)은 상기 캐핑 절연막(112)의 측벽 및 기입 게이트 전극(110)의 측벽에 형성된다. 상기 스페이서 절연막(114) 및 상기 캐핑 절연막(112)을 식각마스크로 사용하여 상기 게이트 층간유전막(106) 및 상기 부유게이트 패턴(104a)을 식각하여 상기 기입 게이트 전극(110)의 양측에 부유게이트(104b)를 형성한다. 상기 부유게이트(104b)는 상기 제 1 확산 영역(108) 양측의 활성 영역 상에 위치하고, 상기 스페이서 절연막(114)의 측벽에 정렬된 측벽을 가진다. 행 방향으로 신장된 활성영역에는 복수개의 부유게이트들(104b)이 배치되고, 각각의 기입 게이트 전극(110) 하부에는 부유게이트들(104b)이 2열로 배열된다.
도 9a 및 도 9b를 참조하면, 상기 스페이서 절연막(114)의 측벽에 정렬된 부유게이트의 측벽은 노출되어 있다. 따라서, 상기 기판에 열산화 공정을 적용하면 상기 노출된 부유게이트의 측벽에 산화막이 성장된다. 이를 이용하여 상기 부유게이트의 측벽에 터널 절연막(116)을 형성할 수 있다.
상기 부유게이트(104b)가 형성된 기판의 전면에 소거 게이트 절연막을 형성하고, 상기 소거 게이트 절연막을 이방성 식각하여 상기 기입 게이트 전극(110)의 양측에 소거 게이트 전극(118)을 형성한다. 상기 소거 게이트 전극(118)은 상기 스페이서 절연막(114)에 정렬되어 상기 부유게이트(104b)의 측벽에도 정렬된다.
상기 기입 게이트 전극(110)의 단부에서, 상기 소거 게이트 전극(118)은 상기 기입 게이트 전극(110) 둘레를 감싸는 구조로 형성될 수 있다. 따라서, 상기 기 입 게이트 전극(110) 양측 분리되어 상기 기입 게이트 전극(110)과 평행하게 신장되는 소거 게이트 전극(118)을 형성하기 위하여 상기 기입 게이트 전극(110)의 단부에서 소거 게이트 전극(118)을 제거하는 공정을 추가할 수 있다.
상기 소거 게이트 전극(118)은 상기 부유게이트(104b)의 측벽에 터널절연막(116)을 개재하여 대향한다. 또한, 상기 기입 게이트 전극(110)과는 상기 스페이서 절여막(114)에 의해 절연된다. 이웃한 소거 게이트 전극들(118)은 소정 간격 이격되어 형성된다. 상기 소거 게이트 전극들(118) 사이의 활성영역들에 불순물을 주입하여 제 2 확산 영역(120)을 형성한다. 상기 제 1 확산 영역(108)은 열 방향으로 신장된 활성영역에 형성되어 상기 기입 게이트 전극(110)과 평행하게 신장되지만, 상기 제 2 확산 영역(120)은 상기 기입 게이트 전극들(110) 사이에 독립된 활성영역들에 각각 형성된다.
결과적으로, 행 방향으로 형성된 복수개의 활성영역의 상부를 가로질러 기입 게이트 전극(110)이 형성되고, 상기 기입 게이트 전극(110)의 양측에 상기 기입 게이트 전극(110)과 절연된 소거 게이트 전극들(118)이 상기 활성영역들의 상부를 가로질러 형성된다. 상기 기입 게이트 전극(110) 하부의 활성영역에 각각 두개씩 부유게이트(104b)이 배치된다. 기입 게이트 전극(110)은 상기 부유게이트(104b)의 측벽 및 상부면의 일부에 대향하는 것에 비해, 소거 게이트 전극(118)은 상기 부유게이트(104b)의 측벽에 대향하여 대향면적이 상대적으로 좁다.
도 10a 내지 16a는 본 발명의 제 2 실시예에 따른 비휘발성 기억장치의 제조방법을 나타낸 평면도이다.
도 10b 내지 도 16b는 본 발명의 도 10a 내지 도 16a의 II-II'를 따라 취해진 단면도이다.
도 10a 및 도 10b를 참조하면, 기판(110)에 활성영역들을 한정하는 소자분리막(201)을 형성한다. 상기 활성영역들은 행 방향으로 평행하게 신장된 부분과 열 방향으로 평행하게 신장된 부분으로 구분되는 격자 구조로 형성된다. 열 방향으로 신장된 부분은 행 방향으로 신장된 복수개의 활성영역들을 가로지르는 제 1 확산 영역을 형성하기 위한 부분이다.
상기 활성영역 상에 게이트 절연막(202)을 형성하고, 상기 게이트 절연막(202) 상에 부유게이트 도전막(204)을 형성한다. 상기 부유게이트 도전막(204)은 열산화막이 성장할 수 있는 물질인 것이 바람직하다. 상기 부유게이트 도전막(204) 상에 하드마스크 패턴(206)을 형성한다. 상기 하드마스크 패턴(206)은 상기 소자분리막(201) 및 열 방향으로 신장된 활성영역 상에 형성되어 상기 소자분리막들(201) 사이의 행 방향의 활성영역들 상부를 노출시키는 오프닝을 가진다.
도 11a 및 도 11b를 참조하면, 상기 하드마스크 패턴(206)을 산화방지막으로 사용하여 상기 오프닝에 노출된 부유게이트 도전막(204)을 열산화시킨다. 상기 부유게이트 도전막(204)은 열산화되어 희생산화막(208)을 형성하면서 일부분 소실된다. 상기 희생산화막(208)은 타원 단면을 가지게된다. 따라서, 상기 부유게이트 도전막(204)의 상부면은 상기 희생산화막(208)에 의해 가장자리에 비해 중앙이 오목한 형상으로 변형된다.
도 12a 및 도 12b를 참조하면, 상기 희생산화막(208)을 제거하여 표면이 오 목한 부유게이트 도전막(204)을 노출시킨다. 상기 노출된 부유게이트 도전막의 표면에 마스크 절연막(210)을 형성한다. 상기 마스크 절연막(210)은 상기 하드마스크 패턴(206)과 식각선택비를 가지는 물질로 형성한다. 상기 하드마스크 패턴(206)은 상기 희생산화막(208)이 제거될 때 식각되지 않아야 하므로, 산화막에 대해 식각선택성을 가지는 물질로 형성한다. 예컨대, 상기 하드마스크 패턴은 질화막으로 형성할 수 있다. 이 경우 상기 마스크 절연막(210)은 산화막으로 형성할 수 있다.
도 13a 및 도 13b를 참조하면, 상기 마스크 절연막(210)을 식각마스크로 사용하여 상기 하드마스크 패턴(206)을 제거한다. 결과적으로 상기 부유게이트 도전막(204) 상에 상기 하드마스크 패턴(206)이 제거된 부분에 오프닝을 가지는 마스크 절연막(210)이 형성된다. 상기 마스크 절연막(210)을 식각마스크로 사용하여 상기 부유게이트 도전막(204)을 식각한다. 상기 마스크 절연막(210)은 상기 소자분리막들(210) 사이의 행 방향의 활성영역들 상에 위치하기 때문에, 부유게이트 도전막이 식각되어 상기 소자분리막들(210) 사이의 행 방향 활성영역들 상에 각각 부유게이트 패턴(204a)이 형성된다. 상기 부유게이트 패턴(204a)은 그 가장자리에서 부터 중앙으로 갈 수록 오목한 형상을 가진다. 즉, 가장자리는 높으며 중앙은 낮은 구조이다.
계속해서, 상기 마스크 절연막(210)을 제거하고, 상기 부유게이트 패턴(204a)의 표면에 게이트 층간유전막(212)을 형성한다. 상기 게이트 층간유전막(212)은 제 1 실시예와 동일한 조건으로 형성할 수 있다.
도 14a 및 14b를 참조하면, 상기 부유게이트 패턴들(204a) 사이에 열 방향의 활성영역이 신장되어 있다. 이 활성영역 내에 불순물을 주입하여 행 방향의 활성영역들을 가로지르는 제 1 확산 영역(214)을 형성한다. 계속해서, 상기 기판의 전면에 기입 게이트 도전막 및 캐핑 절연막을 형성하고, 상기 기입 게이트 도전막 및 상기 캐핑 절연막을 패터닝하여 상기 제 1 확산 영역(214)의 상부에 위치하며 상기 제 1 확산 영역(214)와 평행한 기입 게이트 전극(216)을 형성한다. 상기 기입 게이트 전극(216)은 양측의 부유게이트 패턴들(204a)의 측벽에 대향하고, 상기 부유게이트 패턴들(204a)의 상부로 일부분이 신장되어, 상기 부유게이트 패턴들(204a) 상에 측벽을 가진다. 이웃한 부유게이트 패턴들(204a)은 상기 부유게이트 패턴들(204a) 상에 소정거리만큼 이격되어 서로 대향하는 측벽들을 가진다. 상기 기입 게이트 전극(216) 상에는 캐핑 절연막(218)이 형성되어 있다.
도 15a 및 도 15b를 참조하면, 상기 기입 게이트 전극(216)의 측벽에 절연막을 형성한다. 상기 절연막은 상기 부유게이트 패턴들(204a) 상에 노출된 기입 게이트 전극의 측벽을 덮는다. 상기 절연막은 기판의 전면에 절연막을 형성하고, 이방성 식각하여 형성할 수 있다. 이 경우, 상기 부유게이트 패턴들(204a)의 측벽에 스페이서 절연막(220)이 형성되고, 상기 스페이서 절연막(220)은 상기 캐핑 절연막(218)의 측벽에도 형성되어 상기 캐핑 절연막(218)과 함께 상기 기입 게이트 전극을 감싸게된다.
상기 캐핑 절연막(218)과 상기 스페이서 절연막(220)을 식각마스크로 사용하여 상기 게이트 층간유전막(212) 및 사이 부유게이트 패턴(204a)을 패터닝하여 상기 기입 게이트 전극(216) 양측의 활성영역 내에 부유게이트(204b)를 형성한다. 상 기 기입 게이트 전극(216) 하부의 활성영역에는 각각 두개의 부유게이트(204b)가 상기 기입 게이트 전극(216)을 중심으로 대향하여 배치된다. 상기 부유게이트(204b)은 상기 스페이서 절연막(220)의 측벽에 정렬된 측벽을 가진다. 또한, 상기 부유게이트 패턴은 가장자리는 높고 중앙으로 갈수록 낮아지기 때문에, 상기 부유게이트 패턴의 중앙 부분이 제거되어 형성된 부유게이트(204b)는 상기 기입 게이트 전극(216)에 대향하는 측벽은 높고 넓은 반면, 패터닝되어 노출된 부분의 측벽은 낮고 좁다.
도 16a 및 도 16b를 참조하면, 상기 스페이서 절연막(220)에 정렬되어 노출된 부유게이트의 측벽에 터널절연막(222)을 형성한다. 상기 터널절연막(222)은 열산화공정에 의해 부유게이트의 측벽을 산화시켜 형성할 수 있다. 상기 터널절연막(222)이 형성된 부유게이트의 측벽에 대향하며 상기 기입 게이트 전극(216)과 평행하게 행 방향의 활성영역들의 상부를 가로지르는 소거 게이트 전극(224)을 형성한다. 상기 소거 게이트 전극(224)은 기판의 전면에 소거 게이트 도전막을 형성하고, 상기 소거 게이트 도전막을 이방성 식각하여 스페이서 형상을 가지도록 형성할 수 있다. 이 때, 상기 기입 게이트 전극(216)의 단부에서 상기 스페이서 형상의 소거 게이트 도전막을 제거하여 기입 게이트 전극(216) 양측에 분리된 소거 게이트 전극(224)을 형성할 수 있다. 상기 소거 게이트 전극(216)은 행 방향의 활성영역 상에서 서로 이격되어 형성되고, 상기 스페이서 절연막(220)에 정렬되어 부유게이트의 측벽에도 정렬되게 된다.
상기 소거 게이트 전극(216) 사이의 활성영역 내에 불순물을 주입하여 제 2 확산 영역(226)을 형성한다. 상기 제 1 확산 영역(214)은 열 방향의 활성영역과 평행하게 신장되는 것에 비해 상기 제 2 확산 영역(226)은 상기 소거 게이트 전극들(216) 사이의 행 방향의 활성영역에 독립되어 있다.
결과적으로, 상기 기입 게이트 전극(216)은 상기 부유게이트(204b)의 측벽 및 상부면에 대향하고, 상기 소거 게이트 전극(224)은 상기 부유게이트(204b)의 측벽에 대향한다. 또한, 기입 게이트 전극(216)에 대향하는 부유게이트의 측벽은 높고 넓은 것에 비해 소거 게이트 전극(224)에 대향하는 부유게이트의 측벽은 낮고 좁다.
도 17a 및 도 17b는 본 발명의 제 2 실시예의 변형례를 설명하기 위한 평면도이다.
도 17a 및 도 17b를 참조하면, 제 2 실시예에서 격자구조의 하드마스크 패턴(206)을 형성을 형성하여 희생산화막(208)을 형성하고, 희생산화막(208)을 식각마스크로 사용하여 부유게이트 패턴을 형성하였다. 그러나, 상기 부유게이트 패턴은 다음의 방법으로 형성할 수도 있다. 기판의 전면에 형성된 부유게이트 도전막(304) 상에 열 방향의 활성영역 상부를 덮는 하드마스크 패턴(206a)을 형성한다. 상기 하드마스크 패턴(206a)은 소자분리막들(201)과, 상기 소자분리막들(201) 사이의 행 방향의 활성영역들 상부를 노출시키는 오프닝을 가진다.
도 17b를 참조하면, 상기 하드마스크 패턴(206a)을 산화방지막으로 사용하여 상기 부유게이트 도전막(304)을 열산화하여 상기 소자분리막들(201)의 상부를 가로지르는 희생산화막을 형성한 후 제거하고, 제 2 실시예와 동일한 순서로 상기 부유 게이트 도전막(304)을 패터닝하여 상기 소자분리막들(201)의 상부를 가로지르는 라인 형상의 도전막 패턴(304a)을 형성한다. 이 후, 행 방향의 활성영역들 상부를 덮는 포토레지스트 패턴(209)을 형성하고, 상기 도전막 패턴(304a)을 패터닝하여 소자분리막들(201) 사이의 행 방향의 활성영역에 각각 부유게이트 패턴을 형성할 수 있다.
제 2 실시예에서 부유게이트 패턴은 행 방향 및 열 방향 단면으로 가장자리에서 중앙으로 갈수록 낮아지는 구조를 가진다. 그러나, 이 변형례에서는 행 방향 단면은 가장자리에서 중앙으로 갈수록 낮아지지만, 열 방향 단면은 평평할 수 있다.
도 18은 본 발명의 바람직한 실시예에 따른 비휘발성 기억장치의 등가회로도.
도 18을 참조하면, 이 기억 장치는 복수개의 기억셀들(Cn)이 어레이로 구성된다. 각 기억 셀은 기억 셀 트랜지스터(Tc)와 선택 트랜지스터(Ts)로 이루어진다. 선택 트랜지스터(Ts)의 게이트 전극은 제어 게이트 라인(CGn)으로 연결되고, 기억 셀 트랜지스터(Tc)의 게이트 전극은 워드라인 선택 트랜지스터(Ws)에 의해 선택 게이트 라인(SLn)에 연결된다. 기억 셀 어레이는 복수개의 블록으로 나뉘어져 각 블록은 워드라인 선택 트랜지스터(Ws)을 가져서 개별적으로 구동될 수 있다. 복수개의 워드라인 선택 트랜지스터들(Ws)의 게이트 전극은 워드라인 선택 게이트(SGn,n+1)에 연결될 수 있다.
도 19는 도 18의 기억 셀 어레이를 나타낸 평면도이다.
도 19를 참조하면, 기판에 복수개의 활성영역을 한정하는 소자분리막(301)이 형성된다. 블록을 구분하는 부분에는 좀더 확장된 소자분리막(301a)이 형성된다. 상기 활성영역은 행 방향(C)으로 신장된 부분과 열 방향으로 신장된 부분으로 구분될 수 있다. 상기 열 방향(R)으로 신장된 활성영역 상에 기입 게이트 전극(316)이 형성되고, 상기 기입 게이트 전극(316)의 양측에 소거 게이트 전극(324)가 형성되어 있다. 상기 기입 게이트 전극(316)은 도 18의 어레이에서 선택 라인(SLn)에 연결된 기억 셀의 게이트 전극에 해당하고, 상기 소거 게이트 전극은 도 18의 어레이에서 제어 게이트 라인에 연결된 선택 트랜지스터의 게이트 라인에 해당한다. 상기 소거 게이트 전극(324)은 블록을 구분하는 부분의 확장된 소자분리막 사이의 활성영역에서 분리된다.
상술한 것과 같이 본 발명에 따르면 기입 동작 및 소거 동작에서 유리한 커플링비를 확보하여 기입 전압 및 소거 전압을 낮출 수 있고, 기판에 형성된 확산 영역에 고전압을 인가하지 않고 게이트 전극에 고전압을 인가하여 기입 및 소거 동작이 이루어질 수 있다. 따라서, 고전압에 견딜 수 있는 확산 영역 구조를 채택하지 않아도되기 때문에 채널 펀치쓰루에 대한 허용도가 높아 기억 셀의 크기를 축소시킬 수 있다.
Claims (29)
- 기판에 형성되어 이들 사이에 채널 영역을 정의하는 제 1 확산 영역 및 제 2 확산 영역;상기 제 1 확산 영역에 인접하여 상기 채널 영역 상에 형성된 부유게이트;상기 제 2 확산 영역에 인접하여 상기 채널 영역 상에 형성되되, 상기 부유게이트의 일 측벽에 대향하는 소거 게이트 전극; 및상기 부유게이트의 다른 측벽에 대향하여 상기 제 1 확산 영역 상에 형성된 기입 게이트 전극을 포함하되, 상기 기입 게이트 전극은 상기 부유게이트 상부의 일부 및 측벽을 덮는 것을 특징으로 하는 비휘발성 기억장치.
- 제 1 항에 있어서,상기 부유게이트의 일부분이 상기 제 1 확산 영역 상부에 중첩된 것을 특징으로 하는 비휘발성 기억장치.
- 제 1 항에 있어서,상기 소거 게이트 전극에 대향하는 부유게이트 측벽의 높이는 상기 기입 게이트 전극에 대향하는 부유게이트 측벽의 높이보다 낮은 것을 특징으로 하는 비휘발성 기억장치.
- 제 1 항에 있어서,상기 부유게이트 상에 위치하는 상기 기입 게이트 전극의 측벽에 형성된 스페이서 절연막을 더 포함하되,상기 기입 게이트 전극과 상기 소거 게이트 전극은 상기 스페이서 절연막으로 절연된 것을 특징으로 하는 비휘발성 기억장치.
- 제 4 항에 있어서,상기 소거 게이트 전극은 상기 스페이서 절연막 및 상기 부유게이트의 측벽에 정렬된 스페이서 구조인 것을 특징으로 하는 비휘발성 기억장치.
- 제 1 항에 있어서,상기 부유게이트와 상기 기판 사이와, 상기 소거 게이트 전극과 상기 기판 사이에 개재된 게이트 절연막;상기 소거 게이트 전극과 상기 부유게이트 사이에 개재된 터널절연막; 및상기 부유게이트와 상기 기입 게이트 전극 사이에 형성된 게이트 층간절연막을 더 포함하는 비휘발성 기억장치.
- 제 6 항에 있어서,상기 게이트 층간절연막은 상기 터널절연막 및 상기 게이트 절연막보다 낮은 등가산화막두께를 가지는 것을 특징으로 하는 비휘발성 기억장치.
- 기판에 번갈아 형성되어 기판에 채널 영역들을 정의하는 복수개의 제 1 확산 영역 및 제 2 확산 영역;상기 제 1 확산 영역에 인접하여 상기 채널 영역들 상에 각각 형성된 부유 게이트;상기 제 2 확산 영역에 인접하여 상기 채널 영역들 상에 각각 형성되고, 상기 부유 게이트의 일 측벽에 대향하는 소거 게이트 전극; 및상기 부유 게이트의 다른 측벽에 대향하여 상기 제 1 확산 영역 상에 형성고, 양측의 부유게이트들 상부로 신장된 기입 게이트 전극을 포함하는 비휘발성 기억장치.
- 제 8 항에 있어서,상기 부유 게이트들의 일부분이 상기 제 1 확산 영역 상부에 중첩된 것을 특징으로 하는 비휘발성 기억장치.
- 제 8 항에 있어서,상기 부유게이트와 상기 기입 게이트 전극 사이의 커패시턴스는 상기 부유게이트와 상기 소거 게이트 전극 사이의 커패시턴스보다 큰 것을 특징으로 하는 비휘발성 기억장치.
- 제 10 항에 있어서,상기 부유게이트와 상기 기입 게이트 전극의 대향 면적은 상기 부유게이트와 상기 소거 게이트 전극의 대향 면적보다 넓은 것을 특징으로 하는 비휘발성 기억장치.
- 제 10 항에 있어서,상기 소거 게이트 전극에 대향하는 부유게이트 측벽의 높이는 상기 기입 게이트 전극에 대향하는 부유게이트 측벽의 높이보다 낮은 것을 특징으로 하는 비휘발성 기억장치.
- 제 8 항에 있어서,상기 부유게이트들 상에 위치하는 기입 게이트 전극의 양 측벽에 형성되어 서로 대향하는 측벽 스페이서 절연막을 더 포함하되,상기 기입 게이트 전극과 상기 소거 게이트 전극은 상기 스페이서 절연막으로 절연된 것을 특징으로 하는 비휘발성 기억장치.
- 제 13 항에 있어서,상기 소거 게이트 전극들은 각각 상기 측벽 스페이서 절연막 및 상기 부유게이트의 측벽에 자기정렬된 스페이서 형상인 것을 특징으로 하는 비휘발성 기억장치.
- 제 8 항에 있어서,상기 부유게이트 및 상기 기판 사이와, 상기 소거 게이트 전극 및 상기 기판 사이에 개재된 게이트 절연막;상기 부유게이트와 상기 소거 게이트 전극 사이에 개재된 터널 절연막; 및상기 부유게이트와 상기 기입 게이트 전극 사이에 개재된 게이트 층간유전막을 더 포함하는 비휘발성 기억장치.
- 제 15 항에 있어서,상기 게이트 층간유전막은 상기 터널 절연막 및 상기 게이트 절연막보다 낮은 등가산화막두께를 가지는 것을 특징으로 하는 비휘발성 기억장치.
- 반도체 기판에 정의된 복수의 활성영역;각각의 활성영역에 번갈아 형성되어 채널 영역들을 정의하는 제 1 확산 영역 및 제 2 확산 영역;상기 제 1 확산 영역에 인접하여 상기 채널 영역들 상에 각각 형성된 부유 게이트;상기 제 2 확산 영역에 인접하여 상기 활성영역들의 상부를 가로지르되, 상기 부유 게이트들의 일 측벽에 대향하여 상기 채널 영역들 상에 형성된 소거 게이트 전극; 및상기 활성영역들의 상부를 가로지르며 상기 제 1 확산 영역 상에 형성되되, 양측의 부유 게이트의 측벽에 대향하며 부유게이트들 상부로 신장된 기입 게이트 전극을 포함하는 비휘발성 기억장치.
- 제 17 항에 있어서,상기 소거 게이트 전극에 대향하는 부유게이트 측벽의 높이는 상기 기입 게이트 전극에 대향하는 부유게이트 측벽의 높이보다 낮은 것을 특징으로 하는 비휘발성 기억장치.
- 제 17 항에 있어서,상기 부유 게이트의 일부분은 상기 제 1 확산 영역의 상부에 중첩된 것을 특징으로 하는 비휘발성 기억장치.
- 제 17 항에 있어서,상기 소거 게이트 전극 및 상기 기입 게이트 전극은 소정의 활성영역들 단위로 분리된 것을 특징으로 하는 비휘발성 기억장치.
- 기판 상에 복수개의 부유게이트 패턴을 형성하는 단계;상기 부유게이트들 사이에 양측의 부유게이트 측벽 및 상부면의 일부를 덮는 기입 게이트 전극을 형성하는 단계;상기 기입 게이트 전극들 사이의 부유게이트 패턴을 식각하여 기입 게이트 하부에 서로 대향하는 측벽을 가지는 부유게이트들을 형성하는 단계; 및상기 부유게이트들의 대향하는 측벽에 각각 소거 게이트 전극을 형성하는 단계를 포함하는 비휘발성 기억장치의 제조방법.
- 제 21 항에 있어서,상기 부유게이트 패턴들 사이의 기판 내에 제 1 확산 영역을 형성하는 단계; 및상기 소거 게이트 전극들 사이에 제 2 확산 영역을 형성하는 단계를 더 포함하는 비휘발성 기억장치의 제조방법.
- 제 22 항에 있어서,상기 제 1 확산 영역은 상기 부유게이트 패턴들의 하부의 기판으로 소정거리 횡방향 확산되도록 형성하는 것을 특징으로 하는 비휘발성 기억장치의 제조방법.
- 제 21 항에 있어서,상기 부유게이트 패턴은 게이트 절연막을 개재하여 형성하고,상기 소거 게이트 전극은 상기 게이트 절연막 상에 형성하는 것을 특징으로 하는 비휘발성 기억장치의 제조방법.
- 제 21 항에 있어서,상기 부유게이트 패턴과 상기 기입 게이트 전극 사이에 게이트 층간유전막을 형성하는 단계를 더 포함하는 비휘발성 기억장치의 제조방법.
- 제 21 항에 있어서,상기 부유게이트 패턴을 형성하는 단계는,기판 상에 부유게이트 도전막을 형성하는 단계;상기 부유게이트 도전막의 일부를 산화시켜 타원단면의 희생산화막을 형성하는 단계;상기 희생산화막을 식각마스크로 사용하여 상기 부유게이트 도전막을 식각하는 단계; 및상기 희생산화막을 제거하는 단계를 포함하는 비휘발성 기억장치의 제조방법.
- 제 26 항에 있어서,기판에 복수개의 활성영역을 정의하는 단계를 더 포함하되,상기 부유게이트 패턴을 형성하는 단계는,복수개의 활성영역들의 상부를 가로질러 상기 부유게이트 도전막을 노출시키는 오프닝을 가지는 하드마스크막을 형성하는 단계;상기 하드마스크막을 산화방지막으로 사용하여 상기 부유게이트 도전막을 산 화시켜 타원 단면의 희생산화막을 형성하는 단계;상기 하드마스크막을 제거하는 단계;상기 희생산화막을 식각마스크로 사용하여 상기 부유게이트 도전막을 식각하여 상기 활성영역들의 상부를 가로지르는 라인 패턴을 형성하는 단계;상기 희생산화막을 제거하는 단계; 및상기 라인 패턴을 패터닝하여 상기 활성영역 상에 각각 분리된 부유게이트 패턴을 형성하는 단계를 포함하는 비휘발성 기억장치의 제조방법.
- 제 26 항에 있어서,기판에 복수개의 활성영역을 정의하는 단계를 더 포함하되,상기 부유게이트 패턴을 형성하는 단계는,상기 활성영역 상부의 상기 부유게이트 도전막을 노출시키는 오프닝을 가지는 하드마스크막을 형성하는 단계;상기 하드마스크막을 산화방지막으로 사용하여 상기 부유게이트 도전막을 산화시켜 타원 단면의 희생산화막을 형성하는 단계;상기 하드마스크막을 제거하는 단계; 및상기 희생산화막을 식각마스크로 사용하여 상기 부유게이트 도전막을 식각하여 상기 활성영역들 상에 각각 부유게이트 패턴을 형성하는 단계를 포함하는 비휘발성 기억장치의 제조방법.
- 제 21 항에 있어서,상기 반도체 기판에 복수개의 평행한 활성영역을 한정하고, 각각의 활성영역에 다수의 부유게이트 패턴들을 형성하되,상기 기입 게이트 전극 및 상기 소거 게이트 전극은 복수개의 활성영역들 마다 분리하는 것을 특징으로 하는 비휘발성 기억장치의 제조방법.
Priority Applications (4)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1020050021074A KR100645063B1 (ko) | 2005-03-14 | 2005-03-14 | 비휘발성 기억장치 및 그 제조방법 |
| US11/368,154 US7315057B2 (en) | 2005-03-14 | 2006-03-03 | Split gate non-volatile memory devices and methods of forming same |
| CN200610067866A CN100576568C (zh) | 2005-03-14 | 2006-03-13 | 分裂栅极存储单元及制造分裂栅极存储单元阵列的方法 |
| JP2006067961A JP2006261668A (ja) | 2005-03-14 | 2006-03-13 | スプリットゲート型不揮発性メモリ装置及びその製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1020050021074A KR100645063B1 (ko) | 2005-03-14 | 2005-03-14 | 비휘발성 기억장치 및 그 제조방법 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| KR20060099693A KR20060099693A (ko) | 2006-09-20 |
| KR100645063B1 true KR100645063B1 (ko) | 2006-11-10 |
Family
ID=36969924
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR1020050021074A KR100645063B1 (ko) | 2005-03-14 | 2005-03-14 | 비휘발성 기억장치 및 그 제조방법 |
Country Status (3)
| Country | Link |
|---|---|
| US (1) | US7315057B2 (ko) |
| KR (1) | KR100645063B1 (ko) |
| CN (1) | CN100576568C (ko) |
Families Citing this family (20)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2006093707A (ja) * | 2004-09-22 | 2006-04-06 | Samsung Electronics Co Ltd | 半導体素子及びその製造方法 |
| KR100621553B1 (ko) * | 2004-09-22 | 2006-09-19 | 삼성전자주식회사 | 비휘발성 메모리 소자 및 그 제조방법 |
| JP2006253685A (ja) * | 2005-03-07 | 2006-09-21 | Samsung Electronics Co Ltd | スプリットゲート不揮発性メモリ装置及びそれの形成方法 |
| US7528047B2 (en) * | 2007-06-07 | 2009-05-05 | Freescale Semiconductor, Inc. | Self-aligned split gate memory cell and method of forming |
| US7704830B2 (en) * | 2007-06-07 | 2010-04-27 | Freescale Semiconductor, Inc. | Split gate memory cell using sidewall spacers |
| US8320191B2 (en) | 2007-08-30 | 2012-11-27 | Infineon Technologies Ag | Memory cell arrangement, method for controlling a memory cell, memory array and electronic device |
| TWI389304B (zh) * | 2008-07-21 | 2013-03-11 | Nanya Technology Corp | 非揮發性記憶體單元及其製造方法 |
| US20100127331A1 (en) * | 2008-11-26 | 2010-05-27 | Albert Ratnakumar | Asymmetric metal-oxide-semiconductor transistors |
| US8711636B2 (en) * | 2011-05-13 | 2014-04-29 | Silicon Storage Technology, Inc. | Method of operating a split gate flash memory cell with coupling gate |
| US8946806B2 (en) * | 2011-07-24 | 2015-02-03 | Globalfoundries Singapore Pte. Ltd. | Memory cell with decoupled channels |
| CN102969346B (zh) * | 2011-08-31 | 2016-08-10 | 硅存储技术公司 | 具有带改进耦合比的浮栅和耦合栅的非易失性存储器单元 |
| CN102437161B (zh) * | 2011-11-24 | 2015-09-09 | 上海华虹宏力半导体制造有限公司 | 分裂栅极存储单元及其操作方法 |
| US8811093B2 (en) * | 2012-03-13 | 2014-08-19 | Silicon Storage Technology, Inc. | Non-volatile memory device and a method of operating same |
| US8890230B2 (en) | 2012-07-15 | 2014-11-18 | United Microelectronics Corp. | Semiconductor device |
| US9876086B2 (en) | 2013-12-13 | 2018-01-23 | Taiwan Semiconductor Manufacturing Co., Ltd. | Non-volatile memory device with floating gate having a tip corner |
| KR101977999B1 (ko) * | 2014-04-23 | 2019-05-14 | 매그나칩 반도체 유한회사 | 비휘발성 메모리 소자 및 그 제조방법 |
| US9666680B1 (en) | 2015-11-18 | 2017-05-30 | United Microelectronics Corp. | Flash cell and forming process thereof |
| CN107026171A (zh) * | 2016-01-29 | 2017-08-08 | 联华电子股份有限公司 | 闪存存储器及其制作方法 |
| US11462622B1 (en) * | 2021-06-23 | 2022-10-04 | Globalfoundries Singapore Pte. Ltd. | Memory cells and methods of forming a memory cell |
| CN114743976A (zh) * | 2022-05-10 | 2022-07-12 | 北京知存科技有限公司 | 半导体器件及其制造方法 |
Family Cites Families (9)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6329685B1 (en) * | 1999-09-22 | 2001-12-11 | Silicon Storage Technology, Inc. | Self aligned method of forming a semiconductor memory array of floating gate memory cells and a memory array made thereby |
| US6727545B2 (en) | 2000-09-20 | 2004-04-27 | Silicon Storage Technology, Inc. | Semiconductor memory array of floating gate memory cells with low resistance source regions and high source coupling |
| KR100435261B1 (ko) * | 2002-08-07 | 2004-06-11 | 삼성전자주식회사 | 스플릿 게이트형 플래쉬 메모리소자의 제조방법 |
| US6873006B2 (en) * | 2003-03-21 | 2005-03-29 | Silicon Storage Technology, Inc. | Semiconductor memory array of floating gate memory cells with burried floating gate and pointed channel region |
| US6737700B1 (en) * | 2003-05-13 | 2004-05-18 | Powerchip Semiconductor Corp. | Non-volatile memory cell structure and method for manufacturing thereof |
| KR20040098106A (ko) | 2003-05-13 | 2004-11-20 | 삼성전자주식회사 | 비휘발성 메모리 장치 및 그 제조 방법 |
| KR100574952B1 (ko) * | 2003-11-04 | 2006-05-02 | 삼성전자주식회사 | 스플릿 게이트형 비휘발성 반도체 메모리 소자 제조방법 |
| KR100505714B1 (ko) * | 2003-11-26 | 2005-08-03 | 삼성전자주식회사 | 스플릿 게이트형 플래쉬 메모리 장치의 제조 방법 |
| KR100525005B1 (ko) * | 2004-05-06 | 2005-10-31 | 삼성전자주식회사 | 스플릿 게이트형 플래쉬 메모리 소자 및 그 제조방법 |
-
2005
- 2005-03-14 KR KR1020050021074A patent/KR100645063B1/ko not_active IP Right Cessation
-
2006
- 2006-03-03 US US11/368,154 patent/US7315057B2/en not_active Expired - Fee Related
- 2006-03-13 CN CN200610067866A patent/CN100576568C/zh not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| US7315057B2 (en) | 2008-01-01 |
| KR20060099693A (ko) | 2006-09-20 |
| CN1841785A (zh) | 2006-10-04 |
| CN100576568C (zh) | 2009-12-30 |
| US20060202255A1 (en) | 2006-09-14 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| KR100645063B1 (ko) | 비휘발성 기억장치 및 그 제조방법 | |
| US6943403B2 (en) | Non-volatile memory cells having floating gate and method of forming the same | |
| US6744097B2 (en) | EEPROM memory cell and method of forming the same | |
| KR100621553B1 (ko) | 비휘발성 메모리 소자 및 그 제조방법 | |
| JP2009088060A (ja) | 不揮発性半導体記憶装置及びその製造方法 | |
| KR0144421B1 (ko) | 플레쉬 이.이.피.롬의 제조방법 | |
| KR100546405B1 (ko) | 스플릿 게이트형 비휘발성 반도체 메모리 소자 및 그제조방법 | |
| JP4851693B2 (ja) | 高電圧トランジスタおよびその製造方法 | |
| US7183157B2 (en) | Nonvolatile memory devices | |
| US7271080B2 (en) | Electrically erasable programmable read only memory (EEPROM) cells and methods of fabricating the same | |
| KR100598108B1 (ko) | 측벽 트랜지스터를 가지는 비휘발성 메모리 소자 및 그제조방법 | |
| JP5106022B2 (ja) | 不揮発性半導体記憶装置及びその製造方法 | |
| JP2000150676A (ja) | 不揮発性半導体記憶装置及びその製造方法 | |
| US7091090B2 (en) | Nonvolatile memory device and method of forming same | |
| US11315635B2 (en) | Split-gate, 2-bit non-volatile memory cell with erase gate disposed over word line gate, and method of making same | |
| US6998669B2 (en) | Memory cells with nonuniform floating gate structures | |
| JP2013168576A (ja) | 半導体装置および半導体装置の製造方法 | |
| KR102587440B1 (ko) | 스페이서 한정된 플로팅 게이트 및 분리되어 형성된 폴리실리콘 게이트들을 갖는 분할 게이트 플래시 메모리 셀을 형성하는 방법 | |
| KR20000053585A (ko) | 불휘발성 반도체 기억 장치와 그 제조 방법 | |
| US7206226B2 (en) | Non-volatile memory element having memory gate and control gate adjacent to each other | |
| US7220651B2 (en) | Transistor and method for manufacturing the same | |
| US7638833B2 (en) | Nonvolatile memory device and method for fabricating the same | |
| JP5184851B2 (ja) | 不揮発性半導体記憶装置の製造方法 | |
| US20240162315A1 (en) | Non-volatile memory device | |
| KR100660284B1 (ko) | 스플리트 게이트 구조를 가지는 비휘발성 기억 소자 및 그제조 방법 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A201 | Request for examination | ||
| E701 | Decision to grant or registration of patent right | ||
| GRNT | Written decision to grant | ||
| LAPS | Lapse due to unpaid annual fee |