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TW202201744A - 記憶體裝置與其製造方法 - Google Patents

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TW202201744A
TW202201744A TW110117819A TW110117819A TW202201744A TW 202201744 A TW202201744 A TW 202201744A TW 110117819 A TW110117819 A TW 110117819A TW 110117819 A TW110117819 A TW 110117819A TW 202201744 A TW202201744 A TW 202201744A
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dielectric
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conductive
memory device
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TW110117819A
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王聖禎
林孟漢
世海 楊
林佑明
漢中 賈
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台灣積體電路製造股份有限公司
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Abstract

記憶體裝置包括第一堆疊結構、第二堆疊結構、第一隔離結構、閘極介電層、通道層及導電柱。第一堆疊結構與第二堆疊結構各自包括多個閘極層並位於基底上且通過溝渠彼此隔開。第一隔離結構位於溝渠中，單元區在溝渠中分別被限制在兩個相鄰的第一隔離結構之間，第一隔離結構各自包括第一主層及環繞第一主層的第一襯層，第一襯層將第一主層與第一及第二堆疊結構隔開。閘極介電層位於單元區中，且覆蓋第一與第二堆疊結構的相對側壁及第一隔離結構的相對側壁。通道層覆蓋閘極介電層的內表面。導電柱在單元區內豎立在基底上且在側向上被通道層環繞，至少兩個導電柱位於一個單元區中且在側向上彼此隔開。

Description

記憶體裝置與其製造方法
本發明實施例涉及一種三維記憶體裝置及其製造方法。
半導體記憶體用於電子應用（舉例而言包括收音機、電視、手機及個人計算裝置）的積體電路中。半導體記憶體包括兩大類別。一個類別是揮發性記憶體（volatile memory）；另一類別是非揮發性記憶體（non-volatile memory）。揮發性記憶體包括隨機存取記憶體（random access memory，RAM），隨機存取記憶體可被進一步劃分成兩個子類別：靜態隨機存取記憶體（static random access memory，SRAM）及動態隨機存取記憶體（dynamic random access memory，DRAM）。由於SRAM及DRAM在斷電時將丟失其所儲存的資訊，因此SRAM及DRAM二者皆是揮發性的。
另一方面，非揮發性記憶體可保持儲存於其上的資料。一種類型的非揮發性半導體記憶體是鐵電隨機存取記憶體（ferroelectric random access memory，FeRAM或FRAM）。FeRAM的優點包括其寫入/讀取速度快且尺寸小。
本發明實施例提供一種記憶體裝置，包括：第一堆疊結構及第二堆疊結構，位於基底上且通過溝渠彼此隔開，所述第一堆疊結構包括多個第一閘極層，所述第二堆疊結構包括多個第二閘極層；多個第一隔離結構，位於所述溝渠中，其中多個單元區在所述溝渠中分別被限制在所述多個第一隔離結構中的兩個相鄰的第一隔離結構之間，其中所述多個第一隔離結構各自包括：第一主層以及第一襯層，所述第一襯層環繞所述第一主層，其中所述第一襯層將所述第一主層與所述第一堆疊結構及所述第二堆疊結構隔開；多個閘極介電層，分別位於所述多個單元區中的一者中，且覆蓋所述第一堆疊結構與所述第二堆疊結構的相對側壁以及所述多個第一隔離結構的相對側壁；多個通道層，分別覆蓋所述多個閘極介電層中的一者的內表面；以及多個導電柱，在所述多個單元區內豎立在所述基底上，且在側向上被所述多個通道層環繞，其中所述多個導電柱中的至少兩個導電柱位於所述多個單元區中的每一者中，且位於所述多個單元區中的每一者中的所述至少兩個導電柱在側向上彼此隔開。
本揭露內容提供用於實施本揭露的不同特徵的諸多不同實施例或實例。以下闡述組件及佈置的具體實例以簡化本揭露。當然，該些僅為實例且不旨在進行限制。舉例而言，在以下說明中，將第一特徵形成於第二特徵之上或第二特徵上可包括其中第一特徵與第二特徵被形成為直接接觸的實施例，且亦可包括其中在第一特徵與第二特徵之間可形成有附加特徵、進而使得第一特徵與第二特徵可能不直接接觸的實施例。另外，本揭露可在各種實例中重複使用參考編號及/或字母。此種重複使用是出於簡單及清晰的目的，且本身並不表示所論述的各種實施例及/或配置之間的關係。
此外，為易於說明，本文中可能使用例如「在…之下（beneath）」、「在…下方（below）」、「下部的（lower）」、「在…上方（above）」、「上部的（upper）」等空間相對性用語來闡述圖中所示的一個元件或特徵與另一（其他）元件或特徵的關係。所述空間相對性用語旨在除圖中所繪示的取向外亦囊括裝置在使用或操作中的不同取向。設備可具有其他取向（旋轉90度或處於其他取向），且本文中所使用的空間相對性描述語可同樣相應地進行解釋。
另外，為便於說明，本文中所使用的例如“第一”、“第二”、“第三”、“第四”等用語用於闡述圖中所示的相似或不同的元件或特徵，且可根據存在的次序或說明的上下文而互換使用。
三維記憶體（three-dimensional（3D）memory）是提高非揮發性記憶體的儲存容量的新發展。通過垂直堆疊多個記憶體單元，可顯著增加儲存容量而不會顯著增加非揮發性記憶體的佔用面積（footprint area）。
圖1是根據本公開一些實施例的三維記憶體的方塊圖。參照圖1，在一些實施例中，三維記憶體包括三維記憶體裝置10、列譯碼器（row decoder）12及行譯碼器（column decoder）14。三維記憶體裝置10、列譯碼器12及行譯碼器14可各自為同一半導體晶粒的部件，或者可為不同半導體晶粒的部件。舉例來說，三維記憶體裝置10可為第一半導體晶粒的部件，而列譯碼器12及行譯碼器14可為第二半導體晶粒的部件。
在一些實施例中，三維記憶體裝置10包括多個記憶體單元MC、多個列線RL（例如字元線（word line））及多個行線CL（例如位元線（bit line）和/或源極線（source line））。記憶體單元MC被佈置成多個列與多個行（例如，以陣列的形式，其可被稱為記憶體陣列）。列線RL及行線CL電連接到記憶體單元MC。列線RL是沿著記憶體單元MC的列延伸的導電線。行線CL是沿著記憶體單元MC的行延伸的導電線。
列譯碼器12可為例如靜態互補金屬氧化物半導體（complementary metal-oxide-semiconductor，CMOS）譯碼器、偽N型金屬氧化物半導體（pseudo N-type metal-oxide-semiconductor，pseudo NMOS）譯碼器等。在操作期間，列譯碼器12通過啟動列的對應的列線RL在三維記憶體裝置10的多個列中選擇期望的記憶體單元MC。行譯碼器14可為例如靜態CMOS譯碼器、偽NMOS譯碼器等，且可包括寫入器驅動器、感測放大器、其組合等。在操作期間，行譯碼器14從位在所選擇的列中的三維記憶體裝置10的多個行中為期望的記憶體單元MC選擇對應的行線CL，且使用對應的行線CL從所選擇的記憶體單元MC讀取資料或向所選擇的記憶體單元MC寫入資料。
圖2A及圖2B是根據本公開一些實施例的用於形成三維記憶體裝置10的製造方法的流程圖。圖3A至圖10A示出圖2A及圖2B中所示三維記憶體裝置10的製造方法期間的不同階段的結構的示意性三維視圖。圖3B至圖10B是分別沿著圖3A至圖10A中所示的線A-A’的示意性剖視圖。圖3C至圖10C是分別示出在參照圖3A至圖10A闡述的製程步驟中三維記憶體裝置10的由虛線框B指示的一部分的示意性放大平面圖。圖11A至圖11D是示出圖10A所示三維記憶體裝置10的一部分的示意性放大剖視圖，所述示意性放大剖視圖是分別沿著圖10A中所示線C-C’、D-D’、E-E’及F-F’截取的。舉例來說，示出三維記憶體裝置10的一部分。
參照圖3A至圖3C，在一些實施例中，根據圖2A所示步驟S100，提供下伏結構（underlying structure）102，且在下伏結構102之上形成多層堆疊（multilyaer stack）104。舉例來說，下伏結構102是半導體基底（未示出）之上的蝕刻停止層，以防止對CMOS積體電路內部的下伏結構下面的層帶來任何不期望的損壞或蝕刻。下伏結構102可被稱為三維記憶體裝置10的基底。下伏結構102可為半導體基底（例如塊狀半導體基底、絕緣體上半導體（semiconductor-on-insulator，SOI）基底等），所述半導體基底可為經摻雜的（例如，使用p型摻雜劑或n型摻雜劑）或未經摻雜的。下伏結構102可為晶圓，例如矽晶圓。一般而言，SOI基底是形成在絕緣體層上的半導體材料層。絕緣體層可為掩埋氧化物（buried oxide，BOX）層、氧化矽層等。舉例來說，絕緣體層設置在基底（通常是矽基底或玻璃基底）上。還可使用其他基底，例如多層基底（multilayered substrate）或梯度基底（gradient substrate）。在一些實施例中，下伏結構102的半導體材料包括：矽；鍺；化合物半導體，包括碳化矽、砷化鎵、磷化鎵、磷化銦、砷化銦和/或銻化銦；合金半導體，包括矽鍺、砷化鎵磷化物、砷化鋁銦、砷化鋁鎵、砷化鎵銦、磷化鎵銦和/或砷化鎵銦磷化物；或其組合。下伏結構102可包含介電材料。舉例來說，下伏結構102是介電基底，或者包括半導體基底上的介電層。用於介電基底的可接受的介電材料可包括：氧化物，例如氧化矽；氮化物，例如氮化矽；碳化物，例如碳化矽；類似材料；或其組合，例如氮氧化矽、碳氧化矽、碳氮化矽等。在一些實施例中，如圖3A中所示，下伏結構102由碳化矽形成。
在一些實施例中，多層堆疊104包括交替的多個第一介電層104A與多個第二介電層104B。舉例來說，第一介電層104A由第一介電材料形成，且第二介電層104B由第二介電材料形成。第一介電材料及第二介電材料可各自選自下伏結構102的候選介電材料。在一些實施例中，第一介電材料不同於第二介電材料。如圖3A至圖10C中所示，出於例示目的，多層堆疊104包括五層第一介電層104A及四層第二介電層104B；然而，本公開不限於此。應理解，多層堆疊104可包括任意數目的第一介電層104A及第二介電層104B。
多層堆疊104將在圖4A～圖4C至圖10A～圖10C中繪示的後續處理中被圖案化，以形成多個溝渠及在溝渠中形成的多個電晶體。如此一來，第一介電層104A及第二介電層104B二者的介電材料相對於下伏結構102的蝕刻具有高蝕刻選擇性。換句話說，舉例來說，下伏結構102是形成在CMOS積體電路之上的蝕刻停止層。圖案化的第一介電層104A是絕緣層，其將用於隔離隨後形成的電晶體。圖案化的第二介電層104B是犧牲層（或虛設層），其將在後續處理中被移除，並被用於電晶體的字元線替代。如此一來，第二介電層104B的第二介電材料相對於第一介電層104A的第一介電材料的蝕刻也具有高蝕刻選擇性。換句話說，在移除第二介電層104B期間，第一介電層104A可保持實質上完整。在下伏結構102由碳化矽形成的實施例中，第一介電層104A可由氧化物（例如氧化矽）形成，且第二介電層104B可由氮化物（例如氮化矽）形成。也可使用彼此具有可接受的蝕刻選擇性的介電材料的其他組合。
多層堆疊104的每一層可通過可接受的沉積製程（例如化學氣相沉積（chemical vapor deposition，CVD），諸如：電漿增強型化學氣相沉積（plasma-enhanced chemical vapor deposition，PECVD）或可流動化學氣相沉積（flowable chemical vapor deposition，FCVD）、原子層沉積（atomic layer deposition，ALD）、或類似製程等）形成。層中的每一者的厚度可處於約15奈米（nm）至約90 nm的範圍內。在一些實施例中，第一介電層104A被形成為不同於第二介電層104B的厚度。舉例來說，第一介電層104A可被形成為第一厚度T1，且第二介電層104B可被形成為第二厚度T2，其中第二厚度T2以約0%到約100%的比例大於或小於第一厚度T1。多層堆疊104可具有處於約1000 nm至約50000 nm的範圍內的總高度H。在本公開中，圖3C至圖10C各自示意性地示出方框B中繪示的三維記憶體裝置10的一部分的放大平面圖，所述一部分是處於例如一個第二介電層104B所處的水平處。
參照圖4A至圖4C，在一些實施例中，根據圖2A所示步驟S102，在多層堆疊104中形成多個溝渠106。舉例來說，如圖4A及圖4B中所示，溝渠106延伸穿過多層堆疊104並暴露出下伏結構102。在替代實施例中，溝渠106延伸穿過多層堆疊104中的一些層而不是所有層。可使用可接受的微影及蝕刻技術（例如使用對多層堆疊104具有選擇性（例如，以比蝕刻下伏結構102的材料快的速率來蝕刻第一介電層104A及第二介電層104B的介電材料）來形成溝渠106。蝕刻可為任何可接受的蝕刻製程，例如反應離子蝕刻（reactive ion etch，RIE）、中性束蝕刻（neutral beam etch，NBE）、類似蝕刻或其組合。蝕刻可為非等向性的（anisotropic）。在下伏結構102由碳化矽形成、第一介電層104A由氧化矽形成、且第二介電層104B由氮化矽形成的實施例中，溝渠106可通過使用混合有氫氣（H2 ）或氧氣（O2 ）的氟系氣體（例如，C4 F6 ）的乾法蝕刻形成。如圖4A至圖4C中所示，舉例來說，多層堆疊104的一部分設置在溝渠106的每一對之間。在一些實施例中，第一介電層104A的側壁SW104A與第二介電層104B的側壁SW104B被溝渠106暴露出。第一介電層104A的側壁SW104A可與第二介電層104B的側壁SW104B實質上共面且齊平。
參照圖5A至圖5C，在一些實施例中，根據圖2A所示步驟S104，選擇性地移除第二介電層104B。舉例來說，通過移除第二介電層104B，形成多個凹槽108以暴露出先前與第二介電層104B接觸的第一介電層104A的多個表面。在一些實施例中，溝渠106與凹槽108在空間上彼此連通。
凹槽108可通過可接受的蝕刻製程（例如對第二介電層104B的材料具有選擇性（例如，以比蝕刻第一介電層104A及下伏結構102的材料快的速率選擇性地蝕刻第二介電層104B的材料）的蝕刻製程）形成。蝕刻可為等向性的（isotropic）。在下伏結構102由碳化矽形成、第一介電層104A由氧化矽形成、且第二介電層104B由氮化矽形成的實施例中，溝渠106可通過使用磷酸（H3 PO4 ）的濕法蝕刻來擴展。在替代實施例中，可使用對第二介電層104B的材料具有選擇性的乾法蝕刻。由於第一介電層104A在移除第二介電層104B期間可保持實質上完整，因此凹槽108各自可具有實質上等於第二介電層104B的第二厚度T2的厚度。此外，環繞具有記憶體陣列的陣列區的週邊區（包括在三維記憶體裝置10中）具有第二介電層104B的未被移除的一些部分（例如，在圖5A至圖5C及圖6A至圖6C中闡述的替換製程期間）。因此，在週邊區中的第二介電層104B的一些部分還提供進一步的支撐，以防止陣列區中的第一介電層104A塌陷（collapse）。
參照圖6A至圖6C，在一些實施例中，根據圖2A所示步驟S106，在凹槽108中形成多個導電層110。在一些實施例中，由導電層110替換先前存在的第二介電層104B。舉例來說，第一介電層104A與導電層110交替堆疊在下伏結構102上，且共同地形成多個堆疊結構112。堆疊結構112通過溝渠106在側向上彼此間隔開，且直接豎立在下伏結構102上。在一些實施例中，導電層110的側壁SW110實質上與第一介電層104A的側壁SW104A共面且齊平，如圖6B中所示。導電層110的側壁SW110與第一介電層104A的側壁SW104A可共同地被稱為堆疊結構112的側壁SW112。舉例來說，堆疊結構112的側壁SW112實質上是垂直側壁，所述垂直側壁實質上是平坦的（planar）且平的（flat），如圖6A及圖6B中所示。換句話說，堆疊結構112的側壁SW112是連續的垂直側壁。舉例來說，在圖6B的橫截面中，側壁SW112包括實質上直的線。導電層110可由導電材料（例如金屬，例如鎢、釕、鉬、鈷、鋁、鎳、銅、銀、金、其合金等）形成。導電層110可各自通過可接受的沉積製程（例如CVD、ALD等）形成。
用於形成導電層110的方法可包括但不限於：通過沉積製程（例如CVD製程或ALD製程）使用導電材料填滿第一介電層104A之間的溝渠106及凹槽108（如圖5A中所示）。此後，通過蝕刻製程（例如，“回蝕”製程）移除未被第一介電層104A覆蓋的導電材料的部分。導電材料的剩餘部分形成導電層110。換句話說，第一介電層104A可在此種蝕刻製程期間用作陰影罩幕（shadow mask），且導電材料的此種圖案化可被認為是自對準製程（self-aligning process）。可執行可接受的蝕刻製程（例如乾法蝕刻（例如，RIE、NBE、類似蝕刻）、濕法蝕刻、類似製程或其組合）以從第一介電層104A的側壁及下伏結構102的頂表面移除多餘的導電材料。蝕刻可為非等向性的或等向性的。導電層110中的每一者可具有與第二介電層104B的第二厚度T2相似的總厚度（如上方針對圖3A所述）。至此，完成使用導電材料替換第二介電層104B。在本公開中，導電層110可被稱為閘極層。導電層110可用作電晶體的閘極（gate）。
此外，儘管未示出，堆疊結構112中的一些堆疊結構112的端部可被成形為階梯結構（staircase structure），其中多層堆疊104的每一膜（一個第一介電層104A或一個第二介電層104B）的端部可相對於上覆的膜突出。在形成溝渠106之前，多層堆疊104的一個或多個側被成形為階梯結構。在這些實施例中，階梯結構由先階梯製程（staircase-first process）形成。第一介電層104A和/或第二介電層104B可分別在階梯結構的臺階處暴露出。用於成形多層堆疊104以形成階梯結構的方法可包括修整及蝕刻製程（trim-and-etch process）。此外，介電層（未示出）可隨後形成在具有階梯結構的多層堆疊104上。此介電層的頂表面可與多層堆疊104的頂表面齊平。如此，隨著第二介電層104B被移除並被導電層110替換，包括在堆疊結構112中的每一者中的導電層110及相應的第一介電層104A呈階梯結構的形式。
另外，可在第一介電層104A與導電層110之間形成一個或多個膠層（glue layer）111（或被稱為阻擋層（barrier layer））。在一些實施例中，如圖6B中所示，膠層111各自沿著導電層110的側（例如，與第一介電層104A接觸的頂表面及底表面）延伸。膠層111由與導電層110的材料不同的導電材料（例如金屬氮化物）形成。舉例來說，膠層111的材料包括氮化鈦、氮化鉭、氮化鉬、氮化鋯、氮化鉿等。膠層111的材料是對第一介電層104A的材料具有良好粘附性的材料，且導電層110的材料是對膠層111的材料具有良好粘附性的材料。舉例來說，第一介電層104A由氧化物（例如氧化矽）形成，膠層111可由氮化鈦形成，且導電層110可由鎢形成。此外，每一膠層111的厚度可小於第一介電層104A的第一厚度T1及導電層110的厚度，其中位於一個凹槽108中的膠層111的總厚度與對應的導電層110的厚度之和等於此種凹槽108的厚度（例如，第二厚度T2）。由於膠層111，堆疊結構112中的每一堆疊結構112中的第一介電層104A與導電層110之間的粘附力得到增強。出於簡單及例示的目的，在以下的附圖中將省略膠層111。
參照圖7A至圖7C，在一些實施例中，根據圖2A所示步驟S108，在溝渠106中形成多個虛設介電結構113m。舉例來說，虛設介電結構113m被形成為填滿溝渠106，其中堆疊結構112的側壁SW112與虛設介電結構113m接觸。虛設介電結構113m由介電材料形成。可接受的介電材料可包括：氧化物，例如氧化矽或氧化鋁；氮化物，例如氮化矽；碳化物，例如碳化矽；類似材料；或其組合，例如氮氧化矽、碳氧化矽、碳氮化矽等。虛設介電結構113m的材料可與第一介電層104A的材料或第二介電層104B的材料相同。作為另外一種選擇，虛設介電結構113m的材料可不同於第一介電層104A的材料和/或第二介電層104B的材料。本公開不限於此。
用於形成虛設介電結構113m的方法可包括但不限於：通過沉積製程（例如CVD等）使用介電材料填滿溝渠106。隨後，可執行平坦化製程以移除介電材料位於堆疊結構112的所示頂表面上方的部分。平坦化製程可包括化學機械拋光（chemical mechanical polish，CMP）製程、蝕刻製程（例如，回蝕）或其組合。介電材料位於溝渠106內的剩餘部分形成虛設介電結構113m。如圖7B中所示，舉例來說，虛設介電結構113m的所示頂表面實質上與堆疊結構112的所示頂表面共面且齊平。
共同地參照圖7A至圖7C及圖8A至圖8C，在一些實施例中，根據圖2A所示步驟S110，移除虛設介電結構113m的部分以形成彼此隔開的多個單元區CR。舉例來說，溝渠106中的虛設介電結構113m被部分移除以形成多個單元區CR，其中溝渠106中未移除的虛設介電結構113m形成將單元區CR彼此隔開的多個剩餘虛設介電結構113。單元區CR可穿透過剩餘虛設介電結構113，以部分暴露出下伏結構102的頂表面及堆疊結構112的側壁SW112。用於形成單元區CR的方法可包括但不限於：通過使用微影製程與蝕刻製程來圖案化虛設介電結構113m，以部分移除虛設介電結構113m。蝕刻可為任何可接受的蝕刻製程，例如RIE、NBE、類似製程、或其組合。蝕刻可為非等向性的。
在形成單元區CR之後，可在單元區CR中形成膜堆疊。膜堆疊各自可包括一個介電層114、一個半導體層116及一個導電結構118m，且可各自形成在單元區CR中的一者中。
根據圖2A所示步驟S112，在多個單元區CR的側壁SW1上分別形成多個介電層114。舉例來說，介電層114形成在下伏結構102的被暴露出的頂表面上及堆疊結構112的被暴露出的側壁SW112上，如圖8A及圖8B中所示。換句話說，介電層114可分別形成在單元區CR中的一者中。如上所述，由於剩餘虛設介電結構113，可防止單元區CR彼此連通。因此，可將分別形成在單元區CR中的一者中的介電層114彼此隔開。此外，如圖8A及圖8C中所示，介電層114可分別被形成為具有環形俯視圖形狀。舉例來說，每一介電層114的俯視圖（在圖8C中繪示的X-Y平面上）可表現為實質上矩形的環。在一些實施例中，在如圖8B中所示的橫截面中，沿著方向Z，介電層114共形地覆蓋堆疊結構112的側壁SW112及下伏結構102的被單元區CR暴露出的頂表面。
在一些實施例中，介電層114是由用於儲存數位值的可接受的鐵電材料（例如氧化鉿鋯（HZO）；氧化鋯（ZrO）；摻雜有鑭（La）、矽（Si）、鋁（Al）等的氧化鉿（HfO）；未經摻雜的氧化鉿（HfO）等）形成的資料儲存層（或膜）。作為另外一種選擇，介電層114可為電荷捕獲層（或膜）。電荷捕獲層可包括氧化物-氮化物-氧化物（oxide-nitride-oxide，ONO）層。在一些實施例中，用於形成介電層114的方法包括通過沉積製程（例如，CVD、ALD、物理氣相沉積（physical vapor deposition，PVD）等）或磊晶製程（epitaxial process）全域地（globally）形成介電層以共形地覆蓋如圖7A中所示的結構。隨後，可通過例如拋光製程（例如，CMP製程）、蝕刻製程或其組合來移除介電層位於堆疊結構112的所示頂表面上方的部分。介電層的剩餘部分形成介電層114。在一些實施例中，介電層114被單獨稱為記憶體層（或記憶體膜）（memory layer or memory film）。另一方面，介電層114可用作電晶體的閘極介電層（gate dielectric layer）。
根據圖2A所示步驟S114，在介電層114上形成多個半導體層116。半導體層116可分別形成在介電層114的內表面S1上。與介電層114相似，半導體層116分別形成在單元區中的一者中，並確保彼此隔開。此外，半導體層116可分別具有環形俯視圖形狀。舉例來說，每一半導體層116的俯視圖可表現為實質上矩形的環。在一些實施例中，半導體層116共形地覆蓋堆疊結構112的側壁SW112，如圖8B中所示。此外，在一些實施例中，半導體層116跨越堆疊結構112的側壁SW112，但是可不在側向上跨越基底102的頂表面（如圖8A及圖8B中所示）。在這些實施例中，介電層114的位於下伏結構102的頂表面上的一些部分可能未被半導體層116覆蓋。另外，每一半導體層116可被認為在其最底部區是不連續的，且可防止隨後在每一單元區CR中形成的導電柱（例如，將參照圖9A至圖9C闡述稍後形成的導電柱118）通過下伏路徑彼此電連接，所述下伏路徑可幾乎不受施加到導電層110的閘極電壓的控制。在本公開中，半導體層116可被稱為電晶體的通道層（或通道區）（channel layer or channel region）。
在一些實施例中，半導體層116由可接受的半導體材料形成，以用作電晶體的通道區。在一些實施例中，可接受的半導體材料是金屬氧化物材料，例如銦系氧化物材料（例如，氧化銦鎵鋅（IGZO）、氧化銦錫（ITO）、氧化銦鎵鋅錫（IGZTO））、氧化鋅（ZnO）、多晶矽、非晶矽等。另外，在一些實施例中，用於形成半導體層116的方法包括通過沉積製程（例如，CVD、ALD或PVD）全域地形成半導體層以共形地覆蓋介電層114、下伏結構102及堆疊結構112。隨後，半導體層的位於堆疊結構112的頂表面上方的部分以及半導體層的位於下伏結構102上的部分可通過例如蝕刻來移除。半導體層的剩餘部分形成半導體層116。蝕刻可為任何可接受的蝕刻製程，例如RIE、NBE、類似蝕刻、或其組合。蝕刻可為非等向性的。
此後，根據圖2A所示步驟S116，形成多個導電結構118m以填滿單元區CR。如圖8A至圖8C中所示，舉例來說，導電結構118m分別豎立在單元區CR中的一者中，且在側向上被半導體層116及介電層114環繞。導電結構118m可分別連續地形成在半導體層116的內表面S2上。舉例來說，半導體層116分別夾置在介電層114與導電結構118m之間。在半導體層116不在側向上跨越下伏結構102的頂表面的那些實施例中，導電結構118m可豎立在介電層114的最底部部分上。導電結構118m由導電材料形成。可接受的導電材料包括金屬，例如鎢、鈷、鋁、鎳、銅、銀、金、其合金等。
用於形成導電結構118m的方法包括通過沉積製程（例如ALD或CVD）、可接受的鍍覆技術（例如電鍍（electroplating）或化學鍍（electroless plating））等使用導電材料填滿單元區CR。隨後，可執行平坦化製程以移除導電材料的位於堆疊結構112的頂表面上方的部分，且平坦化製程可包括CMP製程、蝕刻製程（例如，回蝕）或其組合。導電材料的剩餘部分形成導電結構118m。在一些實施例中，導電結構118m由鎢製成。可在導電結構118m與半導體層116之間形成附加的膠層；與導電層110相似，膠層的使用取決於導電結構118m的導電材料。
參照圖9A至圖9C，在一些實施例中，根據圖2A所示步驟S118，移除導電結構118m的部分以在單元區CR內形成多個導電柱118。舉例來說，單元區CR內的導電結構118m被部分移除以形成多個第一凹槽R1，其中單元區CR中的每一者中未移除的導電結構118m形成一對導電柱118，所述一對導電柱118被一個第一凹槽R1彼此隔開。第一凹槽R1可穿透過導電柱118以部分暴露出介電層114的最底部部分的頂表面、半導體層116的側壁SW116及導電柱118的側壁SW118。
用於形成第一凹槽R1的方法可包括但不限於：通過使用微影製程及蝕刻製程來圖案化導電結構118m以部分移除導電結構118m，從而形成多對導電柱118。蝕刻可為任何可接受的蝕刻製程，例如RIE、NBE、類似蝕刻或其組合。蝕刻可為非等向性的。在本公開中，導電柱118可被稱為電晶體的源極/汲極區（source/drain region）。導電柱118可為成對形成的導電柱體，其中每一半導體層116接觸每一單元區CR中對應的一對導電柱118。至此，形成在三維記憶體裝置10的溝渠106中的電晶體已完成製造。每一電晶體至少包括一對導電柱118（用作源極/汲極區）、導電層110（用作閘極）、以及與導電層110相交且位於所述一對導電柱118之間的半導體層116（用作通道區）及介電層114（用作閘極介電質）的區。
在一些實施例中，根據圖2A所示步驟S120，移除剩餘虛設介電結構113以形成將單元區CR隔開的多個第二凹槽R2。舉例來說，位於兩個相鄰的單元區CR之間的剩餘虛設介電結構113各自被完全移除以形成第二凹槽R2，其中位於一個溝渠106中的單元區CR通過對應的第二凹槽R2在實體上彼此隔開。第二凹槽R2可在方向Z上延伸穿過溝渠106，以部分暴露出下伏結構102的頂表面以及堆疊結構112的側壁SW112及單元區CR的側壁SW1（例如，介電層114的不與堆疊結構112接觸的外表面）。用於形成第二凹槽R2的方法可包括但不限於：通過使用微影製程及蝕刻製程移除剩餘虛設介電結構113，從而完全移除剩餘虛設介電結構113。蝕刻可為任何可接受的蝕刻製程，例如RIE、NBE、類似蝕刻或其組合。蝕刻可為非等向性的。
在一個實施例中，如所示的實施例中所述，在移除剩餘虛設介電結構113之前執行導電柱118的形成。然而，本公開不限於此；作為另外一種選擇，可在移除剩餘虛設介電結構113之後，執行導電柱118的形成。
參照圖10A至圖10C，根據圖2A所示步驟S122，在一些實施例中，在溝渠106中形成多個隔離結構（例如，第一隔離結構128、第二隔離結構130）。在每一溝渠106中，隔離結構可包括在單元區CR內形成在第一凹槽R1中的多個第一隔離結構128及在兩個相鄰的單元區CR之間形成在第二凹槽R2中的多個第二隔離結構130。第一隔離結構128各自將每一單元區CR中的所述一對導電柱118彼此電隔離並在實體上隔開。另一方面，第二隔離結構130各自在側向上將相鄰的單元區CR彼此電隔離並在實體上隔開。由於第一隔離結構128及第二隔離結構130，大大抑制了在垂直上及在水平上定位的相鄰電晶體之間的串擾，從而確保電晶體的電效能的可靠性。在一些實施例中，第一隔離結構128各自包括第一襯層120及第一主層124。與第一隔離結構128相似，舉例來說，第二隔離結構130各自包括第二襯層122及第二主層126。除圖2B、圖10A及圖10C之外，還將結合圖11A及圖11D更詳細地論述第一隔離結構128及第二隔離結構130的細節。
根據圖2B所示步驟S122a，可在第一凹槽R1的側壁S5上形成多個第一襯層120。舉例來說，如圖11A及圖11B中所示，第一襯層120共形地形成在第一凹槽R1中以覆蓋（例如，接觸）導電柱118的側壁SW118及半導體層116的側壁SW116，並進一步在介電層114的最底部部分的頂表面之上延伸。換句話說，第一襯層120完全覆蓋（例如，接觸）介電層114的被半導體層116及導電柱118暴露出的最底部部分。此外，如圖10A及圖10C中所示，第一襯層120可分別被形成為具有環形俯視圖形狀。每一第一襯層120的俯視圖（在圖10C中繪示的X-Y平面上）可表現為實質上矩形的環。第一襯層120的厚度T3可為約10 nm或小於10 nm。在一些實施例中，第一襯層120的厚度T3約介於2 nm至5 nm的範圍內。
另一方面，根據圖2B所示步驟S122b，可在第二凹槽R2的側壁S6上形成多個第二襯層122。舉例來說，如圖11C及圖11D中所示，第二襯層122共形地形成在第二凹槽R2中以覆蓋（例如，接觸）單元區CR的側壁SW1及堆疊結構112的側壁SW112，並進一步在下伏結構102的頂表面之上延伸。換句話說，第二襯層122完全覆蓋（例如，接觸）下伏結構102的被單元區CR暴露出的頂表面及堆疊結構112。此外，如圖10A及圖10C中所示，第二襯層122可分別被形成為具有環形俯視圖形狀。每一第二襯層122的俯視圖（在圖10C中繪示的X-Y平面上）可表現為大致矩形的環。在一些實施例中，在如圖10B中沿著方向Z所示的橫截面中，第二襯層122共形地覆蓋堆疊結構112的側壁SW112及下伏結構102的被單元區CR暴露出的頂表面。第二襯層122的厚度T4可為約10 nm或小於10 nm。在一些實施例中，第二襯層122的厚度T4約介於2 nm至5 nm的範圍內。
在一些實施例中，第一襯層120及第二襯層122各自由可接受的介電材料形成。可接受的介電材料可包括：氧化物，例如氧化矽；氮化物，例如氮化矽；碳化物，例如碳化矽；類似材料；或其組合，例如氮氧化矽、碳氧化矽、碳氮化矽等。在一些實施例中，用於形成第一襯層120及第二襯層122的方法包括通過ALD全域地形成介電層以共形地覆蓋如圖9A中所示的結構。隨後，可通過例如拋光製程（例如，CMP製程）、蝕刻製程或其組合來移除介電層位於堆疊結構112的所示頂表面上方的部分。介電層的剩餘部分形成第一襯層120及第二襯層122。也就是說，在一些實施例中，第一襯層120及第二襯層122在同一步驟中同時形成。然而，本公開不限於此；作為另外一種選擇，第一襯層120可在形成第二襯層122之前形成。或者，第一襯層120可在形成第二襯層122之後形成。換句話說，第一襯層120的材料可與第二襯層122的材料相同。作為另外一種選擇，第一襯層120的材料可不同於第二襯層122的材料。
根據圖2B所示步驟S122c，可形成第一主層124以填滿第一凹槽R1，從而在第一凹槽R1中形成第一隔離結構128。第一凹槽R1的側壁S5也可被稱為第一隔離結構128的側壁。舉例來說，第一主層124連續地形成在第一凹槽R1中的第一襯層120的內表面S3上以覆蓋（例如，接觸）第一襯層120的內表面S3，且進一步在堆疊在介電層114的最底部部分上的第一襯層120的最底部部分之上延伸。換句話說，第一主層124完全覆蓋（例如，接觸）單元區CR內部第一襯層120的最底部部分。此外，如圖10C的俯視圖中所示，第一主層124可與第一襯層120接觸並被第一襯層120包圍。在一些實施例中，第一襯層120夾置在第一主層124與導電柱118之間（例如，沿著方向Y）以及第一主層124與半導體層116之間（例如，沿著方向X），如圖11A及圖11B中所示。舉例來說，在圖11A及圖11B的橫截面中，第一襯層120各自分別共形地覆蓋第一主層124的側壁及底表面。第一襯層120在橫截面中可具有碗形形狀（bowl-shape）或U形形狀，以環繞第一主層124。在一些實施例中，第一隔離結構128各自被稱為設置在單元區CR中的導電柱118之間的介電插塞（dielectric plug）。換句話說，每一第一隔離結構128設置在一個電晶體的源極/汲極區（例如，對應的一對導電柱118）之間。也就是說，對於一個單元區/電晶體，成對的導電柱118設置在對應的第一隔離結構128的相對側處。因此，每一第一隔離結構128將一個電晶體中的相鄰導電柱118在實體上及電氣上隔開。
在一些實施例中，第一主層124由可接受的第一介電材料形成。可接受的第一介電材料可包括：氧化物，例如氧化矽；氮化物，例如氮化矽；碳化物，例如碳化矽；類似材料；或其組合，例如氮氧化矽、碳氧化矽、碳氮化矽等。作為另外一種選擇，可接受的第一介電材料可包括介電常數低於3.9的低介電常數（low-K，LK）介電材料或介電常數低於2.6的極低介電常數（extreme low-K，ELK）介電材料。第一介電材料可通過CVD（例如，PECVD、FCVD）、旋塗等被形成為填滿第一凹槽R1而形成第一主層124，從而在單元區CR中形成第一隔離結構128。由於第一襯層120由ALD形成，因此第一襯層120的結構比第一主層124的結構更精細（例如，更少的空隙和/或更小的空隙尺寸），且在其中第一襯層120與第一主層124結合在一起的位置處可存在介面。在一些實施例中，第一襯層120與第一主層124的蝕刻速率為約1:5。由於第一襯層120，因此可防止或大大抑制在每一單元區CR或在每一電晶體中的導體（即，導電柱118）之間形成金屬填充滲漏路徑（metal filling leakage path），且因此提高三維記憶體裝置10的效能。
與第一主層124相似，根據圖2B所示步驟S122d，可形成第二主層126以填滿第二凹槽R2，從而在第二凹槽R2中形成第二隔離結構130。第二凹槽R2的側壁S6也可被稱為第二隔離結構130的側壁。舉例來說，第二主層126連續地形成在第二凹槽R2中的第二襯層122的內表面S4上，以覆蓋（例如，接觸）第二襯層122的內表面S4，並進一步在第二襯層122的堆疊在下伏結構102的頂表面上的最底部部分之上延伸。換句話說，第二主層126完全覆蓋（例如，接觸）單元區CR內部第二襯層122的最底部部分，如圖10B中所示。此外，如圖10C的俯視圖中所示，第二主層126可與第二襯層122接觸並被第二襯層122包圍。舉例來說，第二襯層122夾置在第二主層126與單元區CR之間（例如，沿著方向Y）以及第二主層126與導電層110之間（例如，沿著方向X），如圖11C及圖11D中所示。舉例來說，在圖11C及圖11D的橫截面中，第二襯層122各自分別共形地覆蓋第二主層126的側壁及底表面。第二襯層122在橫截面上可具有碗形形狀或U形形狀，以環繞第二主層126。在一些實施例中，第二隔離結構130各自被稱為設置在一個單元區CR的導電柱118與另一單元區CR的導電柱118之間的介電插塞。換句話說，每一第二隔離結構130設置在一個電晶體的源極/汲極區中的一者與另一電晶體的源極/汲極區中的一者之間。換句話說，一個單元區CR/電晶體中的成對的導電柱118與另一單元區CR/電晶體中的成對的導電柱118設置在對應的第二隔離結構130的相對側處。因此，每一第二隔離結構130將相鄰的單元區CR/電晶體在實體上及電氣上隔開。
在一些實施例中，第二主層126由可接受的第二介電材料形成。可接受的第二介電材料可包括：氧化物，例如氧化矽；氮化物，例如氮化矽；碳化物，例如碳化矽；類似材料；或其組合，例如氮氧化矽、碳氧化矽、碳氮化矽等。作為另外一種選擇，可接受的第二介電材料可包括介電常數低於3.9的低介電常數（LK）介電材料或介電常數低於2.6的極低介電常數（ELK）介電材料。第二介電材料可被形成為填滿第二凹槽R2，從而通過CVD（例如，PECVD、FCVD）、旋塗等形成第二主層126，從而在單元區CR外部形成第二隔離結構130。第二介電材料可與第一介電材料相同。作為另外一種選擇，第二介電材料可與第一介電材料不同。由於第二襯層122通過ALD形成，因此第二襯層122的結構比第二主層126的結構更精細（例如，更少的空隙和/或更小的空隙尺寸），且在其中第二襯層122與第二主層126結合在一起的位置處可存在介面。在一些實施例中，第二襯層122與第二主層126的蝕刻速率為約1:5。由於第二襯層122，因此可防止或大大抑制在鄰近單元區CR或在鄰近電晶體中的導體（即，導電層110）之間形成金屬填充滲漏路徑，且因此提高三維記憶體裝置10的效能。
第一主層124與第二主層126可在同一步驟中同時形成。在一些實施例中，用於形成第一主層124及第二主層126的方法包括通過CVD（例如PECVD或FCVD）以毯覆式形成介電層以覆蓋如圖9A中所示的結構。隨後，可通過例如拋光製程（例如，CMP製程）、蝕刻製程或其組合來移除介電層位於堆疊結構112的所示頂表面上方的部分。介電層的剩餘部分形成第一主層124及第二主層126。在此種實施例中，第一主層124與第二主層126的材料是相同的。然而，本公開不限於此；作為另外一種選擇，第一主層124可在形成第二主層126之前形成。或者，第一主層124可在形成第二主層126之後形成。換句話說，第一主層124與第二主層126的材料可相同或不同。至此，製造了三維記憶體裝置10。
在一些實施例中，第一襯層120與第二襯層122的總體積是A1，一個溝渠106（例如，兩個相鄰的堆疊結構112之間）的總體積為B1，且A1對B1的比例為10%或以上。在一些實施例中，第一襯層120的體積是A2，一個單元區CR的總體積是B2，且A2對B2的比例約介於10%至25%的範圍內。在本公開中，第一隔離結構128及第二隔離結構130的第一襯層120及第二襯層122用作遮罩層，用於防止在單個單元區CR內部或鄰近單元區CR中在導體（例如，圖11A中繪示的相鄰導電柱118及圖11D中繪示的相鄰導電層110）之間形成金屬填充滲漏路徑，以改善三維記憶體裝置10的裝置效能。
如圖10C的三維記憶體裝置10中所示，舉例來說，每一堆疊結構112中的導電層110的部分及單元區CR中在側向上相鄰於導電層110的所述部分的介電層114、半導體層116及導電柱118的最近部分構成電晶體（例如場效應電晶體（field effect transistor，FET）），所述電晶體用作三維記憶體裝置10中所包括的記憶體單元MC。在介電層114是由鐵電材料形成的那些實施例中，相反方向上的偶極矩（dipole moment）可儲存在介電層114中。故，FET具有與偶極矩對應的不同閾值電壓，因此FET可被識別為具有不同的邏輯狀態。在這些實施例中，記憶體單元MC是鐵電FET。另一方面，在介電層114是電荷俘獲層的那些實施例中，電荷可記憶體在介電層114中，故FET可根據儲存在介電層114中的電荷量而定具有不同的閾值電壓。因此，FET也可被識別為具有不同的邏輯狀態。在這些實施例中，記憶體單元MC可被稱為電荷捕獲快閃（charge trap flash，CTF）電晶體。
三維記憶體裝置10可包括在側向上及在垂直方向上佈置成陣列形式的多個記憶體單元MC。舉例來說，在每一堆疊結構112中沿著垂直方向（例如，方向Z）堆疊的導電層110以及在這些導電層110旁邊的單元區CR中的介電層114、半導體層116及所述一對導電柱118的部分形成記憶體單元MC堆疊。另外，多個記憶體單元MC堆疊可沿著溝渠106的延伸方向（例如，方向Y，可被稱為溝渠方向）佈置，其中溝渠106沿著側向方向（例如，方向X）並排（例如，平行地）佈置。側向方向（例如，X）、溝渠方向（例如，Y）及垂直方向（例如，Z）可能彼此不同。舉例來說，方向X與方向Y實質上垂直於方向Z，且方向X實質上垂直於方向Y。在一些實施例中，同一單元區CR中的介電層114、半導體層116及一對導電柱118由包括位於此單元區CR的相對側處的導電層110的相鄰記憶體單元MC堆疊共用，且這些記憶體單元MC的導電通道形成在半導體層116的不同區段中。在三維記憶體裝置10是由圖2A及圖2B所示方法製造的實施例中，導電柱118中的每一者的至少三個側被半導體層116的相應一者及介電層114中的相應一者覆蓋，且半導體層116中的每一者的至少三個側被介電層114中的相應一者覆蓋。
圖12是圖10A中所示的三維記憶體裝置10的一部分的等效電路圖。
參照圖10A及圖12，圖10A中所示的每一堆疊結構112中的導電層110可用作字元線WL，如圖12中所示。字元線WL沿著垂直方向（例如，方向Z）佈置。每一字元線WL連接在側向上相鄰的兩個記憶體單元MC的行的閘極端子G（例如，在X-Y平面上）。另外，在圖10A中所示的單元區CR中的一者中每一對導電柱118各別地連接到沿著垂直方向（例如，方向Z）堆疊的記憶體單元MC的源極端子S及汲極端子D，如圖12中所示。如圖12中所示，每一記憶體單元MC堆疊的閘極端子G分別連接到字元線WL中的一者。另外，每一記憶體單元MC堆疊的源極端子S通過導電柱118中的一者連接在一起，且每一記憶體單元MC堆疊的汲極端子D通過導電柱118中的另一者連接在一起。換句話說，每一記憶體單元MC堆疊的源極端子S與汲極端子D之間的通道CH被並聯連接。因此，每一記憶體單元MC堆疊可被視為通過反或快閃（NOR-flash）配置連接，且三維記憶體裝置10可被稱為三維反或（NOR）記憶體裝置。
圖13是根據本公開一些實施例的半導體結構20的示意性剖視圖。
參照圖10A至圖10C及圖13，圖13中所示的半導體結構20包括參照圖10A至圖10C闡述的三維記憶體裝置10。在那些三維記憶體裝置10的下伏結構102是蝕刻停止層的那些實施例中，CMOS積體電路LC可位於下伏結構102之下，且CMOS積體電路LC也可被稱為陣列下CMOS（CMOS-under-array，CUA）。雖未示出，但是導電層110及導電柱118可被布線到CMOS積體電路LC，且三維記憶體裝置10可由CMOS積體電路LC控制。CMOS積體電路LC與導電層110之間以及CMOS積體電路LC與導電柱118之間的電連接的細節將在稍後結合圖14A至圖14B及圖15A至圖15B更詳細地論述。在一些實施例中，參照圖10A至圖10C闡述的三維記憶體裝置10嵌入在圖13中所示的半導體結構20的後段製程（back end of line，BEOL）結構中，且在圖13中所示的半導體結構20的前段製程（front-end-of-line，FEOL）結構上形成CMOS積體電路LC。
在一些實施例中，CMOS積體電路LC被構建在半導體基底200上。半導體基底200可為半導體晶圓或絕緣體上半導體（SOI）晶圓。CMOS積體電路LC可包括形成在半導體基底200的表面區上的多個主動裝置。在一些實施例中，主動裝置包括金屬氧化物半導體（metal-oxide-semiconductor，MOS）電晶體202。MOS電晶體202可分別包括形成在半導體基底200之上的閘極結構204。在一些實施例中，閘極結構204包括閘極電極206、閘極介電層208及閘極間隔件210。閘極介電層208可在閘極電極206與半導體基底200之間擴展，且可或可不進一步覆蓋閘極電極206的側壁。閘極間隔件210可在側向上環繞閘極電極206及閘極介電層208。此外，MOS電晶體202還可包括多個源極/汲極區212。源極/汲極區212可形成在半導體基底200中，且位於閘極結構204的相對側處。在一些實施例中，源極/汲極區212可為磊晶結構，且可從半導體基底200的表面突出。應注意，儘管MOS電晶體202被繪示為沿著半導體基底200的表面形成導電通道（未示出）的平面型MOS電晶體，但是作為另外一種選擇MOS電晶體202可為鰭型MOS電晶體（或被稱為finFET）、全環繞閘極（gate-all-around，GAA）FET等。
在一些實施例中，CMOS積體電路LC還包括堆疊在半導體基底200上的多個介電層214，且包括形成在介電層214堆疊中的多個接觸插塞216及多個內連線218。最底部的介電層214可在側向上環繞閘極結構204，且覆蓋源極/汲極區212。為了建立與源極/汲極區212的電連接，接觸插塞216中的一些接觸插塞216可穿透過介電層214中的最底部一者，而接觸插塞216中的其他接觸插塞216可豎立在閘極結構204上並電連接到閘極結構204的閘極電極206。內連線218可在接觸插塞216上擴展，且電連接到接觸插塞216。內連線218可包括多個導電跡線及多個導通孔。導電跡線分別位於介電層214中的一者上，而導通孔分別穿透過介電層214中的一者或多者並電連接到導電跡線中的一者或多者。
在一些實施例中，三維記憶體裝置10設置在介電層214堆疊上。在這些實施例中，三維記憶體裝置10的導電層110及導電柱118可通過延伸穿過下伏結構102及介電層214中的最頂部一者的導電路徑（未示出）被布線到介電層214的堆疊中的內連線218。舉例來說，導電層110（例如，具有擁有階梯配置從堆疊結構112暴露出的端部的字元線）可被布線到由通過內連線218的一部分內連的主動裝置中的一些主動裝置形成的字元線驅動器，且導電柱118（例如，位元線和/或源極線）可被布線到由通過內連線218的另一部分內連的主動裝置中的其他主動裝置形成的感測放大器。
圖14A是根據本公開一些實施例的三維記憶體裝置10a的示意性三維視圖。圖14B是三維記憶體裝置10a的沿著圖14A中所示的源極線SL2的延伸方向的一部分的示意性剖視圖。圖14A及圖14B中所示的三維記憶體裝置10a與參照圖10A至圖10C闡述的三維記憶體裝置10相似。將僅闡述三維記憶體裝置10a與三維記憶體裝置10之間的差異，相同或類似部分將不再重複。另外，在圖14A中省略將參照圖14B闡述的介電層302。
參照圖14A，在一些實施例中，三維記憶體裝置10a還包括多個位元線BL及多個源極線SL。位元線BL及源極線SL通過例如多個導通孔CV電連接到導電柱118。單元區CR中的每一者中的導電柱118分別連接到位元線BL中的一者及源極線SL中的一者。在一些實施例中，位元線BL及源極線SL沿著與行方向（例如，方向Y）相交的列方向（例如，方向X）延伸，相鄰的堆疊結構112之間的單元區CR沿著所述行方向佈置。在單元區CR的行相對於其他行交替偏移開的那些實施例中，單元區CR的相鄰行中的導電柱118可連接到不同的位元線BL及不同的源極線SL。舉例來說，單元區CR的奇數行中的導電柱118可連接到位元線BL1及源極線SL1，而單元區CR的偶數行中的導電柱118可連接到位元線BL2及源極線SL2。因此，單元區CR的相鄰行中的記憶體單元MC可由不同的位元線BL（例如，位元線BL1及位元線BL2）與不同的源極線SL（例如，源極線SL1及源極線SL2）控制，因此可減少單元區CR的相鄰行中的記憶體單元MC之間的干擾。
參照圖14A及圖14B，在一些實施例中，位元線BL及源極線SL在堆疊結構112上方延伸。位元線BL、源極線SL及導通孔CV可形成在形成於堆疊結構112上的介電層302堆疊中。導通孔CV可穿透過介電層302的最底部一者（多者），以建立從導電柱118到位於導通孔CV上方的位元線BL及源極線SL的電連接。在下伏結構102是形成在CMOS積體電路（例如，參照圖13闡述的CMOS積體電路LC）之上的蝕刻停止層的那些實施例中，位元線BL及源極線SL可通過形成在堆疊結構112旁邊並穿透過下伏結構102的導電路徑（未示出）進一步布線到下伏的CMOS積體電路。
圖15A是根據本公開一些實施例的三維記憶體裝置10b的示意性三維視圖。圖15B是三維記憶體裝置10b的沿著圖15A中所示源極線SL中的一者（例如，SL1）的延伸方向的一部分的示意性剖視圖。圖15A及圖15B中所示的三維記憶體裝置10b與參照圖14A及圖14B闡述的三維記憶體裝置10a相似。將僅闡述三維記憶體裝置10b與三維記憶體裝置10a之間的差異，相同或類似的部分將不再重複。
參照圖15A及圖15B，在一些實施例中，源極線SL在下伏結構102下方延伸，而位元線BL在堆疊結構112上方延伸。在這些實施例中，如圖15B中所示，源極線SL可形成在下伏結構102下方的介電層402堆疊（如參照圖13所述的介電層214）中。源極線SL可位於介電層402中的一者上。另外，可進一步形成多個導通孔CV’，以將導電柱118中的一些導電柱118電連接到下伏源極線SL。導通孔CV’可從導電柱118中的一些導電柱118的底表面延伸，並穿透過下伏介電層114、下伏結構102及介電層402的最頂部一者（多者）到達源極線SL。
在替代實施例中，對調源極線SL與位元線BL的位置。換句話說，源極線SL可在堆疊結構112上方延伸，且可電連接到導電柱118中的一些導電柱118，如參照圖14A及圖14B所述。另一方面，位元線BL可在堆疊結構112下方的介電層402中延伸，且可通過導通孔CV’電連接到導電柱118中的其他導電柱118。
在本公開中，圖10A、圖14A及圖15A中繪示的三維記憶體裝置10、10a及10b被形成為具有例如在相鄰溝渠106中以交錯佈局（staggered layout）佈置的導電柱118。舉例來說，在沿著方向Y延伸的奇數溝渠106中形成的導電柱118在方向X上實質上彼此對準，而在沿著方向Y延伸的偶數溝渠106中形成的導電柱118在方向X上實質上彼此對準。換句話說，在奇數溝渠106中形成的導電柱118在方向X上與在偶數溝渠106中形成的導電柱118偏移開（不對準）。
然而，本公開不限於此；作為另外一種選擇，三維記憶體裝置（例如，如圖16A及圖16B中繪示的30）的導電柱118可以對準佈局（aligned layout）（例如，以週期性的方式）佈置。
圖16A是根據本公開一些實施例的三維記憶體裝置30的示意性三維視圖，且圖16B是三維記憶體裝置30的沿著圖16A中所示的線A-A’的示意性剖視圖。圖16A及圖16B中所示的三維記憶體裝置30與參照圖10A至圖10C闡述的三維記憶體裝置10相似。將僅闡述三維記憶體裝置30與三維記憶體裝置10之間的差異，相同或類似的部分將不再重複。舉例來說，如圖16A及圖16B中所示，形成在沿著方向Y延伸的奇數溝渠106中的導電柱118在X方向上與形成在沿著方向Y延伸的偶數溝渠106中的導電柱118實質上全部彼此對準。換句話說，形成在奇數溝渠106中的導電柱118分別在方向X上與形成在偶數溝渠106中的導電柱118對齊。
圖17、圖18及圖19各自是示出分別根據本公開一些實施例的三維記憶體裝置（例如，40、50及60）的一部分的示意性放大平面圖。這些三維記憶體裝置40、50及60與參照10A至圖10C闡述的三維記憶體裝置10相似。將僅闡述三維記憶體裝置40、50及60與三維記憶體裝置10之間的差異，為了簡單起見，相同或類似的部分將不再重複。
舉例來說，圖10A、圖14A、圖15A及圖16A中繪示的三維記憶體裝置10、10a、10b及30被形成為具有各自形成為實質上矩形的俯視圖形狀的單元區CR及導電柱118。然而，本公開不限於此；作為另外一種選擇，單元區CR及導電柱118各自可被形成為實質上圓形（circular）的俯視圖形狀，如圖17中繪示的三維記憶體裝置40中所示。作為另外一種選擇，圖17中繪示的導電柱118可被形成為實質上橢圓形（elliptical）或卵形（oval）的俯視圖形狀。在其他實施例中，導電柱118各自可被形成為實質上橢圓形的俯視圖形狀，而單元區CR各自被形成為實質上矩形的俯視圖形狀，如圖18中繪示的三維記憶體裝置50中所示。作為另外一種選擇，圖18中繪示的導電柱118可被形成為實質上圓形或卵形的俯視圖形狀。在另一些實施例中，導電柱118各自可被形成為實質上截頭的橢圓形（truncated-elliptical）俯視圖形狀，而單元區CR各自被形成為實質上矩形的俯視圖形狀，如圖19中繪示的三維記憶體裝置50中所示。作為另外一種選擇，圖19中繪示的導電柱118可被形成為實質上截頭的卵形（truncated-oval）或截頭的圓形（truncated-circular）的俯視圖形狀。
在三維記憶體裝置40、50及60中，第一襯層120各自共形地覆蓋第一主層124的相應一者以形成第一隔離結構128，且第二襯層122各自共形地覆蓋第二主層126的相應一者，以形成第二隔離結構130。在本公開中，第一隔離結構128及第二隔離結構130的第一襯層120及第二襯層122用作遮罩層，用於防止在單個單元區CR內部或鄰近單元區CR中在導體（例如，一個單元區內的相鄰導電柱118及位於相鄰堆疊結構112中的導電層110）之間形成金屬填充滲漏路徑，以提高三維記憶體裝置40、50及60的裝置效能。
如圖17至圖19的平面圖（例如，X-Y平面）中所示，舉例來說，在一個單元區中的成對導電柱118之間的距離沿著與溝渠106的延伸方向垂直的方向從溝渠106的中心到溝渠106的邊緣增加。利用此種配置，一個單元區CR中的FET的通道長度與單元區CR的面積保持相同，同時導電柱118的總面積增加，從而降低導電柱118（例如，源極/汲極區）中的接觸電阻，而記憶體密度將保持不變。另一方面，在圖18及圖19中所示的實施例中，在單元區CR中形成介電層114’，以覆蓋對應堆疊結構112的側壁SW112，而不在緊鄰的第二隔離結構130的側壁之上延伸；從而不僅增大導電柱118的總面積，而且降低記憶體單元MC的阻抗。作為另外一種選擇，如圖19中所示，半導體層116’也可形成在單元區CR中，以覆蓋位於對應堆疊結構112的側壁SW112上的介電層114’，且不在緊鄰的第二隔離結構130的側壁之上延伸，以進一步增加導電柱118的總面積並降低記憶體單元MC的阻抗。介電層114’的材料可與圖8A至圖8C中闡述的介電層114的材料相同或相似，半導體層116’的材料可與圖8A至圖8C中闡述的半導體層116的材料相同或相似，且因此為簡潔起見省略。
用於形成介電層114’的方法可包括但不限於：僅在對應堆疊結構112的側壁SW112及下伏結構102的由單元區CR暴露出的頂表面上選擇性地沉積介電材料，以形成介電層114’。作為另外一種選擇，介電材料可全域地形成在單元區CR的側壁及底表面上，且通過圖案化從緊鄰的第二隔離結構130的側壁移除介電材料以形成介電層114’。用於形成半導體層116’的方法可包括但不限於：僅在對應的介電層114’的側壁上選擇性地沉積半導體材料以形成半導體層116’。作為另外一種選擇，半導體材料可全域地形成在設置有介電層114’的單元區CR之上，且通過圖案化從緊鄰的第二隔離結構130的側壁移除半導體材料以形成半導體層116’。圖案化可包括微影製程及蝕刻製程。
另外，三維記憶體裝置30還可採用三維記憶體裝置40、50、60中的單元區CR的俯視圖佈局。本公開不限於此。
在一些實施例中，分別在圖10A、圖14A、圖15A、圖16A及圖17至圖19中繪示的三維記憶體裝置10、10a、10b、30至60被形成為具有堆疊結構112，所述堆疊結構112各自具有連續的（例如均勻的）垂直側壁SW112（如參照圖6A至圖6C所述）。然而，本公開不限於此；作為另外一種選擇，三維記憶體裝置（例如，圖20A及圖20B中繪示的70）可包括多個堆疊結構112’，所述多個堆疊結構112’各自具有不連續的（例如不均勻的）垂直的側壁SW112’。
圖20A及圖20B是根據本公開一些實施例的三維記憶體裝置70的各種示意圖，其中圖20A是示出三維記憶體裝置70的示意性三維視圖，且圖20B是沿著圖20A中所示線A-A’的示意性剖視圖。圖20A及圖20B中所示的三維記憶體裝置70與參照圖10A至圖10C闡述的三維記憶體裝置10相似；不同之處在於對於圖20A及圖20B中繪示的三維記憶體裝置70採用堆疊結構112’，而不是堆疊結構112。將僅闡述三維記憶體裝置70與三維記憶體裝置10之間的差異，為了簡單起見，相同或類似的部分將不再重複。
參照圖20A及圖20B，在一些實施例中，堆疊結構112’各自包括多個第一介電層104A及多個導電層110a。第一介電層104A及導電層110a交替堆疊在下伏結構102上。導電層110a的側壁SW110a及第一介電層104A的側壁SW104A可共同地被稱為堆疊結構112’的側壁SW112’。在一些實施例中，在每一堆疊結構112’的最外側（例如，側壁SW112’）處，導電層110a的側壁SW110a在第一介電層104A與導電層110a的堆疊方向（例如，方向Z）上相對於第一介電層104A的側壁SW104A偏移開，每一堆疊結構112’的最外側被溝渠106暴露出，如圖20B中所示。換句話說，導電層110a的側壁SW110a與第一介電層104A的側壁SW104A不共面且不齊平，而是在側向上相對於第一介電層104A的側壁SW104A凹入。也就是說，堆疊結構112’的側壁SW112’各自具有凹凸表面（concave-convex surface）。舉例來說，在圖20B的橫截面中，側壁SW112’各自包括實質上非直線。導電層110a的側壁SW110a可分別通過凹槽R3與第一介電層104A的側壁SW104A間隔開。在一些實施例中，凹槽R3的寬度W約介於80 nm至150 nm的範圍內。
舉例來說，如圖20A及圖20B中所示，堆疊結構112’通過溝渠106在側向上彼此間隔開，且直接豎立在下伏結構102上。介電層114、半導體層116及導電柱118位於溝渠106內的單元區CR中，其中每一堆疊結構112’中的導電層110a的一部分以及單元區CR中在側向上相鄰於導電層110的所述部分的介電層114、半導體層116及導電柱118的最近部分構成電晶體（例如，FET），所述電晶體用作三維記憶體裝置70中所包括的記憶體單元MC。在一些實施例中，第一隔離結構128位於單元區CR內，以將每一單元區CR中的導電柱118隔開並在實體上隔離，而第二隔離結構130位於單元區CR外部，以將每一溝渠106中的單元區CR隔開並在實體上隔離。在本公開中，第一隔離結構128及第二隔離結構130的第一襯層120及第二襯層122用作遮罩層，用於防止在單個單元區CR內部或鄰近單元區CR中在導體（例如，一個單元區內的相鄰導電柱118及位於相鄰堆疊結構112’中的導電層110a）之間形成金屬填充滲漏路徑，以改善三維記憶體裝置70的裝置效能。
用於形成包括堆疊結構112’的三維記憶體裝置70的方法可包括但不限於：在執行如圖6A至圖6C中所述的過程（例如，圖2A所示步驟S106）之後且在如圖7A至圖7C中所述的過程（例如，圖2A所示步驟S108）之前，根據圖2A所示步驟S107，使導電層110在側向上相對於第一介電層104A凹入形成多個凹槽R3，以形成導電層110a，使得製成堆疊結構112’。舉例來說，用於使導電層110在側向上凹入的方法包括蝕刻製程，例如等向性蝕刻製程。在一些實施例中，在導電層110a的形成期間，由於相對於導電層110具有足夠的蝕刻選擇性，因此第一介電層104A及下伏結構102可在蝕刻製程期間幾乎不被蝕刻（例如，實質上完整）。在形成凹槽R3之後，凹槽R3可在空間上與溝渠106連通，以暴露出第一介電層104的與導電層110接觸的主表面的部分。
在形成堆疊結構112’之後，在堆疊結構112’上執行圖2A所示步驟S108至S122及圖2B所示步驟S122a至S122d的過程，以便製造三維記憶體裝置70。下伏結構102、第一介電層104A、導電層110、介電層114、半導體層116、導電柱118、第一隔離結構128（包括第一襯層120及第一主層124）及第二隔離結構130（包括第二襯層122及第二主層126）中的每一者的形成及材料先前已結合圖2A及圖2B在圖1A至圖10C中闡述，且因此為了簡單起見此處不再重複。
另外，三維記憶體裝置70還可採用三維記憶體裝置30中的單元區CR的佈置和/或三維記憶體裝置40、50、60中的單元區CR的俯視圖佈局。本公開不限於此。
根據一些實施例，一種記憶體裝置包括第一堆疊結構、第二堆疊結構、多個第一隔離結構、多個閘極介電層、多個通道層及多個導電柱。所述第一堆疊結構包括多個第一閘極層，且第二堆疊結構包括多個第二閘極層，其中所述第一堆疊結構及所述第二堆疊結構位於基底上且通過溝渠彼此隔開。所述多個第一隔離結構位於所述溝渠中，其中多個單元區在所述溝渠中分別被限制在所述多個第一隔離結構中的兩個相鄰的第一隔離結構之間，其中所述多個第一隔離結構各自包括：第一主層；以及第一襯層，環繞所述第一主層，其中所述第一襯層將所述第一主層與所述第一堆疊結構及所述第二堆疊結構隔開。所述多個閘極介電層分別位於所述多個單元區中的一者中，且覆蓋所述第一堆疊結構與所述第二堆疊結構的相對側壁以及所述多個第一隔離結構的相對側壁。所述多個通道層分別覆蓋所述多個閘極介電層中的一者的內表面。所述多個導電柱在所述多個單元區內豎立在所述基底上，且在側向上被所述多個通道層環繞，其中所述多個導電柱中的至少兩個導電柱位於所述多個單元區中的每一者中，且位於所述多個單元區中的每一者中的所述至少兩個導電柱在側向上彼此隔開。
根據一些實施例，在所述的記憶體裝置中，其中所述第一襯層分別覆蓋所述第一主層中的一者的側壁及底表面，其中所述第一襯層各自接觸所述基底的部分、所述第一堆疊結構與所述第二堆疊結構的所述相對側壁的被所述多個閘極介電層暴露出的部分、以及所述多個閘極介電層的不接觸所述第一堆疊結構及所述第二堆疊結構的部分。根據一些實施例，在所述的記憶體裝置中，其中所述多個單元區中的每一者具有第一體積，所述第一襯層共同地具有第二體積，且所述第二體積對所述第一體積的比例為介於10%至25%的範圍內。根據一些實施例，在所述的記憶體裝置中，其中所述第一襯層各自包括具有介於2 nm至5 nm的厚度範圍內的共形介電層。根據一些實施例，在所述的記憶體裝置中，其中所述多個導電柱中的至少一者的三個側被所述多個通道層中的相應一者環繞。根據一些實施例，所述的記憶體裝置更包括多個第二隔離結構，分別位於所述多個單元區中的一者中，其中所述多個第二隔離結構各自將所述多個單元區中的每一者中的所述多個導電柱中的所述至少兩個導電柱隔開。根據一些實施例，在所述的記憶體裝置中，其中所述多個第二隔離結構各自包括：第二主層以及第二襯層，所述第二襯層環繞所述第二主層，其中所述第二襯層將所述第二主層與所述多個單元區中的每一者中的所述多個導電柱中的所述至少兩個導電柱及所述多個通道層中的相應一者隔開。根據一些實施例，在所述的記憶體裝置中，其中所述溝渠具有第三體積，所述第一襯層及所述第二襯層共同地具有第四體積，且所述第四體積對所述第三體積的比例為10%或以上。根據一些實施例，在所述的記憶體裝置中，其中所述第二襯層各自包括具有介於2 nm至5 nm的厚度範圍內的共形介電層。根據一些實施例，在所述記憶體裝置中，其中所述第一襯層及所述第二襯層的材料包括通過原子層沉積形成的介電材料。
根據一些實施例，一種記憶體裝置包括第一堆疊結構、第二堆疊結構、多個第一隔離結構、多個閘極介電層、多個通道層、多個導電柱及多個第二隔離結構。所述第一堆疊結構及所述第二堆疊結構形成在基底上且通過溝渠在側向上彼此間隔開，其中所述第一堆疊結構包括交替堆疊在所述基底上的多個第一絕緣層與多個第一閘極層，所述第二堆疊結構包括交替堆疊在所述基底上的多個第二絕緣層與多個第二閘極層，且所述第一堆疊結構與所述第二堆疊結構彼此隔開。所述多個第一隔離結構位於所述溝渠中，其中多個單元區在所述溝渠中分別被限制在所述多個第一隔離結構中的兩個相鄰的第一隔離結構之間。所述多個閘極介電層分別位於所述多個單元區中的一者中，且覆蓋所述第一堆疊結構與所述第二堆疊結構的相對側壁。所述多個通道層分別覆蓋所述多個閘極介電層中的一者的內表面。所述多個導電柱在所述多個單元區內豎立在所述基底上，且在側向上被所述多個通道層環繞，其中所述多個導電柱中的至少兩個導電柱位於所述多個單元區中的每一者中。所述多個第二隔離結構分別位於所述多個單元區中的一者中，且在所述多個單元區中的每一者中將所述多個導電柱中的所述至少兩個導電柱隔開，其中所述多個第一隔離結構及所述多個第二隔離結構中的至少一者各自包括：主層；以及襯層，環繞所述主層並與所述主層接觸。
根據一些實施例，在所述的記憶體裝置中，其中在所述記憶體裝置的沿著與所述基底及所述第一堆疊結構的堆疊方向垂直的平面的俯視圖中，所述多個閘極介電層各自包括實質上環形的俯視圖形狀。根據一些實施例，在所述的記憶體裝置中，其中在所述記憶體裝置的沿著與所述基底及所述第一堆疊結構的堆疊方向垂直的平面的俯視圖中，所述多個通道層各自包括實質上環形的俯視圖形狀。根據一些實施例，在所述的記憶體裝置中，其中在所述記憶體裝置的沿著與所述基底及所述第一堆疊結構的堆疊方向垂直的平面的俯視圖中，所述多個導電柱各自包括實質上為矩形的形狀、實質上為圓形或橢圓形的形狀、或者實質上為截頭圓形或截頭橢圓形的形狀的俯視圖。根據一些實施例，在所述的記憶體裝置中，其中在所述記憶體裝置的沿著所述基底及所述第一堆疊結構的堆疊方向的剖視圖中，所述多個第一絕緣層的最外側壁相對於所述多個第一閘極層的最外側壁偏移，且所述多個第二絕緣層的最外側壁相對於所述多個第二閘極層的最外側壁偏移。
根據一些實施例，一種製造記憶體裝置的方法包括以下步驟：形成多層堆疊，所述多層堆疊包括交替佈置的多個絕緣層與多個犧牲層；在所述多層堆疊中形成多個溝渠；使用多個閘極層代替所述多個犧牲層；在所述多個溝渠中形成多個虛設介電結構以形成彼此隔開的多個單元區；在所述多個單元區的側壁上形成多個記憶體膜；在所述多個記憶體膜上形成多個通道層；形成多個導電結構以填滿所述多個單元區；對所述多個導電結構進行圖案化，以在所述多個單元區中的每一者中形成至少兩個導電柱；移除所述多個虛設介電結構；以及在所述多個單元區中的每一者中在所述至少兩個導電柱之間形成第一隔離結構，且在所述多個單元區之間形成多個第二隔離結構，其中形成各個所述第一隔離結構包括：通過ALD在所述多個單元區中的每一者中在所述至少兩個導電柱的相對側壁上以及在所述多個通道層中的相應一者的被所述至少兩個導電柱暴露出的相對側壁上各自形成第一襯層；以及使用第一介電材料填滿所述多個單元區，以形成分別被所述第一襯層環繞的各個所述第一隔離結構。
根據一些實施例，在所述的製造記憶體裝置的方法中，其中形成所述多個第二隔離結構包括：通過原子層沉積在所述多個溝渠中的每一者中在兩個相鄰單元區的相對側壁上以及在所述多個溝渠中的每一者的被所述兩個相鄰單元區暴露出的相對側壁上各自形成第二襯層；以及使用第二介電材料在所述多個溝渠中的每一者中填滿分別夾置在所述兩個相鄰單元區之間的間隙，以形成各自被所述第二襯層環繞的所述多個第二隔離結構。根據一些實施例，在所述的製造記憶體裝置的方法中，在所述多個溝渠中形成所述多個虛設介電結構之前且在使用所述多個閘極層替換所述多個犧牲層之後，還包括：使所述多個閘極層在側向上相對於所述多個絕緣層凹入。根據一些實施例，在所述的製造記憶體裝置的方法中，其中在所述多個溝渠中形成所述多個虛設介電結構以形成彼此隔開的所述多個單元區包括：在所述多個溝渠中形成虛設介電材料；以及移除所述虛設介電材料的部分以形成將所述多個單元區彼此隔開的所述多個虛設介電結構。根據一些實施例，在所述的製造記憶體裝置的方法中，其中在所述多個單元區的側壁上形成所述多個記憶體膜包括：在所述多個單元區上共形地形成所述多個記憶體膜，以分別覆蓋所述多個單元區中的每一者的所有側壁及底表面；或者在所述多個單元區上選擇性地形成所述多個記憶體膜，以分別覆蓋所述多個單元區中的每一者的位於所述多層堆疊處的側壁。
以上概述了若干實施例的特徵，以使熟習此項技術者可更佳地理解本揭露的各態樣。熟習此項技術者應理解，他們可容易地使用本揭露作為設計或修改其他製程及結構的基礎來施行與本文中所介紹的實施例相同的目的及/或達成與本文中所介紹的實施例相同的優點。熟習此項技術者亦應認識到，此種等效構造並不背離本揭露的精神及範圍，且他們可在不背離本揭露的精神及範圍的條件下在本文中作出各種改變、替代及變更。
100A:第一3D記憶體陣列 10、10a、10b、30、40、50、60、70:三維記憶體裝置 12:列譯碼器 14:行譯碼器 20:半導體結構 102:下伏結構 104:多層堆疊 104A:第一介電層 104B:第二介電層 106:溝渠 108:凹槽 110、110a:導電層 111:膠層 112、112’:堆疊結構 113:剩餘虛設介電結構 113m:虛設介電結構 114、114’、214、302、402:介電層 116、116’:半導體層 118:導電柱 118m:導電結構 120:第一襯層 122:第二襯層 124:第一主層 126:第二主層 128:隔離結構/第一隔離結構 130:隔離結構/第二隔離結構 200:半導體基底 202:金屬氧化物半導體（MOS）電晶體 204:閘極結構 206:閘極電極 208:閘極介電層 210:閘極間隔件 212:源極/汲極區 216:接觸插塞 218:內連線 A-A’、C-C’、D-D’、E-E’、F-F’:線 B:虛線框 BL、BL1、BL2:位元線 CH:通道 CL:行線 CR:單元區 CV、CV’:導通孔 D:汲極端子 G:閘極端子 H:總高度 LC:CMOS積體電路 MC:記憶體單元 R1:第一凹槽 R2:第二凹槽 R3:凹槽 RL:列線 S:源極端子 S1、S2、S3、S4:內表面 S5、S6、SW1、SW104A、SW104B、SW110、SW110a、SW112、SW112’、SW116、SW118:側壁 S100、S102、S104、S106、S107、S108、S110、S112、S114、S116、S118、S120、S122、S122a、S122b、S122c、S122d:步驟 SL、SL1、SL2:源極線 T1:第一厚度 T2:第二厚度 T3、T4:厚度 W:寬度 WL:字元線 X-Y:平面 X、Y、Z:方向
藉由結合附圖閱讀以下詳細說明，會最佳地理解本揭露的各態樣。應注意，根據行業中的標準慣例，各種特徵並非按比例繪製。事實上，為論述清晰起見，可任意增大或減小各種特徵的尺寸。 圖1是根據本公開一些實施例的三維記憶體的方塊圖。 圖2A及圖2B是根據本公開一些實施例的用於形成三維記憶體裝置的製造方法的流程圖。 圖3A至圖10A示出圖2A及圖2B中所示三維記憶體裝置的製造方法期間的各個階段的結構的示意性三維視圖。 圖3B至圖10B分別是沿著圖3A至圖10A中所示的線A-A’的示意性剖視圖。 圖3C至圖10C分別示出參照圖3A至圖10A闡述的製程步驟中的三維記憶體裝置的一部分的示意性放大平面圖。 圖11A至圖11D是示出圖10A的三維記憶體裝置的一部分的示意性放大剖視圖。 圖12是根據本公開一些實施例的三維記憶體裝置的一部分的等效電路圖。 圖13是根據本公開一些實施例的半導體結構的示意性剖視圖。 圖14A及圖14B是根據本公開一些實施例的三維記憶體裝置的各種示意圖。 圖15A及圖15B是根據本公開一些實施例的三維記憶體裝置的各種示意圖。 圖16A及圖16B是根據本公開一些實施例的三維記憶體裝置的各種示意圖。 圖17是根據本公開一些實施例的三維記憶體裝置的一部分的示意性放大平面圖。 圖18是根據本公開一些實施例的三維記憶體裝置的一部分的示意性放大平面圖。 圖19是根據本公開一些實施例的三維記憶體裝置的一部分的示意性放大平面圖。 圖20A及圖20B是根據本公開一些實施例的三維記憶體裝置的各種示意圖。
S100、S102、S104、S106、S107、S108、S110、S112、S114、S116、S118、S120、S122:步驟

Claims (1)

  1. 一種記憶體裝置，包括： 第一堆疊結構及第二堆疊結構，位於基底上且通過溝渠彼此隔開，所述第一堆疊結構包括多個第一閘極層，所述第二堆疊結構包括多個第二閘極層； 多個第一隔離結構，位於所述溝渠中，其中多個單元區在所述溝渠中分別被限制在所述多個第一隔離結構中的兩個相鄰的第一隔離結構之間，其中所述多個第一隔離結構各自包括： 第一主層；以及 第一襯層，環繞所述第一主層，其中所述第一襯層將所述第一主層與所述第一堆疊結構及所述第二堆疊結構隔開； 多個閘極介電層，分別位於所述多個單元區中的一者中，且覆蓋所述第一堆疊結構與所述第二堆疊結構的相對側壁以及所述多個第一隔離結構的相對側壁； 多個通道層，分別覆蓋所述多個閘極介電層中的一者的內表面；以及 多個導電柱，在所述多個單元區內豎立在所述基底上，且在側向上被所述多個通道層環繞，其中所述多個導電柱中的至少兩個導電柱位於所述多個單元區中的每一者中，且位於所述多個單元區中的每一者中的所述至少兩個導電柱在側向上彼此隔開。
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