TWI226640B - Semiconductor memory device having potential amplitude of global bit line pair restricted to partial swing - Google Patents
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Description
1226640 五、發明說明（1) 【發明所屬之技術領域』 本發明係有關於半導 態隨機存取記憶體(以下導稱體為 吸粍電力技術。 【先前技術】 之本瀑5來’ k著電子機器之低耗電力化Φ工德 之丰憶元件之低耗電力化成為重要匕之：：機器内部 。。卩達成半導體記憶元件之低耗 s 。 ί放號公報:藉心 分開，防止位元擺：位元線對和第-傳輸開 【發明内容】 發明要解決之課題 如上i所干在=:己隐體單70陣列分割成多個方塊iSRAM ’ 方用ΐ ί線之電位振幅限制為部分擺幅，連接 時，耗電力變成相當大。…高擺巾田。尤其在輸出端子數多 位元後針將^目的在於提供一種半導體記憶元件’在通用 位線對將電位振幅限制為部分擺幅。 解決課題之手段 -雜本it ::某形態之半導體記憶元件，包括··感測放大 二啼二乂的構成’ $ “自記憶體單元讀出資料；互補 ^说線群，連接下層之感測放大器和上層之感測放大器； 1226640 五、發明說明（2) =及$制電路，在互補信號線間之電位差達到電源電壓之 月J 7和w亥互補信號線連接之下層之感測放大器對該互鍤 信號線之驅動停止，而且令和該互補信號線連 感測，大器變成活化。 上層之 據本發明之半導體記憶元件，不僅局部位元線對 ° ^料線對’在通用位元線對也可將電位振幅限制兔 部分擺幅。 佩加限制為 牙附加之圖面相關的理解本發明相之如 說明後，將明白太恭日日+ ul 4、、、田之 以及優點。其他之目的、特徵、形態
【實施方式】 =下，使用圖面說明本發明之實施例。 貫施例1 制為;位元線對將其電壓振幅限 (整體之構造） 圖。昭係圖t不ί t明之實施例1 <SRAM之主要，分之構造 個Λ ’記憶體單元陣歹似在位元線方 和所選擇之位元線對連接早元陣觸分割，減少 元線對之寄生電容，因單元讨之個數’減少位 供給各方塊各自不同之〆 力。 方塊Χ<〇>~ Χ<η—丨> 之列彳#條列位址信號。即，供給第0 歹J位址信號，供給第！方塊χ<η>〜
2075-5898-PF(Nl).ptd 第6頁 j226640
X„„<2n ~1 >之列位址信號。在圖1 器Gl〇和gii 。 只代表性表示字線驅動 在各字線連接m個記憶體單元Μ。 在各方塊，設置m個局部位元線對ΒΤ<0>、 中-始ΒΤ<Π1 ―1〉、BTC<m 一卜。各記憶體單元Μ和其 Τ —對位7C線對連接。 Τ 〃 共同的供給各方塊行位址γ<〇>〜丫“—丨〉。 一藉著將其中一個行位址設為「Η」位準，選擇一對位 元線對。所選擇之位元線對經由傳輸閘τ丨〇〜τ丨3和局 料線對DATA、DATAC連接。 虛擬行DC產生係局部感測放大器SA1<〇>之活化信號 局部感測啟動信號SE<0〉。 ° ~ 通用虛擬行HDC產生控制通用字線hwd<0>、 HWDci〉、…之活化，而且控制通用感測放大器HSA之活化 之通用感測啟動信號HSE。 (局部感測放大器S A 1之構造） 2表示本實施例之局部感測放大器s A1之構造。局部 測放大器SA1 <0>係和第〇個方塊對應的設置之局部感測^ 大器。在總稱全部之局部感測放大器SA1<0>、SA1<1>、 時，記為局部感測放大器S A 1。對於局部位元線對、通$ I 字線也一樣，在總稱時，各自記為局部位元線對BT、 BTC、通用字線HWD。 局部感測放大器S A1 < 0 >之輸入端子和局部資料線對 DATA、DATAC連接。局部感測放大器SA1<0>之輸出端子和
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通用位元線對ΗΒΤ、HBTC連接。 當局部感測啟動信號SE<〇>a「L 電晶體P20及P21變成導通。因而，^位準時，P通道MOS 定局部資料線DATA之電位，在資料貝=保持節點D2〇設 資料線DATAC之電位。 ’、持即點D21設定局部 當局部感測啟動信號SE<0>變虑ΓΗ M0S電晶體Ν20變成導通。因而，將 ^，時’ Ν通道 之電位放大，使得一方變成·、/一科方=^^ 當通用字線HWD<0>變成「Η」位準時，Ν通道M〇s電晶 體N21及N22變成導通。因@，資料保持節點D2〇之電位由 通用位元線HBT驅動，資料保持節點D21之電位由通用位元 線HBTC驅動。於是，局部感測放大器SA1<〇>作為將局部資 料線對DATA、DATAC之電位差放大之感測放大器動作，而、 且也進行作向通用位元線對HBT、HBTC輸出按照所持之資 料之電位之作為記憶體單元之動作。 、 當通用字線HWD<0>變成「L」位準時，N通道M0S電晶 體N21及N22變成不導通。因而，依據資料保持節點D2〇之 電位之通用位元線HBT之驅動停止，依據資料保持節點d2 1
之電位之通用位元線HBTC之驅動停止。 (通用感測放大器HSA之構造） 圖3係表示本實施例之通用感測放大器HSA之構造圖。 參照圖3，在通用位元線對HBT、HBTC間發生充分之電位差 後，將來自通用虛擬行HDC之通用感測啟動信號HSE設為 「H」位準。因而，因N通道M0S電晶體N30變成導通、p通
2075-5898-PF(Nl).ptd 第8頁 1226640 五、發明說明（5) 道M0S電晶體P30及P31變成不導通，資料保持節點!)30及 D31之其中一方之電位變成VDD，另一方之電位變成(；ND。 通用感測啟動信號HSE和下一時鐘信號CLK之上升緣一 起變成「L」位準，但是用由2個NAND閘G30及G31構成之閃 鎖電路保持資料保持節點D3 0及D 3 1之電位。 (讀出動作） 其次，參照圖4所示之時序圖說明資料讀出動作。
首先，在時鐘信號C L K為「L」位準之期間及用延遲電 路DLY令時鐘信號CLK延遲了既定時間之時鐘信號CLK1為 「L」位準之期間，如以下所示進行預充電處理。 當時鐘信號C L K為「L」位準時，將全部之局部位元線 對BT、BTC設為「H」位準。 在虛擬行DC，當時鐘信號CLK為「L」位準時，p通道 M0S電晶體P1 〇變成導通，因而，將虛擬位元線DBT設為 「Η」位準。利用反相器g 1 4將該虛擬位元線dbt之電位 「Η」位準反相後，將局部感測啟動信號§£<〇>設為「[」 位準。 又，在通用虛擬行HDC，當時鐘信號CLK為「L」位準 時，Ρ通道M0S電晶體Ρ13變成導通，因而，將通用虛擬位 元線HDBT設為「Η」位準。利用反相器G18將該通用虛擬位 元線HDBT之電位「η」位準反相後，將通用感測啟動信號 HSE<0>設為「l」位準。 又’當時鐘信號CLK為「L」位準時，ρ通道M0S電晶體 P11及P12變成導通。因而，將通用位元線對HBT、HBTC設
2075-589S-PF(Nl).ptd 第9頁 1226640 五、發明說明（6) 為「Η」位準。 又，在局部感測放大器SA1〈〇> ,當局部感測啟動信號 SE<0>為「L·」位準時，p通道M〇s電晶體p2〇及p21變成導 通，N通道M0S電晶體N20變成不導通。因而，供給放大&閂 鎖電路LAT20之資料保持節點!)2〇局部資料線])ATA之電位， 供給給放大&閃鎖電路LAT20之資料保持節點D21局部資料 線DATAC之電位。 、 又’在通用感測放大器HAS，當通用感測啟動信號HSE 為「L」位準時，P通道m〇s電晶體P3〇及P31變成導通，n通 道M0S電晶體N30變成不導通。p通道M〇s電晶體p3〇及p3 1變_ 成導通時’向資料保持節點j) 3 〇、D 3 1傳送通用位元線對 ’ ^ HBT、HBTC之電位。 其次’在時刻tO，時鐘信號CLK上升至「H」位準時， 開始進行讀出處理。 即，外部位址和時鐘信號CLK之上升緣（如圖4之（1 )所 示）同步的變成有效，在經過位址解碼所需之時間後，經 由全部之方塊選擇一個記憶體單元Μ。在以下，說明選擇 了第0方塊之由列位址信號χ<〇>及行位址信號γ<0>特定之 記憶體皁元Μ之情況。 列位址信號Χ< 0 >變成「Η」位準時，利用字線驅動器胃^ G1 0在時刻11將字線WD< 0 >設為「Η」位準（如圖4之（2)所 示）。因而，向各自連接之位元線對輸出和字線仰<〇>連接 之全部之記憶體單元Μ之資料。因而，和各記憶體單元連 接之位元線對之中之一方之位元線之電位變成比VDD低。
2075-5898-PF(Nl).ptd 第 10 頁 1226640 五、發明說明（7) 接著，因方塊選擇信號BS<0>變成「H」位準及行選擇 信號變成「H」位準，向局部資料線對DATA、DATAC傳送局 部位元線對BT<0>、BTC<0>之電位。 而，在虛擬行DC，字線WD<0>變成「H」位準時，N通 道M0S電晶體N10變成導通，因而，將虛擬位元線dbt設為 「L」位準。因將該N通道M0S電晶體N10之驅動力設為比記 憶體單元内之N通道M0S電晶體之驅動力大，虛擬位元線 DBT之電位下降速度比局部位元線ΒΤ或BTC之電位下降速度 南速。 反相器G14將該虛擬位元線DBT之電位「L」位準反相 後，在時刻t2，將局部感測啟動信號SE<0>設為「Η」位準 (如圖4之（3)所示）。 在此，決定Ν通道M0S電晶體Ν10 (及Ν11 )之大小，當係 局部感測放大器SA1〈0>之輸入信號之局部資料線對DATA、 DATAC之電位差變成充分大時（一般2〇〇mv〜300mv)〈局部 感測啟動信號S E < 0 >活化成「η」位準。 利用反相器G1 5將該局部感測啟動信號se<0>反相後， 傳給子線驅動器G 1 0、G 11等。因而，全部之字線變成非
選擇狀態，位元線之電位之降低停止。即，來自記憶體單 7C Μ之電流不流動。 在局部感測放大器SA1<0>，局部感測啟動信號SE<〇〉 變成「Η」位準時，p通道電晶體P20及P21變成不導 通，Ν通道M0S電晶體Ν20變成導通。因而，將資料保持節 點D20及D21之電位差放大，資料保持節點D2〇及〇21之電位
第11頁 1226640 五、發明說明（8) 之中之一方變成VDD，另一方變成GND。 自局部感測啟動信號SE<〇>之上升緣經用延遲電路儿丫 規定之固定時間後，通用字線驅動器G1 6變成活化。通用 字線驅動器G16在時刻t3將通用字線HWD〈0>驅動至「H」位 準（如圖4之（4)所示）。在此，設置延遲電路DLY係為了令 使通用字線HWD<0>變成活化之時刻延遲。即，如後述所 示，通用字線HWD<0>變成活化時，因局部感測放大器 SA1<0>向通用位元線對驅動保持之資料，係為了使得在局 部感測放大器SA 1 <0>將保持之資料充分放大後，向通用位 元線對HBT、HBTC驅動該資料。 又，於是隨著令通用字線HWD<0>變成活化之時刻延 遲，通用感測放大器HAS之動作也需要令延遲。因而，供 給用以將和該通用感測放大器H a s之動作相關之通用虛擬 行HDC及通用位元線對HBT、HBTC預充電之p通道M0S電晶體 P13、P11以及P12用延遲電路DLY令時鐘信號CLK延遲後之 時鐘信號CLK1。 接著，在局部感測放大器SAl<〇>，通用字線HWD<0>變 成「H」位準時，N通道M0S電晶體N21及N22變成導通。因 而’向通用位元線對Η B T驅動資料保持節點j) 2 〇之電位，向 通用位元線對Η B T C驅動資料保持節點j) 2 1之電位。 在通用虛擬行HDC，通用字線HWD<〇>變成「Η」位準， Ν通道M0S電晶體ΝΗ10變成導通，因而，將通用虛擬位元線 HDBT设為「L」位準。利用反相器g 1 8將該通用虛擬位元 線HDBT之「L」位準之電位反相後，在時刻u，將通用感
2075-5898-PF(Nl).ptd 第12頁 1226640 五、發明說明（9) 測啟動信號H S E設為「Η」位準（如圖4之（5 )所示）。 因將該Ν通道M0S電晶體ΝΗ10之驅動力設為比局部感測 放大器SA1<0>之驅動力大，通用虛擬位元線hdbt之電位下 降速度比通用位元線HBT或H BTC之電位下降速度高速。在 此，局部感測放大器S A1 < 0〉之驅動力係，在圖2，自ν通道 Μ 0 S電晶體N 2 1經由N通道Μ 0 S電晶體N 2 5流向N通道Μ 0 S電晶 體Ν20之電流量，或自Ν通道M0S電晶體Ν22經由Ν通道M0S電 晶體Ν26流向Ν通道M0S電晶體Ν20之電流量。
在通用感測放大器HAS，通用感測啟動信號HSE變成 「H」位準時，p通道M0S電晶體P30及P31變成不導通，N 通道M0S電晶體N30變成導通。P通道M0S電晶體P30及P31變 成不導通時，通用位元線對HBT、HBTC和資料保持節點D30 及D31分離。N通道M0S電晶體N30變成導通時，將資料保持 節點D3 0及D3 1之電位差放大，資料保持節點])3〇 之電 位之一方變成VDD ’另一方變成GND。用由NAND閘G30及G31 構成之閃鎖保持該資料保持節點D3 〇及!)3 1之電位，自端子 D0UT向外部輸出。 利用反相器G 1 9將該通用感測啟動信號HSE反相後，向 通用字線驅動器G16、G17等傳送。因而，全部之通用字線 HWD變成非選擇狀態。結果，因局部感測放大器SA1<〇>停胃^ 止通用位元線對HBT、HBTC之驅動，通用位元線對HBT、 HBTC之電位停止降低。將該停止之時序設為通用位元線對 HBT、HBTC之其中之一變成乂⑽_ α之時刻（α =20〇11^〜30〇11^)。藉著調整通用虛擬行111)(：内之^通道^1〇8電
2075-5898-PF(Nl).ptd 第13頁 1226640 五、發明說明（10) 晶體NH1 0及NH11之之驅動力調整該時刻。 依據以上將通用位元線對HBT、HBTC之電位振幅限制 為部分擺幅。因而，自局部感測放大器S A1不流出電流。 即，在通用位元線對HBT、HBTC之電位差達到VDD之前，停 止局部感測放大器SA1 <0 >對通用位元線對HBT、HBTC之驅 動，而且使通用感測放大器HSA變成活化。 接著，在時刻t5，時鐘信號CLK變成「L」位準時，在 虛擬行DC，將虛擬位元線DBT設為「Η」位準，因而，局部 感測啟動信號SE <0 >設為「L」位準。 又，令時鐘信號CLK延遲後之時鐘信號CLK1變成「L」4 位準時，在通用虛擬行HDC，將通用虛擬位元線HDBT設為 「Η」位準，因而，將通用感測啟動信號HSE設為r l」位 準。 (和以往之SRAM之比較） 其次，比較在本實施例之SRAM和背景技術之SRAM。圖_ 5表示背景技術之SRAM之構造。圖1所示之SRAM和圖5所示 之背景技術之SRAM之相異點如以下所示。在圖1所示之 SRAM，包括通用位元線對HBT、HBTC，替代在背景技術之 SRAM之通用資料線HD ΑΤΑ，包括局部感測放大器SA1，替代 局部感測放大器SA0，包括在背景技術之SRAM所沒有之通f 用感測放大器HAS及通用虛擬行HDC。 圖6表示背景技術之局部感測放大器SA〇<〇>之構造。
在局部感測放大器SA0<0>，局部感測啟動信號SE<0>變成 「H」位準時，p通道M〇s電晶體p2〇及P21變成不導通，N
2075-5898-PF(Nl).ptd 1226640 五、發明說明（11) — 通道M0S電晶體N2〇變成導通。因而，將資料保持節點D2〇 及D21之間之電位差放大，一方之電位變成VDD，另一方之 電位變成GND。 在輸出用緩衝器DR2 0 0，方塊選擇信號BS<〇>變成 「H」位準時，p通道M〇s電晶體p2〇3及n通道M0S電晶體 N201變成導通。因此，當資料保持節點D2〇之電位為「η」 位準時’ Ν通道M〇S電晶體Ν2 02變成導通，通用資料線 HDATA之電位變成「L」位準。而，當資料保持節點D2Q2 電位為「L·」位準時，通用資料線HDATA之電位變成「H 位準。 」 於是’相對於背景技術之通用資料線HDATa之電位滿 擺幅，若依據本實施例之SRAM，因將通用位元線對HBT、 Η B T C之電位振幅限制為部分擺幅，可減少耗電力。 此外，在本實施例之SRAM，藉著由局部資料線對 DATA、DATAC、字線WD、虛擬行DC以及局部感測放大器SA1 構成之局部記憶電路和由通用位元線對HBT、jjBTC、通用 字線HWD、通用虛擬行HDC以及通用感測放大器Has構成之 通用記憶電路進行一樣之動作，可階層性的讀出來自記憶 體單元之資料。在本實施例，說明了 2階層之構造，但是 可擴張至3階層以上之構造。例如，在設為3階層之情況，‘ 按照2階段分割記憶體單元陣列。即，首先將記憶體單元 陣列分割成大方塊，再將大方塊分割成小方塊。然後，可 設置多個和小方塊對應之通用記憶電路，設置一個和大方 塊對應之通用記憶電路。 _
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五、發明說明（12) 實施例2 本實施例係有關於在實施例1之SRAM追加了寫Λ 之SRAM 。 x力铯 (整體之構造） 圖7係表示本發明之實施例2之SRAM之主要部分< 圖。在圖7，只表示為了向第〇方塊寫入所需之電路之構造 造。圖7所示之SRAM係在圖1所示之SRAM追加通用寫入構 器HDR1和局部寫入驅動器DR〇及DR1。說明這些追如驅動 元件。 < 構成 (通用寫入驅動器HDR1) 圖8表示本發明之實施例2之通用寫入驅動器肋以之 造。通用寫入驅動器HDR1輸入寫入指示信號WE、延遲時梦 信號CLK1以及寫入資料Din。自外部輸入寫入指示信號里 WE，在指示寫入之情況變成「η」位準。 °〜 只當寫入指示信號W Ε為「Η」位準而且延遲時鐘信號 CLK1為「Η」位準時，通用寫入信號WE1變成「Η」位準。b 又，此時，P通道M0S電晶體P61及P63變成導通，N通道_ 電晶體N61及N63變成導通。 e曰=，t寫入資料為「H」位準之情況，N通道_ 電晶細2及P通道M0S電晶體P64變成 HBT之資料變成「L」位準，通用位 緣對 道MOS電晶體P62及N通道MOS電晶體N64變成導通^ /位通
1226640 五、發明說明（13) 元線對HBT之資料變成「η」位準，通用位元線對HBTC之資 料變成「L」位準。 在寫入指示信號WE為「L」位準或延遲時鐘信號CLK1 為「L」位準時，對寫入驅動器心以之通用位元線對⑽丁、 HBTC之輸出變成高阻抗。 (局部寫入驅動器DR0、DR1 ) 圖9表示本實施例之局部寫入驅動器DR〇之構造。局部 寫入驅動器DR0輸入通用寫入信號WEi、方塊選擇信號 BS\〇>以及通用位元線對HBT之資料，向局部資料線^^輸
出資料。自外部輸入方塊選擇信號BS<〇>，在選擇方塊〇之 情況，變成「Η」位準。 當通用寫入信號WEI =「Η」位準、而且方塊選擇信號 BS<0>=「Η」位準時，^〇閘71之輸出變成「L」位準，ρ 通道M0S電晶體Ρ71及Ν通道M0S電晶體Ν71變成導通。 、 此時，在通用位元線對ΗΒΤ之資料為rH」位準之情 况:Ν通道M0S電晶體Ν72變成導通，局部資料線dATA之資 料變成「L」位準。而，在通用位元線對ΗβΤ之資料為 「L」位準之情況，p通道M〇s電晶體p72變成導通，局部資 料線DATA之資料變成「η」位準。 或方塊選擇信號 器DR0之局部資料線 述之局部寫入驅動 部寫入驅動器DR1，
當通用寫入信號WEI =「L」位準、 BS<0>=「L」位準時，對局部寫入驅動 對DATA、DATAC之輸出變成高阻抗。 局部寫入驅動器DR1之構造因和上 器DR0之構造一樣，省略圖示。利用局
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五、發明說明（14) 當通用寫入信號WE 1=「H」位準、而且方塊選擇信號 BS〈0>=「H」位準時，在通用位元線對HBTC之資料為「jj 位準之情況，局部資料線DATAC之資料變成「L」位準。 而’在通用位元線對Η B T C之資料為「L」位準之情況，局 部資料線DATAC之資料變成「Η」位準。 照這樣做，局部資料線對DATA、DATAC所驅動之資 料，藉著選擇局部字線WD和局部位元線對BT、BTC，將資 料寫入目的地之記憶體單元。
如以上所示，若依據本實施例之SRAM，不僅讀出動 作，寫入動作也可階層化的進行。 此外，在本實施例，和一個方塊對應的包括局部寫入 驅動器DR0及DR1，但是將局部寫入驅動器DR〇及DR1之2個 看成一個局部寫入驅動器也可。 實施例3 本實施例係有關於使得不需要在實施例2使用之用以 控制寫入動作之寫入信號WE1 2SRAM。 (整體之構造） 圖10表示本發明之實施例3之SRAM之主要部分之構 造。在圖10 ’只表示為了向第〇方塊寫入所需之電路之構f 造。在本SRAM ’和圖7所示之實施例2之SRAM之相異點如以 下所不。即’本實施例之SRAM包括通用寫入驅動器HDR2， 替代通用寫入驅動器HDR1，包括一個局部寫入驅動器 DR2，替代2個局部寫入驅動器DR0及DR1。以下說明這些構
1226640 五、發明說明（15) 成元件。 (通用寫入驅動器HDR2之構造） 圖1 1表不本實施例之通用寫入驅動器HDR2之構造。通 =、=動器HDR2輸入寫入指示信號Μ、延遲時鐘信號 CLK1以及寫入資料Din。 ΓΜΙΜ ί 寫人指示信號^為「Η」位準而且延遲時鐘信號 4 M·’、、、.」位準時’ P通道M0S電晶體P61、P63變成導 =宙通道M0S電晶體N61、N63以及N64變成導通。因而，
通，位^對HBK之資料變成「L」位準。於是，在本實 特徵為當依據通用寫入信號WE1收到寫入指示
t , Χ； ,ί - V f Ν ^ ^MOS r;；os 雷曰舻從上、、兹文 L」位準之情況，ρ通道mos ::體P62變成導通，通用位元線對 位準。因而，向通用位元線對_貝=成 此外，在寫入指示信號”為Γϊ動，入貝枓Din。广 號CLK1為「Lj位準之情況妬：準或延遲時鐘5 元線對HBT、HBTC之輸出變成==驅動器_之通用位 (局部寫入驅動器DR 2之構造） 局1 C ^ I 士:R2^列之s局部寫入驅動器⑽2之構造。在 局口P寫入驅動态DR2輸入通用/一 擇f π®办-兀線HBT上之資料、方塊選 擇k波BS<〇>以及通用位凡線對ΗΒΊχ之資料。
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1226640 五、發明說明（16) 只當方塊選擇信號BS<0>為「H」位準，而且通用位元 線對HBTC為「L」位準時，P通道M0S電晶體P102及P104和N 通道M0S電晶體N102及N104變成導通。 此時，在通用位元線對HBT之資料為「H」位準之情 況’ N通道M0S電晶體N103及P通道M0S電晶體P101變成導 通。因而，局部資料線DATA之資料變成「L」位準，局部 資料線DATAC之資料變成「η」位準。 而，在通用位元線對ΗΒΤ之資料為「L」位準之情況， Ρ通道M0S電晶體Ρ1 〇3及Ν通道M0S電晶體Ν101變成導通。因 而，局部資料線DATA之資料變成「Η」位準，局部資料線 DATAC之資料變成「l」位準。 此外，方塊選擇信號83<0>為「L」位準或通用位元線 HBTC為「Η」位準時，對局部寫入驅動器DR2之局部資料線 對DATA、DATAC之輸出變成高阻抗。 (關於和讀出動作之關係） 如以上所示，局部寫入驅動器將通用位元線HBTC 用於f入控制。可是，在讀出時，可能將該通用位元線 HBTC設為「L」位準。局部寫入驅動器DR2在像這樣因資料 =讀出而通用位元線HBTC變成「L」位準之情況，需要使 得不會錯誤的指示寫入。這可如以下所示實現。 第一，如在實施例1之說明所示，在讀出時，通用位 兀線對HBT、HBTC不滿擺幅。即，將通用位元線mc之電 :二=限制為20 0mV〜 30 0 mV。因此，預先將局部寫入驅動 态 之輪入用反相器1 04之臨限值設為比200mV低。因
1226640 五、發明說明（17) 而，在讀出時將通用位元線HBTC設為「L」位準，也因其 電位位於200 mV〜300 mV，輸入用反相器104輸出「L」位 準。而，在寫入時，將通用位元線HBTC設為表示寫入指示 之「L」位準時，輸入用反相器1〇4輸出「Η」位準。因 而，局部寫入驅動器DR2因資料之讀出而通用位元線HBTC 變成「L」位準，也不會將其受理為寫入指示。 第二，在讀出時，通用位元線HBTC為「L」位準時， 通用位元線對HBT係「Η」位準。通用位元線對HBT、HBTC 之電位變成這種值，係自記憶體單元Μ讀出資料，局部資 料線DATA變成「Η」位準、局部資料線DATAC變成rL」位 準之結果。 在此情況，利用局部寫入驅動器DR2，按照通用位元 線HBTC為「L」位準，將局部資料線^以驅動至「L」位 準，=局部資料線DATAC驅動至「H」位準。因而，就向記 憶體單tcM寫入資料，但是記憶體單元M内之資料不變。 如以上所示，若依據本實施例之SRAM，藉著利用通用 位兀線傳送寫入指示，可刪除寫入信號WE1之 縮小電路之面積，可降低耗 現蜾 了感測放大器和寫入驅動器之
實施例4 本實施例係有關於合併 SRAM 〇 (整體之構造） 圖1 3係表示本發明之實施例4之SRAM之主要部分之構
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五、發明說明（18) 造圖。在圖13 ’只表示為了向第〇方塊寫入所需之電路之 構造。在本SRAM，和圖7所示之實施例2 iSRAM之相異點如 以下所示。即，本實施例之SRAM包括一個具有寫入功能之 局部感測放大器SA2，替代局部感測放大器SA1和2個局部 寫入驅動器DR0及DR1。以下，說明這些構成元件。 ° (具有寫入功能之局部感測放大器S a 2之構造） 圖1 4表示本實施例之具有寫入功能之局部感測放大器 SA2<0>之構造。本具有寫入功能之局部感測放大器SA2<〇〉 在圖2所示之局部感測放大器sA1 <〇 >追加傳輸閘tg 1 2 〇及
TG121。依據控制信號QN及QP控制這些傳輸閘T(ji20及 TG121。利用NAND閘G122及反相器G123依照通用寫入信號 WE1及方塊選擇信號BS<0>產生控制信號⑽及QP。 ° 只當通用寫入信號飩1為「Η」位準，而且方塊選擇信 號BS<0>為「Η」位準時，控制信號QN變成「Η」位準 ° 制L號0?變成「L」位準。在此情況，傳輸閘μ 1 20及 TG121變成導通，結果通用位元線對Ηβτ、ΗΒΚ和局部 線對DATA、DATAC連接。 料 〇而’在通用寫入信號WE1為「L」位準，或方塊選擇 號BS<0>為「L」位準時，控制信號⑽變成「L」位準，
制信號QP變成「H J位準。在此情況，傳輸閑TG120及】 TG121變成不導通，結果通用位元線對Ηβτ、H]gT 料線對DATA、DATAC不連接。 P 分成讀出時和寫入時說明本具有寫入功能之 放大器SA2<0>之動作。 级 1226640 五、發明說明（19) (讀出動作） 在讀出動作時，因通用寫入信號WE 輸閘TG120及TG121變成：道、3 m L」位半傅 HBT、謝C和局部資料線對_、DATAC不ί Π情 況’具有寫入功能之局部心則放大器s Α 2〈 〇 >和圖f所此/之 局部感測放大器SAl<〇> 一樣的動作。 (寫入動作） 在寫入動作時，因通用寫入信號WE1係「H」位準，在 方塊選擇信號BS<0>係ΓΗ」位準之情況，傳輸閘TGl2〇及 TG121變成導通。因而，通用位元線對HBT、hbtc和局部資 料線對DATA、DATAC連接。 因通用位元線對HBT、HBTC利用寫入驅動器〇1^輸出 應寫入之資料’該資料經由導通狀態之傳輸閘T g 1 2 〇、 TG1 21傳給局部資料線對DATA、DATAC。
如以上所示，在本實施例，只是在局部感測放大器增 加2個傳輸閘TG120、TG121、NAND閘G122以及反相器 G1 2 3，使得局部感測放大器也兼具局部寫入驅動器之功 能，和如實施例2所示包括單獨之局部寫入驅動器之情況 相比，可減少元件數。結果，可縮小電路之面積，而且可 減少耗電力。 (實施例5) 在本實施例，係有關於不使用傳輸閘的驅動局部資料 線對DATA、DATAC之SRAM。在實施例4，具有寫入功能之局
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五、發明說明（20) 部感測放大器SA2經由傳輸問驅動局部資料線對Data、 DATAC。可是，因傳輸間之之驅動力弱，當局部資 DATA、DATAC之寄生電容大時’無法將局部資料線對琢 DATA、DATAC之電位設為充分低。結果，益本^ 、0木，無法向記憶體箪 元寫入資料。在本實施例，解決這種問題。 (整體之構造） 圖1 5係表示本發明之實施例5之卯脯之主要部分之構 造圖。在圖15 ’只表示為了向第0方塊寫入所需之電路之 構造。在本SRAM，和圖13所示之實施例4之別^之相異點 如以下所示。即，本實施例之SRAM包括替代具有寫入功’能 之局部感測放大器SA2之別的具有寫入功能之局部感測放 大器S A 3。 (具有寫入功能之局部感測放大器SA 3之構造） 圖1 6表示本發明之實施例5之具有寫入功能之局部感 測放=器SA3<0>之構造。圖16之具有寫入功能之局部感測 放大器SA3<0>和圖14所示之具有寫入功能之局部感測放大 器SA2<0>不同，通用位元線對HBT、肋代和局部資料線對 DATA、DATAC不直接連接。又，在局部資料線對mta、 DATAC和放大&閂鎖電路LAT20内之資料保持節點D2〇、D21 之間追加N通道M0S電晶體N131及N132，並追加OI^1G13〇、f AND 閘G131 以及〇R 閘G132。 入時說明本具有寫入功能之局部感測 为成項出時和寫 放大l§SA3<0>之動作 (讀出動作）
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1226640 發明說明（21) 在讀出動作時，如以下所示，且 測放大器SA3〈0>和圖2所示之具有宜、寫入功能之局部感 大器SA 1 <0> —樣的動作。 .’、、入功能之局部感測放 在讀出動作時 輸閘TG131輸出「L N1 32變成不導通。 係 位準。因❿，N通道贿電晶體Nl3 傳 及 在局部感測啟動信號SE<〇>為r T y 、 道M0S電晶體P20及P21變成導通园而」立準之期間，P通 …厦之電位設於資二將：資料線對
其次，局部感測啟動信號SE<0>變成「位 通道M0S電晶體P20及P21變成不導捅。v mAn 山「ττ 艾取个导通。又，因OR閘G132輸 出Η」位準，N通道M0S電晶體N20變成導通。因而， =保持節點D20、D21之電位差放大，資料保持節點D2〇及 D21之電位之一方變成VDD，另一方變成gnd。 其次，通用字線HWD<0>變成「H」位準時，因〇R閘 G132輸出「η」位準，n通道M〇s電晶體Ν2ι及N22變成導 通。因而，向通用位元線對HBT、HBTC傳送資料保持節點 D20及D21之電位。
(寫入動作） 寫入動作時，因通用寫入信號W E1係「Η」位準，在方 塊選擇信號BS<〇>係「Η」位準之情況，因0R閘G132輸出 「H」位準，N通道M0S電晶體N21及N22變成導通。因而， 將被設定了寫入資料之通用位元線對HBT、HBTC之電位設 於資料保持節點D20、D21。又，此時，因0R閘G132輸出
1226640 五、發明說明（22) 因而，將寫 「H」位準，N通道M0S電晶體N20也變成導通 入資料取入放大&閂鎖電路LAT 20。 此外，在此時，因AND閘G131輸出「H」位準，N通道 MOS電晶體N1 31及N 132變成導通。因而，依照放大&閂鎖電 路LAT20所取入之寫入資料，局部資料線對data、DATAC之 中之一方之局部資料線放電，電位降至GND為止。
在此，因局部資料線對DATA、DATAC和放大&閃鎖電路 LAT20經由N通道M0S電晶體（N131、N132)連接，可將一方 之局部資料線之電位降至GND為止。在使用P通道M0S電晶 體替代N通道MOS電晶體之情況，局部資料線之電位只能降 至P通道MOS電晶體之臨限值電壓vthp為止。 如以上所示’在預充電期間，可將充電至VDD之局部 資料線對DATA、DATAC之中一方之局部資料線之電位降至 GND為止。 元 如以上所示，若依據本實施例之SRAM，因將在通用位 元線對HBT、HBTC所設定之寫入資料取入放大&閂鎖電路 LAT20，依照該所取入之寫入資料，經由連接放大&閂鎖電 路LAT20和局部資料線對DATA、DATAC之N通道MOS電晶體 N131及N132驅動局部資料線對DATA、DATAC，係局部位元 線BT、BTC之寄生電容大之情況也可將資料寫入記憶體單 實施例6 本實施例係有關於在寫入時將通用位元線對之電壓振
第26頁 1226640 五、發明說明（23) 〜 幅限制為部分擺幅之SRAM。在♦ 通用位元線對HBT、HBTC之一/ & ··、入、將 之電位設為GND。 方之電位設為VDD，將另一方 在寫入時，像這樣通用你- 擺幅時’有耗電力變大而且1 70線對HBT、帅代之電位滿 即，在寫入動作時，和:u下所不誤寫入之情況。 接之字線變成活化，對和 為寫入對象之記憶體單元連
之位元線對設定寫入資料。:，入對象之記憶體單元連接 寫入對象以外之多個記憶體:是，在變成活化之字線連接 入對象之記憶體單元一g的:元，這些記憶體單元也和寫 稱為虛擬選擇狀態。 支成可寫入之選擇狀態。將其 而，在別的配線層進扞 部位元線BT、BTC之配線^用位元線對HBT、HBTC和局 在這些配線間形成寄生電容些配線配置成平行。結果， 元線之電位變化大之情况谷向經由該寄生電容，在通用位 化。將其稱為電容耦合\ ，向局部位元線傳播該電位變 由於這種電容耦合， 向和虛擬選擇單元連接之位-立疋線對之電位滿擺幅時， 而，對虛擬選擇單元誤 ％線對傳播該電位變化。因 將通用位元線<電位振幅設為^實^列，藉**寫入時 入，而且降低耗電力。 為°卩〃刀擺幅，防止這種誤寫 (整體之構造） ^ 圖1 7係表示本發明杏 第0方塊寫入所需之電路之
2075-5898-PF(Nl).ptd 造圖。在圖17，只表；：6:SRAM之主要部分之構 1226640 五、發明說明（24) 構造。在本SRAM，和圖1 5所示之實施例5之SRAM之相異點 如以下所示。即，本實施例之SRAM包括替代通用寫入驅動 器HDR1之通用寫入驅動器HDR3，包括替代具有寫入功能之 局部感測放大器S A 3之別的具有寫入功能之局部感測放大 器SA4。以下說明這些構成元件。
圖18表示本實施例之通用寫入驅動器HDR3之構造。本 通用寫入驅動器HDR3之電路構造和圖8所示之實施例2之通 用寫入驅動器HDR1的一樣。其相異點係，將供給本實施例 之通用寫入驅動器HDR3之2種電位之中之一方之電位設為 替代GND之VP。 電位V P係比電位G N D高之電位。若使得通用位元線之 寫入時之電位降低和讀出時之電位降低一樣，只要將電位 VP設為比VDD低約200〜300mV之值即可。該電位VP自SRAM之 外部供給也可，在SRAM之内部產生也可。 (具有寫入功能之局部感測放大器SA4 ) 圖1 9表示本實施例之具有寫入功能之局部感測放大器 SA4<0>之構造。本具有寫入功能之局部感測放大器sa4<0> 和圖16所示實施例5之局部感測放大器SA3<0>之相異點如 以下所示。在本實施例之具有寫入功能之局部感測放大器 SA4<0〉，追加p通道MOS電晶體P150及P151，並追加局部寫 入驅動器DR1 50及DR151。又，刪除N通道MOS電晶體N131及 N132，追加NAND閘G152、反相器G151及G155、延遲電路 DLY2 以及AND 閘G150。 (局部寫入驅動器DR150、DR151)
IHH 2075-5898-PF(Nl).ptd 第28頁 1226640 五、發明說明（25) 圖20表示本實施例之局部寫入驅動器DRl5〇之構造。 在局部寫入驅動器DR150自端子IN輸入資料保持節點=〇° 電位’自端子C輸入AND閘G131之輸出電位。 只當通用寫入信號WE1為「H」位準，而且方塊 號BS<0>為「H」位準時，aND閘G131之輸出變成「Η Ό 準，Ρ通道MOS電晶體PHI 通道M0S電晶體Nui變^ 通。此時，若資料保持節點D20之電位係r Η ::資料_輸出「L」位準；若資料保持節點D2〇之電： 係L」位準，向局部資料線DAta輸出「jj位準
動：=寫=?器，51之構造和上述之局部寫入驅 為。「H〆盘構 R 4略圖不。當通用寫入信號WE1
為H」位準，而且方塊選擇信號BS<〇〉g「H 若資料保持節點D2 1之電位係「η」位準， 動器DR 151向局部資料線對DATAc輸出「L 二·驅
保持節點D21之電位係「L」位準，利用局二寫二驅：二： 151向局部資料線對DATAC輸出「H」位準。R C其本實施例之SRM之讀㈣作和寫人動作。 SA4mr在具有寫入功能之局部感測放大器 出Λ 1號WE1係「L」位準，屬問⑴以 ^ VnandV^ = 及？151料成^導兩H」位準，P通道M0S電晶體P150 及P151艾成不導通。又，AND閘以“輪 HWD<0>相同之邏輯。 出和通用子線
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因而’本實施例之讀出動作和在實施例5之讀出動作 相同。 (寫入動作） 在寫入動作時，在通用寫入驅動器HDR3，按昭穹入眘 將通用位元線對謝、隱之—方之電位驅^貝 DD ’將另一方之電位驅動至Vp。 丄在具有寫入功能之局部感測放大器SA4<0>，因通用寫 ^偽唬WE1係「η」位準，在方塊選擇信號BS<〇>係「H」位 >「之隋况因AND閘G131輸出「H」位準、NAND閘G152輸出
L」位準，P通道MOS電晶體P150及P151變成導通。因 =’向資料保持節點D20傳送通用位元線對HBT之電位，向 貢料保持節點D21傳送通用位元線對HBTC之電位。 p 在此，因資料保持節點D20及D21和通用位元線對經由 P通道MOS電晶體（P150、P151)連接，可不損失VDD和”之 電位的向資料保持節點D20及D21傳送。
在此，在使用N通道MOS電晶體替代p通道M〇s電晶體之 隋况，在將N通道MOS電晶體之臨限值電壓設為Vthn時，向 資料保持節點D20及D21只傳送最大至VDd _Vthn為止之電 位。因此，資料保持節點D20及D21之其中一個節點之電位 ;™—vthn，另一方之節點之電位變成vp//此之電^ 叹為VP> VDD—vthn時，在資料保持節點D20&D21無法正 確的設定寫入資料。藉著使用P通道MOS電晶體，可避免這 種問題。 Ρ通道MOS電晶體Ρ150及Ρ151變成導通狀態後，在經過
2075-5898.PF(Nl).ptd 第30頁 1226640 五、發明說明（27) 用延遲電路DLY2規定之固定時間後，0R閘G132輸出「H」 位準。因而，N通道M0S電晶體N20變成導通，反相器G155 輸出「L」位準，NAND閘G152輸出「Η」位準。NAND閘G152 輸出「Η」位準時，Ρ通道M0S電晶體Ρ150及Ρ151變成不導 通0 Ν通道M0S電晶體Ν20變成導通時，放大&閃鎖電路
LAT20之資料保持節點D20及D21之一方之電位變成VDD，另 一方之電位變成GND。可是，因ρ通道m〇S電晶體Ρ150及 Ρ151不導通，不向通用位元線對HBT、HBTC輸出該資料保 持節點D 2 0及D 2 1之電位。 又，此時，因在局部寫入驅動器別15()及卯151之端子 C輸入「Η」位準，向局部資料線對D ΑΤΑ驅動資料保持節點 D20之資料，向局部資料線對DATAC驅動資料保持節點D2i' 於是，具有寫入功能之局部感測放大器 接受部分擺幅之局部資料線針之雷# 田# 在項出％ 貝τ寸綠對之電位，用放大& LAT20放大至滿擺幅為止後，向；s田^ 一& Π鎖電路 /宜入眭，目^L 向通用位兀線對輸出。
在寫s八有寫入功能之局部感測放大SA4接典 部分擺幅之通用位元線對< φ ^ ^ ^人态bA4接X LAT2 0放大至滿擺幅為止對之電位後’用放大&閃鎖電路 如以上所示，若依據本實施 在寫入時，也因將通用位& % ，不僅讀出時， 少耗電力，而且可防之電位設為部分擺幅，可減
2075-5898-PF(Nl).ptd 第31冑 1226640 五、發明說明（28) 實施例7 本實施例係有關於將局部記憶電路和通用記憶電路之 處理時序分開之SRAM。 在實施例1 ,在具有寫入功能之局部感測放大器 SA1<0> ’對通用位元線對之資料傳送需要在時鐘信號CLK 為「Η」位準之期間完了。因為，時鐘信號CLK變成「L」 位準時，局部感測啟動信號SE<〇>變成「[」位準，將局部 感測放大器SA1<0>之資料保持節點1)2〇及⑽^預充電。 在預充電之前’為了局部感測放大器SAl<〇>向通用位 兀線對HBT、HBTC傳送資料，使通用字線HWD<〇>活化成 「Η」位準之時刻必須在時鐘信號CLK為「H」位準之期 間。 在提高時鐘頻率之情況，該通用字線HWD<〇>變成活化 之時刻也需要提早，因而，需要縮短決定使通用字線 HWD〈0>變成活化之時刻之延遲電路DLY之延遲時間。可 是，延遲電路DLY之延遲時間縮短時，通用感測放大器 HAS、通用虛擬行HDC之處理無法完了。因而，無法提高時 鐘頻率。 又，在實施例1，說明了為了自記憶體單元M讀出資 料，由下層之局部記憶電路（局部感測放大器、局部資料_ 線對、虛擬行DC、字線）和上層之通用記憶電路（通用感測 放大器、通用位元線對、通用虛擬行、通用字線）構成之2 階層之構造，但是也可使得以3階層、4階層進行。在像這 樣令階層數增加之情況，上層之記憶電路決定速率。即， 1226640 五、發明說明（29) --- ^定時鐘頻率，使得在上層之記憶電路可完成處理。在本 實施例，解決這種問題。 (整體之構造） 圖21係表示本發明之實施例7之別―之主要部分之構 造圖。在本SRAM，和圖1所示實施例i iSRAM之相異點如以 下所示。即，本實施例之SRAM自外部供給獨立之時鐘信號 CLK2，替代供給用延遲電路Dly令時鐘信號CLK延遲既定時 間後之時鐘信號CLK1。本時鐘信號CLK2之頻率和時鐘信號 C L K1 一樣。
向通用虛擬行HDC、通用字線驅動器G16、G17、通用 位元線對HBT、HBTC之預充電用之p通道m〇S電晶體PI 1及 P12傳送時鐘信號CLK2。這些收到時鐘信號CLK2之構成元 件按照時鐘信號CLK2之時序處理。 又，本實施例之SRAM包括局部感測放大器SA5，替代 局部感測放大器SA 1。以下，說明這些構成元件。 (局部感測放大S A 5 ) 圖22表示本實施例之具有寫入功能之局部感測放大器 SA5〈0>之構造。
本局部感測放大器S A 5 < 0 >，在圖2所示實施例1之 SA1<0>追加閂鎖電路LAT180和N通道M0S電晶體 N180〜N183 。 說明本局部感測放大器SA5<0>之讀出時之動作。 (讀出動作） 至局部感測啟動信號SE<0>之上升緣為止，除了通用
2075-5898-PF(Nl).ptd 第33頁 1226640 五、發明說明（30) 虛擬行HDC和P通道MOS電晶體PI 1及P12之動作以外，和實 施例1的相同。 在通用虛擬行HDC，在時鐘信號CLK2為「L」位準時， P通道MOS電晶體pi 3變成導通。因而，將通用虛擬位元線 HDBT設為「H」位準。利用反相器G 18將該通用虛擬位元 線H D B T之電位「η」位準反相，將通用感測啟動信號η $ e設 為「L」位準。
又在日守在里化號CLK2為「Lj位準時，ρ通道電晶 肢P11及P12 1成導通。因而，將通用位元線對hbt、hbtc 設為「Η」位準。 在局部感測放大器SA5<0>，按照時鐘信號cu，卩通 M0S電晶體P20及P21變成導通，向資料保持節點D2〇傳送 部資料線DATA之電位，向資料保持節點D21傳送 線DATAC之電位。 其次，局部感測啟動信號SE<〇>上升時，p通道M〇s 晶體P20及P21變成不導通，N通道M〇s電晶體N2〇、Nm 及N183變成不導通，資料保持節點D2〇及D21和局部資料 對DATA、DATAC分開。又，n通道m〇s電晶體N20變成導通、 時’資料保持節點D20或D21之一方之電位變成VDD，另—
方之電位變成GND。 在此’設資料保持節點!)2〇之電位為〇1)，即變成 「H」位準，N通道_電晶體“81變成導通。因而，將『」 鎖電路LAT180之資料保持節點〇181設為「L」位準，將 料保持節點D180設為ΓΗ」位準。於是，纟閃鎖電路
1226640 五、發明說明（31) LAT180保持局部資料線對DATA、DATAC之資料。在閂鎖電 路LAT180暫時保持資料後，時鐘信號CLK變成rL」位準， 因而，局部感測啟動信號SE<0>變成「L」位準，資料也不 會消失。因此，如實施例！所示，使通用字線HWD<〇>上升 之時刻未限定為局部感測啟動信號SE<〇>為「H」位準之期 間，即，時鐘信號CLK為「Η」位準之期間。
時鐘信號CLK2變成「Η」位準時，通用字線驅動器G16 將通用字線HWD<〇>驅動至「Η」位準。因而，在局部感測 放大器SA5<0>，N通道M0S電晶體N21及N22變成導通，按照 資料保持節點D1 80及D181之電位，將通用位元線對HBT、 HBTC之一方放電至gnd。 又，在通用虛擬行HDC，通用字線HWD<0>變成「H」位 準時，N通道MOS電晶體N10變成導通，利用反相器G18，通 用感測啟動信號HSE變成「H」位準。 以後之動作和實施例1 一樣。
如以上所示，若依據本實施例之SRAM，因局部感測放 大器SA5包括閃鎖電路LAT180，而且局部記憶電路和通用 ό己憶電路按照不同之時鐘信號動作，可防止在通用記憶電 路之處理未完了。又，也不必為了通用記憶電路之處理可 完了而將時鐘頻率設為低速。
此外’將時鐘信號CLK2設為和時鐘信號CLK反相也 可。在此情況，可令局砵記憶電路在時鐘信號CLK之「Η」 位準之期間動作，令通用記憶電路在時鐘信號CLK之r L 位準之期間動作。 J
1226640 五、發明說明（32) 又，在設為3階層以上之構造之情況，將各階層之時 鐘之相位設為將下階之階層之時鐘之相位偏移的也可。在 此情況，可自下階之階層之記憶電路依次對自記憶體單元 所讀出之資料進行管路式處理。因可對各階層之記憶電路 之處理時間指派一個週期，不會來不及處理。於是，藉著 各階層之記憶電路依照各階層用之時鐘信號動作，可容易 的實現3階層以上之構造。
詳細說明了本發明，但這只是舉例表示，不是限定， 本發明之精神和範圍只受到附加之申請專利範圍限定，將 明白的理解之。
2075-5898-PF(Nl).ptd 第36頁 1226640 圖式簡單說明 圖1係表示本發明之實施例1之S RAM之主要部分之構造 圖。 圖2係表示本發明之實施例1之局部感測放大器s A1之 構造圖。 圖3係表示本發明之實施例1之通用感測放大器hsA之 構造圖。 圖4係用以說明本發明之實施例1之SRAM之資料之讀出 動作之時序圖。 圖 圖5係表 圖6係表 圖7係表 示以往之SRAM之構造圖。 示以往之局部感測放大器S A 0之構造圖。 示本發明之實施例2之SRAM之主要部分之構造
圖8係表示本發明之實施例2之通用寫入驅動器HDR 1之 構造圖。 圖9係表示本發明之實施例2之局部寫入驅動器DR〇之 構造圖。 圖1 〇係表示本發明之實施例3之SRAM之主要部分之構 造圖。
圖11係表示本發明之實施例3之通用寫入驅動器HDR2 之構造圖。 圖12係表示本發明之實施例3之局部寫入驅動器DR2之 構造圖。 圖1 3係表示本發明之實施例4之別錢之主要部分之 造圖。
2075-5898-PF(Nl).ptd 第37頁 1226640 圖式簡單說明 圖1 4係表示本發明之實施例4之具有寫入功能之局部 感測放大器SA2之構造圖。 圖1 5係表示本發明之實施例5之SRAM之主要部分之構 造圖。 圖1 6係表示本發明之實施例5之具有寫入功能之局部 感測放大器SA3之構造圖。 圖1 7係表示本發明之實施例6之SRAM之主要部分之構 造圖。 圖1 8係表示本發明之實施例6之局部寫入驅動器DR 3之 構造圖。 圖1 9係表示本發明之實施例6之具有寫入功能之局部 感測放大器SA4之構造圖。 圖2 0係表示本發明之實施例6之局部寫入驅動器DR 1 5 0 之構造圖。 圖21係表示本發明之實施例7之SRAM之主要部分之構 造圖。 圖2 2係表示本發明之實施例7之具有寫入功能之局部 感測放大器SA5之構造圖。 符號說明 Χ〈0>〜Χ<η — 1> 第0方塊、 X<n>〜X〈2n — 1〉第1方塊 G 1 0、G1 1字線驅動器、 BT<0> 、 BTC<0> 、ΒΤ〈πι — 1> 、BTC〈m — 1> 局部位
2075-5898-PF(Nl).ptd 第38頁 1226640 圖式簡單說明 元線對、 址 Υ<0> 〜Y<m—1> 行位 T10〜T13傳輸閘、 MA 記憶體單元陣列、 Μ 記憶體單元、 WD 字線、 HWD通用字線、 BT、BTC局部位元線、 HBT、HBTC通用位元線、 DATA、DATAC局部資料線、 DBT虛擬位元線、 H D B T通用虛擬位元線、 SA0、SA1、SA2、SA3、SA4、SA5 局部感測放大器 HSA通用感測放大器、 HDR1、HDR2、HDR3通用寫入驅動器、 DR0、DR1、DR150、DR1 51局部寫入驅動器、 DR200輸出用緩衝器、 DLY、DLY2 延遲電路、 DC虛擬行、 HDC通用虛擬行、 G1 0、G1 1字線驅動器、 G 1 6、G1 7 通用字線驅動器、 P21、P25、P26、P30 P63、P64 > P101、P102、 P1 0、PI 1、PI 2、PI 3、P20、 P31、P35、P36、P61、P62
2075-5898-PF(Nl).ptd 第39頁 1226640 圖式簡單說明 P103、P104、P150、P151、P161、P 1 62、P202、P2 03 P 通 道MOS電晶體、 NH10 、NH11 、N10 、N11 、N20 、N21 、 N22 、 N25 、 N26 、 N30 、N35 、N36 、N61 、 N62 、N63 、N64 、N101 、 N102 、N103 、N104 、N131 、N132 、N161 、N162 、N180 、 N181、N182、N183、N201、N202 N 通道MOS 電晶體、 T10、T11、T12、T13、TG120、TG121 傳輸閘、 LAT2 0、LAT3 0 放大&閂鎖電路、 LAT180 閃鎖電路、 61 、63 、G30 、G31 、G101 、G122 、G152 NAND 閘、 62 、102 、103 、104 、161 、181 、182 、201 、202 、 G14、G15、G18、G19、G123、G151、G155 反相器、 G131 、 G150 AND 閘、 G130 、 G132 OR 閘 °
2075-5898-PF(Nl).ptd 第40頁
Claims (1)
1226640 六、申請專利範圍 感 出資料 互 放大器 控 前，令 信號線 感測放 2. 還包括 寫入資 利 驅動器 上 連接之 且按照 下 層之寫 3. 還包括 寫入資 利 入驅動 一種半 測放大 補信號 ;以及 制電路 和該互 之驅動 大器變 如申請 寫入驅 料； 用該互 和上層 層之寫 下層之 既定之 層之寫 入指示 如申請 寫入驅 料； 用該互 器； 導體記憶元件，包括·· 器群’階層性的構成，用以自記憶體單元讀 線群’連接下層之感測放大器和上層之残測 ’在互補信號線間之電位差達到電源電壓之 補信號線連接之下層之感測放大器對該互補 停止，而且令和該互補信號線連接之 成活化。 增之 專利範圍第1項之半導體記憶元件，其中， 動器群，階層性的構成，用以向記憶體單元 補信號線及寫入指示信號線連接下 之寫入驅動器； 馬入 入驅動器在活化時向和該上層之寫入驅 互補信號線輪出寫入資料和其反相資料，^ 邏輯值驅動下層之寫入指示信號線； 2驅動器在和該下層之寫入驅動器連接之上 k號線為該既定之邏輯值時 專利範圍第、之半導體記憶元#化盆中， 動器群，階層性的構成，用以向記憶體單元 補信號線連接下層之寫人驅動H和上層 < 胃
2075-5898-PF(Nl).ptd 第41頁 1226640 六、申請專利範圍 上層之寫 連接之下層之 而且按照該下 變動之範圍以 下層之寫 位時變成活化 4. 如申請 該下層之寫入 元件； 該邏輯元 變動之範圍時 邏輯值。 5. 如申請 該感測放大器 於上層之互補 在資料之 6. 如申請 該感測放大器 取入電路 互補信號線之 N通道M0S 器連接之下層 在資料之 7. 如申請 專利範圍 群所含之 信號線和 寫入時， 專利範圍 群所含之 ，取入和 電位；及 電晶體， 之互補信 寫入時， 專利範圍 入驅動器在活化時向和該上層之寫入驅動器 互補信號線之一方之信號線輸出寫入資料， 層之互補信號線之另一方之信號線在讀出時 外之既定之電位驅動該另一方之信號線； 入驅動器在該另一方之信號線為該既定之電 〇 專利範圍第3項之半導體記憶元件，其中， 驅動器包括和該另一方之信號線連接之邏輯 件在該另一方之信號線之電位位於在讀出時 輸出第一邏輯值，在該範圍以外時輸出第二 第1項之半導體記憶元件，其中， 既定之感測放大器具有傳輸閘，設 下層之互補信號線之間； 該傳輸閘變成導通。 第1項之半導體記憶元件，其中， 既定之感測放大器包括： 該既定之感測放大器連接之上層之 設於該電路和與該既定之感測放大 號線之間； 該N通道M0S電晶體變成導通。 第1項之半導體記憶元件，其中，
2075-5898-PF(Nl).ptd 第42頁 1226640 ____ 六、申請專利範圍 在資料之寫入時，按照比電源電壓小之振幅驅動既定之互 補信號線； 和該既定之互補信號線連接之下層之感測放大器包 括： 放大電路，將該既定之互補信號線之電位放大；及 P通道M0S電晶體，設於該放大電路和該既定之互補信 號線之間； 在資料之寫入時，該p通道M〇s電晶體變成導通，將該 既定之互補信號線之電位取入該放大電路後，該p通道Μ 0 S 電晶體變成不導通，而且按照電源電壓之邏輯振幅將用該 放大電路所取入之該電位放大後，依照該放大後之電位驅 動和該既定之互補信號線連接之下層之感測放大器所連接 之下層之互補信號線。 8 ·如申請專利範圍第1項之半導體記憶元件，其中， 遠感測放大器群所含之既定之感測放大器包括： 放大電路，和下層之互補信號線連接；及 閂鎖電路，和該放大電路連接，而且和上層之互補作 號線連接； ° ~ 忒放大電路在依照第一時鐘信號之時序取入該下層之 互補信號線之電位後，將該所取入之電位放大，向該閃鎖% 電路輸出該放大後之電位； 4閂鎖電路在依照和第一時鐘信號不同之第二時鐘信 ?，時序’按照閂鎖之該放大後之電位驅動該上層之互補
第43頁 1226640 六、申請專利範圍 9 ·如申請專利範圍第8項之半導體記憶元件，其中， 在依照第二時鐘信號之時序將和該既定之感測放大器連接 之上層之互補信號線預充電； 比該既定之感測放大器上層之感測放大器在依照第二 時鐘信號之時序變成活化。
2075-5898-PF(Nl).ptd 第44頁
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