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JPH0729373A - 半導体記憶装置 - Google Patents

半導体記憶装置

Info

Publication number
JPH0729373A
JPH0729373A JP5168983A JP16898393A JPH0729373A JP H0729373 A JPH0729373 A JP H0729373A JP 5168983 A JP5168983 A JP 5168983A JP 16898393 A JP16898393 A JP 16898393A JP H0729373 A JPH0729373 A JP H0729373A
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JP
Japan
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write
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data
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Withdrawn
Application number
JP5168983A
Other languages
English (en)
Inventor
Akihiko Hirose
愛彦 広瀬
Shigeki Obayashi
茂樹 大林
Setsu Kondo
攝 近藤
Takashi Hayasaka
隆 早坂
Yoshiyuki Fujino
良幸 藤野
Masayuki Iketani
正之 池谷
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Mitsubishi Electric Corp
Original Assignee
Mitsubishi Electric Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Mitsubishi Electric Corp filed Critical Mitsubishi Electric Corp
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Priority to US08/271,691 priority patent/US5544105A/en
Publication of JPH0729373A publication Critical patent/JPH0729373A/ja
Priority to US08/402,221 priority patent/US5515326A/en
Priority to US08/402,212 priority patent/US5506805A/en
Priority to US08/402,218 priority patent/US5491655A/en
Priority to US08/526,247 priority patent/US5629900A/en
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Abstract

(57)【要約】 【目的】 ライトリカバリー時間マージンの拡大された
ＳＲＡＭを提供する。 【構成】 遅延回路２５０は、内部書込制御信号を所定
時間遅延させてグローバルライトドライバへ与える。グ
ローバルライトドライバはこの遅延回路からの遅延書込
制御信号に応答してイネーブルされて入力バッファ（２
４５）からの内部書込データに従ってグローバルライト
データバス（ＧＷＤ，／ＧＷＤ）を駆動する。ブロック
ライトドライバ（ＢＷＤ）は内部書込制御信号とブロッ
ク選択信号に応答してイネーブルされ、グローバルライ
トデータバス上のデータに従ってローカル書込データバ
ス（ＬＷＤ，／ＬＷＤ）をドライブする。書込ゲートＷ
Ｇは列選択信号に応答してビット線（ｂｉｔ，／ｂｉ
ｔ）をローカル書込データバスへ接続する。遅延回路２
５０により所定期間ブロックライトドライバの出力がロ
ーレベルに設定されるため、ビット線のプリチャージ電
位が低下し、データ書込時におけるビット線の電位振幅
を小さくする。

Description

【発明の詳細な説明】
【０００１】
【産業上の利用分野】この発明は、ランダムなシーケン
スでデータの書込みおよび読出しが可能な半導体記憶装
置に関し、特に、バイポーラトランジスタと絶縁ゲート
型電界効果トランジスタ（ＭＯＳトランジスタ）とを構
成要素として含むＢｉＭＯＳ半導体記憶装置に関する。
より特定的には、この発明はＢｉＣＭＯＳ構成を有す
る、リフレッシュ動作を必要としないスタティック・ラ
ンダム・アクセス・メモリ（ＳＲＡＭ）に関する。
【０００２】
【従来の技術】スタティック・ランダム・アクセス・メ
モリ（以下、単にＳＲＡＭと称す）は、ＤＲＡＭ（ダイ
ナミック・ランダム・アクセス・メモリ）と異なりビッ
ト線をプリチャージするためのＲＡＳプリチャージ時間
およびアドレスマルチプレクスに起因するＲＡＳ−ＣＡ
Ｓ遅延時間を必要としないため、高速でアクセスするこ
とができる。また、ＳＲＡＭのメモリセルは、フリップ
フロップ構造を有しており、ＤＲＡＭのようなキャパシ
タを利用する構成と異なり、データの読出しは非破壊的
に行なわれるため、読出しデータをリストアする必要が
なくしたがってラッチ型センスアンプを用いる必要がな
いため、またＳＲＡＭはＤＲＡＭよりもそのアクセス時
間を短くすることができる。
【０００３】上述のようなＳＲＡＭの特性から、ＳＲＡ
Ｍは高速キャッシュメモリなどの高速動作性を要求され
る用途に広く用いられている。
【０００４】
【発明が解決しようとする課題】ＳＲＡＭはそのアクセ
ス時間が短いという特徴を有するものの、メモリセルが
フリップフロップを構成するための２個のトランジスタ
と、メモリセルデータをビット線に伝達するためのアク
セストランジスタと合計４個のトランジスタを必要と
し、またフリップフロップのラッチノードをプルアップ
するための抵抗要素（高抵抗負荷またはＴＦＴトランジ
スタなどの回路素子）を必要とするため、１個のトラン
ジスタと１個のキャパシタのみを構成要素とするＤＲＡ
Ｍメモリセルの構造と比べ、そのＳＲＡＭメモリセルの
占有面積は大きくなる。このため、ＳＲＡＭのビット単
価はＤＲＡＭのそれよりも高いという欠点を備えてい
た。
【０００５】しかしながら、近年ＳＲＡＭの高集積化技
術が進展し、大記憶容量の高集積化されたＳＲＡＭが種
々提案されている。これらのＳＲＡＭにおいては、高集
積化および安定動作ならびに高速動作のための構成が種
々用いられている。
【０００６】本発明の主要目的は、新規な構成で高速か
つ安定に動作する改良されたＳＲＡＭを提供することで
ある。
【０００７】ＳＲＡＭにおいては、データ読出しの高速
化を図るために、ビット線電位を電源電位Ｖｃｃレベル
にプルアップ（プリチャージ）する負荷回路が設けられ
る。このビット線負荷回路により、データ読出し時にお
けるビット線電位の振幅を小さくしてデータ読出しの高
速化を図る。
【０００８】ＳＲＡＭにおいては、ＤＲＡＭと異なりＲ
ＡＳプリチャージ期間は存在しない。したがって、イン
ターバルをおくことなく連続的にアクセスしてデータ読
出動作およびデータ書込動作を実行することができる。
データ書込時においては、書込ドライバにより選択ビッ
ト線対の一方のビット線電位がプリチャージレベルのＶ
ｃｃレベルから接地電位ＧＮＤレベルに放電される。こ
の書込動作完了後接地電位レベルに放電されたビット線
電位はビット線負荷回路により再び電源電位Ｖｃｃレベ
ルへ充電される。
【０００９】このデータ書込動作の後次いでデータ読出
動作が実行されたとき、ビット線電位が十分回復する前
にワード線が選択されると、この選択されたメモリセル
へのデータの誤書込みまたはデータ読出時間の遅れなど
が生じる（ビット線電位の読出データに対応する電位へ
の変化時間が長くなるため）。したがって、アクセス時
間を短くするためには、データ書込完了後は高速でビッ
ト線電位をプルアップする必要がある。このようなデー
タ書込動作完了後のビット線電位の回復という「ライト
・リカバリー」の問題の解決を図る構成の一例は、特開
平３−２９１８９号公報に開示されている。
【００１０】特開平３−２９１８９号公報では、データ
書込完了後、書込ドライバの出力を“Ｈ”にセットし、
書込完了後一定期間書込ドライバをビット線に接続状態
とし、このビット線のプリチャージをビット線負荷回路
と書込ドライバ両者を用いて行なう。しかしながら、ビ
ット線電位が電源電位Ｖｃｃレベルにまでプルアップさ
れるため、ビット線電位のイコライズに時間がかかり、
「ライト・リカバリー」が効率的に行なわれているとは
いえない。
【００１１】特開昭６３−２１１１９０号公報は、デー
タ読出用のセンスアンプ動作時ビット線負荷回路による
ビット線充電動作を禁止し、センスアンプ動作完了後ビ
ット線負荷回路によるビット線充電動作を開始してビッ
ト線プリチャージを行なう構成を示している。しかしな
がらこの先行技術においては、データ読出時におけるビ
ット線のプリチャージのみを取扱っており、「ライト・
リカバリー」の問題は何ら考慮していない。
【００１２】特開平２−９１８８６号公報は、ビット線
プリチャージ用のビット線負荷回路をバイポーラトラン
ジスタと絶縁ゲート型電界効果トランジスタ（以下、単
にＭＯＳトランジスタと称す）で構成することによりビ
ット線プリチャージの高速化を図る構成を示す。しかし
ながらこの先行技術においても、ビット線は電源電位Ｖ
ｃｃレベルにまでプリチャージされるため、高速アクセ
スの達成という観点からは不十分である。
【００１３】それゆえ、この発明の１つの特定的な目的
は、「ライト・リカバリー」のマージンを十分に大きく
することのできる構成を提供することである。
【００１４】また、ＳＲＡＭにおいては、データ読出し
のためのセンスアンプとしては、定電流源を利用する差
動増幅型センスアンプが用いられる。この差動増幅型セ
ンスアンプを用いることにより、ビット線の微小電位差
を高速でビット線電位に影響を及ぼすことなく読出す。
通常、ＳＲＡＭのメモリセルアレイはブロック分割され
ており、選択されたブロックに対応して設けられたセン
スアンプの出力が内部データバスに伝達される。この場
合、通常、センスアンプの出力はエミッタフォロアトラ
ンジスタを介して内部データバスへ伝達される。エミッ
タフォロアトランジスタはそのエミッタが内部データバ
スに共通に接続されている。このような構成の一例は、
特開平３−６６０９５号公報に示されている。
【００１５】この先行技術においては、非選択センスア
ンプに対して設けられたエミッタフォロアトランジスタ
のベース−エミッタ間を逆バイアス状態にするクランプ
回路を設けることによりエミッタ・カップルド・ロジッ
クにおける“Ｌ”データの内部データバスへの伝達を保
証することを図る。この先行技術文献は、“Ｌ”データ
の確実な読出しを行なうことのみを意図しており、その
センス動作の高速化については何ら考慮していない。
【００１６】したがって、本発明の他の特定的な目的
は、高速でデータの読出しを行なうことのできる構成を
提供することである。
【００１７】また、ＳＲＡＭにおけるセンスアンプの差
動増幅段は定電流源を利用する。この定電流源として
は、基準電圧を制御電極（バイポーラトランジスタのベ
ースまたはＭＯＳトランジスタのコントロールゲート）
に受けるトランジスタ素子が用いられる。定電流源が供
給する電流により、差動増幅段の出力電圧レベルが決定
される。正確なデータ読出しのためには、この差動増幅
段の出力電圧レベルを正確な値に設定する必要がある。
このためには、定電流源が供給する電流は一定にする必
要がある。すなわち、定電流源発生のために用いられる
基準電圧は正確に予め定められた電圧レベルに設定する
必要がある。
【００１８】ＤＲＡＭにおいては、内部降圧電圧発生に
あたって、並列に配列された抵抗をレーザブローにする
ことにより内部降圧電圧をトリミングする構成が利用さ
れる（特開平４−１０２３００号公報参照）。しかしな
がら、この先行技術はＤＲＡＭに関連するものであり、
ＳＲＡＭのセンスアンプの定電流源への適用は何ら意図
しておらず、またこの基準電圧源が発生する基準電圧に
よりセンスアンプの差動増幅段が所望の動作特性を有し
ているか否かを外部で容易にモニタすることのできる構
成は何ら示していない。
【００１９】それゆえ、基準電流源に利用される基準電
圧を正確に所定の値に設定することができるとともに、
その基準電圧を外部で容易にモニタすることのできる構
成を提供することがこの発明のさらに他の特定的な目的
である。
【００２０】半導体記憶装置においては、低消費電力の
観点から、選択されたブロックのみが駆動されるブロッ
ク分割構成が採用される。１つのブロックは、複数のデ
ータ入出力ピン各々に対応する複数のＩＯブロックを含
む。ＳＲＡＭの高集積化および歩留りの観点からは、効
率的に不良メモリセルを救済することが要求される。不
良メモリセルを救済する方式の１つに、不良ビット線と
専用のスペアコラムとを置換する方式と異なり、単に列
デコーダ出力ノードの接続先をシフトさせる「シフトリ
ダンダンシー冗長回路」が知られている。
【００２１】しかしながら、一般に、「シフトリダンダ
ンシー冗長回路」の構成では、各ＩＯブロック独立に不
良メモリセルの救済が行なわれている。１つのメモリブ
ロックにおいてはしたがって、各ＩＯブロックに対応し
て「スペアコラム（冗長コラム）」が存在する。１つの
メモリブロックにおいて１つのＩＯブロックのみに不良
メモリセルが存在する場合、１つのメモリブロックにお
いては利用されない「スペアコラム」が存在することと
なり、「スペアコラム」の利用率が悪くまたメモリアレ
イの集積度が低下する。
【００２２】したがって、効率的に１つのメモリブロッ
クにおいて不良メモリセルを救済することのできるシフ
トリダンダンシー冗長回路を提供することがこの発明の
さらに他の特定的な目的である。
【００２３】また、さらに、一般にＳＲＡＭでは、出力
バッファの最終段である出力トランジスタがそれ自体で
充分な静電破壊耐量を有しているので、出力バッファに
は特別な保護回路が設けられていない。一般に、最近の
ＳＲＡＭはインターフェースはＴＴＬまたはＬＶＴＴＬ
とコンパチブルである。ＴＴＬレベルはＶＩＨ（入力ハ
イレベル）が２．２Ｖ、ＶＩＬ（入力ローレベル）が
０．８Ｖであり、ＶＯＨ（出力ハイレベル）が２．４Ｖ
でありまたＶＯＬ（出力ローレベル）が０．４Ｖであ
る。ＬＶＴＴＬレベルは ＶＩＨおよびＶＩＬがそれぞ
れ２．０Ｖおよび０．８Ｖであり、ＶＯＨおよびＶＯＬ
がそれぞれ２．４Ｖおよび０．４Ｖである。またＴＴＬ
レベルとＬＶＴＴＬレベルとでは、信号出力時における
電流量が異なる。
【００２４】ＳＲＡＭの動作電源電圧がＶｃｃが３．３
Ｖ、また外部処理装置としてのＣＰＵの動作電源電圧Ｖ
ｃｃが５Ｖのような２電源のシステムにおいては、この
外部処理装置であるＣＰＵの動作電源電圧によりＳＲＡ
Ｍの出力バッファの構成要素が破壊される可能性があ
る。ＣＭＯＳ構造の集積回路装置においては、入力バッ
ファに保護抵抗および保護ダイオードを設ける構成が知
られている（特開昭６０−２２４２５９号公報、特開昭
６３−３７６４６号公報および特開平３−９５５９号公
報参照）。しかしながら、ＢｉＭＯＳ ＳＲＡＭにおけ
る出力バッファに対しての異常電圧に対する保護回路に
ついての考察は何ら行なわれていない。
【００２５】したがって、信頼性の高い出力バッファを
備えたＢｉＭＯＳ ＳＲＡＭを提供することがこの発明
のさらに他の特定的な目的である。
【００２６】電源として電池を利用するバッテリ駆動シ
ステムにおいては、時間の経過ととに動作電源電圧Ｖｃ
ｃは変動する。また、メモリを多数組込んだコンピュー
タシステムにおいても偶発的に電源電圧が変動すること
がある。通常、入力バッファはＣＭＯＳインバータ構成
を備える。入力バッファの入力論理しきい値は電源電圧
Ｖｃｃのレベルに従って変化する。したがって、ある電
源電圧のレベルに対し、入力信号がローレベルからハイ
レベルへ立上がるときの入力バッファの応答時間（出力
信号のレベル確定に要する時間）と入力信号のハイレベ
ルからローレベルへ立下がるときの入力バッファの応答
時間とが等しくされても、動作電源電圧Ｖｃｃの変動に
従ってこの応答時間が異なってくることになり、正確な
動作を保証することができなくなるという問題が生じ
る。
【００２７】したがって、電源電圧に依存することのな
い入出力特性を有する入力バッファを提供することがこ
の発明のさらに他の特定的な目的である。
【００２８】
【課題を解決するための手段】請求項１にかかる半導体
記憶装置は、複数行複数列に配列された複数のメモリセ
ルを有するメモリセルアレイと、各列に対応して配置さ
れ、各々に対応の列のメモリセルが接続される各々が正
および補のビット線を有する複数のビット線対と、各ビ
ット線対に対応して設けられ、対応のビット線対の正お
よび補のビット線の電位を第１のレベルの所定電位に設
定するためのビット線負荷手段と、データ書込指示信号
に応答して、このデータ書込指示信号の発生から所定期
間の間のみ複数のビット線対の各ビット線の電位を第２
のレベルの方向へ変化させる電位変化手段とを備える。
【００２９】請求項２にかかる半導体記憶装置は、複数
行複数列に配列された複数のメモリセルを有するメモリ
セルアレイと、各列に対応して配置され、各々に対応の
列のメモリセルが接続される複数のビット線対と、各ビ
ット線対に対応して設けられ、対応のビット線対の各ビ
ット線を所定電位に設定するためのビット線負荷回路
と、内部書込データ線対と、各ビット線対に対応して設
けられ、列選択信号に応答して対応のビット線対を内部
書込データ線対へ接続するための書込ゲートと、書込指
示信号を所定期間遅延させるための遅延手段と、この遅
延手段の出力に応答して活性化され、書込データに対応
する第１の内部書込データを生成するための第１の書込
手段と、書込指示信号に応答して活性化され、第１の書
込手段の出力に従って内部書込データ線対を駆動する第
２の書込手段とを備える。
【００３０】請求項３にかかる半導体記憶装置は、複数
行複数列に配列される複数のメモリセルを有するメモリ
セルアレイと、各列に対応して配置され、各々に対応の
列のメモリセルが接続される複数のビット線対と、各ビ
ット線対に対応して設けられ、対応のビット線対の各ビ
ット線を所定電位に設定するためのビット線負荷回路と
を含む。このビット線負荷回路はバイポーラトランジス
タとＭＯＳトランジスタとを含む。
【００３１】請求項３にかかる半導体記憶装置はさら
に、内部書込データ線対と、各ビット線対に対応して設
けられ、対応のビット線対を列選択信号に応答して内部
書込データ線対へ接続するための書込ゲートと、書込指
示信号を所定期間遅延させる遅延手段と、この遅延手段
の出力に応答して活性化され、書込データに対応する第
１の内部書込データを生成して出力する第１の書込手段
と、この書込指示信号に応答して活性化され、第１の書
込手段の出力に従って内部書込データ線を駆動する第２
の書込手段と、書込指示信号の不活性化に応答してバイ
ポーラトランジスタを導通状態とするための第１の駆動
手段と、書込指示信号の不活性化を所定時間遅延するた
めの第２の遅延手段と、この第２の遅延手段の出力の不
活性化に応答としてＭＯＳトランジスタを導通状態とす
る第２の駆動手段とを含む。
【００３２】請求項４にかかる半導体記憶装置は、複数
行複数列に配列される複数のメモリセルを有するメモリ
セルアレイと、行アドレス信号をデコードするための行
デコード手段と、書込指示信号を所定時間遅延させるた
めの遅延手段と、遅延手段の活性状態の出力と行デコー
ド手段の活性状態の出力とに応答して第１の速度でワー
ド線駆動信号を活性状態へと駆動する第１の駆動手段
と、遅延手段の不活性状態の出力と行デコード手段の活
性状態の出力とに応答して第１の速度より速い第２の速
度でワード線駆動信号を活性状態へと駆動する第２の駆
動手段とを備える。
【００３３】請求項５にかかる半導体記憶装置は、複数
行複数列に配列される複数のメモリセルを有するメモリ
セルアレイと、複数の出力ノードを有し、与えられたア
ドレスをデコードし対応の出力ノードに活性状態の信号
を出力する行プリデコード手段と、書込指示信号を所定
時間遅延するための遅延手段と、行プリデコード手段の
出力ノード各々に対応して設けられ、遅延手段の活性状
態の出力と行プリデコード手段の対応の出力ノードの活
性状態の信号とに応答してその出力信号線を第１の速度
で活性状態へと駆動しかつ遅延手段の不活性状態の出力
と行プリデコード手段の対応の出力ノードの活性状態の
信号とに応答して対応の出力信号線を第１の速度よりも
速い第２の速度で駆動する複数の可変遅延手段と、これ
ら複数の可変遅延手段の出力信号線上の信号をデコード
してワード線駆動信号を発生するデコード手段とを備え
る。
【００３４】請求項６にかかる半導体記憶装置は、複数
行複数列に配列される複数のメモリセルを有するメモリ
セルアレイと、各列に対応して配置され、各々に対応の
列のメモリセルが接続される複数のビット線対と、相補
の信号線を含むリードデータバスと、各ビット線対に対
応して設けられかつリードデータバス線にエミッタフォ
ロア態様で接続されるバイポーラトランジスタと、各ビ
ット線対に対応して設けられ、列選択信号に応答して対
応のビット線対の電位を対応のパイポーラトランジスタ
のベースへ伝達する第１のスイッチング素子と、非選択
レベル電圧を伝達するための信号線と、各ビット線対に
対応して設けられ、列選択信号に応答して第１のスイッ
チング素子と相補的に導通状態となり、非選択レベル電
圧伝達線上の電圧を対応のバイポーラトランジスタのベ
ースへ伝達するための第２のスイッチング素子と、読出
動作時、選択ビット線のハイレベルの電位以上となりか
つ読出動作時以外の動作モード時には選択ビット線のロ
ーレベルの電位以下となる電圧を発生して非選択レベル
電圧伝達信号線へ伝達する手段とを備える。
【００３５】請求項７にかかる半導体記憶装置は、選択
されたメモリセルのデータが読出される互いに相補な第
１の内部リードデータバス線と、センスアンプ活性化信
号に応答して活性化され、第１の内部リードデータバス
線上の信号電位を差動的に増幅する差動増幅手段と、セ
ンスアンプ活性化信号に応答して、この差動増幅手段の
出力をエミッタフォロア態様で第２のデータバス線へ伝
達する出力バイポーラトランジスタと、非選択レベル電
圧を伝達するための信号線と、センスアンプ活性化信号
の不活性状態に応答して、この非選択レベル電圧伝達線
上の電圧を出力バイポーラトランジスタのベースへ伝達
する手段と、データ読出動作時、ワード線選択動作開始
の所定期間のみ第１の内部リードデータバスのハイレベ
ルの電位以上となる第１のレベルにありかつそれ以外の
期間は第１の内部リードデータバスのローレベル電位以
下となる第２のレベルにある電圧を発生して非選択レベ
ル電圧伝達線へ伝達する手段とを備える。
【００３６】請求項８にかかる半導体記憶装置は、各々
が行列状に配置される複数のメモリセルを有する複数の
メモリブロックを有するメモリセルアレイと、外部制御
信号に応答して、書込制御信号を発生する手段と、アド
レス信号に従って複数のメモリブロックから対応のメモ
リブロックを選択するためのブロック選択信号を発生す
るための手段と、複数のメモリブロック各々の近傍に対
応して設けられ、ブロック選択信号と書込制御信号とに
応答して対応のメモリブロックにおける書込動作を制御
するための信号を発生するブロック制御手段とを備え
る。
【００３７】請求項９にかかる半導体記憶装置は、各々
が行列状に配列される複数のメモリセルを有する複数の
メモリブロックを各々が有する第１および第２のメモリ
アレイを含む。このメモリブロックの各々は、上位バイ
トデータ格納領域と下位バイトデータ格納領域とを備え
る。
【００３８】請求項９にかかる半導体記憶装置は、第１
および第２のメモリアレイの外側中央部の一方側に配置
され、外部制御信号に応答して内部書込制御信号を生成
するための第１の制御信号発生手段と、第１および第２
のメモリアレイの外側中央部の他方側に第１の制御信号
発生手段と対向して配置され、外部制御信号に応答して
内部書込制御信号を生成する第２の制御信号発生手段
と、アドレス信号に従って複数のメモリブロックから対
応のメモリブロックを選択するブロック選択信号を発生
するための手段と、各メモリブロックの上位バイトデー
タ格納領域近傍に対応して設けられ、第１の制御信号発
生手段からの書込制御信号とブロック選択信号発生手段
からのブロック選択信号とに応答して対応のメモリブロ
ックの書込動作を制御するための信号を発生する第１の
ブロック書込制御手段と、各メモリブロックの下位バイ
トデータ格納領域近傍に対応して設けられ、第２の制御
信号発生手段からの書込制御信号とブロック選択信号発
生手段からのブロック選択信号とに応答して対応のメモ
リブロックの書込動作を制御するための信号を発生する
第２のブロック書込制御手段とを備える。
【００３９】請求項１０にかかる半導体記憶装置は、各
々が行列状に配列される複数のメモリセルを有する複数
のメモリブロックを含む。各メモリブロックは、互いに
異なるデータ入出力端子とデータの授受を行なう複数の
ＩＯブロックを有する。
【００４０】請求項１０にかかる半導体記憶装置はさら
に、複数のメモリブロック各々のＩＯブロックそれぞれ
において、各列に対応して配置されて各々に対応の列の
メモリセルが接続される複数のビット線対と、各ビット
線対に対応して設けられ、対応のビット線対を選択する
ための列選択信号を伝達する列選択信号伝達線と、アド
レス信号に従って、列選択信号を発生するための列デコ
ード手段を含む。この列デコード手段は、１つのメモリ
ブロックの各ＩＯブロックから１列ずつ選択するための
列選択信号を発生する。
【００４１】請求項１０にかかる半導体記憶装置はさら
に、列デコード手段の出力ノード各々に対応して設けら
れ、重複的に隣接する２つの列選択信号伝達線の一方へ
選択的に列選択信号を伝達するための複数の接続手段
と、１つのメモリブロックにおいて隣接する第１および
第２のＩＯブロックの第２のＩＯブロックの第１列のビ
ット線対に対して設けられ、第１のＩＯブロックの最終
列に対応するビット線対と第２のＩＯブロックの第１列
に対応するビット線対とに設けられた接続手段の出力に
応答して、第２のＩＯブロックの第１列のビット線対を
第１のＩＯブロックに対して設けられたデータバスに接
続するための第１の書込デートと、各メモリブロックに
おいて、第２のＩＯブロックの第１列に対応するビット
線対に対して設けられた接続手段の出力に応答して第２
のＩＯブロックの第１列に対応するビット線対を第２の
ＩＯブロックに対して設けられた内部データバスに接続
する第２の書込ゲートと、不活性状態の第１の書込ゲー
トを選択するための信号と不活性状態の第２の書込ゲー
トを選択するための信号とに応答して、第２のＩＯブロ
ックの第１列に対応するビット線対を所定電位に保持す
る手段と、各接続手段の接続対応を、列デコード手段の
出力ノードとメモリブロック内の各ビット線対を、不良
セルが存在するビット線対を除いて連続的に隣接するビ
ット線対へ接続するようにその接続態様を規定する手段
とを備える。
【００４２】請求項１１にかかる半導体記憶装置は、カ
レントミラー型配置を有し、外部信号を入力し、該入力
した外部信号に対応する信号を出力するカレントミラー
型入力バッファと、このカレントミラー型入力バッファ
の出力を増幅して内部信号を生成するバッファ手段とを
備える。
【００４３】請求項１２にかかる半導体記憶装置は、Ｃ
ＭＯＳ配置構成を有し、内部信号をバッファ処理して内
部信号を信号出力端子へ伝達するためのＣＭＯＳ出力バ
ッファと、データ出力端子とＣＭＯＳ出力バッファの出
力ノードとの間に設けられる保護抵抗素子と、出力ノー
ドと第１の電源電位供給ノードとの間に出力ノードから
順方向に接続されるバイポーラトランジスタからなる第
１のダイオード素子手段と、出力ノードと第２の電源電
位供給ノードとの間に出力ノードから逆方向に接続され
るバイポーラトランジスタからなる第２のダイオード素
子手段とを含む。
【００４４】請求項１３にかかる半導体記憶装置は、選
択されたメモリセルのデータを検知増幅するための差動
増幅型センスアンプを含む。この差動増幅型センスアン
プは定電流源を含む。
【００４５】請求項１３にかかる半導体記憶装置は、さ
らにこの定電流源を駆動するための基準電圧を発生する
基準電圧発生手段を含む。この基準電圧はトリミング可
能である。
【００４６】請求項１３にかかる半導体記憶装置はさら
に、差動増幅型センスアンプの定電流源の供給する電流
を利用する構成部分と同一構成を備え、基準電圧発生手
段の出力に従って動作するダミーセンス手段と、このダ
ミーセンス手段の出力を外部へ取出すためのモニタパッ
ドとを備える。
【００４７】
【作用】請求項１にかかる発明においては、電位変化手
段はデータ書込開始の所定期間ビット線の電位を第２の
レベル方向へ変化させる。したがって、データ書込時に
おけるビット線対の電位差が小さくなり、データ書込動
作完了後ビット線電位が等電位となるのに要する時間が
短くなり、ライトリカバリーのマージンが拡大する。請
求項２にかかる発明においては、第１の書込手段は書込
指示信号が活性状態となってから所定期間経過した後活
性状態となる。第２の書込手段は書込指示信号に応答し
て内部書込データ線を駆動する。したがって、内部書込
データ線は書込動作開始時においては不活性状態の第１
の書込手段の出力に従って第２の書込手段により駆動さ
れ、この電位レベルがともに所定電位から変化し、ビッ
ト線の電位を書込ゲートを介して所定電位から変化させ
る。これにより、第１の書込手段活性化によるデータ書
込時には、ビット線電位差が小さくなり、データ書込完
了後のビット線イコライズ（等電位化）に要する時間が
短くなり、ライトリカバリーのマージンが大きくなる。
【００４８】請求項３にかかる発明においては、データ
書込完了後ビット線負荷回路におけるＭＯＳトランジス
タを所定期間オフ状態としているため、バイポーラトラ
ンジスタのみによりビット線電位の回復が実行され、こ
れにより高速でビット線電位のイコライズが行なわれ、
ライトリカバリーのマージンが拡大する。
【００４９】請求項４にかかる発明においては、書込指
示信号が所定期間遅延されているため、書込指示信号の
不活性状態への移行が所定期間遅れる。したがって、デ
ータ書込動作から続いてデータ読出動作が行なわれる場
合には、ワード線駆動信号がこのデータ読出時第１の速
度で駆動されるため、ワード線立上がりタイミングが遅
くなり、ライトリカバリーのマージンをアクセス時間に
悪影響を及ぼすことなく拡大することができる。
【００５０】請求項５にかかる発明においては、遅延手
段により書込指示信号の不活性化への移行が所定時間遅
れる。したがって、プリデコーダが出力する信号はデー
タ書込動作からデータ読出動作への移行時においては、
書込指示信号が依然活性状態にあるため、この場合のデ
ータ読出動作時においてプリデコーダの出力信号が緩や
かに駆動されてワード線立上がりタイミングが遅くな
り、ライトリカバリーのマージンが拡大する。
【００５１】請求項６にかかる発明においては、読出動
作時における非選択レベル電圧は最も低い電圧レベルで
あり、書込動作時には最も高い電圧レベルであるため、
データ書込時確実にバイポーラトランジスタを介してハ
イレベルの電圧が伝達され、書込データがリードデータ
バスに伝達されるのが禁止されてリードデータバスの電
位変動を防止することができ、データ読出時におけるリ
ードデータバスの電位変化を高速化することができる。
【００５２】請求項７にかかる発明においては、センス
アンプの出力バイポーラのトランジスタのベース電位は
ワード線選択動作開始時には最も高い電位レベルであ
り、これによりワード線選択動作開始時第２のリードデ
ータバスの電位をイコライズする。これによりデータ読
出時における第２のリードデータバスの電位を高速で読
出データに対応した電位に変化させることが可能とな
り、読出動作が高速となる。
【００５３】請求項８にかかる発明においては、各メモ
リブロックにおいて初めて書込制御信号の論理がとられ
るため、書込制御信号の伝播遅延を最小とすることがで
き、書込動作を高速化することが可能となる。
【００５４】請求項９にかかる発明においては、メモリ
ブロックにおいて初めて書込制御信号の論理がとられる
ため、書込制御信号を高速でメモリブロックにまで伝達
することができ、下位バイトデータおよび上位バイトデ
ータの書込動作の高速化を実現することができ、結果と
してライトリカバリーのマージンが拡大される。
【００５５】請求項１０にかかる発明においては、第２
のＩＯブロックの第１列のビット線対は第１のまたは第
２の書込ゲートにより第１のＩＯブロックまたは第２の
ＩＯブロックに設けられたデータバスに接続されるた
め、１つのメモリブロックにおいて任意のＩＯブロック
の不良ビット線対を共通に設けられたスペアカラムを用
いて救済することができ、スペアカラムの利用効率の改
善およびメモリセルアレイの占有面積の低減を実現する
ことができる。
【００５６】請求項１１にかかる発明においては、信号
入力部にカレントミラー型入力バッファが用いられてい
るため、入力論理しきい値の電源電圧依存性を大幅に低
減することができ、安定に動作する半導体記憶装置が得
られる。
【００５７】請求項１２にかかる発明においては、ＣＭ
ＯＳ出力バッファの出力部にバイポーラトランジスタか
らなるクランプダイオードを設けているため、製造工程
を増加させることなく確実にクランプ動作を実行するク
ランプダイオードを実現することができ安定に動作する
信頼性の高い出力バッファが実現される。
【００５８】請求項１３にかかる発明においては、セン
スアンプの定電流源を駆動する基準電圧をトリミング可
能としかつダミーセンスアンプによりこの基準電圧をモ
ニタしているため、作成されたセンスアンプの特性に従
って基準電圧を設定することができ、所望の動作特性を
有するセンスアンプを実現することができる。
【００５９】
【実施例】
［ピン配置］図１はこの発明の一実施例である半導体記
憶装置のピン配置を示す図である。この半導体記憶装置
は、ＳＲＡＭであり、４４ピン、４００ｍｉｌのＳＯＪ
（シングル・アウトライン・Ｊリーディッド）パッケー
ジに収納される。
【００６０】ピン番号１ないし５、１９ないし２６、お
よび４２ないし４４のピン端子はアドレス信号入力端子
である。この半導体記憶装置（以下、単にＳＲＡＭと称
す）のワード構成に従ってどのアドレス入力ピン端子に
どのアドレス信号が与えられるかは異なる。本実施例に
おけるＳＲＡＭは、ワード構成として、×８／×９、お
よび×１６／×１９構成が可能である。
【００６１】ピン番号７ないし１０、１３ないし１７、
２８ないし３２および３５ないし３８のピン端子はデー
タ入出力端子ＤＱである。ＳＲＡＭのワード構成に従っ
て利用されるデータ入出力端子の位置および数は異な
る。
【００６２】パッケージ中央のピン番号１１および３３
のピン端子は電源電圧Ｖｃｃを受ける電源端子であり、
またピン番号１２および３４のピン端子は接地電位Ｖｓ
ｓを受ける接地端子である。データ入出力端子の間のパ
ッケージ中央部に電源ピン（Ｖｃｃピン端子およびＶｓ
ｓピン端子）を設ける配置は「センターパワーピン」配
置と呼ばれる。
【００６３】ピン番号６のピン端子へはＳＲＡＭを選択
状態とするためのチップセレクト信号／ＣＳが与えられ
る。ピン番号１８のピン端子へはデータ書込動作を指定
するライトイネーブル信号／ＷＥが与えられる。ピン番
号４１のピン端子へはデータ読出動作を指定するアウト
プットイネーブル信号／ＯＥが与えられる。
【００６４】ピン番号３９のピン端子へは、下位バイト
データへのアクセスを示す信号／ＬＢが与えられ、ピン
番号４０のピン端子へは上位バイトデータのアクセスを
示す信号／ＵＢが与えられる。信号／ＵＢおよび／ＬＢ
は、ＳＲＡＭが×１６または×１８構成のときに利用さ
れる。×１６構成のときビットＤＱ１〜ＤＱ８が下位バ
イトを構成し、ビットＤＱ９〜ＤＱ１６が上位バイトを
構成する。×１８構成のときには、データビットＤＱ１
〜ＤＱ９が下位バイトを構成し、ビットＤＱ１０〜ＤＱ
１８が上位バイトを構成する。
【００６５】［外部制御信号の論理］図２は、この発明
の一実施例であるＳＲＡＭの外部制御信号の論理を一覧
にして示す図である。図２に示すように、外部制御信号
／ＣＳ、／ＷＥ、／ＯＥ、／ＵＢおよび／ＬＢはローレ
ベル（“Ｌ”）のときに活性状態となる。チップセレク
ト信号／ＣＳがハイレベル（“Ｈ”）のとき、ＳＲＡＭ
は非選択状態となり、データ入出力端子ＤＱ１〜ＤＱ１
６（またはＤＱ１〜ＤＱ１８）はハイインピーダンス状
態となる。
【００６６】チップセレクト信号／ＣＳがローレベルの
とき、このＳＲＡＭは残りの外部制御信号の状態に従っ
た動作を実行する。ライトイネーブル信号／ＷＥがハイ
レベルでありかつアウトプットイネーブル信号／ＯＥが
ローレベルであれば、データ読出のためのリードサイク
ルが指定される。上位バイト、下位バイトおよび全バイ
トのいずれに対するデータ読出しが行なわれるかは信号
／ＬＢおよび／ＵＢの状態により決定される。信号／Ｌ
Ｂがローレベルであれば下位バイトデータのアクセスが
許可され、信号／ＵＢがローレベルであれば上位バイト
データに対するアクセスが許可される。
【００６７】ライトイネーブル信号／ＷＥがローレベル
であればデータ書込みを行なうライトサイクルが指定さ
れる。このときも、どのバイト領域へデータを書込むか
は信号／ＬＢおよび／ＵＢにより決定される。
【００６８】ライトイネーブル信号／ＷＥおよびアウト
プットイネーブル信号／ＯＥがともにハイレベルである
かまたは信号／ＬＢおよび／ＵＢがともにハイレベルの
場合には出力ディスエーブル状態となり、データ入出力
端子はすべてハイインピーダンス状態となる。
【００６９】［チップレイアウト］ ［電源／接地線レイアウト］図３はこの発明に従うＳＲ
ＡＭのチップ上の電源線および接地線の配置を示す図で
ある。図３において、チップ１は、その中央部にメモリ
アレイ２ａおよび２ｂを含む。メモリアレイ２ａはメモ
リブロック＃０〜＃１７を含み、メモリアレイ２ｂはメ
モリブロック＃１８〜＃３５を含む。メモリブロックの
間の斜線で示す領域は、メモリブロックからワード線を
選択するためのローカルデコーダである。このローカル
ローデコーダについては後に説明する。
【００７０】チップ１の長辺方向に沿った側端部にはパ
ッドが配置される。図３において、電源電位Ｖｃｃを受
けるパッドと接地電位Ｖｓｓを受けるパッドと、データ
入出力用パッドとを示す。またデータ入出力パッドの配
置はこのＳＲＡＭが×１８構成の場合の配置を示す。
【００７１】チップ１の一方側にはデータビットＤＱ１
０〜ＤＱ１８を入出力するためのパッドが配置され、デ
ータ入出力パッドＤＱ１４およびＤＱ１５の間に電源電
位Ｖｃｃを受ける電源パッドＶｃｃ１と接地電位Ｖｓｓ
を受ける接地パッドＶｓｓ１が配置される。チップ１の
他方側端部においてはデータ入出力パッドＤＱ１〜ＤＱ
９が配置され、またデータ入出力パッドＤＱ４およびＤ
Ｑ５の間に電源電位パッドＶｃｃ２および接地電位パッ
ドＶｓｓ２が配置される。電源パッドＶｃｃ１およびＶ
ｃｃ２ならびに接地パッドＶｓｓ１およびＶｓｓ２はと
もに、３つのパッドを含む。
【００７２】チップ１上の周辺に沿って、接地パッドＶ
ｓｓ２の中央のパッドに接続される接地線３が配接され
る。接地線３は、たとえば第１層アルミニウム配線層に
より形成される。この接地線３は内部回路に共通に利用
される。
【００７３】電源パッドＶｃｃ１の図の右側のパッド
に、チップ１の長辺方向に沿って図の右側方向に延びる
電源線４ａが接続され、電源パッドＶｃｃ１の左側のパ
ッドにチップ１の周辺に沿って図の左側方向に延びる電
源線４ｂが接続される。接地パッドＶｓｓ１の右側のパ
ッドに、また電源線４ａと平行に延びる接地線５ａが接
続され、接地パッドＶｓｓ１の左側のパッドには、電源
線４ｂと平行に延びる接地線５ｂが接続される。
【００７４】さらに、接地パッドＶｓｓ１の中央のパッ
ドには、接地線５ａおよび５ｂと平行に延びる接地線６
ａが配置される。また電源パッドＶｃｃ１の中央のパッ
ドにはメモリアレイ２ａおよび２ｂ周辺に沿ってこれら
アレイ２ａおよび２ｂを取囲むように配設される電源線
７が接続され、接地パッドＶｓｓ１の中央のパッドには
メモリアレイ２ａおよび２ｂを取囲むように配接される
接地線８が接続される。この電源線７および接地線８は
また電源パッドＶｃｃ２の中央のパッドおよび接地パッ
ドＶｓｓ２の中央のパッドにも接続される。
【００７５】電源線４ａおよび接地線５ａはメモリブロ
ック＃１８〜＃３５からデータビットＤＱ１０〜ＤＱ１
４を出力するデータ出力回路系に利用され、また電源線
４ｂおよび接地線５ｂはメモリブロック＃０〜＃１７か
らデータビットＤＱ１５〜ＤＱ１８を出力するための出
力回路系に用いられる。接地線６ａはメモリアレイ駆動
回路および制御回路により利用される。
【００７６】チップ１の他方側においては、また接地パ
ッドＶｓｓ２の右側のパッドに、また、チップ１の周辺
においてチップ長辺方向に沿って延びる接地線４ｃが接
続され、接地パッドＶｓｓ２の左側のパッドには、チッ
プ１の周辺においてチップ長辺方向に沿ってメモリアレ
イ２ａ側に延びる接地線４ｄが接続される。電源パッド
Ｖｃｃ２の右側のパッドには、接地線４ｃと平行に延び
る電源線５ｃが接続され、電源パッドＶｃｃ２の左側の
パッドには、接地線４ｄと平行に配接される電源線５ｄ
が接続される。電源線５ｃおよび接地線４ｃはメモリブ
ロック＃１８〜＃３５のデータビットＤＱ５〜ＤＱ９を
出力するための出力回路系に利用され、電源線５ｄおよ
び接地線４ｄはメモリブロック＃０〜＃１７のデータビ
ットＤＱ１〜ＤＱ４を出力するための回路系に利用され
る。
【００７７】データ出力回路系に専用に電源線および接
地線を設けることにより、データ出力時における電源電
位の変動によるメモリ誤動作を防止する。また接地パッ
ドＶｓｓ２の中央のパッドには、接地線４ｃおよび４ｄ
と平行に延びる接地線６ｂが接続される。この接地線６
ｂはまたメモリアレイ、制御信号発生回路などにより利
用される。電源線７および接地線８はメモリアレイ２ａ
および２ｂ内部の回路により利用される。
【００７８】さらに、電源線７外周に沿って、接地パッ
ドＶｃｃ１およびＶｃｃ２に接続される電源線９が配接
される。さらにこの電源線９の外周に沿って接地パッド
Ｖｓｓ２およびＶｓｓ１の中央のパッドに接続される接
地線１０が設けられる。電源線９および接地線１０はメ
モリアレイ周辺回路により利用される。電源パッドＶｃ
ｃ１およびＶｃｃ２および接地パッドＶｓｓ１およびＶ
ｓｓ２はそれぞれ図１に示すピン配置における対応の電
源ピンおよび接地ピンに接続される。各回路ごとに電源
線および接地線を設けることにより電源線および接地線
の強化を図る（電位変動の影響を低減する）。これら電
源線４ａ〜４ｄ、７および９は第２層アルミニウム配線
層により形成され、接地線５ａ〜５ｄ、６ａ、６ｂ、８
および１０もまた第２層アルミニウム配線層により形成
される。配線が接続されていない電源パッドＶｃｃおよ
び接地パッドＶｓｓは内部で適当な電源パッドまたは接
地パッドに接続される。
【００７９】［チップアーキテクチャ］図４および図５
はこの発明に従うＳＲＡＭのチップ上のアーキテクチャ
を概略的に示すブロック図である。図４はメモリブロッ
ク＃０〜＃１７の部分の構成を示し、図５はメモリブロ
ック＃１８〜＃３５の部分の構成を示す。
【００８０】図４において、メモリブロック＃０〜＃１
７の各々は、上位バイトデータ格納領域と下位バイトデ
ータ格納領域を備える。したがって、上位バイトデータ
へのアクセスを制御するための回路構成と、下位バイト
データをアクセスするための回路構成がそれぞれ設けら
れる。図４において、メモリブロック＃０〜＃１７の下
側において、制御信号およびアドレス信号を受ける入力
バッファ１０ａと、グローバル書込ドライバ／グローバ
ルセンスアンプ／ＤＱバッファ１１ａとＹデコーダ／ブ
ロックデコーダブロック１２ａが設けられる。
【００８１】グローバル書込ドライバ／グローバルセン
スアンプ／ＤＱバッファブロック１１ａにおいて、ＤＱ
バッファは、外部からの書込データから内部書込データ
を生成する書込バッファと、内部から読出されたデータ
から外部読出データを生成する出力バッファを含み、グ
ローバル書込ドライバは、このＤＱバッファからの書込
データに従ってライトイネーブル信号活性化時に内部書
込データを生成する。またグローバルセンスアンプは選
択メモリセルデータを増幅して内部読出データを生成し
てＤＱバッファの出力バッファへ与える。
【００８２】Ｙデコーダ／ブロックデコーダブロック１
２ａにおいて、ブロックデコーダは、入力バッファ１０
ａおよびチップ一方側端部に設けられた入力バッファ１
６ａからのアドレス信号をデコードし、メモリブロック
＃０〜＃１７のうちから１つのブロックを選択するブロ
ック選択信号を生成する。Ｙデコーダは、各メモリブロ
ック＃０〜＃１７それぞれに対応して設けられ、ブロッ
クデコーダからのブロック選択信号に応答して活性化さ
れて選択ブロックにおける列を選択する列選択信号を生
成する。このメモリブロック＃０〜＃１７の各々は、下
位バイトデータ領域として４つのＩＯブロックを含んで
おり、Ｙデコーダは１つのメモリブロックの各ＩＯブロ
ックから１列を選択する。
【００８３】ブロック書込ドライバ／ローカルセンスア
ンプブロック１３ａは、メモリブロック＃０〜＃１７そ
れぞれに対応して設けられたブロック書込ドライバおよ
びローカルセンスアンプを含む。ブロック書込ドライバ
はブロックデコーダからのブロック選択信号と書込指示
信号とに応答して活性化され、選択されたメモリブロッ
クに対しデータの書込みを実行する。ローカルセンスア
ンプは、ブロックデコーダからのブロック選択信号に応
答して活性化され、選択されたブロックメモリブロック
から読出されたデータを増幅してグローバルセンスアン
プへ伝達する。
【００８４】シフトリダンダンシー／トランスファーゲ
ートブロック１４ａは、またメモリブロック＃０〜＃１
７それぞれに対応して設けられる。このシフトリダンダ
ンシー／トランスファーゲート１４ａは、不良ビット線
対の有無に応じてＹデコーダからの列選択信号を１列シ
フトさせて伝達する。すなわちこのシフトリダンダンシ
ー／トランスファーゲートブロックはシフトリダンダン
シー冗長回路の構成を備える。
【００８５】書込ドライバ／ビット線負荷／列選択ブロ
ック１５ａは、メモリブロック＃０〜＃１７それぞれの
各ビット線対（列）に対応して設けられる書込ドライ
バ、ビット線負荷回路、および列選択ゲートを含む。書
込ドライバは対応のブロック書込ドライバから与えられ
た内部書込データを対応のビット線対上に伝達する。ビ
ット線負荷回路は対応のビット線対の電位を所定電位に
保持する。列選択ゲートはＹデコーダおよびシフトリダ
ンダンシー／トランスファーゲートブロック１４ａを介
して伝達される列選択信号に従って対応のビット線対を
内部データ線（データ読出線またはデータ書込線）へ接
続する。
【００８６】メモリブロック＃０〜＃１７に対して共通
にグローバルＸデコーダ１７が設けられる。このグロー
バルＸデコーダ１７は、メモリブロック＃０〜＃１７に
対して共通に配置されるグローバルワード線を選択す
る。メモリブロック＃０〜＃１７に対してはそれぞれロ
ーカルＸデコーダが設けられる。このローカルＸデコー
ダはグローバルＸデコーダ１７から伝達されたグローバ
ルワード線上のワード線駆動信号に従ってさらに行アド
レス信号をデコードして対応のメモリブロックから１行
選択する。
【００８７】このブロック１０ａ〜１５ａにより、メモ
リブロック＃０〜＃１７における下位バイトデータに対
するデータの書込みおよびデータの読出しが実行され
る。
【００８８】メモリブロック＃０〜＃１７の上位バイト
データアクセス領域に対しても、同様にして、書込ドラ
イバ／ビット線負荷／列選択ブロック１５ｂ、シフトリ
ダンダンシー／トランスファーゲートブロック１４ｂ、
ブロック書込ドライバ／ローカルセンスアンプブロック
１３ｂ、Ｙデコーダ／ブロックデコーダブロック１２
ｂ、グローバル書込ドライバ／グローバルセンスアンプ
／ＤＱバッファブロック１１ｂ、および入力バッファ１
０ｂが設けられる。このメモリブロック＃０〜＃１７に
おいて上位バイトデータ格納領域はデータビットＤＱ１
５〜ＤＱ１８を格納し、下位バイトデータ格納領域はデ
ータビットＤＱ１〜ＤＱ４を格納する。１つのメモリブ
ロックが選択状態とされる。１つのメモリブロックは８
つのＩＯブロックを含む。４つのＩＯブロックは上位バ
イトデータ格納領域であり、４つのＩＯブロックは下位
バイトデータ格納領域である。
【００８９】図５において、メモリブロック＃１８〜＃
３５に対しても同様に入力バッファブロック１０ｃ、グ
ローバル書込ドライバ／グローバルセンスアンプ／ＤＱ
バッファブロック１１ｃ、Ｙデコーダ／ブロックデコー
ダブロック１２ｃ、ブロック書込ドライバ／ローカルセ
ンスアンプブロック１３ｃ、シフトリダンダンシー／ト
ランスファーゲートブロック１４ｃ、および書込ドライ
バ／ビット線負荷回路／列選択ゲートブロック１５ｃが
下位バイトデータのアクセスのために設けられる。さら
に上位バイトデータのアクセスのために、入力バッファ
１０ｄ、グローバル書込ドライバ／グローバルセンスア
ンプ／ＤＱバッファブロック１１ｄ、Ｙデコーダ／ブロ
ックデコーダブロック１２ｄ、ブロック書込ドライバ／
ローカルセンスアンプ１３ｄ、シフトリダンダンシー／
トランスファーゲートブロック１４ｄ、書込ドライバ／
ビット線負荷回路／列選択ゲートブロック１５ｄ、およ
び入力バッファ１６ｂが設けられる。
【００９０】このメモリブロック＃１８〜＃３５におい
て、各メモリブロックは８つのＩＯブロックを含む。メ
モリブロック＃３２〜＃３５はパリティビット格納領域
であり、４×８＝３２のＩＯブロックがパリティビット
格納領域として確保される。したがって、デコーダ出力
に従ってはメモリブロック＃１８〜＃３１が選択され
る。このメモリブロック＃１８〜＃３１の上位バイトデ
ータ格納領域はデータビットＤＱ１１〜ＤＱ１４を格納
し、下位バイトデータ格納領域はデータビットＤＱ５〜
ＤＱ８を格納する。データビットＤＱ９およびＤＱ１０
はパリティビットである。選択されたメモリブロックに
従って、メモリブロック＃３２〜＃３５の３２個のＩＯ
ブロックのうちの対応の２個のＩＯブロックに対するア
クセスが実行される（ただし×１８ビット構成の場
合）。
【００９１】グローバルＸデコーダ１７はまたメモリブ
ロック＃１８〜＃３５に共通に配置されるグローバルワ
ード線をアドレス信号に従って選択状態とする。図５に
おいて斜線で示すローカルＸデコーダはまたこのグロー
バルワード線上の信号に従って活性化されてデコード動
作を実行する。すなわちこのＳＲＡＭにおいては、ロー
カルワード線およびグローバルワード線と階層ワード線
構造を備える。グローバルＸデコーダ１７は、メモリア
レイ２ａおよび２ｂにおいて同時にグローバルワード線
を選択状態とする。
【００９２】図６は、メモリブロックとデータ入出力端
子との接続関係を示す図である。図６において、×１８
ビットの構成が示される。メモリブロック＃０〜＃３１
の３２ブロックは情報ビット格納領域として利用され
る。残りの図示しない４つのメモリブロック＃３２〜＃
３５はパリティビット格納領域として利用される。メモ
リブロック＃０〜＃３１の各々は上位バイトデータ格納
領域ＵＢＲと下位バイトデータ格納領域ＬＢＲを含む。
グローバルＸデコーダ（図４および図５参照）により、
メモリアレイ２ａおよび２ｂにおいてそれぞれ１つのメ
モリブロックが選択される。
【００９３】メモリアレイ２ａにおいては、選択メモリ
ブロックの上位バイトデータ格納領域ＵＢＲがデータ入
出力端子ＤＱ１５〜ＤＱ１８に接続され、下位バイトデ
ータ格納領域ＬＢＲがデータ入出力端子ＤＱ１〜ＤＱ４
とデータの入出力を実行する。メモリアレイ２ｂにおい
ては、選択メモリブロックの上位バイトデータ格納領域
ＵＢＲがデータ入出力端子ＤＱ１１〜ＤＱ１４とデータ
の入出力を実行し、選択メモリブロックにおける下位バ
イトデータ格納領域ＬＢＲがデータ入出力端子ＤＱ５〜
ＤＱ８とデータの入出力を実行する。
【００９４】図示しないパリティビット格納領域（メモ
リブロック＃３２〜＃３５）においては選択されたメモ
リブロックに従って上位バイトデータのためのパリティ
ビットと下位バイトデータのためのパリティビット格納
領域が選択される。ごのパリティビット格納領域となる
メモリブロックはブロックデコーダ出力に関わらず常時
選択状態とされる。ブロック書込ドライバまたはローカ
ルセンスアンプが選択されたメモリブロックに対応して
選択的に活性状態とされる。すなわち、後に詳細に説明
するが、メモリブロックは上位バイトデータ格納領域と
して４つのＩＯブロック（それぞれ異なるデータ入出力
端子とデータの授受を行なう単位となるブロック）を含
んでいる。したがって、パリティビット格納のためのメ
モリブロックは上位バイトデータのための４×４＝１６
のＩＯブロックを含み、下位バイトデータ格納領域とし
て４×４＝１６のＩＯブロックを含む。したがって、選
択されたメモリブロックに従って１６個のＩＯブロック
から１つのＩＯブロックを選択すれば上位バイトデータ
用パリティビットと下位バイトデータパリティビットを
それぞれ選択することができる。
【００９５】これらメモリアレイ２ａにおいて上位バイ
トデータを出力するための回路系と下位バイトデータを
出力するための回路系とは別々の電源線および接地線を
持ちそこから動作電源電圧を供給される。また、メモリ
アレイ２ｂにおいて上位バイトデータ格納領域ＵＢＲお
よび下位バイトデータ格納領域ＬＢＲのデータを出力す
るためデータ出力系はそれぞれ別々の電源線および接地
線から動作電源電圧を供給される。
【００９６】図７は、１つのＩＯブロックにおけるメモ
リ配置を概略的に示す図である。図７において、ワード
線ＷＬには１行のメモリセルが接続され、ビット線対Ｂ
Ｌおよび／ＢＬには１列のメモリセルが接続される（１
つのＩＯブロックにおいて）。ビット線負荷／列選択回
路１５がビット線対ＢＬおよび／ＢＬの両側に交互に配
置される。ビット線負荷／列選択回路１５ａはビット線
対ＢＬａおよび／ＢＬａに対して設けられ、対応のビッ
ト線対ＢＬａおよび／ＢＬａは上位バイトデータバスＩ
Ｏａへ接続する。このビット線負荷／列選択回路１５ａ
はまた対応のビット線対ＢＬａおよび／ＢＬａを所定電
位に保持する。
【００９７】ビット線対ＢＬｂおよび／ＢＬｂに設けら
れたビット線負荷／列選択回路１５ｂはビット線対ＢＬ
ｂおよび／ＢＬｂを下位バイトデータバスＩＯｂに接続
する。このビット線負荷／列選択回路１５ｂはまた同様
に対応のビット線ＢＬｂおよび／ＢＬｂを所定の電位に
保持する。
【００９８】このようにビット線対の両側に交互にビッ
ト線負荷／列選択回路を配置する「ビット線負荷交互配
置型」構成とすることにより、１つのＩＯブロックにお
いてビット線ピッチが小さくなっても十分な余裕を持っ
てビット線負荷／列選択回路を配置することが可能とな
り、１つのメモリブロックを上位バイトデータ格納領域
および下位バイトデータ格納領域に集積度を損なうこと
なく分割することができる。
【００９９】図８は１つのメモリブロックの構成を概念
的に示す図である。１つのメモリブロックは８つのデー
タ入出力端子２０ａ〜２０ｈに対応する。データ入出力
端子２０ａ〜２０ｄが下位バイトデータビットに対応
し、データ入出力端子２０ｅ〜２０ｈが上位バイトデー
タビットに対応する。ビット線対ＢＬＰは交互配置型で
あり、上位バイトデータビットに対応するビット線対Ｂ
ＬＰと下位バイトデータビットに対応するビット線対Ｂ
ＬＰとが交互に配置される。８個のビット線対が１つの
グループを構成し、８個のビット線対に対して１つのビ
ット線周辺回路２２が設けられる。したがって合計８個
のビット線周辺回路２２ａ〜２２ｈが設けられる。ビッ
ト線周辺回路２２ａ〜２２ｈの各々は、ビット線負荷回
路、書込ゲート、読出ゲート、ローカルセンスアンプ、
ローカル書込ドライバ、書込ゲートなどを含む（これら
の構成については後に詳細に説明する）。
【０１００】ビット線周辺回路２２ａ〜２２ｄはそれぞ
れデータ入出力端子２０ａ〜２０ｄそれぞれに対応し、
ビット線周辺回路２２ｅ〜２２ｈはデータ入出力端子２
０ｅ〜２０ｈにそれぞれ対応する。ビット線周辺回路２
２ａ〜２２ｈは、選択時において、それぞれ８対のビッ
ト線から１対のビット線を選択する。１つのメモリブロ
ックは、したがって８×４×２＝６４対のビット線すな
わち６４列を含む。ワード線の数は後に説明するが、５
１２本である。したがって１つのメモリブロックは５１
２×６４＝２5 ・２10＝３２Ｋビットの記憶容量を備え
る。
【０１０１】［機能的構成］図９はこの発明に従うＳＲ
ＡＭの機能的構成を概略的に示すブロック図である。図
９において、メモリアレイ２は、図面を簡略化するた
め、１つのメモリブロック＃Ａを含むように示される。
また、メモリブロック＃Ａは、複数行複数列に配置され
たメモリセルを有するが、図９において、代表的に１本
のワード線ＷＬと１つのビット線対ＢＬＰを示す。ワー
ド線ＷＬとビット線対ＢＬＰとの交差部に対応してメモ
リセルＭＣが配置される。
【０１０２】図９において、ＳＲＡＭは、Ｘアドレス信
号ＸとＹアドレス信号Ｙを入力して内部アドレス信号を
生成するアドレスバッファ３０と、このアドレスバッフ
ァ３０からの内部アドレス信号をプリデコードするプリ
デコーダ３１〜３４とを含む。ワード線は、各メモリブ
ロックに共通に配置されるグローバルワード線とメモリ
ブロックそれぞれにおいて配置されるローカルワード線
の階層構造を備える。ローカルワード線には対応のメモ
リブロックにおける行のメモリセルが接続される（上位
バイトデータ格納用メモリセルおよび下位バイトデータ
格納用メモリセル両者を含む）。
【０１０３】Ｘプリデコーダ３４は、アドレスバッファ
３９からの内部Ｘアドレス信号（たとえばビットＸ２〜
Ｘ８、／Ｘ２〜／Ｘ８）をプリデコードし、該プリデコ
ード結果をグローバルＸデコーダ３５（図４および５の
参照番号１７）およびスペアＸデコーダ３６へ与える。
グローバルＸデコーダ３５は、このプリデコードされた
内部Ｘアドレス信号に従って対応のグローバルワード線
３７を選択状態とする。スペアＸデコーダ３６は、不良
グローバルワード線がアドレス指定された場合に、活性
化され、対応のスペアグローバルワード線を選択状態と
する。
【０１０４】１つのグローバルワード線には、各メモリ
ブロックにおいて複数本（本実施例においては４本）の
ローカルワード線が配置される。Ｖプリデコーダ３３
は、このアドレスバッファ３０からの内部Ｘアドレス信
号（たとえばビットＸ０およびＸ１）をプリデコード
し、この１つのグローバルワード線に対応する複数のロ
ーカルワード線のうちの１本を選択するためのプリデコ
ード信号を発生する。
【０１０５】Ｚプリデコーダ３２は、アドレスバッファ
３０からの内部Ｙアドレス信号（たとえばビットＹ３〜
Ｙ６、／Ｙ３〜／Ｙ６：×１６／×１８構成の場合）を
プリデコードし、メモリアレイ２におけるメモリブロッ
クを選択するためのプリデコード信号を発生する。
【０１０６】Ｙプリデコーダ３１は、アドレスバッファ
３０からの内部Ｙアドレス信号（たとえばビットＹ０〜
Ｙ２）をプリデコードし、１つのメモリブロックにおけ
る各ＩＯブロックから１列を選択するためのＹプリデコ
ード信号を出力する。
【０１０７】Ｖプリデコーダ３３が出力するプリデコー
ド信号とＺプリデコーダ３２が出力するＺプリデコード
信号はＶＺデコーダ３８へ与えられ、またＺプリデコー
ダ３２が出力するＺプリデコード信号はＺデコーダ４０
へ与えられる。
【０１０８】ＶＺデコーダ３８は、選択されたメモリブ
ロックにおいて１つのグローバルワード線に対応する複
数のローカルワード線から１つのローカルワード線を選
択するための信号を生成する。Ｚデコーダ４０は、メモ
リアレイ２におけるメモリブロックを選択するためのブ
ロック選択信号を生成する。
【０１０９】ＶＺデコーダ３８の出力とグローバルＸデ
コーダ３５の出力とスペアＸデコーダ３６の出力はロー
カルＸデコーダ３９へ与えられる。ローカルＸデコーダ
３９は、メモリブロックそれぞれに対応して設けられ、
選択されたメモリブロックにおけるローカルワード線を
選択状態とする。これにより図９に示すメモリブロック
＃Ａにおいてワード線（ローカルワード線）ＷＬが選択
状態とされる。このローカルワード線ＷＬは、メモリブ
ロック＃Ａにおいて、上位バイトデータビット格納のた
めのメモリセルおよび下位バイトビット格納のためのメ
モリセルをともに選択状態とする。
【０１１０】Ｙデコーダ４３ａはＺデコーダ４０からの
ブロック選択信号に応答して活性化され、Ｙプリデコー
ダ３１からのＹプリデコード信号をデコードしてシフト
リダンダンシー回路４４ａを介して上位バイトデータビ
ットのためのビット線対ＢＬＰを選択する。シフトリダ
ンダンシー回路４４ａは、不良ビット線対が存在する場
合には、その不良ビット線対をＹデコーダ４３ａの出力
ノードと常時切離しており、正常ビット線対に対しての
み列選択信号（Ｙデコーダの出力信号）を伝達する。
【０１１１】Ｙデコーダ４３ｂはまた、Ｚデコーダ４０
の出力するブロック選択信号に応答して活性化され、Ｙ
プリデコーダ３１からのＹプリデコード信号をデコード
し、メモリブロック＃Ａにおける下位バイトデータビッ
トのためのビット線対ＢＬＰを選択する。
【０１１２】メモリブロック＃Ａは、上述のごとく、上
位バイトデータ格納領域と下位バイトデータ格納領域と
を備えている。各格納領域を独立に駆動するために、上
位バイトデータ格納領域のためのブロックドライブ回路
４１ａおよび非選択レベル制御回路４２ａが設けられ、
下位バイトデータ格納領域のためのブロックドライブ回
路４１ｂおよび非選択レベル制御回路４２ｂが設けられ
る。
【０１１３】ブロックドライブ回路４１ａは、上位バイ
ト制御回路４６ａから与えられる制御信号ｃｓｕｕおよ
びｗｅｂｕに応答してメモリブロック＃Ａにおけるビッ
ト線対に設けられた負荷回路の動作およびブロック書込
ドライバの動作タイミングの制御などを行なう。非選択
レベル制御回路４２ａは、対応のメモリブロック＃Ａの
選択／非選択に応じて、各ビット線対に設けられた読出
ゲートの動作を制御するための非選択レベル電圧を発生
する。
【０１１４】下位バイトデータ格納領域に対して設けら
れたブロックドライブ回路４１ｂおよび非選択レベル制
御回路４２ｂは、Ｚデコーダ４０からのブロック選択信
号に応答して活性化され、上位バイトデータ格納領域の
ための回路４１ａおよび４２ａと同様の動作を実行す
る。ブロックドライブ回路４１ｂは下位バイト制御回路
４６ｂからの内部制御信号ｃｓｕｌおよびｗｅｂｌなど
により動作が制御される。
【０１１５】上位バイト制御回路４６ａおよび下位バイ
ト制御回路４６ｂは入力バッファ４５を介して制御信号
／ＵＢ、／ＯＥ、／ＣＳ、／ＷＥ、および／ＬＢを受け
て必要な内部制御信号を生成する。図９において書込動
作に関連する制御信号のみを代表的に示している。上位
バイト制御回路４６ａは信号／ＵＢが活性状態のときに
活性化され、下位バイト制御回路４６ｂは信号／ＬＢが
活性状態のときに活性化される。
【０１１６】ＶＺデコーダ３８は、情報ビットを格納す
るメモリブロックに対して設けられている。パリティビ
ットを格納するメモリ領域メモリブロック（ブロック＃
３２〜＃３５）に対してはＶプリデコーダ出力がデコー
ドされる。これらのパリティビット格納用メモリブロッ
クにおいてＺデコーダ４０からのブロック選択信号に従
って各ＩＯブロックに対して設けられたローカルセンス
アンプまたはローカル書込ドライバが活性状態とされ
る。
【０１１７】バッファ３０および４５は、ＣＭＯＳ構成
を備え、デコーダおよび制御系の回路にはＢｉＣＭＯＳ
構成が用いられる。低負荷の領域ではＣＭＯＳ構成が用
いられドライブ回路部分にはＢｉＭＯＳ構成が適用され
る。ＢｉＭＯＳゲート−ＢｉＭＯＳゲートが連続する構
成は、信号振幅が小さくなり、速度および信頼性の観点
から避けられる。
【０１１８】［制御回路の構成および配置］図１０は、
図９に示す上位バイト制御回路および下位バイト制御回
路の具体的構成を示す図である。図１０において、下位
バイト制御回路４６ｂの具体的構成のみを示す。上位バ
イト制御回路４６ａは、信号／ＬＢに代えて信号／ＵＢ
が用いられる点を除いて下位バイト制御回路４６ｂと同
じ構成を備える。
【０１１９】図１０において、入力バッファ４５は、信
号／ＵＢを受けるインバータバッファ４５ａと、アウト
プットイネーブル信号／ＯＥを受けるインバータバッフ
ァ４５ｂと、信号／ＬＢを受けるインバータバッファ４
５ｃと、チップセレクト信号／ＣＳを受けるインバータ
バッファ４５ｄと、ライトイネーブル信号／ＷＥを受け
るインバータバッファ４５ｅを含む。インバータバッフ
ァ４５ａ〜４５ｅのそれぞれから、正論理の内部制御信
号ｕｂａ、ｏｅａ、ｌｂａ、ｃｓａ、およびｗｅａが出
力される。これらのインバータバッファ４５ａ〜４５ｅ
はＣＭＯＳ構成を備える。
【０１２０】下位バイト制御回路４６ｂは、内部書込イ
ネーブル信号ｗｅａを反転するインバータ回路４９と、
インバータ回路４９からの反転内部書込イネーブル信号
／ｗｅａとインバータバッファ４５ｄからの内部チップ
セレクト信号ｃｓａを受ける２入力ＮＡＮＤ回路５０
と、ＮＡＮＤ回路５０の出力を所定時間遅延させる遅延
回路５１と、遅延回路５１の出力を反転するインバータ
回路５２を含む。インバータ回路５２から出力される信
号ｏｅ１ｌは、後に説明するデータ出力部のメインアン
プ（グローバルセンスアンプ）を活性化するために用い
られる。
【０１２１】制御回路４６ｂはさらに、インバータバッ
ファ４５ｃからの内部信号ｌｂａとインバータバッファ
４５ｂからの内部出力イネーブル信号ｏｅａを受ける２
入力ＮＡＮＤ回路５３と、内部チップセレクト信号ｃｓ
ａを所定時間遅延させる遅延回路５４と、インバータ回
路４９からの内部書込イネーブル信号／ｗｅａを所定時
間遅延させる遅延回路５５と、遅延回路５４および５５
のそれぞれの出力と内部信号ｃｓａおよび／ｗｅａを受
ける４入力ＮＡＮＤ回路５６と、ＮＡＮＤ回路５３の出
力とＮＡＮＤ回路５６の出力を受ける２入力ＮＯＲ回路
５７を含む。このＮＯＲ回路５７から出力される内部制
御信号ｏｅ２ｌは、データ出力バッファをイネーブルす
るために用いられる。
【０１２２】この下位バイト制御回路４６ｂはさらに、
内部チップセレクト信号ｃｓａを反転するインバータ回
路５９と、内部チップセレクト信号ｃｓａを受ける２段
の縦続接続されたインバータ回路５８および６０を含
む。インバータ回路５９から出力される信号ｃｓｄｉｎ
ｌは、下位バイトデータに対して設けられたデータ入力
バッファを活性状態とするために用いられる。インバー
タ回路６０から出力される信号ｃｓｐｄｅｃｌは、Ｘプ
リデコーダおよびＺプリデコーダのアドレス信号を取込
むタイミングを与える。
【０１２３】下位バイト制御回路４６ｂはさらに、内部
信号ｌｂａを所定時間遅延させる遅延回路６１と、内部
チップセレクト信号ｃｓａを所定時間遅延させる遅延回
路６２と、遅延回路６１および６２のそれぞれの出力と
内部信号をｌｂａおよびｃｓａを受ける４入力ＮＡＮＤ
回路６３と、ＮＡＮＤ回路６３の出力を反転するインバ
ータ回路６４および６５を含む。インバータ回路６４お
よび６５は互いに並列に設けられており、２つのメモリ
アレイ（２ａおよび２ｂ）それぞれに対応しており、ビ
ット線負荷回路の動作を制御するためのブロックドライ
ブ回路を活性化するために用いられる。
【０１２４】下位バイト制御回路４６ｂはさらに、内部
書込イネーブル信号ｗｅａを所定時間遅延させる遅延回
路６６と、遅延回路６６の出力と内部書込イネーブル信
号ｗｅａを受ける２入力ＮＡＮＤ回路６７と、互いに並
列に設けられ、かつＮＡＮＤ回路６７の出力を受けるイ
ンバータ回路６８および６９を含む。このインバータ回
路６８および６９から出力される信号ｗｅｂｌｌおよび
ｗｅｂｒｌはそれぞれ別々のメモリアレイへ伝達され、
下位バイトデータ格納領域に設けられたブロックドライ
ブ回路を活性化するために用いられる。下位バイト制御
回路４６ｂはさらに、インバータ回路６５の出力とイン
バータ回路６８の出力を受ける２入力ＮＡＮＤ回路７１
と、ＮＡＮＤ回路７１の出力を所定時間遅延させる遅延
回路７２と、遅延回路７２の出力を反転するインバータ
回路７３と、インバータ回路６８の出力を所定時間遅延
させる遅延回路７４と、遅延回路７４の出力を反転する
インバータ回路７５を含む。インバータ回路７３から出
力される信号ｗｅｃｓｄｉｎｌは、下位バイトデータに
対して設けられたグローバル書込ドライバを活性化する
ために用いられ、インバータ回路７５から出力される信
号ｗｅｐｄｅｃｌは、データ書込動作からデータ読出動
作への動作モードの変化時に、ワード線の立上がりタイ
ミングを遅らせるためにＸプリデコーダおよびＹプリデ
コーダにおいて利用される。
【０１２５】信号ｗｅｃｓｄｉｎｌが遅延時間をもって
発生されているのは、後に説明するように、ビット線電
位の振幅を小さくするためである（これについては後に
詳細に説明する）。
【０１２６】ＮＡＮＤ回路は、一般に、入力の信号レベ
ルがすべてハイレベルとなったときにのみローレベルの
信号を出力する。遅延回路５４および５５は、内部信号
ｃｓａおよび／ｗｅａをそれぞれ遅延させておりＮＡＮ
Ｄ回路５６の出力は、データ読出しサイクルが開始して
から所定時間経過後にローレベルとなる。これにより、
メインアンプが信号ｏｅ１ｌにより活性化されて読出デ
ータが増幅された後にデータ出力バッファが活性状態に
され、確実に確定データが出力される。
【０１２７】遅延回路６１および６２は信号ｌｂａおよ
びｃｓａをそれぞれ所定時間遅延させている。これによ
り、ＮＡＮＤ回路６３の出力は、アクセス開始後所定時
間経過した後にローレベルとなり、ブロックドライブ回
路が駆動される。このブロックドライブ回路は、後に詳
細にその構成を説明するが、各ブロックに対して設けら
れたブロック書込ドライバ、ビット線負荷回路の動作を
制御する。これにより、アドレスが確定状態となる。す
なわち、ローカルワード線が選択されるかまたは列選択
信号線が選択状態となる前に選択ブロックにおいて書込
状態となるのを防止する。
【０１２８】遅延回路６６も同様に、内部書込イネーブ
ル信号ｗｅａを所定時間遅延させており、この内部書込
信号の活性化の移行タイミングを所定時間遅らせてい
る。これにより信号ｗｅｂｌｌおよびｗｅｂｒｌがアド
レス確定前に確定状態となるのを防止する。また遅延回
路６２により内部チップセレクト信号ｃｓａが所定時間
遅延されているのは、データ書込動作において、Ｖｃｃ
レベルに拡大されたビット線対の電位をビット線負荷回
路により所定の電位にまで復帰させるとき、続いてデー
タ読出サイクルが行われたときにこのビット線電位の回
復に対する十分なマージンを持たせるために、このワー
ド線立上げタイミングを所定時間遅らせるために用いら
れる。
【０１２９】図１に示すピン配置から明らかなように、
ＳＲＡＭのチップ一方側にはアウトプットイネーブル信
号／ＯＥ、および信号／ＵＢおよび／ＬＢを受けるピン
端子が設けられており、チップ他方側においてはチップ
セレクト信号／ＣＳおよびライトイネーブル信号／ＷＥ
を受けるピン端子が設けられている。したがって、図１
１に示すように、メモリアレイ２ａおよび２ｂの一方側
に入力バッファ４５に含まれるインバータバッファ４５
ａ〜４５ｃが配置され、メモリアレイ２ａおよび２ｂの
他方側にインバータバッファ４５ｄおよび４５ｅが配置
される。図１１において、インバータバッファ４５ａ〜
４５ｃがメモリアレイ２ａの一方側に近接して配置さ
れ、インバータバッファ４５ｄがメモリアレイ２ａの他
方側に近接して配置され、インバータバッファ４５ｅが
メモリアレイ２ｂの他方側に近接して配置されたように
示される。
【０１３０】上位バイト制御回路４６ａは、メモリアレ
イの外周中央部の一方側に配置され、下位バイト制御回
路４６ｂは制御回路４６ａと対向してメモリアレイ２ａ
および２ｂの外周中央部の他方側に配置される。インバ
ータバッファ４５ａ〜４５ｅからの出力信号線はそれぞ
れ上位バイト制御回路４６ａおよび制御回路４６ｂへ接
続される。配線抵抗に起因する信号伝播遅延を防止する
ために、このメモリアレイ２ａおよび２ｂの間の領域に
配接される信号線８０は、その線幅をたとえば４μｍと
通常の信号配線の幅よりも大きくし、配線抵抗の増加を
防止する。
【０１３１】また、高速で制御信号を制御回路４６ａお
よび４６ｂへ伝達するために、インバータバッファ４５
ａ〜４５ｅを構成するトランジスタのサイズは、アドレ
ス入力バッファのトランジスタのサイズのたとえば２倍
と十分に大きくしてその駆動能力を上げ、高速で信号線
を駆動することにより信号伝播遅延の発生を防止する。
【０１３２】制御回路４６ａおよび４６ｂから出力され
る内部制御信号はメモリアレイ２ａおよび２ｂのそれぞ
れのメモリブロックへ伝達される。各メモリブロックに
おいて他の信号との論理がとられ、必要な書込制御信号
が生成される。ブロック近傍においてのみ書込制御信号
の論理をとることにより、高速で書込制御信号を伝達す
ることを図る。
【０１３３】図１２および図１３は、書込制御信号に関
連する部分の構成および配置を示す図である。図１２お
よび図１３において、図１１に示す制御回路４６ａおよ
び４６ｂの構成要素と対応する構成要素には同一の参照
番号を付す。また、上位バイト制御回路４６ａの構成要
素には参照番号にさらに添字（ａ）を付して、下位バイ
ト制御回路４６ｂの構成要素との対応関係を明確にす
る。
【０１３４】図１２および図１３において、インバータ
バッファ４５ｃからの信号が、信号線８０ａを介してメ
モリアレイ２ａおよび２ｂの間を通って下位バイト制御
回路４６ｂへ伝達される。インバータバッファ４５ｄか
らの内部チップセレクト信号ＣＳＡは信号配線８０ｂを
介して上位バイト制御回路４６ａへ伝達され、またイン
バータバッファ４５ｅからの内部ライトイネーブル信号
ｗｅａは信号配線８０ｃを介して上位バイト制御回路８
６ａへ伝達される。上位バイト制御回路４６ａからの内
部活性化信号（ＣＳ・ＵＢ）は信号線９０ａおよび９２
ａを介してそれぞれメモリアレイ２ａおよび２ｂの各メ
モリブロックのブロックドライブ回路部分へ伝達され
る。上位バイト制御回路４６ａからの書込指示信号ＷＥ
Ｂ（ｗｅｂｌｕおよびｗｅｂｒｕ）は信号配線９１ａお
よび９３ａを介してメモリアレイ２ａおよび２ｂの各メ
モリブロックへそれぞれ伝達される。
【０１３５】下位バイト制御回路４６ｂからの内部イネ
ーブル信号ＣＳ・ＬＢ（ｃｓｕｌｂｌｌ、およびｃｓｕ
ｌｂｒｌ）は信号配線９０ｂおよび９２ｂを介してメモ
リアレイ２ａおよび２ｂの各メモリブロックへ伝達され
る。下位バイト制御回路４６ｂからの内部書込指示信号
ＷＥＢ（ｗｅｂｌｌまたはｗｅｂｒｌ）は信号配線９１
ｂおよび９３ｂを介してメモリアレイ２ａおよび２ｂの
各メモリブロックへ伝達される。
【０１３６】メモリアレイ２ａ〜２ｂのメモリブロック
（ブロック＃０〜＃３５）において、ブロックドライブ
回路４１ａおよび４１ｂがそれぞれブロック選択信号Ｂ
ＬＫに応答してイネーブルされ、内部書込指示信号と内
部選択信号との論理をとって対応のブロックに対する書
込制御信号を生成する。ブロック近傍部分において書込
制御信号を発生するための論理をとっているため、書込
制御信号の信号伝播遅延を最小とすることができる。書
込制御信号を高速で駆動することができるため、書込動
作を高速で実行することができ、ライトリカバリー特性
を改善することができる。
【０１３７】以上のように、上位バイトデータ制御回路
および下位バイトデータ制御回路の構成を、書込みを制
御するための信号／ＷＥを上位バイトイネーブル信号／
ＵＢまたは下位バイトイネーブル信号／ＬＢと直接組合
わせず、書込制御信号の論理は、各メモリブロック近傍
においてのみとるように構成したため、書込制御系の信
号のゲート遅延を大幅に低減することができ、高速で書
込動作を実行することが可能となり、ライトリカバリー
時における動作マージンを拡大することができる。
【０１３８】［デコーダ回路］図１４はアドレス入力バ
ッファおよびＸアドレスプリデコーダ回路の構成を示す
図である。図１４において、アドレスバッファ３０は、
ＸアドレスビットＸ０〜Ｘ８に対応して設けられるＣＭ
ＯＳ構成のバッファ回路１５０ａ〜１５０ｉを含む。バ
ッファ回路１５０ａ〜１５０ｉの各々は、与えられたＸ
アドレスビットＸｉを受け、相補な内部Ｘアドレスビッ
トＸｉおよび／Ｘｉを生成する。
【０１３９】Ｖプリデコーダ３３は、各々がバッファ回
路１５０ａおよび１５０ｂの所定の出力信号を受ける２
入力ＮＡＮＤ回路１５２ａ〜１５２ｄと、ＮＡＮＤ回路
１５２ａ〜１５２ｄそれぞれに対応して設けられ、内部
制御信号ｗｅｃｓｄ（図１０参照）に応答してその出力
駆動能力が変化するバッファ回路１５４ａ〜１５４ｄを
含む。Ｖプリデコーダ３３の出力はＶＺデコーダへ与え
られる。
【０１４０】Ｘプリデコーダ３４は、内部バッファ回路
１５０ｃおよび１５０ｄに対して設けられる３入力ＮＡ
ＮＤ回路１５２ｅ〜１５２ｈと、ＮＡＮＤ回路１５２ｅ
〜１５２ｈに対して設けられるバッファ回路１５４ｅ〜
１５４ｈと、アドレス入力バッファ回路１５０ｅ〜１５
０ｆに対応して設けられるＮＡＮＤ回路１５２ｉ〜１５
２ｌと、ＮＡＮＤ回路１５２ｉ〜１５２ｌそれぞれに対
応して設けられるバッファ回路１５４ｉ〜１５４ｌと、
アドレス入力バッファ１５０ｇ〜１５０ｉに対応して設
けられるＮＡＮＤ回路１５２ｍ〜１５２ｔと、ＮＡＮＤ
回路１５２ｍ〜１５２ｔそれぞれに対応して設けられる
バッファ回路１５４ｍ〜１５４ｔを含む。
【０１４１】このＸプリデコーダ３４の出力はグローバ
ルＸデコーダおよびスペアＸデコーダへ与えられる。Ｘ
プリデコーダ３４におけるＮＡＮＤ回路１５２ｅ〜１５
２ｔは内部制御信号ｃｓｐｄｅｃに応答してイネーブル
状態とされ、所定の内部アドレスビットを取込み、与え
られたアドレス信号ビットに対応する信号を出力する。
バッファ回路１５４ｅ〜１５４ｔはまた内部制御信号ｗ
ｅｃｓｄに従ってその駆動能力が可変とされる。このバ
ッファ回路１５４ａ〜１５４ｔの構成および動作につい
て後に詳細に説明する。ここでは簡単に、バッファ回路
１５４ａ〜１５４ｔは、内部書込指示信号を所定時間遅
延された信号に応答して動作し、ライトサイクル（デー
タ書込サイクル）からリードサイクル（データ読出サイ
クル）へ変化したときのみワード線の立上げを遅らせる
機能を備えるということだけ述べる。これにより、ライ
トリカバリーのマージンを拡大する。
【０１４２】図１５は、Ｙアドレスプリデコードに関連
する回路部分の構成を示す図である。図１５において、
アドレス入力バッファ３０は、Ｙアドレス信号ビットＹ
０〜Ｙ６に対応して設けられるＣＭＯＳ構成のバッファ
回路１５１ａ〜１５１ｇを含む。バッファ回路１５１ａ
〜１５１ｇは、与えられたＹアドレス信号ビットをバッ
ファ処理して、相補なＹアドレスビットＹｉおよび／Ｙ
ｉを生成する。
【０１４３】Ｙプリデコーダ３１は、バッファ回路１５
１ａ〜１５１ｃに対応して設けられるＣＭＯＳ構成のＮ
ＡＮＤ回路１５３と、これらのＮＡＮＤ回路１５３に対
応して設けられるＢｉＭＯＳ構成のバッファ回路１５４
を含む。Ｙプリデコーダ３１においては、８本の出力信
号線のうち１つの信号線が活性状態となる。
【０１４４】Ｚプリデコーダ３２においては、バッファ
回路１５１ｄおよび１５１ｅに対応して設けられる４個
のＣＭＯＳ構成の３入力ＮＡＮＤ回路１５５と、これら
のＮＡＮＤ回路１５５に対応して設けられるＢｉＭＯＳ
構成のインバータバッファ回路１５６と、アドレス入力
バッファ回路１５１ｆおよび１５１ｇに対応して設けら
れる４個のＣＭＯＳ構成の２入力ＮＡＮＤ回路１５７
と、これらのＮＡＮＤ回路１５７に対応して設けられる
４個のＢｉＭＯＳ構成のインバータバッファ回路１５８
を含む。
【０１４５】４つのインバータバッファ回路１５６のう
ちの出力のうちの１つが活性状態となり、また４つのイ
ンバータバッファ回路１５８の出力のうちの１つが活性
状態となる。ＮＡＮＤ回路１５５は内部制御信号ｃｓｐ
ｄｅｃに従ってイネーブルされ、与えられたアドレス信
号を取込む。ＮＡＮＤ回路１５５に制御信号ｃｓｐｅｄ
ｅｃが与えられているのは、このＹアドレス信号ビット
のプリデコード回路をすべて３入力ＮＡＮＤ回路で構成
するためである。図１５においては、アドレスビットＹ
５およびＹ６に対するＮＡＮＤ回路は２入力のように示
される。×８／×９構成の場合にはアドレスビットＹ７
が用いられ、このアドレスビットＹ７がＮＡＮＤ回路１
５７へ与えられる。このワード構成の変更はマスクオプ
ションであり、ＮＡＮＤ回路１５７は３入力ＮＡＮＤ回
路として構成される（図には明確には示していない）。
【０１４６】図１６は、ＹＺプリデコーダおよびローカ
ルＸデコーダの構成の一例を示す図である。図１６にお
いては、１つのメモリブロックに関連する構成のみを示
す。図１６において、ＶＺデコーダ３８は、Ｚプリデコ
ーダ３０からのプリデコード信号とＶデコーダ３０（図
１４参照）からのプリデコード信号を受ける４つの３入
力ＮＡＮＤ回路１６１ａ〜１６１ｄと、ＮＡＮＤ回路１
６１ａ〜１６１ｄそれぞれに対応して設けられるインバ
ータ回路１６２ａ〜１６２ｄを含む。ＶＺプリデコーダ
３８は、Ｚプリデコーダからのプリデコード信号をデコ
ードしかつＶプリデコーダからのプリデコード信号をデ
コードする。したがって、Ｚプリデコーダから出力され
るプリデコード信号が指定するブロックにおいてのみ、
Ｖプリデコーダからのプリデコード信号に従ってデコー
ド動作が実行される。ＶＺデコーダ３８からの４つの出
力信号線のうちの１つが活性状態となる。ＮＡＮＤ回路
１６１ａ〜１６１ｄはＣＭＯＳ構成を備え、インバータ
回路１６２ａ〜１６２ｄはＢｉＮＭＯＳ構成を備える。
【０１４７】Ｚデコーダ４０は、Ｚプリデコーダから出
力されるプリデコード信号を受ける２入力ＮＡＮＤ回路
１６３と、このＮＡＮＤ回路１６３の出力を受けるイン
バータ回路１６４を含む。ＮＡＮＤ回路１６３およびイ
ンバータ回路１６４はともにＣＭＯＳ構成である。この
Ｚデコーダの出力信号は遅延回路１６５を介してブロッ
ク選択信号ｂｌｋとして出力される。このＺデコーダ４
０は上位バイトデータ格納領域および下位バイトデータ
格納領域に共有されるため、Ｚデコーダ４０の出力は２
つの方向に分岐して伝達される。
【０１４８】ローカルＸデコーダ３９は、グローバルワ
ード線ｇｗｌ（グローバルＸデコーダ１７の出力信号
線）各々に対して設けられるローカルＸデコード回路１
７１を含む。グローバルワード線ｇｗｌは１２８本設け
られるが、図１６においては、２本のグローバルワード
線ｇｗｌ１およびｇｗｌ２とそれらに関連するローカル
Ｘデコード回路１７１ａおよび１７１ｂを示す。
【０１４９】ローカルＸデコード回路１７０は、４つの
単位デコード回路１７１ａ〜１７１ｄを含む。単位デコ
ード回路１７１ａ〜１７１ｄの各々は、ＶＺプリデコー
ダ３８からのデコード信号を一方入力に受け、他方入力
に関連のグローバルワード線上の信号を受ける２入力ゲ
ート回路１７３と、ゲート回路１７３の出力信号を受け
るインバータ回路１７４を含む。インバータ回路１７４
の出力信号は、メモリブロック内の１行のメモリセルが
接続されるローカルワード線ｌｗｌ上へ伝達される。ゲ
ート回路１７３は、関連のグローバルワード線ｇｗｌの
信号電位がローレベルとなり、かつＶＺプリデコーダ３
８からの出力信号線上の信号電位がハイレベルとなった
ときにローレベルの信号を出力する。グローバルワード
線は選択時にハイレベルとなり、ＶＺプリデコーダ３８
の選択された出力信号線がローレベルとなる論理が用い
られてもよい。グローバルＸデコーダ１７により１本の
グローバルワード線が選択され、この選択されたグロー
バルワード線に対応する４つのローカルワード線のうち
１つがローカルＸデコーダにより選択状態とされる。
【０１５０】図１７は、ＹＺデコーダの構成を示す図で
ある。図１７においては、１つのメモリブロックＭＢに
関連するＹＺデコーダの構成を示す。図１７において、
メモリブロックＭＢは８つのＩＯブロックＩＯ＃１〜Ｉ
Ｏ＃８を含む。ＩＯブロックＩＯ＃１〜ＩＯ＃４は下位
バイトデータ格納領域を構成し、ＩＯ＃５〜ＩＯ＃８は
上位バイトデータ格納領域を構成する。ＩＯブロックＩ
Ｏ＃１〜ＩＯ＃８それぞれに対応してＹＺデコード回路
ＣＤ１〜ＣＤ８が設けられる。これらのＹＺデコード回
路ＣＤ１〜ＣＤ８はＺデコーダから与えられるブロック
選択信号ｂｌｋに応答して活性化され、Ｙプリデコーダ
から与えられるプリデコード信号をデコードする。
【０１５１】ＹＺデコード回路ＣＤ１〜ＣＤ８は同一の
構成を備え、８個の２入力ＮＡＮＤ回路１８１と、各Ｎ
ＡＮＤ回路１８１に対応して設けられる２段のＣＭＯＳ
構成のインバータ回路１８２および１８３を含む。１つ
のＹＺプリデコード回路において８つの出力信号線のう
ちの１つが選択状態とされる。すなわち、選択されたメ
モリブロックにおいて各ＩＯブロックから１本の列が選
択される。ＹＺデコード回路の出力は後に説明するカラ
ムシフトリダンダンシーを介して各ビット線対に設けら
れた列選択ゲートへ伝達される。 ［ＸおよびＶプリデコーダの詳細構成］図１８は、ＳＲ
ＡＭにおけるデータ書込動作とデータ読出動作とが連続
して行なわれたときの動作波形を示す図である。図１８
においては、アドレスＡ０にデータ“１”が書込まれ、
次いでアドレスＡ１から“０”が読出される。アドレス
Ａ０およびＡ１は同一の列を指定すると仮定する。
【０１５２】時刻Ｔ１においてアドレスＡ０が与えら
れ、次いで外部書込制御信号φＷＢ（信号／ＣＳ、／Ｗ
Ｅ、／ＵＢ、および／ＬＢの組合わせ）が“Ｌ”の活性
状態となる。ビット線対ＢＬ、／ＢＬ（メモリセルの１
列に対応）は、ビット線負荷回路によりスタンバイ時電
源電圧Ｖｃｃレベルのハイレベルにプリチャージされる
（この構成については後に詳細に説明する）。書込制御
信号φＷＢとアドレスＡ０に従って、アドレスＡ０に対
応するワード線（ローカルワード線）ＷＬ０が選択さ
れ、次いで列が選択されてこの選択されたメモリセルに
対するデータ“１”の書込みが実行される。この場合、
ビット線／ＢＬが接地電位Ｖｓｓレベルに放電される。
【０１５３】時刻Ｔ２において次のアドレスＡ１が与え
られる。このアドレスＡ０とアドレスＡ１とは同一の列
を指定する。ビット線は、内部書込制御信号φＷＢが不
活性状態の“Ｈ”となると、ビット線負荷回路により電
源電位Ｖｃｃレベルにまで充電される。この充電の後、
アドレスＡ１に従ったワード線ＷＬ１が選択状態となり
その電位が上昇する。これに応じて再びビット線ＢＬお
よび／ＢＬの電位が新たに選択されたメモリセルの格納
データに従って変化する。
【０１５４】データ読出時においては、ビット線ＢＬお
よび／ＢＬに表れる電位差は、負荷回路とメモリセルの
トランジスタのオン抵抗の比により決定される。したが
ってデータ読出時においてビット線ＢＬおよび／ＢＬに
表れる電位差は極めて小さい。図１８において実線の矢
印で示すように、時刻Ｔ４において内部書込制御信号φ
ＷＢの立上がりが生じたとき、ビット線／ＢＬの電位は
十分に回復していない。このときには、新たに選択され
たメモリセルへの誤ったデータの書込みが行なわれてし
まう。これを避けるためには、アドレスが与えられてか
らワード線が立上がるまでの時間を十分長くする必要が
ある。これは、アクセス時間を長くし好ましくない。
【０１５５】時刻Ｔ２とＴ３の間の時間は回復時間ｔｒ
ｅｃと呼ばれ、使用上は通常０ｎｓに設定される。この
データ書込動作からデータ読出動作時においてアクセス
時間を長くすることなく誤書込みが生じないようにする
ために、図１４に示すＸプリデコーダおよびＶプリデコ
ーダにおいて遅延信号ｗｅｃｓｄに応答して動作する可
変遅延バッファ回路１５４ａ〜１５４ｔが設けられる。
【０１５６】図１９は、図１４に示す可変バッファ回路
の具体的構成の一例を示す図である。図１９において、
可変バッファ回路１５４は、その一方導通端子が電源電
位Ｖｃｃを受けるように結合され、そのゲートに遅延信
号ｗｅｃｓｄ（図１０に示す制御回路４６ｂからの遅延
信号ｗｅｃｓｄｉｎに対応）を受けるｐチャネルＭＯＳ
（絶縁ゲート型電界効果）トランジスタ１８１と、その
一方導通端子がｐチャネルＭＯＳトランジスタ１８１の
他方導通端子に接続され、そのゲートにＮＡＮＤ回路１
５２の出力を受けるように接続され、その他方導通端子
がノードＮａに接続されるｐチャネルＭＯＳトランジス
タ１８２と、その一方導通端子が電源電位Ｖｃｃを受け
るように結合され、そのゲートがＮＡＮＤ回路１５２の
出力を受けるように接続され、かつその他方導通端子が
ノードＮａに接続されるｐチャネルＭＯＳトランジスタ
１８３と、その一方導通端子がノードＮａに接続され、
その他方導通端子が他方電源電位Ｖｓｓを受けるように
接続され、かつそのゲートがＮＡＮＤ回路１５２の出力
を受けるように接続されるｎチャネルＭＯＳトランジス
タ１８４を含む。
【０１５７】トランジスタ１８１および１８２のサイズ
（ゲート幅またはゲート幅／ゲート長）はトランジスタ
１８３のそれよりも大きくされる。これによりトランジ
スタ１８１および１８２の電流供給能力はトランジスタ
１８３のそれよりも十分大きく設定される。
【０１５８】可変バッファ回路１５４はさらに、そのコ
レクタが動作電源電位Ｖｃｃを供給するノードに接続さ
れ、そのベースがノードＮａに接続され、そのエミッタ
が出力ノードＮｂに接続されるｎｐｎバイポーラトラン
ジスタ１８５と、その一方導通端子が出力ノードＮｂに
接続され、そのゲートがＮＡＮＤ回路１５２の出力を受
けるように接続され、その他方導通端子が他方電源電位
Ｖｓｓを供給するノードに接続されるｎチャネルＭＯＳ
トランジスタ１８６を含む。次に動作について説明す
る。
【０１５９】まず、図２０を参照して、データ書込動作
が行なわれ、続いてデータ読出動作が行なわれる動作シ
ーケンスの場合について説明する。
【０１６０】データ書込みが行なわれるライトサイクル
においては、ライトイネーブル信号／ＷＥおよびチップ
セレクト信号／ＣＳがともに“Ｌ”となってから所定期
間経過後に書込遅延信号ｗｅｃｓｄが“Ｈ”に立上が
る。これによりｐチャネルＭＯＳトランジスタ１８１が
オフ状態となる。非選択デコーダにおいては、ＮＡＮＤ
回路１５２の出力がハイレベルとなり、トランジスタ１
８２および１８３はともにオフ状態である。またトラン
ジスタ１８４がオン状態となる。これにより、ノードＮ
ａが接地電位（他方電源電位）Ｖｓｓレベルへ放電さ
れ、バイポーラトランジスタ１８５は高速でオフ状態と
なる。このときまた、トランジスタ１８６がオン状態で
あり、出力ノードＮｂは接地電位Ｖｓｓレベルのローレ
ベルとなる。
【０１６１】選択デコーダにおいては、ＮＡＮＤ回路１
５２の出力がローレベルとなり、トランジスタ１８４お
よび１８６がオフ状態となり、トランジスタ１８２およ
び１８３がオン状態となる。トランジスタ１８１はオフ
状態であるため、ノードＮａはトランジスタ１８３を介
して充電される。これにより、データ書込動作時におい
てはノードＮａの立上がり速度は緩やかであり、バイポ
ーラトランジスタ１８５が緩やかにオン状態となり、出
力ノードＮｂは緩やかに立上がる。すなわち、データ書
込動作時においては、ワード線の立上がりタイミングは
遅くなる。
【０１６２】次いでデータ読出しが行なわれるリードサ
イクルに入ると、リードサイクルが指定されてからも遅
延信号ｗｅｃｓｄは一定期間ハイレベルを維持してい
る。したがって、この場合選択デコーダにおいて、ノー
ドＮａの電位の立上がりは緩やかであり、ライトサイク
ルが完了して選択ワード線の電位が立下がる時刻Ｔａか
らリードサイクルにおける選択ワード線の電位が立上が
る時刻Ｔｂまでの期間を十分に長くとることができ、デ
ータ書込みを受けたビット線ＢＬおよび／ＢＬの電位は
十分に回復しており、誤書込みは生じない。
【０１６３】またこのとき、内部制御信号の動作タイミ
ングは通常と同様でよく（内部で遅延させているた
め）、何らアクセス時間を長くする必要はない。これに
より、ライトサイクルからリードサイクルへの移行時に
おいて、確実に選択ワード線の立上がりタイミングを遅
らせることができる。非選択デコーダにおいては、ＮＡ
ＮＤ回路１５１の出力がハイレベルであるため、トラン
ジスタ１８４および１８６がオン状態となり、高速で出
力ノードＮｂを非選択状態の接地電位レベルへ放電す
る。所定期間経過後、遅延信号ｗｅｃｓｄがローレベル
となり、電流供給能力の大きいトランジスタ１８１がオ
ン状態となり、選択デコーダにおいてはその内部ノード
Ｎａが高速で充電されて出力ノードＮｂは高速でハイレ
ベルへ立上がる。
【０１６４】上述のように、ライトサイクルからリード
サイクルへの移行時においては、出力ノードＮｂのハイ
レベルへの移行のみが遅延される。これにより誤書込み
およびアクセス時間の増加を防止することができる。
【０１６５】図２１はリードサイクルが繰返されるとき
の図１９に示すプリデコーダ回路の出力ノードの波形を
示す図である。リードサイクルからリードサイクルへ移
行するときには、遅延信号ｗｅｃｓｄはローレベルであ
る。したがってトランジスタ１８１はオン状態にある。
選択デコーダにおいては、ＮＡＮＤ回路１５２の出力が
ローレベルとなり、トランジスタ１８２および１８３が
オン状態となり、トランジスタ１８４および１８６がオ
フ状態となる。したがって、ノードＮａは電流供給能力
の大きいトランジスタ１８１および１８２を介して充電
されるため、高速でその電位が立上がり、バイポーラト
ランジスタは高速でオン状態となる。したがって出力ノ
ードＮｂの電位は高速でハイレベルへと立ち上がる。
【０１６６】非選択デコーダにおいては、トランジスタ
１８１〜１８３がオフ状態であり、トランジスタ１８４
および１８６がオン状態であるため、ノードＮａが高速
で接地電位レベルへ放電され、バイポーラトランジスタ
１８５が高速でオフ状態となり、出力ノードＮｂはトラ
ンジスタ１８６を介して高速で放電される。したがっ
て、図２０および図２１に示すように、時刻Ｔａにおい
て次のサイクルの選択ワード線電位が立上がるタイミン
グはライトサイクルからリードサイクルへ移行する場合
においてのみ選択ワード線の立上がりタイミングが時刻
Ｔｂまで遅延される。これにより選択ビット線電位が微
小振幅にまで復帰した後にワード線選択が実行されるた
め、誤書込みおよびアクセス時間の増加を防止すること
ができる。
【０１６７】ライトサイクルが続いて実行されるときに
は、トランジスタ１８１はオフ状態にあるため、ノード
Ｎａはトランジスタ１８３により充電される。したがっ
て、この場合には、リードサイクルに比べて選択ワード
線の立上がりタイミングは遅くなる。これにより誤書込
みを確実に防止することができる。
【０１６８】なお図１９に示す構成においては、トラン
ジスタ１８１および１８２のサイズが大きくされてい
る。しかしながら、トランジスタ１８２および１８３の
サイズは同じであってもよい。ノードＮａは選択時にお
いて、トランジスタ１８２および１８３により充電され
るためである。
【０１６９】図２２は、可変バッファ回路の他の構成を
示す図である。図２２に示す構成において、図１９に示
す出力段のバイポーラトランジスタ１８５およびＭＯＳ
トランジスタ１８６が省略されており、ノードＮａが出
力ノードＮｂに接続される。このようなＣＭＯＳ構成の
可変バッファ回路であっても図１９に示す構成と同様の
効果を得ることができる。また図１９に示す可変バッフ
ァ回路はＢｉＮＭＯＳ構成を備えるが、バイポーラトラ
ンジスタと並列にＰチャネルＭＯＳトランジスタが設け
られるＢｉＣＭＯＳ構成であっても同様の効果を得るこ
とができる。
【０１７０】さらに、遅延信号としては、図１０に示す
遅延信号ｗｅｃｓｄｉｎが用いられている。これは遅延
信号ｗｅｐｄｅｃであっても上記実施例と同様の効果を
得ることができる。
【０１７１】上述のようにして、ライトサイクルからリ
ードサイクルへ変化するときのみプリデコーダ出力の立
上がりを遅延させることができ、リードサイクル時にお
いて選択ワード線の電位が立上がるときにビット線間電
位差が十分に小さくなっており誤書込みおよびデータ読
出の遅延を確実に防止することができる（ビット線間電
位差が十分小さくなっていればワード線選択時には選択
メモリセルのデータに応じて高速で読出データに応じた
信号電位に変化するため、データ読出しに長時間を要す
ることはない）。
【０１７２】［メモリアレイ構造］図２３は、１つのメ
モリブロックの構成を概略的に示す図である。図２３に
おいては、上位バイトデータビット格納のための１つの
ビット線対ＢＬＰａと、下位バイトデータビット格納の
ための１つのビット線対ＢＬＰｂとを代表的に示す。
【０１７３】図２３において、ビット線対ＢＬＰａに
は、１列のメモリセルＭＣ（図２３においては、２つの
メモリセルＭＣａ１およびＭＣａ２を代表的に示す）
と、ビット線対ＢＬＰａを所定電位にプリチャージする
ためのビット線負荷回路ＬＢａと、列選択信号（図示せ
ず）に応答してビット線対ＢＬＰａをローカルライトデ
ータバスＬＷＤａへ接続するための書込ゲートＷＧａ
と、列選択信号に応答してビット線対ＢＬＰａをローカ
ルリードデータバスＬＲＤａへ接続するための読出ゲー
トＲＧａが接続される。
【０１７４】ビット線対ＢＬＰｂに対しても同様に１列
のメモリセルＭＣ（ＭＣｂ１およびＭＣｂ２）と、ビッ
ト線負荷回路ＬＢｂと、書込ゲートＷＧｂと、読出ゲー
トＲＧｂが設けられる。
【０１７５】ローカルリードデータバスＬＲＤａ上の読
出データを検知増幅するためにローカルセンスアンプＬ
ＳＡａが設けられ、またローカルライトデータバスＬＷ
Ｄａ上に内部書込データを伝達し、選択されたビット線
対に関連する書込ゲートを介して選択されたビット線対
の電位を内部書込データに対応する電位へ駆動するため
にブロックライトドライバＢＷＤａが設けられる。ロー
カルセンスアンプＬＳＡａは、検知増幅したデータをメ
インセンスアンプへ伝達する。ブロックライトドライバ
ＢＷＤａはグローバルライトドライバから内部書込デー
タを受ける。
【０１７６】ローカルリードデータバスＬＲＤｂおよび
ローカルライトデータバスＬＷＤｂに対してもそれぞれ
ローカルセンスアンプＬＳＡｂおよびブロックライトド
ライバＢＷＤｂが設けられる。
【０１７７】ローカルセンスアンプおよびブロックライ
トドライバは、ＩＯブロックごとに設けられる。メイン
センスアンプおよびグローバルライトドライバはデータ
入出力端子ごとに設けられる。１つのメモリブロックは
８個のＩＯブロックを含むため、１つのメモリブロック
に関連して、８個のローカルセンスアンプおよび８個の
ブロックライトドライバが設けられる。
【０１７８】ワード線ＷＬ１およびＷＬ２はともに、上
位バイトデータ格納用メモリセルおよび下位バイトデー
タ格納用メモリセルに共通に配設される。
【０１７９】図２４は、メモリセルＭＣの具体的構成を
示す図である。図２４において、メモリセルＭＣは、ワ
ード線ＷＬ上の信号電位に応答して導通し、記憶ノード
ＮｃおよびＮｄをそれぞれビット線ｂｉｔおよび／ｂｉ
ｔへ接続するトランスファーゲートＭＴ１およびＭＴ２
と、ゲートとドレインが交差接続される記憶トランジス
タＭＴ３およびＭＴ４と、ゲートとドレインが交差結合
される負荷用トランジスタＭＴ５およびＭＴ６を含む。
負荷用トランジスタＭＴ５およびＭＴ６はたとえばｐチ
ャネルの薄膜トランジスタで構成される。トランジスタ
ＭＴ３およびＭＴ４のドレインは、それぞれ、ノードＮ
ｃおよびＮｄに接続される。トランジスタＭＴ５および
ＭＴ６はそれぞれノードＮｃおよびＮｄを電源電位Ｖｃ
ｃレベルに充電するプルアップ機能を備える。この図２
４に示すＳＲＡＭメモリセルの動作は通常のメモリセル
のそれと同じである。
【０１８０】［データ書込系］図２５はデータ書込みに
関連する部分の構成を概略的に示す図である。図２５に
おいては１つのビット線対ＢＬＰを代表的に示す。ビッ
ト線負荷回路ＬＢは、第１のイコライズ／プリチャージ
信号ＷＥｐに応答して導通し、ビット線ｂｉｔおよび／
ｂｉｔをそれぞれ電源電位Ｖｃｃレベルにプリチャージ
するｐチャネルＭＯＳトランジスタＰ４１およびＰ４２
と、第１のプリチャージ／イコライズ信号ＷＥｐに応答
してビット線ｂｉｔおよび／ｂｉｔをイコライズするｐ
チャネルＭＯＳトランジスタＰＥ４１と、第２のプリチ
ャージ／イコライズ信号／ＷＥｂに応答してビット線ｂ
ｉｔおよび／ｂｉｔを所定電位（Ｖｃｃ−Ｖｂｅ）にプ
リチャージするためのｎｐｎバイポーラトランジスタＢ
４１およびＢ４２を含む。
【０１８１】書込ゲートＷＧは、インバータ回路２５１
からの列選択信号Ｙに応答して導通しビット線ｂｉｔお
よび／ｂｉｔをそれぞれローカルライトデータ線ＬＷＤ
および／ＬＷＤへ接続するｎチャネルＭＯＳトランジス
タＮ４１およびＮ４２を含む。読出ゲートＲＧは、列選
択信号／Ｙに応答して導通しビット線ｂｉｔおよび／ｂ
ｉｔをローカルリードデータ線ＬＲＤおよび／ＬＲＤへ
接続するｐチャネルＭＯＳトランジスタＰ４３およびＰ
４４を含む。
【０１８２】ブロックライトドライバＢＷＤは、ブロッ
ク選択信号ＢＬＫとバッファ回路２４６からの内部ライ
トイネーブル信号ＷＥａに応答してイネーブルされ、グ
ローバルライトデータ線／ＧＷＤおよびＧＷＤ上の信号
電位に応答してローカルライトデータ線ＬＷＤおよび／
ＬＷＤを駆動する３入力ＮＡＮＤ回路２４１および２４
２を含む。グローバルライトデータ線／ＧＷＤおよびＧ
ＷＤを駆動するグローバルライトドライバＧＤは、遅延
内部ライトイネーブル信号ＷＥａ′に応答してイネーブ
ルされる２入力ＮＡＮＤ回路２４３および２４４を含
む。ＮＡＮＤ回路２４３は、データ入力バッファ２４５
から与えられる内部書込データに応答してグローバルラ
イトデータ線／ＧＷＤを駆動する。ＮＡＮＤ回路２４４
は、データ入力バッファ２４５から与えられる内部書込
データに従ってグローバルライトデータ線ＧＷＤを駆動
する。
【０１８３】遅延内部ライトイネーブル信号ＷＥａ′
は、遅延回路２５０から与えられる。この遅延回路２５
０は、バッファ回路２４６からの内部ライトイネーブル
信号ＷＥａを所定時間ｄ′１だけ遅延させて遅延内部ラ
イトイネーブル信号ＷＥａ′を発生する。
【０１８４】プリチャージ／イコライズ信号ＷＥｐおよ
び／ＷＥｂを生成するブロックドライブ回路４１（図９
参照）は、ブロック選択信号ＢＬＫと内部ライトイネー
ブル信号ＷＥａを受ける２入力ＮＡＮＤ回路２４７と、
ＮＡＮＤ回路２４７の出力を反転するインバータ回路２
４８と、インバータ回路２４８の出力を反転するインバ
ータ回路２４９を含む。インバータ回路２３８から、第
１のプリチャージ／イコライズ信号ＷＥｐが出力され、
インバータ回路２４９から第２のプリチャージ／イコラ
イズ信号／ＷＥｂが出力される。次に、図２５に示す回
路の動作を図２６に示す動作波形図を参照して説明す
る。
【０１８５】時刻Ｔ０以前においては外部ライトイネー
ブル信号／ＷＥは不活性状態のハイレベルにあり、内部
ライトイネーブル信号ＷＥａはローレベルにある。ブロ
ックライトドライバＢＷＤのＮＡＮＤ回路２４１および
２４２はこのローレベルの内部ライトイネーブル信号Ｗ
Ｅａに従って、ローカルライトデータ線ＬＷＤおよび／
ＬＷＤをともにハイレベルに駆動する。一方、ブロック
ドライブ回路４１においてインバータ回路２４８の出力
がローレベルとなり、インバータ回路２４９の出力はハ
イレベルとなり、トランジスタＰ４１、Ｐ４２、ＰＥ４
１、Ｂ４１およびＢ４２はすべてオン状態になり、ビッ
ト線ｂｉｔおよび／ｂｉｔはハイレベルにプリチャージ
されている。
【０１８６】時刻ｔ０において外部ライトイネーブル信
号／ＷＥがローレベルに立下がると、応じて内部ライト
イネーブル信号ＷＥａがハイレベルへ立上がる。このと
き、ブロック選択信号ＢＬＫが選択状態を示すハイレベ
ルにあれば、ブロックドライブ回路４１においては、Ｎ
ＡＮＤ回路２４７の出力がローレベルとなり、インバー
タ回路２４８の出力がハイレベル、インバータ回路２４
９の出力がローレベルとなり、ビット線負荷回路ＬＢに
含まれるトランジスタＰ４１、Ｐ４２、ＰＥ４１、Ｂ４
１およびＢ４２はすべてオフ状態となる。またこのとき
列選択信号／Ｙも選択状態のローレベルとなっている。
【０１８７】一方、遅延回路２５０から出力される遅延
内部ライトイネーブル信号ＷＥａ′は依然ローレベルに
ある。したがってグローバルライトドライバＧＤに含ま
れるＮＡＮＤ回路２４３および２４４の出力はともにハ
イレベルである。したがって、ブロックライトドライバ
ＢＷＤに含まれるＮＡＮＤ回路２４１および２４２の出
力はともにローレベルとなり（ブロック選択信号ＢＬＫ
はハイレベルであり選択状態を示している）、ローカル
ライトデータ線ＬＷＤおよび／ＬＷＤは電位ローレベル
となる。書込ゲートＷＧに含まれるトランジスタＮ４１
およびＮ４２はともに選択状態にありオン状態であるた
め、ビット線ｂｉｔおよび／ｂｉｔの電位はこの書込ゲ
ートＷＧを介してローカルデータ線ＬＷＤおよび／ＬＷ
Ｄに向かって放電され、その電位が低下する。
【０１８８】時刻ｔ１になると、遅延回路２５０から出
力される遅延内部ライトイネーブル信号ＷＥａ′がハイ
レベルへ立上がり、グローバルライトドライバＧＤに含
まれるＮＡＮＤ回路２４３および２４４の出力は、デー
タ入力バッファ２４５から与えられる内部書込データに
対応する電位となる。応じてブロックライトドライバＢ
ＷＤに含まれるＮＡＮＤ回路２４１および２４２の出力
電位もこのグローバルライトデータ線／ＧＷＤおよびＧ
ＷＤ上の信号電位に対応した電位となる。ビット線ｂｉ
ｔにハイレベルのデータが書込まれるとき、ビット線ｂ
ｉｔのプリチャージ用のトランジスタＰ４１およびＢ４
１はともにオフ状態であるため、ビット線ｂｉｔの電位
はローカルライトデータ線ＬＷＤ上の信号電位（Ｖｃｃ
レベル）からトランジスタＮ４１のしきい値電圧Ｖｔｈ
を引いた電圧レベルとなる。一方、相補ビット線／ｂｉ
ｔはトランジスタＮ４２を介して接地電位Ｖｓｓレベル
にまで放電される。
【０１８９】メモリセルＭＣにおいては、図２４に示す
ように、トランジスタＭＴ１およびＭＴ２がオン状態と
なっており、このビット線ｂｉｔおよび／ｂｉｔに現れ
た電位差に従ってトランジスタＭＴ３およびＭＴ４がラ
ッチ動作を実行し、ノードＮｃおよびＮｄがそれぞれ電
源電位Ｖｃｃレベルおよび接地電位Ｖｓｓレベルに確定
する。
【０１９０】時刻ｔ２において、データライトサイクル
が完了すると、ライトイネーブル信号／ＷＥがハイレベ
ルへと立上がり、応じて内部ライトイネーブル信号ＷＥ
ａがローレベルへ立下がる。ブロックライトドライバＢ
ＷＤに含まれるＮＡＮＤ回路２４１および２４２がディ
スエーブル状態となり、ローカルライトデータ線ＬＷＤ
および／ＬＷＤの電位はハイレベルとなる。書込ゲート
ＷＧはオフ状態となる。また、ブロックドライブ回路４
１においては、ＮＡＮＤ回路２４７の出力がハイレベル
となるため、第１のプリチャージ／イコライズ信号ＷＥ
ｐがローレベル、第２のプリチャージ／イコライズ信号
／ＷＥｂがハイレベルとなり、ビット線負荷回路ＬＢに
含まれるトランジスタＰ４１、Ｐ４２、ＰＥ４１、Ｂ４
１およびＢ４２がすべてオン状態となり、ビット線ｂｉ
ｔおよび／ｂｉｔを充電し始める。このとき、相補のビ
ット線ｂｉｔおよび／ｂｉｔの電位差は小さいため、時
刻ｔ３においてビット線ｂｉｔおよび／ｂｉｔの電位が
同電位となる。ここで図２６において破線Ｖｃｃ−Ｖｂ
ｅで示すレベルは、この電位レベルまでバイポーラトラ
ンジスタＢ４１およびＢ４２により高速で充電が行なわ
れ、その後ＭＯＳトランジスタＰ４１およびＰ４２によ
る緩やかな充電が行なわれることを示す。
【０１９１】図２６には、遅延回路２５０が設けられて
いない場合のビット線ｂｉｔおよび／ｂｉｔの電位変化
も示す。遅延回路２５０が設けられていない場合には、
ローカルライトデータ線ＬＷＤおよび／ＬＥＤの電位は
ライトイネーブル信号／ＷＥが活性状態のローレベルに
立下がってから書込ゲートＷＧがオン状態となる時刻ｔ
１′から相補ビット線／ｂｉｔの放電が行なわれる（ビ
ット線ｂｉｔにハイレベルのデータを書込む場合）。時
刻ｔ２においてライトサイクルが完了し、ビット線ｂｉ
ｔおよび／ｂｉｔのプリチャージおよびイコライズを実
行するとき、接地電位レベルから相補ビット線ｂｉｔを
充電する必要があるため、次のサイクルにおいて、ビッ
ト線ｂｉｔ上にローレベルのデータが読出される場合、
そのビット線ｂｉｔと相補ビット線／ｂｉｔの電位が同
電位となる時刻ｔ′３まではワード線選択を行なうこと
ができない（誤書込みが生じるのを防止するため）。こ
の時刻ｔ′３以降に相補ビット線／ｂｉｔの電位がハイ
レベル、ビット線ｂｉｔの電位レベルがローレベルに確
定し、データの読出しを行なうことができる。したがっ
て、明らかに、本実施例のように遅延回路２５０を設け
ることにより、ビット線ｂｉｔおよび／ｂｉｔが同電位
となる時刻ｔ３は十分に早くすることができ、ライトサ
イクルに続くリードサイクルにおいてビット線対の電位
の切換えを高速で実行することが可能となる。
【０１９２】上述のように、この遅延回路２５０を設け
ることにより、データ書込時においてグローバルライト
ドライバの活性化タイミングを遅延させることにより、
データ書込期間中のハイレベル側ビット線の電位を低下
させることができ、ビット線プリチャージにおけるイコ
ライズを高速で実行することができる。
【０１９３】図２７は、データ書込制御系の他の構成を
示す図である。図２７に示すブロックドライブ回路４１
は、図２５に示す構成に加えて、さらに、第１のプリチ
ャージ／イコライズ信号ＷＥｐの立上がりを所定時間
ｄ″２遅延させる立上がり遅延回路２６０を含む。この
立上がり遅延回路２６０は、インバータ回路２４９の出
力を所定時間遅延させる遅延回路２７１と、インバータ
回路２４９の出力と遅延回路２７１の出力とを受ける２
入力ＮＯＲ回路２７２とを含む。ＮＯＲ回路２７２から
第１のプリチャージ／イコライズ信号ＷＥｐが出力され
る。
【０１９４】すなわち、この図２７に示す構成において
は、ライトサイクル完了後第２のプリチャージ／イコラ
イズ信号／ＷＥｂがハイレベルに立上がって所定時間
ｄ″２経過後第１のプリチャージ／イコライズ信号ＷＥ
ｐが活性状態のローレベルへ立下がる。他の構成は図２
５に示す構成と同様であり、対応する構成要素には同一
参照番号を付す。次に、図２７に示す回路の動作をその
動作波形図である図２８を参照して説明する。
【０１９５】ライトサイクルにおいて、時刻ｔ″０にラ
イトイネーブル信号／ＷＥが活性状態のローレベルに立
下がり、所定時間ｄ″１（所定の遅延期間ｄ′１と同一
または同程度）の間ローカルライトデータ線ＬＷＤおよ
び／ＬＷＤがローレベルに維持され、ビット線ｂｉｔお
よび／ｂｉｔの電位が低下するという一連の動作は図２
５に示す構成のそれと同じである。
【０１９６】時刻ｔ″２においてライトサイクルが完了
すると、外部ライトイネーブル信号／ＷＥがハイレベ
ル、内部ライトイネーブル信号ＷＥａがローレベルとな
る。ローレベルの内部ライトイネーブル信号ＷＥａに応
答して、ブロックライト回路４１に含まれるインバータ
回路２４９の出力、すなわち、第２のプリチャージ／イ
コライズ信号／ＷＥｂがハイレベルへと立上がる。この
ときまだ、立上がり遅延回路２６０から出力される第１
のプリチャージ／イコライズ信号ＷＥｐはハイレベルに
なる。したがって、ビット線ｂｉｔおよび／ｂｉｔはビ
ット線負荷回路ＬＢに含まれるバイポーラトランジスタ
Ｂ４１およびＢ４２を介して高速で充電される。このと
きハイレベルのビット線ｂｉｔの電位レベルは電位Ｖｃ
ｃ−Ｖｂｅに近く（≒Ｖｃｃ−Ｖｔｈ：Ｖｔｈは書込ゲ
ートに含まれるトランジスタのしきい値電圧）、このビ
ット線ｂｉｔに対して設けられたバイポーラトランジス
タＢ４１はそのベース−エミッタ間電位差が小さく、ほ
ぼオフ状態を維持している。したがってこの場合、接地
電位レベルに放電されていた相補ビット線／ｂｉｔのみ
がバイポーラトランジスタＢ４２により高速で充電され
る。
【０１９７】時刻ｔ″２から所定期間ｄ″２が経過した
時刻ｔ″３において、立下がり遅延回路２６０の出力、
すなわち第１のプリチャージ／イコライズ信号ＷＥｐが
ローレベルへ立下がり、トランジスタＰ４１、Ｐ４２お
よびＰＥ４１がオン状態となる。これによりビット線ｂ
ｉｔがＭＯＳトランジスタＰ４１により充電されかつイ
コライズトランジスタＰＥ４１によりビット線ｂｉｔと
相補ビット線／ｂｉｔとのイコライズが行なわれる。相
補ビット線／ｂｉｔにおいては、依然バイポーラトラン
ジスタＢ４１により高速でその電位が立上げられる。
【０１９８】時刻ｔ″４においては、ビット線ｂｉｔお
よび／ｂｉｔの電位が同一電位となり、この時点からワ
ード線を立上げてデータ読出しを実行することができ
る。
【０１９９】上述のように、時刻ｔ″２から時刻ｔ″３
の期間は、バイポーラトランジスタＢ４１およびＢ４２
によるチャージ動作のみが実行されるため、ハイレベル
側ビット線ｂｉｔは早い時刻に電位Ｖｃｃ−Ｖｂｅに達
する（またはすでに電位Ｖｃｃ−Ｖｂｅ以上にある）
と、時刻ｔ″３まで電位上昇はない。これにより、急速
に電位上昇するローレベル側ビット線／ｂｉｔとビット
線ｂｉｔとの電位レベルが近接する。時刻ｔ″３におい
ては、ＭＯＳトランジスタがオン状態となるが、このと
き、図２６に示す場合よりもビット線ｂｉｔおよび／ｂ
ｉｔの電位差が比較的小さいため、このビット線電位の
イコライズが完了する時刻ｔ″４はより早くすることが
できる。
【０２００】図２５および図２７に示す回路構成におい
て、ハイレベルのビット線ｂｉｔの電位レベルはメモリ
セルにハイレベルの電位が書込まれる電位レベルであれ
ばよい。
【０２０１】また、ローカルライトデータバス線ＬＷＤ
および／ＬＷＤを所定期間ローレベルに維持するための
遅延回路２７０は、グローバルライトドライバＧＤの動
作を制御している。この場合、遅延回路２７０はデータ
入出力端子１個に対して１個設けるだけでよく、占有面
積を増加させることなく効率的にビット線電位を制御す
ることができる。
【０２０２】［書込制御信号の詳細］図２５および図２
７においては、ライトイネーブル信号／ＷＥのみを利用
しているように示している。以下に図１０に示す制御回
路４６から発生される制御信号と図２５および図２７に
示す制御信号の対応関係について具体的に説明する。
【０２０３】図２９は、ブロックドライブ回路に与えら
れる制御信号を詳細に示す図である。図２９において、
ＮＡＮＤ回路２４７は、Ｚデコーダからのブロック選択
信号ｂｌｋと、チップセレクト信号／ＣＳから生成され
る内部イネーブル信号ｃｓｕｌｂと、ライトイネーブル
信号／ＷＥから生成される内部ライトイネーブル信号ｗ
ｅｂｌとを受ける。ＮＡＮＤ回路２４７において初めて
チップセレクト信号／ＣＳと内部書込制御信号ｗｅｂｌ
とブロック選択信号ｂｌｋとの論理がとられる。これは
先に説明したように、書込制御信号における伝搬遅延を
最小とするため、書込制御信号は各ブロックへ伝達され
るまでその論理をとるのが延期される。
【０２０４】インバータ回路２４８からブロック書込指
示信号ｗｅｂｌｋが生成される。遅延回路２７１は、２
段のＣＭＯＳインバータ回路で構成される。ＮＯＲ回路
２７２からプリチャージ／イコライズ信号ｗｅｂｌｋｐ
（ＷＥｐ）が生成される。インバータ回路２４９からプ
リチャージ／イコライズ信号ｗｅｂｌｋｄｂ（／ＷＥ
ｂ）が生成される。
【０２０５】図３０Ａは、データ入力バッファおよびグ
ローバルライトドライバへ与えられる制御信号の詳細を
示す図である。図３０Ａにおいて、データ入力バッファ
２４５は、図１０に示すインバータ回路５９から生成さ
れる内部チップセレクト信号ｃｓｄｉｎ（上位バイトお
よび下位バイトを識別するためのｕおよびｌは省略して
いる）に応答して活性状態とされ、データ入出力端子Ｄ
Ｑへ与えられた外部書込データから相補の内部書込デー
タを生成する。データ入力バッファ２４５からの相補な
内部書込データはＣＭＯＳ構成のインバータを含む遅延
回路２８０ａおよび２８０ｂを介してグローバルライト
ドライバＧＤへ伝達される。グローバルライトドライバ
ＧＤにおいて、ＮＡＮＤ回路２４３は、図１０に示す遅
延回路７０から発生される内部制御信号ｗｅｃｓｄｉｎ
に応答してイネーブル状態とされ、内部書込データに対
応するデータを生成する。ＮＡＮＤ回路２４４も同様で
あり、制御信号ｗｅｃｓｄｉｎに応答してイネーブルさ
れ、遅延回路２８０ｂを介して与えられた内部書込デー
タに対応するデータを出力する。
【０２０６】ＮＡＮＤ回路２４３の出力は、インバータ
回路２８１ａおよび２８２ａを介してグローバルライト
データ線ＧＷＤへ伝達される。ＮＡＮＤ回路２４４の出
力はインバータ回路２８１ｂおよび２８２ｂを介してグ
ローバルライトデータ線／ＧＷＤへ伝達される。このグ
ローバルライトドライバＧＤから１６個のメモリブロッ
クに対し内部書込データが伝達される。したがって、こ
の大きな負荷を有するグローバルライトデータ線ＧＷＤ
および／ＧＷＤを高速で駆動するために、グローバルラ
イトドライバＧＤの最終出力段のインバータ回路はＢｉ
ＮＭＯＳ回路により構成される。残りの構成要素はＣＭ
ＯＳ構成を備える。
【０２０７】この信号ｗｅｃｓｄｉｎは先に図２５およ
び図２７に参照して説明した内部書込データＷＥａ′に
対応する。したがって、図２５および図２７に示す遅延
回路２７０は図１０に示す遅延回路７０におけるＮＡＮ
Ｄ回路７１、遅延回路７２およびインバータ回路７３に
対応する。
【０２０８】図３０（Ｂ）は、ブロックライトドライバ
へ与えられる制御信号の詳細を示す図である。図３１に
おいて、ＮＡＮＤ回路２４１および２４２は、ともにＺ
デコーダ（図９参照）からのブロック選択信号ｂｌｋと
ブロックドライブ回路４１（図２９参照）からのブロッ
ク書込制御信号ｗｅｂｌｋがともにハイレベルのときに
イネーブル状態となり、インバータとして機能する。Ｎ
ＡＮＤ回路２４１の出力はＣＭＯＳ構成のインバータ回
路２８３ａおよび２８４ａを介してローカルライトデー
タ線ＬＷＤへ伝達される。ＮＡＮＤ回路２４２の出力は
ＣＭＯＳ構成のインバータ回路２８３ｂおよび２８４ｂ
を介してローカルライトデータ線／ＬＷＤへ伝達され
る。
【０２０９】図２９ないし図３０（Ｂ）から明らかなよ
うに、ブロック選択信号ｂｌｋが活性状態となってから
ブロック書込制御信号ｗｅｂｌｋが活性状態となる。プ
リチャージ／イコライズ信号ｗｅｂｌｋｐ（ＷＥｐ）お
よびｗｅｂｌｋｄｂ（／ＷＥｂ）は、このブロック書込
制御信号ｗｅｂｌｋから生成されている。ブロック選択
信号ｂｌｋに従ってカラムデコーダが列選択動作を実行
する（図１７参照）。列デコーダは、この図１７に示す
ように、２段のインバータ回路を備えている。したがっ
て、列選択信号が確定するタイミングは、ブロック書込
制御信号ｗｅｂｌｋのそれよりも少し遅れたタイミング
となる。ブロックライトドライバＢＷＤが不活性状態と
なるのはブロック選択信号ｂｌｋに応答して行なわれ、
カラムデコーダの不活性化への移行もブロック選択信号
ｂｌｋに従って実行される。したがって、このプリチャ
ージ／イコライズ信号に従って、ライトサイクル完了
後、書込ゲートが閉じてからビット線のプリチャージお
よびイコライズが実行される。
【０２１０】なお上述の動作説明において、リードサイ
クル時の動作については何ら説明していない。リードサ
イクル時においては、信号ライトイネーブル信号／ＷＥ
がハイレベルであるため、ブロックライトドライバＢＷ
Ｄはディスエーブル状態であり、ローカルライトデータ
線ＬＷＤおよび／ＬＷＤはハイレベルに充電される。ま
たビット線負荷回路ＬＢにおいては、各トランジスタは
すべてオン状態にあり、ビット線ｂｉｔおよび／ｂｉｔ
を充電する。
【０２１１】［データ読出系］図３１は、メモリセルア
レイのデータ読出しに関連する部分の構成を示す図であ
る。図３１においては、１つのＩＯブロックにおけるデ
ータ読出しに関連する部分の構成が示される。ビット線
対ｂｉｔ１，／ｂｉｔ１〜ｂｉｔｎ，／ｂｉｔｎの各々
には、メモリセルＭＣと、書込ゲートＷＧと読出ゲート
ＲＧが設けられる。各構成要素にはビット線と同一の添
字を付して相互に区別する。書込ゲートＷＧは、書込信
号ＷＥａに応答して導通し、ビット線／ｂｉｔおよびｂ
ｉｔを電源電位Ｖｃｃレベルに充電するｐチャネルＭＯ
ＳトランジスタＰ６１およびＰ６２と、列選択信号Ｙに
応答して導通し、ビット線／ｂｉｔおよびｂｉｔをロー
カルライトデータバス線／ＬＷＤおよびＬＷＤへそれぞ
れ接続するｎチャネルＭＯＳトランジスタＮ６１および
Ｎ６２を含む。ｐチャネルＭＯＳトランジスタＰ６１お
よびＰ６２は、内部書込信号ＷＥａがローレベルにある
データ読出時動作において導通し、対応のビット線ｂｉ
ｔおよび／ｂｉｔを充電する。これにより、メモリセル
の記憶トランジスタとの抵抗比に従ってビット線ｂｉｔ
および／ｂｉｔの電位振幅が小さくされる。
【０２１２】データ書込時においては、書込信号ＷＥａ
はハイレベルにあり、ｐチャネルＭＯＳトランジスタＰ
６１およびＰ６２はオフ状態となる。
【０２１３】読出ゲートＲＧは、ローカルリードデータ
バス／ＬＲＤおよびＬＲＤにそれぞれエミッタフォロア
対応で接続されるｎｐｎバイポーラトランジスタＢ７１
およびＢ７２と、列選択信号／Ｙに応答してビット線／
ｂｉｔおよびｂｉｔをバイポーラトランジスタＢ７１お
よびＢ７２のベースに接続するｐチャネルＭＯＳトラン
ジスタＰ７１およびＰ７２と、列選択信号Ｙに応答して
導通し、バイポーラトランジスタＢ７１およびＢ７２の
ベースへ非選択レベルＶＲＥＦを供給するｐチャネルＭ
ＯＳトランジスタＰ７３およびＰ７４を含む。
【０２１４】図３２は、ローカルセンスアンプの具体的
構成の一例を示す図である。図３２において、ローカル
センスアンプＬＳＡは、ローカルリードデータ線ＬＲＤ
および／ＬＲＤの電位差を差動的に増幅する差動増幅段
と、この差動増幅段の出力を増幅してメインセンスアン
プへ伝達する出力増幅段を含む。差動増幅段は、エミッ
タが共通に接続されてそのベースにローカルリードデー
タ線ＬＲＤおよび／ＬＲＤ上の電位を受けるｎｐｎバイ
ポーラトランジスタ２９３および２９４と、ブロック選
択信号ｂｌｋに応答して導通するｎチャネルＭＯＳトラ
ンジスタ２９５、２９６および２９７を含む。トランジ
スタ２９５および２９７はローカルリードデータ線ＬＲ
Ｄおよび／ＬＲＤと接地電位Ｖｓｓとの間に電流経路を
形成し、負荷抵抗として作用する。このトランジスタ２
９５および２９７により、ローカルリードデータ線ＬＲ
Ｄおよび／ＬＲＤの電位振幅が調節される。トランジス
タ２９６はその一方導通端子がエミッタ結合されたトラ
ンジスタ２９３および２９４のエミッタに接続される。
【０２１５】差動増幅段はさらに、ブロック選択信号ｂ
ｌｋをインバータ回路を介して受けて導通状態となり、
トランジスタ２９３および２９４へ電流を供給する負荷
抵抗として機能するｐチャネルＭＯＳトランジスタ２９
１および２９２と、トランジスタ２９６と接地電位Ｖｓ
ｓとの間に設けられ、そのゲートに基準電位Ｖｃｓを受
けて、定電流源として機能するｎチャネルＭＯＳトラン
ジスタ２９８を含む。
【０２１６】出力増幅段は、そのコレクタが電源電位Ｖ
ｃｃに接続され、ベースがトランジスタ２９３のコレク
タに接続され、そのエミッタがグローバルリードデータ
線ＧＲＤに接続されるｎｐｎバイポーラトランジスタ３
０１ａと、ブロック選択信号ｂｌｋに応答して導通し、
グローバルリードデータ線ＧＲＤを放電するｎチャネル
ＭＯＳトランジスタ３０２ａと、トランジスタ３０１ａ
のベースと電源電位Ｖｃｃ供給ノードとの間に接続され
るダイオード２９９ａと、トランジスタ３０１ａのベー
スと基準電位Ｖｂｂ供給ノードとの間に設けられ、ブロ
ック選択信号ｂｌｋに応答して導通するｐチャネルＭＯ
Ｓトランジスタ３００ａを含む。
【０２１７】トランジスタ３００ａが基準電位Ｖｂｂに
接続されているのは、グローバルリードデータ線ＧＲＤ
には、複数のローカルセンスアンプがワイヤードワ接続
されるため、その非選択ローカルセンスアンプの出力電
圧レベルを選択ローカルセンスアンプの出力するハイレ
ベルおよびローレベルよりも低くするためである。この
とき、トランジスタ３０１ａを飽和領域で動作させると
そのスイッチング速度が遅くなるため、トランジスタ３
０１ａは不飽和領域で動作するように基準電位Ｖｂｂに
よりバイアスがかけられる。
【０２１８】グローバルリードデータ線ＧＲＤに対して
も同様にダイオード２９９ｂ、ｐチャネルＭＯＳトラン
ジスタ３００ｂ、ｎｐｎバイポーラトランジスタ３０１
ｂおよびｎチャネルＭＯＳトランジスタ３０２ｂが設け
られる。ダイオード２９９ａおよび２９９ｂはトランジ
スタ３０１ａおよび３０１ｂのベース電位をＶｃｃ−Ｖ
ｂｅにクランプする。差動増幅段が動作すると、一方の
ダイオードを介して電流が流れ、ダイオードのカソード
電位が低下し、対応のバイポーラトランジスタのベース
電位が応じて低下して、その出力レベルが低下する。
【０２１９】このグローバルリードデータ線ＧＲＤおよ
び／ＧＲＤのハイレベルおよびローレベルはバイポーラ
トランジスタ３０１ａおよび３０１ｂと、ＭＯＳトラン
ジスタ３０２ａおよび３０２ｂの電流駆動力により決定
される。バイポーラトランジスタ３０１ａおよび３０２
ｂの電流駆動力はＭＯＳトランジスタ３０２ａおよび３
０２ｂの電流駆動力よりも大きくされる。したがってＭ
ＯＳトランジスタ３０２ａおよび３０２ｂは負荷抵抗と
して機能する。
【０２２０】図３３は、非選択レベル発生回路の構成を
示す図である。図３３（ａ）に示す非選択レベル発生回
路は、電源電位Ｖｃｃと出力ノードとの間に設けられる
ダイオード３１０と、ダイオード３１０と接地電位Ｖｓ
ｓとの間に設けられる定電流源３１１と、内部書込制御
信号／ＷＥａに応答して導通し、出力ノードを電源電位
Ｖｃｃレベルに充電するｐチャネルＭＯＳトランジスタ
３１２を含む。トランジスタ３１２のゲートに与えられ
る内部書込信号／ＷＥａは、ライトバッファから出力さ
れる内部書込信号ｗｅａの反転信号であってもよく、ま
た図２９に示すブロックドライブ回路から発生されるブ
ロック書込制御信号ｗｅｂｌｋであってもよい。
【０２２１】図３３（ｂ）において、非選択レベル発生
回路は、出力ノードと定電流源３１１との間に設けら
れ、そのゲートに内部書込信号／ＷＥａを受けるｎチャ
ネルＭＯＳトランジスタ３１４を含む点が図３３（ａ）
に示す回路と異なっている。他の構成は同様である。
【０２２２】図３３（ｃ）に示す非選択レベル発生回路
は、図３３（ｂ）に示す回路構成において、定電流源３
１１が、そのゲートが電源電位Ｖｃｃレベルの電圧を受
けるｎチャネルＭＯＳトランジスタ３１５で置換えられ
ている構成を備える。このトランジスタ３１５は、負荷
抵抗として機能する。
【０２２３】この図３３（ａ）〜（ｃ）に示す非選択レ
ベル発生回路は、いずれも内部書込信号／ＷＥａがロー
レベルにあり、データ書込動作を示しているときには、
その非選択レベルＶＲＥＦを電源電位Ｖｃｃレベルに上
昇させる。内部書込制御信号／ＷＥａがハイレベルにな
り、データ書込動作を示していない場合には、トランジ
スタ３１２はオフ状態となり、非選択レベルＶＲＥＦは
電源電位Ｖｃｃ−Ｖｂｅ（Ｖｂｅはダイオード３１０の
順方向降下電圧）に固定される。次に図３２ないし図３
３に示す回路の動作をその動作波形図である図３４を参
照して説明する。
【０２２４】今一例として、列選択信号としてＹ１が選
択状態となり、データ０（ビット線ｂｉｔにローレベル
データ）を書込み、続いてデータ１の読出（ビット線ｂ
ｉｔからのハイレベルデータ）を読出す場合の動作を一
例として説明する。
【０２２５】データ書込時においては、内部書込制御信
号／ＷＥａはローレベルにあり、トランジスタ３１２は
オン状態となっている。この場合、非選択レベルＶＲＥ
Ｆはほぼ電源電圧Ｖｃｃレベルにあり、ハイレベル電位
のビット線／ｂｉｔの電位レベルとほぼ同一電圧レベル
にある。
【０２２６】図３１に示す内部書込制御信号ＷＥａはデ
ータ書込時にはハイレベルにあり、したがって書込ゲー
トＷＧにおける負荷ＭＯＳトランジスタＰ６１およびＰ
６２はオフ状態にある。列選択信号Ｙ１が立上がると、
書込ゲートＷＧ１におけるＭＯＳトランジスタＮ６１お
よびＮ６２がオン状態となる。なお、非選択書込ゲート
ＷＧ２〜ＷＧｎにおけるＭＯＳトランジスタＮ６１およ
びＮ６２はオフ状態になる。これにより、ビット線ｂｉ
ｔ１および／ｂｉｔ１がローカルライトデータ線ＬＷＤ
および／ＬＷＤに接続され、図示しないブロックライト
ドライバから与えられた内部書込データがビット線ｂｉ
ｔ１および／ｂｉｔ１上へ伝達される。この場合、デー
タ０の書込のためビット線ｂｉｔ１の電位が接地電位レ
ベルにまで放電される。
【０２２７】データ書込みが完了すると、列選択信号Ｙ
１がローレベルに立下がり、書込ゲートＷＧ１における
トランジスタＮ６１およびＮ６２がオフ状態となり、ま
たワード線も非選択状態となり、また内部書込信号ＷＥ
ａが不活性状態となり、ビット線ｂｉｔ１および／ｂｉ
ｔ１は負荷ＭＯＳトランジスタＰ６１およびＰ６２によ
り電源電位Ｖｃｃレベルにまで充電される。
【０２２８】この書込動作時において、読出ゲートＲＧ
１においては、トランジスタＰ７１およびＰ７２がオン
状態にあり、読出ゲートＲＧ１のバイポーラトランジス
タＢ７１およびＢ７２のベースへはそれぞれビット線ｂ
ｉｔ１および／ｂｉｔ１上の信号電位が伝達される。
【０２２９】残りの非選択ビット線対においては、読出
ゲートにおいてトランジスタＰ７３およびＰ７４がオン
状態である。この場合、非選択レベルＶＲＥＦはハイレ
ベルのビット線電位と同電位レベルにあり、非選択列に
関連する読出ゲートＲＧ２〜ＲＧｎのバイポーラトラン
ジスタＢ７１およびＢ７２のゲートへはハイレベルの非
選択レベルＶＲＥＦが伝達される。読出ゲートＲＧ１〜
ＲＧｎのバイポーラトランジスタＢ７１およびＢ７２の
エミッタがそれぞれローカルリードデータ線／ＬＲＤお
よびＬＲＤにＯＲ接続されている。この場合、ローカル
リードデータ線／ＬＲＤおよびＬＲＤ上には、ベース電
位が最も高いバイポーラトランジスタからの電圧レベル
が表れる。この場合、バイポーラトランジスタＢ７１お
よびＢ７２の最も高い電圧レベルは電源電位Ｖｃｃレベ
ルであり、ともに電源電圧Ｖｃｃレベルに維持される。
【０２３０】続いて、データ１の読出しが実行される。
この場合には、内部書込信号ＷＥａはローレベルにあ
る。書込ゲートＷＧ１〜ＷＧｎに含まれる負荷ＭＯＳト
ランジスタＰ６１およびＰ６２はすべてオン状態にあ
り、それぞれビット線ｂｉｔおよび／ｂｉｔを充電す
る。またこのときには、内部書込制御信号／ＷＥａはハ
イレベルにあるため非選択レベルＶＲＥＦはダイオード
３１０の順方向降下電圧ＶＢＥだけ低下し、その電圧レ
ベルはＶｃｃ−ＶＢＥレベルとなる。選択ビット線ｂｉ
ｔ１および／ｂｉｔ１の読出ゲートＲＧ１に含まれるバ
イポーラトランジスタＢ７１およびＢ７２のベースへ
は、トランジスタＰ７１およびＰ７２を介してビット線
ｂｉｔ１および／ｂｉｔ１上の電位が伝達される。非選
択ビット線対ｂｉｔ２，／ｂｉｔ２〜ｂｉｔｎ，／ｂｉ
ｔｎに対応する読出ゲートＲＧ２〜ＲＧｎのバイポーラ
トランジスタＢ７１およびＢ７２のベースへは、非選択
レベルＶＲＥＦが伝達される。非選択レベルＶＲＥＦ
は、この場合には、ローレベルのビット線／ｂｉｔ１の
電位レベルよりも低い（ビット線の電位の振幅はＭＯＳ
トランジスタＰ６１およびＰ６２とメモリセルに含まれ
る記憶トランジスタの抵抗およびビット線負荷回路に含
まれるチャージ回路の電流供給能力に決定されるが、通
常ＶｃｃとＶｃｃ−０．１程度である）。したがって、
ローカルリードデータ線ＬＲＤおよび／ＬＲＤ上には、
ビット線ｂｉｔ１および／ｂｉｔ１上の信号電位に対応
する電位がエミッタフォロア態様でバイポーラトランジ
スタＢ７２およびＢ７２を介して伝達される。
【０２３１】このローカルリードデータ線ＬＲＤおよび
／ＬＲＤに現れた信号電位は、ローカルセンスアンプＬ
ＳＡにより増幅される。すなわち、ブロック選択信号ｂ
ｌｋによりローカルセンスアンプＬＳＡが活性状態とな
り、このローカルリードデータ線ＬＲＤおよび／ＬＲＤ
上の信号電位差がバイポーラトランジスタ２９３および
２９４により増幅され、かつローカルリードデータ線Ｌ
ＲＤ上の信号電位が高いため、バイポーラトランジスタ
２９３を介して電流が多く流れ、バイポーラトランジス
タ３０１ａのベース電位がバイポーラトランジスタ３０
１ｂのベース電位よりも低くなり、グローバルリードデ
ータ線／ＧＲＤの電位レベルはグローバルリードデータ
線ＧＲＤの電位レベルよりも低くなる。図３４（ｂ）に
示すように、ローカルリードデータ線ＬＲＤおよび／Ｌ
ＲＤの電位レベルはデータ書込動作時において同一電位
にイコライズされているため、データ読出動作が続いて
実行される場合には、高速でローカルリードデータ線Ｌ
ＲＤおよび／ＬＲＤの電位レベルが増幅され、非選択レ
ベルＶＲＥＦが一定リードサイクルおよびライトサイク
ルに関わらず一定電位に固定される場合と比べて大幅に
高速でデータを読出すことができる。非選択レベルＶＲ
ＥＦがライトサイクルおよびリードサイクルともに固定
電位レベルに設定されている場合には、図３４（ａ）に
示すように、リードデータ線／ＬＲＤおよびＬＲＤには
内部書込データに従って電位差が生じており、この電位
振幅をイコライズしてから読出データが確定することに
なり、このリードデータ線ＬＲＤおよび／ＬＲＤの電位
のイコライズまでに要する時間を短縮することが可能と
なるからである。
【０２３２】なお、非選択ブロックにおいて、内部書込
制御信号／ＷＥａがｗｅｂｌｋを用いている場合には、
非選択レベルＶＲＥＦは、トランジスタ３１２が常時オ
フ状態であるため、変化せずＶｃｃ−ＶＢＥレベルの一
定レベルにある（図３４（ｃ）参照）。
【０２３３】図３５は、非選択レベルの切換タイミング
を示す図である。図３５（ａ）に示すように、非選択レ
ベルＶＲＥＦがビット線ｂｉｔおよび／ｂｉｔの電位が
クロスする時点よりも先に低下すると（破線Ｉで示
す）、図３５（ｂ）に示すように、ローカルリードデー
タ線ＬＲＤおよび／ＬＲＤに逆データが出力される。こ
の結果、この逆データを再び反転して正確なデータを読
出す必要があり、アクセス時間が長くなる。
【０２３４】また図３５（ａ）において、ビット線ｂｉ
ｔおよび／ｂｉｔの電位がクロスする時点よりも遅く非
選択レベルＶＲＥＦが低下すると、図３５（ｃ）に示す
ように、ローカルリードデータ線ＬＲＤおよび／ＬＲＤ
にデータが現れるタイミングが遅くなる。これはアクセ
ス時間の増加をもたらす。したがって、図３５（ａ）の
破線ＩＩＩに示すように、ビット線ｂｉｔおよび／ｂｉ
ｔの電位がクロスする時点で非選択レベルＶＲＥＦが低
下する場合が最も高速でデータを読出すことができる。
【０２３５】図３６は、非選択レベル発生回路のさらに
他の構成を示す図である。この図３６に示す非選択レベ
ル発生回路は、内部書込制御信号ｗｅｂｌｋを所定時間
遅延させる遅延回路３２０と、遅延回路３２０の出力を
反転するインバータ回路３２１を含む。他の構成は図３
３（ｂ）に示すものと同様である。この図３６に示す非
選択レベル発生回路を用いた場合、トランジスタ３１２
がオフ状態となる時点は、内部書込制御信号ｗｅｂｌｋ
が不活性状態となってから所定時間経過後である。した
がってこの遅延回路３２０が与える遅延時間を適当な値
に設定すれば、図３５（ａ）に破線ＩＩＩで示すように
ビット線ｂｉｔおよび／ｂｉｔの電位がクロスする時点
で非選択レベルＶＲＥＦの電位レベルを切換えることが
でき、高速アクセスを実現することができる。
【０２３６】図３７は、図２５ないし図２７に示す実施
例にこの非選択レベル切換回路の構成を適した場合の動
作を示す信号波形図である。この図２５ないし図２７に
示す実施例においては、データ書込時においてハイレベ
ルのビット線電位は所定電位だけ低下されている。この
場合、非選択レベルＶＲＥＦをライトサイクルおよびリ
ードサイクルに関わらず一定としていた場合には、図３
７（ｂ）に示すように、非選択レベルＶＲＥＦがハイレ
ベルのビット線電位よりも高くなり、リードデータバス
の電位は、データ書込サイクルにおいてはイコライズ状
態とされる。
【０２３７】しかしながらライトサイクルからリードサ
イクルへ移行するとき、ビット線ｂｉｔおよび／ｂｉｔ
の電位がともに非選択レベルＶＲＥＦよりも高くなるま
で逆データが出力されるため、リードデータバス上に正
確な読出データが現れるタイミングが遅くなる（図３７
（ｃ）参照）。
【０２３８】しかしながら、本実施例のように非選択レ
ベルＶＲＥＦをデータ書込時においては電源電圧Ｖｃｃ
レベルのハイレベルに設定し、データ読出時においては
ローレベルのビット線電位よりも低く設定すれば、この
ような逆データが出力されることはなく、高速でデータ
を読出すことができる（図３７（ｄ）および（ｅ）参
照）。 ［データ読出系の他の実施例］図３８は、データ読出系
の他の実施例の構成を示す図である。図３８において、
メモリブロックＭＢ１〜ＭＢｍの各々に対してローカル
センスアンプＬＳＡ１〜ＬＳＡｍが設けられる。ローカ
ルセンスアンプＬＳＡ１〜ＬＳＡｍは、共通に、グロー
バルリードデータ線／ＧＲＤおよびＧＲＤを介してメイ
ンセンスアンプＭＳＡに接続される。動作時においては
１つのローカルセンスアンプのみが活性状態とされる。
【０２３９】読出ゲートＲＧ（ＲＧ１〜ＲＧｎ：本実施
例ではｎ＝８）は、列選択信号／Ｙ（／Ｙ１〜／Ｙｎを
総称する）に応答してビット線ｂｉｔおよび／ｂｉｔ
（ｂｉｔ１および／ｂｉｔ１〜ｂｉｔｎおよび／ｂｉｔ
ｎを総称する）をローカルリードデータ線ＬＲＤおよび
／ＬＲＤへ接続するＰチャネルＭＯＳトランジスタＰ７
４およびＰ７３を含む。この読出ゲートにおいてはバイ
ポーラトランジスタは設けられていない。
【０２４０】ローカルセンスアンプＬＳＡ（ＬＳＡ１〜
ＬＳＡｍを総称する）は、ローカルリードデータ線ＬＲ
Ｄおよび／ＬＲＤ上の信号電位をベースに受けるｎｐｎ
バイポーラトランジスタＱ３およびＱ４と、バイポーラ
トランジスタＱ３およびＱ４のエミッタ出力をそのベー
スに受けるｎｐｎバイポーラトランジスタＱ５およびＱ
６と、センスアンプ選択信号ＳＥ（ＳＥ１〜ＳＥｍを総
称する）をインバータＩＶを介してゲートに受けて導通
し、トランジスタＱ５およびＱ６のコレクタへ電流を供
給するｐチャネルＭＯＳトランジスタＱＰ３およびＱＰ
４と、センスアンプ活性化信号ＳＥをそのゲートに受け
て非選択レベルＶＲＥＦをトランジスタＱ５およびＱ６
のコレクタへそれぞれ伝達するｐチャネルＭＯＳトラン
ジスタＱＰ１およびＱＰ２を含む。トランジスタＱＰ３
およびＱＰ４は、センス動作時にオン状態となり、トラ
ンジスタＱＰ１およびＱＰ２はセンスアンプ活性化信号
ＳＥの不活性化時にオン状態となる。
【０２４１】ローカルセンスアンプＬＳＡはさらに、ト
ランジスタＱ５のコレクタ電位をそのベースに受け、エ
ミッタフォロア態様でグローバルリードデータ線／ＧＲ
Ｄへ信号を伝達するｎｐｎバイポーラトランジスタＱ１
と、トランジスタＱ６のコレクタ電位をそのベースに受
け、エミッタフォロア態様でグローバルリードデータ線
ＧＲＤ上へ信号を伝達するｎｐｎバイポーラトランジス
タＱ２と、センスアンプ活性化信号ＳＥに応答して導通
し、各バイポーラトランジスタＱ１、Ｑ３、Ｑ５および
Ｑ６、Ｑ４、およびＱ２に対し電流供給経路を形成する
ｎチャネルＭＯＳトランジスタＱＮ１、ＱＮ２、ＱＮ
３、ＱＮ４、およびＱＮ５と、トランジスタＱＮ３を流
れる電流を一定にするための定電流源ＩＳを含む。次に
動作についてその動作波形図である図３９を参照して説
明する。
【０２４２】図３９において、データ書込状態から続い
てデータ読出状態が行なわれる場合の動作が示される。
今、列選択信号Ｙ１が選択状態となるメモリブロックＭ
Ｂ１が選択された場合を考える。データ書込状態におい
ては、列選択信号／Ｙ１に従って読出ゲートＲＧ１内の
トランジスタＰ７３およびＰ７４がオン状態となり、ロ
ーカルリードデータ線ＬＲＤおよび／ＬＲＤはビット線
ｂｉｔ１および／ｂｉｔ１に接続される。図示しない経
路により、書込ゲートＷＧ１を介してビット線ｂｉｔ１
および／ｂｉｔ１上に書込データが伝達される。この書
込データはローカルリードデータ線ＬＲＤおよび／ＬＲ
Ｄ上に伝達される。
【０２４３】ローカルセンスアンプＬＳＡはグローバル
リードデータ線ＧＲＤおよび／ＧＲＤにワイヤードＯＲ
接続されている。選択されたメモリブロックに対するロ
ーカルセンスアンプのみが活性状態とされる。この場
合、センスアンプ活性化信号ＳＥ１がハイレベルとな
り、残りのセンスアンプ活性化信号ＳＥｍはローレベル
である。非選択メモリブロックＭＢｍに対応するローカ
ルセンスアンプＬＳＡｍにおいては、トランジスタＱＰ
１およびＱＰ４がオン状態となり、出力バイポーラトラ
ンジスタＱ１およびＱ２のベース電位は非選択レベルＶ
ＲＥＦとなる。
【０２４４】一方、選択メモリブロックＭＢ１に対する
ローカルセンスアンプＬＳＡ１においては、出力バイポ
ーラトランジスタＱ１およびＱ２のベース電位は、ロー
カルリードデータ線／ＬＲＤおよびＬＲＤ上の信号電位
に従って変化する。グローバルリードデータ線ＧＲＤお
よび／ＧＲＤには、出力バイポーラトランジスタＱ１お
よびＱ２がワイヤードＯＲ接続されており、ローカルセ
ンスアンプＬＳＡ１〜ＬＳＡｍにおける出力バイポーラ
トランジスタＱ１およびＱ２の最も高いベース電位が伝
達される。したがって、この状態においては、グローバ
ルリードデータ線ＧＲＤおよび／ＧＲＤの電位は非選択
レベルＶＲＥＦに設定される。非選択レベルＶＲＥＦは
先の実施例において用いられた非選択レベル発生回路を
用いている。ただしブロック選択信号は含まれておら
ず、内部書込信号／ｗｅａのみが利用される。
【０２４５】続いて、ビット線ｂｉｔ１および／ｂｉｔ
１に対しデータ読出しが行なわれる。このとき、新たに
選択されたメモリセルがハイレベルデータを格納してお
り、ビット線ｂｉｔが充電されて電位が上昇する。この
ビット線ｂｉｔおよび／ｂｉｔの電位変化に伴ってロー
カルリードデータバスＬＲＤおよび／ＬＲＤの電位も変
化する。このデータ読出サイクルにおいて、非選択レベ
ルＶＲＥＦが低下し、ローレベルのローカルリードデー
タバス／ＬＲＤの電位レベルよりも低くなる。これによ
り、グローバルリードデータバスＧＲＤおよび／ＧＲＤ
においては、選択されたローカルセンスアンプＬＳＡ１
の出力バイポーラトランジスタＱ１およびＱ２のベース
電位に従った信号電位が現れる。残りの非選択ローカル
センスアンプＬＳＡｍの出力バイポーラトランジスタＱ
１およびＱ２のベース電位はこの非選択レベルＶＲＥＦ
レベルにあるためである。
【０２４６】上述のようにローカルセンスアンプへ与え
られる非選択レベルＶＲＥＦを書込サイクル時と読出サ
イクル時とで変化させることにより、グローバルリード
データバスの電位を書込サイクル時において同一電位レ
ベルに維持することができ、高速でデータの読出しを行
なうことができる。この非選択レベルＶＲＥＦの電位レ
ベルの変化時点は、図３９（ｃ）に示すローカルリード
データ線ＬＲＤおよび／ＬＲＤの電位の変化時点である
のが最も高速にデータの読出しを行なうことができる。
この構成は、図３６に示す非選択レベル発生回路と同様
の構成を用い、遅延回路３２０の遅延時間を適当な値に
設定することにより実現される。
【０２４７】図３１および図３８に示す構成において
は、データ読出しが行なわれるリードサイクルにおいて
は非選択レベルＶＲＥＦはローレベルのビット線電位よ
りも低い電位レベルに設定される。この場合には、ロー
カルリードデータバスおよびグローバルリードデータバ
スは読出されたデータに従ってその電位は変化してい
る。この読出しをさらに高速化するための構成について
以下に説明する。
【０２４８】すなわち図４０に示すように、データ読出
動作が繰返し実行される場合、ワード線の立上がりのと
きに、非選択レベルＶＲＥＦをハイレベルに上昇させ、
データバス、すなわちローカルリードデータバスＬＲＤ
および／ＬＲＤならびにグローバルリードデータ線ＧＲ
Ｄおよび／ＧＲＤをすべて同電位にイコライズする（図
４０（ｂ）参照）。この場合、図４０（ａ）に示すよう
に非選択レベルＶＲＥＦがローレベルに保持されている
場合には、データバスの電位振幅が生じているものの、
非選択レベルＶＲＥＦをワード線選択前に一旦ハイレベ
ルに上昇させることにより、リードデータバスの電位振
幅がなくなり、高速で次のデータの読出しを行なうこと
ができる。
【０２４９】なお、図４０において、図３１および図３
８に示すそれぞれの構成に対し適用可能であるため、ロ
ーカルリードデータ線およびグローバルリードデータ線
をそれぞれリードデータバスとして示している。この図
３１および図３８に示す構成はまた組合わせて用いられ
てもよい。この非選択レベルＶＲＥＦの読出動作時にお
いてワード線選択前に一旦電源電位Ｖｃｃレベルのハイ
レベルに上昇させるためには非選択レベル制御信号φｒ
ｅをワード線選択前の所定期間ローレベルに立下げ、非
選択レベル発生回路におけるダイオードをショートする
ことにより実現することができる。図４１は図４０に示
す非選択レベル制御信号φｒｅ発生回路の構成の一例を
示す図である。図４１において、非選択レベル制御信号
発生回路は、アドレスバッファ３３４からの内部アドレ
ス信号を受け、アドレス信号の変化時点を検出するＡＴ
Ｄ回路３３５と、ＡＴＤ回路３３５のアドレス変化検出
信号を所定時間遅延させる遅延回路３３６と、遅延回路
３３６の出力に応答して所定の時間幅を有するワンショ
ットのパルス信号を発生するワンショットパルス発生回
路３３７と、内部書込制御信号ＷＥａをその偽入力に受
けかつワンショットパルス発生回路３３７の出力をその
真入力に受けるゲート回路３３８を含む。ゲート回路３
３８は、内部書込制御信号ＷＥａがローレベルにあり、
データ読出しを示している場合には、ワンショットパル
ス発生回路３３７の出力を通過させる。データ書込時に
おいては、内部書込制御信号ＷＥａがハイレベルであ
り、ゲート回路３３８の出力はローレベルである。
【０２５０】非選択レベル発生回路はさらに、内部書込
制御信号ＷＥａを所定時間遅延させる遅延回路３３１
と、遅延回路３３１の出力とゲート回路３３８の出力を
受けるＮＯＲ回路３３３を含む。ＮＯＲ回路３３３は、
その一方入力がハイレベルとなれば、制御信号φｒｅを
ローレベルに設定する。
【０２５１】データ書込サイクルにおいて、内部書込制
御信号ＷＥａはハイレベルにあり、非選択レベル制御信
号φｒｅはローレベルであり、非選択レベルＶＲＥＦは
Ｖｃｃのハイレベルにある。ライトサイクルからリード
サイクルへの移行時には、遅延回路３３１の出力が所定
時間経過後にローレベルに立下がる。このときゲート回
路３３８はこのローレベルの内部書込制御信号ＷＥａに
よりイネーブル状態とされるが、このときまだワンショ
ットパルス発生回路３３７からパルスは発生されていな
い。したがって、ゲート回路３３８の出力はローレベル
であり、ＮＯＲ回路３３３の出力する非選択レベル制御
信号φｒｅはハイレベルとなり、非選択レベルＶＲＥＦ
はＶｃｃ−Ｖｔｈのレベルのローレベルとなる。リード
サイクルが始まって所定期間が経過すると、遅延回路３
３６の出力に応答してワンショットパルス発生回路３３
７からワンショットのパルスが発生され、ＮＯＲ回路３
３３を介して非選択レベル制御信号φｒｅが所定期間ロ
ーレベルに立下がる。これにより、図４０に示す非選択
レベル制御信号を実現することができる。
【０２５２】また図４１に示す構成においてはＡＴＤ回
路が用いられている。しかしながら、外部クロックに同
期して動作する同期型ＳＲＡＭの場合には、外部クロッ
ク信号をトリガーとして非選択レベル制御信号を生成す
ることができる。すなわち、外部クロック信号の立上が
りエッジでチップセレクト信号／ＣＳが活性状態にあれ
ば、所定期間経過後にワンショットのパルスを発生すれ
ばよい。したがって、ＡＴＤ回路の代わりに、クロック
信号に同期してチップセレクト信号／ＣＳをラッチする
ラッチ回路が用いられる。
【０２５３】［データ書込系の論理のまとめ］図４２
は、データ書込みに関連する回路部分の構成を概略的に
示す図である。図４２においては、先に示した実施例に
おいて用いられた参照符号を対応する部分に付し、その
詳細説明は省略する。ただし、制御回路４６において
は、ゲート３４０により外部制御信号／ＷＥ、／ＣＳお
よび／ＵＢまたは／ＬＢの論理がとられている状態が示
される。Ｘプリデコーダ３４へは、内部書込制御信号Ｗ
Ｅａを遅延回路３４１を通して発生された遅延書込制御
信号ＷＥｄが与えられる。遅延回路３４１は遅延時間Ｄ
３を有する。グローバルライトドライバＧＤへは、内部
書込制御信号ＷＥａが遅延回路２７０を通して与えられ
る。遅延回路２７０は、遅延時間Ｄ１を有する。ブロッ
クドライブ回路４１においては、遅延回路２７１により
第１のプリチャージ／イコライズ信号ＷＥｐの立下がり
が時間ＤＤだけ遅延される。非選択レベルＶＲＥＦは、
内部書込制御信号ｗｅｂｌｋを遅延回路３２０による遅
延時間Ｄ４だけ遅延させて変化させる。内部書込制御信
号ＷＥａは図１０に示す制御信号ｗｅｂｌとｃｓｕｌｂ
の論理積に対応する。内部制御信号ＷＥｄは、図１０に
示すｗｅｃｓｄまたはｗｅｐｄｅｃに対応する。制御信
号ＷＥ′ａは、グローバルライトドライバＧＤへ与えら
れるが、この信号は図１０に示すｗｅｃｓｄｉｎに対応
する。
【０２５４】図４３は、このデータ書込系の動作を概略
的に示す図である。ライトサイクルにおいては、制御信
号ＷＥｄはローレベルを維持しており、プリデコーダ出
力は高速で立上がる。遅延回路３４１の遅延時間Ｄ３が
経過した後、制御信号ＷＥｄがハイレベルへ立上がる。
このときには、選択ワード線の電位は上昇している。
【０２５５】一方、制御信号ＷＥ′ａは遅延回路２７２
により遅延時間Ｄ１を有して発生される。この場合、グ
ローバルライトドライバＧＤの出力はＤ１の間ともにハ
イレベルとなり、ブロックライトドライバＢＷＤにより
ビット線の電位はともに低下する。遅延時間Ｄ１が経過
すると、制御信号ＷＥ′ａがハイレベルとなり、グロー
バルライトドライバＧＤがイネーブルされ、データ書込
みが行なわれ、ビット線の電位が書込データに応じて変
化する。
【０２５６】ライトサイクルからリードサイクルへの移
行時においては、内部制御信号ＷＥｄは内部制御信号Ｗ
Ｅａがローレベルになっても、依然ハイレベルを維持し
ている。したがって、この場合プリデコーダの出力の立
上がりが遅れることになり、応じて選択ワード線の電位
の立上がりが遅れる（図４３においてはワード線の電位
の立上がりは実線で示す。破線で示すワード線の電位変
化およびプリデコーダの電位の出力は通常のリードリー
ドサイクルが行なわれる場合の電位変化を示す）。
【０２５７】内部制御信号ＷＥａがローレベルに立下が
ってから時間Ｄ２が経過すると、ビット線負荷回路によ
るチャージ動作が実行される。このとき、ビット線負荷
回路のバイポーラトランジスタのみによるチャージ動作
が実行される。時間Ｄ４経過後非選択レベルＶＲＥＦが
変化し、その電位レベルが低下する。
【０２５８】なお図４３に示す波形図に付された遅延時
間は、論理ゲート回路による遅延時間を無視している。
【０２５９】上述のように遅延時間を適当な値に設定す
ることにより、アクセス時間を増大させることなく十分
に優れたライトリカバリー特性を備えるＳＲＡＭを実現
することができる。
【０２６０】［カラムシフトリダンダンシー回路］図４
４は、カラムシフトリダンダンシー回路の概念的構成を
示す図であり、図４４（Ａ）は不良ビット救済前のカラ
ムシフトリダンダンシー回路の接続態様を示し、図４４
（Ｂ）は不良ビット置換後のカラムシフトリダンダンシ
ー回路の接続態様を示す。
【０２６１】１つのメモリブロックにおいては、上位バ
イトデータ４ビットを格納するための４つのＩＯブロッ
クと、下位バイトデータ４ビットを格納するための４つ
のＩＯブロックが設けられる。１つのＩＯブロックには
８対のビット線すなわち８カラムラインが設けられる。
８本のカラムラインが１つのＩＯ回路（データ入出力回
路）Ｉ／Ｏ＃ｉ（ｉ＝１〜４）に接続される。ここでデ
ータ入出力回路はローカルセンスアンプおよびブロック
ライトドライバを含む。ＩＯブロックの境界に存在する
カラムラインＢ２１、Ｂ３１およびＢ４１は、２つのＩ
Ｏ回路に接続可能なようにスイッチが設けられる。この
４つのＩＯブロックに対し１本のスペアカラムラインＳ
ＢＰが設けられる。
【０２６２】今、ＩＯブロック３（データ入出力回路Ｉ
／Ｏ＃３）においてカラムラインＢ３７に不良ビットが
存在した状態を考える。この不良ビットを救済するため
にカラムラインＢ３７からカラムラインＢ４８に対応し
て設けられたスイッチＳＷの接点をすべて切換える。こ
れにより、ＩＯブロック＃３はカラムラインＢ３１〜Ｂ
３６、Ｂ３８およびＢ４１を含む。ＩＯブロック４（Ｉ
／Ｏ＃４）はカラムラインＢ４２〜Ｂ４８およびスペア
カラムラインＳＢＰを含む。残りのカラムラインとデー
タ入出力回路との間の接続は変化しない。これにより、
４つのＩＯブロックにおいて任意の箇所において不良ビ
ットが存在した場合、１本のスペアカラムラインを用い
てこの不良ビットを救済することができる。これによ
り、スペアカラムラインの使用効率を高くすることがで
き、チップ占有面積を増加させることなく効率的に不良
カラムの置換を行なうことができる。なお、図４４
（Ｂ）において符号Ａで示す部分はＩ／Ｏ間シフト部を
示す。
【０２６３】図４５および図４６は図４４に示すカラム
シフトリダンダンシー回路のより具体的な構成を示す図
である。図４５においては、ＩＯブロックＩ／Ｏ１およ
びＩ／Ｏ２の間の境界領域を示し、図４６には、ＩＯブ
ロックＩ／Ｏ３およびＩ／Ｏ４の境界領域を具体的に示
す。図４５において、カラムデコーダＣＤからは８本の
列選択信号線＃０〜＃７上に列選択信号が出力される。
カラムデコーダＣＤの出力信号線は４つのＩＯブロック
Ｉ／Ｏ１〜Ｉ／Ｏ４に共通に配設される。
【０２６４】Ｉ／ＯブロックＩ／Ｏ１〜Ｉ／Ｏ４それぞ
れに対してはブロック内入出力回路Ｉ／Ｏ＃１〜Ｉ／Ｏ
＃４が設けられる。このブロック内入出力回路Ｉ／Ｏ＃
１〜Ｉ／Ｏ＃４はそれぞれローカルセンスアンプおよび
ブロックライトドライバを含む。ブロック内入出力回路
Ｉ／Ｏ＃１〜Ｉ／Ｏ＃４はそれぞれ対応のメモリブロッ
ク内のローカルデータバス（ローカルリードデータバス
およびローカルライトデータバス両者を含む）ＬＤＢ１
〜ＬＤＢ４とグローバルデータバス（グローバルリード
データバスおよびグローバルライトデータバス両者を含
む）ＧＢ１〜ＧＢ４との間でのデータの授受を実行す
る。
【０２６５】シフト回路４００は、各メモリブロックＩ
／Ｏ（Ｉ／Ｏ１〜Ｉ／Ｏ４を総称的に示す）に対して設
けられた８個のスイッチＳＷ１〜ＳＷ８と各カラムライ
ンに対応して設けられた８個の転送ゲートＴＧ１〜ＴＧ
８と隣接メモリブロックのカラムラインに接続される転
送ゲートＴＧ９を含む。スイッチ回路ＳＷ１〜ＳＷ８
は、カラムデコーダＣＤの出力＃０〜＃７をそれぞれ入
力し、隣接する２つのトランスファーゲートの一方の制
御電極へカラムデコーダＣＤの出力を伝達する。スイッ
チ回路ＳＷｊ（ｊ＝１〜８）は２つのトランスファーゲ
ートＴＧｊおよびＴＧ（ｊ＋１）の一方の制御電極へ列
選択信号を伝達することができる。
【０２６６】トランスファーゲートＴＧ１〜ＴＧ９は、
スイッチ回路ＳＷ１〜ＳＷ８を介して与えられる列選択
信号が活性状態のとき導通し、カラムラインをローカル
データバスＬＤＢへ接続する。したがってこのスイッチ
回路ＳＷ１〜ＳＷ８の接続を切換えることにより、カラ
ムデコーダＣＤの出力とカラムラインとの接続関係を変
更することができる。トランスファーゲートＴＧ１〜Ｔ
Ｇ８はカラムラインＢ１〜Ｂ８（Ｂ１１〜Ｂ１８、Ｂ２
１〜Ｂ２８、Ｂ３１〜Ｂ３８、およびＢ４１〜Ｂ４８を
総称的に示す）に対して設けられ、トランスファーゲー
トＴＧ９は隣接ＩＯブロックの最初の列のカラムライン
Ｂ１（Ｂ２１、Ｂ３１、またはＢ４１）に接続される。
【０２６７】この図４５および図４６に示すように、Ｉ
Ｏブロックの最初のカラムラインＢ２１、Ｂ３１、およ
びＢ４１に対しＩＯ間シフト領域Ａを設け、転送ゲート
ＴＧ９によりその所属するＩＯブロックを変更すること
ができ、１本のスペアカラムラインＳＢＰを用いて任意
のＩＯブロック内の不良カラムを救済することができ
る。不良カラム救済法においては、図４５および図４６
において実線で示される接続状態が確立されている場
合、不良カラムに対応するスイッチからＩＯブロックＩ
／Ｏ４のカラムラインＢ４８に対して設けられたスイッ
チ回路ＳＷ８に至るまでの接続経路をすべて切換える。
たとえば、ＩＯブロックＩ／Ｏ４においてカラムライン
Ｂ４５が不良カラムの場合、このＩＯブロックＩ／Ｏ４
においてスイッチＳＷ５〜ＳＷ８の接続が図４６の破線
で示す方向に切換えられる。残りのスイッチ回路の接続
は変化されない。これにより、カラムラインＢ４５の転
送ゲートＴＧ５へは列選択信号が伝達されず、この不良
カラムＢ４５は常時非選択状態とされる。トランスファ
ーゲートＴＧ１〜ＴＧ８は書込ゲートおよび読出ゲート
に対応する。
【０２６８】図４７ないし図４９は、図４５および図４
６に示すシフト回路のより詳細な構成を示す図である。
図４７ないし図４９において、各スイッチ回路ＳＷ１〜
ＳＷ８それぞれに対応してヒューズ素子Ｆ１＃０〜Ｆ４
＃７が設けられる。ヒューズ素子Ｆ１＃０〜Ｆ４＃７は
電源電位Ｖｃｃ供給ノードと冗長使用指定回路４０２と
の間に直列に接続される。これにより、電源電位Ｖｃｃ
と冗長使用指定回路４０２との間に各スイッチの接続態
様を規定するための電圧供給パス４０１が形成される。
【０２６９】図４７において、スイッチ回路ＳＷ１は、
互いに並列に接続され、カラムデコーダからの出力＃０
をカラムラインＢ１１へ伝達するためのｎチャネルＭＯ
ＳトランジスタおよびｐチャネルＭＯＳトランジスタＳ
２およびＳ３と、カラムデコーダからの出力＃０を隣接
カラムラインＢ１２へ伝達するための互いに並列に接続
されるｐチャネルＭＯＳトランジスタＳ５とｎチャネル
ＭＯＳトランジスタＳ４を含む。トランジスタＳ２およ
びＳ３はトランスミッションゲートを構成し、トランジ
スタＳ４およびＳ５はトランスミッションゲートを構成
する。インバータＳ１０は、ヒューズ素子Ｆ１＃１とヒ
ューズ素子Ｆ１＃０の間の電源電位を反転してトランジ
スタＳ３およびＳ４のゲートへ与える。トランジスタＳ
２およびＳ５のゲートへは、ヒューズ素子Ｆ１＃０およ
びＦ１＃１の間の電位が供給される。
【０２７０】スイッチ回路ＳＷ１はさらに、ヒューズ素
子Ｆ１＃１とヒューズ素子Ｆ１＃０の間の電源電位をそ
のゲートに受けて、カラム選択線を電源電位Ｖｃｃレベ
ルに設定するためのｐチャネルＭＯＳトランジスタＳ１
と、インバータＳ１０の出力に応答して導通するｐチャ
ネルＭＯＳトランジスタＳ６と、トランジスタＳ６と直
列に接続され、隣接するスイッチ回路ＳＷ２のインバー
タＳ１０の入力をゲートに受けて電源電位Ｖｃｃを伝達
するｐチャネルＭＯＳトランジスタＳ７を含む。トラン
ジスタＳ６およびＳ７がともにオン状態となったときに
は、カラムラインＢ１２の選択線の電位は電源電位Ｖｃ
ｃレベルに設定される。
【０２７１】スイッチ回路ＳＷ２〜ＳＷ７（図示せず）
は同一構成を備え、かつトランジスタＳ１が設けられて
いない点を除いてスイッチ回路ＳＷ１と同一の構成を備
える。スイッチ回路ＳＷ８は、トランジスタＳ１および
Ｓ７が設けられていない点を除いてスイッチ回路ＳＷ１
と同一の構成を備える。
【０２７２】図４８において、ＩＯ間シフト領域Ａにお
いて転送ゲートＴＧ９は、書込ゲートＷＧ９と読出ゲー
トＲＧ９を含む。書込ゲートＷＧ９および読出ゲートＲ
Ｇ９はともにカラムラインＢ２１をローカルライトデー
タバスＬＷＤＢ１およびローカルリードデータバスＬＲ
ＤＢ１へそれぞれ接続する。ライトゲートＷＧ９は、列
選択信号に応答して導通するｎチャネルＭＯＳトランジ
スタＱｃおよびＱｄを含む。読出ゲートＲＧ９は読出ゲ
ートＲＧ１〜ＲＧ８と同一の構成を備える。この読出ゲ
ートＲＧ１〜ＲＧ９は先に図３１を参照して説明した読
出ゲートと同一の構成を備える。書込ゲートＷＧ１〜Ｗ
Ｇ８は、列選択信号に応答して導通するｎチャネルＭＯ
ＳトランジスタＱｃおよびＱｄと、非選択時に導通し、
ビット線ｂｉｔおよび／ｂｉｔを電源電位Ｖｃｃレベル
にチャージするｐチャネルＭＯＳトランジスタＱａおよ
びＱｂを含む。
【０２７３】隣接するＩＯブロックの第１列、すなわち
カラムラインＢ２１における書込ゲートＷＧ１０は、ト
ランスファーゲートＴＧ９へ与えられる制御信号に応答
して導通するｐチャネルＭＯＳトランジスタＱｅおよび
Ｑｆと、ＩＯブロックＩ／Ｏ２の最初のスイッチ回路Ｓ
Ｗ１から与えられる列選択信号に応答して非選択時導通
状態となるｐチャネルＭＯＳトランジスタＱａおよびＱ
ｂと、列選択信号に応答して導通し、ビット線ｂｉｔ１
および／ｂｉｔをローカルライトデータバスＬＷＤＢ２
へ接続するｎチャネルＭＯＳトランジスタＱｃおよびＱ
ｄを含む。
【０２７４】トランジスタＱｅ、ＱａおよびＱｃが電源
電位Ｖｃｃとローカルライトデータ線との間に直列に接
続され、トランジスタＱｆおよびＱｂならびにＱｄがロ
ーカルライトデータ線の他方に直列に接続される。書込
ゲートＷＧ１０において、ＰチャネルＭＯＳトランジス
タＱｅおよびＱａまたはＱｆおよびＱｂが直列に接続さ
れている。ビット線ｂｉｔ１および／ｂｉｔ１を非選択
時に確実に電源電位Ｖｃｃレベルにチャージするため、
これらのｐチャネルＭＯＳトランジスタＱｅ、Ｑｆ、Ｑ
ａおよびＱｂは電流供給能力を大きくするためにそのサ
イズが他のＰチャネルＭＯＳトランジスタの２倍とされ
ている。トランジスタが直列に接続され、その抵抗値が
２倍となり電流供給能力が低下するのを防止するためで
ある。
【０２７５】図４９において冗長使用指定回路４０２
は、ヒューズ素子Ｆ４＃７と接地電位との間に接続され
るｎチャネルＭＯＳトランジスタＱｈと、トランジスタ
Ｑｈのゲートへ電源電圧Ｖｃｃを供給するための高抵抗
負荷Ｒｕと、トランジスタＱｈとラッチ回路を構成する
ためのｐチャネルＭＯＳトランジスタＱｇと、トランジ
スタＱｈのゲートと接地電位との間に接続されるヒュー
ズ素子Ｆｕを含む。次に動作について説明する。
【０２７６】不良ビットが存在しない場合には、ヒュー
ズ素子Ｆ１＃０〜Ｆ４＃７はすべて導通状態とされてい
る。また、冗長使用指定回路４０２においてもヒューズ
素子Ｆｕは導通状態とされている。したがって、トラン
ジスタＱｈの電位は接地電位レベルとなり、トランジス
タＱｈはオフ状態になる。したがって電圧供給パス４０
１上の電源電位は電源電圧Ｖｃｃレベルのハイレベルで
ある。この場合には、スイッチ回路におけるインバータ
Ｓ１０の出力はローレベルとなり、トランジスタＳ２お
よびＳ３からなるトランスミッションゲートが導通し、
トランジスタＳ４およびＳ５からなるトランスミッショ
ンゲートはオフ状態となる。さらに、インバータ回路Ｓ
１０からのローレベル信号に従って、トランジスタＳ６
はオン状態となるものの、トランジスタＳ７およびＳ１
は電圧供給パス４０１上のハイレベルの電位に応答して
オフ状態である。したがって、この状態においては、カ
ラムデコーダＣＤからの出力＃０〜＃７はそれぞれＩＯ
ブロック内のカラムラインＢ１〜Ｂ８にそれぞれ対応づ
けられる（Ｂ１〜Ｂ８は、カラムラインＢ１１〜Ｂ１
８、Ｂ２１〜Ｂ２８、Ｂ３１〜Ｂ３８、およびＢ４１〜
Ｂ４８をそれぞれ総称的に示す）。
【０２７７】図４８においては、スイッチ回路ＳＷ８に
おいてインバータ回路Ｓ１０の出力がローレベルであ
り、トランジスタＳ６がオン状態となる。このため、書
込ゲートＷＧ９においては、トランジスタＱｃおよびＱ
ｄが常時オフ状態に設定され、書込ゲートＷＧ９は常時
オフ状態となる。このときまた、書込ゲートＷＧ１０に
おいてトランジスタＱｅおよびＱｆがオン状態となり、
このカラムラインＢ２１の選択／非選択に応じてトラン
ジスタＱａおよびＱｂのオン／オフしてビット線ｂｉｔ
１および／ｂｉｔ１に対する充電動作が選択的に実行さ
れる。
【０２７８】今メモリブロックＩＯ１のカラムラインＢ
１８が不良カラムラインであったとする。この場合、ヒ
ューズ素子Ｆ１＃７が切断され、また冗長使用指定回路
４０２におけるヒューズ素子Ｆｕが両断される。ヒュー
ズ素子Ｆ１＃７から電源電位Ｖｃｃ供給ノードの間の電
圧供給パス４０１の電圧レベルはハイレベルであり、先
に説明した状態を維持している。一方、冗長使用指定回
路４０２においてヒューズ素子Ｆｕが両断されたため、
トランジスタＱｈのゲートの電位は抵抗Ｒｕにより電源
電位Ｖｃｃレベルのハイレベルに設定されてこの電圧供
給パス部分の電位は接地電位Ｖｓｓレベルになる。この
電圧供給パスのローレベル電位はトランジスタＱｇがオ
ン状態となりラッチされる。
【０２７９】図４８に示す電圧供給パス４０１の電圧レ
ベルがローレベルとなると、スイッチ回路ＳＷ８のイン
バータ回路Ｓ１０の出力がハイレベルとなり、トランジ
スタＳ２およびＳ３からなるトランスミッションゲート
がオフ状態、一方、トランジスタＳ３およびＳ５からな
るトランスミッションゲートがオン状態となる。さら
に、トランジスタＳ６がオフ状態となる。これにより、
カラムラインＢ１８へは列選択信号は伝達されなくな
り、カラムデコーダの出力から切離される。このとき、
隣接スイッチ回路ＳＷ７においては、トランジスタＳ６
およびＳ７がともにオン状態となり、このカラムライン
Ｂ１８の列選択信号伝達線の電位は電源電位Ｖｃｃレベ
ルのハイレベルに設定され、常時非選択状態とされる。
これにより、それまでローカルリードデータバスＬＲＤ
Ｂ２およびローカルライトデータバスＬＷＤＢ２とデー
タの授受を行なっていたカラムラインＢ２１はローカル
ライトデータバスＬＷＤＢ１およびローカルリードデー
タバスＬＲＤＢ１とデータの授受を行なうようになる。
【０２８０】このカラムラインＢ２１に設けられた読出
ゲートＲＧ１は、スイッチ回路ＳＷ１においてトランジ
スタＳ２およびＳ３がオフ状態でありトランジスタＳ１
がオン状態となるため、常時オフ状態となる。書込ゲー
トＷＧ１０においては、トランジスタＱｃおよびＱｄも
常時オフ状態となり、またトランジスタＱａおよびＱｂ
が常時オン状態となる。これにより、読出ゲートＲＧ９
および書込ゲートＷＧ９を介して与えられる列選択信号
に従ってカラムラインＢ２１の充電がトランジスタＱｅ
およびＱｆを介して実行される。
【０２８１】この状態において、カラムラインＢ１８が
選択されたとき、この列選択信号は転送ゲートＴＧ９へ
与えられ、書込ゲートＷＧ９および読出ゲートＲＧ９が
導通し、カラムラインＢ２１がローカルリードデータバ
スＬＲＤＢ１およびローカルライトデータバスＬＷＤＢ
１へ接続される。
【０２８２】また図４９に示すスペアカラムラインＳＢ
Ｐは、対応のスイッチ回路ＳＷ８においてトランジスタ
Ｓ４およびＳ５が導通状態となり、選択時にはローカル
ライトデータバスＬＷＤＢ４およびローカルリードデー
タバスＬＲＤＢ４と読出ゲートＲＧＳおよび書込ゲート
ＷＧＳとを介して接続される。
【０２８３】上述のように、１つのメモリブロックにお
いて複数のＩＯブロックに共通にスペアカラムラインを
設け、任意のＩＯブロックの不良カラムラインをスペア
カラムラインで救済することができるようにしたため、
スペアカラムラインの使用効率が上昇し、チップ占有面
積を増加させることがなく、製造コストの削減を実現す
ることができるとともに、またシフトリダンダンシー構
成により、アクセス時間が遅くなることもない。
【０２８４】［周辺回路］ ［センスアンプの基準電圧発生回路］図５０はメインセ
ンスアンプの具体的構成の一例を示す図である。図５０
において、メインセンスアンプＧＳＡは、ローカルリー
ドデータ線ＧＲＤおよび／ＧＲＤにそのベースが接続さ
れるｎｐｎバイポーラトランジスタ４５２ａおよび４５
２ｂと、バイポーラトランジスタ４５２ａおよび４５２
ｂにそれぞれ電流を供給するための負荷抵抗４５１ａお
よび４５１ｂと、バイポーラトランジスタ４５２ａおよ
び４５２ｂのコレクタ電位を所定電位にクランプするた
めのダイオード４５３ａおよび４５３ｂを含む。バイポ
ーラトランジスタ４５２ａおよび４５２ｂのエミッタは
共通接続される。
【０２８５】メイン（グローバル）センスアンプＧＳＡ
はさらにそのベースがバイポーラトランジスタ４５２ａ
および４５２ｂのコレクタに接続されるｎｐｎバイポー
ラトランジスタ４５４ａおよび４５４ｂと、バイポーラ
トランジスタ４５４ａおよび４５４ｂのエミッタ電位を
所定電位だけにレベルシフトするためのダイオード接続
されたｎｐｎバイポーラトランジスタ４５５ａおよび４
５５ｂと、ゲートがバイポーラトランジスタ４５５ａお
よび４５５ｂのエミッタに接続されるｐチャネルＭＯＳ
トランジスタ４５７ａおよび４５７ｂと、トランジスタ
４５７ａおよび４５７ｂと接地電位との間に接続される
ｎチャネルＭＯＳトランジスタ４５８ａおよび４５８ｂ
を含む。トランジスタ４５８ａおよび４５８ｂはカレン
トミラー回路を構成する。
【０２８６】メインセンスアンプＧＳＡはさらに、出力
イネーブル信号ｏｅ１に応答して導通し、バイポーラト
ランジスタ４５２ａ、４５２ｂ、４５５ｂおよび４５５
ａに対しそれぞれ電流経路を形成するｎチャネルＭＯＳ
トランジスタ４５９ａ、４５９ｂおよび４５９ｃと、出
力イネーブル信号ｏｅ１を反転するインバータ回路４６
２と、インバータ回路４６２の出力に応答して導通し、
トランジスタ４５７ａおよび４５７ｂへ電流を供給する
ｐチャネルＭＯＳトランジスタ４６３と、トランジスタ
４５７ａおよび４５８ａの接続点の電位を反転増幅する
ＣＭＯＳ構成のインバータ回路４６５と、インバータ回
路４６２の出力に応答して導通し、インバータ回路４６
５の入力をプルダウンするｎチャネルＭＯＳトランジス
タ４６１を含む。
【０２８７】トランジスタ４５９ａ、４５９ｂおよび４
５９ｃと接地電位Ｖｓｓとの間のそれぞれにおいて基準
電圧Ｖｃｓ１を受けて定電流源として機能するｎチャネ
ルＭＯＳトランジスタ４６０ａ、４６０ｂおよび４６０
ｃが設けられる。次に動作について簡単に説明する。
【０２８８】今、リードデータ線ＧＲＤの電位がリード
データ線／ＧＲＤよりも高い状態を考える。出力イネー
ブル信号ｏｅ１がハイレベルとなると、このメインアン
プの入力差動増幅段（トランジスタ４５２ｂおよび４５
２ａ）および出力増幅段（トランジスタ４５７ｂ、４５
７ａおよび４５８ａおよび４５８ｂ）が作動状態とな
る。バイポーラトランジスタ４５２ａのベース電位がバ
イポーラトランジスタ４５２ｂのベース電位よりも高い
ため、抵抗４５１ａから供給される電流とともにダイオ
ード４５３ａから電流が供給され、バイポーラトランジ
スタ４５４ａのベース電位が低下する。バイポーラトラ
ンジスタ４５４ｂのベース電位はバイポーラトランジス
タ４５２ｂの放電電流が小さいため、ほとんど変化しな
い。バイポーラトランジスタ４５４ａおよび４５４ｂの
ベース電位がエミッタフォロア態様でバイポーラトラン
ジスタ４５５ａおよび４５５ｂへ伝達され、トランジス
タ４５５ａおよび４５５ｂによりレベルシフトされる。
このレベルシフト量は、バイポーラトランジスタ４５５
ｂおよび４５５ａのベース−エミッタ間順方向降下電圧
Ｖｂｅ程度である。
【０２８９】バイポーラトランジスタ４５５ａのエミッ
タ電位はバイポーラトランジスタ４５５ｂのエミッタ電
位よりも低いため、ｐチャネルＭＯＳトランジスタ４５
７ｂのコンダクタンスはｐチャネルＭＯＳトランジスタ
４５７ａのコンダクタンスよりも小さくなる。トランジ
スタ４５８ａおよび４５８ｂはカレントミラー回路を構
成しており、トランジスタ４５８ａにはトランジスタ４
５８ｂを流れる電流と同一（トランジスタ４５８ａおよ
び４５８ｂが同一サイズの場合）の電流が流れる。この
トランジスタ４５８ｂを流れる電流はトランジスタ４５
７ｂを介して供給される。したがって、トランジスタ４
５８ａを流れる電流よりもトランジスタ４５７ａを介し
てより多くの電流が供給され、このｐチャネルＭＯＳト
ランジスタ４５７ａのドレインノード（出力ノード）の
電位が上昇する。この出力ノードの電位上昇はインバー
タ回路４６５により反転されて出力バッファ４７０へ伝
達される。
【０２９０】ここで、出力部に設けられたトランジスタ
４６１は、メイン（グローバル）センスアンプＧＳＡの
動作時、出力イネーブル信号ｏｅ１に応答しオフ状態と
なる。グローバルセンスアンプＧＳＡの不動作時、すな
わち出力イネーブル信号ｏｅ１が不活性状態のローレベ
ルにあるときにトランジスタ４６１はオン状態となり、
その出力ノードをローレベルに固定する。
【０２９１】上述のように、この図５０に示すグローバ
ルセンスアンプは定電流源をｎチャネルＭＯＳトランジ
スタにより構成している。この定電流源が供給する電流
は基準電圧Ｖｃｓ１により決定される。この定電流源が
供給する電流量が異なれば、トランジスタ４５７ａおよ
び４５８ａにより出力ノードに与えられる電圧振幅が異
なり正確な増幅動作を実行することができなくなるが、
または所望の動作特性を得ることができなくなる（バイ
ポーラトランジスタが飽和領域で動作したり、ダイオー
ド４５３ａおよび４５３ｂによる振幅調整機能が働かな
くなり、動作特性が異なる）。したがってこの基準電圧
Ｖｃｓ１を正確な値に設定する必要がある。これは、ま
た図３２および図３８に示すローカルセンスアンプにお
いても同様である。これらは定電流源として基準電圧を
利用している。以下に、この基準電圧を正確に発生する
ための構成について説明する。
【０２９２】図５１は、この発明に従う基準電圧発生回
路の構成を示す図である。図５１において、基準電圧発
生回路は、一定電圧ＶＤを発生する定電圧発生部と、こ
の定電圧発生部からの定電圧ＶＤに従って基準電圧Ｖｃ
ｓを発生する基準電圧発生部とを含む。
【０２９３】定電圧発生部は、その一方端が電源電位Ｖ
ｃｃ供給ノードに接続される抵抗ＲＲ１と、抵抗ＲＲ１
の他方端にそのコレクタが接続され、そのエミッタが電
源電位ＶＥＥ（接地電位Ｖｓｓ）に接続され、そのベー
スが抵抗ＲＲ２を介して接地電位ＶＥＥに接続されるｎ
ｐｎバイポーラトランジスタＲＱ１と、そのコレクタが
電源電位Ｖｃｃに接続され、そのベースが抵抗ＲＲ１の
他方端に接続され、そのエミッタが抵抗ＲＲ４の一方端
に接続されるｎｐｎバイポーラトランジスタＲＱ２と、
そのコレクタが抵抗ＲＲ４の他方端に接続され、そのエ
ミッタが抵抗ＲＲ５を介して接地電位ＶＥＥに接続さ
れ、そのベースが抵抗ＲＲ７の一方端に接続されるｎｐ
ｎバイポーラトランジスタＲＱ３と、そのコレクタが電
源電位Ｖｃｃに接続され、そのベースが抵抗ＲＲ１の他
方端に接続され、そのエミッタが出力ノードおよび抵抗
ＲＲ４の一方端に接続されるｎｐｎバイポーラトランジ
スタＲＱ４と、そのコレクタとベースが抵抗ＲＲ６の他
方端および抵抗ＲＲ７の他方端に接続されかつそのエミ
ッタが接地電位ＶＥＥに接続されるｎｐｎバイポーラト
ランジスタＲＱ５を含む。
【０２９４】基準電圧発生部は、互いに並列に接続され
るｐチャネルＭＯＳトランジスタＲＰ２、ＲＰ３、ＲＰ
４、ＲＰ５、およびＲＰ６と、トランジスタＲＰ３〜Ｒ
Ｐ６各々と直列に接続されるヒューズ素子ＲＦ１、ＲＦ
２、ＲＦ３、およびＲＦ４と、定電圧発生部の出力ノー
ドＲＮ１にそのベースが接続されるｎｐｎバイポーラト
ランジスタＲＱ６と、トランジスタＲＱ６のエミッタと
接地電位ＶＥＥとの間に設けられる抵抗ＲＲ１０、ＲＲ
１１、ＲＲ１２、ＲＲ１３、ＲＲ１４、およびヒューズ
素子ＲＦ５、ＲＦ６、ＲＦ７を含む。
【０２９５】抵抗ＲＲ１０、ＲＲ１１、およびヒューズ
素子ＲＦ５が直列に接続され、抵抗ＲＲ１２とヒューズ
素子ＲＦ６が直列に接続され、抵抗ＲＲ１３とヒューズ
素子ＲＦ７が直列に接続される。抵抗ＲＲ１４、ＲＲ１
３、ＲＲ１２は互いに並列に接続され、抵抗ＲＲ１０と
抵抗ＲＲ１１の直列体は抵抗ＲＲ１２〜ＲＲ１４と並列
に設けられる。トランジスタＲＱ６のコレクタはヒュー
ズ素子ＲＦ１〜ＲＦ４の他方端に共通に接続されかつト
ランジスタＲＰ２のドレインおよびゲートに接続され
る。
【０２９６】基準電圧発生部はさらに、トランジスタＲ
Ｐ２のゲートにそのゲートが接続され、そのソースが電
源電位Ｖｃｃに接続され、そのドレインが出力ノードＲ
Ｎ２に接続されるｐチャネルＭＯＳトランジスタＲＰ１
と、ゲートおよびドレインが出力ノードＲＮ２に接続さ
れ、そのソースが接地電位ＶＥＥに接続されるｎチャネ
ルＭＯＳトランジスタＲＮ１を含む。トランジスタＲＮ
１は、そのオン抵抗により抵抗素子として機能する。
【０２９７】まず、定電圧発生部の動作について説明す
る。今、抵抗ＲＲ１、ＲＲ４、ＲＲ５およびＲＲ６をそ
れぞれ流れる電流をＩ１、Ｉ２、Ｉ３、およびＩ４と
し、バイポーラトランジスタＲＱ１〜ＲＱ５のベース−
エミッタ間電圧をそれぞれＶＢＥ１〜ＶＢＥ５で表す。
バイポーラトランジスタＲＱ１〜ＲＱ５の電流増幅率は
十分に大きく、そのベース電流は無視することができ
る。
【０２９８】出力ノードＲＮ１に現われる電圧ＶＤ（接
地電位ＶＥＥに対する電圧）は、 ＶＤ＝ＶＢＥ５＋ＲＲ６・Ｉ４ …（１） で表される。ここで、抵抗ＲＲ１〜ＲＲ６の抵抗値をそ
れぞれＲＲ１〜ＲＲ６で示す。
【０２９９】一方、電源電位Ｖｃｃと接地電位ＶＥＥと
の電位差は、抵抗ＲＲ１にかかる電圧とバイポーラトラ
ンジスタＲＱ２のベース−エミッタ間電圧ＶＢＥ２と、
抵抗ＲＲ４にかかる電圧と、バイポーラトランジスタＲ
Ｑ１のベース−エミッタ間電圧ＶＢＥ１の和により与え
られる。すなわち、 Ｖｃｃ−ＶＥＥ＝Ｉ１・ＲＲ１＋ＶＢＥ２＋Ｉ２・ＲＲ４＋ＶＢＥ１ …（２） で与えられる。この電源電位Ｖｃｃと接地電位ＶＥＥと
の間の電位差は、また、抵抗ＲＲ１、バイポーラトラン
ジスタＲＱ４、抵抗ＲＲ６、およびバイポーラトランジ
スタＲＱ５の経路にかかる電位差でもある。したがっ
て、 Ｖｃｃ−ＶＥＥ＝Ｉ１・ＲＲ１＋ＶＢＥ４＋Ｉ４・ＲＲ６＋ＶＢＥ５ …（３） が導き出される。式（２）および（３）から、次式
（４）が得られる。
【０３００】 Ｉ４・ＲＲ６＝ＶＢＥ１＋ＶＢＥ２−ＶＢＥ４−ＶＢＥ５＋Ｉ２・ＲＲ４ …（４） 式（４）を式（１）へ代入すると、 ＶＤ＝ＶＢＥ１＋ＶＢＥ２−ＶＢＥ４＋Ｉ２・ＲＲ４ …（５） さらに抵抗ＲＲ２にかかる電圧はバイポーラトランジス
タＲＱ１のベース−エミッタ間電圧ＶＢＥ１に等しい。
したがって、 ＶＢＥ１＝Ｉ５・ＲＲ２ …（６） バイポーラトランジスタＲＱ１およびＲＱ３のベース電
流は無視することができるため、 Ｉ２＝Ｉ３＋Ｉ５＝Ｉ３＋（ＶＢＥ１／ＲＲ２）…（７） が得られる。式（７）を式（４）へ代入すると、 ＶＤ＝ＶＢＥ１＋ＶＢＥ２−ＶＢＥ４ ＋ＲＲ４・（Ｉ３＋（ＶＢＥ１／ＲＲ２））…（８） が得られる。また、バイポーラトランジスタＲＱ５のベ
ース−エミッタ間電圧は、バイポーラトランジスタＲＱ
３のベース−エミッタ間電圧ＶＢＥ３と抵抗ＲＲ５にか
かる電圧の和により与えられる。したがって、 ＶＢＥ５＝ＶＢＥ３＋Ｉ３・ＲＲ５…（９） が得られる。この式（９）を変形すると、 Ｉ３＝（ＶＢＥ５−ＶＢＥ３）／ＲＲ５…（１０） が得られる。この式（１０）を式（８）へ代入すると、 ＶＤ＝ＶＢＥ１＋ＶＢＥ２−ＶＢＥ４ ＋ＲＲ４・（ＶＢＥ１／ＲＲ２）＋（ＶＢＥ５−ＶＢＥ３）／ＲＲ５ …（１１） が得られる。式（１１）からみられるように、出力ノー
ドＲＮ１に現われる電圧ＶＤは、バイポーラトランジス
タのベース−エミッタ間電圧と抵抗値により決定され
る。電源電圧ＶｃｃおよびＶＥＥが変化すれば電流は変
化するが、ベース−エミッタ間電圧ＶＢＥの電流に伴う
変化は極めて小さく無視することができる。したがって
式（１１）から出力ノードＲＮ１には、電源電圧Ｖｃｃ
の変動に関わらず一定の電圧が出力される。この定電圧
発生回路の動作を定性的に説明すると以下のようにな
る。
【０３０１】電流Ｉ１が大きくなると、バイポーラトラ
ンジスタＲＱ２およびＲＱ４のベース電位が低下し、電
流Ｉ２およびＩ４が減少する。これにより、電流Ｉ５も
小さくなり、抵抗ＲＲ２によりバイポーラトランジスタ
ＲＱ１のベース電位が低下し、電流Ｉ１を小さくする。
これによりバイポーラトランジスタＲＱ２およびＲＱ４
のベース電位が上昇する。すなわち抵抗ＲＲ２は、バイ
ポーラトランジスタＲＱ１の電位を常にベース−エミッ
タ間電圧ＶＢＥ１に維持し、抵抗ＲＲ１を流れる電流Ｉ
１を一定にする機能を備える。
【０３０２】これにより、一定の電流Ｉ２およびＩ４が
常時流れることになり、出力ノードＲＮ１には一定電圧
が現われる。抵抗ＲＲ７は、バイポーラトランジスタＲ
Ｑ５のベース電位すなわち、コレクタ電位の変動がバイ
ポーラトランジスタＲＱ７のベースへ伝達され、バイポ
ーラトランジスタＲＱ７の動作特性が変動するのを防止
する機能を備える。
【０３０３】次に、基準電圧発生部の動作について説明
する。抵抗ＲＲ１０〜ＲＲ１４は、バイポーラトランジ
スタＲＱ６のエミッタ抵抗を形成する。バイポーラトラ
ンジスタＲＱ６のエミッタ電位はＶＤ−ＶＢＥ６で与え
られる。ＶＢＥ６は、バイポーラトランジスタＲＱ６の
ベース−エミッタ間電圧である。抵抗ＲＲ１０〜ＲＲ１
４の合成抵抗ＲＺは、 １／ＲＺ＝（１／ＲＲ１４）＋（１／ＲＲ１３）＋（１
／ＲＲ１２）＋（１／ＲＲ１０＋ＲＲ１１） で与えられる。バイポーラトランジスタＲＱ６のエミッ
タ電流ＩＥは、ＩＥ＝（ＶＤ−ＶＢＥ６）／ＲＺで与え
られる。合成抵抗ＲＺの抵抗値が小さくなるとエミッタ
電流ＩＥが大きくなる。バイポーラトランジスタＲＱ６
のベース電流を無視することができるとすると、バイポ
ーラトランジスタＲＱ６のコレクタ電流ＩＣはエミッタ
電流ＩＥにほぼ等しくなる。
【０３０４】トランジスタＲＰ１とトランジスタＲＰ２
〜ＲＰ６はカレントミラー回路を構成している。したが
って、バイポーラトランジスタＲＱ６のコレクタ電流Ｉ
Ｃが大きくなると、トランジスタＲＰ１を流れる電流が
大きくなり、出力ノードＲＮ２に現われる基準電圧Ｖｃ
ｓのレベルが高くなる。エミッタ電流ＩＥが小さくなる
と、したがって、基準電圧Ｖｃｓが低くなる。合成抵抗
ＲＺは、ヒューズ素子ＲＦ５〜ＲＦ６がすべて導通状態
のとき最小となる。ヒューズ素子ＲＦ５〜ＲＦ７を溶断
することにより、合成抵抗ＲＺが大きくなり、基準電圧
Ｖｃｓを低下させる。
【０３０５】またトランジスタＲＰ１のベース電位は、
トランジスタＲＰ２〜ＲＰ６のベース電位と同じであ
る。バイポーラトランジスタＲＱ６を流れる電流は、ト
ランジスタＲＰ２〜ＲＰ６により供給される。トランジ
スタＲＰ２〜ＲＰ６各々が供給する電流をＩｍ２〜Ｉｍ
６とすると、バイポーラトランジスタＲＱ６のコレクタ
電流ＩＣは、 ＩＣ＝Ｉｍ２＋Ｉｍ３＋…＋Ｉｍ６ となる。バイポーラトランジスタＲＱ６のコレクタ電流
ＩＣが一定であるので（定電圧Ｖｃｓは一定であり、合
成抵抗ＲＺも固定されているとする）、トランジスタＲ
Ｐ１には、トランジスタＲＰ２〜ＲＰ６個々が供給する
電流に対応する電流が流れる。今、簡単化のために、ト
ランジスタＲＰ１〜ＲＰ６はすべて同一サイズであると
すると、 ＩＣ＝ｎ・Ｉｍ となり、トランジスタＲＰ１には、ＩＣ／ｎの電流が流
れる。ここでｎは、トランジスタＲＰ２〜ＲＰ６のうち
の電流供給可能なトランジスタの数を示す。ヒューズ素
子ＲＦ１〜ＲＦ４のいずれかが溶断されると、電流供給
可能なトランジスタの数ｎが小さくなり、トランジスタ
ＲＰ１を流れる電流が大きくなる。すなわち、基準電圧
Ｖｃｓが上昇する。上述のように、ヒューズ素子ＲＦ１
〜ＲＦ４を溶断することにより、基準電圧Ｖｃｓが上昇
し、ヒューズ素子ＲＦ５〜ＲＦ７を溶断することによ
り、基準電圧Ｖｃｓが低下する。したがって、レーザー
ブローにより、ヒューズ素子ＲＦ１〜ＲＦ７を溶断する
ことにより、最適な基準電圧を得ることができる。
【０３０６】図５２は、ダミーセンスアンプの構成を示
す図である。このダミーセンスアンプは、グローバルセ
ンスアンプまたはローカルセンスアンプの差動入力段の
構成を備える。このダミーセンスアンプを用いて基準電
圧が所定の電圧レベルに設定されているか否かを外部で
モニターする。図５２において、ダミーセンスアンプＤ
ＳＡは、そのベースおよびコレクタが電源電位Ｖｃｃに
接続されるｎｐｎバイポーラトランジスタＤＱ１と、そ
の一方導通端子がバイポーラトランジスタＤＱ１のエミ
ッタに接続され、その他方導通端子が接地電位Ｖｓｓに
接続され、そのゲートが電源電位Ｖｃｃに接続されるｎ
チャネルＭＯＳトランジスタＤＮ１と、その一方導通端
子が電源電位Ｖｃｃおよびモニター用ボンディングパッ
トＤＶ１に接続されかつその他方導通端子がモニター用
ボンディングパッドＤＶ２に接続され、かつそのゲート
が接地電位Ｖｓｓに接続されるｐチャネルＭＯＳトラン
ジスタＤＰ１と、そのコレクタがトランジスタＤＰ１の
他方導通端子に接続され、そのベースがバイポーラトラ
ンジスタＤＱ１のエミッタに接続されるｎｐｎバイポー
ラトランジスタＤＱ２と、その一方導通端子がバイポー
ラトランジスタＤＱ２のエミッタに接続され、そのベー
スに電源電位Ｖｃｃを受けるｎチャネルＭＯＳトランジ
スタＤＮ２と、その一方導通端子がトランジスタＤＮ２
の他方導通端子に接続され、その他方導通端子が接地電
位Ｖｓｓに接続され、そのゲートに基準電圧Ｖｃｓを受
けるｎチャネルＭＯＳトランジスタＤＮ３を含む。トラ
ンジスタＤＰ１は抵抗素子として機能し、トランジスタ
ＤＱ２、ＤＮ２、およびＤＮ３を流れる電流に従って電
圧を生成する。
【０３０７】バイポーラトランジスタＤＱ１およびＭＯ
ＳトランジスタＤＮ１は、エミッタフォロア態様でデー
タ信号を伝達するバイポーラトランジスタおよびこのバ
イポーラトランジスタのエミッタ電位のレベルを設定す
るためのトランジスタと同一の構成を備える。トランジ
スタＤＱ２、ＤＮ２、およびＤＮ３は差動増幅段の入力
部を構成する。したがって、基準電圧Ｖｃｓに従ってト
ランジスタＤＮ３が導通して定電流を供給するとき、こ
の定電流は抵抗として機能するＭＯＳトランジスタＤＰ
１により電圧に変換される。このトランジスタＤＰ１に
より生成された電圧はモニター用パッドＤＶ１およびＤ
Ｖ２に伝達され、外部でモニターすることができる。こ
れにより、製造パラメータがばらついても、ローカルセ
ンスアンプまたはグローバル（メイン）センスアンプの
素子パラメータに応じて最適な基準電圧を設定すること
が可能となる。これにより、常にメインアンプおよびロ
ーカルセンスアンプにおいて発生する電圧振幅は所望の
値に正確に設定することが可能となる。
【０３０８】図５３は、ダミーセンスアンプおよび基準
電圧発生回路のチップ上の配置を示す図である。図５３
において、メモリセルアレイの外周に沿ってグローバル
センスアンプＧＳＡ１〜ＧＳＡ４が配置される。グロー
バルセンスアンプＧＳＡ１〜ＧＳＡ４それぞれへは基準
電圧発生回路５１０からの基準電圧Ｖｃｓが与えられ
る。グローバルセンスアンプＧＳＡ１〜ＧＳＡ４それぞ
れに対応して出力バッファＯＢ１〜ＯＢ４が配置され
る。出力バッファＯＢ１〜ＯＢ４の出力部はそれぞれデ
ータ出力用ボンディングパッドＰＤ１〜ＰＤ４に接続さ
れる。パッドＰＤ１〜ＰＤ４はチップ５００の外周辺に
沿って配置される。基準電圧発生回路５１０は、出力バ
ッファＯＢ２と出力バッファＯＢ３の間に配置される。
基準電圧発生回路５１０と出力バッファＯＢ２の間にダ
ミーセンスアンプＤＳＡが配置される。このダミーセン
スアンプＤＳＡはまた、基準電圧発生回路５１０からの
基準電圧Ｖｃｓを受ける。ダミーセンスアンプＤＳＡの
出力はモニター用ボンディングパッドＤＶ１およびＤＶ
２に伝達される。
【０３０９】基準電圧発生回路５１０から発生される基
準電圧Ｖｃｓを調整するステップは、ウェハープロセス
の終了後冗長回路の使用の要否をテストする工程（レー
ザートリミング）の中に含まれる。ダミーセンスアンプ
ＤＳＡを動作させ、そのときにモニター用ボンディング
パッドＤＶ１およびＤＶ２に現われる電圧を外部でモニ
ターする。このボンディングパッドＤＶ１およびＤＶ２
に現われた出力電圧レベルが実際に必要とされる出力電
圧レベルであるか否かを判定する。この出力電圧レベル
が誤っている場合には、図５１に示すヒューズ素子ＲＦ
１〜ＲＦ７の適当な組合わせを切断することによりこの
ダミーセンスアンプＤＳＡの出力電圧レベルを調整す
る。これにより製造パラメータがばらついても正確に必
要とされる基準電圧を所望の値に設定することができ
る。
【０３１０】なお、図５３示す配置においては、グロー
バルセンスアンプに対してのみ基準電圧発生回路５１０
からの基準電圧Ｖｃｓが与えられている。グローバルセ
ンスアンプＧＳＡ１〜ＧＳＡ４それぞれに対応して複数
のローカルセンスアンプが設けられる。これらのローカ
ルセンスアンプに対しても、基準電圧発生回路５１０か
らの基準電圧Ｖｃｓが与えられる。この場合であって
も、ダミーセンスアンプＤＳＡの構成はローカルセンス
アンプの入力段の構成と同一の構成を備えており、同様
に所望の信号増幅特性を備えるローカルセンスアンプを
実現することができる。
【０３１１】［出力バッファ］図５４は出力バッファの
構成の一例を示す図である。図５４において、出力バッ
ファＯＢ（または４７０；図５０参照）は、メインセン
スアンプからの内部読出データと出力イネーブル信号ｏ
ｅ２を受ける２入力ＮＡＮＤ回路５５０と、メインセン
スアンプからの内部読出信号とインバータ回路５５７を
介して与えられる出力イネーブル信号ｏｅ２とを受ける
２入力ＮＯＲ回路５５１と、ＮＡＮＤ回路５５１の出力
に応答して導通し、出力ノード５５９を電源電位Ｖｃｃ
レベルに充電するｐチャネルＭＯＳトランジスタ５５３
と、ＮＯＲ回路５５１の出力に応答して導通し、出力ノ
ード５５９を接地電位レベルへ放電するｎチャネルＭＯ
Ｓトランジスタ５５４を含む。出力ノード５５９はデー
タ入出力端子ＤＱに接続される。
【０３１２】出力バッファＯＢ（または４７０）は、さ
らに、ＮＡＮＤ回路５５０の出力を受けるインバータ回
路５５２と、インバータ回路５５２の出力に応答して導
通するｎｐｎバイポーラトランジスタ５５５と、出力ノ
ード５５９とバイポーラトランジスタ５５５のエミッタ
との間に設けられる抵抗５５６を含む。抵抗５５６は、
バイポーラトランジスタ５５６のベース−エミッタ間が
逆バイアス状態となるのを防止するために設けられる。
次に動作について簡単に説明する。
【０３１３】出力イネーブル信号ｏｅ２が不活性状態の
ローレベルのとき、ＮＡＮＤ回路５５０の出力はハイレ
ベルとなり、トランジスタ５５３およびバイポーラトラ
ンジスタ５５５はオフ状態となる。またＮＯＲ回路５５
１は、インバータ回路５５７を介してハイレベルの信号
を受けるため、その出力がローレベルとなり、トランジ
スタ５５４がオフ状態となる。これにより出力ノード５
５９はハイインピーダンス状態となる。出力イネーブル
信号ｏｅ２がハイレベルとなると、ＮＡＮＤ回路５５０
およびＮＯＲ回路５５１がイネーブル状態とされ、メイ
ンセンスアンプから伝達された読出データを反転して出
力する。
【０３１４】メインセンスアンプから出力される信号が
ハイレベルのとき、ＮＡＮＤ回路５５０の出力がローレ
ベルとなり、ＮＯＲ回路５５１の出力がローレベルとな
り、トランジスタ５５３がオン状態、トランジスタ５５
４がオフ状態となる。このときまたバイポーラトランジ
スタ５５５がインバータ回路５５２の出力によりオン状
態となる。バイポーラトランジスタ５５５により高速で
出力ノード５５９、すなわちデータ出力端子ＤＱがハイ
レベルに立上げられる。バイポーラトランジスタ５５５
が充電動作を完了すると、続いてｐチャネルＭＯＳトラ
ンジスタ５５３により出力ノード５５９およびデータ出
力端子ＤＱが電源電位Ｖｃｃレベルにまで充電される。
バイポーラトランジスタ５５５を用いてデータ出力端子
ＤＱを駆動することにより高速でハイレベルの信号を出
力することができる。
【０３１５】メインセンスアンプから読出された信号が
ローレベルの場合には、逆に、トランジスタ５５４がオ
ン状態、トランジスタ５５３がオフ状態、またバイポー
ラトランジスタ５５５がオフ状態となる。この場合には
データ入出力端子ＤＱはトランジスタ５５４により接地
電位レベルにまで放電される。
【０３１６】図５５は、出力バッファの他の構成を示す
図である。図５５において、出力バッファＯＢ（または
４７０）は、ＮＡＮＤ回路５５０とｐチャネルＭＯＳト
ランジスタ５５３のゲートとの間に２段の縦続接続され
たインバータ回路５６１および５６２と、ＮＯＲ回路５
５１とｎチャネルＭＯＳトランジスタ５５４のゲートと
の間に設けられた２段のインバータ回路５６３および５
６４を含む。この図５５に示す出力バッファは、図５４
に示す出力バッファと異なり、出力プルアップ用のバイ
ポーラトランジスタは設けられていない。すなわち図５
４に示す出力バッファはＢｉＮＭＯＳ構成を備え、一
方、この図５５に示す出力バッファはＣＯＭＳ構成を備
える。
【０３１７】図５５に示す出力バッファＯＢ（または４
７０）の動作は、図５４に示す出力バッファのそれと同
じである（バイポーラトランジスタ５５５による出力プ
ルアップ動作を除いて）。この図５５に示す出力バッフ
ァの場合には、２段の縦続接続されたインバータにより
高速で出力トランジスタ５５３および５５４が駆動さ
れ、高速でデータ入出力端子ＤＱを駆動することができ
る。
【０３１８】図５６は、メモリを用いたデータ処理シス
テムの構成の一例を示す図である。図５６において、デ
ータ処理システムは、中央演算処理装置（ＣＰＵ）６０
０と、たとえばＳＲＭであるメモリ６０１と、必要な論
理処理を行なうロジックＩＣ６０２を含む。ＣＰＵ６０
０、メモリ６０１およびロジックＩＣ６０２はデータバ
ス６０３を介して相互接続される。ＣＰＵ６００および
ロジックＩＣ６０２の動作電源電圧は５Ｖであり、メモ
リ６０１の動作電源電圧は３．３Ｖである。メモリ６０
１の出力端子をデータバス６０３に直接接続するために
は、メモリ６０１のデータ出力部に保護機能を設ける必
要がある。すなわち、データバス６０３に、５Ｖ系の信
号と３．３Ｖ系の信号とが混在するため、メモリ６０１
の出力端子に５Ｖ系の信号のサーチおよびオーバーシュ
ーなどのメモリの定格（Ｖｃｃ）以上の電圧が印加され
ても、メモリ６０１の出力バッファの構成要素の信頼性
を確保することが要求される。
【０３１９】図５７は、改良された出力バッファの出力
段の構成を示す図である。図５７において、出力バッフ
ァＯＢは、出力ノード５５９と電源電圧供給ノードＶｃ
ｃとの間に出力ノード５５９から順方向に接続されるダ
イオードＯＤ１と、出力ノード５５９と接地電位Ｖｓｓ
との間に、出力ノード５５９から逆方向に接続されるダ
イオードＯＤ２と、出力ノード５５９とデータ出力端子
ＤＱとの間に設けられる抵抗素子ＯＲ１を含む。ダイオ
ードＯＤ１およびＯＤ２はたとえばＢｉＣＭＯＳプロセ
スで作成されるバイポーラトランジスタを用いて形成さ
れ、また抵抗は、たとえばポリシリコン配線層で形成さ
れる。このように保護ダイオードＯＤ１およびＯＤ２な
らびに保護抵抗ＯＲ１を独立素子として形成することに
より、出力ＭＯＳトランジスタのソース／ドレインと基
板との間に存在する既成ダイオードを用いる構成に比べ
て確実にＭＯＳトランジスタ５５３および５５４に印加
される電圧を緩和することができる。次に動作について
説明する。
【０３２０】データ入出力端子ＤＱに定格Ｖｃｃを越え
る高電圧が印加されたとき、まず保護抵抗ＯＲ１により
電流が制限され、次いでダイオードＯＤ１により、電流
が電源電位供給ノードへ伝達され、出力ノード５５９の
電位はＶｃｃ＋Ｖｆにクランプされる。ここでＶｆはダ
イオードＯＤ１の順方向降下電圧であり、一般にＶｆ＜
＜Ｖｃｃである。これにより、出力段のＭＯＳトランジ
スタ５５３および５５４のドレイン−ゲート間に高電圧
が印加されるのを防止することができ、ゲート酸化膜の
信頼性を確保することができる。逆に、データ入出力端
子ＤＱにアンダーシュートが生じた場合、ダイオードＯ
Ｄ２が導通し、アンダーシュートによる電流は接地電位
Ｖｓｓ側へ引抜かれる。これにより、出力ノード５５９
の電位はＶｓｓ−Ｖｆにクランプされる。ここで、ダイ
オードＯＤ２の順方向降下電圧はダイオードＯＤ１の順
方向降下電圧と同一としている。
【０３２１】保護抵抗ＯＲ１を設けることにより、高電
圧による電源電圧供給ノードへの逆流電流を防止するこ
とができ、内部動作電源線上の電位を安定に一定値に保
持することができ、内部構成要素の信頼性を確実に確保
することができる。
【０３２２】図５８は、図５７に示す保護抵抗および保
護ダイオードの断面構造を示す図である。図５８におい
て、ｐ型半導体基板６２０上にｐ＋型埋込層６２１、６
２３および６２５と、ｎ＋型埋込層６２２、６２４が形
成される。ｐ＋型埋込層とｎ＋型埋込層が隣接して交互
に形成される。これらの埋込層は、バイポーラトランジ
スタにおけるコレクタ抵抗低減用のコレクタ埋込層と同
一プロセスで形成される。
【０３２３】ｐ＋埋込層６２１上にｐ型層６３１が形成
され、ｎ＋型埋込層６２２上にｎ−層６３２およびｎ＋
型層６３３が形成され、ｐ＋型埋込層６２３上にｐ型層
６３４が形成され、ｎ＋型埋込層６２４上にｎ−型層６
３５およびｎ＋層６３６が形成され、ｐ＋型埋込層６２
５上にｐ型層６３７が形成される。
【０３２４】ｐ型層６３１上にｐ＋型層６４２が形成さ
れ、ｎ−型層６３２上にｐ＋型層６４４が形成され、ｎ
−型層６３５上にｐ＋型層６４６が形成される。ｐ型層
６３１の表面にはｐ＋型層６４２に隣接して素子分離絶
縁膜６４１ａが形成される。ｐ＋型層６４２とｐ＋型層
６４４とは素子分離絶縁膜６４１ｂにより分離される。
ｐ＋型層６４４とｎ＋型層６３３とは素子分離絶縁膜６
４１ｃにより分離される。ｐ＋型層６４６とｐ型層６３
４とは素子分離絶縁膜６４１ｄにより分離される。ｎ＋
型層６３６とｐ＋型層６４６とは素子分離絶縁膜６４１
ｅにより分離される。ｐ型層６３７表面上には素子分離
絶縁膜６４１ｆが形成される。
【０３２５】ｐ＋型層６４４が接地電位レベルを受ける
ように接続され、ｎ＋型層６３３が出力ノード５５９お
よび保護抵抗ＯＲ１に接続される。このｐ＋型層６４
４、ｎ−型層６３２およびｎ＋型層６３３により保護ダ
イオードＯＤ２が実現される。
【０３２６】ｐ＋型層６４６が出力ノード５５９および
保護抵抗ＯＲ１に接続され、ｎ＋型層６３６が電源電位
Ｖｃｃを受けるように接続される。ｐ＋型層６４６、ｎ
−型層６３５およびｎ＋型層６３６により保護ダイオー
ドＯＤ１が形成される。素子分離絶縁膜６４１ｄ、ｐ型
層６３４およびｐ＋型層６２３は素子分離領域を形成す
る。保護抵抗ＯＲ１はたとえばポリシリコン等により所
定の領域（たとえば素子分離絶縁膜上）に形成される。
【０３２７】この図５８に明らかに見られるように、ｎ
＋型層６３３および６３６は、ｎｐｎバイポーラトラン
ジスタのコレクタ電極層と同一プロセスで形成すること
ができ、またｐ＋型層６４４および６４６は、ｎｐｎバ
イポーラトランジスタのベース形成プロセスと同一プロ
セスで形成することができる。したがってＢｉＭＯＳプ
ロセスにおいて、何ら製造プロセスを増加させることな
く確実に出力保護機能の構成を実現することができる。
【０３２８】図５８において、ｎｐｎバイポーラトラン
ジスタと同一プロセスで保護ダイオードが形成されてい
る。ｐｎｐバイポーラトランジスタと同一プロセスで保
護ダイオードが形成されてもよい。
【０３２９】［入力バッファ］図５９は入力バッファの
構成を示す図である。図５９において、入力バッファ
は、外部からの入力データＩＮを受ける初段のＣＭＯＳ
型インバータ回路６５０と、初段のＣＭＯＳインバータ
回路６５０の出力を順次反転増幅する３段の縦続接続さ
れたＣＭＯＳインバータ回路６５１、６５２および６５
３と、ＣＭＯＳインバータ回路６５１〜６５３と並列に
接続され、初段のＣＭＯＳインバータ回路６５０の出力
をそれぞれ反転増幅する２段の縦続接続されたＣＭＯＳ
インバータ回路６５４および６５５を含む。ＣＭＯＳイ
ンバータ回路６５３から出力ＯＵＴが出力され、ＣＭＯ
Ｓインバータ回路６５５から相補出力／ＯＵＴが出力さ
れる。ＣＭＯＳインバータ回路６５３および６５５の出
力部には寄生容量（負荷容量を含む）Ｃ１およびＣ２が
それぞれ付随する。
【０３３０】入力バッファの入出力応答特性は、入力信
号ＩＮの立上がりに応答してその出力が変化するまでに
要する時間ｔＬＨと、入力信号ＩＮが立下がりによりそ
の出力が応じて変化する時間ｔＨＬが等しくなるのが好
ましい。入力バッファの応答速度はこの時間ｔＬＨと時
間ｔＨＬの長い方の時間により決定されるためである。
【０３３１】今、初段のＣＭＯＳインバータ回路６５０
の入力論理しきい値ＶＴは入力信号ＩＮのハイレベルＶ
ＩＨとローレベルＶＩＬの１／２、すなわち、（ＶＩＨ
＋ＶＩＬ）／２に設定される。ＣＭＯＳインバータ回路
の入力論理しきい値ＶＴは、ｐチャネルＭＯＳトランジ
スタとｎチャネルＭＯＳトランジスタのサイズ比（ゲー
ト幅／ゲート長の比）と電源電圧Ｖｃｃとにより決定さ
れる。今、簡単化のために、ＣＭＯＳインバータ回路６
５１〜６５５の入力論理しきい値ＶＴは電源電圧Ｖｃｃ
と接地電位Ｖｓｓの１／２に設定されるとする。ＴＴＬ
レベルにおいては、ＶＩＨが２．２Ｖ、ＶＩＬが０．８
Ｖであり、ＬＶＴＴＬレベルでは、ＶＩＨ＝２．０Ｖ、
かつＶＩＬ＝０．８Ｖである。電源電圧Ｖｃｃが変化す
れば、ＣＭＯＳインバータ回路の入力論理しきい値ＶＴ
も変化する。次に、図５９に示す入力バッファの動作を
その動作波形図である図６０を参照して説明する。
【０３３２】入力バッファの初段のＣＭＯＳインバータ
回路６５０の入力論理しきい値は、電源電圧Ｖｃｃが
３．３Ｖのときに（ＶＩＨ＋ＶＩＬ）／２となるように
設定されている。この場合、図６０（ｂ）に示すよう
に、入力信号ＩＮが入力論理しきい値ＶＴ２に到達する
とその出力部の放電が開始され、時刻ｔＬＨ２経過後に
はその出力ＯＵＴと出力／ＯＵＴが交差し、出力が確定
する。同様にして、入力信号ＩＮがハイレベルからロー
レベルへ立下がるとき、時刻ＴＢ′において初段のＣＭ
ＯＳインバータ回路６５０の出力部の充電が開始され
る。この時刻ＴＢ′から時間ｔＨＬ２経過後にその出力
ＯＵＴおよび／ＯＵＴが交差する。このとき、電源電圧
Ｖｃｃが３．３ＶのときのＣＭＯＳインバータ回路６５
０の入力論理しきい値ＶＴ２が（ＶＩＨ＋ＶＩＬ）／２
であるため、ｔＬＨ２＝ｔＨＬ２となる。
【０３３３】一方、電源電圧Ｖｃｃがたとえば２．７Ｖ
と低下すると、初段のＣＭＯＳインバータ回路６５０の
入力論理しきい値ＶＴ１が低下する。この場合、入力信
号ＩＮがローレベルからハイレベルへ立上がるとき、図
６０（ａ）に示すように、時刻ＴＡにおいてＣＭＯＳイ
ンバータ回路６５０の出力の放電が始まり、時刻ＴＢか
ら時間ｔＬＨ１経過後にその出力ＯＵＴおよび／ＯＵＴ
が交差する。一方、入力信号ＩＮがハイレベルからロー
レベルへ立下がるときには、入力信号ＩＮが入力論理し
きい値ＶＴ１に到達する時刻ＴＡ′において初段のＣＭ
ＯＳインバータ回路６５０の出力部の充電が始まるた
め、入力信号ＩＮが中間値の入力論理しきい値ＶＴに到
達する時間ＴＢ′からｔＨＬ１経過後にその出力／ＯＵ
ＴおよびＯＵＴが交差する。この場合にはＣＭＯＳイン
バータ回路６５０の出力部の放電が充電よりも早いタイ
ミングで実行されるため、ｔＬＨ１＜ｔＨＬ１となる。
その場合、入力バッファの応答速度は時間ｔＨＬ１で決
定される。
【０３３４】一方、電源電圧Ｖｃｃがたとえば３．６Ｖ
と上昇した場合、応じて初段のＣＭＯＳインバータ回路
６５０の入力論理しきい値ＶＴもＶＴ３と上昇する。こ
の場合、図６０（ｃ）に示すように、入力信号ＩＮがロ
ーレベルからハイレベルへ立上がるときには、時刻ＴＣ
において初段ＣＭＯＳインバータ回路６５０の出力部の
放電が始まるため、時刻ＴＢから時間ｔＬＨ３経過後に
その出力ＯＵＴおよび／ＯＵＴが交差する。一方、入力
信号ＩＮがハイレベルからローレベルへ立下がる場合に
は、この入力信号ＩＮのレベルがＶＴ３となる時刻Ｔ
Ｃ′においてＣＭＯＳインバータ回路６５０の出力部の
充電が始まる。この場合には、入力信号ＩＮが中間レベ
ルＶＴ２に到達してから時間ｔＨＬ３経過後にその出力
ＯＵＴおよび／ＯＵＴが交差する。したがって、この電
源電圧Ｖｃｃが３．６Ｖになった場合には初段のＣＭＯ
Ｓインバータ回路６５０の放電タイミングは充電タイミ
ングよりも遅れるため、ｔＬＨ３＞ｔＨＬ３となる。す
なわち、ＣＭＯＳインバータ回路を入力バッファの初段
に用いた場合には、動作電源電圧Ｖｃｃの大きな変動に
従ってｔＬＨとｔＨＬが等しくなくなり、入力信号ＩＮ
のローレベルからハイレベルへの立上がり時の応答速度
と、入力信号ＩＮのハイレベルからローレベルへの立下
がり時における応答速度が異なることになり、正確なバ
ッファ動作を行なうことができなくなるという問題が生
じる恐れがある。
【０３３５】図６１は、改良された入力バッファの構成
を示す図である。図６１において、初段のＣＭＯＳイン
バータ回路に代えて、カレントミラー型バッファ回路６
６０が設けられる。カレントミラー型バッファ回路６６
０は、入力信号ＩＮをゲートに受けるｎチャネルＭＯＳ
トランジスタＮＩ１と、基準電圧Ｖｒｅｆをゲートに受
けるｎチャネルＭＯＳトランジスタＮＩ２と、入力信号
ＩＮをゲートに受け、トランジスタＮＩ１およびＮＩ２
に対する電流供給経路を形成するｎチャネルＭＯＳトラ
ンジスタＮＩ３と、トランジスタＮＩ１と電源電位Ｖｃ
ｃ供給ノードとの間に接続されるｐチャネルＭＯＳトラ
ンジスタＰＩ１と、ｎチャネルＭＯＳトランジスタＮＩ
２と電源電位Ｖｃｃ供給ノードとの間に接続されるｐチ
ャネルＭＯＳトランジスタＰＩ２を含む。
【０３３６】トランジスタＰＩ１およびＰＩ２のゲート
はトランジスタＰＩ２のドレインに接続される。すなわ
ち、トランジスタＰＩ１およびＰＩ２はカレントミラー
回路を構成する。トランジスタＮＩ２のゲートへ与えら
れる基準電圧Ｖｒｅｆはたとえば１．４Ｖに設定され
る。これはＬＶＴＴＬレベルにおける（ＶＩＬ＋ＶＩ
Ｈ）／２の電圧レベルに対応する。この図６１に示す入
力バッファにおいて、ＣＭＯＳインバータ回路６５１〜
６５５は図５９に示すものと同様の構成を備える。次
に、この図６１に示す入力バッファの動作をその動作波
形図である図６２を参照して説明する。
【０３３７】今、電源電圧Ｖｃｃが３．０Ｖの状態を考
える。入力信号ＩＮがローレベルからハイレベルへ立上
がるとき、入力信号ＩＮが基準電圧Ｖｒｅｆのレベルを
超えると、トランジスタＮＩ１のコンダクタンスがトラ
ンジスタＮ１２のコンダクタンスよりも大きくなり、ト
ランジスタＮＩ１を介して多くの電流が流れる。一方、
トランジスタＮＩ２を流れる電流が減少するため、トラ
ンジスタＰＩ２を流れる電流がまた同様に減少する。ト
ランジスタＰＩ２とトランジスタＰＩ１はカレントミラ
ー回路を構成しており、トランジスタＰＩ１には、トラ
ンジスタＰＩ２を流れる電流量と同じ電流量が流れる
（トランジスタＰＩ１およびＰＩ２のサイズが等しいと
き）。これにより、ノードＮＤ２の電位がトランジスタ
ＮＩ１およびＮＩ３を介して放電され、高速で立下が
る。
【０３３８】逆に、入力信号ＩＮがハイレベルからロー
レベルへ立下がるとき、入力信号ＩＮが基準電圧Ｖｒｅ
ｆよりも低い電圧レベルとなると、トランジスタＮＩ２
を介して流れる電流量が多くなり、応じてトランジスタ
ＰＩ２を流れる電流量も増加する。応じて出力ノードＮ
Ｄ２がトランジスタＰＩ１を介して充電され、その電位
が上昇し始める。
【０３３９】電流源となるトランジスタＮＩ３は、入力
信号ＩＮがローレベルおよびハイレベルの場合でもオン
状態にあり、電流を流している。もし入力信号ＩＮがハ
イレベルのときにはより多くの電流を流し、入力信号Ｉ
Ｎがローレベルのときには少ない電流を流す。したがっ
て、入力信号ＩＮがハイレベルへ立上がるときには、ト
ランジスタＮＩ１およびＮＩ３を介して多くの電流が流
れることになり、このとき、トランジスタＰＩ１からは
供給される電流量は少ないため、出力ノードＮＤ２は高
速で放電され、接地電位レベルにまで低下する。逆に入
力信号ＩＮがローレベルにあるときにはトランジスタＮ
Ｉ２を介して多くの電流が流れる。このとき、トランジ
スタＮＩ３を流れる電流量は少ないため、ほとんどトラ
ンジスタＮＩ２のみを介して電流が流れる。これにより
ノードＮＤ２は、ほぼこの放電時と同様の電流量でもっ
てトランジスタＰＩ１を介して充電することができる。
すなわち、トランジスタＮＩ３に与えられる入力信号Ｉ
Ｎが基準電圧Ｖｒｅｆを中心として振幅しており、トラ
ンジスタＮ１３によりトランジスタＮＩ１およびＮＩ２
を仮想的に飽和領域でスイッチング動作させ、確実に一
方のみにほとんどの電流が流れるように動作させること
ができ、高速でノードＮＤ２の充放電を行なうことがで
きる。
【０３４０】電源電圧Ｖｃｃが３．３Ｖとなった場合に
おいても、図６２（ｂ）に示すように、入力信号ＩＮと
基準電圧Ｖｒｅｆとの高低関係に応じてノードＮＤ２の
充放電が実行される。したがって、ノードＮＤ２の充放
電タイミングは同じであり、入力信号ＩＮのローレベル
からハイレベルへの立上がり時とハイレベルからローレ
ベルへの立下がり時における入力バッファの応答時間ｔ
ＬＨ２と時間ｔＨＬ２は互いに等しくなる。
【０３４１】図６２（ｃ）に示すように、電源電圧Ｖｃ
ｃが、たとえば３．６Ｖと上昇しても、同様に入力信号
ＩＮと基準電圧Ｖｒｅｆの高低関係に従ってノードＮＤ
２の充放電が実行される。したがってこの場合において
も、時間ｔＬＨ３＝ｔＨＬ３となる。したがって、電源
電圧Ｖｃｃの値に関わらず、常にｔＬＨ＝ｔＨＬとする
ことができ、安定に動作する入力バッファを実現するこ
とができる。ここで電源電圧Ｖｃｃが上昇するにつれ
て、出力信号ＯＵＴおよび／ＯＵＴが交差するまでに要
する時間が徐々に短くなるのは、ＣＭＯＳインバータ回
路６５１〜６５５が電源電圧Ｖｃｃの上昇に伴ってその
動作速度が早くなるためである。
【０３４２】上述のように、カレントミラー回路を用
い、その基準電圧Ｖｒｅｆを電源電圧に依存しない一定
値に保持することにより、入出力応答特性に優れた安定
に動作する入力バッファを実現することができる。
【０３４３】図６３は、図６１に示すカレントミラー型
入力バッファ回路に対する基準電圧Ｖｒｅｆを発生する
ための基準電圧発生回路の構成を示す図である。この図
６３に示す基準電圧発生回路は、図５１に示す基準電圧
発生回路と同様の構成を備える。図５１に示す構成要素
と対応する構成要素には同一の参照番号を付しその詳細
説明は省略する。図６３において、基準電圧発生部にお
けるｐチャネルＭＯＳトランジスタＲＰＺは、図５１に
示す互いに並列に接続されたｐチャネルＭＯＳトランジ
スタＲＰ２〜ＲＰ６とヒューズ素子ＲＦ１〜ＲＦ４に対
応する。バイポーラトランジスタＲＱ６のエミッタ抵抗
ＲＺは、図５１に示す抵抗ＲＲ１０〜ＲＲ１４とヒュー
ズ素子ＲＦ５〜ＲＦ６の合成抵抗に対応する。出力部に
設けられた抵抗ＯＲは、図５１に示す抵抗接続されたｎ
チャネルＭＯＳトランジスタＲＮ１１に対応する。した
がって、図５１に示す基準電圧発生回路と同様に、この
図６３に示す基準電圧発生回路は電源電圧Ｖｃｃに依存
することなく安定に所望の電圧レベルの基準電圧Ｖｒｅ
ｆを発生することができる。
【０３４４】図６４はカレントミラー型入力バッファの
他の構成を示す図である。図６４に示すカレントミラー
型入力バッファは第１カレントミラー型差動増幅回路６
８０と、第２のカレントミラー型差動増幅回路６８２
と、この第１および第２のカレントミラー型差動増幅回
路６８０および６８２の出力を増幅する増幅回路６８４
と、増幅回路６８４から出力される相補出力信号をそれ
ぞれ反転増幅するインバータ回路ＩＮＶ１およびＩＮＶ
２を含む。
【０３４５】第１のカレントミラー型差動増幅回路６８
０は、基準電位Ｖｃｓをゲートに受け、定電流源として
動作するｎチャネルＭＯＳトランジスタＱＭ５と、入力
信号ＩＮをゲートに受けるｎチャネルＭＯＳトランジス
タＱＭ３と、基準電圧Ｖｒｅｆをゲートに受けるｎチャ
ネルＭＯＳトランジスタＱＭ４と、トランジスタＱＭ３
およびＱＭ４へ電流を供給するｐチャネルＭＯＳトラン
ジスタＱＭ１およびＱＭ２を含む。トランジスタＱＭ３
およびＱＭ４の一方導通端子（ソース）がトランジスタ
ＱＭ５の一方導通端子（ドレイン）に接続される。トラ
ンジスタＱＭ１およびＱＭ２のゲートはトランジスタＱ
Ｍ１のドレイン（トランジスタＱＭ１とトランジスタＱ
Ｍ３の接続点）に接続され、カレントミラー回路を構成
する。
【０３４６】第２のカレントミラー型差動増幅回路６８
２は、基準電圧Ｖｃｓをゲートに受けて、定電流源とし
て機能するｎチャネルＭＯＳトランジスタＱＭ１５と、
入力信号ＩＮをゲートに受けるｎチャネルＭＯＳトラン
ジスタＱＭ１４と、基準電圧Ｖｒｅｆをゲートに受ける
ｎチャネルＭＯＳトランジスタＱＭ１３と、トランジス
タＱＭ１３およびＱＭ１４へ電流を供給するｐチャネル
ＭＯＳトランジスタＱＭ１１およびＱＭ１２を含む。ト
ランジスタＱＭ１３およびＱＭ１４のソースがトランジ
スタＱＭ１５のドレインに接続される。トランジスタＱ
Ｍ１１およびＱＭ１２のゲートはトランジスタＱＭ１１
のドレイン（トランジスタＱＭ１１とトランジスタＱＭ
１３の接続点）に接続され、トランジスタＱＭ１１およ
びトランジスタＱＭ１２はカレントミラー回路を構成す
る。第１のカレントミラー型差動増幅回路６８０の出力
ノードＮＤ１０はトランジスタＱＭ２のドレイン（トラ
ンジスタＱＭ２とトランジスタＱＭ４の接続点）へ接続
される。第２のカレントミラー型差動増幅回路６８２の
出力ノードＮＤ１１は、トランジスタＱＭ１２のドレイ
ンに接続される。
【０３４７】増幅回路６８４は、ノードＮＤ１１上の信
号電位をゲートに受けるｐチャネルＭＯＳトランジスタ
ＱＭ２１と、トランジスタＱＭ２１と直列に接続され、
ノードＮＤ１１上の信号電位をゲートに受けるｎチャネ
ルＭＯＳトランジスタＱＭ２２と、トランジスタＱＭ２
１およびＱＭ２３に対する電流供給経路を形成するｎチ
ャネルＭＯＳトランジスタＱＭ２３と、ノードＮＤ１０
上の信号電位をゲートに受けるｐチャネルＭＯＳトラン
ジスタＱＭ３１と、トランジスタＱＭ３１と直列に接続
されてノードＮＤ１０上の信号電位をゲートに受けるｎ
チャネルＭＯＳトランジスタＱＭ３２と、トランジスタ
ＱＭ３２と接地電位との間に接続され、そのゲートにト
ランジスタＱＭ２１のドレイン電位を受けるｎチャネル
ＭＯＳトランジスタＱＭ３３を含む。トランジスタＱＭ
２３のゲートはトランジスタＱＭ３１のドレインに接続
される。次に動作について簡単に説明する。
【０３４８】入力信号ＩＮが基準電位Ｖｒｅｆよりも低
い場合には、第１のカレントミラー型差動増幅回路６８
０においては、トランジスタＱＭ３のコンダクタンスは
トランジスタＱＭ４のコンダクタンスよりも小さくな
り、トランジスタＱＭ１およびＱＭ２を介して流れる電
流が低減し、ノードＮＤ１０の電位レベルが低下する。
一方、第２のカレントミラー型差動増幅回路６８２にお
いては、トランジスタＱＭ１３のコンダクタンスがトラ
ンジスタＱＭ１４のコンダクタンスよりも大きくなり、
トランジスタＱＭ１１およびＱＭ１２を介して流れる電
流が増加し、ノードＮＤ１１の電位レベルが上昇する。
このノードＮＤ１０の電位レベルの低下に従って、トラ
ンジスタＱＭ３１がオン状態へ移行し、トランジスタＱ
Ｍ３２がオフ状態へ移行し、トランジスタＱＭ２３のゲ
ート電位が上昇する。一方、トランジスタＱＭ２１がオ
フ状態へ移行し、トランジスタＱＭ２２はオン状態へ移
行し、トランジスタＱＭ３３のゲート電位が低下する。
このトランジスタＱＭ３３が、そのゲート電位の低下に
伴ってそのコンダクタンスが小さくなるにつれて、トラ
ンジスタＱＭ２３のゲートはトランジスタＱＭ３１を介
して高速で充電されてその電位が上昇し、トランジスタ
ＱＭ２２およびＱＭ２３を介して高速でトランジスタＱ
Ｍ３３のゲートが放電される。この一連のフィードバッ
ク動作により、増幅回路６８４の出力は高速で確定す
る。この増幅回路６８４のインバータ回路ＩＮＶ１に与
えられたローレベルの信号が反転増幅されて出力ＯＵＴ
として出力される。インバータ回路ＩＮＶ２に与えられ
るハイレベルの信号は反転されて出力ＯＵＴとして出力
される。
【０３４９】図６４に示す入力バッファの構成において
も、入力信号ＩＮを受ける初段のバッファ回路がカレン
トミラー回路の構成を備えており、基準電位Ｖｒｅｆと
入力信号ＩＮとの高低に従って増幅動作を行なってお
り、電源電圧Ｖｃｃのレベルに依存することなく出力信
号ＯＵＴおよび／ＯＵＴの充電および放電を同一特性を
もって実行することができる。この図６４に示す基準電
圧ＶｒｅｆおよびＶｃｓは図６３に示す基準電圧発生回
路を利用することができる。
【０３５０】図６５は、基準電圧発生回路と入力バッフ
ァのチップ上の配置形態の一例を示す図である。図６５
（Ａ）において、チップ８００の内周に沿って、電源電
圧Ｖｃｃを受ける電源パッド７００と、接地電位Ｖｓｓ
を受ける接地パッド７０２と、入力信号Ａ０およびＡ１
をそれぞれ受ける入力パッド７１０および７１１を含
む。このパッド７１０および７１１へ与えられる入力信
号Ａ０およびＡ１は、アドレス信号ビットであってもよ
く、入力データであってもよく、またさらに外部制御信
号であってもよい。電源パッド７００からチップ８００
の１辺に沿って電源線７０１が配設され、接地パッド７
０２から、電源線７０１と平行に接地線７０３が配設さ
れる。パッド７０２の近傍に定電圧Ｖｃｓを発生するた
めの定電圧発生部７０４およびこの定電圧Ｖｃｓから基
準電圧Ｖｒｅｆを発生する基準電圧発生部７０５が設け
られる。
【０３５１】また入力パッド７１０および７１１に近接
して、入力バッファ７１１および７１２が設けられる。
この入力バッファ７１１および７１２は先の図６１また
は６４に示す構成を備える。定電圧発生部７０４および
基準電圧発生部７０５は図６３に示す構成を備える。電
源パッド７００の一方側に周辺回路７０６が設けられ、
基準電圧発生部７０５の近傍に周辺回路７０７が設けら
れ、入力バッファ７１１の近傍に周辺回路７０８が設け
られる。周辺回路７０６、７０７、および７０８はアド
レスプリデコーダであってもよく、また制御信号発生回
路であってもよい。この定電圧発生部７０４、基準電圧
発生部７０５、入力バッファ７１１、入力バッファ７１
２、周辺回路７０６、７０７および７０８は、電源線７
０１および接地線７０３上に与えられる電源電圧Ｖｃｃ
および接地電位Ｖｓｓを動作電源電圧として動作する。
基準電圧発生部７０５から発生される基準電圧Ｖｒｅｆ
が入力バッファ７１１および７１２へ入力しきい値電圧
として与えられる。定電圧発生部７０４および基準電圧
発生部７０５は、電源電圧Ｖｃｃに依存することなく安
定に基準電圧Ｖｒｅｆを発生することができる。したが
って電源線７０１および接地線７０３が共通に周辺回路
および入力バッファに利用されても、安定に基準電圧Ｖ
ｒｅｆを発生することができる。
【０３５２】図６５（Ｂ）に示す構成においては、接地
パッド７０２ａおよび７０２ｂが設けられ、これらの接
地パッド７０２ａおよび７０２ｂにはそれぞれ別々に接
地線７０３ａおよび７０３ｂが設けられる。接地線７０
３ａは周辺回路７０６〜７０８により利用され、接地線
７０３ｂは定電圧発生部７０４、基準電圧発生部７０
５、入力バッファ７１２および７１３により利用され
る。接地線を周辺回路と入力バッファ系とに別々に設け
ることにより、接地線の強化を図る。すなわち、基準電
圧発生回路から発生される基準電圧Ｖｒｅｆは電源電圧
Ｖｃｃに対する依存性を有していない。定電圧Ｖｃｓは
基準接地電圧Ｖｓｓに対し一定である（図６３におい
て、定電圧ＶｃｓはＩ４・ＲＲ６＋ＶＢＥ５＋ＶＥＥで
表されることを思い出されたい）。したがって、何らか
の原因で接地電位Ｖｓｓのレベルが上昇したとき、定電
圧Ｖｃｓが変動を受けることが考えられる。そこで、こ
の基準電圧ＶｃｓおよびＶｒｅｆを発生するための回路
とこの基準電圧ＶｃｓおよびＶｒｅｆを利用する入力バ
ッファとを同一の接地線で駆動し、他の周辺回路７０
６、７０７、および７０８に対しては別の接地線７０３
ａを設ける。これにより、接地電位Ｖｓｓの電位変動を
低減し、安定に基準電圧ＶｃｓおよびＶｒｅｆを発生す
ることを図る。
【０３５３】以上のように、入力バッファの初段に、カ
レントミラー型バッファ回路を用いられることにより、
電源電圧Ｖｃｃが変化してもその入出力応答特性が変化
せず、安定に動作する入力バッファを実現することがで
きる。
【０３５４】
【発明の効果】以上のように、この発明に従えば、安定
かつ高速に動作するチップ占有面積が小さなＳＲＡＭを
実現することができる。
【０３５５】すなわち、請求項１にかかる発明に従え
ば、ビット線のプリチャージ電位レベルを書込開始の所
定期間の間低下させているため、選択ビット線対の電位
振幅を小さくすることができ、書込完了後高速で選択ビ
ット線対の電位をイコライズすることができ、ライトリ
カバリーのマージンを大幅に拡大することができる。
【０３５６】請求項２にかかる発明に従えば、第２の書
込み手段であるブロックライトドライバの出力が書込遅
延信号により所定期間ローレベルに強制的に設定される
ため、選択書込ゲートを介して選択ビット線対の電位を
ともに低下させることができ、選択ビット線対の電位振
幅を小さくすることができる。これにより、書込完了時
高速で選択ビット線対の電位をイコライズすることがで
き、ライトリカバリーのマージンが大幅に拡大する。
【０３５７】請求項３にかかる発明に従えば、書込完了
後所定期間ビット線のチャージをビット線負荷回路に含
まれるバイポーラトランジスタのみを用いて行なってい
るため、ハイレベルのビット線の電位は所定期間上昇せ
ず、高速で選択ビット線対の電位のイコライズを行なう
ことができる。これにより、ライトリカバリーのマージ
ンが大幅に拡大し、次に行なわれるリードサイクルでの
アクセス時間の増加および誤書込みを確実に防止するこ
とができる。
【０３５８】請求項４にかかる発明に従えば、書込指示
信号の遅延信号を用いてデコード手段の出力充電速度を
調節しているため、ライトサイクルから続いてリードサ
イクルが行なわれるとき、デコード手段の出力の立上が
りは、緩やかに実行されるため、選択ワード線の電位の
立上がりタイミングを遅らせることができ、ライトリカ
バリーのマージンを大幅に拡大することができる。請求
項５にかかる発明によれば、Ｘプリデコーダの出力は書
込指示信号の活性／不活性に応じて低速／高速と切換え
られている。このプリデコーダへは書込指示信号の遅延
信号が与えられている。したがって、ライトサイクルに
続いてリードサイクルが実行されるとき、書込指示信号
の遅延信号は依然活性状態にあるため、プリデコーダの
出力の立上がりが緩やかとなり、応じて選択ワード線の
立上がりタイミングを遅らせることができライトリカバ
リーのマージンを大幅に拡大することができる。
【０３５９】請求項６にかかる発明に従えば、リードデ
ータ線へエミッタフォロア態様でデータ信号を伝達する
読出ゲートにおいて、このエミッタフォロアのベースに
与えられる非選択レベルの電圧を書込動作時には、ハイ
レベルのビット線電位と同電位レベルとし、読出動作時
にはローレベルのビット線電位よりも低い電圧レベルに
設定しているため、データ書込時に確実にこのエミッタ
フォロア動作を通してデータ書込時においてもリードデ
ータ線の電位変動なくして同一電位に保持することがで
き、これにより高速でデータの読出しを行なうことが可
能となる。
【０３６０】請求項７にかかる発明に従えば、第１のリ
ードデータバス線であるローカルリードデータ線上の信
号電位に従ってエミッタフォロア態様で第２のリードデ
ータバス線であるグローバルリードデータバス線を駆動
するエミッタフォロアのベースへ、書込時にはハイレベ
ルとなり、読出時にはローレベルとなる非選択レベル電
圧を与えているため、データ書込時において、グローバ
ルリードデータバス線の電位がイコライズされており、
これにより高速でデータの読出しを実行することができ
る。
【０３６１】請求項８にかかる発明に従えば、書込制御
信号は、メモリブロックそれぞれの近傍において他の制
御信号との論理がとられる構成とされているため、書込
制御信号の伝搬遅延を最小とすることができ、これによ
りデータ書込動作の高速化およびライトリカバリーのマ
ージンの拡大を実現することができる。
【０３６２】請求項９にかかる発明に従えば、上位バイ
トデータ書込制御信号発生系と下位バイトデータ書込用
制御信号発生回路とを別々に第１および第２のアレイ中
央部に設け、これらの発生する書込制御信号を対応のメ
モリブロックそれぞれに伝達した後各メモリブロックに
おいて書込制御信号と他の制御信号との論理をとってい
るため、書込制御信号を各メモリブロックへ高速で伝達
することができ、データ書込みを高速で行なうことがで
き、応じてライトリカバリーのマージンの拡大を実現す
ることができる。
【０３６３】請求項１０にかかる発明に従えば、メモリ
ブロックそれぞれにおいて複数のＩＯブロックに対して
共通に利用されるスペアカラムラインを設け、このスペ
アカラムラインは関連のメモリブロック内の任意のＩＯ
ブロックのカラムと置換可能なように構成したため、ス
ペアカラムの利用効率を大幅に改善することができかつ
不必要にスペアカラムラインを設ける必要がなく、メモ
リセルアレイの占有面積を低減することができる。
【０３６４】請求項１１にかかる発明に従えば、信号入
力部にカレントミラー型入力バッファを用いたため電源
電圧に依存せずに入力信号のハイレベルおよびローレベ
ルを判定して内部信号を生成することができ、電源電圧
に依存することのない入出力特性を有する入力バッファ
を実現することができる。
【０３６５】請求項１２にかかる発明に従えば、出力バ
ッファとデータ出力端子との間に保護ダイオードおよび
保護抵抗を設けたため、出力端子にサージなどの定格以
上の電圧が与えられてもバッファ出力段のトランジスタ
の破壊を防止することができ、信頼性の高い出力バッフ
ァを備えた半導体記憶装置を実現することができる。ま
たこの保護ダイオードは、半導体記憶装置の構成要素で
あるバイポーラトランジスタと同一のプロセスで作製さ
れかつ同一サイズを備えているため、何ら製造工程を増
加させることなく確実に出力段のトランジスタに印加さ
れる電圧を緩和することができ、安定に動作する信頼性
の高い出力バッファを実現することができる。
【０３６６】請求項１３にかかる発明に従えば、センス
アンプの電流源へ与えられる基準電圧発生源としてトリ
ミング可能な基準電圧発生回路を用い、またセンスアン
プの定電流源利用部と同一構成のダミーセンス手段にこ
の基準電圧発生部が発生する基準電圧を与えてそのダミ
ーセンス手段の出力を外部でモニター可能に構成したた
め、製造パラメータが変動して素子特性が変動しても、
常に所望の動作特性を備えるセンスアンプを実現するよ
うに基準電圧を設定することができ、安定に動作する信
頼性の高い半導体記憶装置を実現することができる。
【図面の簡単な説明】
【図１】この発明に従うＳＲＡＭが収納されるパッケー
ジの外観およびピン配置を示す図である。
【図２】この発明に従うＳＲＡＭの外部制御信号の論理
を一覧にして示す図である。
【図３】この発明に従うＳＲＡＭの内部の電源線の配置
および一部のパッドの配置を示す図である。
【図４】この発明に従うＳＲＡＭのレイアウトを概略的
に示す図である。
【図５】この発明に従うＳＲＡＭのチップレイアウトを
概略的に示す図である。
【図６】この発明に従うＳＲＡＭのメモリブロックとデ
ータ入出力端子の対応関係を概略的に示す図である。
【図７】この発明に従うＳＲＡＭのメモリブロックの構
成を概略的に示す図である。
【図８】この発明に従うＳＲＡＭのメモリブロックの構
成を概略的に示す図である。
【図９】この発明に従うＳＲＡＭの機能的構成を概略的
に示す図である。
【図１０】この発明に従うＳＲＡＭの制御信号発生回路
の具体的構成を示す図である。
【図１１】この発明に従うＳＲＡＭにおける制御回路の
配置を示す図である。
【図１２】この発明に従うＳＲＡＭの制御信号発生回路
の配置を示す図である。
【図１３】この発明に従うＳＲＡＭの書込制御信号発生
回路の配置を示す図である。
【図１４】この発明に従うＳＲＡＭのＸプリデコーダお
よびＶプリデコーダの構成を示す図である。
【図１５】この発明に従うＳＲＡＭのＹプリデコーダお
よびＺプリデコーダの構成を示す図である。
【図１６】この発明に従うローカルＸデコーダおよびＶ
Ｚデコーダの構成を示す図である。
【図１７】この発明に従うＳＲＡＭのカラムデコーダの
構成を示す図である。
【図１８】ＳＲＡＭにおけるライトリカバリーの問題点
を説明するための図である。
【図１９】この発明に従うプリデコーダの構成を示す図
である。
【図２０】図１９に示すプリデコーダの動作を示す信号
波形図である。
【図２１】図１９に示すプリデコーダの動作を示す信号
波形図である。
【図２２】この発明に従うプリデコーダの他の構成を示
す図である。
【図２３】この発明に従うＳＲＡＭのメモリアレイ内の
具体的構成を示すブロック図である。
【図２４】この発明におけるＳＲＡＭのメモリセルの構
成例を示す図である。
【図２５】この発明に従うデータ書込系回路の構成を示
す図である。
【図２６】図２５に示す回路の動作を示す信号波形図で
ある。
【図２７】この発明に従うデータ書込系回路の他の構成
を示す図である。
【図２８】図２７に示す回路の動作を示す信号波形図で
ある。
【図２９】この発明に従うビット線負荷回路を駆動する
ためのブロックドライブ回路の具体的構成を示す図であ
る。
【図３０】この発明に従うデータ書込回路の具体的構成
を示す図であり、（Ａ）はグローバルライトドライバの
構成を示し、（Ｂ）はブロックライトドライバの構成を
示す図である。
【図３１】この発明に従うＳＲＡＭの読出ゲートの構成
を示す図である。
【図３２】図３１に示すローカルセンスアンプの具体的
構成を示す図である。
【図３３】図３１に示す非選択レベルを発生するための
回路構成を示す図である。
【図３４】図３２および図３３に示す回路の動作を示す
信号波形図である。
【図３５】非選択レベルの切換タイミングを説明するた
めの図である。
【図３６】非選択発生回路の他の構成を示す図である。
【図３７】図２５および図２７に示すデータ書込系と図
３１に示す読出ゲートとを組合わせたときの動作を示す
信号波形図である。
【図３８】ローカルセンスアンプの他の構成を示す図で
ある。
【図３９】図３８に示すローカルセンスアンプの動作を
示す信号波形図である。
【図４０】この発明のさらに他の実施例である非選択レ
ベル発生回路の動作を説明するための信号波形図であ
る。
【図４１】図４０に示す非選択レベルを発生するための
回路構成を示す図である。
【図４２】データ書込系回路を一覧にして示す図であ
る。
【図４３】図４２に示すデータ書込みに用いられる遅延
回路の機能を説明するための信号波形図である。
【図４４】この発明に従うカラムシフトリダンダンシー
の構成を概念的に示す図である。
【図４５】この発明に従うカラムシフトリダンダンシー
回路の構成を具体的に示す図である。
【図４６】この発明に従うカラムシフトリダンダンシー
回路の構成を具体的に示す図である。
【図４７】この発明に従うカラムシフトリダンダンシー
回路の構成をより詳細に示す図である。
【図４８】この発明に従うカラムシフトリダンダンシー
回路の構成をより詳細に示す図である。
【図４９】この発明に従うカラムシフトリダンダンシー
回路の構成をより詳細に示す図である。
【図５０】メインセンスアンプの構成を具体的に示す図
である。
【図５１】ローカルセンスアンプおよびグローバルセン
スアンプに用いられる基準電圧を発生するための基準電
圧発生回路の構成を示す図である。
【図５２】基準電圧モニター用ダミーセンスアンプの構
成を示す図である。
【図５３】ローカルおよびグローバルセンスアンプおよ
びダミーセンスアンプのチップ上のレイアウトを示す図
である。
【図５４】出力バッファの構成を示す図である。
【図５５】出力バッファの他の構成を示す図である。
【図５６】この発明に従うＳＲＡＭを用いたデータ処理
システムの構成の一例を示す図である。
【図５７】この発明に従う出力バッファのデータ出力部
の構成を示す図である。
【図５８】図５７に示す保護ダイオードの構成を示す断
面図である。
【図５９】ＣＭＯＳ入力バッファの構成を示す図であ
る。
【図６０】図５９に示すＣＭＯＳ入力バッファの動作を
示す信号波形図である。
【図６１】この発明に従うカレントミラー型入力バッフ
ァの構成を示す図である。
【図６２】図６１に示すカレントミラー型入力バッファ
の動作を示す信号波形図である。
【図６３】カレントミラー型入力バッファに用いられる
基準電圧を発生するための回路構成を示す図である。
【図６４】この発明に従うカレントミラー型入力バッフ
ァの他の構成を示す図である。
【図６５】この発明に従うカレントミラー型入力バッフ
ァおよび基準電圧発生回路のチップ上のレイアウトを示
す図である。
【符号の説明】
２ メモリアレイ １７ グローバルＸデコーダ ３１ Ｙプリデコーダ ３２ Ｚプリデコーダ ３３ Ｖプリデコーダ ３４ Ｘプリデコーダ ３５ グローバルＸデコーダ ３６ スペアＸデコーダ ３８ ＶＺデコーダ ３９ ローカルＸデコーダ ４０ Ｚデコーダ ４１ａ，４１ｂ ブロックドライブ回路 ４２ａ，４２ｂ 非選択レベル制御回路 ４３ａ，４３ｂ Ｙデコーダ ４４ａ，４４ｂ シフトリダンダンシー回路 ４５ 入力バッファ ４６ａ 上位バイト制御回路 ４６ｂ 下位バイト制御回路 ７０ 書込制御信号遅延回路 １５４、１５４ａ〜１５４ｅ プリデコーダ出力段バッ
ファ回路 ＲＧａ，ＲＧｂ 読出ゲート ＷＧａ，ＷＧｂ 書込ゲート ＬＢａ，ＬＢｂ ビット線負荷回路 ＢＷＤａ，ＢＷＤｂ ブロックライトドライバ ＬＳＡａ，ＬＳＡｂ ローカルセンスアンプ ＭＣ，ＭＣａ１，ＭＣａ２，ＭＣｂ１，ＭＣｂ２ メモ
リセル ２５０ 書込制御信号遅延回路 ＧＤ グローバルライトドライバ ２６０ ビット線プリチャージ／イコライズ信号遅延回
路 Ｂ７１，Ｂ７２ エミッタフォロアバイポーラトランジ
スタ ３１０ ダイオード ３１２ ｐチャネルＭＯＳトランジスタ ３１４ ｎチャネルＭＯＳトランジスタ ３１１ 定電流源 ３１５ 電流源ＭＯＳトランジスタ ３２０ 遅延回路 ＭＳＡ メインアンプ Ｑ１，Ｑ２ エミッタフォロアバイポーラトランジスタ ＴＧ トランスファーゲート ＳＷ，ＳＷ１〜ＳＷ８ スイッチ回路 ＴＧ９ トランスファーゲート ＷＧ１０ 書込ゲート ＷＧＳ スペアカラムライン書込ゲート ＲＧＳ スペアカラムライン読出ゲート ４０２ 冗長使用指定回路 Ｆ１＃０〜Ｆ４＃７ ヒューズ素子 ４０１ 電圧供給バッファ ＲＰ２〜ＲＰ６ 基準電圧トリミング用ｐチャネルＭＯ
Ｓトランジスタ ＲＦ１〜ＲＦ４ 基準電圧トリミング用ヒューズ素子 ＲＲ１０〜ＲＲ１４ 基準電圧トリミング用抵抗素子 ＲＦ５〜ＲＦ７ 基準電圧トリミング用抵抗素子 ＤＳＡ ダミーセンスアンプ ＤＶ１，ＤＶ２ 基準電圧モニター用ボンディングパッ
ド ５１０ 基準電圧発生回路 ＧＳＡ１〜ＧＳＡ４ グローバルセンスアンプ（メイン
アンプ） ＯＢ１〜ＯＢ４ 出力バッファ ＯＢ 出力バッファ ＯＤ１，ＯＤ２ 保護ダイオード ＯＲ１ 保護抵抗 ６６０ カレントミラー型差動増幅回路 ６８０ 第１のカレントミラー型差動増幅回路 ６８２ 第２のカレントミラー型差動増幅回路 ６８４ 増幅回路 ７０１ 電源線 ７０３，７０３ａ，７０３ｂ 接地線 ７０４ 定電圧発生部 ７０５ 基準電圧発生部 ７１２，７１３ 入力バッファ
───────────────────────────────────────────────────── フロントページの続き (72)発明者 早坂 隆 兵庫県伊丹市瑞原４丁目１番地 三菱電機 株式会社北伊丹製作所内 (72)発明者 藤野 良幸 兵庫県伊丹市瑞原４丁目１番地 三菱電機 株式会社北伊丹製作所内 (72)発明者 池谷 正之 兵庫県伊丹市荻野１丁目132番地 大王電 機株式会社内

Claims (13)

    【特許請求の範囲】
  1. 【請求項１】 複数行複数列に配列された複数のメモリ
    セルを有するメモリセルアレイと、 各前記列に対応して配置され、各々に対応の列のメモリ
    セルが配置される、各々が正および補のビット線を有す
    る複数のビット線対と、 各前記ビット線対に対応して設けられ、対応のビット線
    対の正および補のビット線の電位を第１のレベルの所定
    電位に設定するためのビット線負荷手段と、 データ書込指示信号に応答して、前記データ書込指示信
    号発生から所定期間の間のみ前記複数のビット線対の各
    ビット線の電位を前記所定電位から第２のレベルの電位
    へと変化させる電位変化手段とを備える、半導体記憶装
    置。
  2. 【請求項２】 複数行複数列に配置される複数のメモリ
    セルを有するメモリセルアレイと、 各前記列に対応して配置され、各々に対応の列のメモリ
    セルが接続される複数のビット線対と、 各前記ビット線対に対応して設けられ、対応のビット線
    対の各ビット線を所定電位に設定するためのビット線負
    荷手段と、 内部書込データ線対と、 各前記ビット線対に対応して配置され、列選択信号に応
    答して対応のビット線対を前記内部書込データ線対へ接
    続するための書込ゲート手段と、 書込指示信号を所定期間遅延させる遅延手段と、 前記遅延手段の出力に応答して活性化され、書込データ
    に対応する内部書込データを生成して出力する第１の書
    込手段と、 前記書込指示信号に応答して活性化され、前記第１の書
    込手段の出力に従って前記内部書込データ線対を駆動す
    る第２の書込手段とを備える、半導体記憶装置。
  3. 【請求項３】 複数行複数列に配置される複数のメモリ
    セルを有するメモリセルアレイと、 各前記列に対応して配置され、各々に対応の列のメモリ
    セルが接続される複数のビット線対と、 各前記ビット線対に対応して設けられ、各々がバイポー
    ラトランジスタと絶縁ゲート型電界効果トランジスタと
    を有し、対応のビット線対の各ビット線の電位を所定電
    位に設定するためのビット線負荷手段と、 書込指示信号を所定時間遅延させるための第１の遅延手
    段と、 前記書込指示信号の不活性化に応答して前記ビット線負
    荷手段に含まれるバイポーラトランジスタを導通状態と
    する第１の駆動手段と、 前記書込指示信号の不活性化への移行を所定時間遅延す
    るための第２の遅延手段と、 内部書込データ線対と、 各前記ビット線対に対応して設けられ、列選択信号に応
    答して、対応のビット線対を前記内部書込データ線対へ
    接続するための書込ゲート手段と、 前記遅延手段の出力に応答して活性化され、書込データ
    に対応する内部書込データを生成して出力する第１の書
    込手段と、 前記書込指示信号に応答して活性化され、前記第１の書
    込手段の出力に従って前記内部書込データ線対を駆動す
    る第２の書込手段と、 前記第２の遅延手段の出力の不活性化に応答して前記絶
    縁ゲート型電界効果トランジスタを導通状態とする第２
    の駆動手段とを備える、半導体記憶装置。
  4. 【請求項４】 複数行複数列に配置される複数のメモリ
    セルを有するメモリセルアレイと、 行アドレス信号をデコードするための行デコード手段
    と、 書込指示信号を所定時間遅延させるための遅延手段と、 前記遅延手段の活性状態の出力と前記行デコード手段の
    活性状態の出力とに応答して選択ワード線を活性状態と
    するためのワード線駆動信号を第１の速度で活性状態へ
    と駆動する第１の駆動手段と、 前記遅延手段の不活性状態の出力と前記行デコード手段
    の活性状態の出力とに応答して前記第１の速度より速い
    第２の速度で前記ワード線駆動信号を活性状態へと駆動
    する第２の駆動手段とを備える、半導体記憶装置。
  5. 【請求項５】 複数行複数列に配列される複数のメモリ
    セルを有するメモリセルアレイと、 複数の出力ノードを有し、与えられたアドレス信号に従
    って対応の出力ノードへ活性状態の信号を出力する行プ
    リデコード手段と、 書込指示信号を所定時間遅延する遅延手段と、 前記行プリデコード手段の出力ノード各々に対応して設
    けられかつ各々が出力信号線を有し、かつさらに前記遅
    延手段の活性状態の出力と対応の行プリデコード手段の
    出力ノードの活性状態の信号とに応答して対応の出力信
    号線を第１の速度で活性状態へと駆動しかつ前記遅延手
    段の不活性状態の出力と前記対応の行プリデコード手段
    の出力ノードの活性状態の信号とに応答して前記対応の
    出力信号線を活性状態へと前記第１の速度よりも速い第
    ２の速度で駆動する複数の可変遅延手段と、 前記複数の可変遅延手段の出力信号線上の信号をデコー
    ドしてワード線駆動信号を発生するデコード手段とを備
    える、半導体記憶装置。
  6. 【請求項６】 複数行複数列に配列される複数のメモリ
    セルを有するメモリセルアレイと、 各前記列に対応して配置され、各々に対応の列のメモリ
    セルが接続される複数のビット線対と、 相補のデータ線を有するリードデータバスと、 各前記ビット線対に対応して設けられかつ前記相補のリ
    ードデータバスにエミッタフォロア態様で接続される複
    数のバイポーラトランジスタと、 列選択信号に応答して対応のビット線対の各ビット線の
    電位を対応のバイポーラトランジスタのベースへ伝達す
    る第１のスイッチング素子と、 非選択レベル電圧を伝達するための非選択レベル電圧伝
    達線と、 前記ビット線対各々に対応して設けられ、列選択信号に
    応答して関連の第１のスイッチング素子と相補的に導通
    して、前記非選択レベル電圧伝達線の電圧を対応のバイ
    ポーラトランジスタのベースへ伝達するための第２のス
    イッチング素子と、 読出動作時選択ビット線のローレベル以下の電位となり
    かつ読出動作時以外の動作時には選択ビット線のハイレ
    ベルの電位以上のレベルの電圧を発生して前記非選択信
    号伝達線へ伝達する手段とを備える、半導体記憶装置。
  7. 【請求項７】 選択されたメモリセルのデータが読出さ
    れる第１の内部リードデータバスと、 センスアンプ活性化信号に応答して活性化され、前記第
    １の内部リードデータバス上の信号電位を差動的に増幅
    する差動増幅手段と、 前記センスアンプ活性化信号に応答して活性化され、前
    記差動増幅手段の出力をエミッタフォロア態様で第２の
    リードデータバスへ伝達するための出力バイポーラトラ
    ンジスタと、 非選択レベル電圧を伝達するための非選択レベル電圧伝
    達線と、 前記センスアンプ活性化信号の不活性状態に応答して前
    記非選択レベル電圧伝達線上の電圧を前記出力バイポー
    ラトランジスタのベースへ伝達するための手段と、 データ読出動作時、ワード線選択動作開始時の所定期間
    の間のみ前記第１の内部リードデータバスのハイレベル
    の電位以上の第１のレベルにありかつそれ以外の期間に
    は前記第１の内部リードデータバスのローレベルの電位
    以下の第２のレベルにある電圧を発生して前記非選択レ
    ベル電圧伝達線へ伝達する手段とを備える、半導体記憶
    装置。
  8. 【請求項８】 各々が行列状に配列された複数のメモリ
    セルを有する複数のメモリブロックを有するメモリセル
    アレイと、 書込指示信号に応答して、書込制御信号を発生するため
    の書込制御信号発生手段と、 アドレス信号に応答して、前記複数のメモリブロックか
    ら対応のブロックを選択するためのブロック選択信号を
    発生するためのブロック選択信号発生手段と、 前記複数のメモリブロック各々の近傍に対応して設けら
    れ、前記ブロック選択信号と前記書込制御信号とに応答
    して対応のメモリブロックにおける書込動作を制御する
    ための信号を発生するブロック制御手段とを備える、半
    導体記憶装置。
  9. 【請求項９】 各々が行列状に配列された複数のメモリ
    セルを有しかつ上位バイトデータ格納領域と下位バイト
    データ格納領域とを有する複数のメモリブロックを備え
    る第１のメモリアレイと、 各々が行列状に配列された複数のメモリセルを有しかつ
    上位バイトデータ格納領域と下位バイトデータ格納領域
    とを有する複数のメモリブロックを備える第２のメモリ
    アレイと、 前記第１および第２のメモリアレイの外側中央部の一方
    側に配置され、外部制御信号に応答して前記上位バイト
    データ格納領域に対するデータ書込動作を制御するため
    の内部書込制御信号を生成するための第１の制御信号発
    生手段と、 前記第１および第２のメモリアレイの外側中央部の他方
    側に前記第１の制御信号発生手段と対向して配置され、
    前記外部制御信号に応答して前記下位バイトデータ格納
    領域に対する書込動作を制御するための内部書込制御信
    号を生成するための第２の制御信号発生手段と、 アドレス信号に従って前記複数のメモリブロックから対
    応のメモリブロックを選択するためのブロック選択信号
    を発生するためのブロック選択信号発生手段と、 各前記メモリブロックの上位バイトデータ格納領域の近
    傍に対応して設けられ、前記第１の制御信号発生手段か
    らの内部書込制御信号と前記ブロック選択信号発生手段
    からのブロック選択信号とに応答して対応のメモリブロ
    ックの上位バイトデータ格納領域に対する書込動作を制
    御するための書込動作制御信号を発生するための第１の
    ブロック書込制御手段と、 各前記メモリブロックの下位バイトデータ格納領域の近
    傍に対応して設けられ、前記第２の制御信号発生手段か
    らの内部書込制御信号と前記ブロック選択信号発生手段
    からのブロック選択信号とに応答して、対応のメモリブ
    ロックの下位バイトデータ格納領域に対するデータ書込
    動作を制御するための書込動作制御信号を発生するため
    の第２のブロック書込制御手段とを備える、半導体記憶
    装置。
  10. 【請求項１０】 複数のデータ入出力ノードと、 各々が行列状に配列された複数のメモリセルを有しかつ
    各々が互いに異なるデータ入出力端子に関連する複数の
    ＩＯブロックを各々が有する複数のメモリブロックと、 前記複数のＩＯブロック各々において各前記列に対応し
    て配置され、各々に対応の列のメモリセルが接続される
    複数のビット線対と、 各前記ビット線対に対応して設けられ、対応のビット線
    対に対し列選択信号を伝達するための複数の列選択信号
    伝達線と、 前記列選択信号伝達線の数よりも少ない出力ノードを有
    し、アドレス信号に従って１つのメモリブロックの各Ｉ
    Ｏブロックから１列ずつ選択する信号を出力する列デコ
    ード手段と、 前記列デコード手段の出力ノードの各々に対応して設け
    られ、重複的に隣接する２つの列選択信号伝達線の一方
    へ列選択信号を伝達するための複数の接続手段と、 各前記メモリブロックに設けられ、該メモリブロック内
    において隣接する第１および第２のＩＯブロックの第２
    のＩＯブロックの第１列のビット線対に設けられ、前記
    第１のＩＯブロックの最終列に対応するビット線対と前
    記第２のＩＯブロックの第１列に対応するビット線対と
    に設けられた接続手段の出力に応答して前記第２のＩＯ
    ブロックの第１列ビット線対を前記第１のＩＯブロック
    に対して設けられた書込データバスに接続するための第
    １の書込ゲート手段と、 前記メモリブロック各々において、前記第２のＩＯブロ
    ックの第１列に対応するビット線対に対して設けられた
    接続手段の出力に応答して前記第２のＩＯブロックに対
    して設けられた書込データバスに前記第１列に対応する
    ビット線対を接続する第２の書込ゲート手段と、 前記メモリブロック各々において設けられ、前記第１の
    書込ゲートを選択するための第１の選択信号と前記第２
    の書込ゲート手段を選択するための第２の選択信号がと
    もに不活性状態のときのみ前記第１列に対応するビット
    線対を所定電位に保持するための電位保持手段と、 前記接続手段の接続態様を、不良ビット線対が存在する
    とき、該不良ビット線を除く連続するビット線対へ前記
    列デコード手段の出力ノードを接続するように規定す
    る、接続態様規定手段とを備える、半導体記憶装置。
  11. 【請求項１１】 カレントミラー配置を有し、前記外部
    信号に対応する信号を出力するカレントミラー型入力バ
    ッファと、 前記カレントミラー型入力バッファの出力する信号を増
    幅して内部信号を生成するためのバッファ手段とを備え
    る、半導体記憶装置。
  12. 【請求項１２】 バイポーラトランジスタと絶縁ゲート
    型電界効果型トランジスタとを構成要素として含む半導
    体記憶装置であって、 ＰおよびＮチャネルの絶縁ゲート型電界効果トランジス
    タを構成要素として含み、内部信号を入力し、該入力し
    た内部信号に対応する外部信号を出力するＣＭＯＳ出力
    バッファと、 前記ＣＭＯＳ出力バッファの出力が伝達される信号出力
    端子と、 前記ＣＭＯＳ出力バッファの出力ノードと前記信号出力
    端子との間に設けられる保護抵抗と、 前記ＣＭＯＳ出力バッファの出力ノードと第１の電源電
    位供給ノードとの間に前記出力ノードから順方向にダイ
    オード接続される第１のバイポーラトランジスタと、 前記ＣＭＯＳ出力バッファの出力ノードと第２の電源電
    位供給ノードとの間に前記出力ノードから逆方向にダイ
    オード接続される第２のバイポーラトランジスタとを備
    える、半導体記憶装置。
  13. 【請求項１３】 定電流源を有し、選択されたメモリセ
    ルのデータを検知し増幅するための差動増幅型センスア
    ンプ手段と、 前記定電流源を駆動するための、トリミング可能な基準
    電圧を発生するための基準電圧発生手段と、 前記センスアンプ手段の前記定電流源の電流を利用する
    構成要素と同一配置を備え、前記基準電圧発生手段から
    の基準電圧に従って動作するダミーセンス手段と、 前記ダミーセンス手段の出力する信号を装置外部へ取出
    すためのモニタパッドとを備える、半導体記憶装置。
JP5168983A 1993-07-08 1993-07-08 半導体記憶装置 Withdrawn JPH0729373A (ja)

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