TWI279669B - Method and apparatus for enabling a low power mode for a processor - Google Patents

Description

0) !279669 ί久、發明說明 (發明說明明：發明所屬之技術領域、先前技術、内容、實施方式及圖式簡單說明) 本發明與電腦系統相關且更特定地與在低功率狀態下減 少由電子裝置，例如處理器，所消耗之功率量。 發明背t 電腦系統在社會中持續地變得普及，包括所有從小型手 持電子裝置，例如個人資料助理和行動電話、到應用特定 電子組件，例如機上盒以及其他消費電子裝置、到中型的 行動和桌上型系統到大型工作站和伺服器。電腦系統通常 包括一或更多處理器。一處理器藉由執行指令操作及控制 電腦中之 >貝料泥。為了提供更強大之電腦系統給消費者， 處理器設計者致力於持續地增加處理器之操作速度處理器 设計者致力於持績地增加處理器之操作速度。不幸地，當 處理器速度增加，由處理器所消耗之功率也傾向於增加。 由歷史來看，由電腦系統所消耗之功率已經被兩因素所限 制。首先，當功率消耗增加時，電腦傾向於執行更熱，導 致熱政發問題。第二，由電腦系統所消耗之功率對使用以 保持系統可操作之功率供應加上限制，減少行動系統之電 池壽命及減少可靠度同時增加大型系统之成本。 ”本發明處理該問題及相關於先前技藝之其他問題。 本發明之具體實施例，啟動一觸發事件以讓處理器 •力率狀怨。為了減少在該低功率狀態下之漏電流， 取怎至處理器之電壓會被降低，&括供應至處理器之⑶夫 降低供應至l2快取之電壓可能讓快取遭受增加 (2)1279669 之軟錯誤 且自發地 之亦然）， 由宇宙射 元件而產 根據本 決於功率 狀態訊號 快取而產 生之L2快 本發明 施，在下 率（SER)。在處理器中當〜、 U兀被设定至一特定值 改變至相反值時（例如，從、w絲πι 攸憨輯”1，，至邏輯”〇，，，反 一軟錯誤發生，因此破壞知明次1丨 及相關資料。一軟錯誤可 線通過在處理器内之儲存 喊伃疋件、放電或充電儲存 生，因此導致一儲存位元改變其值。 發明之一具體實施例，在 在進入低功率狀態時，取 狀態訊號，該處理器可或不可清除快取。該功率 指示讓處理器處於低功率狀態而不需首先清除Μ 生的功率減少與因在低功率狀態下電壓降低所產 取中SER之增加的相對優先權。 之具體實施例之更詳細描述，包括許多組成和實 面提供。 當在此使用時，該名詞π當··時"意指在滿足一條件之一段 時間内的所有或一些部分的時間之期間。例如，該陳述，， 當事件'Β’發生時，事件發生”意指事件Α在事件Β發生期 間之一段時間之所有或一些部分之期間發生。 並且，當在此使用時，該名詞”在··之時”意指在相關事件 發生之前、後、或期間。例如，該陳述"事件’ A*發生在事件 ’B’發生之時”意指事件發生在事件W發生之前、後或期 間，但是然而與事件’B1之發生相關。作為一更特定範例，” 一處理器快取在進入低功率狀態”之時被清除”意指該快取 之内容可在轉換至低功率狀態之前、後或期間被清除且該 清除與該低功率狀態轉換相關。”快取之内容在進入低功率 狀態之時被維持，，意指當處理器在低功率狀態時快取之内

1279669(3) 谷被維持。注意清除快取和清除快取之内容沒有區別。進 一步地注意”内容”可以包括快取之全部内容之所有或僅有 一部分。 圖1包括可根據本發明之一具體實施例形成之電腦系 統。如所顯不’該電腦系統可以包括連接至集線器no之處 理器100。處理器100之功率可從電壓調節器15〇之一或更多 電壓供應且時脈155可提供一時脈訊號至處理器1〇〇。處理器 100可經集線器110與圖形控制器1〇5、主記憶體115和集線器 125通訊。集線器125可連接週邊裝置12〇、儲存裝置13〇、音 訊裝置135、視訊裝置145和橋接器14〇至集線器u〇。 音訊裝置135可包括，例如，一揚聲器、一麥克風、或其 他輸入/輸出裝置。視訊裝置145可以包括，例如，一顯示螢 幕、照相機、或其他視訊輸入/輸出裝置。橋接器14〇可連接 集線器125至一或更多連接至一或更多額外週邊裝置之一 或更多額外匯流排。週邊裝置12〇可以是一或更多其他週邊 裝置。注意根據本發明之另外具體實施例，一電腦系統可 以包括比顯示在圖丨之更多或更少裝置且圖1之裝置可被不 同地分割。 /主思本發明之一具體實施例之方法可藉由被程式設計以 執仃涊方法之許多步驟的圖丨之電腦系統所實施。該程式可 以土 V —邵分駐留在任何機器可讀取之媒體，例如磁片（如 硬碟或軟碟）、光碟（例如，CD或DVD)、半導體裝置（例如， 陕門圮隐、EPROM或RAM)、或載波（例如，電子或無線資 料訊唬），所有提及的由圖i之儲存裝置13〇所集合地表示。 1279669 (4)

圖1之集線器125包括功率管理器127。該功率管理器127 可以傳送功率狀態訊號至電壓管制器15〇、處理器1〇〇和時脈 155。這些功率狀態訊號可以根據在2〇〇〇年7月27曰出版之先 進組成和功率介面規格，版本2·〇。這些功率狀態訊號指示 電腦系統之一或更多組件之功率狀態。根據本發明之另一 具體實施例，功率管理器127可在電腦系統之不同組件中駐 留（例如，在集線器110或處理器100内），其可以是分離組件 或可在電腦系統之多數組件中散佈。 圖2包括根據本發明之一具體實施例形成之處理器。根據 本發明之一具體實施例，處理器2〇〇可如圖1之處理器100實 施或另外地，處理器2〇〇可以是另一裝置，例如圖形控制器 (也包括在此使用之一般名詞”處理器，，之下”如所顯示，該 處理器200包括一或更多電壓供應輸入埠以從一或更多電 壓管制器（例如圖i之電壓管制器15〇)接收一或更多電壓。提 供電壓至L2快取205、L1快取210、核心215以及相位栓鎖迴 路（PLL)220以供應功率給這些組件。圖2之核心215包括處理 為200之管線’其包括執行單元和暫存器以執行指令。 根據本發明之一具體實施例，圖2之處理器2〇〇可額外地 包括一或更多功率狀態訊號（PSS)埠以從外部來源例如從 圖1之功率管理器127接收功率狀態訊號（其可包括一或更多 個別訊號）。該pss埠可以連接至PLL 220和核心215以提供電 壓狀怨訊號至處理器200之這些組件。根據本發明之另一具 體實施例，該功率狀態訊號可以在例如處理器200之核心215 内產生且提供至該處理器200之組件。該功率狀態訊號可以

1279669 根據例如提供至處理器2〇〇之資料而内部地產生且儲存在 處理器200之一或更多暫存器。 根據本發明之一具體實施例，圖2之處理器2〇〇可以包括 一時脈（elk)輸入埠以從外部時脈產生器例如圖1之時脈I” 接收一或更多時脈。該時脈訊號可經由pLE 22〇(其可作為加 倍時脈之頻率）彳疋供至核心215。注意到核心之時脈不僅取 決於PLL 220是否提供時脈訊號至核心215也取決於外部時 脈來源’例如’時脈155是否提供時脈訊號至pLL 220而打開 或關閉。 圖3包括顯示本發明之方法之流程圖。根據本發明之一具 體見施例’圖3之方法可在包括圖2之處理器之圖1之電腦系 統上實施。 在圖3之步驟3〇〇，一觸發處理器轉變至低功率狀態之事 件發生。該觸發事件可係為使用者之請求，例如當使用者 按下在電腦系統上之”睡眠”或”暫停，，按钮。或者，該觸發 事件也可係為請求轉變至低功率狀態之指令的電腦系統之 執行。或者，該觸發事件也可由電腦系統在時間到期間偵 測電腦系統之停止活動時而啟動。 回應發生在圖3之步驟300之觸發事件，一特別功率狀態 訊號（其可包括一或更多個別訊號）可從圖1之功率管理器 127傳送。該功率狀態訊號可由電腦系統之許多組件使用， 例如一或更多電壓管制器、時脈和一或更多處理器，以讓 系統處於所需之低功率狀態。 在圖3之步騾305，決定該電腦系統是否要處於暫停狀 1279669 4根據本發明之一具體實施例，一暫停狀態可以是一 W、 S2 ^ S3、S4、S5或任何不是S0狀態之其他系統狀態，如ACPI 2疋我的。孩暫停狀態或者可被稱為睡眠狀態或非工作狀 決定系統疋否處於暫停狀態取決於在步驟3〇〇之觸發事 牛系、4〈現在狀怨或兩者。根據本發明之—具體實施例， 決定系統是否要被暫停（或假如已經暫停，系統是否要維持 暫停）由功率狀態訊號所指示。 根據本發明《一具體實施例，假如在圖3之步驟305，決 定電腦系統要被暫儔，> μ + t 疋後在步驟325處理器之快取被清 除根據本發明《一具體實施例，被清除之快取可包括^ 快取、L2快取或兩者。根據本發明之另外具體實施例，另 一快取準位可在虛理哭由 恩里态中貫她，且一或更多這些快取可在 步驟325清除。 在圖3《步驟325藉由清除快取，快取之内容之完整性（資 料'可在低功率狀態中較佳地維持，其中供應至快取之電壓 =(在下面更詳細地描述）。此是因為當供應至快取之電 壓減少時，快取中士 ςρρ 資料之完整性。不幸地在因此減少任何儲存在其中之 之完整性花費成:在步驟325藉由清除維持快取資料 孩成本係為當進入低功率狀態時清除快 開低功率狀態之後重新恭λ认 杜蜒里w離 ^ 快取所相關的等待時間。因為 該等待時間’在進入供^ 、、 4 ^功率狀態時清除其快取之處理器可 月匕比m如在進入低功康^ -力冬狀怨時快取不清除時花費較少時間 在該低功率狀態。紝要 果由在進入低功率狀態時请除其快 1279669⑺

取之處理器所消耗之之平均功率比在進入低功率狀賤時並 不清除其快取之處理器所消耗的平均功率要來的大。根據 本發明之一具體實施例，藉由清除快取維持資料完整性和 不清除快取而減少功率消耗之優先順序之間取得平衡。 根據本發明之一具體實施例，假如在圖3之步驟3〇5決定 該電腦系統要被暫停因為相關於清除快取之等待時間可藉 由相關於暫停該系統（且之後唤起）之等待時間所隱藏，快 取在步驟325清除。然而，假如決定在步驟305該系統不被暫 停之後在步驟31 〇低功率操作與資料整合性之優先順序被 決定。 根據本發明之一具體實施例，在相關於清除與不清除快 取之相關的功率節省與藉由減少其電壓而增加快取中之 SER相關之資料整合性之間取得平衡。在圖3之步驟3 1〇，假 如決定不需清除快取所相關之功率減少係為比避免因減少 供應至快取之電壓所相關之快取中SER增加有較低的優先 順序時，之後該快取在步驟325中清除。換句話說，假如在 步驟3 1 〇決定系統之低功率操作與相關於SER之資料整合性 0 比輪起來不具優先順序時，則快取在步驟3 2 5清除。 根據本發明之一具體實施例，例如，假如，該系統以電 子功率插座供應功率時，在圖3之步驟3丨〇電腦系統之低功 率操作可被決定具有比與SER相關之資料整合性還低之優 先順序。該決定根據功率狀態訊號而產生。例如，對於本 么明之一具體實施例，該功率狀態訊號包括一訊號以指示 私知系統是否由電子功率插座或電池供應功率。 -12- 1279669 (8) 一舊'[

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假如在圖3之步驟310，決定相關於不清除快取之功率減 少比避免因減少電壓供應至快取相關之快取中的服之增 加具有較高之優先順序時’在步驟32峨快取不被清除。換 句忐过假如在步騾310決定系統之低功率操作比與SER相 關之資料整合性具有較高之優先順序時，則在步驟32〇該快 取不被清除（即是，維持快取之内容）。根據本發明之一具 體實施例，不被清除之快取包括L1快取和_取兩者。或 者，不被清除的快取僅是！^或L2快取。根據本發明之另外 具體實施例，另外快取準位可在處理器中實施，且一或更 多這些快取之内容可在步驟32〇中被維持。 根據本發明之一具體實施例，例如，假如該系統以電池 供應功率時，在圖3之步騾3 10電腦系統之低功率操作可被 決疋比相關於SER之資料整合性具有較高之優先順序。該決 定根據功率狀態訊號產生。例如，對於本發明之一具體實 施例’該功率狀態訊號包括一訊號以指示電腦是否由電子 功率插座或電池供應功率。 對於另一具體實施例，功率狀態訊號可以包括一訊號以 指τ低功率操作是否已經被電腦系統使用者，不論是直接 地或間接地請求。對於該具體實施例，在圖3之步驟310低 工力率操作可被決定具有比與SER相關之資料整合性還高之 優先順序，因此在步驟320可維持快取内容。對於本發明之 尚另 具體實施例，該功率狀態訊號可以包括一訊號以指 不熱失誤點已經達到而該處理器將被冷卻。對於需要處理 器 < 冷卻操作之該等或其他具體實施例，在步驟310低功率 -13- 1279669 ⑻ 賴 _ 丨 1_1 ⑺ ：7 」 |ammH，- 操作可被決定具有比與卯汉相關之資料整合性還高之優先 順序’因此在步驟320可維持快取内容。 在圖3之步驟330，可減少供應至步驟32〇或325之快取或該 等快取。根據本發明之一具體實施例，供應至處理器核心 之時脈也被停止使得當該處理器在低功率狀態時，該時脈 被關閉。根據本發明之-具體實施例，供應至快取與供應 至處理器之其他組件之電壓一起被減少。例如，如圖2所顯 示，供應功率至L2快取205、L1快取21〇、處理器核心215以 及PLL 220之電壓可被減少。減少電壓減少在處理器中之漏 φ 電流，因此減少處理器之功率消耗。

根據本發明之一具體實施例，在步驟33〇中電壓準位可被 減少至比處理器之大多數電晶體之平均門檻電壓兩倍還少 之電壓準位。該電壓準位被發現當維持可接受之SER時，實 負地減少漏電流。對於本發明之一具體實施例來說，在步 騍330時脈被停止和電壓減少之後，該處理器處於低功率狀 態◊在離開較低功率狀態時，電壓準位可被提升至初始操 作準位且被清除之快取之快取線被無效化。 I 本發明已經參考特定例示具體實施例而描述。然而對於 文应於本揭示之人士來說可以產生許多修改和改變至這些 具體實施例但不需背離本發明之較廣範圍及精神。因此本 申請書及圖式被視為說明性而不是限制性。 圖式簡輩韓b£| 本發明藉由範例而說明且不被在隨附圖式所限制，其中 该相同參考號碼指示相同元件，其中·· -14- 1279669 (1〇)

圖1包括根據本發明具體實施例所形成之電腦系統； 圖2包括根據本發明之具體實施例所形成之處理器；以及 圖3包括顯示本發明之方法之流程圖。 圖式代表符號說明 100 ' 200 處理器 110 、 125 集線器 150 電壓管管制器 155 時脈 120 週邊裝置 130 儲存裝置 135 音訊裝置 145 視訊裝置 140 橋接器 127 功率管理器 205 L2快取 210 L1快取 220 相位栓鎖迴路 215 核心

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Claims (1)

1. 晴忍明||年鮮)揭冰正替換頁 a ” “ D '*'t,，w ^ | 一—* 7P ' ' h1, ^ f ^ ·»<—__，·_ _||_||_ 丨 n_ lit ·||_|____ ΙΙ·ΜΙΙ·ΙΙΙ ΙΙ· ΙΙΙ"Ν»^—— 拾、申請專利範圍 L —種處理器，其包括： 包壓供應輸入埠，其在一第一電壓準位接收電壓； 以及 一快取，其取決於功率狀態訊號，在進入低功率狀態 争 旧除或維持其内容，其中該電壓在一第二電塵準位 接收，该第二電壓準位比該第一電壓準位更低。 2 Λ 、丄灰 申叫專利範圍第1項之處理器，其中該電壓供應輸入埠 連接至該快取以供應功率至該快取，且該第二電壓準位 處里器之大多數電晶體之平均門檻電壓的兩倍還小。 3·如申請專利範圍第丨項之處理器，尚包括： 私壓狀怨訊號埠，其從外部來源接收功率狀態訊 號；以及 一核心’接收該功率狀態訊號且取決於該功率狀態訊 號清除或維持快取的内容。 4·如申請專利範圍第1項之處理器，尚包括一核心以產生功 率狀怨訊號且取決於該功率狀態訊號清除或維持快取的 内容。 5.如申請專利範圍第1項之處理器，尚包栝： 一核心，執行指令；以及 相位栓鎖迴路，以提供時脈訊號至核心，該時脈訊 號在低功率狀態中被關閉。 6·如申請專利範圍第1項之處理器，其中該快取係為一 L1 Ι2796έ —____7日修々正替換頁

   耳 L2快取或兩者。 中假如功率狀態訊號 時，在進入低功率狀 中假如功率狀態訊號 内容所相關之功率減 電壓準位所相關之快 ’在進入低功率狀態 中假如功率狀態訊號 ’該功率狀態訊號指 内容所相關之功率減 準位所相關之快取中 中假如功率狀態訊號 内容所相關之功率減 準位所相關之快取軟 ’在進入低功率狀態 7·如申請專利範圍第1項之處理器，其 指示該處理器駐留之系統將被暫停 態時’快取清除其内容。 8·如申請專利範圍第1項之處理器，其 指示在進入低功率狀態時維持快取 少具有比避免與因減少電壓至第二 取軟錯誤率增加還低之優先順序時 時，快取清除其内容。 9·如申請專利範圍第8項之處理器，其 指示該電壓由電子功率插座提供時 示在進入低功率狀態時維持快取之 少比與避免因減少電壓至第二電壓 的軟錯誤增加具有較低優先順序。 10·如申請專利範圍第1項之處理器，其 指示在進入低功率狀態時維持快取 少比避免與因減少電壓至第二電壓 錯誤率增加具有較高之優先順序時 時，快取維持其内容。 11·如申請專利範圍第10項之處理器，其中假如功率狀態訊 號指示孩電壓由電池提供時，該功率狀態訊號指示在進 入低功率狀態時維持快取之内容所相關之功率減少比與 減少電壓至第二電壓準位戶斤先關之快取中的軟錯誤增加 具有較高優先順序。

   1279669 12. —種電腦系統，其包括： 一電壓管制器，在一第一電壓準位供應一電壓，且當 在低功率狀態時，在一較低第二電壓準位，供應電壓； 一快取，被從電壓管制器之電壓提供功率；以及 一功率管理器，其中假如在進入低功率狀態時維持快 取之内容所相關之功率減少比與該低功率狀態所相關之 快取中的軟錯誤增加具有較低或較高優先順序時，分別 地提供一第一或第二訊號。 13. 如申請專利範圍第12項之電腦系統，其中假如一處理器 在進入低功率狀態時，接收第一或第二訊號時，該快取 分別地清除或維持其内容。 14. 如申請專利範圍第13項之電腦系統，尚包括一時脈以提 供一時脈訊號至包括快取之處理器的核心，在低功率狀 態期間，供應至核心之時脈訊號被關閉。 15. 如申請專利範圍第13項之電腦系統，其中該第二電壓準 位比快取之大多數電晶體之平均門檻電壓之兩倍還少。 16. 如申請專利範圍第12項之電腦系統，其中該第二電壓準 位比快取之大多數電晶體之平均門檻電壓之兩倍還少。 17. —種電腦系統，其包括： 一電壓管制器，供應一電壓； 一時脈，提供一時脈訊號；以及 一處理器，接收時脈訊號和電壓，該處理器包括一快 取， 取決於功率狀態訊號，在進入時脈關閉且電壓減少之 1279669! 艿曰修

   低電壓狀態時，該處理器清除或維持快取之内容。 队如申請專利範圍第17項之電腦系統，其中該電壓管制器 在低功率狀態期間比快取之大多數電晶體之平均門摇電 壓（兩倍還少的電壓準位供應電壓。 19·如申請專利範圍第17項之電腦系統，其中假如功率狀態 訊號扎7F忒包腦系統將被暫停時，該電壓管制器在低功 率狀d /、月間在一減少之電壓準位供應電壓至處理器且在 進入低功率狀態時，快取清除其内容。 20.如申請專利範圍第19項之電腦系統，其中假如功率狀態 訊號指示電壓係由電池所供應時，在進入低功率狀態 時，快取維持其内容。 21·如申請專利範圍第2〇項之電腦系統，其中假如功率狀態 訊號指示電壓係由電子功率插座所供應時，在進入低功 率狀態時，快取清除其内容。 22. —種致能低功率狀態之方法，其包括 觸發一電腦系統之處理器進入一低功率狀態，其中供 應至該處理器之快取之電壓被減少且供應至該處理器之 時脈被關閉；以及 取決於功率狀態訊號，在進入低功率狀態時，清除或 維持快取的内容。 23·如申請專利範圍第22項之方法，尚包括假如該電腦系統 將被暫停時，在進入低功率狀態時，清除快取之内容。 24· 一種機器可讀取之媒體，其包括機器可讀取指令，其假 如被機器執行時，導致機器執行申請專利範圍第22項之 1279

   方法。 25. —種機器可讀取之媒體，其包括機器可讀取指令，其假 如被機器執行時，導致機器執行申請專利範圍第23項之 方法。

   1279669 ' ^ ‘L$ 修(>>:[替換屬.: .:—,——一---—~-一-.….……’...：, 陸、(一）、本案指定代表圖為：第2 圖 (二）、本代表圖之元件代表符號簡單說明： 200 處理器 205 L2快取 210 L1快取 215 核心 220 相位栓鎖迴路（PLL) 柒、本案若有化學式時，請揭示最能顯示發明特板的化學式··