[go: up one dir, main page]
More Web Proxy on the site http://driver.im/

JPH11203866A - 半導体記憶装置 - Google Patents

半導体記憶装置

Info

Publication number
JPH11203866A
JPH11203866A JP10006499A JP649998A JPH11203866A JP H11203866 A JPH11203866 A JP H11203866A JP 10006499 A JP10006499 A JP 10006499A JP 649998 A JP649998 A JP 649998A JP H11203866 A JPH11203866 A JP H11203866A
Authority
JP
Japan
Prior art keywords
mos transistor
channel mos
signal
channel
gate electrode
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
JP10006499A
Other languages
English (en)
Inventor
Toshio Kobashi
寿夫 小橋
Mikio Sakurai
幹夫 櫻井
Susumu Tanida
進 谷田
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Mitsubishi Electric Corp
Original Assignee
Mitsubishi Electric Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Mitsubishi Electric Corp filed Critical Mitsubishi Electric Corp
Priority to JP10006499A priority Critical patent/JPH11203866A/ja
Priority to US09/124,514 priority patent/US6031782A/en
Priority to TW087114166A priority patent/TW409461B/zh
Priority to KR1019980037986A priority patent/KR100306859B1/ko
Priority to CNB98119270XA priority patent/CN1169156C/zh
Publication of JPH11203866A publication Critical patent/JPH11203866A/ja
Pending legal-status Critical Current

Links

Classifications

    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
    • G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
    • G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
    • G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
    • G11C11/4063—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing
    • G11C11/407—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing for memory cells of the field-effect type
    • G11C11/4076—Timing circuits
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
    • G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
    • G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
    • G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
    • G11C11/4063—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing
    • G11C11/407—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing for memory cells of the field-effect type
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
    • G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
    • G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
    • G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
    • G11C11/406—Management or control of the refreshing or charge-regeneration cycles
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/22—Read-write [R-W] timing or clocking circuits; Read-write [R-W] control signal generators or management 

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Computer Hardware Design (AREA)
  • Dram (AREA)
  • Logic Circuits (AREA)
  • Amplifiers (AREA)
  • Static Random-Access Memory (AREA)

Abstract

(57)【要約】 【課題】 消費電力を抑えて、高速なデータ伝送を可能
とする半導体記憶装置を提供する。 【解決手段】 本発明の半導体記憶装置におけるクロッ
クバッファ１２０は、２種類のインタフェース回路、Ｌ
ＶＴＴＬインタフェース（ＮＯＲ回路１）およびＳＳＴ
Ｌインタフェース（差動増幅器２）を備える。半導体記
憶装置が、消費電力を抑える特定のモード（セルフリフ
レッシュモード）に設定された場合、ＬＶＴＴＬインタ
フェースを用いて外部から信号を取込む。また、セルフ
リフレッシュモード以外のモードにおいては、ＳＳＴＬ
インタフェースを用いて外部から信号を取込む。これに
より、特定のモードにおいては、カレント電流を抑える
ことができる。

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は、半導体記憶装置に
関し、特に複数の動作モードで動作可能である半導体記
憶装置の低消費電力および高速動作を実現するための構
成に関するものである。
【０００２】
【従来の技術】従来の半導体記憶装置について、図１１
を用いて簡単に説明する。
【０００３】図１１は、従来の半導体記憶装置９０００
の主要部の構成を示すブロック図である。図１１に示す
従来の半導体記憶装置９０００は、入力バッファ１．
１、１．２、…、１．ｍ、内部回路９００および出力バ
ッファ９．１、９．２、…、９．ｎを備える。
【０００４】入力バッファ１．１、１．２、…、１．ｍ
（以下、総称的に入力バッファ１と称す）は、それぞれ
外部から伝送される信号ＥＸＴ１、ＥＸＴ２、…、ＥＸ
Ｔｍの論理レベルを判定して、対応する論理レベルの内
部信号を生成して内部回路９００に出力する。内部回路
９００は、入力バッファ１のそれぞれから与えられる内
部信号に従って、所定の動作を行なう。出力バッファ
９．１、９．２、…、９．ｎは、内部回路９００で生成
された信号を増幅して外部に出力（信号Ｄ１、Ｄ２、
…、Ｄｎ）する。入力バッファ１としては、ＴＴＬ（Tr
ansistor Transistor Logic ）系インタフェースの代表
例であるＬＶＴＴＬインタフェースが挙げられる。
【０００５】ここで、入力バッファ１の具体的構成の一
例について、図１２を用いて説明する。
【０００６】図１２は、従来の入力バッファ１の具体的
構成の一例を示す回路図である。図１２に示す入力バッ
ファ１は、従来のＬＶＴＴＬインタフェースの一種であ
り、ＮＯＲ回路より構成されている（以下、簡単にＮＯ
Ｒ回路１と称す）。
【０００７】図１２に示すＮＯＲ回路１は、Ｐチャネル
型ＭＯＳトランジスタＰＬＴ１およびＰＬＴ２、ならび
にＮチャネル型ＭＯＳトランジスタＮＬＴ１およびＮＬ
Ｔ２を含む。Ｐチャネル型ＭＯＳトランジスタＰＬＴ１
およびＰＬＴ２は、電源電位ＶＤＤとＮチャネル型ＭＯ
ＳトランジスタＮＬＴ１およびＮＬＴ２の一方の導通端
子との間に直列に接続される。Ｎチャネル型ＭＯＳトラ
ンジスタＮＬＴ１およびＮＬＴ２の他方の導通端子は、
接地電位に接続される。
【０００８】Ｐチャネル型ＭＯＳトランジスタＰＬＴ２
およびＮチャネル型ＭＯＳトランジスタＮＬＴ１のそれ
ぞれのゲート電極は、入力信号ＶＩＮ（図１１における
信号ＥＸＴ１、ＥＸＴ２、…、ＥＸＴｍのいずれかひと
つ）を受ける。
【０００９】Ｐチャネル型ＭＯＳトランジスタＰＬＴ２
とＮチャネル型ＭＯＳトランジスタＮＬＴ１とはＣＭＯ
Ｓインバータを構成する。Ｐチャネル型ＭＯＳトランジ
スタＰＬＴ１とＮチャネル型ＭＯＳトランジスタＮＬＴ
２とは、制御トランジスタであって、それぞれのゲート
電極は、活性化信号ＳＥＬを受ける。ＮＯＲ回路１はＰ
チャネル型ＭＯＳトランジスタＰＬＴ１とＮチャネル型
ＭＯＳトランジスタＮＬＴ２との導通／非導通状態に応
答して、イネーブル／ディスイネーブル状態になる。
【００１０】Ｐチャネル型ＭＯＳトランジスタＰＬＴ２
とＮチャネル型ＭＯＳトランジスタＮＬＴ１およびＮチ
ャネル型ＭＯＳトランジスタＮＬＴ２の接続ノードか
ら、入力信号ＶＩＮに応答して、信号ＶＯＵＴが出力さ
れる。信号ＶＯＵＴは、図１１に示す内部回路９００に
伝送される。
【００１１】ＬＶＴＴＬインタフェースの場合、チップ
外部から入力される入力信号ＶＩＮの電位の上限は２．
０Ｖであり、下限は０．８Ｖである（ＬＶＴＴＬレベ
ル）。
【００１２】ＬＶＴＴＬレベルでは、インタフェース回
路１を構成するＭＯＳトランジスタはいずれも導通状態
となり、貫通電流が発生する。このため、チップが非選
択状態の場合にインタフェース部分で無駄な電力を消費
しないように、インタフェース回路１は活性化信号ＳＥ
Ｌに応答して非活性（ディスイネーブル）状態になるよ
うに構成されている。
【００１３】次に、図１２に示すＮＯＲ回路１の動作に
ついて説明する。活性化信号ＳＥＬがＬレベルの活性状
態の場合、Ｐチャネル型ＭＯＳトランジスタＰＬＴ１が
導通状態に、Ｎチャネル型ＭＯＳトランジスタＮＬＴ２
が非導通状態になる。これにより、入力信号ＶＩＮが入
力可能な状態となる。たとえば、Ｈレベルの入力信号Ｖ
ＩＮ（２．０Ｖ）が入力されると、Ｎチャネル型ＭＯＳ
トランジスタＮＬＴ１が導通状態となり、Ｌレベルの信
号ＶＯＵＴ出力される。また、Ｌレベルの入力信号ＶＩ
Ｎ（０．８Ｖ）が入力されると、Ｐチャネル型ＭＯＳト
ランジスタＰＬＴ２が導通状態となり、Ｈレベルの信号
ＶＯＵＴが出力される。
【００１４】活性化信号ＳＥＬがＨレベルの非活性状態
の場合、Ｐチャネル型ＭＯＳトランジスタＰＬＴ１が非
導通状態に、Ｎチャネル型ＭＯＳトランジスタＮＬＴ２
が導通状態になる。これにより、ＮＯＲ回路２はディス
イネーブル状態となり、出力信号ＶＯＵＴは、入力信号
ＶＩＮに関わらずＬレベルに固定される。
【００１５】上述のＬＶＴＴＬインタフェースは、電源
電圧ＶＤＤの３．３Ｖに対応した仕様であり、６０Ｍヘ
ルツ〜１００Ｍヘルツ程度までの動作周波数をカバーす
ることができる。
【００１６】ところで、近年ＣＰＵ、ＭＰＵ等の動作周
波数が上がり、これらとメモリとを結ぶ論理インタフェ
ースの高速化の要求がさらに強まっている。
【００１７】このような状況下においては、ＬＶＴＴＬ
インタフェースも限界に達している。ＴＴＬ系インタフ
ェースを用いた場合、動作周波数が低い場合は問題ない
が、動作周波数が高くなると信号にオーバシュートやア
ンダーシュートが目立つようになり、またスイッチング
により変動する電源電位や接地電位が原因となり発生す
る雑音や、反射雑音、またはクロストーク雑音等の雑音
が増大して、チップ全体の動作に深刻な問題を与えてし
まう。また、バス系においては、伝送する信号の振幅
（ＬＶＴＴＬレベルの幅）が大きいため、デバイスの消
費電力が大きくなるという問題も起きるようになった。
このため、信号の振幅を抑えた高速インタフェースの実
用化が必要となっている。
【００１８】この１つの解決策として、高速インタフェ
ースであるＳＳＴＬ（Stub SeriesTerminated Logic）
インタフェースがある。ＳＳＴＬインタフェースの構成
について図１３を用いて説明する。
【００１９】図１３は、従来のＳＳＴＬインタフェース
回路２の具体的構成の一例を示す回路図である。
【００２０】図１３に示すように、ＳＳＴＬインタフェ
ース回路２は、Ｐチャネル型ＭＯＳトランジスタＰＳＴ
１およびＰＳＴ２、ならびにＮチャネル型ＭＯＳトラン
ジスタＮＳＴ１、ＮＳＴ２およびＮＳＴ３を含む。ＳＳ
ＴＬインタフェース回路２は、差動増幅回路で構成され
ている。以下、簡単のため、ＳＳＴＬインタフェース回
路２を、差動増幅器２と称す。
【００２１】図１３に示すようにＰチャネル型ＭＯＳト
ランジスタＰＳＴ１とＮチャネル型ＭＯＳトランジスタ
ＮＳＴ１とは、電源電位ＶＤＤとノードＺ１との間に直
列に接続されている。Ｐチャネル型ＭＯＳトランジスタ
ＰＳＴ２とＮチャネルＭＯＳトランジスタＮＳＴ２と
は、電源電位ＶＤＤとノードＺ１との間に直列に接続さ
れている。
【００２２】Ｐチャネル型ＭＯＳトランジスタＰＳＴ１
のゲート電極およびＰチャネル型ＭＯＳトランジスタＰ
ＳＴ２のそれぞれゲート電極は、ともにＰチャネル型Ｍ
ＯＳトランジスタＰＳＴ１とＮチャネル型ＭＯＳトラン
ジスタＮＳＴ１との接続ノード（ノードＸ１と記す）に
接続されている。
【００２３】Ｎチャネル型ＭＯＳトランジスタＮＳＴ１
のゲート電極は、中間電位、たとえば、電源電位ＶＤＤ
×０．４５Ｖ（電源電位ＶＤＤが３．３Ｖの場合は、約
１．５Ｖ）の基準電位Ｖｒｅｆを受ける。Ｎチャネル型
ＭＯＳトランジスタＮＳＴ２は、ゲート電極に入力信号
ＶＩＮを受ける。入力信号ＶＩＮは、基準電位Ｖｒｅｆ
の電位に対して微小な振幅ＶＨ（たとえば、±０. ４
Ｖ）で上下に小振幅する信号である。
【００２４】Ｎチャネル型ＭＯＳトランジスタＮＳＴ３
は、ノードＺ１と接地電位との間に接続される。Ｎチャ
ネル型ＭＯＳトランジスタＮＳＴ３は、ゲート電極に活
性化信号ＳＥＬを受ける。Ｎチャネル型ＭＯＳトランジ
スタＮＳＴ３は、制御トランジスタであって、差動増幅
器２はＮチャネル型ＭＯＳトランジスタＮＳＴ３の導通
／非導通状態に応答して、イネーブル／ディスイネーブ
ル状態になる。
【００２５】Ｐチャネル型ＭＯＳトランジスタＰＳＴ２
とＮチャネル型ＭＯＳトランジスタＮＳＴ２との接続ノ
ードから、入力信号ＶＩＮに応答して信号ＶＯＵＴが出
力される。信号ＶＯＵＴは、たとえば、図１１に示す内
部回路９００に伝送される。
【００２６】次に、図１３に示す差動増幅器２の動作に
ついて説明する。活性化信号ＳＥＬがｌレベルの活性状
態の場合、差動増幅器２はイネーブル状態となり、入力
信号ＶＩＮと基準電位Ｖｒｅｆとの電位差を増幅して出
力する。たとえば、Ｈレベルの入力信号ＶＩＮが入力さ
れると、信号ＶＯＵＴがＬレベルに立下がる。また、Ｌ
レベルの入力信号ＶＩＮが入力されると、信号ＶＯＵＴ
がＨレベルに立上がる。
【００２７】活性化信号ＳＥＬがＨレベルの非活性状態
の場合、差動増幅器２はディスイネーブル状態となり、
出力信号ＶＯＵＴは、入力信号ＶＩＮに関わらずＬレベ
ルに固定される。
【００２８】なお、差動増幅器２の構成は、電気的に平
行な対線構成であるため、雑音成分が相殺される。した
がって、小振幅の信号を高速に伝送することができると
いう利点がある。
【００２９】
【発明が解決しようとする課題】ところで、図１３に示
す差動増幅器２は、常に中間電位である基準電位Ｖｒｅ
ｆが供給されていため、Ｎチャネル型ＭＯＳトランジス
タＮＳＴ１は常に導通状態にある。したがって、活性化
信号ＳＥＬがＨレベルの場合（イネーブル状態）、ノー
ドＸ１は接地電位に引かれる。このため、ノードＸ１の
電位がＰチャネル型ＭＯＳトランジスタのしきい値電圧
を超えてしまうと、Ｐチャネル型ＭＯＳトランジスタＰ
ＳＴ１が導通し始め、Ｐチャネル型ＭＯＳトランジスタ
ＰＳＴ１から供給される電流の能力とＮチャネル型ＭＯ
ＳトランジスタＮＳＴ１から供給される電流の能力とが
釣り合う電位にノードＸ１の電位が固定されることにな
る。
【００３０】つまり、活性化信号ＳＥＬがＨレベルの場
合（イネーブル状態）、Ｐチャネル型ＭＯＳトランジス
タＰＳＴ１のトランジスタからＮチャネル型ＭＯＳトラ
ンジスタＮＳＴ１を通って貫通電流（カレント電流）が
流れることを意味する。
【００３１】したがって、半導体記憶装置９０００にお
いて図１３に示す差動増幅器２を採用した場合、極力消
費電力を抑えたい動作モードにおいても、入力信号を受
付ける限り大量の貫通電流（消費電流）が流れてしまう
という問題があった。
【００３２】それゆえ、本発明の目的は係る問題を解決
するためになされたものであり、その目的は、高速な信
号伝送を実現するとともに、消費電流を抑える特定のモ
ードにおいては、インタフェース部分で発生する消費電
流を低減することができる半導体記憶装置を提供するこ
とにある。
【００３３】
【課題を解決するための手段】請求項１に係る半導体記
憶装置は、外部から入力されるモード指定信号に応答し
て、特定のモードが指定されたことを検出して、検出結
果として対応するモードトリガ信号を出力するモード検
出手段と、外部から伝送される入力信号を受ける入力端
子と、入力信号に応答して動作する内部回路とを備え、
外部から伝送される入力信号は、特定のモードにおいて
は、第１の電位レベルの信号であり、特定のモード以外
のモードにおいては、第２の電位レベルに小振幅論理信
号が重畳された信号であり、特定のモードにおいて活性
化し、入力端子から入力される入力信号の電位レベルと
しきい値との比較に基づき、入力信号の論理レベルを判
定して、判定結果に応じた内部信号を内部回路に出力す
る第１のインタフェース手段と、特定のモード以外のモ
ードにおいて活性化し、入力端子から入力される入力信
号の電位レベルと第２の電位レベルとの比較に基づき入
力信号の論理レベルを判定して、判定結果に応じた内部
信号を内部回路に出力する第２のインタフェース手段と
をさらに備える。
【００３４】請求項２に係る半導体記憶装置は、請求項
１に係る半導体記憶装置であって、行列状に配置される
複数のメモリセルを含むメモリセルアレイと、モード検
出手段の検出結果に応答して、メモリセルアレイのメモ
リセルを指定する内部アドレス信号を発生するアドレス
発生手段とをさらに含み、特定のモードとは、アドレス
発生手段の発生する内部アドレス信号に応答して、メモ
リセルのデータをリフレッシュするセルフリフレッシュ
モードである。
【００３５】請求項３に係る半導体記憶装置は、請求項
２に係る半導体記憶装置であって、第１のインタフェー
ス手段とは、ＮＯＲ回路から構成される。
【００３６】請求項４に係る半導体記憶装置は、請求項
２に係る半導体記憶装置であって、第１のインタフェー
ス手段は、ＮＡＮＤ回路から構成される。
【００３７】請求項５に係る半導体記憶装置は、請求項
２に係る半導体記憶装置であって、第２のインタフェー
ス手段は、第２の電位レベルと入力信号との電位差を増
幅する差動増幅器から構成される。
【００３８】請求項６に係る半導体記憶装置は、請求項
３に係る半導体記憶装置であって、モードトリガ信号
は、セルフリフレッシュモードにおいてＬレベルの活性
状態になり、第１のインタフェース手段は、一方の導通
端子が電源電位に接続される第１のＰチャネル型ＭＯＳ
トランジスタと、第１のＰチャネル型ＭＯＳトランジス
タの他方の導通端子と一方の導通端子が接続される第２
のＰチャネル型ＭＯＳトランジスタと、第２のＰチャネ
ル型ＭＯＳトランジスタの他方の導通端子と接地電位と
の間に並列に接続される第１のＮチャネル型ＭＯＳトラ
ンジスタおよび第２のＮチャネル型ＭＯＳトランジスタ
とを含み、第１のＰチャネル型ＭＯＳトランジスタおよ
び第２のＮチャネル型ＭＯＳトランジスタのそれぞれの
ゲート電極は、モードトリガ信号を受け、第２のＰチャ
ネル型ＭＯＳトランジスタおよび第１のＮチャネル型Ｍ
ＯＳトランジスタのそれぞれのゲート電極は、入力信号
を受け、第２のＰチャネル型ＭＯＳトランジスタと第１
のＮチャネル型ＭＯＳトランジスタとの接続ノードか
ら、内部信号を出力する。
【００３９】請求項７に係る半導体記憶装置は、請求項
４に係る半導体記憶装置であって、モードトリガ信号
は、セルフリフレッシュモードにおいてＬレベルの活性
状態になり、第１のインタフェース手段は、一方の導通
端子がそれぞれ電源電位に接続される第１のＰチャネル
型ＭＯＳトランジスタおよび第２のＰチャネル型ＭＯＳ
トランジスタと、第１のＰチャネル型ＭＯＳトランジス
タおよび第２のＰチャネル型ＭＯＳトランジスタのそれ
ぞれ他方の導通端子と接地電位との間に直列に接続され
る第１のＮチャネル型ＭＯＳトランジスタおよび第２の
Ｎチャネル型ＭＯＳトランジスタとを含み、第２のＰチ
ャネル型ＭＯＳトランジスタおよび第２のＮチャネル型
ＭＯＳトランジスタのそれぞれのゲート電極は、モード
トリガ信号を反転した信号を受け、第１のＰチャネル型
ＭＯＳトランジスタおよび第１のＮチャネル型ＭＯＳト
ランジスタのそれぞれのゲート電極は、入力信号を受
け、第１のＰチャネル型ＭＯＳトランジスタと第１のＮ
チャネル型ＭＯＳトランジスタとの接続ノードから、内
部信号を出力する。
【００４０】請求項８に係る半導体記憶装置は、請求項
５に係る半導体記憶装置であって、モードトリガ信号
は、セルフリフレッシュモードにおいてＬレベルの活性
状態になり、第２のインタフェース手段は、一方の導通
端子がそれぞれ電源電位に接続される第１のＰチャネル
型ＭＯＳトランジスタおよび第２のＰチャネル型ＭＯＳ
トランジスタと、第１のＰチャネル型ＭＯＳトランジス
タ他方の導通端子と一方の導通端子とが接続される第１
のＮチャネル型ＭＯＳトランジスタと、第２のＰチャネ
ル型ＭＯＳトランジスタ他方の導通端子と一方の導通端
子とが接続される第２のＮチャネル型ＭＯＳトランジス
タと、第１のＮチャネル型ＭＯＳトランジスタおよび第
２のＮチャネル型ＭＯＳトランジスタのそれぞれの他方
の導通端子と接地電位との間に接続される第３のＮチャ
ネル型ＭＯＳトランジスタとを含み、第１のＰチャネル
型ＭＯＳトランジスタおよび第２のＰチャネル型ＭＯＳ
トランジスタのそれぞれのゲート電極は、第１のＰチャ
ネル型ＭＯＳトランジスタと第１のＮチャネル型ＭＯＳ
トランジスタとの接続ノードに接続され、第３のＮチャ
ネル型ＭＯＳトランジスタのゲート電極は、モードトリ
ガ信号を受け、第１のＮチャネル型ＭＯＳトランジスタ
のゲート電極は、第２の電位レベルの基準電位を受け、
第２のＮチャネル型ＭＯＳトランジスタのゲート電極
は、入力信号を受け、第２のＰチャネル型ＭＯＳトラン
ジスタと第２のＮチャネル型ＭＯＳトランジスタとの接
続ノードから、内部信号を出力する。
【００４１】請求項９に係る半導体記憶装置は、請求項
５に係る半導体記憶装置であって、モードトリガ信号
は、セルフリフレッシュモードにおいてＬレベルの活性
状態になり、第２のインタフェース手段は、それぞれの
一方の導通端子が接続される第１のＰチャネル型ＭＯＳ
トランジスタおよび第２のＰチャネル型ＭＯＳトランジ
スタと、第１のＰチャネル型ＭＯＳトランジスタ他方の
導通端子と接地電位との間に接続される第１のＮチャネ
ル型ＭＯＳトランジスタと、第２のＰチャネル型ＭＯＳ
トランジスタ他方の導通端子と接地電位との間に接続さ
れる第２のＮチャネル型ＭＯＳトランジスタと、第１の
Ｐチャネル型ＭＯＳトランジスタおよび第２のＰチャネ
ル型ＭＯＳトランジスタのそれぞれの他方の導通端子と
電源電位との間に接続される第３のＰチャネル型ＭＯＳ
トランジスタとを含み、第１のＰチャネル型ＭＯＳトラ
ンジスタおよび第２のＰチャネル型ＭＯＳトランジスタ
のそれぞれのゲート電極は、第１のＰチャネル型ＭＯＳ
トランジスタと第１のＮチャネル型ＭＯＳトランジスタ
との接続ノードに接続され、第３のＰチャネル型ＭＯＳ
トランジスタのゲート電極は、モードトリガ信号を反転
した信号を受け、第１のＮチャネル型ＭＯＳトランジス
タのゲート電極は、第２の電位レベルの基準電位を受
け、第２のＮチャネル型ＭＯＳトランジスタのゲート電
極は、入力信号を受け、第２のＰチャネル型ＭＯＳトラ
ンジスタと第２のＮチャネル型ＭＯＳトランジスタとの
接続ノードから、内部信号を出力する。
【００４２】請求項１０に係る半導体記憶装置は、請求
項２に係る半導体記憶装置であって、モードトリガ信号
は、セルフリフレッシュモードにおいてＬレベルの活性
状態になり、第１のインタフェース手段は、一方の導通
端子が電源電位に接続される第１のＰチャネル型ＭＯＳ
トランジスタと、第１のＰチャネル型ＭＯＳトランジス
タの他方の導通端子と一方の導通端子が接続される第２
のＰチャネル型ＭＯＳトランジスタと、第２のＰチャネ
ル型ＭＯＳトランジスタの他方の導通端子と接地電位と
の間に並列に接続される第１のＮチャネル型ＭＯＳトラ
ンジスタおよび第２のＮチャネル型ＭＯＳトランジスタ
とを含み、第２のＰチャネル型ＭＯＳトランジスタの他
方の導通端子と接地電位との間に並列に接続される第１
のＮチャネル型ＭＯＳトランジスタおよび第２のＮチャ
ネル型ＭＯＳトランジスタとを含み、第１のＰチャネル
型ＭＯＳトランジスタおよび第２のＮチャネル型ＭＯＳ
トランジスタのそれぞれのゲート電極は、モードトリガ
信号を受け、第２のＰチャネル型ＭＯＳトランジスタお
よび第１のＮチャネル型ＭＯＳトランジスタのそれぞれ
のゲート電極は、入力信号を受け、第２のＰチャネル型
ＭＯＳトランジスタと第１のＮチャネル型ＭＯＳトラン
ジスタとの接続ノードから、内部信号を出力し、第２の
インタフェース手段は、一方の導通端子がそれぞれ電源
電位に接続される第３のＰチャネル型ＭＯＳトランジス
タおよび第４のＰチャネル型ＭＯＳトランジスタと、第
３のＰチャネル型ＭＯＳトランジスタ他方の導通端子と
一方の導通端子とが接続される第３のＮチャネル型ＭＯ
Ｓトランジスタと、第４のＰチャネル型ＭＯＳトランジ
スタ他方の導通端子と一方の導通端子とが接続される第
４のＮチャネル型ＭＯＳトランジスタと、第３のＮチャ
ネル型ＭＯＳトランジスタおよび第４のＮチャネル型Ｍ
ＯＳトランジスタのそれぞれの他方の導通端子と接地電
位との間に接続される第５のＮチャネル型ＭＯＳトラン
ジスタとを含み、第３のＰチャネル型ＭＯＳトランジス
タおよび第４のＰチャネル型ＭＯＳトランジスタのそれ
ぞれのゲート電極は、第３のＰチャネル型ＭＯＳトラン
ジスタと第３のＮチャネル型ＭＯＳトランジスタとの接
続ノードに接続され、第５のＮチャネル型ＭＯＳトラン
ジスタのゲート電極は、モードトリガ信号を受け、第３
のＮチャネル型ＭＯＳトランジスタのゲート電極は、第
２の電位レベルの基準電位を受け、第４のＮチャネル型
ＭＯＳトランジスタのゲート電極は、入力信号を受け、
第４のＰチャネル型ＭＯＳトランジスタと第４のＮチャ
ネル型ＭＯＳトランジスタとの接続ノードから、内部信
号を出力する。
【００４３】請求項１１に係る半導体記憶装置は、請求
項２に係る半導体記憶装置であって、モードトリガ信号
は、セルフリフレッシュモードにおいてＬレベルの活性
状態になり、第１のインタフェース手段は、一方の導通
端子がそれぞれ電源電位に接続される第１のＰチャネル
型ＭＯＳトランジスタおよび第２のＰチャネル型ＭＯＳ
トランジスタと、第１のＰチャネル型ＭＯＳトランジス
タおよび第２のＰチャネル型ＭＯＳトランジスタのそれ
ぞれ他方の導通端子と接地電位との間に直列に接続され
る第１のＮチャネル型ＭＯＳトランジスタおよび第２の
Ｎチャネル型ＭＯＳトランジスタとを含み、第２のＰチ
ャネル型ＭＯＳトランジスタおよび第２のＮチャネル型
ＭＯＳトランジスタのそれぞれのゲート電極は、モード
トリガ信号を反転した受け、第１のＰチャネル型ＭＯＳ
トランジスタおよび第１のＮチャネル型ＭＯＳトランジ
スタのそれぞれのゲート電極は、入力信号を受け、第１
のＰチャネル型ＭＯＳトランジスタと第１のＮチャネル
型ＭＯＳトランジスタとの接続ノードから、内部信号を
出力し、第２のインタフェース手段は、一方の導通端子
がそれぞれ電源電位に接続される第３のＰチャネル型Ｍ
ＯＳトランジスタおよび第４のＰチャネル型ＭＯＳトラ
ンジスタと、第３のＰチャネル型ＭＯＳトランジスタ他
方の導通端子と一方の導通端子とが接続される第３のＮ
チャネル型ＭＯＳトランジスタと、第４のＰチャネル型
ＭＯＳトランジスタ他方の導通端子と一方の導通端子と
が接続される第４のＮチャネル型ＭＯＳトランジスタ
と、第３のＮチャネル型ＭＯＳトランジスタおよび第４
のＮチャネル型ＭＯＳトランジスタのそれぞれの他方の
導通端子と接地電位との間に接続される第５のＮチャネ
ル型ＭＯＳトランジスタとを含み、第３のＰチャネル型
ＭＯＳトランジスタおよび第４のＰチャネル型ＭＯＳト
ランジスタのそれぞれのゲート電極は、第３のＰチャネ
ル型ＭＯＳトランジスタと第３のＮチャネル型ＭＯＳト
ランジスタとの接続ノードに接続され、第５のＮチャネ
ル型ＭＯＳトランジスタのゲート電極は、モードトリガ
信号を受け、第３のＮチャネル型ＭＯＳトランジスタの
ゲート電極は、第２の電位レベルの基準電位を受け、第
４のＮチャネル型ＭＯＳトランジスタのゲート電極は、
入力信号を受け、第４のＰチャネル型ＭＯＳトランジス
タと第４のＮチャネル型ＭＯＳトランジスタとの接続ノ
ードから、内部信号を出力する。
【００４４】請求項１２に係る半導体記憶装置は、請求
項２に係る半導体記憶装置であって、モードトリガ信号
は、セルフリフレッシュモードにおいてＬレベルの活性
状態になり、第１のインタフェース手段は、一方の導通
端子が電源電位に接続される第１のＰチャネル型ＭＯＳ
トランジスタと、第１のＰチャネル型ＭＯＳトランジス
タの他方の導通端子と一方の導通端子が接続される第２
のＰチャネル型ＭＯＳトランジスタと、第２のＰチャネ
ル型ＭＯＳトランジスタの他方の導通端子と接地電位と
の間に並列に接続される第１のＮチャネル型ＭＯＳトラ
ンジスタおよび第２のＮチャネル型ＭＯＳトランジスタ
とを含み、第１のＰチャネル型ＭＯＳトランジスタおよ
び第２のＮチャネル型ＭＯＳトランジスタのそれぞれの
ゲート電極は、モードトリガ信号を受け、第２のＰチャ
ネル型ＭＯＳトランジスタおよび第１のＮチャネル型Ｍ
ＯＳトランジスタのそれぞれのゲート電極は、入力信号
を受け、第２のＰチャネル型ＭＯＳトランジスタと第１
のＮチャネル型ＭＯＳトランジスタとの接続ノードか
ら、内部信号を出力し、第２のインタフェース手段は、
それぞれの一方の導通端子が接続される第３のＰチャネ
ル型ＭＯＳトランジスタおよび第４のＰチャネル型ＭＯ
Ｓトランジスタと、第３のＰチャネル型ＭＯＳトランジ
スタ他方の導通端子と接地電位との間に接続される第３
のＮチャネル型ＭＯＳトランジスタと、第４のＰチャネ
ル型ＭＯＳトランジスタ他方の導通端子と接地電位との
間に接続される第４のＮチャネル型ＭＯＳトランジスタ
と、第３のＰチャネル型ＭＯＳトランジスタおよび第４
のＰチャネル型ＭＯＳトランジスタのそれぞれの他方の
導通端子と電源電位との間に接続される第５のＰチャネ
ル型ＭＯＳトランジスタとを含み、第３のＰチャネル型
ＭＯＳトランジスタおよび第４のＰチャネル型ＭＯＳト
ランジスタのそれぞれのゲート電極は、第３のＰチャネ
ル型ＭＯＳトランジスタと第３のＮチャネル型ＭＯＳト
ランジスタとの接続ノードに接続され、第５のＰチャネ
ル型ＭＯＳトランジスタのゲート電極は、モードトリガ
信号を反転した信号を受け、第３のＮチャネル型ＭＯＳ
トランジスタのゲート電極は、第２の電位レベルの基準
電位を受け、第４のＮチャネル型ＭＯＳトランジスタの
ゲート電極は、入力信号を受け、第４のＰチャネル型Ｍ
ＯＳトランジスタと第４のＮチャネル型ＭＯＳトランジ
スタとの接続ノードから、内部信号を出力する。
【００４５】請求項１３に係る半導体記憶装置は、請求
項２に係る半導体記憶装置であって、モードトリガ信号
は、セルフリフレッシュモードにおいてＬレベルの活性
状態になり、第１のインタフェース手段は、一方の導通
端子がそれぞれ電源電位に接続される第１のＰチャネル
型ＭＯＳトランジスタおよび第２のＰチャネル型ＭＯＳ
トランジスタと、第１のＰチャネル型ＭＯＳトランジス
タおよび第２のＰチャネル型ＭＯＳトランジスタのそれ
ぞれ他方の導通端子と接地電位との間に直列に接続され
る第１のＮチャネル型ＭＯＳトランジスタおよび第２の
Ｎチャネル型ＭＯＳトランジスタとを含み、第２のＰチ
ャネル型ＭＯＳトランジスタおよび第２のＮチャネル型
ＭＯＳトランジスタのそれぞれのゲート電極は、モード
トリガ信号を反転した信号を受け、第１のＰチャネル型
ＭＯＳトランジスタおよび第１のＮチャネル型ＭＯＳト
ランジスタのそれぞれのゲート電極は、入力信号を受
け、第１のＰチャネル型ＭＯＳトランジスタと第１のＮ
チャネル型ＭＯＳトランジスタとの接続ノードから、内
部信号を出力し、第２のインタフェース手段は、それぞ
れの一方の導通端子が接続される第３のＰチャネル型Ｍ
ＯＳトランジスタおよび第４のＰチャネル型ＭＯＳトラ
ンジスタと、第３のＰチャネル型ＭＯＳトランジスタ他
方の導通端子と接地電位との間に接続される第３のＮチ
ャネル型ＭＯＳトランジスタと、第４のＰチャネル型Ｍ
ＯＳトランジスタ他方の導通端子と接地電位との間に接
続される第４のＮチャネル型ＭＯＳトランジスタと、第
３のＰチャネル型ＭＯＳトランジスタおよび第４のＰチ
ャネル型ＭＯＳトランジスタのそれぞれの他方の導通端
子と電源電位との間に接続される第５のＰチャネル型Ｍ
ＯＳトランジスタとを含み、第３のＰチャネル型ＭＯＳ
トランジスタおよび第４のＰチャネル型ＭＯＳトランジ
スタのそれぞれのゲート電極は、第３のＰチャネル型Ｍ
ＯＳトランジスタと第３のＮチャネル型ＭＯＳトランジ
スタとの接続ノードに接続され、第５のＰチャネル型Ｍ
ＯＳトランジスタのゲート電極は、モードトリガ信号を
反転した信号を受け、第３のＮチャネル型ＭＯＳトラン
ジスタのゲート電極は、第２の電位レベルの基準電位を
受け、第４のＮチャネル型ＭＯＳトランジスタのゲート
電極は、入力信号を受け、第４のＰチャネル型ＭＯＳト
ランジスタと第４のＮチャネル型ＭＯＳトランジスタと
の接続ノードから、内部信号を出力する。
【００４６】請求項１４に係る半導体記憶装置は、請求
項１に係る半導体記憶装置であって、モードトリガ信号
は、特定のモードにおいてＬレベルの活性状態になり、
第１のインタフェース手段は、一方の導通端子が電源電
位に接続される第１のＰチャネル型ＭＯＳトランジスタ
と、第１のＰチャネル型ＭＯＳトランジスタの他方の導
通端子と一方の導通端子が接続される第２のＰチャネル
型ＭＯＳトランジスタと、第２のＰチャネル型ＭＯＳト
ランジスタの他方の導通端子と接地電位との間に並列に
接続される第１のＮチャネル型ＭＯＳトランジスタおよ
び第２のＮチャネル型ＭＯＳトランジスタとを含み、第
２のＰチャネル型ＭＯＳトランジスタの他方の導通端子
と接地電位との間に並列に接続される第１のＮチャネル
型ＭＯＳトランジスタおよび第２のＮチャネル型ＭＯＳ
トランジスタとを含み、第１のＰチャネル型ＭＯＳトラ
ンジスタおよび第２のＮチャネル型ＭＯＳトランジスタ
のそれぞれのゲート電極は、モードトリガ信号を受け、
第２のＰチャネル型ＭＯＳトランジスタおよび第１のＮ
チャネル型ＭＯＳトランジスタのそれぞれのゲート電極
は、入力信号を受け、第２のＰチャネル型ＭＯＳトラン
ジスタと第１のＮチャネル型ＭＯＳトランジスタとの接
続ノードから、内部信号を出力し、第２のインタフェー
ス手段は、一方の導通端子がそれぞれ電源電位に接続さ
れる第３のＰチャネル型ＭＯＳトランジスタおよび第４
のＰチャネル型ＭＯＳトランジスタと、第３のＰチャネ
ル型ＭＯＳトランジスタ他方の導通端子と一方の導通端
子とが接続される第３のＮチャネル型ＭＯＳトランジス
タと、第４のＰチャネル型ＭＯＳトランジスタ他方の導
通端子と一方の導通端子とが接続される第４のＮチャネ
ル型ＭＯＳトランジスタと、第３のＮチャネル型ＭＯＳ
トランジスタおよび第４のＮチャネル型ＭＯＳトランジ
スタのそれぞれの他方の導通端子と接地電位との間に接
続される第５のＮチャネル型ＭＯＳトランジスタとを含
み、第３のＰチャネル型ＭＯＳトランジスタおよび第４
のＰチャネル型ＭＯＳトランジスタのそれぞれのゲート
電極は、第３のＰチャネル型ＭＯＳトランジスタと第３
のＮチャネル型ＭＯＳトランジスタとの接続ノードに接
続され、第５のＮチャネル型ＭＯＳトランジスタのゲー
ト電極は、モードトリガ信号を受け、第３のＮチャネル
型ＭＯＳトランジスタのゲート電極は、第２の電位レベ
ルの基準電位を受け、第４のＮチャネル型ＭＯＳトラン
ジスタのゲート電極は、入力信号を受け、第４のＰチャ
ネル型ＭＯＳトランジスタと第４のＮチャネル型ＭＯＳ
トランジスタとの接続ノードから、内部信号を出力す
る。
【００４７】請求項１５に係る半導体記憶装置は、請求
項１に係る半導体記憶装置であって、モードトリガ信号
は、特定のモードにおいてＬレベルの活性状態になり、
第１のインタフェース手段は、一方の導通端子がそれぞ
れ電源電位に接続される第１のＰチャネル型ＭＯＳトラ
ンジスタおよび第２のＰチャネル型ＭＯＳトランジスタ
と、第１のＰチャネル型ＭＯＳトランジスタおよび第２
のＰチャネル型ＭＯＳトランジスタのそれぞれ他方の導
通端子と接地電位との間に直列に接続される第１のＮチ
ャネル型ＭＯＳトランジスタおよび第２のＮチャネル型
ＭＯＳトランジスタとを含み、第２のＰチャネル型ＭＯ
Ｓトランジスタおよび第２のＮチャネル型ＭＯＳトラン
ジスタのそれぞれのゲート電極は、モードトリガ信号を
反転した受け、第１のＰチャネル型ＭＯＳトランジスタ
および第１のＮチャネル型ＭＯＳトランジスタのそれぞ
れのゲート電極は、入力信号を受け、第１のＰチャネル
型ＭＯＳトランジスタと第１のＮチャネル型ＭＯＳトラ
ンジスタとの接続ノードから、内部信号を出力し、第２
のインタフェース手段は、一方の導通端子がそれぞれ電
源電位に接続される第３のＰチャネル型ＭＯＳトランジ
スタおよび第４のＰチャネル型ＭＯＳトランジスタと、
第３のＰチャネル型ＭＯＳトランジスタ他方の導通端子
と一方の導通端子とが接続される第３のＮチャネル型Ｍ
ＯＳトランジスタと、第４のＰチャネル型ＭＯＳトラン
ジスタ他方の導通端子と一方の導通端子とが接続される
第４のＮチャネル型ＭＯＳトランジスタと、第３のＮチ
ャネル型ＭＯＳトランジスタおよび第４のＮチャネル型
ＭＯＳトランジスタのそれぞれの他方の導通端子と接地
電位との間に接続される第５のＮチャネル型ＭＯＳトラ
ンジスタとを含み、第３のＰチャネル型ＭＯＳトランジ
スタおよび第４のＰチャネル型ＭＯＳトランジスタのそ
れぞれのゲート電極は、第３のＰチャネル型ＭＯＳトラ
ンジスタと第３のＮチャネル型ＭＯＳトランジスタとの
接続ノードに接続され、第５のＮチャネル型ＭＯＳトラ
ンジスタのゲート電極は、モードトリガ信号を受け、第
３のＮチャネル型ＭＯＳトランジスタのゲート電極は、
第２の電位レベルの基準電位を受け、第４のＮチャネル
型ＭＯＳトランジスタのゲート電極は、入力信号を受
け、第４のＰチャネル型ＭＯＳトランジスタと第４のＮ
チャネル型ＭＯＳトランジスタとの接続ノードから、内
部信号を出力する。
【００４８】請求項１６に係る半導体記憶装置は、請求
項１に係る半導体記憶装置であって、モードトリガ信号
は、特定のモードにおいてＬレベルの活性状態になり、
第１のインタフェース手段は、一方の導通端子が電源電
位に接続される第１のＰチャネル型ＭＯＳトランジスタ
と、第１のＰチャネル型ＭＯＳトランジスタの他方の導
通端子と一方の導通端子が接続される第２のＰチャネル
型ＭＯＳトランジスタと、第２のＰチャネル型ＭＯＳト
ランジスタの他方の導通端子と接地電位との間に並列に
接続される第１のＮチャネル型ＭＯＳトランジスタおよ
び第２のＮチャネル型ＭＯＳトランジスタとを含み、第
１のＰチャネル型ＭＯＳトランジスタおよび第２のＮチ
ャネル型ＭＯＳトランジスタのそれぞれのゲート電極
は、モードトリガ信号を受け、第２のＰチャネル型ＭＯ
Ｓトランジスタおよび第１のＮチャネル型ＭＯＳトラン
ジスタのそれぞれのゲート電極は、入力信号を受け、第
２のＰチャネル型ＭＯＳトランジスタと第１のＮチャネ
ル型ＭＯＳトランジスタとの接続ノードから、内部信号
を出力し、第２のインタフェース手段は、それぞれの一
方の導通端子が接続される第３のＰチャネル型ＭＯＳト
ランジスタおよび第４のＰチャネル型ＭＯＳトランジス
タと、第３のＰチャネル型ＭＯＳトランジスタ他方の導
通端子と接地電位との間に接続される第３のＮチャネル
型ＭＯＳトランジスタと、第４のＰチャネル型ＭＯＳト
ランジスタ他方の導通端子と接地電位との間に接続され
る第４のＮチャネル型ＭＯＳトランジスタと、第３のＰ
チャネル型ＭＯＳトランジスタおよび第４のＰチャネル
型ＭＯＳトランジスタのそれぞれの他方の導通端子と電
源電位との間に接続される第５のＰチャネル型ＭＯＳト
ランジスタとを含み、第３のＰチャネル型ＭＯＳトラン
ジスタおよび第４のＰチャネル型ＭＯＳトランジスタの
それぞれのゲート電極は、第３のＰチャネル型ＭＯＳト
ランジスタと第３のＮチャネル型ＭＯＳトランジスタと
の接続ノードに接続され、第５のＰチャネル型ＭＯＳト
ランジスタのゲート電極は、モードトリガ信号を反転し
た信号を受け、第３のＮチャネル型ＭＯＳトランジスタ
のゲート電極は、第２の電位レベルの基準電位を受け、
第４のＮチャネル型ＭＯＳトランジスタのゲート電極
は、入力信号を受け、第４のＰチャネル型ＭＯＳトラン
ジスタと第４のＮチャネル型ＭＯＳトランジスタとの接
続ノードから、内部信号を出力する。
【００４９】請求項１７に係る半導体記憶装置は、請求
項１に係る半導体記憶装置であって、モードトリガ信号
は、特定のモードにおいてＬレベルの活性状態になり、
第１のインタフェース手段は、一方の導通端子がそれぞ
れ電源電位に接続される第１のＰチャネル型ＭＯＳトラ
ンジスタおよび第２のＰチャネル型ＭＯＳトランジスタ
と、第１のＰチャネル型ＭＯＳトランジスタおよび第２
のＰチャネル型ＭＯＳトランジスタのそれぞれ他方の導
通端子と接地電位との間に直列に接続される第１のＮチ
ャネル型ＭＯＳトランジスタおよび第２のＮチャネル型
ＭＯＳトランジスタとを含み、第２のＰチャネル型ＭＯ
Ｓトランジスタおよび第２のＮチャネル型ＭＯＳトラン
ジスタのそれぞれのゲート電極は、モードトリガ信号を
反転した信号を受け、第１のＰチャネル型ＭＯＳトラン
ジスタおよび第１のＮチャネル型ＭＯＳトランジスタの
それぞれのゲート電極は、入力信号を受け、第１のＰチ
ャネル型ＭＯＳトランジスタと第１のＮチャネル型ＭＯ
Ｓトランジスタとの接続ノードから、内部信号を出力
し、第２のインタフェース手段は、それぞれの一方の導
通端子が接続される第３のＰチャネル型ＭＯＳトランジ
スタおよび第４のＰチャネル型ＭＯＳトランジスタと、
第３のＰチャネル型ＭＯＳトランジスタ他方の導通端子
と接地電位との間に接続される第３のＮチャネル型ＭＯ
Ｓトランジスタと、第４のＰチャネル型ＭＯＳトランジ
スタ他方の導通端子と接地電位との間に接続される第４
のＮチャネル型ＭＯＳトランジスタと、第３のＰチャネ
ル型ＭＯＳトランジスタおよび第４のＰチャネル型ＭＯ
Ｓトランジスタのそれぞれの他方の導通端子と電源電位
との間に接続される第５のＰチャネル型ＭＯＳトランジ
スタとを含み、第３のＰチャネル型ＭＯＳトランジスタ
および第４のＰチャネル型ＭＯＳトランジスタのそれぞ
れのゲート電極は、第３のＰチャネル型ＭＯＳトランジ
スタと第３のＮチャネル型ＭＯＳトランジスタとの接続
ノードに接続され、第５のＰチャネル型ＭＯＳトランジ
スタのゲート電極は、モードトリガ信号を反転した信号
を受け、第３のＮチャネル型ＭＯＳトランジスタのゲー
ト電極は、第２の電位レベルの基準電位を受け、第４の
Ｎチャネル型ＭＯＳトランジスタのゲート電極は、入力
信号を受け、第４のＰチャネル型ＭＯＳトランジスタと
第４のＮチャネル型ＭＯＳトランジスタとの接続ノード
から、内部信号を出力する。
【００５０】
【発明の実施の形態】［実施の形態１］本発明の実施の
形態１における半導体記憶装置は、複数のインタフェー
ス回路を備え、動作モードに応答してインタフェース回
路を切替ることにより、高速伝送および消費電流の低減
化を可能とするものである。
【００５１】本発明の実施の形態１における半導体記憶
装置について、図１を用いて説明する。
【００５２】図１は、本発明の実施の形態１における半
導体記憶装置１０００の主要部の構成の一例を示す概略
ブロック図である。図１に示す半導体記憶装置１０００
は、アドレスバッファ１２１、制御バッファ１２２、制
御回路１２３、およびモードレジスタ１２４を含む。
【００５３】アドレスバッファ１２１は、アドレスピン
から外部アドレス信号Ａを取込み、対応する内部アドレ
ス信号を制御回路１２３に出力する。制御バッファ１２
２は、複数の制御ピンから外部制御信号（たとえば、外
部ローアドレスストローブ信号／ＲＡＳ、外部コラムア
ドレスストローブ信号／ＣＡＳ、外部ライトイネーブル
信号／ＷＥ等）を受け、対応する内部制御信号を制御回
路１２３に出力する。
【００５４】制御回路１２３は、アドレスバッファ１２
１から受ける内部アドレス信号および制御バッファ１２
２から受ける内部制御信号に応答して内部回路を動作さ
せる内部信号を生成する。モードレジスタ１２４は、制
御回路１２３から内部信号を受ける。内部信号の１つが
モードレジスタ１２４に取込まれることにより、半導体
記憶装置１０００の動作モードが決定される。
【００５５】半導体記憶装置１０００はさらに、メモリ
セルアレイ１２６、入出力バッファ１２８、セルフリフ
レッシュカウンタ１２５およびクロックバッファ１２０
を含む。
【００５６】メモリセルアレイ１２６は、図示しない複
数のメモリセルを含む。制御回路１２３から受ける内部
信号およびモードレジスタ１２４で決定されたモードに
応答して図示しないメモリセルへのデータの書込もしく
は読出が行なわれる。入出力バッファ１２８は、入出力
データピンからメモリセルアレイ１２６に書込むデータ
ＤＱを受け、もしくはメモリセルアレイ１２６から読出
したデータを入出力データピンに出力（ＤＱ）する。
【００５７】たとえば、読出動作モードでは、外部制御
信号の組合せによりモードレジスタ１２４が読出動作モ
ードにセットされる。さらに、外部アドレス信号Ａに対
応するメモリセルが選択状態となる。そして、制御回路
１２３の制御に基づき、選択されたメモリセルの記憶情
報の読出が行なわれる。読出されたメモリセルの記憶情
報は、入出力バッファ１２８に伝送され、データ入出力
ピンから外部に出力（ＤＱ）される。書込動作モードで
は、いずれかのメモリセルが選択された後に、選択され
たメモリセルにデータ入出力ピンより入力されたデータ
ＤＱが書込まれる。
【００５８】クロックバッファ１２０は、外部クロック
信号ｅｘｔ．ＣＬＫを受けて、これに同期した内部クロ
ック信号を出力する。制御回路１２３、アドレスバッフ
ァ１２１および制御バッファ１２２を含む内部回路は、
外部クロック信号ｅｘｔ．ＣＬＫに対応する内部クロッ
ク信号の立上がりタイミングに同期して動作する。
【００５９】クロックバッファ１２０は、さらに外部ク
ロックイネーブル信号ｅｘｔ．ＣＫＥを受けて、対応す
る内部信号を出力する。外部クロックイネーブル信号ｅ
ｘｔ．ＣＫＥは、セルフリフレッシュモードにおいて
は、一定の電位レベル（具体的には、Ｌレベル）を保
ち、セルフリフレッシュモード以外のモードでは、常に
Ｈレベル（基準電位Ｖｒｅｆ＋振幅ＶＨ）の状態を保
つ。
【００６０】モードレジスタ１２４は、複数の外部制御
信号とＬレベルの外部クロックイネーブル信号ｅｘｔ．
ＣＫＥに対応する内部信号との組合せにより、セルフリ
フレッシュモードが指定されたことを検出して、セルフ
リフレッシュトリガ信号ＳＥＬを出力する。セルフリフ
レッシュカウンタ１２５は、セルフリフレッシュトリガ
信号ＳＥＬに応答して、内部アドレス信号を発生する。
【００６１】セルフリフレッシュモードでは、セルフリ
フレッシュカウンタ１２５により発生した内部アドレス
信号に基づき、メモリセルアレイ１２６に含まれるメモ
リセルのリフレッシュが自動的に行なわれる。クロック
バッファ１２０以外のバッファ（アドレスバッファ１２
１、制御バッファ１２２および入出力バッファ１２８）
は、Ｌレベルの外部クロックイネーブル信号ｅｘｔ．Ｃ
ＫＥに対応する内部信号に応答して、それぞれ動作を停
止する。すなわち、セルフリフレッシュモードでは、ア
ドレスピン、制御ピンおよびデータ入出力ピンからの入
力は、それぞれ受付禁止状態となり、動作状態にあるの
はクロックバッファ１２０のみとなるクロックバッファ
１２０は、後述するように複数のインタフェース回路を
含み、特定のモードに応じて入力信号を取込むインタフ
ェース回路を切替える。以下、具体例として、特定の動
作モードとしてセルフリフレッシュモードを、インタフ
ェースの切替の対象となる入力信号として、外部クロッ
クイネーブル信号ｅｘｔ．ＣＫＥに対応する内部信号で
あるクロックイネーブル信号ＣＫＥを一例として取上げ
る。
【００６２】次に、本発明の実施の形態１におけるクロ
ックバッファ１２０に含まれるインタフェース回路につ
いて図２を用いて説明する。
【００６３】図２は、本発明の実施の形態１におけるク
ロックバッファ１２０の主要部における構成の一例を示
す図である。図２に示すクロックバッファ１２０は、イ
ンタフェース回路１００、論理回路１０２およびＮＯＲ
回路１０４を含む。
【００６４】インタフェース回路１００は、後述するよ
うに２種類のインタフェース回路を含む。インタフェー
ス回路１００は、ノードＮ１からセルフリフレッシュト
リガ信号ＳＥＬを、ノードＮ２から内部信号であるクロ
ックイネーブル信号ＣＫＥを、ノードＮ３から基準電位
Ｖｒｅｆをそれぞれ受ける。インタフェース回路１００
は、セルフリフレッシュトリガ信号ＳＥＬに応答して、
クロックイネーブル信号ＣＫＥに対応する信号ＶＯＵＴ
１またはＶＯＵＴ２をノードＮ４またはノードＮ５から
それぞれ出力する。
【００６５】論理回路１０２は、信号ＶＯＵＴ１または
ＶＯＵＴ２を受けて、論理レベルを合わせる。ＮＯＲ回
路１０４は、信号ＶＯＵＴ１に対応する信号または信号
ＶＯＵＴ２に対応する信号を論理回路１０２から受け
て、クロックイネーブル信号ＣＫＥに対応する内部信号
を出力する（図２においてＯＵＴ）。
【００６６】次に、インタフェース回路１００の具体的
構成例について、図３を用いて説明する。
【００６７】図３は、本発明の実施の形態１におけるイ
ンタフェース回路１００の具体的構成の一例を示す回路
図である。インタフェース回路１００は、ＮＯＲ回路１
と差動増幅器２とを含む。
【００６８】図１２で説明したように、ＮＯＲ回路１
は、Ｐチャネル型ＭＯＳトランジスタＰＬＴ１およびＰ
ＬＴ２、ならびにＮチャネル型ＭＯＳトランジスタＮＬ
Ｔ１およびＮＬＴ２を含む。
【００６９】Ｐチャネル型ＭＯＳトランジスタＰＬＴ１
およびＮチャネル型ＭＯＳトランジスタＮＬＴ２のそれ
ぞれのゲート電極は、セルフリフレッシュトリガ信号Ｓ
ＥＬを受ける。また、Ｐチャネル型ＭＯＳトランジスタ
ＰＬＴ２およびＮチャネル型ＭＯＳトランジスタＮＬＴ
１のそれぞれのゲート電極は、クロックイネーブル信号
ＣＫＥを受ける。
【００７０】Ｐチャネル型ＭＯＳトランジスタＰＬＴ２
とＮチャネル型ＭＯＳトランジスタＮＬＴ１との接続ノ
ードと接続されるノードＮ４から、クロックイネーブル
信号ＣＫＥに応答して信号ＶＯＵＴ１が出力される。な
お、ＮＯＲ回路１は、上述したようにＬＶＴＴＬインタ
フェースであり、ＬＶＴＴＬレベルの入力信号に応答し
て、信号ＶＯＵＴ１を出力する。
【００７１】図１３で説明したように、差動増幅器２
は、Ｐチャネル型ＭＯＳトランジスタＰＳＴ１およびＰ
ＳＴ２、ならびにＮチャネル型ＭＯＳトランジスタＮＳ
Ｔ１、ＮＳＴ２およびＮＳＴ３を含む。
【００７２】Ｎチャネル型ＭＯＳトランジスタＮＳＴ３
のゲート電極は、セルフリフレッシュトリガ信号ＳＥＬ
を受ける。Ｎチャネル型ＭＯＳトランジスタＮＳＴ２の
ゲート電極は、クロックイネーブル信号ＣＫＥを受け
る。さらに、Ｎチャネル型ＭＯＳトランジスタＮＳＴ３
のゲート電極は、基準電位Ｖｒｅｆを受ける。Ｐチャネ
ル型ＭＯＳトランジスタＰＳＴ２とＮチャネル型ＭＯＳ
トランジスタＮＳＴ２との接続ノードと接続されるノー
ドＮ５から、クロックイネーブル信号ＣＫＥに応答して
信号ＶＯＵＴ２が出力される。なお、差動増幅器２は、
上述したようにＳＳＴＬインフェースであり、中間電位
である基準電位Ｖｒｅｆを基準として微少に振幅する信
号に応答して、信号ＶＯＵＴ２を出力する。
【００７３】次に、図１〜図３に示す半導体記憶装置１
０００における主要部の動作をタイミングチャートであ
る図４を用いて説明する。
【００７４】図４は、図１〜図３に示す本発明の実施の
形態１における半導体記憶装置１０００の動作を説明す
るためのタイミングチャートである。
【００７５】まず、セルフリフレッシュモード以外のモ
ードにおける半導体記憶装置１０００の動作について説
明する（時刻ｔ０〜ｔ１）。この場合、セルフリフレッ
シュトリガ信号ＳＥＬはＨレベルの非活性状態にある。
Ｎチャネル型ＭＯＳトランジスタＮＳＴ３は導通状態で
あり、ノードＺ１（Ｎチャネル型ＭＯＳトランジスタＮ
ＳＴ１とＮチャネル型ＭＯＳトランジスタＮＳＴ２との
接続ノード）の電位はＬレベルの状態にある。したがっ
て、差動増幅器２がイネーブル状態にある。
【００７６】一方、Ｐチャネル型ＭＯＳトランジスタＰ
ＬＴ１は非導通状態であり、Ｎチャネル型ＭＯＳトラン
ジスタＮＬＴ２は導通状態である。ノードＹ１（Ｐチャ
ネル型ＭＯＳトランジスタＰＬＴ１とＰチャネル型ＭＯ
ＳトランジスタＰＬＴ２との接続ノード）の電位はＬレ
ベルより少し浮き上がる状態にある。これにより、ＮＯ
Ｒ回路１がディスイネーブル状態になる。
【００７７】この状態でＨレベル（基準電位Ｖｒｅｆ＋
振幅ＶＨ）のクロックイネーブル信号ＣＫＥが入力され
ると、差増増幅器２は、クロックイネーブル信号ＣＫＥ
と基準電位Ｖｒｅｆとの電位差を増幅して、信号ＶＯＵ
Ｔ２を出力する。ＮＯＲ回路１から出力される信号ＶＯ
ＵＴ１はＬレベルのままである。
【００７８】次に、セルフリフレッシュモードが指定さ
れた場合について説明する。この場合、セルフリフレッ
シュモードに対応してＬレベルのセルフリフレッシュト
リガ信号ＳＥＬが発生する（時刻ｔ１〜）。
【００７９】Ｎチャネル型ＭＯＳトランジスタＮＳＴ３
が非導通状態となり、Ｐチャネル型ＭＯＳトランジスタ
ＰＳＴ１とＮチャネル型ＭＯＳトランジスタＮＳＴ１と
の電流量が釣り合うまでノードＺ１の電位は上昇する。
これにより、差動増幅器２はディスイネーブル状態にな
る。一方、Ｐチャネル型ＭＯＳトランジスタＰＬＴ１が
導通状態となり、ノードＹ１の電位が電源電位ＶＤＤに
まで上昇する。これにより、ＮＯＲ回路１がイネーブル
状態となる。ＮＯＲ回路１より、クロックイネーブル信
号ＣＫＥに応答して、信号ＶＯＵＴ１が出力される。
【００８０】なお、より具体的には、セルフリフレッシ
ュモードにおいては、外部クロックイネーブル信号ｅｘ
ｔ．ＣＫＥは０．２Ｖ以下であり、ＮＯＲ回路１を構成
するトランジスタのしきい値電圧よりも低い電圧レベル
にあるため、ＮＯＲ回路１を構成するＣＭＯＳインバー
タにおいて貫通電流が流れなくなる。また、差動増幅器
２はディスイネーブル状態になるため、カレント電流が
発生しない。したがって、インタフェース回路として単
独で差動増幅器２を用いた場合に比べ消費電力が低減さ
れることになる。
【００８１】以上のように、本発明の実施の形態１にお
ける半導体記憶装置は、消費電流を抑える必要のあるモ
ード（たとえば、セルフリフレッシュモード）におい
て、インタフェース回路を切替えることにより、消費電
流を減少させることができる。
【００８２】［実施の形態２］実施の形態における半導
体記憶装置について説明する。実施の形態２における半
導体記憶装置の全体構成は、図１に示す半導体記憶装置
１０００と同じである。
【００８３】実施の形態２における半導体記憶装置１０
００は、図１に示すインタフェース回路１００に代わっ
て、以下に示すインタフェース回路２００を備える。実
施の形態２におけるインタフェース回路２００の具体的
構成の一例について、回路図である図５を用いて説明す
る。
【００８４】図５は、実施の形態２におけるインタフェ
ース回路２００の具体的構成の一例を示す回路図であ
る。図３に示す実施の形態１におけるインタフェース回
路１００と同じ構成要素には、同じ記号および符号を付
し、その説明は省略する。図５に示すインタフェース回
路２００（以下、インタフェース回路２００．１と称
す）は、インバータ回路Ｉ２、ＮＡＮＤ回路３および差
動増幅器４を含む。
【００８５】インバータ回路Ｉ２は、ノードＮ１で受け
るセルフリフレッシュトリガ信号ＳＥＬを反転して出力
する（反転セルフリフレッシュトリガ信号／ＳＥＬと称
す）。
【００８６】差動増幅器４は、Ｐチャネル型ＭＯＳトラ
ンジスタＰＳＴ１およびＰＳＴ２、ならびにＮチャネル
型ＭＯＳトランジスタＮＳＴ１、ＮＳＴ２およびＮＳＴ
３を含む。これらの構成については図２において説明し
たとおりである。
【００８７】さらに、差動増幅器４は、インバータ回路
Ｉ１を含む。インバータ回路Ｉ１は、反転セルフリフレ
ッシュトリガ信号／ＳＥＬを反転して出力する。Ｎチャ
ネル型ＭＯＳトランジスタＮＳＴ３のゲート電極は、イ
ンバータ回路Ｉ１を介して、セルフリフレッシュトリガ
信号ＳＥＬに同期した信号を受ける。Ｐチャネル型ＭＯ
ＳトランジスタＰＳＴ２とＮチャネル型ＭＯＳトランジ
スタＮＳＴ２との接続ノードと接続されるノードＮ５か
ら、クロックイネーブル信号ＣＫＥに応答して、信号Ｖ
ＯＵＴ２が出力される。なお、差動増幅器４は、ＳＳＴ
Ｌインタフェースである。
【００８８】ＮＡＮＤ回路３は、Ｐチャネル型ＭＯＳト
ランジスタＰＬＴ３およびＰＬＴ４、ならびにＮチャネ
ル型ＭＯＳトランジスタＮＬＴ３およびＮＬＴ４を含
む。Ｐチャネル型ＭＯＳトランジスタＰＬＴ３とＰチャ
ネル型ＭＯＳトランジスタＰＬＴ４とは、電源電位ＶＤ
ＤとＮチャネル型ＭＯＳトランジスタＮＬＴ３の一方の
導通端子との間に並列に接続される。Ｎチャネル型ＭＯ
ＳトランジスタＮＬＴ４の一方の導通端子は接地電位と
接続され、他方の導通端子はＮチャネル型ＭＯＳトラン
ジスタＮＬＴ３の他方の導通端子とノードＹ２で接続さ
れる。
【００８９】Ｐチャネル型ＭＯＳトランジスタＰＬＴ３
およびＮチャネル型ＭＯＳトランジスタＮＬＴ３のそれ
ぞれのゲート電極は、クロックイネーブル信号ＣＫＥを
受ける。Ｐチャネル型ＭＯＳトランジスタＰＬＴ４およ
びＮチャネル型ＭＯＳトランジスタＮＬＴ４のそれぞれ
のゲート電極は、インバータ回路Ｉ２から反転セルフリ
フレッシュトリガ信号／ＳＥＬを受ける。Ｐチャネル型
ＭＯＳトランジスタＰＬＴ３とＮチャネル型ＭＯＳトラ
ンジスタＮＬＴ３との接続ノードと接続されるノードＮ
４から、クロックイネーブル信号ＣＫＥに応答して、信
号ＶＯＵＴ１が出力される。なお、ＮＡＮＤ回路３は、
ＬＶＴＴＬインタフェースの一種であって、ＬＶＴＴＬ
レベルの入力信号に応答して、信号ＶＯＵＴ１を出力す
る。
【００９０】次に、図５に示すインタフェース回路２０
０．１の動作について、タイミングチャートである図６
を用いて説明する。
【００９１】図６は、図５に示すインタフェース回路２
００．１の動作を説明するためのタイミングチャートで
ある。
【００９２】まず、セルフリフレッシュモード以外のモ
ードにおける動作について説明する（時刻ｔ０〜ｔ
１）。この場合、セルフリフレッシュトリガ信号ＳＥＬ
はＨレベル（反転セルフリフレッシュトリガ信号／ＳＥ
ＬはＬレベル）の非活性状態にある。Ｎチャネル型ＭＯ
ＳトランジスタＮＳＴ３は導通状態であり、ノードＺ１
（Ｎチャネル型ＭＯＳトランジスタＮＬＴ１とＮチャネ
ル型ＭＯＳトランジスタＮＬＴ２との接続ノード）の電
位はＬレベルの状態にある。これにより、差動増幅器４
はイネーブル状態になる。
【００９３】一方、Ｎチャネル型ＭＯＳトランジスタＮ
ＬＴ４は非導通状態、Ｐチャネル型ＭＯＳトランジスタ
ＰＬＴ４は導通状態であり、ノードＹ２（Ｎチャネル型
ＭＯＳトランジスタＮＬＴ３とＮチャネル型ＭＯＳトラ
ンジスタＮＬＴ４との接続ノード）の電位はＬレベルよ
り少し浮き上がる。これにより、ＮＡＮＤ回路３がディ
スイネーブル状態になる。
【００９４】この状態でＨレベル（基準電位Ｖｒｅｆ＋
振幅幅ＶＨ）のクロックイネーブル信号ＣＫＥが入力さ
れると、差増増幅器４は、クロックイネーブル信号ＣＫ
Ｅと基準電位Ｖｒｅｆとの電位差を増幅して、信号ＶＯ
ＵＴ２を出力する。ＮＡＮＤ回路３から出力される信号
ＶＯＵＴ１はＬレベルのままである。
【００９５】次に、セルフリフレッシュモードが指定さ
れた場合について説明する。この場合、セルフリフレッ
シュモードに対応してＬレベルのセルフリフレッシュト
リガ信号ＳＥＬが発生する（時刻ｔ１〜）。
【００９６】Ｎチャネル型ＭＯＳトランジスタＮＳＴ３
が非導通状態となり、Ｐチャネル型ＭＯＳトランジスタ
ＰＳＴ１とＮチャネル型ＭＯＳトランジスタＮＳＴ１と
の電流量が釣り合うまでノードＺ１の電位は上昇する。
これにより、差動増幅器４はディスイネーブル状態にな
る。
【００９７】一方、Ｎチャネル型ＭＯＳトランジスタＮ
ＬＴ４が導通状態、Ｐチャネル型ＭＯＳトランジスタＰ
ＬＴ４が非導通状態態となり、ノードＹ２の電位がＬレ
ベルにまで立下がる。これにより、ＮＡＮＤ回路３がイ
ネーブル状態となる。ＮＡＮＤ回路３より、内部信号で
あるクロックイネーブル信号ＣＫＥに応答して、信号Ｖ
ＯＵＴ１が出力される。
【００９８】上述したように、より具体的には、セルフ
リフレッシュモードにおいては、外部クロックイネーブ
ル信号ｅｘｔ．ＣＫＥは０．２Ｖ以下であり、ＮＡＮＤ
回路３を構成するトランジスタのしきい値電圧よりも低
い電圧レベルにあるため、ＮＡＮＤ回路３を構成するＣ
ＭＯＳインバータにおける貫通電流が流れなくなる。ま
た、差動増幅器４はディスイネーブル状態になるため、
カレント電流が発生しない。したがって、インタフェー
ス回路として単独で差動増幅器４を用いた場合に比べ消
費電力が低減することになる。
【００９９】次に、本発明の実施の形態２におけるイン
タフェース回路２００の他の具体的構成の一例について
図７を用いて説明する。
【０１００】図７は、本発明の実施の形態２におけるイ
ンタフェース回路２００の他の具体的構成を示す回路図
である。図３に示すインタフェース回路１００と同じ構
成要素には、同じ符号および記号を付し、その説明を省
略する。
【０１０１】図７に示すインタフェース回路２００（以
下、インタフェース回路２００．２と称す）は、ＮＯＲ
回路１および差動増幅器５を含む。上述したようにＮＯ
Ｒ回路１は、ＬＶＴＴＬインタフェースであり、セルフ
リフレッシュトリガ信号ＳＥＬに応答して、クロックイ
ネーブル信号ＣＫＥに対応する信号ＶＯＵＴ１を出力す
る。
【０１０２】差動増幅器５は、Ｐチャネル型ＭＯＳトラ
ンジスタＰＳＴ１およびＰＳＴ２、ならびにＮチャネル
型ＭＯＳトランジスタＮＳＴ１およびＮＳＴ２を含む。
Ｐチャネル型ＭＯＳトランジスタＰＳＴ１およびＰＳＴ
２、Ｎチャネル型ＭＯＳトランジスタＮＳＴ１およびＮ
ＳＴ２の接続関係については図３における差動増幅器２
の構成と同じである。
【０１０３】差動増幅器５はさらに、インバータ回路Ｉ
３およびＰチャネル型ＭＯＳトランジスタＰＳＴ３を含
む。インバータ回路Ｉ３は、セルフリフレッシュトリガ
信号ＳＥＬを反転して出力する。
【０１０４】Ｐチャネル型ＭＯＳトランジスタＰＳＴ３
は、電源電位ＶＤＤとＰチャネル型ＭＯＳトランジスタ
ＰＳＴ１およびＰＳＴ２のそれぞれの一方の導通端子と
の間に接続される。Ｐチャネル型ＭＯＳトランジスタＰ
ＳＴ３は、制御トランジスタであって、そのゲート電極
は、インバータ回路Ｉ３を介して、セルフリフレッシュ
トリガ信号ＳＥＬを反転した信号（反転セルフリフレッ
シュトリガ信号／ＳＥＬと称す）を受ける。差動増幅器
５はＰチャネル型ＭＯＳトランジスタＰＳＴ３の導通／
非導通状態に応答して、イネーブル／ディスイネーブル
状態になる。なお、差動増幅器５は、ＳＳＴＬインタフ
ェースである。
【０１０５】次に、図７に示すインタフェース回路２０
０．２の動作についてタイミングチャートである図８を
用いて説明する。
【０１０６】図８は、図７に示すインタフェース回路２
００．２の動作を説明するためのタイミングチャートで
ある。
【０１０７】まず、セルフリフレッシュモード以外のモ
ードにおける動作について説明する（時刻ｔ０〜ｔ
１）。この場合、セルフリフレッシュトリガ信号ＳＥＬ
はＨレベル（反転セルフリフレッシュトリガ信号／ＳＥ
ＬはＬレベル）の非活性状態にある。Ｐチャネル型ＭＯ
ＳトランジスタＰＳＴ３は導通状態であり、ノードＺ１
（Ｎチャネル型ＭＯＳトランジスタＮＳＴ１およびＮＳ
Ｔ２の接続ノード）は、Ｌレベルの状態にある。これに
より、差動増幅器５はイネーブル状態になる。
【０１０８】一方、Ｎチャネル型ＭＯＳトランジスタＮ
ＬＴ２は導通状態であり、Ｐチャネル型ＭＯＳトランジ
スタＰＬＴ１は被導通状態である。ノードＹ１（Ｐチャ
ネル型ＭＯＳトランジスタＰＬＴ１とＰチャネル型ＭＯ
ＳトランジスタＰＬＴ２との接続ノード）の電位はＬレ
ベルより少し浮き上がった状態にある。これにより、Ｎ
ＯＲ回路１がディスイネーブル状態になる。
【０１０９】この状態でＨレベル（基準電位Ｖｒｅｆ＋
振幅幅ＶＨ）のクロックイネーブル信号ＣＫＥが入力さ
れると、差増増幅器５は、クロックイネーブル信号ＣＫ
Ｅと基準電位Ｖｒｅｆとの電位差を増幅して、信号ＶＯ
ＵＴ２を出力する。ＮＯＲ回路１から出力される信号Ｖ
ＯＵＴ１はＬレベルのままである。
【０１１０】次に、セルフリフレッシュモードが指定さ
れた場合について説明する。この場合、セルフリフレッ
シュモードに対応してＬレベルのセルフリフレッシュト
リガ信号ＳＥＬが発生する（時刻ｔ１〜）。
【０１１１】Ｐチャネル型ＭＯＳトランジスタＰＳＴ３
が非導通状態となり、差動増幅器５はディスイネーブル
状態になる。
【０１１２】一方、Ｐチャネル型ＭＯＳトランジスタＰ
ＬＴ１が導通状態となり、ノードＹ１の電位が電源電位
ＶＤＤにまで上昇する。これにより、ＮＯＲ回路１がイ
ネーブル状態となる。ＮＯＲ回路１より、クロックイネ
ーブル信号ＣＫＥに応答して、信号ＶＯＵＴ１が出力さ
れる。
【０１１３】上述したように、より具体的には、セルフ
リフレッシュモードにおいては、外部クロックイネーブ
ル信号ｅｘｔ．ＣＫＥは０．２Ｖ以下であり、ＮＯＲ回
路１を構成するトランジスタのしきい値よりも低い電圧
レベルにあるため、ＮＯＲ回路１を構成するＣＭＯＳイ
ンバータにおける貫通電流が流れなくなる。また、差動
増幅器５はディスイネーブル状態になるため、カレント
電流が発生しない。したがって、インタフェース回路と
して単独で差動増幅器５を用いた場合に比べ消費電力が
低減されることになる。
【０１１４】次に、本発明の実施の形態２におけるイン
タフェース回路２００の他の具体的構成の一例について
図９を用いて説明する。
【０１１５】図９は、本発明の実施の形態２におけるイ
ンタフェース回路２００の具体的構成の一例を示す回路
図である。図３、図５および図７に示すインタフェース
回路１００および２００と同じ構成要素には同じ符号お
よび記号を付しその説明は省略する。図９に示すインタ
フェース回路２００（以下、インタフェース回路２０
０．３と称す）は、インバータ回路Ｉ４、ＮＡＮＤ回路
３および差動増幅器６を含む。
【０１１６】インバータ回路Ｉ４は、ノードＮ１で受け
るセルフリフレッシュトリガ信号ＳＥＬを反転して出力
する（反転セルフリフレッシュトリガ信号／ＳＥＬと称
す）。
【０１１７】差動増幅器６は、Ｐチャネル型ＭＯＳトラ
ンジスタＰＳＴ１、ＰＳＴ２およびＰＳＴ３、ならびに
Ｎチャネル型ＭＯＳトランジスタＮＳＴ１、ＮＳＴ２お
よびＮＳＴ３を含む。これらの構成については図７にお
いて説明したとおりである。
【０１１８】Ｐチャネル型ＭＯＳトランジスタＰＳＴ３
は、制御トランジスタであって、Ｐチャネル型ＭＯＳト
ランジスタＰＳＴ３のゲート電極は、インバータ回路Ｉ
４を介して、反転セルフリフレッシュトリガ信号／ＳＥ
Ｌを受ける。差動増幅器６はＰチャネル型ＭＯＳトラン
ジスタＰＳＴ３の導通／非導通状態に応答して、イネー
ブル／ディスイネーブル状態になる。なお、差動増幅器
６は、ＳＳＴＬインタフェースである。
【０１１９】ＮＡＮＤ回路３の制御トランジスタである
Ｐチャネル型ＭＯＳトランジスタＰＬＴ４およびＮチャ
ネル型ＭＯＳトランジスタＮＬＴ４のゲート電極はそれ
ぞれ、インバータ回路Ｉ４を介して反転セルフリフレッ
シュトリガ信号／ＳＥＬを受ける。上述したようにＮＡ
ＮＤ回路３は、ＬＶＴＴＬインタフェースの一種であ
り、セルフリフレッシュトリガ信号ＳＥＬに応答して、
クロックイネーブル信号ＣＫＥに対応する信号ＶＯＵＴ
１を出力する。
【０１２０】次に、図９に示すインタフェース回路２０
０．３の動作についてタイミングチャートである図１０
を用いて説明する。
【０１２１】図１０は、図９に示すインタフェース回路
２００．３の動作を説明するためのタイミングチャート
である。
【０１２２】まず、セルフリフレッシュモード以外のモ
ードにおける動作について説明する（時刻ｔ０〜ｔ
１）。この場合、セルフリフレッシュトリガ信号ＳＥＬ
はＨレベル（反転セルフリフレッシュトリガ信号／ＳＥ
ＬはＬレベル）の非活性状態にある。Ｐチャネル型ＭＯ
ＳトランジスタＰＳＴ３は導通状態であり、ノードＺ１
（Ｎチャネル型ＭＯＳトランジスタＮＳＴ１およびＮＳ
Ｔ２の接続ノード）は、Ｌレベルの状態にある。これに
より、差動増幅器６はイネーブル状態になる。
【０１２３】一方、Ｎチャネル型ＭＯＳトランジスタＮ
ＬＴ４は非導通状態、Ｐチャネル型ＭＯＳトランジスタ
ＰＬＴ４は導通状態であり、ノードＹ２（Ｎチャネル型
ＭＯＳトランジスタＮＬＴ３とＮチャネル型ＭＯＳトラ
ンジスタＮＬＴ４との接続ノード）の電位はＬレベルよ
り少し浮き上がる。これにより、ＮＡＮＤ回路３がディ
スイネーブル状態になる。
【０１２４】この状態でＨレベル（基準電位Ｖｒｅｆ＋
振幅幅ＶＨ）のクロックイネーブル信号ＣＫＥが入力さ
れると、差増増幅器６は、クロックイネーブル信号ＣＫ
Ｅと基準電位Ｖｒｅｆとの電位差を増幅して、信号ＶＯ
ＵＴ２を出力する。ＮＡＮＤ回路６から出力される信号
ＶＯＵＴ１はＬレベルのままである。
【０１２５】次に、セルフリフレッシュモードが指定さ
れた場合について説明する。この場合、セルフリフレッ
シュモードに対応してＬレベルのセルフリフレッシュト
リガ信号ＳＥＬが発生する（時刻ｔ１〜）。
【０１２６】Ｐチャネル型ＭＯＳトランジスタＰＳＴ３
が非導通状態となり、差動増幅器６はディスイネーブル
状態になる。
【０１２７】一方、Ｎチャネル型ＭＯＳトランジスタＮ
ＬＴ４が導通状態となり、ノードＹ２の電位がＬレベル
の立下がる。これにより、ＮＡＮＤ回路３がイネーブル
状態となる。ＮＡＮＤ回路３より、クロックイネーブル
信号ＣＫＥに応答して、信号ＶＯＵＴ１が出力される。
【０１２８】上述したように、より具体的には、セルフ
リフレッシュモードにおいては、外部クロックイネーブ
ル信号ｅｘｔ．ＣＫＥは０．２Ｖ以下であり、ＮＡＮＤ
回路３を構成するトランジスタのしきい値電圧よりも低
い電圧レベルにあるため、ＮＡＮＤ回路３を構成するＣ
ＭＯＳインバータにおける貫通電流が流れなくなる。ま
た、差動増幅器２はディスイネーブル状態になるため、
カレント電流が発生しない。したがって、インタフェー
ス回路として単独で差動増幅器６を用いた場合に比べ消
費電力が低減することになる。
【０１２９】以上のように、本発明の実施の形態２にお
ける半導体記憶装置においても、消費電流を抑える必要
のあるモード（たとえば、セルフリフレッシュモード）
において、インタフェース回路を切替えることにより、
消費費流を減少させることができる。
【０１３０】
【発明の効果】以上のように、請求項１に係る半導体記
憶装置によれば、インタフェース回路を２種類設けてこ
れを切替えることにより、通常のモードでは、小振幅の
信号を伝送することにより高速インタフェースを実現
し、特定のモードにおいては、インタフェース部分にお
ける消費電流を低減させることができる。
【０１３１】請求項２に係る半導体記憶装置は、請求項
１に係る半導体記憶装置であって、セルフリフレッシュ
モードにおいて、インタフェース回路を切替えることに
より、消費電力を抑えることができる。
【０１３２】請求項３におよび請求項６に係る半導体記
憶装置は、請求項２に係る半導体記憶装置であって、セ
ルフリフレッシュモードにおいては、ＬＶＴＴＬインタ
フェースの一種であるＮＯＲ回路を動作させることによ
り、セルフリフレッシュモードにおけるインタフェース
部分の消費電流を抑えることができる。
【０１３３】請求項４および請求項７に係る半導体記憶
装置は、請求項２に係る半導体記憶装置であって、セル
フリフレッシュモードにおいては、ＬＶＴＴＬインタフ
ェースの一種であるＮＡＮＤ回路を動作させることによ
り、セルフリフレッシュモードにおけるインタフェース
部分の消費電流を抑えることができる。
【０１３４】請求項５および請求項８に係る半導体記憶
装置は、請求項２に係る半導体記憶装置であって、セル
フリフレッシュモード以外のモードにおいては、ＳＳＴ
Ｌインタフェースの一種であるＮチャネル型ＭＯＳトラ
ンジスタを制御トランジスタとする差動増幅器（Ｎ型差
動増幅器）を動作させることにより、高速に信号を伝送
することが可能となる。
【０１３５】請求項５および請求項９に係る半導体記憶
装置は、請求項２に係る半導体記憶装置であって、セル
フリフレッシュモード以外のモードにおいては、ＳＳＴ
Ｌインタフェースの一種であるＰチャネル型ＭＯＳトラ
ンジスタを制御トランジスタとする差動増幅器（Ｐ型差
動増幅器）を動作させることにより、高速に信号を伝送
することが可能となる。
【０１３６】請求項１０に係る半導体記憶装置は、請求
項２に係る半導体記憶装置であって、セルフリフレッシ
ュモード以外のモードにおいては、ＳＳＴＬインタフェ
ースの一種であるＮ型差動増幅器を動作させることによ
り、高速に信号を伝送することが可能となるとともに、
セルフリフレッシュモードにおいては、ＬＶＴＴＬイン
タフェースの一種であるＮＯＲ回路を動作させインタフ
ェース部分の消費電流を抑えることができる。
【０１３７】請求項１１に係る半導体記憶装置は、請求
項２に係る半導体記憶装置であって、セルフリフレッシ
ュモード以外のモードにおいては、ＳＳＴＬインタフェ
ースの一種であるＮ型差動増幅器を動作させることによ
り、高速に信号を伝送することが可能となるとともに、
セルフリフレッシュモードにおいては、ＬＶＴＴＬイン
タフェースの一種であるＮＡＮＤ回路を動作させインタ
フェース部分の消費電流を抑えることができる。
【０１３８】請求項１２に係る半導体記憶装置は、請求
項２に係る半導体記憶装置であって、セルフリフレッシ
ュモード以外のモードにおいては、ＳＳＴＬインタフェ
ースの一種であるＰ型差動増幅器を動作させることによ
り、高速に信号を伝送することが可能となるとともに、
セルフリフレッシュモードにおいては、ＬＶＴＴＬイン
タフェースの一種であるＮＯＲ回路を動作させインタフ
ェース部分の消費電流を抑えることができる。
【０１３９】請求項１３に係る半導体記憶装置は、請求
項２に係る半導体記憶装置であって、セルフリフレッシ
ュモード以外のモードにおいては、ＳＳＴＬインタフェ
ースの一種であるＰ型差動増幅器を動作させることによ
り、高速に信号を伝送することが可能となるとともに、
セルフリフレッシュモードにおいては、ＬＶＴＴＬイン
タフェースの一種であるＮＡＮＤ回路を動作させインタ
フェース部分の消費電流を抑えることができる。
【０１４０】請求項１４に係る半導体記憶装置は、請求
項１に係る半導体記憶装置であって、セルフリフレッシ
ュモード以外のモードにおいては、ＳＳＴＬインタフェ
ースの一種であるＮ型差動増幅器を動作させることによ
り、高速に信号を伝送することが可能となるとともに、
セルフリフレッシュモードにおいては、ＬＶＴＴＬイン
タフェースの一種であるＮＯＲ回路を動作させインタフ
ェース部分の消費電流を抑えることができる。
【０１４１】請求項１５に係る半導体記憶装置は、請求
項１に係る半導体記憶装置であって、特定のモード以外
のモードにおいては、ＳＳＴＬインタフェースの一種で
あるＮ型差動増幅器を動作させることにより、高速に信
号を伝送することが可能となるとともに、特定のモード
においては、ＬＶＴＴＬインタフェースの一種であるＮ
ＡＮＤ回路を動作させインタフェース部分の消費電流を
抑えることができる。
【０１４２】請求項１６に係る半導体記憶装置は、請求
項１に係る半導体記憶装置であって、特定のモード以外
のモードにおいては、ＳＳＴＬインタフェースの一種で
あるＰ型差動増幅器を動作させることにより、高速に信
号を伝送することが可能となるとともに、特定のモード
においては、ＬＶＴＴＬインタフェースの一種であるＮ
ＯＲ回路を動作させインタフェース部分の消費電流を抑
えることができる。
【０１４３】請求項１７に係る半導体記憶装置は、請求
項１に係る半導体記憶装置であって、特定のモード以外
のモードにおいては、ＳＳＴＬインタフェースの一種で
あるＰ型差動増幅器を動作させることにより、高速に信
号を伝送することが可能となるとともに、特定のモード
においては、ＬＶＴＴＬインタフェースの一種であるＮ
ＡＮＤ回路を動作させインタフェース部分の消費電流を
抑えることができる。
【図面の簡単な説明】
【図１】 本発明の実施の形態１における半導体記憶装
置１０００の主要部の構成の一例を示す概略ブロック図
である。
【図２】 本発明の実施の形態１におけるクロックバッ
ファ１２０の主要部における構成の一例を示す図であ
る。
【図３】 本発明の実施の形態１におけるインタフェー
ス回路１００の具体的構成の一例を示す回路図である。
【図４】 図１〜図３に示す本発明の実施の形態１にお
ける半導体記憶装置１０００の動作を説明するためのタ
イミングチャートである。
【図５】 実施の形態２におけるインタフェース回路２
００の具体的構成の一例を示す回路図である。
【図６】 図５に示すインタフェース回路２００．１の
動作を説明するためのタイミングチャートである。
【図７】 本発明の実施の形態２におけるインタフェー
ス回路２００の他の具体的構成を示す回路図である。
【図８】 図７に示すインタフェース回路２００．２の
動作を説明するためのタイミングチャートである。
【図９】 本発明の実施の形態２におけるインタフェー
ス回路２００の具体的構成の一例を示す回路図である。
【図１０】 図９に示すインタフェース回路２００．３
の動作を説明するためのタイミングチャートである。
【図１１】 従来の半導体記憶装置９０００の主要部の
構成を示すブロック図である。
【図１２】 従来の入力バッファ１（ＬＶＴＴＬインタ
フェース）の具体的構成の一例を示す回路図である。
【図１３】 従来のＳＳＴＬインタフェース回路２の具
体的構成の一例を示す回路図である。
【符号の説明】
１，１０４ ＮＯＲ回路、２，４，５，６ 差動増幅
器、３ ＮＡＮＤ回路、１００, ２００ インタフェー
ス回路、１０２ 論理回路、１２０ クロックバッフ
ァ、１２１ アドレスバッファ、１２２ 制御バッフ
ァ、１２３ 制御回路、１２４ モードレジスタ、１２
５ セルフリフレッシュカウンタ、１２６ メモリセル
アレイ、１２８ 入出力バッファ、１０００ 半導体記
憶装置、Ｉ１〜Ｉ４ インバータ回路。
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.6 識別記号 ＦＩ Ｇ１１Ｃ 11/403 Ｇ１１Ｃ 11/34 ３５４Ｐ // Ｈ０３Ｆ 3/45 ３６３Ｍ

Claims (17)

    【特許請求の範囲】
  1. 【請求項１】 外部から入力されるモード指定信号に応
    答して、特定のモードが指定されたことを検出して、検
    出結果として対応するモードトリガ信号を出力するモー
    ド検出手段と、 外部から伝送される入力信号を受ける入力端子と、 前記入力信号に応答して動作する内部回路とを備え、 前記外部から伝送される前記入力信号は、前記特定のモ
    ードにおいては、第１の電位レベルの信号であり、前記
    特定のモード以外のモードにおいては、第２の電位レベ
    ルに小振幅論理信号が重畳された信号であり、 前記特定のモードにおいて活性化し、前記入力端子から
    入力される前記入力信号の電位レベルとしきい値との比
    較に基づき、前記入力信号の論理レベルを判定して、判
    定結果に応じた内部信号を前記内部回路に出力する第１
    のインタフェース手段と、 前記特定のモード以外のモードにおいて活性化し、前記
    入力端子から入力される前記入力信号の電位レベルと第
    ２の電位レベルとの比較に基づき、前記入力信号の論理
    レベルを判定して、判定結果に応じた内部信号を前記内
    部回路に出力する第２のインタフェース手段とをさらに
    備える、半導体記憶装置。
  2. 【請求項２】 行列状に配置される複数のメモリセルを
    含むメモリセルアレイと、 前記モード検出手段の検出結果に応答して、前記メモリ
    セルアレイの前記メモリセルを指定する内部アドレス信
    号を発生するアドレス発生手段とをさらに含み、 前記特定のモードとは、前記アドレス発生手段の発生す
    る前記内部アドレス信号に応答して、前記メモリセルの
    データをリフレッシュするセルフリフレッシュモードで
    ある、請求項１記載の半導体記憶装置。
  3. 【請求項３】 前記第１のインタフェース手段とは、Ｎ
    ＯＲ回路から構成される、請求項２記載の半導体記憶装
    置。
  4. 【請求項４】 前記第１のインタフェース手段は、ＮＡ
    ＮＤ回路から構成される、請求項２記載の半導体記憶装
    置。
  5. 【請求項５】 前記第２のインタフェース手段は、前記
    第２の電位レベルと前記入力信号との電位差を増幅する
    差動増幅器から構成される、請求項２記載の半導体記憶
    装置。
  6. 【請求項６】 前記モードトリガ信号は、前記セルフリ
    フレッシュモードにおいてＬレベルの活性状態になり、 前記第１のインタフェース手段は、 一方の導通端子が電源電位に接続される第１のＰチャネ
    ル型ＭＯＳトランジスタと、 前記第１のＰチャネル型ＭＯＳトランジスタの他方の導
    通端子と一方の導通端子が接続される第２のＰチャネル
    型ＭＯＳトランジスタと、 前記第２のＰチャネル型ＭＯＳトランジスタの他方の導
    通端子と接地電位との間に並列に接続される第１のＮチ
    ャネル型ＭＯＳトランジスタおよび第２のＮチャネル型
    ＭＯＳトランジスタとを含み、 前記第１のＰチャネル型ＭＯＳトランジスタおよび前記
    第２のＮチャネル型ＭＯＳトランジスタのそれぞれのゲ
    ート電極は、前記モードトリガ信号を受け、 前記第２のＰチャネル型ＭＯＳトランジスタおよび前記
    第１のＮチャネル型ＭＯＳトランジスタのそれぞれのゲ
    ート電極は、前記入力信号を受け、 前記第２のＰチャネル型ＭＯＳトランジスタと前記第１
    のＮチャネル型ＭＯＳトランジスタとの接続ノードか
    ら、前記内部信号を出力する、請求項３記載の半導体記
    憶装置。
  7. 【請求項７】 前記モードトリガ信号は、前記セルフリ
    フレッシュモードにおいてＬレベルの活性状態になり、 前記第１のインタフェース手段は、 一方の導通端子がそれぞれ電源電位に接続される第１の
    Ｐチャネル型ＭＯＳトランジスタおよび第２のＰチャネ
    ル型ＭＯＳトランジスタと、 前記第１のＰチャネル型ＭＯＳトランジスタおよび前記
    第２のＰチャネル型ＭＯＳトランジスタのそれぞれ他方
    の導通端子と接地電位との間に直列に接続される第１の
    Ｎチャネル型ＭＯＳトランジスタおよび第２のＮチャネ
    ル型ＭＯＳトランジスタとを含み、 前記第２のＰチャネル型ＭＯＳトランジスタおよび前記
    第２のＮチャネル型ＭＯＳトランジスタのそれぞれのゲ
    ート電極は、前記モードトリガ信号を反転した信号を受
    け、 前記第１のＰチャネル型ＭＯＳトランジスタおよび前記
    第１のＮチャネル型ＭＯＳトランジスタのそれぞれのゲ
    ート電極は、前記入力信号を受け、 前記第１のＰチャネル型ＭＯＳトランジスタと前記第１
    のＮチャネル型ＭＯＳトランジスタとの接続ノードか
    ら、前記内部信号を出力する、請求項４記載の半導体記
    憶装置。
  8. 【請求項８】 前記モードトリガ信号は、前記セルフリ
    フレッシュモードにおいてＬレベルの活性状態になり、 前記第２のインタフェース手段は、 一方の導通端子がそれぞれ電源電位に接続される第１の
    Ｐチャネル型ＭＯＳトランジスタおよび第２のＰチャネ
    ル型ＭＯＳトランジスタと、 前記第１のＰチャネル型ＭＯＳトランジスタ他方の導通
    端子と一方の導通端子とが接続される第１のＮチャネル
    型ＭＯＳトランジスタと、 前記第２のＰチャネル型ＭＯＳトランジスタ他方の導通
    端子と一方の導通端子とが接続される第２のＮチャネル
    型ＭＯＳトランジスタと、 前記第１のＮチャネル型ＭＯＳトランジスタおよび前記
    第２のＮチャネル型ＭＯＳトランジスタのそれぞれの他
    方の導通端子と接地電位との間に接続される第３のＮチ
    ャネル型ＭＯＳトランジスタとを含み、 前記第１のＰチャネル型ＭＯＳトランジスタおよび前記
    第２のＰチャネル型ＭＯＳトランジスタのそれぞれのゲ
    ート電極は、前記第１のＰチャネル型ＭＯＳトランジス
    タと前記第１のＮチャネル型ＭＯＳトランジスタとの接
    続ノードに接続され、 前記第３のＮチャネル型ＭＯＳトランジスタのゲート電
    極は、前記モードトリガ信号を受け、 前記第１のＮチャネル型ＭＯＳトランジスタのゲート電
    極は、前記第２の電位レベルの基準電位を受け、 前記第２のＮチャネル型ＭＯＳトランジスタのゲート電
    極は、前記入力信号を受け、 前記第２のＰチャネル型ＭＯＳトランジスタと前記第２
    のＮチャネル型ＭＯＳトランジスタとの接続ノードか
    ら、前記内部信号を出力する、請求項５記載の半導体記
    憶装置。
  9. 【請求項９】 前記モードトリガ信号は、前記セルフリ
    フレッシュモードにおいてＬレベルの活性状態になり、 前記第２のインタフェース手段は、 それぞれの一方の導通端子が接続される第１のＰチャネ
    ル型ＭＯＳトランジスタおよび第２のＰチャネル型ＭＯ
    Ｓトランジスタと、 前記第１のＰチャネル型ＭＯＳトランジスタ他方の導通
    端子と接地電位との間に接続される第１のＮチャネル型
    ＭＯＳトランジスタと、 前記第２のＰチャネル型ＭＯＳトランジスタ他方の導通
    端子と接地電位との間に接続される第２のＮチャネル型
    ＭＯＳトランジスタと、 前記第１のＰチャネル型ＭＯＳトランジスタおよび前記
    第２のＰチャネル型ＭＯＳトランジスタのそれぞれの他
    方の導通端子と電源電位との間に接続される第３のＰチ
    ャネル型ＭＯＳトランジスタとを含み、 前記第１のＰチャネル型ＭＯＳトランジスタおよび前記
    第２のＰチャネル型ＭＯＳトランジスタのそれぞれのゲ
    ート電極は、前記第１のＰチャネル型ＭＯＳトランジス
    タと前記第１のＮチャネル型ＭＯＳトランジスタとの接
    続ノードに接続され、 前記第３のＰチャネル型ＭＯＳトランジスタのゲート電
    極は、前記モードトリガ信号を反転した信号を受け、 前記第１のＮチャネル型ＭＯＳトランジスタのゲート電
    極は、前記第２の電位レベルの基準電位を受け、 前記第２のＮチャネル型ＭＯＳトランジスタのゲート電
    極は、前記入力信号を受け、 前記第２のＰチャネル型ＭＯＳトランジスタと前記第２
    のＮチャネル型ＭＯＳトランジスタとの接続ノードか
    ら、前記内部信号を出力する、請求項５記載の半導体記
    憶装置。
  10. 【請求項１０】 前記モードトリガ信号は、前記セルフ
    リフレッシュモードにおいてＬレベルの活性状態にな
    り、 前記第１のインタフェース手段は、 一方の導通端子が電源電位に接続される第１のＰチャネ
    ル型ＭＯＳトランジスタと、 前記第１のＰチャネル型ＭＯＳトランジスタの他方の導
    通端子と一方の導通端子が接続される第２のＰチャネル
    型ＭＯＳトランジスタと、 前記第２のＰチャネル型ＭＯＳトランジスタの他方の導
    通端子と接地電位との間に並列に接続される第１のＮチ
    ャネル型ＭＯＳトランジスタおよび第２のＮチャネル型
    ＭＯＳトランジスタとを含み、 前記第２のＰチャネル型ＭＯＳトランジスタの他方の導
    通端子と接地電位との間に並列に接続される第１のＮチ
    ャネル型ＭＯＳトランジスタおよび第２のＮチャネル型
    ＭＯＳトランジスタとを含み、 前記第１のＰチャネル型ＭＯＳトランジスタおよび前記
    第２のＮチャネル型ＭＯＳトランジスタのそれぞれのゲ
    ート電極は、前記モードトリガ信号を受け、 前記第２のＰチャネル型ＭＯＳトランジスタおよび前記
    第１のＮチャネル型ＭＯＳトランジスタのそれぞれのゲ
    ート電極は、前記入力信号を受け、 前記第２のＰチャネル型ＭＯＳトランジスタと前記第１
    のＮチャネル型ＭＯＳトランジスタとの接続ノードか
    ら、前記内部信号を出力し、 前記第２のインタフェース手段は、 一方の導通端子がそれぞれ電源電位に接続される第３の
    Ｐチャネル型ＭＯＳトランジスタおよび第４のＰチャネ
    ル型ＭＯＳトランジスタと、 前記第３のＰチャネル型ＭＯＳトランジスタ他方の導通
    端子と一方の導通端子とが接続される第３のＮチャネル
    型ＭＯＳトランジスタと、 前記第４のＰチャネル型ＭＯＳトランジスタ他方の導通
    端子と一方の導通端子とが接続される第４のＮチャネル
    型ＭＯＳトランジスタと、 前記第３のＮチャネル型ＭＯＳトランジスタおよび前記
    第４のＮチャネル型ＭＯＳトランジスタのそれぞれの他
    方の導通端子と接地電位との間に接続される第５のＮチ
    ャネル型ＭＯＳトランジスタとを含み、 前記第３のＰチャネル型ＭＯＳトランジスタおよび前記
    第４のＰチャネル型ＭＯＳトランジスタのそれぞれのゲ
    ート電極は、前記第３のＰチャネル型ＭＯＳトランジス
    タと前記第３のＮチャネル型ＭＯＳトランジスタとの接
    続ノードに接続され、 前記第５のＮチャネル型ＭＯＳトランジスタのゲート電
    極は、前記モードトリガ信号を受け、 前記第３のＮチャネル型ＭＯＳトランジスタのゲート電
    極は、前記第２の電位レベルの基準電位を受け、 前記第４のＮチャネル型ＭＯＳトランジスタのゲート電
    極は、前記入力信号を受け、 前記第４のＰチャネル型ＭＯＳトランジスタと前記第４
    のＮチャネル型ＭＯＳトランジスタとの接続ノードか
    ら、前記内部信号を出力する、請求項２記載の半導体記
    憶装置。
  11. 【請求項１１】 前記モードトリガ信号は、前記セルフ
    リフレッシュモードにおいてＬレベルの活性状態にな
    り、 前記第１のインタフェース手段は、 一方の導通端子がそれぞれ電源電位に接続される第１の
    Ｐチャネル型ＭＯＳトランジスタおよび第２のＰチャネ
    ル型ＭＯＳトランジスタと、 前記第１のＰチャネル型ＭＯＳトランジスタおよび前記
    第２のＰチャネル型ＭＯＳトランジスタのそれぞれ他方
    の導通端子と接地電位との間に直列に接続される第１の
    Ｎチャネル型ＭＯＳトランジスタおよび第２のＮチャネ
    ル型ＭＯＳトランジスタとを含み、 前記第２のＰチャネル型ＭＯＳトランジスタおよび前記
    第２のＮチャネル型ＭＯＳトランジスタのそれぞれのゲ
    ート電極は、前記モードトリガ信号を反転した受け、 前記第１のＰチャネル型ＭＯＳトランジスタおよび前記
    第１のＮチャネル型ＭＯＳトランジスタのそれぞれのゲ
    ート電極は、前記入力信号を受け、 前記第１のＰチャネル型ＭＯＳトランジスタと前記第１
    のＮチャネル型ＭＯＳトランジスタとの接続ノードか
    ら、前記内部信号を出力し、 前記第２のインタフェース手段は、 一方の導通端子がそれぞれ電源電位に接続される第３の
    Ｐチャネル型ＭＯＳトランジスタおよび第４のＰチャネ
    ル型ＭＯＳトランジスタと、 前記第３のＰチャネル型ＭＯＳトランジスタ他方の導通
    端子と一方の導通端子とが接続される第３のＮチャネル
    型ＭＯＳトランジスタと、 前記第４のＰチャネル型ＭＯＳトランジスタ他方の導通
    端子と一方の導通端子とが接続される第４のＮチャネル
    型ＭＯＳトランジスタと、 前記第３のＮチャネル型ＭＯＳトランジスタおよび前記
    第４のＮチャネル型ＭＯＳトランジスタのそれぞれの他
    方の導通端子と接地電位との間に接続される第５のＮチ
    ャネル型ＭＯＳトランジスタとを含み、 前記第３のＰチャネル型ＭＯＳトランジスタおよび前記
    第４のＰチャネル型ＭＯＳトランジスタのそれぞれのゲ
    ート電極は、前記第３のＰチャネル型ＭＯＳトランジス
    タと前記第３のＮチャネル型ＭＯＳトランジスタとの接
    続ノードに接続され、 前記第５のＮチャネル型ＭＯＳトランジスタのゲート電
    極は、前記モードトリガ信号を受け、 前記第３のＮチャネル型ＭＯＳトランジスタのゲート電
    極は、前記第２の電位レベルの基準電位を受け、 前記第４のＮチャネル型ＭＯＳトランジスタのゲート電
    極は、前記入力信号を受け、 前記第４のＰチャネル型ＭＯＳトランジスタと前記第４
    のＮチャネル型ＭＯＳトランジスタとの接続ノードか
    ら、前記内部信号を出力する、請求項２記載の半導体記
    憶装置。
  12. 【請求項１２】 前記モードトリガ信号は、前記セルフ
    リフレッシュモードにおいてＬレベルの活性状態にな
    り、 前記第１のインタフェース手段は、 一方の導通端子が電源電位に接続される第１のＰチャネ
    ル型ＭＯＳトランジスタと、 前記第１のＰチャネル型ＭＯＳトランジスタの他方の導
    通端子と一方の導通端子が接続される第２のＰチャネル
    型ＭＯＳトランジスタと、 前記第２のＰチャネル型ＭＯＳトランジスタの他方の導
    通端子と接地電位との間に並列に接続される第１のＮチ
    ャネル型ＭＯＳトランジスタおよび第２のＮチャネル型
    ＭＯＳトランジスタとを含み、 前記第１のＰチャネル型ＭＯＳトランジスタおよび前記
    第２のＮチャネル型ＭＯＳトランジスタのそれぞれのゲ
    ート電極は、前記モードトリガ信号を受け、 前記第２のＰチャネル型ＭＯＳトランジスタおよび前記
    第１のＮチャネル型ＭＯＳトランジスタのそれぞれのゲ
    ート電極は、前記入力信号を受け、 前記第２のＰチャネル型ＭＯＳトランジスタと前記第１
    のＮチャネル型ＭＯＳトランジスタとの接続ノードか
    ら、前記内部信号を出力し、 前記第２のインタフェース手段は、 それぞれの一方の導通端子が接続される第３のＰチャネ
    ル型ＭＯＳトランジスタおよび第４のＰチャネル型ＭＯ
    Ｓトランジスタと、 前記第３のＰチャネル型ＭＯＳトランジスタ他方の導通
    端子と接地電位との間に接続される第３のＮチャネル型
    ＭＯＳトランジスタと、 前記第４のＰチャネル型ＭＯＳトランジスタ他方の導通
    端子と接地電位との間に接続される第４のＮチャネル型
    ＭＯＳトランジスタと、 前記第３のＰチャネル型ＭＯＳトランジスタおよび前記
    第４のＰチャネル型ＭＯＳトランジスタのそれぞれの他
    方の導通端子と電源電位との間に接続される第５のＰチ
    ャネル型ＭＯＳトランジスタとを含み、 前記第３のＰチャネル型ＭＯＳトランジスタおよび前記
    第４のＰチャネル型ＭＯＳトランジスタのそれぞれのゲ
    ート電極は、前記第３のＰチャネル型ＭＯＳトランジス
    タと前記第３のＮチャネル型ＭＯＳトランジスタとの接
    続ノードに接続され、 前記第５のＰチャネル型ＭＯＳトランジスタのゲート電
    極は、前記モードトリガ信号を反転した信号を受け、 前記第３のＮチャネル型ＭＯＳトランジスタのゲート電
    極は、前記第２の電位レベルの基準電位を受け、 前記第４のＮチャネル型ＭＯＳトランジスタのゲート電
    極は、前記入力信号を受け、 前記第４のＰチャネル型ＭＯＳトランジスタと前記第４
    のＮチャネル型ＭＯＳトランジスタとの接続ノードか
    ら、前記内部信号を出力する、請求項２記載の半導体記
    憶装置。
  13. 【請求項１３】 前記モードトリガ信号は、前記セルフ
    リフレッシュモードにおいてＬレベルの活性状態にな
    り、 前記第１のインタフェース手段は、 一方の導通端子がそれぞれ電源電位に接続される第１の
    Ｐチャネル型ＭＯＳトランジスタおよび第２のＰチャネ
    ル型ＭＯＳトランジスタと、 前記第１のＰチャネル型ＭＯＳトランジスタおよび前記
    第２のＰチャネル型ＭＯＳトランジスタのそれぞれ他方
    の導通端子と接地電位との間に直列に接続される第１の
    Ｎチャネル型ＭＯＳトランジスタおよび第２のＮチャネ
    ル型ＭＯＳトランジスタとを含み、 前記第２のＰチャネル型ＭＯＳトランジスタおよび前記
    第２のＮチャネル型ＭＯＳトランジスタのそれぞれのゲ
    ート電極は、前記モードトリガ信号を反転した信号を受
    け、 前記第１のＰチャネル型ＭＯＳトランジスタおよび前記
    第１のＮチャネル型ＭＯＳトランジスタのそれぞれのゲ
    ート電極は、前記入力信号を受け、 前記第１のＰチャネル型ＭＯＳトランジスタと前記第１
    のＮチャネル型ＭＯＳトランジスタとの接続ノードか
    ら、前記内部信号を出力し、 前記第２のインタフェース手段は、 それぞれの一方の導通端子が接続される第３のＰチャネ
    ル型ＭＯＳトランジスタおよび第４のＰチャネル型ＭＯ
    Ｓトランジスタと、 前記第３のＰチャネル型ＭＯＳトランジスタ他方の導通
    端子と接地電位との間に接続される第３のＮチャネル型
    ＭＯＳトランジスタと、 前記第４のＰチャネル型ＭＯＳトランジスタ他方の導通
    端子と接地電位との間に接続される第４のＮチャネル型
    ＭＯＳトランジスタと、 前記第３のＰチャネル型ＭＯＳトランジスタおよび前記
    第４のＰチャネル型ＭＯＳトランジスタのそれぞれの他
    方の導通端子と電源電位との間に接続される第５のＰチ
    ャネル型ＭＯＳトランジスタとを含み、 前記第３のＰチャネル型ＭＯＳトランジスタおよび前記
    第４のＰチャネル型ＭＯＳトランジスタのそれぞれのゲ
    ート電極は、前記第３のＰチャネル型ＭＯＳトランジス
    タと前記第３のＮチャネル型ＭＯＳトランジスタとの接
    続ノードに接続され、 前記第５のＰチャネル型ＭＯＳトランジスタのゲート電
    極は、前記モードトリガ信号を反転した信号を受け、 前記第３のＮチャネル型ＭＯＳトランジスタのゲート電
    極は、前記第２の電位レベルの基準電位を受け、 前記第４のＮチャネル型ＭＯＳトランジスタのゲート電
    極は、前記入力信号を受け、 前記第４のＰチャネル型ＭＯＳトランジスタと前記第４
    のＮチャネル型ＭＯＳトランジスタとの接続ノードか
    ら、前記内部信号を出力する、請求項２記載の半導体記
    憶装置。
  14. 【請求項１４】 前記モードトリガ信号は、前記特定の
    モードにおいてＬレベルの活性状態になり、 前記第１のインタフェース手段は、 一方の導通端子が電源電位に接続される第１のＰチャネ
    ル型ＭＯＳトランジスタと、 前記第１のＰチャネル型ＭＯＳトランジスタの他方の導
    通端子と一方の導通端子が接続される第２のＰチャネル
    型ＭＯＳトランジスタと、 前記第２のＰチャネル型ＭＯＳトランジスタの他方の導
    通端子と接地電位との間に並列に接続される第１のＮチ
    ャネル型ＭＯＳトランジスタおよび第２のＮチャネル型
    ＭＯＳトランジスタとを含み、 前記第２のＰチャネル型ＭＯＳトランジスタの他方の導
    通端子と接地電位との間に並列に接続される第１のＮチ
    ャネル型ＭＯＳトランジスタおよび第２のＮチャネル型
    ＭＯＳトランジスタとを含み、 前記第１のＰチャネル型ＭＯＳトランジスタおよび前記
    第２のＮチャネル型ＭＯＳトランジスタのそれぞれのゲ
    ート電極は、前記モードトリガ信号を受け、 前記第２のＰチャネル型ＭＯＳトランジスタおよび前記
    第１のＮチャネル型ＭＯＳトランジスタのそれぞれのゲ
    ート電極は、前記入力信号を受け、 前記第２のＰチャネル型ＭＯＳトランジスタと前記第１
    のＮチャネル型ＭＯＳトランジスタとの接続ノードか
    ら、前記内部信号を出力し、 前記第２のインタフェース手段は、 一方の導通端子がそれぞれ電源電位に接続される第３の
    Ｐチャネル型ＭＯＳトランジスタおよび第４のＰチャネ
    ル型ＭＯＳトランジスタと、 前記第３のＰチャネル型ＭＯＳトランジスタ他方の導通
    端子と一方の導通端子とが接続される第３のＮチャネル
    型ＭＯＳトランジスタと、 前記第４のＰチャネル型ＭＯＳトランジスタ他方の導通
    端子と一方の導通端子とが接続される第４のＮチャネル
    型ＭＯＳトランジスタと、 前記第３のＮチャネル型ＭＯＳトランジスタおよび前記
    第４のＮチャネル型ＭＯＳトランジスタのそれぞれの他
    方の導通端子と接地電位との間に接続される第５のＮチ
    ャネル型ＭＯＳトランジスタとを含み、 前記第３のＰチャネル型ＭＯＳトランジスタおよび前記
    第４のＰチャネル型ＭＯＳトランジスタのそれぞれのゲ
    ート電極は、前記第３のＰチャネル型ＭＯＳトランジス
    タと前記第３のＮチャネル型ＭＯＳトランジスタとの接
    続ノードに接続され、 前記第５のＮチャネル型ＭＯＳトランジスタのゲート電
    極は、前記モードトリガ信号を受け、 前記第３のＮチャネル型ＭＯＳトランジスタのゲート電
    極は、前記第２の電位レベルの基準電位を受け、 前記第４のＮチャネル型ＭＯＳトランジスタのゲート電
    極は、前記入力信号を受け、 前記第４のＰチャネル型ＭＯＳトランジスタと前記第４
    のＮチャネル型ＭＯＳトランジスタとの接続ノードか
    ら、前記内部信号を出力する、請求項１記載の半導体記
    憶装置。
  15. 【請求項１５】 前記モードトリガ信号は、前記特定の
    モードにおいてＬレベルの活性状態になり、 前記第１のインタフェース手段は、 一方の導通端子がそれぞれ電源電位に接続される第１の
    Ｐチャネル型ＭＯＳトランジスタおよび第２のＰチャネ
    ル型ＭＯＳトランジスタと、 前記第１のＰチャネル型ＭＯＳトランジスタおよび前記
    第２のＰチャネル型ＭＯＳトランジスタのそれぞれ他方
    の導通端子と接地電位との間に直列に接続される第１の
    Ｎチャネル型ＭＯＳトランジスタおよび第２のＮチャネ
    ル型ＭＯＳトランジスタとを含み、 前記第２のＰチャネル型ＭＯＳトランジスタおよび前記
    第２のＮチャネル型ＭＯＳトランジスタのそれぞれのゲ
    ート電極は、前記モードトリガ信号を反転した受け、 前記第１のＰチャネル型ＭＯＳトランジスタおよび前記
    第１のＮチャネル型ＭＯＳトランジスタのそれぞれのゲ
    ート電極は、前記入力信号を受け、 前記第１のＰチャネル型ＭＯＳトランジスタと前記第１
    のＮチャネル型ＭＯＳトランジスタとの接続ノードか
    ら、前記内部信号を出力し、 前記第２のインタフェース手段は、 一方の導通端子がそれぞれ電源電位に接続される第３の
    Ｐチャネル型ＭＯＳトランジスタおよび第４のＰチャネ
    ル型ＭＯＳトランジスタと、 前記第３のＰチャネル型ＭＯＳトランジスタ他方の導通
    端子と一方の導通端子とが接続される第３のＮチャネル
    型ＭＯＳトランジスタと、 前記第４のＰチャネル型ＭＯＳトランジスタ他方の導通
    端子と一方の導通端子とが接続される第４のＮチャネル
    型ＭＯＳトランジスタと、 前記第３のＮチャネル型ＭＯＳトランジスタおよび前記
    第４のＮチャネル型ＭＯＳトランジスタのそれぞれの他
    方の導通端子と接地電位との間に接続される第５のＮチ
    ャネル型ＭＯＳトランジスタとを含み、 前記第３のＰチャネル型ＭＯＳトランジスタおよび前記
    第４のＰチャネル型ＭＯＳトランジスタのそれぞれのゲ
    ート電極は、前記第３のＰチャネル型ＭＯＳトランジス
    タと前記第３のＮチャネル型ＭＯＳトランジスタとの接
    続ノードに接続され、 前記第５のＮチャネル型ＭＯＳトランジスタのゲート電
    極は、前記モードトリガ信号を受け、 前記第３のＮチャネル型ＭＯＳトランジスタのゲート電
    極は、前記第２の電位レベルの基準電位を受け、 前記第４のＮチャネル型ＭＯＳトランジスタのゲート電
    極は、前記入力信号を受け、 前記第４のＰチャネル型ＭＯＳトランジスタと前記第４
    のＮチャネル型ＭＯＳトランジスタとの接続ノードか
    ら、前記内部信号を出力する、請求項１記載の半導体記
    憶装置。
  16. 【請求項１６】 前記モードトリガ信号は、前記特定の
    モードにおいてＬレベルの活性状態になり、 前記第１のインタフェース手段は、 一方の導通端子が電源電位に接続される第１のＰチャネ
    ル型ＭＯＳトランジスタと、 前記第１のＰチャネル型ＭＯＳトランジスタの他方の導
    通端子と一方の導通端子が接続される第２のＰチャネル
    型ＭＯＳトランジスタと、 前記第２のＰチャネル型ＭＯＳトランジスタの他方の導
    通端子と接地電位との間に並列に接続される第１のＮチ
    ャネル型ＭＯＳトランジスタおよび第２のＮチャネル型
    ＭＯＳトランジスタとを含み、 前記第１のＰチャネル型ＭＯＳトランジスタおよび前記
    第２のＮチャネル型ＭＯＳトランジスタのそれぞれのゲ
    ート電極は、前記モードトリガ信号を受け、 前記第２のＰチャネル型ＭＯＳトランジスタおよび前記
    第１のＮチャネル型ＭＯＳトランジスタのそれぞれのゲ
    ート電極は、前記入力信号を受け、 前記第２のＰチャネル型ＭＯＳトランジスタと前記第１
    のＮチャネル型ＭＯＳトランジスタとの接続ノードか
    ら、前記内部信号を出力し、 前記第２のインタフェース手段は、 それぞれの一方の導通端子が接続される第３のＰチャネ
    ル型ＭＯＳトランジスタおよび第４のＰチャネル型ＭＯ
    Ｓトランジスタと、 前記第３のＰチャネル型ＭＯＳトランジスタ他方の導通
    端子と接地電位との間に接続される第３のＮチャネル型
    ＭＯＳトランジスタと、 前記第４のＰチャネル型ＭＯＳトランジスタ他方の導通
    端子と接地電位との間に接続される第４のＮチャネル型
    ＭＯＳトランジスタと、 前記第３のＰチャネル型ＭＯＳトランジスタおよび前記
    第４のＰチャネル型ＭＯＳトランジスタのそれぞれの他
    方の導通端子と電源電位との間に接続される第５のＰチ
    ャネル型ＭＯＳトランジスタとを含み、 前記第３のＰチャネル型ＭＯＳトランジスタおよび前記
    第４のＰチャネル型ＭＯＳトランジスタのそれぞれのゲ
    ート電極は、前記第３のＰチャネル型ＭＯＳトランジス
    タと前記第３のＮチャネル型ＭＯＳトランジスタとの接
    続ノードに接続され、 前記第５のＰチャネル型ＭＯＳトランジスタのゲート電
    極は、前記モードトリガ信号を反転した信号を受け、 前記第３のＮチャネル型ＭＯＳトランジスタのゲート電
    極は、前記第２の電位レベルの基準電位を受け、 前記第４のＮチャネル型ＭＯＳトランジスタのゲート電
    極は、前記入力信号を受け、 前記第４のＰチャネル型ＭＯＳトランジスタと前記第４
    のＮチャネル型ＭＯＳトランジスタとの接続ノードか
    ら、前記内部信号を出力する、請求項１記載の半導体記
    憶装置。
  17. 【請求項１７】 前記モードトリガ信号は、前記特定の
    モードにおいてＬレベルの活性状態になり、 前記第１のインタフェース手段は、 一方の導通端子がそれぞれ電源電位に接続される第１の
    Ｐチャネル型ＭＯＳトランジスタおよび第２のＰチャネ
    ル型ＭＯＳトランジスタと、 前記第１のＰチャネル型ＭＯＳトランジスタおよび前記
    第２のＰチャネル型ＭＯＳトランジスタのそれぞれ他方
    の導通端子と接地電位との間に直列に接続される第１の
    Ｎチャネル型ＭＯＳトランジスタおよび第２のＮチャネ
    ル型ＭＯＳトランジスタとを含み、 前記第２のＰチャネル型ＭＯＳトランジスタおよび前記
    第２のＮチャネル型ＭＯＳトランジスタのそれぞれのゲ
    ート電極は、前記モードトリガ信号を反転した信号を受
    け、 前記第１のＰチャネル型ＭＯＳトランジスタおよび前記
    第１のＮチャネル型ＭＯＳトランジスタのそれぞれのゲ
    ート電極は、前記入力信号を受け、 前記第１のＰチャネル型ＭＯＳトランジスタと前記第１
    のＮチャネル型ＭＯＳトランジスタとの接続ノードか
    ら、前記内部信号を出力し、 前記第２のインタフェース手段は、 それぞれの一方の導通端子が接続される第３のＰチャネ
    ル型ＭＯＳトランジスタおよび第４のＰチャネル型ＭＯ
    Ｓトランジスタと、 前記第３のＰチャネル型ＭＯＳトランジスタ他方の導通
    端子と接地電位との間に接続される第３のＮチャネル型
    ＭＯＳトランジスタと、 前記第４のＰチャネル型ＭＯＳトランジスタ他方の導通
    端子と接地電位との間に接続される第４のＮチャネル型
    ＭＯＳトランジスタと、 前記第３のＰチャネル型ＭＯＳトランジスタおよび前記
    第４のＰチャネル型ＭＯＳトランジスタのそれぞれの他
    方の導通端子と電源電位との間に接続される第５のＰチ
    ャネル型ＭＯＳトランジスタとを含み、 前記第３のＰチャネル型ＭＯＳトランジスタおよび前記
    第４のＰチャネル型ＭＯＳトランジスタのそれぞれのゲ
    ート電極は、前記第３のＰチャネル型ＭＯＳトランジス
    タと前記第３のＮチャネル型ＭＯＳトランジスタとの接
    続ノードに接続され、 前記第５のＰチャネル型ＭＯＳトランジスタのゲート電
    極は、前記モードトリガ信号を反転した信号を受け、 前記第３のＮチャネル型ＭＯＳトランジスタのゲート電
    極は、前記第２の電位レベルの基準電位を受け、 前記第４のＮチャネル型ＭＯＳトランジスタのゲート電
    極は、前記入力信号を受け、 前記第４のＰチャネル型ＭＯＳトランジスタと前記第４
    のＮチャネル型ＭＯＳトランジスタとの接続ノードか
    ら、前記内部信号を出力する、請求項１記載の半導体記
    憶装置。
JP10006499A 1998-01-16 1998-01-16 半導体記憶装置 Pending JPH11203866A (ja)

Priority Applications (5)

Application Number Priority Date Filing Date Title
JP10006499A JPH11203866A (ja) 1998-01-16 1998-01-16 半導体記憶装置
US09/124,514 US6031782A (en) 1998-01-16 1998-07-29 Semiconductor memory device provided with an interface circuit consuming a reduced amount of current consumption
TW087114166A TW409461B (en) 1998-01-16 1998-08-27 Semiconductor memory device
KR1019980037986A KR100306859B1 (ko) 1998-01-16 1998-09-15 소비전류를억제하는인터페이스회로를구비하는반도체기억장치
CNB98119270XA CN1169156C (zh) 1998-01-16 1998-09-15 具备能抑制消耗电流的接口电路的半导体存储器

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP10006499A JPH11203866A (ja) 1998-01-16 1998-01-16 半導体記憶装置

Publications (1)

Publication Number Publication Date
JPH11203866A true JPH11203866A (ja) 1999-07-30

Family

ID=11640149

Family Applications (1)

Application Number Title Priority Date Filing Date
JP10006499A Pending JPH11203866A (ja) 1998-01-16 1998-01-16 半導体記憶装置

Country Status (5)

Country Link
US (1) US6031782A (ja)
JP (1) JPH11203866A (ja)
KR (1) KR100306859B1 (ja)
CN (1) CN1169156C (ja)
TW (1) TW409461B (ja)

Cited By (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100443907B1 (ko) * 2001-09-07 2004-08-09 삼성전자주식회사 어드레스 버퍼 및 이를 이용한 반도체 메모리 장치
US6897684B2 (en) 2002-03-06 2005-05-24 Elpida Memory, Inc. Input buffer circuit and semiconductor memory device
JP2005182904A (ja) * 2003-12-18 2005-07-07 Nec Electronics Corp インタフェース回路
US6928007B2 (en) 2003-04-29 2005-08-09 Hynix Semiconductor Inc. ODT mode conversion circuit and method
KR100914074B1 (ko) 2007-10-09 2009-08-28 창원대학교 산학협력단 고속 신호 전송과 저전력 소비를 구현하는 수신기

Families Citing this family (13)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6347379B1 (en) * 1998-09-25 2002-02-12 Intel Corporation Reducing power consumption of an electronic device
US6330635B1 (en) * 1999-04-16 2001-12-11 Intel Corporation Multiple user interfaces for an integrated flash device
TW522399B (en) 1999-12-08 2003-03-01 Hitachi Ltd Semiconductor device
US6771553B2 (en) * 2001-10-18 2004-08-03 Micron Technology, Inc. Low power auto-refresh circuit and method for dynamic random access memories
US6976181B2 (en) * 2001-12-20 2005-12-13 Intel Corporation Method and apparatus for enabling a low power mode for a processor
US6731548B2 (en) * 2002-06-07 2004-05-04 Micron Technology, Inc. Reduced power registered memory module and method
KR100506929B1 (ko) * 2002-08-08 2005-08-09 삼성전자주식회사 동기형 반도체 메모리 장치의 입력버퍼
KR100571651B1 (ko) * 2003-12-29 2006-04-17 주식회사 하이닉스반도체 파워다운 모드의 안정적인 탈출을 위한 제어회로
US7545194B2 (en) * 2006-06-30 2009-06-09 Intel Corporation Programmable delay for clock phase error correction
US7715264B2 (en) * 2008-06-24 2010-05-11 Qimonda North America Corp. Method and apparatus for selectively disabling termination circuitry
US9887552B2 (en) * 2013-03-14 2018-02-06 Analog Devices, Inc. Fine timing adjustment method
US10468087B2 (en) * 2016-07-28 2019-11-05 Micron Technology, Inc. Apparatuses and methods for operations in a self-refresh state
US10079594B2 (en) * 2016-10-03 2018-09-18 Infineon Technologies Ag Current reduction for activated load

Family Cites Families (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH07130166A (ja) * 1993-09-13 1995-05-19 Mitsubishi Electric Corp 半導体記憶装置および同期型半導体記憶装置
JP3592386B2 (ja) * 1994-11-22 2004-11-24 株式会社ルネサステクノロジ 同期型半導体記憶装置
JPH09167488A (ja) * 1995-12-18 1997-06-24 Mitsubishi Electric Corp 半導体記憶装置
JP3638167B2 (ja) * 1996-01-08 2005-04-13 川崎マイクロエレクトロニクス株式会社 小振幅信号インタフェイス用双方向バッファ回路
US5627791A (en) * 1996-02-16 1997-05-06 Micron Technology, Inc. Multiple bank memory with auto refresh to specified bank
US5818777A (en) * 1997-03-07 1998-10-06 Micron Technology, Inc. Circuit for implementing and method for initiating a self-refresh mode

Cited By (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100443907B1 (ko) * 2001-09-07 2004-08-09 삼성전자주식회사 어드레스 버퍼 및 이를 이용한 반도체 메모리 장치
US6897684B2 (en) 2002-03-06 2005-05-24 Elpida Memory, Inc. Input buffer circuit and semiconductor memory device
US6928007B2 (en) 2003-04-29 2005-08-09 Hynix Semiconductor Inc. ODT mode conversion circuit and method
JP2005182904A (ja) * 2003-12-18 2005-07-07 Nec Electronics Corp インタフェース回路
JP4592281B2 (ja) * 2003-12-18 2010-12-01 ルネサスエレクトロニクス株式会社 Ｌｓｉのインタフェース回路
KR100914074B1 (ko) 2007-10-09 2009-08-28 창원대학교 산학협력단 고속 신호 전송과 저전력 소비를 구현하는 수신기

Also Published As

Publication number Publication date
US6031782A (en) 2000-02-29
KR19990066760A (ko) 1999-08-16
KR100306859B1 (ko) 2001-10-19
CN1169156C (zh) 2004-09-29
TW409461B (en) 2000-10-21
CN1223442A (zh) 1999-07-21

Similar Documents

Publication Publication Date Title
CN110610729B (zh) 用于在活动断电期间减少感测放大器泄漏电流的设备及方法
KR100270000B1 (ko) 승압펄스 발생회로
JPH11203866A (ja) 半導体記憶装置
US8804446B2 (en) Semiconductor device having equalizing circuit equalizing pair of bit lines
US5859799A (en) Semiconductor memory device including internal power supply circuit generating a plurality of internal power supply voltages at different levels
JP3849835B2 (ja) 半導体集積回路装置
US7583110B2 (en) High-speed, low-power input buffer for integrated circuit devices
US5537066A (en) Flip-flop type amplifier circuit
JP2003258624A (ja) 入力バッファ回路及び半導体記憶装置
US9735780B2 (en) Tri-state driver circuits having automatic high-impedance enabling
US7688645B2 (en) Output circuit for a semiconductor memory device and data output method
US8565032B2 (en) Semiconductor device
JP2002050178A (ja) 半導体記憶装置
KR0146863B1 (ko) 고속 및 저전력의 데이타 읽기/쓰기 회로를 구비한 반도체 메모리
US6233188B1 (en) Precharge control signal generating circuit
US9001610B2 (en) Semiconductor device generating internal voltage
US6127878A (en) Driver circuit with negative lower power rail
JP2004199778A (ja) 半導体記憶装置
JP2002246891A (ja) 入力バッファ回路および半導体装置
US4435791A (en) CMOS Address buffer for a semiconductor memory
JP2002246892A (ja) 入力バッファ回路
JP3224712B2 (ja) 論理＆レベル変換回路及び半導体装置
JP3192709B2 (ja) 半導体記憶装置
JP2009037690A (ja) 半導体回路
JP2008310951A (ja) 半導体装置

Legal Events

Date Code Title Description
A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20050111

A621 Written request for application examination

Free format text: JAPANESE INTERMEDIATE CODE: A621

Effective date: 20050111

A977 Report on retrieval

Free format text: JAPANESE INTERMEDIATE CODE: A971007

Effective date: 20080117

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20080122

A02 Decision of refusal

Free format text: JAPANESE INTERMEDIATE CODE: A02

Effective date: 20080527