JPH11353230A - コンピュータ装置 - Google Patents
コンピュータ装置Info
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- JPH11353230A JPH11353230A JP10155957A JP15595798A JPH11353230A JP H11353230 A JPH11353230 A JP H11353230A JP 10155957 A JP10155957 A JP 10155957A JP 15595798 A JP15595798 A JP 15595798A JP H11353230 A JPH11353230 A JP H11353230A
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- JP
- Japan
- Prior art keywords
- cache
- battery
- secondary cache
- function
- computer device
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
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-
- Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
- Y02—TECHNOLOGIES OR APPLICATIONS FOR MITIGATION OR ADAPTATION AGAINST CLIMATE CHANGE
- Y02D—CLIMATE CHANGE MITIGATION TECHNOLOGIES IN INFORMATION AND COMMUNICATION TECHNOLOGIES [ICT], I.E. INFORMATION AND COMMUNICATION TECHNOLOGIES AIMING AT THE REDUCTION OF THEIR OWN ENERGY USE
- Y02D10/00—Energy efficient computing, e.g. low power processors, power management or thermal management
Landscapes
- Power Sources (AREA)
- Memory System Of A Hierarchy Structure (AREA)
Abstract
(57)【要約】
【課題】本発明は、キャッシュ機能及び省電力機能を備
えたバッテリ駆動可能なコンピュータ装置に於いて、キ
ャッシュ機構を省電力機能の一制御対象に置くことで、
キャッシュ動作に伴う消費電力をバッテリ駆動時間の延
長化に役立て、これによりバッテリ駆動時間の延長化を
より促進できるコンピュータ装置を提供することを課題
とする。 【解決手段】ＣＰＵ１１は、メインメモリ１４内の省電
力プログラムに従い、ＣＰＵ１１の使用率、バッテリ残
量等に応じて、２次キャッシュ１３の動的な有効／無効
制御による省電力化処理を実行する。
えたバッテリ駆動可能なコンピュータ装置に於いて、キ
ャッシュ機構を省電力機能の一制御対象に置くことで、
キャッシュ動作に伴う消費電力をバッテリ駆動時間の延
長化に役立て、これによりバッテリ駆動時間の延長化を
より促進できるコンピュータ装置を提供することを課題
とする。 【解決手段】ＣＰＵ１１は、メインメモリ１４内の省電
力プログラムに従い、ＣＰＵ１１の使用率、バッテリ残
量等に応じて、２次キャッシュ１３の動的な有効／無効
制御による省電力化処理を実行する。
Description
【０００１】
【発明の属する技術分野】本発明は、キャッシュ機能及
び省電力機能を備えたバッテリ駆動可能なコンピュータ
装置に関する。本発明は、キャッシュ機能の有効／無効
切り換えを省電力機能の一制御対象としたバッテリ駆動
可能なコンピュータ装置に関する。
び省電力機能を備えたバッテリ駆動可能なコンピュータ
装置に関する。本発明は、キャッシュ機能の有効／無効
切り換えを省電力機能の一制御対象としたバッテリ駆動
可能なコンピュータ装置に関する。
【０００２】
【従来の技術】バッテリ駆動可能な小型パーソナルコン
ピュータに於いては、バッテリ駆動時間の延長を図るた
めに種々の工夫がなされている。例えばユーザの省電力
モード設定、バッテリの残存電力量低下等、所定条件の
下に、キー入力操作状態を監視して設定時間内にキー入
力操作が無いときディスプレイのバックライトをオフし
たり、ハードディスクの回転駆動を制御したり、ＣＰＵ
スリープ制御を行なったりして消費電力の低減化を図っ
ている。
ピュータに於いては、バッテリ駆動時間の延長を図るた
めに種々の工夫がなされている。例えばユーザの省電力
モード設定、バッテリの残存電力量低下等、所定条件の
下に、キー入力操作状態を監視して設定時間内にキー入
力操作が無いときディスプレイのバックライトをオフし
たり、ハードディスクの回転駆動を制御したり、ＣＰＵ
スリープ制御を行なったりして消費電力の低減化を図っ
ている。
【０００３】一方、性能面からは、メモリアクセスの高
速化を図るため、キャッシュ機構が採用されている。通
常、この種キャッシュ機構は、ＣＰＵチップ内に置かれ
た比較的小容量のキャッシュと、ＣＰＵチップ外に置か
れた比較的大容量のキャッシュとにより構成される。こ
のＣＰＵチップ外に置かれたキャッシュは、通常、２次
キャッシュ、オンボードキャッシュ、Ｌ２キャッシュ、
又はレベル２キャッシュと呼ばれ、数メガバイト程度
（２５６ｋバイト以上）のＳＲＡＭ（スタティックＲＡ
Ｍ）上で実現される。
速化を図るため、キャッシュ機構が採用されている。通
常、この種キャッシュ機構は、ＣＰＵチップ内に置かれ
た比較的小容量のキャッシュと、ＣＰＵチップ外に置か
れた比較的大容量のキャッシュとにより構成される。こ
のＣＰＵチップ外に置かれたキャッシュは、通常、２次
キャッシュ、オンボードキャッシュ、Ｌ２キャッシュ、
又はレベル２キャッシュと呼ばれ、数メガバイト程度
（２５６ｋバイト以上）のＳＲＡＭ（スタティックＲＡ
Ｍ）上で実現される。
【０００４】この２次キャッシュを構成するＳＲＡＭを
ある条件の下にスリープさせることにより、処理スピー
ドの低下は余儀無くされるものの消費電力の削減に寄与
することができる。
ある条件の下にスリープさせることにより、処理スピー
ドの低下は余儀無くされるものの消費電力の削減に寄与
することができる。
【０００５】しかしながら従来の技術では、キャッシュ
の有効／無効を切り換える度にコンピュータシステムの
再起動が必要となり、従ってユーザが、性能優先または
バッテリ駆動時間優先の目的で、キャッシュの有効／無
効を切り換える際は、その都度、使用中のアプリケーシ
ョン、ＯＳ等を、一旦、終了させなければならず、使い
勝手が悪いという問題があった。
の有効／無効を切り換える度にコンピュータシステムの
再起動が必要となり、従ってユーザが、性能優先または
バッテリ駆動時間優先の目的で、キャッシュの有効／無
効を切り換える際は、その都度、使用中のアプリケーシ
ョン、ＯＳ等を、一旦、終了させなければならず、使い
勝手が悪いという問題があった。
【０００６】また、従来の技術では、ＣＰＵの使用率に
関係なくキャッシュの動作状態が決定されており、従っ
てＣＰＵを殆ど使用していない状態でもキャッシュが有
効になっており、その分、電力を無駄に消費していた。
関係なくキャッシュの動作状態が決定されており、従っ
てＣＰＵを殆ど使用していない状態でもキャッシュが有
効になっており、その分、電力を無駄に消費していた。
【０００７】また、従来の技術では、バッテリの残量
（残存電力量）に関係なくキャッシュの動作状態が決定
されており、従ってバッテリの残量が少なくなった状態
でもキャッシュが有効になっており、キャッシュの無駄
な消費電力分をバッテリ駆動時間の延長化に反映させる
ことができなかった。
（残存電力量）に関係なくキャッシュの動作状態が決定
されており、従ってバッテリの残量が少なくなった状態
でもキャッシュが有効になっており、キャッシュの無駄
な消費電力分をバッテリ駆動時間の延長化に反映させる
ことができなかった。
【０００８】
【発明が解決しようとする課題】上記したように、従来
では、キャッシュ機能を備えたバッテリ駆動可能なコン
ピュータ装置に於いて、キャッシュの有効／無効を切り
換える度にコンピュータシステムの再起動が必要とな
り、従ってユーザが、性能優先またはバッテリ駆動時間
優先の目的で、キャッシュの有効／無効を切り換える際
は、その都度、使用中のアプリケーション、ＯＳ等を、
一旦、終了させなければならず、使い勝手が悪いという
問題があった。また、ＣＰＵの使用率に関係なくキャッ
シュの動作状態が決定されており、従ってＣＰＵを殆ど
使用していない状態でもキャッシュが有効になってお
り、その分、電力を無駄に消費していた。更に、バッテ
リの残量に関係なくキャッシュの動作状態が決定されて
おり、従ってバッテリの残量が少なくなった状態でもキ
ャッシュが有効になっており、キャッシュの無駄な消費
電力分をバッテリ駆動時間の延長化に振り向けることが
できなかった。
では、キャッシュ機能を備えたバッテリ駆動可能なコン
ピュータ装置に於いて、キャッシュの有効／無効を切り
換える度にコンピュータシステムの再起動が必要とな
り、従ってユーザが、性能優先またはバッテリ駆動時間
優先の目的で、キャッシュの有効／無効を切り換える際
は、その都度、使用中のアプリケーション、ＯＳ等を、
一旦、終了させなければならず、使い勝手が悪いという
問題があった。また、ＣＰＵの使用率に関係なくキャッ
シュの動作状態が決定されており、従ってＣＰＵを殆ど
使用していない状態でもキャッシュが有効になってお
り、その分、電力を無駄に消費していた。更に、バッテ
リの残量に関係なくキャッシュの動作状態が決定されて
おり、従ってバッテリの残量が少なくなった状態でもキ
ャッシュが有効になっており、キャッシュの無駄な消費
電力分をバッテリ駆動時間の延長化に振り向けることが
できなかった。
【０００９】本発明は上記実情に鑑みなされたもので、
キャッシュ機能及び省電力機能を備えたバッテリ駆動可
能なコンピュータ装置に於いて、キャッシュ機構を省電
力機能の一制御対象に置くことで、キャッシュ動作に伴
う消費電力をバッテリ駆動時間の延長化に役立て、これ
によりバッテリ駆動時間の延長化をより促進できるコン
ピュータ装置を提供することを目的とする。
キャッシュ機能及び省電力機能を備えたバッテリ駆動可
能なコンピュータ装置に於いて、キャッシュ機構を省電
力機能の一制御対象に置くことで、キャッシュ動作に伴
う消費電力をバッテリ駆動時間の延長化に役立て、これ
によりバッテリ駆動時間の延長化をより促進できるコン
ピュータ装置を提供することを目的とする。
【００１０】また、本発明は、キャッシュ機能及び省電
力機能を備えたバッテリ駆動可能なコンピュータ装置に
於いて、ＣＰＵの使用率とキャッシュの動作とを互いに
関連付けることによって、ＣＰＵを殆ど使用していない
状態下に於けるキャッシュの無駄な消費電力を削減し、
省電力機能をより促進できるコンピュータ装置を提供す
ることを目的とする。
力機能を備えたバッテリ駆動可能なコンピュータ装置に
於いて、ＣＰＵの使用率とキャッシュの動作とを互いに
関連付けることによって、ＣＰＵを殆ど使用していない
状態下に於けるキャッシュの無駄な消費電力を削減し、
省電力機能をより促進できるコンピュータ装置を提供す
ることを目的とする。
【００１１】また、本発明は、キャッシュ機能及び省電
力機能を備えたバッテリ駆動可能なコンピュータ装置に
於いて、バッテリの残量とキャッシュの動作とを互いに
関連付けることによって、キャッシュの無駄な消費電力
分をバッテリ駆動時間の延長化に振り向け、省電力機能
をより促進できるコンピュータ装置を提供することを目
的とする。
力機能を備えたバッテリ駆動可能なコンピュータ装置に
於いて、バッテリの残量とキャッシュの動作とを互いに
関連付けることによって、キャッシュの無駄な消費電力
分をバッテリ駆動時間の延長化に振り向け、省電力機能
をより促進できるコンピュータ装置を提供することを目
的とする。
【００１２】
【課題を解決するための手段】本発明は、キャッシュ機
能及び省電力機能を備えたバッテリ駆動可能なコンピュ
ータ装置に於いて、キャッシュ機構を省電力機能の一部
の制御対象に含むことで省電力化をより促進させること
を特徴とする。
能及び省電力機能を備えたバッテリ駆動可能なコンピュ
ータ装置に於いて、キャッシュ機構を省電力機能の一部
の制御対象に含むことで省電力化をより促進させること
を特徴とする。
【００１３】また、本発明は、キャッシュの有効／無効
をシステム動作中に動的に切り換える手段を省電力機能
に活用することで、省電力化をより促進させることを特
徴とする。
をシステム動作中に動的に切り換える手段を省電力機能
に活用することで、省電力化をより促進させることを特
徴とする。
【００１４】即ち、本発明は、キャッシュ機能及び省電
力機能を備えたバッテリ駆動可能なコンピュータ装置に
於いて、キャッシュ機能をオン／オフ制御する手段を有
し、キャッシュ機能を省電力機能に組み込んだことを特
徴とする。
力機能を備えたバッテリ駆動可能なコンピュータ装置に
於いて、キャッシュ機能をオン／オフ制御する手段を有
し、キャッシュ機能を省電力機能に組み込んだことを特
徴とする。
【００１５】また、本発明は、キャッシュ機能及び省電
力機能を備えたバッテリ駆動可能なコンピュータ装置に
於いて、２次キャッシュを有効または無効に切替える手
段と、動作モードを省電力モードまたはノーマルモード
に切替える手段と、動作モードがノーマルモードである
とき２次キャッシュを有効にし、動作モードが省電力モ
ードにあるとき２次キャッシュを無効にする手段とを具
備してなることを特徴とする。
力機能を備えたバッテリ駆動可能なコンピュータ装置に
於いて、２次キャッシュを有効または無効に切替える手
段と、動作モードを省電力モードまたはノーマルモード
に切替える手段と、動作モードがノーマルモードである
とき２次キャッシュを有効にし、動作モードが省電力モ
ードにあるとき２次キャッシュを無効にする手段とを具
備してなることを特徴とする。
【００１６】また、本発明は、キャッシュ機能を備えた
バッテリ駆動可能なコンピュータ装置に於いて、２次キ
ャッシュを有効または無効にする手段と、ＣＰＵの使用
率を取得する手段と、ＣＰＵの使用率が設定値以下であ
るとき２次キャッシュを無効化する手段とを具備してな
ることを特徴とする。
バッテリ駆動可能なコンピュータ装置に於いて、２次キ
ャッシュを有効または無効にする手段と、ＣＰＵの使用
率を取得する手段と、ＣＰＵの使用率が設定値以下であ
るとき２次キャッシュを無効化する手段とを具備してな
ることを特徴とする。
【００１７】また、本発明は、キャッシュ機能を備えた
バッテリ駆動可能なコンピュータ装置に於いて、２次キ
ャッシュを有効または無効にする手段と、バッテリの残
存電力量を取得する手段と、バッテリの残存電力量が設
定値以下であるとき２次キャッシュを無効化する手段と
を具備してなることを特徴とする。
バッテリ駆動可能なコンピュータ装置に於いて、２次キ
ャッシュを有効または無効にする手段と、バッテリの残
存電力量を取得する手段と、バッテリの残存電力量が設
定値以下であるとき２次キャッシュを無効化する手段と
を具備してなることを特徴とする。
【００１８】また、本発明は、キャッシュ機能を備えた
バッテリ駆動可能なコンピュータ装置に於いて、２次キ
ャッシュを有効または無効にする手段と、バッテリ駆動
時に２次キャッシュを無効化する手段とを具備してなる
ことを特徴とする。
バッテリ駆動可能なコンピュータ装置に於いて、２次キ
ャッシュを有効または無効にする手段と、バッテリ駆動
時に２次キャッシュを無効化する手段とを具備してなる
ことを特徴とする。
【００１９】また、本発明は、上記コンピュータ装置に
於いて、２次キャッシュを無効化する際に必要に応じて
データ退避を行ない、２次キャッシュを有効化する際に
当該キャッシュのメモリ内容を再初期化する手段を有し
て、２次キャッシュの有効／無効切り換えを動的に行な
うことができるようにしたことを特徴とする。
於いて、２次キャッシュを無効化する際に必要に応じて
データ退避を行ない、２次キャッシュを有効化する際に
当該キャッシュのメモリ内容を再初期化する手段を有し
て、２次キャッシュの有効／無効切り換えを動的に行な
うことができるようにしたことを特徴とする。
【００２０】
【発明の実施の形態】以下図面を参照して本発明の一実
施形態を説明する。図１は本発明に係るコンピュータ装
置の要部の構成を示すブロック図であり、図２は本発明
に係るコンピュータ装置の省電力プログラム、ＯＳ、Ｂ
ＩＯＳ、ハードウェアの論理的な関係を示す図である。
施形態を説明する。図１は本発明に係るコンピュータ装
置の要部の構成を示すブロック図であり、図２は本発明
に係るコンピュータ装置の省電力プログラム、ＯＳ、Ｂ
ＩＯＳ、ハードウェアの論理的な関係を示す図である。
【００２１】図１に於いて、１１はシステム全体の制御
を司るＣＰＵであり、ここでは図２に示す省電力プログ
ラムに従い、図３乃至図６に示すような２次キャッシュ
の動的な有効／無効制御による省電力化処理を実行す
る。
を司るＣＰＵであり、ここでは図２に示す省電力プログ
ラムに従い、図３乃至図６に示すような２次キャッシュ
の動的な有効／無効制御による省電力化処理を実行す
る。
【００２２】１２はＣＰＵチップ内にＣＰＵ１１ととも
に設けられたキャッシュであり、ここでは１次キャッシ
ュと称している。この１次キャッシュ１２は、小容量の
ＳＲＡＭにより構成され、２次キャッシュ１３の一部デ
ータが記憶される。
に設けられたキャッシュであり、ここでは１次キャッシ
ュと称している。この１次キャッシュ１２は、小容量の
ＳＲＡＭにより構成され、２次キャッシュ１３の一部デ
ータが記憶される。
【００２３】１３は省電力化処理の対象となる、ＳＲＡ
Ｍで構成された２次キャッシュであり、ここでは省電力
プログラムに従うＣＰＵ１１の制御の下に後述するシス
テムコントローラ１６により有効／無効制御される。具
体的にはＣＰＵ１１の省電力プログラムの処理に従うシ
ステムコントローラ１６の制御で２次キャッシュ１３を
構成するＳＲＡＭに供給される動作クロックを停止し、
２次キャッシュ１３をスリープ状態にすることによって
無効化する。この際の無効化処理は図３に、また有効化
処理は図４にそれぞれフローチャートで示される。
Ｍで構成された２次キャッシュであり、ここでは省電力
プログラムに従うＣＰＵ１１の制御の下に後述するシス
テムコントローラ１６により有効／無効制御される。具
体的にはＣＰＵ１１の省電力プログラムの処理に従うシ
ステムコントローラ１６の制御で２次キャッシュ１３を
構成するＳＲＡＭに供給される動作クロックを停止し、
２次キャッシュ１３をスリープ状態にすることによって
無効化する。この際の無効化処理は図３に、また有効化
処理は図４にそれぞれフローチャートで示される。
【００２４】１４はＣＰＵ１１の処理プログラム格納領
域、作業領域等に供される、ＤＲＡＭ（ダイナミックＲ
ＡＭ）により構成されたメインメモリ（主記憶）であ
り、ここでは図２に示す省電力プログラム、及びＯＳ、
ドライバ等が格納される。
域、作業領域等に供される、ＤＲＡＭ（ダイナミックＲ
ＡＭ）により構成されたメインメモリ（主記憶）であ
り、ここでは図２に示す省電力プログラム、及びＯＳ、
ドライバ等が格納される。
【００２５】１５はＣＰＵ１１が実行する制御プログラ
ムを格納したＢＩＯＳ−ＲＯＭである。１６はＣＰＵ１
１の制御の下にシステム制御を行なうシステムコントロ
ーラであり、ここでは省電力プログラムに従うＣＰＵ１
１の制御の下に２次キャッシュ１３を構成するＳＲＡＭ
に供給される動作クロックを停止し、２次キャッシュ１
３をスリープ状態にすることによって、２次キャッシュ
１３を無効化する。この際の無効化処理は図３に、また
有効化処理は図４にそれぞれ示される。
ムを格納したＢＩＯＳ−ＲＯＭである。１６はＣＰＵ１
１の制御の下にシステム制御を行なうシステムコントロ
ーラであり、ここでは省電力プログラムに従うＣＰＵ１
１の制御の下に２次キャッシュ１３を構成するＳＲＡＭ
に供給される動作クロックを停止し、２次キャッシュ１
３をスリープ状態にすることによって、２次キャッシュ
１３を無効化する。この際の無効化処理は図３に、また
有効化処理は図４にそれぞれ示される。
【００２６】上記したＣＰＵ１１と、２次キャッシュ１
３、メインメモリ１４、及びシステムコントローラ１６
はそれぞれＣＰＵバス（ＣＰＵ−ＢＵＳ）を介して相互
に接続される。
３、メインメモリ１４、及びシステムコントローラ１６
はそれぞれＣＰＵバス（ＣＰＵ−ＢＵＳ）を介して相互
に接続される。
【００２７】また、１５及び１７はそれぞれＰＣＩバス
（ＰＣＩ−ＢＵＳ）に接続された記憶装置であり、１５
はＣＰＵ１１の制御プログラムを格納したＢＩＯＳ−Ｒ
ＯＭ、１７は外部記憶となるハードディスクドライブ
（ＨＤＤ）である。
（ＰＣＩ−ＢＵＳ）に接続された記憶装置であり、１５
はＣＰＵ１１の制御プログラムを格納したＢＩＯＳ−Ｒ
ＯＭ、１７は外部記憶となるハードディスクドライブ
（ＨＤＤ）である。
【００２８】尚、上記した構成要素の動作用電源は、Ａ
Ｃ電源または二次電池を用いたバッテリ電源により供給
されるが、ここではその電源回路を省略して示してい
る。図３及び図４はそれぞれ２次キャッシュ１３を有効
／無効制御する際の処理手順を示すフローチャートであ
り、このうち、図３は２次キャッシュ１３を無効化する
際の処理手順を示し、図４は２次キャッシュ１３を有効
化する際の処理手順を示している。
Ｃ電源または二次電池を用いたバッテリ電源により供給
されるが、ここではその電源回路を省略して示してい
る。図３及び図４はそれぞれ２次キャッシュ１３を有効
／無効制御する際の処理手順を示すフローチャートであ
り、このうち、図３は２次キャッシュ１３を無効化する
際の処理手順を示し、図４は２次キャッシュ１３を有効
化する際の処理手順を示している。
【００２９】図５及び図６はそれぞれ上記図３及び図４
に示す２次キャッシュ１３の有効／無効制御機能を用い
２次キャッシュ１３を省電力制御の対象として動的に有
効／無効制御する際の処理手順を示すフローチャートで
あり、このうち、図５はＣＰＵ１１の使用率に応じて２
次キャッシュ１３を有効／無効制御する際の処理手順を
示し、図６はバッテリ残量に応じて２次キャッシュ１３
を有効／無効制御する際の処理手順を示している。
に示す２次キャッシュ１３の有効／無効制御機能を用い
２次キャッシュ１３を省電力制御の対象として動的に有
効／無効制御する際の処理手順を示すフローチャートで
あり、このうち、図５はＣＰＵ１１の使用率に応じて２
次キャッシュ１３を有効／無効制御する際の処理手順を
示し、図６はバッテリ残量に応じて２次キャッシュ１３
を有効／無効制御する際の処理手順を示している。
【００３０】ここで上記各図を参照して本発明の実施形
態に於ける動作を説明する。ＣＰＵ１１はメインメモリ
１４に格納された省電力プログラムに従い、図３乃至図
６に示すような２次キャッシュの動的な有効／無効制御
による省電力化処理を実行する。
態に於ける動作を説明する。ＣＰＵ１１はメインメモリ
１４に格納された省電力プログラムに従い、図３乃至図
６に示すような２次キャッシュの動的な有効／無効制御
による省電力化処理を実行する。
【００３１】先ず、図１乃至図５を参照して、ＣＰＵ１
１の使用率に応じて２次キャッシュ１３を有効／無効制
御する際の処理動作について説明する。ＣＰＵ１１の使
用率ポーリング時間が経過すると、ＣＰＵ使用率を取得
（または算出）する（図５ステップＳ５１，Ｓ５２）。
１の使用率に応じて２次キャッシュ１３を有効／無効制
御する際の処理動作について説明する。ＣＰＵ１１の使
用率ポーリング時間が経過すると、ＣＰＵ使用率を取得
（または算出）する（図５ステップＳ５１，Ｓ５２）。
【００３２】ここで、ＣＰＵ１１が予め設定された境界
値より低い状態にあるとき（図５ステップＳ５３）、２
次キャッシュ１３が既に無効になっているか否かを判断
し（図５ステップＳ５４）、有効状態にあるとき、図３
に示す無効化処理を実行する（図５ステップＳ５６）。
尚、この図３に示す無効化処理ではライトバック（スト
アイン）方式によりメモリデータの整合をとる際の例を
示しており、ライトスルー（ストアスルー）方式の場合
は、図中のステップＳ３１の処理が不要となる。
値より低い状態にあるとき（図５ステップＳ５３）、２
次キャッシュ１３が既に無効になっているか否かを判断
し（図５ステップＳ５４）、有効状態にあるとき、図３
に示す無効化処理を実行する（図５ステップＳ５６）。
尚、この図３に示す無効化処理ではライトバック（スト
アイン）方式によりメモリデータの整合をとる際の例を
示しており、ライトスルー（ストアスルー）方式の場合
は、図中のステップＳ３１の処理が不要となる。
【００３３】この際の２次キャッシュ１３の無効化処理
は、２次キャッシュ１３の内容をメインメモリ１４上に
書き出し、データ退避を行なった後に、２次キャッシュ
１３を無効にし、２次キャッシュ１３を構成するＳＲＡ
Ｍへの動作クロックの供給を停止して、ＳＲＡＭをスリ
ープ状態にする（図３ステップＳ３１〜Ｓ３３）。これ
により２次キャッシュ１３を構成するＳＲＡＭの消費電
力が低減される。
は、２次キャッシュ１３の内容をメインメモリ１４上に
書き出し、データ退避を行なった後に、２次キャッシュ
１３を無効にし、２次キャッシュ１３を構成するＳＲＡ
Ｍへの動作クロックの供給を停止して、ＳＲＡＭをスリ
ープ状態にする（図３ステップＳ３１〜Ｓ３３）。これ
により２次キャッシュ１３を構成するＳＲＡＭの消費電
力が低減される。
【００３４】また、２次キャッシュ１３が既に無効にな
っているか否かの判断（図５ステップＳ５４）に於い
て、２次キャッシュ１３が既に無効になっている際は、
処理を終了する。
っているか否かの判断（図５ステップＳ５４）に於い
て、２次キャッシュ１３が既に無効になっている際は、
処理を終了する。
【００３５】また、ＣＰＵ１１が予め設定された境界値
より低い状態にあるか否かの判断（図５ステップＳ５
３）に於いて、ＣＰＵ１１が予め設定された境界値以上
であるときは、２次キャッシュ１３が既に有効になって
いるか否かを判断し（図５ステップＳ５５）、無効状態
にあるとき、図４に示す有効化処理を実行する（図５ス
テップＳ５７）。
より低い状態にあるか否かの判断（図５ステップＳ５
３）に於いて、ＣＰＵ１１が予め設定された境界値以上
であるときは、２次キャッシュ１３が既に有効になって
いるか否かを判断し（図５ステップＳ５５）、無効状態
にあるとき、図４に示す有効化処理を実行する（図５ス
テップＳ５７）。
【００３６】この際の２次キャッシュ１３の有効化処理
は、２次キャッシュ１３を構成するＳＲＡＭへの動作ク
ロックの供給を再開して当該ＳＲＡＭをアクティブ状態
にした後、２次キャッシュ１３を初期化し、２次キャッ
シュ１３を有効にする（図４ステップＳ４１〜Ｓ４
３）。
は、２次キャッシュ１３を構成するＳＲＡＭへの動作ク
ロックの供給を再開して当該ＳＲＡＭをアクティブ状態
にした後、２次キャッシュ１３を初期化し、２次キャッ
シュ１３を有効にする（図４ステップＳ４１〜Ｓ４
３）。
【００３７】また、２次キャッシュ１３が既に有効にな
っているか否かの判断（図５ステップＳ５５）に於い
て、２次キャッシュ１３が既に有効になっている際は、
処理を終了する。
っているか否かの判断（図５ステップＳ５５）に於い
て、２次キャッシュ１３が既に有効になっている際は、
処理を終了する。
【００３８】次に、図１乃至図４と図６を参照して、バ
ッテリ残量（残存電力量）に応じて２次キャッシュ１３
を有効／無効制御する際の処理動作について説明する。
バッテリ駆動時に於いて、バッテリ残量が変化すると、
その変化がＣＰＵ１１に通知される。
ッテリ残量（残存電力量）に応じて２次キャッシュ１３
を有効／無効制御する際の処理動作について説明する。
バッテリ駆動時に於いて、バッテリ残量が変化すると、
その変化がＣＰＵ１１に通知される。
【００３９】ＣＰＵ１１はバッテリ残量の通知を受ける
と、その通知されたバッテリ残量が予め設定された境界
値より低くなったか否かを判断する（図６ステップＳ６
１，Ｓ６２）。
と、その通知されたバッテリ残量が予め設定された境界
値より低くなったか否かを判断する（図６ステップＳ６
１，Ｓ６２）。
【００４０】ここで、バッテリ残量が予め設定された境
界値以下であるとき、２次キャッシュ１３が既に無効に
なっているか否かを判断し（図６ステップＳ６３）、有
効状態にあるとき、図３に示す無効化処理を実行する
（図６ステップＳ６４）。
界値以下であるとき、２次キャッシュ１３が既に無効に
なっているか否かを判断し（図６ステップＳ６３）、有
効状態にあるとき、図３に示す無効化処理を実行する
（図６ステップＳ６４）。
【００４１】この際の２次キャッシュ１３の無効化処理
は、前述した通りであり、ここではその動作説明を省略
する。また、２次キャッシュ１３が既に無効になってい
るか否かの判断（図６ステップＳ６４）に於いて、２次
キャッシュ１３が既に無効になっている際は、処理を終
了する。
は、前述した通りであり、ここではその動作説明を省略
する。また、２次キャッシュ１３が既に無効になってい
るか否かの判断（図６ステップＳ６４）に於いて、２次
キャッシュ１３が既に無効になっている際は、処理を終
了する。
【００４２】また、バッテリ残量が予め設定された境界
値以下であるか否かの判断（図６ステップＳ６２）に於
いて、バッテリ残量が設定された境界値以上であるとき
は、２次キャッシュ１３が既に有効になっているか否か
を判断し（図６ステップＳ６４）、無効状態にあると
き、図４に示す有効化処理を実行する（図６ステップＳ
６６）。
値以下であるか否かの判断（図６ステップＳ６２）に於
いて、バッテリ残量が設定された境界値以上であるとき
は、２次キャッシュ１３が既に有効になっているか否か
を判断し（図６ステップＳ６４）、無効状態にあると
き、図４に示す有効化処理を実行する（図６ステップＳ
６６）。
【００４３】この際の２次キャッシュ１３の有効化処理
は、、前述した通りであり、ここではその動作説明を省
略する。また、２次キャッシュ１３が既に有効になって
いるか否かの判断（図６ステップＳ６４）に於いて、２
次キャッシュ１３が既に有効になっている際は、処理を
終了する。
は、、前述した通りであり、ここではその動作説明を省
略する。また、２次キャッシュ１３が既に有効になって
いるか否かの判断（図６ステップＳ６４）に於いて、２
次キャッシュ１３が既に有効になっている際は、処理を
終了する。
【００４４】上記したように、本発明の実施形態によれ
ば、キャッシュ機構を省電力機能の一制御対象に置くこ
とで、キャッシュ動作に伴う消費電力をバッテリ駆動時
間の延長化に役立て、これによりバッテリ駆動時間の延
長化をより促進できる。また、ＣＰＵの使用率とキャッ
シュの動作とを互いに関連付けることによって、ＣＰＵ
を殆ど使用していない状態下に於けるキャッシュの無駄
な消費電力を削減し、省電力機能をより促進できる。更
に、バッテリの残量とキャッシュの動作とを互いに関連
付けることによって、キャッシュの無駄な消費電力分を
バッテリ駆動時間の延長化に振り向け、省電力機能をよ
り促進できる。
ば、キャッシュ機構を省電力機能の一制御対象に置くこ
とで、キャッシュ動作に伴う消費電力をバッテリ駆動時
間の延長化に役立て、これによりバッテリ駆動時間の延
長化をより促進できる。また、ＣＰＵの使用率とキャッ
シュの動作とを互いに関連付けることによって、ＣＰＵ
を殆ど使用していない状態下に於けるキャッシュの無駄
な消費電力を削減し、省電力機能をより促進できる。更
に、バッテリの残量とキャッシュの動作とを互いに関連
付けることによって、キャッシュの無駄な消費電力分を
バッテリ駆動時間の延長化に振り向け、省電力機能をよ
り促進できる。
【００４５】尚、上記した実施形態では、キャッシュメ
モリの有効／無効切り換えを省電力プログラムにより実
行したが、ＯＳ上で動作する他のドライバ（ソフトウェ
ア）、またはＢＩＯＳ（ファームウェア）により実行制
御することも可能である。
モリの有効／無効切り換えを省電力プログラムにより実
行したが、ＯＳ上で動作する他のドライバ（ソフトウェ
ア）、またはＢＩＯＳ（ファームウェア）により実行制
御することも可能である。
【００４６】
【発明の効果】以上詳記したように本発明によれば、キ
ャッシュ機能及び省電力機能を備えたバッテリ駆動可能
なコンピュータ装置に於いて、キャッシュ機構を省電力
機能の一制御対象に置くことで、キャッシュ動作に伴う
消費電力をバッテリ駆動時間の延長化に役立て、これに
よりバッテリ駆動時間の延長化をより促進できるコンピ
ュータ装置が提供できる。
ャッシュ機能及び省電力機能を備えたバッテリ駆動可能
なコンピュータ装置に於いて、キャッシュ機構を省電力
機能の一制御対象に置くことで、キャッシュ動作に伴う
消費電力をバッテリ駆動時間の延長化に役立て、これに
よりバッテリ駆動時間の延長化をより促進できるコンピ
ュータ装置が提供できる。
【００４７】また、本発明によれば、キャッシュ機能及
び省電力機能を備えたバッテリ駆動可能なコンピュータ
装置に於いて、ＣＰＵの使用率とキャッシュの動作とを
互いに関連付けることによって、ＣＰＵを殆ど使用して
いない状態下に於けるキャッシュの無駄な消費電力を削
減し、省電力機能をより促進できるコンピュータ装置が
提供できる。
び省電力機能を備えたバッテリ駆動可能なコンピュータ
装置に於いて、ＣＰＵの使用率とキャッシュの動作とを
互いに関連付けることによって、ＣＰＵを殆ど使用して
いない状態下に於けるキャッシュの無駄な消費電力を削
減し、省電力機能をより促進できるコンピュータ装置が
提供できる。
【００４８】また、本発明によれば、キャッシュ機能及
び省電力機能を備えたバッテリ駆動可能なコンピュータ
装置に於いて、バッテリの残量とキャッシュの動作とを
互いに関連付けることによって、キャッシュの無駄な消
費電力分をバッテリ駆動時間の延長化に振り向け、省電
力機能をより促進できるコンピュータ装置が提供でき
る。
び省電力機能を備えたバッテリ駆動可能なコンピュータ
装置に於いて、バッテリの残量とキャッシュの動作とを
互いに関連付けることによって、キャッシュの無駄な消
費電力分をバッテリ駆動時間の延長化に振り向け、省電
力機能をより促進できるコンピュータ装置が提供でき
る。
【図１】本発明の実施形態に於けるコンピュータ装置の
要部の構成を示すブロック図。
要部の構成を示すブロック図。
【図２】上記実施形態に於けるコンピュータ装置の省電
力プログラム、ＯＳ、ＢＩＯＳ、ハードウェアの論理的
な関係を示す図。
力プログラム、ＯＳ、ＢＩＯＳ、ハードウェアの論理的
な関係を示す図。
【図３】上記実施形態に於ける２次キャッシュを無効化
する際の処理手順を示すフローチャート。
する際の処理手順を示すフローチャート。
【図４】上記実施形態に於ける２次キャッシュを有効化
する際の処理手順を示すフローチャート。
する際の処理手順を示すフローチャート。
【図５】上記実施形態に於ける、ＣＰＵ１１の使用率に
応じて２次キャッシュを有効／無効制御する際の処理手
順を示すフローチャート。
応じて２次キャッシュを有効／無効制御する際の処理手
順を示すフローチャート。
【図６】上記実施形態に於ける、バッテリ残量に応じて
２次キャッシュを有効／無効制御する際の処理手順を示
すフローチャート。
２次キャッシュを有効／無効制御する際の処理手順を示
すフローチャート。
１１…ＣＰＵ、 １２…ＣＰＵチップ内に設けられたキャッシュ（１次キ
ャッシュ）、 １３…２次キャッシュ、 １４…メインメモリ（主記憶）、 １５…ＢＩＯＳ−ＲＯＭ、 １６…システムコントローラ、 １７…ハードディスクドライブ（ＨＤＤ）。
ャッシュ）、 １３…２次キャッシュ、 １４…メインメモリ（主記憶）、 １５…ＢＩＯＳ−ＲＯＭ、 １６…システムコントローラ、 １７…ハードディスクドライブ（ＨＤＤ）。
Claims (6)
- 【請求項１】 キャッシュ機能及び省電力機能を備えた
バッテリ駆動可能なコンピュータ装置に於いて、キャッ
シュ機能をオン／オフ制御する手段を有し、キャッシュ
機能を省電力機能に組み込んだことを特徴とするコンピ
ュータ装置。 - 【請求項２】 キャッシュ機能及び省電力機能を備えた
バッテリ駆動可能なコンピュータ装置に於いて、 ２次キャッシュを有効または無効に切替える手段と、 動作モードを省電力モードまたはノーマルモードに切替
える手段と、 動作モードがノーマルモードであるとき２次キャッシュ
を有効にし、動作モードが省電力モードにあるとき２次
キャッシュを無効にする手段とを具備してなることを特
徴とするコンピュータ装置。 - 【請求項３】 キャッシュ機能を備えたバッテリ駆動可
能なコンピュータ装置に於いて、 ２次キャッシュを有効または無効にする手段と、 ＣＰＵの使用率を取得する手段と、 ＣＰＵの使用率が設定値以下であるとき２次キャッシュ
を無効化する手段とを具備してなることを特徴とするコ
ンピュータ装置。 - 【請求項４】 キャッシュ機能を備えたバッテリ駆動可
能なコンピュータ装置に於いて、 ２次キャッシュを有効または無効にする手段と、 バッテリの残存電力量を取得する手段と、 バッテリの残存電力量が設定値以下であるとき２次キャ
ッシュを無効化する手段とを具備してなることを特徴と
するコンピュータ装置。 - 【請求項５】 キャッシュ機能を備えたバッテリ駆動可
能なコンピュータ装置に於いて、 ２次キャッシュを有効または無効にする手段と、 バッテリ駆動時に２次キャッシュを無効化する手段とを
具備してなることを特徴とするコンピュータ装置。 - 【請求項６】 ２次キャッシュを無効化する際に必要に
応じてデータ退避を行ない、２次キャッシュを有効化す
る際に当該キャッシュのメモリ内容を再初期化する手段
を有して、２次キャッシュの有効／無効切り換えを動的
に行なうことができるようにした請求項２又は３又は４
又は５記載のコンピュータ装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10155957A JPH11353230A (ja) | 1998-06-04 | 1998-06-04 | コンピュータ装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10155957A JPH11353230A (ja) | 1998-06-04 | 1998-06-04 | コンピュータ装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH11353230A true JPH11353230A (ja) | 1999-12-24 |
Family
ID=15617238
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP10155957A Pending JPH11353230A (ja) | 1998-06-04 | 1998-06-04 | コンピュータ装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH11353230A (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6976181B2 (en) | 2001-12-20 | 2005-12-13 | Intel Corporation | Method and apparatus for enabling a low power mode for a processor |
| JP2006313407A (ja) * | 2005-05-06 | 2006-11-16 | Fujitsu Ltd | ダーティデータ処理方法、ダーティデータ処理装置およびダーティデータ処理プログラム |
| JP2006350889A (ja) * | 2005-06-20 | 2006-12-28 | Fujitsu Ltd | 半導体集積回路 |
| JP2013533551A (ja) * | 2010-06-29 | 2013-08-22 | トゥクセラ インコーポレイテッド | メモリへの読取り又は書込み |
-
1998
- 1998-06-04 JP JP10155957A patent/JPH11353230A/ja active Pending
Cited By (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6976181B2 (en) | 2001-12-20 | 2005-12-13 | Intel Corporation | Method and apparatus for enabling a low power mode for a processor |
| US7225347B2 (en) | 2001-12-20 | 2007-05-29 | Intel Corporation | Method and apparatus for enabling a low power mode for a processor |
| JP2006313407A (ja) * | 2005-05-06 | 2006-11-16 | Fujitsu Ltd | ダーティデータ処理方法、ダーティデータ処理装置およびダーティデータ処理プログラム |
| JP4561462B2 (ja) * | 2005-05-06 | 2010-10-13 | 富士通株式会社 | ダーティデータ処理方法、ダーティデータ処理装置およびダーティデータ処理プログラム |
| JP2006350889A (ja) * | 2005-06-20 | 2006-12-28 | Fujitsu Ltd | 半導体集積回路 |
| JP2013533551A (ja) * | 2010-06-29 | 2013-08-22 | トゥクセラ インコーポレイテッド | メモリへの読取り又は書込み |
| JP2016149155A (ja) * | 2010-06-29 | 2016-08-18 | トゥクセラ インコーポレイテッド | メモリへの読取り又は書込み |
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