TWI270885B - Programming inhibit for non-volatile memory - Google Patents

Description

1270885 九、發明說明： 【發明所屬之技術領域】 … 本發明大體上係關於一種對非揮發性記憶體裝置程式化 _ 之技術。 【先前技術】 半導體$己憶體裝置越來越流行使用於各種電子裝置中。 舉例而言，非揮發性半導體記憶體用於蜂巢式電話、數位 攝影機、個人數位助理、行動計算裝置、非行動計算裝置 • &其它裝置中。電子可擦可程式唯讀記憶體（EEPROM)及 . 快閃記憶體屬於最流行之非揮發性半導體記憶體。 快閃記憶體系統之一實例使用NAND結構，其包括夾於 兩選擇閘極之間串聯排列多個電晶體。該等串聯電晶體與 該等選擇閘極稱作NAND串。圖丨為展示—NAND串之俯視 圖。圖2為其等效電路。圖1及圖2所述之NAND串包括夾於 一第一選擇閘極120與一第二選擇閘極122之間且串聯的四 個電晶體100、102、104及106。選擇閘極12〇將NAND串連 鲁 接至位元線126。選擇閘極122將NAND串連接至源極線 128。選擇閘極120藉由將適當電壓施加於選擇閘極12〇之 - 控制閘極120CG來控制。選擇閘極122藉由將適當電壓施 - 加於選擇閘極122之控制閘極122CG來控制。各個電晶體 100、1 02、104及106包括一控制閘極與一浮動閘極。舉例 而言，電晶體100具有控制閘極100CG與浮動閘極i〇〇FG。 電晶體102包括控制閘極102CG與一浮動閘極1 〇2FG。電晶 體104包括控制閘極104CG與浮動閘極104FG。電晶體106 100608.doc 1270885 包括一控制閘極106CG與—浮動閘極1〇6F(}。控制閘極 100CG連接至字線WL3 ,控制閘極1〇2CG連接至字線 WL2 ’控制閉極104CG連接至字線wli，且控制閉極 106CG連接至字線WL0。 圖3提供上述NAND串的橫截面圖。如圖3所述， 串之電晶體（亦稱作單元或記憶體單元）形成於p井區域i4〇 中。各個電晶體包括一由控制閘極（1〇〇CG、1〇2cg、 l〇4CG& 106CG)與浮動閘極（1〇〇FG、i〇2FG、1〇补〇及 106FG)組成之堆疊閘極結構。浮動閘極形成於氧化物或其 它介電複合物薄膜之頂部的P井的表面上。控制閘極位於 浮動閘極上方，且氧化物或其它隔離介電層將控制閘極與 牙動閘極隔離。應注意圖3看來描述了電晶體12〇與122之 控制閘極與淨動閘極。然而，對於電晶體12〇及而言， 控制閘極與浮㈣極電連接在—起。記㈣單元（1〇〇、 1〇2、104、106)之控制閘極形成字線。N+摻雜層m 132、134、136及138在相鄰單元之間共用，藉此該等單元 彼此串聯連接以形成一 NAND串。此等N+摻雜層形成各單 元之源極與汲極。舉例而言，N+摻雜層13〇充當電晶體122 之汲極與電晶體106之源極，N+摻雜層132充當電晶體 之汲極與電晶體1〇4之源極，N+摻雜區域134充當電晶體 104之汲極與電晶體1〇2之源極，N+摻雜區域充當電晶 體102之汲極與電晶體1〇〇之源極，且摻雜層充當電 曰曰體100之汲極與電晶體12〇之源極。N+摻雜層連接至 NAND串之位元線，而N+摻雜層128連接至多個^八^^串之 100608.doc 1270885 一共用源極線。 應注意儘管圖1-3展示在NAND串中存在四個記憶體單 - 元，但使用四個電晶體僅作為一實例。一 NAND串可具有 , 少於四個的記憶體單元或多於四個的記憶體單元。舉例而 言，某些NAND串將包括八個記憶體單元、16個記憶體單 元、32個記憶體單元等等。本文之討論不限於在NAND串 中存在任何特定數目之記憶體單元。 一使用NAND結構之快閃記憶體系統的典型架構將包括 | 若干NAND串。舉例而言，圖4展示一具有更多NAND串之 記憶體陣列的三個NAND串202、204及206。圖4之各個 NAND串包括兩個選擇電晶體及四個記憶體單元。舉例而 言，NAND串202包括選擇電晶體220及230與記憶體單元 222、224、226及228。NAND串204包括選擇電晶體240及 250與記憶體單元242、244、246及248。各個串藉由其選 擇電晶體（例如選擇電晶體230及選擇電晶體250)連接至源 極線。選擇線SGS用於控制源極側之選擇閘極。各個 鲁 NAND串藉由選擇電晶體220、240等連接至個別位元線， 其由選擇線SGD來控制。在其它實施例中，選擇線無需共 - 用。字線WL3連接至記憶體單元222及記憶體單元242之控 - 制閘極。字線WL2連接至記憶體單元224及記憶體單元244 之控制閘極。字線WL1連接至記憶體單元226及記憶體單 元246之控制閘極。字線WL0連接至記憶體單元228及記憶 體單元248之控制閘極。可觀察到，各條位元線及個別 NAND串包含記憶體單元之陣列的行。字線（WL3、WL2、 100608.doc 1270885 WL1及WL0)包含哕陸 陣列之列。各條字線連接列中之各個 δ己隐體早兀的控制閘極。 0 舉例而吕，字線WL2連接至記憶 體早70224、244及252之控制間極。 各個記憶體單开^ & 儲存—貝料（類比或數位的）。當儲存一 位兀之數位資料時，纪 ^隐體早兀之可能臨限電壓的範圍被 ^刀為才日派為邏輯資料 型快閃記憶體之—實例φ _…在一 _ 中，^限電壓在記憶體單元被擦除 後為負且定義為邏輟”〗

々、饵1 ^酞限電壓在程式化操作後為正 且疋義為邏輯〇"。當臨限電壓為負且試圖藉由向控制閘 極施加〇伏特來進行讀料，記憶體單元將打開以表示正 :、^輯1田£„限電壓為正且試圖藉由向控制閘極施加〇 伏特來進行讀取操作時，記憶體單元將不打開，其表示儲 存邏輯零。記憶體單元亦可儲存多級資訊，例如多位元之 數位資料。在儲存多級資料的狀況下’可能之臨限電㈣ 範圍被劃分為資料級的數目。舉例而言，若儲存四級資 孔貝'^將存在才曰派為資料值” 11 "、" 1 〇 "、" 〇 1 "及” 〇 〇 "之四 個臨限電壓範圍。在一 NAND型記憶體之一實例中，二 電壓在擦除操作後為負且定義為"11"。正的臨限電壓用於 狀態"1 0 "、" 〇 1 ” 及 ” 〇 〇 ”。 在以下美國專利/專利申請案中提供NAND型快閃記憶體 及其操作之相關實例，其全部以引用的方式併入本文中： 美國專利第5,570,3 15號；美國專利第5,774,397號、美國專 利第6,046,93 5號、美國專利第6,456,528號及美國專利申靖 案第 〇9/893,277號（公開案號 US2003/0002348)。 100608.doc 1270885 田對快閃S己憶體單元程式化時，程式化電壓施加於控制 閉極且位元線接地。來自p井之電子注入浮動閘極中。當 電子在浮動閘極中聚集時’浮動閘極變得帶負電，且單元 之限電屢升阿。為向正程式化之單元的控制間極施加程 式化電壓，將彼程式化電壓施加於適當字線上。如上所 述，彼字線亦連接至㈣相同字線之各個其它nand串中 的：單元。舉例而言’當對圖4之單元224程式化時，因為 兩早X共用相同字線，所以程式化電M亦將施加於單元 244之控制閘極。當需要對-字線上的-單元程式化而不 需對連接至相同字線之其它單元程式化時，例如當需要對 单元以程式化而不需對單元244程式化時，問題出現了。 因為程式化電壓施加於連接至—字線之所有單元，所以一 連接至該字線之未選單元（將不進行程式化之單元）、尤立 是與所選進行程式化之單元相鄰之單元可能不經意間被程 式化。舉例而言’單元244與單元224相鄰。當對單元224 =式化時’應關注單元244可能無意中被程式化。將所選 字線上之未選單兀的無意程式化稱作，，程式化干擾"。 可採用若干技術以防止程式化干擾。在—種習知之"自 升壓（self boosting)”方法巾’使未選位元線電絕緣且 過電壓（例如H)伏特）在程式化過程中施加於未選字線 選字線祕至未選位元線，使—電壓⑽伏特）加 選位元線之通道與源極/沒極區域，藉此降低程式化干 :二：壓使，中存在一電壓提昇’其降低穿随 上之電壓且因此減小程式化干擾。 100608.doc 1270885 NAND串通常（但並非始終）自源極側至汲極側依次程式 化，例如自記憶體單元228至記憶體單元222。當程式化過 程預備對NAND串之最終（或接近最終）之記憶體單元程式 化時，若該禁止串（例如串204)上之所有或大多數先前程式 化單元已程式化，則在先前程式化單元之浮動閘極上存在 負電荷。因為在浮動閘極上存在此負電荷，所以提昇電位 不會變得足夠高且在最終之數條字線上仍可存在程式化干 擾。舉例而言，當對單元242程式化時，若單元248、246 及244已程式化，則彼等電晶體（244、246、248)之每一個 在其浮動閘極上具有負電荷，其限制了自升壓方法之提昇 位準且可能允許在單元242上之程式化干擾。 上述與自升壓有關之問題已藉由兩種其它機制來解決： 局部自升壓（”LSBn)及擦除區域自升壓（nEASB")。LSB及 EASB兩者皆試圖將先前程式化單元之通道與禁止之單元 的通道隔離。舉例而言，若圖4之單元224正程式化，則 LSB及EASB試圖藉由將單元244之通道與先前程式化單元 (246及248)隔離來禁止單元244中之程式化。使用LSB技 術，正程式化之單元的位元線接地且具有正禁止之單元之 串的位元線處於Vdd。程式化電壓Vpgm(例如20伏特）在所 選字線上驅動。與所選字線相鄰之字線處於零伏特且剩餘 非選字線處於Vpass。舉例而言，參看圖4，位元線202處 於零伏特且位元線204處於Vdd。汲極選擇SGD處於Vdd且 源極選擇SGS處於零伏特。所選字線WL2(為對單元224程 式化）處於Vpgm。近鄰字線WL1及WL3處於零伏特，且其 100608.doc -10- Ϊ270885 它字線（例如WLO)處於Vpass。 除僅源極侧近鄰字線處於零伏特外，EASB與LSB相似。 舉例而言，WL1將處於零伏特，而WL3將處於Vpass。在 一實施例中，Vpass為7-1 〇伏特。若Vpass太低，則通道中 之升壓不足以防止程式化干擾。若vpass太高，則未選字 線將被程式化，其亦為一種類型或形式之干擾。 儘管LSB及EASB改良了自升壓，但其亦提出了一視源極 側近鄰單元（單元246為單元244之源極側近鄰）程式化或擦 除而定之問題。若源極側近鄰單元程式化，則在彼源極側 近鄰單元的浮動閘極上存在一負電荷。零伏特施加於該控 制閘極。因此，在可引發閘極引致汲極洩漏（GIDL)之帶負 電的閘極下存在高度反向偏壓接面。GIDL涉及洩漏入升 壓通道中之電子。GIDL藉由接面中之一大的偏壓及一低 或負的閘極電壓而發生，其正是源極側近鄰單元程式化且 汲極接面升壓之情形。GIDL將使提昇電壓過早地洩漏， 從而導致程式化誤差。GIDL對陡然且高度摻雜之接面更 加苛刻，其在單元尺寸縮放時需要。若洩漏電流足夠高， 則通道區域中之提昇電位將下降且可存在程式化干擾。正 程式化之字線越靠近汲極，則在提昇接面中存在之電荷越 少。因此，升壓接面中之電壓將迅速下降，引起程式化干 擾。 若擦除源極側近鄭記憶體單元，則在浮動閘極上存在正 電荷且電晶體之臨限電壓將可能為負。即使當零伏特施加 於子線時，電晶體亦可能不會斷開。若記憶體單元為打 100608.doc 1270885 開，則nand串不以EASB模式來操作。相反彼串以自升塵 模式操作，且自升壓模式具有上述問題。若其它源極側單 '元程式化，則此情況係很可能的’其限制了源極側之升 - 壓。此問題對於較短之通道長度更加成問題。 除為減小或防止程式化干擾之各先前技術所識別出之問 題外，施加於未選字線之穿過或提昇電壓的量將具有上限 及下限。#穿過電塵低於某一料，則通道將升壓不足且 待完全禁止之定址記憶體單元可程式化。以此方式由連接 >至選擇進行程式化的字線的記憶體單元所經受之程式化干 *擾通常稱作，，列上，，程式化干擾。若施加於未選字線之穿過 電壓提昇太高，則在連接至未選字線的為一 ναν〇串之部 分的記憶體單元上可引致程式化干擾條件，該ναν〇串具 有一經偏壓以啟用程式化（例如位於〇伏特）之位元線。意 即，將穿過電壓施加於其位元線目標為程式化之記憶體單 元可能會導致將彼記憶體單元程式化。由連接至接收穿過 電壓之字線之記憶體單元所經受的程式化干擾通常稱作 列外，，程式化干擾。 因此，需要一種防止程式化干擾之較佳的機制。 【發明内容】 本么明粗略地討論係關於一種以一減小或避免程式化干 擾之方式對記憶體裝置進行程式化的技術。根據一實施 NAND串之儲存元件被分割為至少兩個區域。一第 提幵電壓施加於該串之第一區域而一第二較大之提昇電 加於第二區域。第一區域包括用於程式化之定址列或 100608.doc 1270885 所k子線第一及第二提昇電壓施加於目標塊之所有 NAND串，而與待程式化之資料無關禁止所有nand串程 式化。以此方式，第二提昇電壓可變得較大，而不會在接 收較大提昇電麗之記憶體單元上引致程式化干擾。ΝΑ· 串之通道將升壓至起因於在第一提昇電壓與第二提昇電壓 之間的電容輕纟之電壓電位。NAND串通道之提昇電麼電 位接著藉由降低一或多個約束列上之提昇電壓而在所有或 部分第-區域中下陷（在一實施例中）。第二提昇電壓接著 降低且將資料應用於NAND串之位元線以選擇用於程式化 之適當串（例如藉由將所選串位元線設為〇伏特卜以此方 式’下陷電壓電位自選擇用於程式化之NAND串放電，而 在對包括一待禁止之儲存元件的NAND串之程式化過程中 保持升壓狀態。 在一實施例中，一種對非揮發性記憶體程式化之方法包 括··提昇第一組非揮發性儲存元件之一通道的一電壓電 位，將電麼電位之至少一部分在與該第一組非揮發性館存 7L件之-第一子組相關的通道之一區域中下陷；及在將該 電壓電位下陷後啟用對一第二組非揮發性儲存元件之程式 化提昇電壓電位可包括將一第一提昇電壓施加於第一組 之第一子組且將一第二提昇電壓施加於該第一組之一第二 子組。第二提昇電壓可在將該電壓電位下陷後但在啟用對 該第二組非揮發性儲存元件程式化前降低以避免由一較大 2二提昇電壓引起之列外程式化干擾。因此，第二提昇電 壓之大小可為可通常引起使其位元線偏壓以程式化之串的 100608.doc 1270885 一記憶體單元之程式化。在—實施例中，禁止第_組及第 二組之程式化，而施加該第二提昇電壓。在—實施例中， 電壓電位藉由降低在約束該第—子組的一或多條字線上之 提昇電麼而在與該第-子組儲存元件相關的通道之一區域 中下陷。 在一實施例中，第一組非揮發性儲存元件為—第一串 NAND儲存凡件，且第二組非揮發性儲存元件為—第二串 NAND儲存元件。第―組包括第—子組及第：子組元件， 該第-子組包括一待禁止之儲存元件。該第二組包括第一 子組及第二子組元件，該第—子組包括 凡件。该待禁止之儲存元件及該待程式化之儲存元件皆輛 接至相同子線。提昇第一組之通道的電壓電位包括將至少 一第一提昇電Μ施加於第-組及第二組兩者之第—子组且 =至少一第二提昇電屢施加於該第-組及該第二組兩者之 :子組。施加第二提昇電壓而禁止對兩組儲存元件之 式化。 ❿ 根據-實施例，一非揮發性健存系統包括：一第 揮發性館存it件，其具有包括 、、- 隻? 行不止之非揮發性儲存元 組非揮發性儲存元件；一第二組非揮發性儲 第一二、具有包括一待程式化之非揮發性儲存元件的一 第=及=Η生儲m·及複數條字線，其叙接至該 第二組以施加一提昇電壓來升高第-组之一通、f 的電塵電位。為了在程式化操作 、 加於待程式化之儲存亓4 卜將^式化電壓施 之儲存兀件，複數條字線包括一耦接 100608.doc •14- 丄270885 止之儲存元件及待程式 一 字線亦包括至少一約炭*冑存70件的第-字線。複數條 少一约束字線上提在施加程式化電料將該至 Μ -ί-έ "低以將電壓電位在與該第一 、、且的”亥弟-子組相關的通道之一區域中下陷。 ::明之，其它特徵、態樣及目標可自審閱說明書、圖式 及申明專利範圍來獲得。 【實施方式】 藉由實例且不受隨附固4、> m +

才圖式之圖表限制來說明本發明，在 圖表中相似之參考數宝本-^ , 一 /哼数子表不相似之元件。應注意對在此揭 示案中之-實施例的參考並不必然對相同之實施例，且該 等參考意指至少一個。 在隨後描述中，將描述本發明之各種態樣。然而，對於 熟悉此項技術者將很明顯，本發明可以本揭示案之僅某些 或所有悲樣來貫施。為達成解釋之目的，陳述具體數字、 材料及組態以徹底理解本發明。然而，對於熟悉此項技術 者將很明顯本發明可不使用具體詳情來實施。在其它實例 中’省略或簡化熟知之特徵以不會使本發明模糊。 各種操作將依次作為多個離散步驟且以最有助於理解本 每明之方式來描述’然而’描述之次序不應解釋為暗示此 等操作必然與次序相關。 圖5為可用於實施本發明之快閃記憶體系統的一實施例 之方塊圖。記憶體單元陣列302由行控制電路304、列控制 電路306、c源極控制電路310及p井控制電路308來控制。 行控制電路304連接至記憶體單元陣列302之位元線以讀取 100608.doc -15- !27〇885 啫存於e己隐體單元中之資料、以在程式化操作過程中判定 纪憶體單元之狀態且控制位元線之電位位準以促進或禁止 矛式化及擦除。列控制電路3連接至字線以選擇該等字 線中之一條字線、以施加讀取電壓、以施加與由行控制電 路3 04所控制之位元線電位位準結合之程式化電壓且施加 擦除電®。C源極控制電路310控制連接至記憶體單元之共 用源極線（圖6中標記為”c源極”）。ρ井控制電路3〇8控制ρ 井電壓。 儲存於η己憶體單元中之資料由行控制電路讀出且經 資料輸入/輸出緩衝器312輸出至外部1/〇線。待儲存於記憶 體單：中之程式化資料經外部1/〇線輸入至資料輸入/輸出 緩衝器312且傳送至行控制電路。外部I/O線連接至控 制器3 1 8。 ' 將用於控制快閃記憶體裝置 … < 只侧.

3t18。指令資料通知快閃記憶體請求了何種操作。將輸, 指令傳送至控制行控制電路3G4、列控制電路寫、咖 控制310、P井㈣電路308及資料輸入/輸出緩衝器3㈣ 狀態機316。狀態機316亦可輸出諸如ready/busy_ PASS/FAIL之快閃記憶體的輸出狀態資料。 控制器318連接至或可與諸如個人電腦、數位攝影機或 個人數位助理等等之主機系統相連接^控制器與^始諸如 將資料儲存於記憶體陣列3G2或自記憶體陣列地讀取資料 之指令的主機通信，且提供或接收該等資料。控制器318 將該等指令轉換為可由指令電路314解譯並執行之指令訊 100608.doc -16- 1270885 號，指令電路314與狀態機316通信。控制器318通常含有 用於寫入記憶體陣列或自記憶體陣列讀取之使用者資料的 緩衝器記憶體。 一例不性記憶體系統包含一包括控制器318之積體電路 及各含有一記憶體陣列與相關控制、輸入/輸出及狀態機 電路之一或多個積體電路晶片。存在一種將系統之記憶體 陣列與拴制器電路一起整合於一或多個積體電路晶片上之 趨勢。記憶體系統可作為主機系統之部分而嵌入或可包括 於可移除地插入主機系統中之記憶卡（或其它封裝）中。該 卡可包括整個記憶體系統（例如包括控制器）或僅包括具有 相關周邊電路（控制器或控制功能嵌入主機中）之記憶體陣 列。因此，控制器可嵌入主機中或包括於可移除之記憶體 糸統内。 參…、圖6，描述記憶體單元陣列3〇2之一種例示性結構。 如一實例，描述一分割為匕们々塊之nand快閃eepr〇m。 同時擦除儲存於各塊中之資料。在-實施例中，該塊為同 時擦除之單元的最小單位。在各塊中，在此實例中，存在 y刀割為偶數行與奇數行之8,512行。纟元線亦被分割為偶 數位兀線(BLe)與奇數位元線(BL〇)。圖6展示串聯連接以 形成- NAND串之四個記憶體單元。冑管展示為在各 NAND串中包括四個單元，但可使用多於或少於四個之單 元（例如1 6、3 2式S —叙α、 Α另 數目）。該NAND串之一端子經一第 選擇電晶體SGD連接至對應位元線，且另一端子經一第 二選擇電晶體SGS連接至c源極。 100608.doc 1270885 在-實施例之讀取及程式化操作過程中，同時選擇 4,256個記憶體單元。所選記憶體單元具有相同字線（例如 WL2-i)及同種位元線(例如偶數位元線)。因此，可同時讀 取或程式化532個位元組之資料。同時讀取或程式化之二 等532個位元組的資料形成一邏輯頁。因此，在此實例 中’ 一塊可儲存至少八頁。當各記憶體單元健存兩個位元 之資料時（例如多級單元），_塊儲存16頁。 在-實施例中’記憶體單元藉由將?井升高至一捧除電 麼（例如20伏特）並將所選塊之字線接地來進行擦除，而源 極及位元線浮動。歸因於電容搞合，未選字線（例如在未 選、將不擦除之塊中之彼等）、位元線、選擇線及c源極亦 升高至高的正電位(例如20 v)。因此，一較強電場施加於 所選塊之記憶體單元的穿隨氧化物層且所選記憶體單元之 資料浮動閘極之電子發射至基板時被擦除。當足夠的電 子自》f動閘極轉移至P井區域時，所選單元之臨限電麼變 為負。擦除可在整個記憶體陣列、陣列之多個塊或單元之 另一單位上進行。 在讀取及驗證操作中，將所選塊之選擇閘極(SGD及 SGS)升南至-或多個選擇電|且將所選塊之未選字線（例 士 WLO WL1及WL3)升高至讀取穿過電麼（例如4·5伏特）以 使電曰曰體作為牙過閘極來操作。所選塊之所選字線（例如 WL2)連接至-參考電麼，其之一位準被指定用於各讀取 及驗證操作以判定所關注之記憶體單元之臨限電麼是高於 或低於,亥位準。舉例而言，在一個一位元記憶體單元之讀 100608.doc 1270885 ^操作中，所選字線WL2接地，從而偵測到臨限電壓是否 回於〇 v。在一個一位元記憶體單元之驗證操作中，所選 :線WL2連接至（例如）2.4 V，使得隨程式化進展驗證臨限 電壓是否達到2.4 V。源極與p井在讀取及驗證過程中處於 零伏特。將所選位元線（BLe)預充電至（例如）〇·7 v之位 準。若臨限電塵高於讀取或驗證位準，則因為相關非傳導 性記憶體單元，所以所關注之位元線（BLe)的電位位準保 寺η位準另方面，若臨限電壓低於讀取或驗證位準， 則由於傳導性記憶體單元，因此所關注之位元線（BLe)的 電位位準減小至一低位準，例如低於0.5 V。記憶體單元 之狀悲由一連接至位元線且感測所得位元線電壓之感應放 大器來偵測。記憶體單元程式化或擦除之間的差異視在浮 動閘極中是否儲存有淨負電荷而定。舉例而言，若在浮動 閘極中儲存有負電荷，則臨限電壓變得較高且電晶體可處 於增強操作模式。 上述擦除、f買取及驗證操作根據該項技術中習知之技術 來進行。因此，所解釋之許多詳情可由熟悉此項技術者進 行變化。 在一實例中，當對記憶體單元程式化時，汲極與p井接 收〇伏特而控制閘極接收具有遞增量值之一系列程式化脈 衝。在一實施例中，該系列中之脈衝的量值自7伏特至2〇 伏特變化。在其它實施例中，該系列中之脈衝的範圍可不 同，例如具有12伏特之開始位準。在記憶體單元之程式化 過程中，在程式化脈衝之間的時期中執行驗證操作。意 100608.doc -19- 1270885

即’在各程式化脈衝之間讀取正並行程式化之一組單元的 各單元之程式化位準以判定其是否達到或超過該單元正程 式化至之驗證位準。一種驗證程式化之方法為測試在具體 比較點之傳導性。經驗證已充分程式化之單元藉由將位元 線電壓自〇提昇至Vdd(例如2·5伏特）以使所有隨後程式化脈 衝終止對彼等單元之程式化過程而（例如）在NAND單元中 鎖疋。在某些狀況下，脈衝之數目將有限（例如20個脈衝） 且若給定記憶體單元未由最終脈衝充分程式化，則存在誤 。在某些實施例中，記憶體單元在程式化前被擦除（以 塊或其它單位）。 圖7描述一根據一實施例之程式化電壓訊號。此訊號具 有組具有遞增量值之脈衝。脈衝之量值隨各脈衝增大一 預疋步長。在一包括儲存多位元資料之記憶體單元的實施 例中 ,一 . _ 、 一例示性步長為〇·2伏特。在各個程式化脈衝之間 為驗證脈衝。圖7之訊號假定四個狀態之記憶體單元，因 =其包括二個驗證脈衝。舉例而言，在程式化脈衝33〇 與332之間為三個連續驗證脈衝。第一驗證脈衝334描述為 处於零伏特之驗證電壓位準。第二驗證脈衝336緊隨第一 ^且脈衝處於第二驗證電壓位準。第三驗證脈衝338緊隨 第^驗證脈衝336處於第三驗證電壓位準。處於八種狀態 之:儲存資料的多狀態記憶體單元可能需要對七個比較點 仃驗也如作。因此，在兩個連續程式化脈衝之間依次施 :七個驗證脈衝，以在七個驗證位準進行七次驗證操作。 土於七次驗證操作，系統可判定記憶體單元之狀態。_種 100608.doc -20- 1270885 減小驗證之時間負擔的方法為使 絲击士 1 ^ ^ ^ 用一種更有效之驗證方 法，例如在·2年12月5日申請之標題為"smart verify f〇r Μ秦State Memories"的美國專利申請案第湖i4,〇55號中 所揭示的，其全文以引用的方式併入本文中。 圖8為描述一種對非揮發性記憶體系統程式化之方法的 流程圖。如對熟悉此項技術者报明顯的，視具體應用或實 施例可修改、增添或移除各種步驟而仍保持在本揭示案之 j疇與精神内。在各種實施例中，記憶體單元可在程式化 前破擦除（以塊或其它單位）。在圖8之步驟35g(且參照圖 5)，一資料載入指令由控制器318發出且輸入至指令電路 314其允許資料輸入至資料輸入/輸出緩衝器312。輸入 二貝料被4別為一指令且經輸入至指令電路3之指令鎖存 訊號由狀態機316鎖存，其未說明。在步驟352，表示頁位 址之位址為料自控制器318輸入至行控制器。輸入資料 被識別為頁位址且經狀態機316鎖存，其由輸入至指令電 路3 14之位址鎖存訊號來實現。在步驟354，將位元組 之私式化 > 料輸入至資料輸入/輸出緩衝器3〗2。應注意 532位元組之程式化資料係特定於所述特定實施例的，且 八匕貝施例將需要或利用各種其它大小之程式化資料。彼 責料可鎖存於所選位元線之暫存器中。在某些實施例中， 貝料亦鎖存於所選位元線之第二暫存器中以用以驗證操 作。在步驟356，一程式化指令由控制器318發出且輸入至 資料輸入/輸出緩衝器312。指令經輸入至指令電路314之 指令鎖存訊號由狀態機3 16來鎖存。 100608.doc 1270885 在步驟358，將Vpgm，施加於所選字線之程式化脈衝電 壓位準初始化為開始脈衝（例如12伏特），且將由狀態機3 i 6 保持之程式化計數器PC初始化為〇。在步驟36〇，一程式化 電遷（Vpgm)脈衝施加於所選字線，例如圖4之WL2或圖12a 之WL3。包括一待程式化之記憶體單元的位元線接地以啟 程式化’而其匕位元線連接至Vdd以在施加程式化脈衝 之過程中禁止程式化。以下將提供步驟36〇之更多詳情， 其包括各種升壓及程式化禁止系統與技術。 在步驟362，驗證所選記憶體單元之狀態。若偵測到所 選單元之目標臨限電壓已達到適當位準（例如對於邏輯〇或 多狀態單元之一特定狀態的程式化位準），則所選單元被 驗也為程式化為其目標狀態。若偵測到臨限電壓未逹到適 當位準，則所選單元不被驗證為程式化為其目標狀態。在 步驟362驗證為程式化為其目標狀態之彼等單元將不再進 =進一步程式化。在步驟364，判定待程式化之所有單元 是否已驗證0程式化為其對應狀態，諸如藉由檢查經設計 則貞測並發出該狀態訊號之適# f料健存暫存器來進行。 若如此，則因為所有所選記憶體單元皆被程式化且驗證為 其目標狀態，所以程式化過程完成且成功。在步驟36。 報導通過之狀態。若在步驟364，判定並非所有記憶體單 凡皆已經過驗證，則程式化過程繼續。在步驟⑽，檢查 2式化計數H PC與程式化限制值比較。程式化限制值之I 實例為20。若程式化計數器pc不小於2〇，則程式化過程標 兄為失敗且在步驟37〇報導失敗狀態。若程式化計數器Μ 100608.doc

-22- 1270885 小於20,則在步驟372中將Vpgm位準增加該步長且遞增程 式化計數器pc。在步驟372之後，該過程循環回步驟36〇以 ' 施加下一 Vpgm程式化脈衝。 ' ® 8之流程圖描述—可應用於三進位儲存之單通過（pass) 帛式化方法4可應用於多級儲存且如下文所述之雙通過 程式化方法中，舉例而言，可在流程圖之單一重複中使用 多個程式化或驗證步驟。步驟36〇·372可對程式化操作之 每-通過進行。在-第一通過中，可施加一或多個程式化 •脈衝且驗證其結果以射_單元是否處於適#之中間狀 '態、。在一第二通過中，可施加一或多個程式化脈衝，且驗 證其結果以判定該單元是否處於適當最終狀態。 在成功的程式化過程結束時，記憶體單元之臨限電壓應 處於經私式化記憶體單元之一或多個臨限電麼分佈内或處 於經擦除記憶體單元之-臨限電壓分佈内。圖9說明在各 個記憶體單元儲存-位元之資料時之記憶體單元陣列的臨 _ 限電壓分佈。圖9展示經擦除記憶體單元之臨限電壓的第 刀佈380及經程式化記憶體單元之臨限電壓的第二分佈 3 82。在-實施例中’第一分佈中之臨限電壓位準為負且 第二分佈中之臨限電壓位準為正。 圖10說明當處於四種實體狀態的各個記憶體單元儲存兩 位7G貝料時之記憶體單元陣列的例示性臨限電壓分佈。分 佈384代表了處於擦除狀態之單元的臨限電壓之一分佈（儲 存11 )，該分佈具有負的臨限電壓位準。分佈386代表處 於一第一程式化狀態之單元的臨限電壓之一分佈，儲存 100608.doc -23- 1270885 Π1 〇π。分佈388代表處於一第二程式化狀態之單元的臨限 電壓之一分佈，儲存”〇〇”。分佈390代表處於一第三程式 化狀態之單元的臨限電壓的一分佈，儲存”〇1 ”。在此實例 中’儲存於單個記憶體單元中之兩位元的每個位元來自一 不同邏輯頁。意即，儲存於各記憶體單元中之兩位元的每 個位元載有一不同之邏輯頁位址。以方形顯示之位元對應 於一較低頁（lower page)。以圓形顯示之位元對應於一較 高頁（upper page)。在一實施例中，將邏輯狀態使用袼雷

碼（gray code)序列指派予記憶體單元之連續實體狀態，使 得若浮動閘極之臨限電壓錯誤地變化至其最近之近鄰臨限 電壓狀態範圍，則僅一位元將受影響。為提供經改良之可 罪性，因為較緊密之分佈將帶來較寬之讀取邊緣（在相鄰 狀態臨限分佈之間的距離），所以較佳地使個別分佈較緊 密（分佈變窄）。 〜 一一〜丨必·胆平tl延仃程式化之售 通過技術之一實例，該記憶體單元諸如其臨限電壓分佈名 圖！〇中說明之陣列的記憶體單元。在一第一程式化通这 中’根據待程式化為幸交低邏輯頁之位元來設定單元之臨阳 電壓位準。若彼位元為邏輯”"，則由於起因於早期擦隙 其處於適當狀態’ g)此臨限錢不改變H若待程式 化之位元為邏輯"〇"，則如箭頭394所示，單元之臨限位; 增大至處於臨限電壓分佈386内。此達成該第一程 過。 乂· 在一第二程式化通過中 根據待程式化為較高邏輯頁之 100608.doc •24- !270885 位凡結合由第一程式化通過所建立之現存邏輯位準來設定 單元之臨限電壓位準。若較高邏輯頁位元將儲存邏： ”1”，則由於視較低頁位元之程式化而定，該單元處於對 應於臨限電壓分佈384或386之實體狀態中的一個，所以不 進行程式化，臨限電壓分佈384與386兩者皆載有—為"” 之較高頁位元。然，若較高頁位元將為邏輯"〇"，則單 几第二次程式化。若第-通過使單元保持處於對應於臨限 分佈384之擦除狀態，則如箭頭398所示，在第二階段對單 元程式化，使得臨限電壓增大至處於臨限分佈39〇内。若 由於第一程式化通過單元已程式化為對應於臨限分佈 之狀態，則如箭頭396所示，記憶體單元在第二通過中進 —步程式化以使臨限電壓增大至處於臨限電壓分佈388 内。第三通過之結果將該單元程式化為指定較高頁健存邏 輯’，〇"的狀態而不改變第一程式化通過之邏輯狀態。 當然，若記憶體以超過四個實體狀態操作，則在記憶體 單元之界定電壓㈣窗口内將存在等於狀態數目之多個臨 限電壓分佈。此外，儘管已為各個分佈或實體狀態指派具 體位元圖案，但可如此指派不同位元圖案，在此狀況下在 其間發生程式化之狀態可與在圖9_丨丨中所述之彼等不同。 通节，被並行程式化之單元為沿一字線之交替單元。舉 例而言’圖4說明沿—字線WL2之a量單元之三個記憶體 單元224、244及252。包括單元224及252之一組交替單元 儲存來自邏輯頁〇及2(”偶數頁”）之位元，而包括單元244之 另一組父替單兀儲存來自邏輯頁1與3("奇數頁之位元。 100608.doc -25- 1270885 ^上所述，圖8之步驟360的每次錢包括應用諸如脈衝 之知式化電壓（Vpgm) °藉由將程式化電壓施加於適當字線 而將程式化電塵施加於選❹於程式化之記憶體單元之控 制閘極。如前所討論的，共料線架構使得潛在可能在^ 式化過程中不經意地對未選記憶體單元程式化或以其它方 ?引發程式化干擾。舉例而言，當對圖4之記憶體單元以 転式化時，因為記憶體單元244亦連接至wl2，所以程式 化電逐亦施㈣記憶體單元244。含有不進行程式化: 接至選擇進行程式化之字線的記憶體單元（定址但未選之 記憶體單元）的NAND串的通道通常升壓至高於確保低於預 定水平之程式化干擾的最小位準。 由於考慮列外干擾，所以可達成之升壓位準部分受限。 牙過或提昇電壓通常在程式化過程中施加於一或多個未選 列。接收穿過電壓之列通常稱作穿過列。若穿過電壓太 高，則一耦接至一待程式化單元之一位元線及一穿過列之 一字線的記憶體單元可能不經意地被程式化或受到某種程 度的干擾。舉例而言，因為暴露於過高之穿過電壓，所以 在選擇進行程式化（例如將〇 v施加於個別位元線）之一 NAND串的一擦除記憶體單元（具有一低的臨限電壓）可能 經受程式化干擾。 根據一實施例，一提昇電壓施加於一所選記憶體塊之 NAND串，各個NAND串經偏壓以禁止程式化。含有待程 式化之5己憶體早凡的NAND串之位元線以及不含有所選^己 憶體單元之NAND串的位元線在施加提昇電壓前以禁止電 100608.doc -26- 1270885 位驅動。在一實施例中，該等NAND串被分割為接收變化 提昇電壓之各種區域。舉例而言，一第一提昇電壓施加於 一含有所選字線及視需要之一或多條其它字線之第一區 域。一大體上較高之提昇電壓位準施加於一第二區域。因 為當施加上述提昇電壓時禁止各個NAND串程式化，所以 一較高之提昇電壓可施加於該第二區域中之字線而不會在 其相關單元中引發列外程式化干擾。施加於第二區域中之 字線的提昇電壓不受與接地N A N D串相關之相同列外干擾 考慮的限制，該等接地NAND串為施加提昇電壓而所選 NAND串經偏壓以程式化（例如位元線驅動至〇 v)之習知升 壓技術的一部分。 應用提昇電壓將使NAND串之通道中的電壓電位升高。 此電壓電位可在NAND串内之一通道與源極/汲極區域中下 ，包括與所選字線相關之彼單元（及因此之第一 串 之所選單元與第二NAND串之未選單元）。在將所選字線之 區域中之電壓電位下陷後，施加於第二區域之升高的提昇 電壓可降低。在降低提昇電壓後，待程式化之串的位元線 可驅動至程式化啟用電壓（例如〇 V)且施加一程式化脈衝。 因為该較咼提昇電壓僅在各個NAND串經偏壓以禁止程式 化時施加，所以將與上述條件相關之列外程式化干擾的發 生最小化或消除。 圖12a描述根據一實施例之一例示性NAND串的橫截面。 僅為達成例示性之目的，圖12a中之NAND串展示串聯連接 之16個圮憶體單元。根據各種實施例可使用多於或少於16 100608.doc -27. 1270885 個之記憶體單元。一第一記憶體單元400具有一浮動閘極 400f及一控制閘極4〇〇c。控制閘極4〇〇c連接至WL〇。一第 二記憶體單元401具有一浮動閘極4〇lf及一控制閘極 4〇lc。控制閘極4〇lc連接至WL1。記憶體單元4〇2具有一 浮動閘極402f及一控制閘極4〇2c。控制閘極4〇2c連接至 WL2。记憶體單元4〇3具有一浮動閘極4〇3f及一控制閘極 4〇3c。控制閘極403c連接至WL3。記憶體單元4〇4具有一 浮動閘極404f及一控制閘極4〇4c。控制閘極4〇4c連接至 WL4。圮憶體單元405具有一浮動閘極4〇5f及一控制閘極 405c。控制閘極405c連接至WL5。記憶體單元406具有一 浮動閘極406f及一控制閘極4〇6c。控制閘極406c連接至 WL6。記憶體單元407具有一浮動閘極4〇7f及一控制閘極 4〇7c。控制閘極407c連接至WL7。記憶體單元4〇8具有一 浮動閘極408f及一控制閘極4〇8c。控制閘極408c連接至 WL8。記憶體單元409具有一浮動閘極4〇9f及一控制閘極 409c。控制閘極409c連接至WL9。記憶體單元41〇具有一 浮動閘極410f及一控制閘極41〇c。控制閘極41〇c連接至 WL10。記憶體單元411具有一浮動閘極411£及一控制閘極 411c。控制閘極411c連接至WLU。記憶體單元412具有一 浮動閘極412f及一控制閘極4丨2c。控制閘極4丨連接至 WL12。記憶體單兀413具有一浮動閘極413f及一控制閘極 413c。控制閘極413c連接至WL13。記憶體單元414具有一 浮動閘極4 14f及一控制閘極4丨4c。控制閘極4丨連接至 WL14。記憶體單兀415具有一浮動閘極415 f及一控制閘極 100608.doc -28- 1270885 415c。控制閘極415c連接至WL15。各個記憶體單元位於p 井430上。該NAND串連接至一位元線，該位元線經一具有 控制閘極416之選擇閘極與]^+摻雜層42〇耦接。控制閘極 416與汲極側選擇閘極線SGD耦接。該NAND串連接至一共 用源極線，該共用源極線經控制閘極4丨8與N+摻雜層耦 接。控制閘極41 8與源極側選擇閘極線sgs耦接。 圖12b為一說明用於一或多個NAND串（諸如nand串44〇) 的例不性分割或區域表示以禁止對未選記憶體單元之程式 化的表。使用16個記憶體單元作為一實例。其它實施例可 包括四個記憶體單元、8個記憶體單元、32個記憶體單元 等等。該NAND串之各個記憶體單元列於行45〇中且與字線 (M5中之一者相關。在行452中說明了一第一例示性分割 或區域表示。熟悉此項技術者將瞭解到該等表示可指含有 一選擇進行程式化之記憶體單元的NAND串及一含有待於 耘式化過耘中禁止的記憶體單元之NAND串兩者。舉例而 言，記憶體單元408在行452中標記為‘S，指的是在隨後程 式化操作之過程中選擇字線WL8。WL8與待程式化之至少 一 5己憶體單元及待禁止之至少-記憶體單元相關。因此， A隐體單凡408可為一待於操作過程中程式化或禁止之單 70將選擇該塊之一或多個串來程式化而禁止一或多個其 它串程式化。 ^隐體單元405、406、407、409、410、川與定址記憶 -單元408包含行452之分割中的第一區域（區域A)。剩餘 記憶體單元 4GG、4G1、402、4G3、4G4、412、413、414 及 100608.doc

-29- 1270885 415包含弟一區域：區域b。奸储女 ^ 根據各種實施例，除所選記憶 體早兀外多於或少於七個一 1U之°己隐體早兀可形成區域A。同 樣地，多於或少於九個 棘w — 艾°己隐體早兀可形成區域B。記憶 體早元405及411為區域a之部八θ从 之口「刀且接收Α區域提昇電壓但 :·、約束列且標記為‘Α’β在一實施例中，區域A中不包括 、$束列。如將於下文充分討論’約束列可額外或視需要包 括於區域B中且接收B區域提昇電壓。

圖13為-根據—實施例對__或多個να_串（諸如n娜 串440)程式化的流程圖。在一實施例中，圖η之流程圖可 在圖8之步驟360施加一程式化脈衝中進行。可對每次施加 程式化脈衝執行該流程圖。在另一實施例中，圖13之流程 圖可作為在圖11之第一及/或第二程式化通過中施加一或 多個程式化脈衝之部分來進行。在步驟502及504，禁止對 待程式化之記憶體塊之各個NAND串程式化。可藉由將— 約為Vdd(例如2.7 V)之電壓驅動至各串之位元線來禁止對 一串之程式化。在步驟506,將一第一提昇電壓（U施 加於區域A中之記憶體單元的字線。在行4 5 2之實例中，步 驟506包括將A區域提昇電壓施加於記憶體單元4〇5、4〇6、 407、408、409、410及411。在步驟5〇8，將b區域提昇電 壓（VBbQost)施加於區域B内之記憶體單元的字線。在行452 之實例中，將該B區域提昇電壓施加於記憶體單元4〇〇、 401、402、403、404、412、413、414及 415。除高於八區 域提昇電壓外，B區域提昇電壓在引起列外干擾前可大體 上高於根據先前技術可使用之標稱電壓。舉例而言，在各 100608.doc -30- 1270885 種實施例中’ B區域提昇電壓可自u v至14 V變化且可更 而°因為所有串將其位元線連接至vdd使得禁止該等串程 式化’所以應用較大之B區域提昇電壓將不會引起對沿該 電壓施加至之字線的單元之程式化干擾。 在步驟510，串之通道内的電壓電位在施加該等 兩提昇電壓下達到平衡。因為與各個NAND串之通道及源

極/汲極區域相關之汉(：時間常數相對小，所以達到該平衡 之時間與程式化脈衝之時間相比極短。由於電荷共用，所 以通道之電壓電位將達到一在個別區域之耦合電壓之間的 位準（即在各個區域内耦合之隔離電壓電位之間為電絕緣 之區域，使得個別電位不會平衡）。在步驟512，在該 NAND串之通道内發展之電壓電位在區域a之全部或部分 下陷（即在小於整個該串之通道的一部分中下陷）。隨後， ”亥電壓電位可在對應於區域A之該通道之部分以及推雜 層内下陷。在一實施例中，電壓電位藉由降低施加於對區 域A定界或約束之列的提昇電壓而在與區域a相關之所有 或部分通道區域内下陷。再次參考行452中所述之實例， 約束列（標記為A，）對應於WL5及WL11(記憶體單元4〇5及 411)。將施加於單元4〇5及411之入區域提昇電壓降低至一 足乂使電壓在與區域A相關之區域内下陷的位準。隨後， 在步驟514，降低b區域提昇電壓。將提昇電壓自其大體上 间之位準降低至_仍足以支持區域八内之下陷電麼電位隔 離的較低位準。較低位準足夠低以在隨後啟用對串之程式 化時避免I式化干擾。在步驟5 i 6，將資料隨後應用於 100608.doc

CC •31 · 1270885 NAND串之位元線。包括一待於程式化操作過程中禁止之 記憶體單元之彼等NAND串將其位元線仍保持在Vdd，而 具有一待程式化之記憶體單元的彼等NAND串將其位元線 降低至一諸如〇伏特之程式化啟用電壓。使下陷電壓放電 以使彼等NAND串將其位元線電壓驅動至程式化啟用電壓 (例如〇伏特）來啟用程式化。在步驟518，將一程式化電壓 脈衝隨後施加於所選字線（例如WL8)。在一實施例中，對 在順序步驟中施加之各遞增程式化電壓重複圖13之方法。 圖14描述一種根據一實施例對記憶體單元程式化之方法 且包括說明用於NAND串之各種施加及所得電壓的時序 圖。在時間t〇，在記憶體塊之所有串的位元線上驅動一程 式化禁止電壓。含有一待程式化之記憶體單元或一待禁止 之記憶體單元的所有NAND串之位元線升高至一諸如vdd 之程式化禁止電壓。同時，在時間。，汲極選擇電晶體之 源極線與閘極升高至Vdd。源極選擇電晶體之閘極仍保持 在〇 V從而電晶體斷開。在時.，施加各種提昇電屢。與 區域A(包括A，）相關之字線升高至A區域提昇電壓 (VAb。^)。區域B之字線升高至B區域提昇電壓（Vb^_)。 由於電容搞纟，通道之所得電塵電位在^升高至一介於 彼等提昇位準之間的位準，&等位準係個別提昇區域A及 B可達成的。全NAND串之整體通道及相關之源極/汲極區 域藉由將大體上車乂间之提昇電壓施加於區域b可躺接至比 先則方法可達成之較高的提昇電壓電位。這是全ΝΑ·串 之通道中的電壓電位為區域A與區域B中之升壓的加權平 100608.doc -32· 1270885 均之結果。因為禁止各個NAND串程式化，所以一大體上 較高之提昇電壓可施加於區域B。熟悉此項技術者將瞭解 到本文提出之電壓值為例示性的，且視如具體單元臨限電 麼、内部氧化物及接面電容、NAND串之所選分割以及其 它所選電壓位準之因素而定可使用其它值。 為確保在所選提昇電壓下之適當升壓，可將區域A中之 控制-閘極升壓位準驅動至充分高以保持由近鄰區域B上之 相對高的電壓強加於區域A上的遞增之通道反轉位準。可 將區域A之控制閘極升壓位準驅動至充分高以包括具有（例 如）約為3·5 V之臨限電壓之完全程式化單元。隨B區域提 昇電壓，A區域提昇電壓可根據考慮諸如上列因素之實施 例而變化。舉例而言，在一實施例中，A區域提昇電壓為7 V。在一貫施例中，選擇A區域提昇電壓以使任何潛在之 列外干擾最小化同時亦經來自區域B之升高的升壓得到區 域A中之最大通道升壓以使列上干擾最小化。熟悉此項技 術者應瞭解在選擇區域A及區域B之提昇位準時可考慮接 面/場電極（field plate)崩潰。若與區域A相關之通道之該部 分提昇至一與施加於其控制閘極之電壓相比高的電位，則 可發生接面/場電極崩潰。此崩潰可引入程式化干擾且在 選擇A區域及B區域提昇電壓時應予以考慮。 在時間h，該NAND串之通道内的電壓電位在對應於區 域A之所有或部分彼部分通道（小於所有NAND串通道）内下 陷。在一實施例中，電壓電位藉由降低施加於一或多個約 束列（A’）之提昇電壓來下陷。採用行452中所述之分割的實 100608.doc -33 - 1270885 例，將約束列（A，）WL5及WL11降低至一足以將電壓在與區 域A相關之通道區域内下陷之位準。在一實施例中，將約 束列降低至0伏特。因為在源極側方向不存在額外之通信 要求’所以為支持在區域A之源極側上的下陷電壓的隔 離’源極侧之約束列（例如WL5)的電壓可降低至〇伏特。然 而，相對於位元線側上之約束列（例如WL1丨），若位元線隨 後偏壓至一程式化啟用電位，則可選擇經降低之約束列電 壓來保持至该NAND串之位元線的充分傳導路徑（對於隨後 程式化之串）。自約束元件之臨限電壓與位元線程式化電 位之結合可判定一足以保持位元線侧上之隔離的約束列之 較低位準。舉例而言，在位元線側上，若程式化序列自源 極側至汲極側順序進行，則約束列之記憶體單元將始終處 於擦除狀態。若保證擦除臨限電壓小於約〇伏特且位元線 程式化啟用電位亦約為〇伏特，則一約為〇·5 V之低位準可 足以保持傳導且隔離區域Α内之電壓電位。若位元線側上 之擦除記憶體單元的臨限電壓僅保證小於或等於約〇_5 v 或位元線程式化啟用電壓可約為〇·5 v(諸如對於某些增大 精度相關之程式化操作），則可將約束列之較低位準設定 為更接近於約1 V。1 V之隔離電壓可確保區域Α内之電壓 電位的適當傳導及隔離。為獲取關於增大精度相關之程式 化的更多資訊，請參見標題為”Efficient verification for

Coarse/Fine Programming of Non-Volatile Memory"之美國 專利申請案第10/766,217號，其全文以引用的方式併入本 文中。 100608.doc • 34· ⑧ 1270885 由於現具有較低升壓位準之約束單元的向下電容耦合， 田通道電位在區域A中下陷時，通道電壓電位稍微降低。 在圖14之通道電位時序圖中於時間&說明了此效應。因為 此等約束單元包含該NAND串之一小部分，所以此等元件 對全NAND串之電容叙合率很小（例如，視Nand串之大小 而定可為約1/16或1/8)。只要與約束列相關之通道電位可 能高於近鄰源極及/或汲極之電位，則將13通道之電壓強制 向下以匹配相鄰N+摻雜源極與汲極之電壓。此源極及/或 沒極電位為在沒有近鄰源極/汲極區域之情況下可維持深 耗盡（deep depletion)的最大允許表面電位的函數。此最大 電位可藉由以界面上之一零電子電荷來求解高斯⑴叫法 則而判定。因為源極/沒極電位保持為電容性的（即與源極 或位元線之電源電位隔離)，所以其將升高以匹配通道電 位。源極/沒極電位與通道電位將在其間某處平衡，給定 兩者之加權平均。最後，得到-稍小於在與區域A相關之 區域内的電遷下陷前獲得的通道電位之跨通道與源極汲極 區域的等電位。 广實施例中，電壓電位如下下陷。在降低約束列上之 電壓(如在時間t2由線536所示)後，因為_〇串 ^件對全組元件之W率相料，所㈣體N娜串通道 祕/汲極電位將下降—㈣小之部分⑻ 束列控制閘極之每降彻仲牲从λ 面下 約.1伏特或更小）。因為 bl/MU2界面下之Si潘釭* ，丄、# S./S.… 域的電容為自控制閘極至

Si/Si〇2界面之電容的一 卩分’所㈣束電晶體之通道中 100608.doc -35- 1270885 的最大允許表面電位將以快得多之速度下降（例如約束控 制閘極上之每伏特約〇·8伏特或更大）。當A，區域電晶體之 最大允許表面電位下降至低於其近鄰源極與汲極區域之電 位時，Α’通道區域切斷（即Vg-Vt<Vs & Vd)，源極與汲極 彼此隔離。以此方式，源極與汲極上之剩餘電位下陷。最 終結果為在區域A中由施加於區域B之提昇電壓升高的一 電壓電位之下陷。因為與待程式化之資料無關禁止對所有 NAND串程式化，所以B區域提昇電壓可相對較大，因而 相對大之電壓電位可在A區域下陷。舉例而言，9 v或更大 之電壓電位可在A區域下陷而不會使列外單元受到干擾。 在區域A中電壓下陷後，區域a之下方通道區域以及其 源極/汲極區域不再與區域B之彼等區域通信。在時間^， 降低B區域提昇電壓。在一實施例中，將b區域提昇電壓 降低至一位準，該位準將下方源極/汲極電位位準保持足 夠高以在區域B之源極/汲極區域與約束列之記憶體單元的 閘極之間建立足夠之去偏壓（de-biasing)電壓條件。在一實 施例中，較低之升壓位準可約為2至3伏特。在一實施例 中，2至3伏特之降低的B區域提昇電壓足以在一隨後步驟 中保持一自區域A返回至程式化偏壓位元線之傳導路徑。 在一實施例中，區域B之降低的提昇電壓位準小於在區域 A中下陷之電壓電位。 · 在時間“，在程式化操作中涉及之各種NAND串的位元 線根據待寫入其内之資料而被偏壓。舉例而言，在含有於 操作過程中將不會程式化之記憶體單元之彼等NAND串之 100608.doc -36- 1270885 位元線上仍保持程式化禁止電位（例如Vdd)。含有一待於 程式化操作過程中程式化的記憶體單元之彼等NAND串將 其位元線驅動降低至―程式化啟用位準（例如q伏特參照 圖二4，線532代表具#待於程式化操作過程中禁止之記憶 體單元的NAND串之位元線電壓電位。如所述，在時間“ 後線532仍保持在電位Vdd。線53()代表具有—待於程式化 操作過程中程式化的記憶體單元之NAND串之位元線電 壓。如所觀察到的，此等财仙串之位元線電壓降低至〇伏 特。藉由降低含有一待程式化之記憶體單元的ναν〇串之 位元線電壓，該NAND串之通道内的提昇電壓電位將放 電3有一待程式化之記憶體單元的NAND串之通道的放 電由線540來說明。線538代表將繼續禁止程式化（例如位 元線仍保持在Vdd)之NAND串的通道電位。應注意一旦位 元線偏壓以程式化且通道突然放電，則可將瞬間熱電子電 湧引入形成部分傳導路徑之彼等電晶體（例如位元線選擇 與所選記憶體單元電晶體）。 在時間4，開始所選NAND串之程式化。一程式化電壓 脈衝施加於對應於一待於程式化操作過程中程式化之記憶 體單元的字線。該程式化脈衝亦將施加於待禁止之記憶體 單元，此係因為該等記憶體單元連接至待程式化之記憶體 單元的字線。因此，所選記憶體單元之控制閘極電壓將升 高至一對應於程式化之階段的位準。舉例而言，若將要施 加20伏特之程式化脈衝，則所選字線將驅動至2〇伏特達一 預定程式化時期。將一程式化電壓施加於所選字線使得禁 100608.doc 37 - ⑧ 1270885 止程式化之NAND串的通道的電壓電位根據相關耦合率來 增加。此以圖14之通道電位圖的線538說明。待禁止之 - NAND串的通道電位仍保持在升高電位，直至在時間、該 程式化電壓之施加完成。此等升高通道電位之放電藉由在 .時間h使對應位元線處於0伏特來完成。此後，區域a&b 中之所有升壓字線電壓在時間返回為〇伏特。

在一貫施例中，在其上提昇電壓於時間h降低以使電壓 在區域A中下陷之約束列可來自除區域A外或替代區域八之 • 區域B。圖12b之行454說明—分割，其中約束列B，為區域B - 之部分。WL8仍為進行程式化之所選字線。WL9及WL7與 WL8包含區域A之列而WL0-WL6及WL10-WL15包含區域B 之列。该分割之時序圖大體上與圖14之時序圖相似。然 而，替換A，區域（及未選WL區域A，之電位），存在一 B，區域 及未選WL區域B’之電位。區域B，之未選字線在時間^以 VBboost驅動。在時間t2，B’約束列之提昇電壓降低至一與 ._ 圖14之A’的電壓相似之電壓以使升高電壓電位在區域八中 下陷。因為在時間h時B’區域之電壓降較大，所以當使用A 區域约束列時，在與區域A相關之該部分通道中之下陷電 ‘ 壓可在t2減小比圖14中所述之更大的量。自區域A選擇約 - 束列之一優勢為存在較小之所涉及的整體電壓降低。因為 存在較小之所涉及的整體電壓降低，所以在區域A中之下 陷電壓上存在較小之相關電容耦合電壓降。 圖15描述根據一實施例對記憶體單元程式化之另一方 法。圖15之方法可致力於解決由於naND串通道之彼部分 100608.doc -38- 1270885 之通道切斷而限制A區域之提昇電位之趨勢。若區域八之 提昇電壓相對於區域B中之提昇電位太小，則區域A僅可 提昇至通道切斷點。通道切斷點藉由區域A中之儲存元件 的臨限電壓（較高之臨限電壓趨向於在較低之提昇電壓切 斷）與區域B試圖藉由電容耦合將區域a提昇至之電壓位準 的組合來判定。臨限電壓體效應（試圖較早切斷通道）及浮 動閘極耦合之通道（趨向於將浮動閘極自升壓）亦可影響此 通道切斷。 在圖15所述之方法中，A區域提昇電壓與B區域提昇電 壓相同。在時間tla，區域a、區域A，及區域B之字線升高至 VBb0()St。如所述，由於應用了相同提昇電壓，所以將進行 相當之通道升壓。在通道升壓後，施加於區域八及/或八，之 提昇電壓可在時間tlb降低至一充分安全位準（例如圖丨斗中 所使用之位準）。若裝置降低至切斷條件，則一升高電壓 電位將在與所選儲存元件相鄰之源極/汲極區域上下陷。 升南電壓電位將成為彼元件之基礎禁止電壓。在時間^， 將區域A約束列降低至圖14之方法中所使用之相同位準， 其在區域B提昇電壓隨後減小時進一步將區域A與區域3隔 離。根據圖15所述之實施例，通道電位將在區域a字線降 低之時間tlb下降並在約束列字線降低之時間t2再次下降。 如上所述，約束列可選自區域A或區域b。 在一實施例中，在時間t：z降低施加於約束列之提昇電壓 的序列並不同時。根據各種實施例之實施可自各種下陷序 列獲盈。在該等實施例中，對於所選字線及A區域，B區 100608.doc -39- 1270885 域被劃分為包括一源極側部分及一汲極或位元線側部分之 兩邛分。若兩個約束列控制閘極之切斷特徵相似，則排序 成乎無差異。然而，在許多情況下，切斷特徵可能不同。 在實知例中’將比另一約束列電晶體切斷快之約束列電 曰曰體^遲以防止其提昇電壓降低來在約與較慢之電晶體相 同的時間將電晶體切斷。考慮圖l2b之行456中所述的分 割。目標位址或所選字線為臀以斗。A區域包含定址記憶體 單凡414及其中間近鄰415與413。若自源極側至汲極側進 行私式化’則位元線側上之A區域之該部分將始終被擦除 而源極側之A區域之該部分可程式化。程式化電晶體將比 擦除電晶體較早切斷。因此，在一實施例中，位元線約束 列（例如WL15)在源極側約束列（例如WLn)前被降低。此 技術由圖14中之線534說明。線534對應於一約束列，其提 昇電壓在降低另一約束列上之提昇電壓（線536)後降低。由 於在B區域之源極側部分内保持較大之電容儲集層，因此 藉由首先降低位元線側裝置，使A區域之通道與源極/汲極 區域自第一切斷操作之向下耦合最小化。 根據一實施例，僅將A區域界定為定址記憶體單元及其 兩中間近鄰’如行456中所述。該等兩中間近鄰用作約束 列以將兩相鄰源極/汲極區域中之高的提昇電壓電位下 陷。若所選記憶體單元附著於WL15或WL 0，則僅使用一 中間近鄰且A區域僅包括除定址列或單元外的一列或單 元，如行458中所述。在此實例中汲極側上不存在約束 列。目標字線及儲存元件接收提昇控制閘極電壓以確保所 100608.doc -40- 1270885 選單元之傳導性使得提昇電壓傳遞至與選擇電晶體相鄰之 接面。 儘管在圖12b之表中已說明了各種分割機制，但根據實 施例可使用許多其它機制。舉例而言，可能需要保持八區 域列之總數及在所選列之兩側上A區域列之均勻分佈。然 而，當所選列接近於串之汲極或源極側時，可能在所選列 之一側上存在太少之列從而無法保持A區域列之均勻分 佈。在該狀況下，可減小區域A之列的總數或可在一侧或 另一侧上指定較多之列。後一選項在行46〇中說明。在一 實施例中，如行458中所述，在一側上不使用一約束列。 程式化為高臨限電壓（例如3 V)之元件比具有低臨限電壓 (例如、、々0 V)處於擦除狀態之元件提供少之局部升壓。若提 幵電壓對於擦除狀態之單元最優，則由於通道升壓直至達 到P艮電壓時才開#，所以提昇電壓對於程式化狀態之單 兀是不足的。若提昇電壓對於程式化狀態之單元最優，則 該提幵電壓可能太高且可能使擦除狀態之單元的接面崩 潰。 根據一實施例，施加一犧牲提昇電壓從而為一 =所有兀件提供一共同開始條件。在向A或B區域施加提 曰“堊（夺間q)則，在諸如t〇前之一時間一犧牲升壓（例如 二4 V)可施加於該nand串之所有記憶體單元。犧牲升壓 :L低於一將引起上述接面崩潰之位準。可施加該犧牲升 £ ^所有位70線保持G V。藉由建立大於該串之任何記憶 一元的最呵g品限電壓之開始電壓，該串之各記憶體單元 100608.doc ⑧ -41 - 1270885 不管其個別臨限電壓將為傳導性的。犧牲升壓將在該 NAND串之通道及下方源極/汲極區域中提供〇 v且在該串 的所有控制閘極上提供一共用開始電壓用於隨後升壓。在 施加犧牲升壓後，使所有位元線處於其禁止電壓，如圖14 之時間t〇所述。 上述實例係相對於NAND型快閃記憶體而提供的。然 而，本叙明之原理可應用於利用升壓之其它類型之非揮發 性記憶體’其包括當前存在之彼等記憶體及涵蓋使用正開 發之新技術的彼等記憶體。 為達成說明及描述之目的而提出本發明之前述詳盡描 述。其並非意欲為窮盡的或將本發明限制於所揭示之精確 形式。鑒於上述教示許多修改及變化係可能的。選擇所述 實施例以最佳地解釋本發明之原理及其實際應用來藉此使 熟悉此項技術者最佳地利用各種實施例中且具有適合於所 涵蓋之特定應用之各種修改的本發明。希望本發明之範脅 由隨附於此之申請專利範圍來界定。 【圖式簡單說明】 圖1為一 NAND串之俯視圖。 圖2為圖1所述之NAND串之等效電路圖。 圖3為圖1之NAND串之橫截面圖。 圖4為描述三個NAND串之電路圖。 圖5為非揮發性記憶體系統之一實施例的方塊圖，其中 可實施本發明之各種態樣。 圖6說明一記憶體陣列之一例示性組織。 100608.doc -42-

1270885 圖7描述一根據實施例可施加於所選字線之例示性程式 化/驗證電壓訊號。 圖8為根據一實施例執行程式化操作的例示性流程圖。 圖9描述程式化為兩種狀態之一組記憶體單元的例示性 臨限分佈。 圖10描述程式化為四種狀態之一組記憶體單元的例示性 臨限分佈。

圖11描述一組記憶體單元之例示性臨限分佈及一對多狀 態§己憶體單元程式化之例示性方法。 圖12a描述一例示性NAND串之橫截面。 圖12b為一說明一或多個NAND串（諸如圖i2aiNAND串） 的各種分割或區域指派的表。 圖13為根據一實施例對記憶體單元程式化之流程圖。 圖14為描述根據二實施例對記憶體單元程式化之一實施 例之時序圖。 圖15為描述根據另一實施例對記憶體單元程式化之一實 施例的時序圖。 【主要元件符號說明】 電晶體 選擇閘極 位元線 源極線 控制閘極 100, 102, 104, 106, 108, 120, 122 !2〇, 122, 220, 230 126 128 100CG，102CG，104CG，106CG，

120CG，122CG -43- 100608.doc

1270885 100FG，102FG，104FG，106FG， 浮動閘極

120FG, 122FG 126, 128, 130, 132, 134, 136, 138N+ 摻雜層 140p 井區域 202, 204, 206NAND 串 202, 204 位元線 222, 224, 226, 228, 242, 244, 246， 記憶體單元

248, 252 220, 230, 240, 250 330, 332 334 336 338 302 304 306 308p 310c 312 314 316 318 380 382 選擇電晶體 程式化脈衝 第一驗證脈衝 第二驗證脈衝 第三驗證脈衝 記憶體單元陣列 行控制電路 列控制電路 井控制電路 源極控制電路 資料I/O 指令電路 狀態機 控制器 臨限電壓第一分佈 臨限電壓第二分佈 100608.doc -44- 1270885 384, 386, 388, 390 分佈 394, 396, 398 箭頭 400-415 記憶體單元 400c-415c 控制閘極 400f-415f 浮動閘極 450, 452, 454, 456, 458, 460 行 416, 418 控制閘極 420, 422N+ 摻雜層 430p 井 530, 532, 534, 536, 538, 540 線 100608.doc -45-

Claims (1)

1. !27〇885 十、申請專利範圍； h種對非揮發性記憶體程式化之方法，其包含： 提昇—第一組非揮發性儲存元件之—通道3的一 電 月令琢電壓電位之至少 存 σ刀隹一該第一班非輝發性儲 牛之一第一子組相關的該通道之一部分中下陷；及 程式2陷步驟後啟用對—第二組非揮發性儲存元件之 2.如請求項丨之方法，其中： 4升壓步驟包括將一第一提 滁於^ 電壓轭加於該第一組非 揮务性儲存元件之該第一子組， 加㈣後L 將第一棱汁電壓施 '6亥弟—組非揮發性儲存元件之一第二子組。 .如請求項2之方法，其進一步包含： ^用對該第二組非揮發性儲存元件之程式化前，降 如^二提昇《，該降低步驟在該下陷步驟後開始。 •如睛未項3之方法，其中： 一 /牛低該第一提幵電壓之步驟包括降低該第二子組之 :第-部分的該第二提昇電廢且接著降低該第二子組之 一第二部分的該第二提昇電壓。 5·如請求項2之方法，其中·· 該第一提昇電壓低於該第二提昇電壓。 6·如請求項5之方法，其中·· 該電遂電位之該至少一部分高於由於施加該第一提昇 電壓引起之與該第-子組相關的該通道之該部分之一隔 100608.doc 1270885 離電壓電位，且低於由於施加該第二提昇電壓引起之與 該第一子組相關的該通道之一部分之一隔離電壓電位。 7·如請求項5之方法，其中： 第一提昇電壓大至足以在啟用該第二子組之程式化 時引發對該第二^組非揮發性儲存元件之一或多個非揮 發性儲存元件的不當程式化。 8.如請求項2之方法，其中：

   該第二子組包括未包括於該第一子組中之該第一組的 所有儲存元件。 9·如請求項2之方法，其中： 该升壓步驟進一步包括將該第一提昇電壓施加於該第 二組非揮發性儲存元件之—第三子組4將該第二提昇 電壓施加於該第二組非揮發性儲存元件之一第四子組。 10·如請求項9之方法，其中··

   該第一組之非揮發性儲存元件與該第 揮發性儲存元件共用共同字線； 二組之對應的非 該第一組 元件；及 之該第一子組包括一 待禁止之非揮發性儲存 一待程式化之非揮發性館 該第二組之該第三子組包括 存元件。 11.如請求項2之方法，其中： 提 曰该升壓步驟包括藉由施加該第-提昇電壓及該第 昇電麼來將該電遷電位輕合至該通道上。 12·如請求項〗之方法，其進一步包含： 100608.doc -2- 1270885 在該升塵步驟之至少一部分過程中，禁止該第-組非 揮發性儲存元件之程式化；及 =升好驟之至少-部分過程中，禁止該第二組非 揮^性儲存元件之程式化。 13·如請求項12之方法，其中·· 該禁业該第-組程式化之步驟包括 壓施加於該第一組之一位元線；及 不止電 該禁止該第二組程式化之步驟包括 壓施加於該第二組之-位元線。 電 14·如請求項1之方法，其中·· ::陷步驟包括降低一施加於約束該第一子組非揮發 生^元件之至少—非揮發性料元件之提昇電壓。 15·如明求項14之方法，其中·· =-非揮發性儲存元件為該第一組非揮發性儲存 干之該第一子組的一部分。 16. 如請求項14之方法，其中： :至少—非揮發性健存元件為該第一組非揮發性儲存 兀件之一第二子組的一部分。 17. 如請求項14之方法，其中： :至少-非揮發性儲存元件包括—第—儲存元件及一 性=包括在降低施加於該第二非揮發 性儲存元件之降低施加於該第-非揮發 18·如凊求項1之方法，其中·· 100608.doc 1270885 件 該第一 非揮發性儲存元件為一 第一串NAND儲存元 該第 件； 組非揮發性儲存元件為 第二串NAND儲存元 哕第亥第—子組包括-待禁止之儲存元件； :弟組包括一待程式化之儲存元件; Χ +不止之儲存元件及古玄往姜口 4、 至一裳 μ 千及”亥待私式化之儲存元件皆耦接 王 弟一字線；及 該升屡步驟包括將至少一 該第^加於該第一組及 19 ^ “第—組及該Ha程式化。 •如明求項1之方法，其中·· 該第一組非揮發性儲存 件 孖兀件為-弟-串NAND儲存元 、、且匕括一第二子組非揮發性儲存元件； 該：：組非揮發性儲存元件為一第二串咖儲存元 ^ 一，、且包括一第三及第四子組非揮發性儲存元 仵； 該第一組之該第-子組包括-待禁止之儲存元件； 該第二組之該第三子組包括一待程式化之健存元件； 該待禁止之儲存元件及該待程式化之儲存元件皆耦接 至一第一字線；及 該升壓步驟包括將-第-提昇電壓施加於該第—έ且之 該第一子組及該第二組之該第三子組，且將一第二提昇 電壓施加於該第一組之該第二子組及該第二幵 1 ρ 、 <邊第四 100608.doc 1270885 20·如請求項1之方法，其中： 該第-組非揮發性儲存元 件，該第-組包括-第_子&日_nand儲存凡 兮笛…杜揮發性儲存元件； 件，該第二組包括1 =及第為_第二串NAND儲存元 件； 弟四子組非揮發性儲存元 該第一組之該第一子組包 匕括待禁止之儲存元件， · 兮梦 十、，且包括至少-約束儲存元件； 組之該第三子組包括—待程式化之儲存元件； 至1 儲存元件與該待程式化之儲存元件皆麵接 至一第一字線； 牧 一或多條第一額外字線耦接 該弟一組之該第一子組 及μ第一、、且之該第三子組的其它儲存元件· ^或多條第二額外字線麵接至該第一組之該第二子組 及孩第一組之該第四子組的其它儲存元件； 該方法進一步包括在該升遂步驟前禁止該第一組非揮 發性儲存元件及該第二組非揮發性健存元件程式化，· 該升麼步驟包括將-第-提昇電屡施加於該第一組之 該苐-子組及該第二組之該第三子組，且將一第二提昇 電壓施加於該第一組之該第二子組及該第二組： 子組； 該下陷步驟包括降低該至少一約束錯存元件之一 提昇電壓；及 χ 該方法進-步包括在啟用對該第二組非揮發性儲存元 100608.doc 1270885 ㈣式化前降低該第二提昇電壓 壓之步驟在該下陷步驟後開始。 21.如請求項1之方法，其中： 株該f —組非揮發性儲存元件為-第-㈣娜儲存元 “ >第』包括—第二子組非揮發性儲存元件； 該：：組非揮發性儲存元件為一第二串ναν〇儲存元 Λ第-組包括-第三及第四子組非揮發性儲存元 仵； 該第一組之該第—子組包括—待禁止之儲存元件； 該第組之该第二子組包括約束該第一子組之至少一 約束儲存元件； 5亥弟二組之該第三子組包括一待程式化之健存元件； 該：禁止之儲存元件及該待程式化之館存元件 至一第一字線； -或多條第一額外字線耦接至該第一組之該第一子组 及該第二組之該第三子組之其它儲存元件； J或多條第二額外字線耦接至該第-組之該第二子組 及該第二組之該第四子組的其它儲存元件； 該方法進一步包括在該升壓步驟前禁止該第一組非揮 發性儲存7L件及該第二組非揮發性儲存元件之程式化丨 該升壓步驟包括將一第一提昇電屋施加於該第二組之 該第一子組及該第二紐之与Γ笛-工4 、，且之°亥第二子組，且將一第二提昇 電壓施加於該第-組之該第：子組及 子組； 100608.doc 1270885 :亥下陷步驟包括降低該至少一約束儲 提昇電壓；及 弟一 /方法進一步包括在啟用 — 第一袓之嗲笛_工, 才^弟一、，且矛王式化前降低該 、、且之3亥第一子組及該第二組之該 餘儲存元件之該第 ·，的所有剩 件之該第』… ·降低所有剩餘储存元 幵I之步驟在該下陷步驟後開始。 22·如睛求項〗之方法，其中·· 該第-組非揮發性儲存元件之該第一 止之儲存元件。 符得不 23·如請求項22之方法，其中·· 一,'-組非揮發性儲存元件之該第一子組進—步包括 件了該待禁止之儲存元件相鄰的源極側非揮發性儲存元 24.如請求項22之方法，其中： 一，第一組非揮發性儲存元件之該第一子組進-步包括 件^亥待禁止之儲存元件相鄰之汲極側非揮發性儲存元 25·如請求項22之方法，其中·· 兩子且冑#包括與該待禁止之儲存元件相鄰的 =極側非揮發性儲存元件及與該待禁止之儲存元件相 姊的兩汲極側非揮發性儲存元件。 26.如請求項1之方法，其中·· :啟用對-第二組程式化之步驟包括將—程式化啟用 電壓施加於該第二組之一位元線。 100608.doc 1270885 27.如請求項26之方法，其中·· 該程式化啟用電壓為零伏特。 28·如請求項1之方法，其中·· 第一串NAND儲存元 第一串NAND儲存元 該第一組非揮發性儲存元件為 件；及 該第二組非揮發性儲存元件為 件。 29.如請求項1之方法，其中·· 5亥第一組非揮發性儲存元件 亓杜炎α 仵及5亥第二組非揮發性儲存 件為快閃記憶體裝置之組。 3〇·如請求項1之方法，其中·· 分該第~組及該第二組為_陣列非揮發㈣存元件之部

   該陣列與一主機系統通信；及 該陣列可自該主機系統移除。 31·如請求項1之方法，其中·· 該第一組及該第二組為一 分； 陣列非揮發性儲存元件之部 該陣列與一主機系統通信；及 該陣列嵌入該主機系統中。 32.如請求項1之方法，其中： 非揮發性儲存 33. 元：卜组非揮發性儲存元件及該第二組 _牛為多狀態非揮發性儲存元件之組。 一種非揮發性記憶體系統，其包含： 100608.doc 1270885 —一第組非揮發性儲存元件，該第一組包括一第一及 第-子組非揮發性健存元件，該第—組之該第—子組包 括待7K止之非揮發性儲存元件； #一第二組非揮發性儲存元件，該第二組包括一第三及 …子、、且非揮發性儲存元件，該第二組之該第三子組包 括待程式化之非揮發性儲存元件；及 、设數條字線，其耗接至該第一組及該第二組以施加一 或夕個提昇電壓來升高該第一組之一通道的一電壓電 位’邊等複數條字線包括—純至該待禁止之儲存元件 …亥待耘式化之儲存元件的第一字線，該第一字線在一 紅式化刼作過程中將一程式化電壓施加於該待程式化之 儲存元件，該等複數條字線包括至少—約束字線，在將 该程式化電壓施加於該第一字線上前使該至少_約束字 線上該提昇電壓降低，以將該電壓電位在與該第一組之 該第子組相關的該通道之一部分中下陷。 34·如請求項33之記憶體系統，其中·· 。亥專複數條子線包括搞接至該第一組之該第一子組及 該第二組之該第三子組以施加一第一提昇電壓的第一複 數條字線；及 該專複數條字線包括_接至該第一組之該第二子組及 該第二組之該第四子組以施加一第二提昇電壓的第二複 數條字線。 35.如請求項34之記憶體系統，其中·· 該至少一約束字線為該等第一複數條字線之部分。 100608.doc 1270885 36·如請求項34之記憶體系統，其甲： 该至少一約束字線 分 37如▲主七、s 马6亥4弟二複數條字線之邱 .如“項34之記憶體系統，其中·· 之。P 該通道之該電壓電 壓及該第 一上 為一由於該第一提昇雷 一提昇電壓引起之電容 電 电谷耦合電壓電位。 •如請求項34之記憶體系統，其中·· 該通道之該電壓電^ 电位巧於由於施加該第—楹θ 起之與該第一子組相關 徒旰電壓弓I 仰關的4通道之該部分的一 電位，且低於由於施加哕胃β φγ_ %離電壓 子組相關的該通道之—部分 一该第二 隔離電壓電位。 39·如晴求項34之記憶體系統，其進一步包含： 複數條位元線，其包括—純至該第_ 線及，至該第二組之第二位元線，該第—位：：兀 -程式化禁止電壓施加於該第一組且該第二位元 程式化禁止電壓施加於該第二組而該等第二複數條字： 施加該第二提昇電壓。 ” 40·如請求項34之記憶體系統，其進一步包含·· 複數條位元線，其包括一耦接至該第一 、、且之第一位元 線及-«至該第二組之第二位域，在該等第二複數 條字線使其上該第二提昇電壓降低後，該第二位元線將 一程式化啟用電壓施加於其上。 4 1 ·如請求項40之記憶體系統，其中·· 在。亥第一子線加加該程式化電壓前該尊笛_、〃 才乐_複數條字 線使其上之該第二提昇電壓降低。 100608.doc -10- 1270885 42·如請求項41之記憶體系統，其中·_ 孩等第二複數條字線施加一較低之第二提昇電壓而該 第一位兀線將一程式化啟用電壓施加於其上。 43·如請求項34之記憶體系統，其中·· 口亥至：>、約束子線包括一在該待禁止之非揮發性健存 兀件之一源極側上的第一約束字線，及一在該待禁止之 非揮發性儲存元件之一汲極側上的第二約束字線。 44·如請求項33之記憶體系統，其中·· 該第一組非揮發性儲存元件為一第一串ναν〇快閃記 憶體裝置；及 該第二組非揮發性儲存元件為一第二串N A n d快閃記 憶體裝置。 45·如請求項33之記憶體系統，其中： _該第-組非揮發性儲存元件及該第二組非揮發性儲存 元件為多狀態快閃記憶體裝置之組。 46·如請求項33之記憶體系統，其中： 該第一組及該第二組為一陣列非揮發性儲存元件之 分； 。 該陣列與一主機系統通信；及 該陣列可自該主機系統移除。 47·如請求項33之記憶體系統，其中： 該第一組及該第二組為一陣列非揮發性儲存元件之 分； ° 該陣列與一主機系統通信；及 100608.doc -11 - 1270885 5玄陣列嵌入該主機系統中。 48. —種記憶體系統，其包含： 、 一用於儲存資訊之第一構件，該 - 子組非揮發性儲存元件及-第一件包括一第- 件，該第-子组包括一待"子組非揮發性儲存元 • ^于、、且a括待禁止之儲存元件； 一用於儲存資訊之第二構件，該第二 子組非揮發性儲存元件及—第 i括一第三 件，哕第一 、、且非揮發性儲存元 • 亥苐二子組包括-待程式化之儲存元件，·及 用於將該第一儲存元件程式化同時禁止該第 - 件程式化的構件，其係藉由提昇兮第 ：子兀 屯攸幵该第一構件之一 - 一電壓電位、將該電壓電位之至少一ώ 、 ^ ^ 夕部分在與該第一構 牛之忒第一子組相關的該通 +降& 部分中下陷及在將該 電堡電位下陷後啟用對該第二構件之程式化。 49·如請求項48之記憶體系統，其中·· 該用於程式化之構件藉由將一 第 &昇電Μ施加於該 之該第一子組並將-第二提昇電屡施加於該第一 組之該第二子組來提昇該第一構件之該通道的一電屢電 位0 50.如請求項49之記憶體系統，其中·· 該用於各式化之構件在提昇該電愿電位後，藉由降低 約束該第-構件之該第—子组的至少一字線上之該第二 提昇電㈣使該電麼電位之至少-部分下陷，該至少一 子線_馬接至該第'構件7 再忏之5亥第一子組的一非揮發性儲存 元件。 100608.doc

   -12- 1270885 51.如請求項49之記憶體系統，其中·· δ亥用於程式化之構曰 ☆ m 牛在獒幵该電壓電位後，藉由降低 姐窃+广 弟子之至少一字線上的該第二 ^ 电麼電位之至少一部分下陷，該至少一 子線麵接至該第一構件 一 μ第一子組的一非揮發性儲存 7L仵。 52. 一種對非揮發性記憶體程式化之方法，其包含： 精=將-第—提昇㈣施加於第—複數條字線且將一 昇電㈣加於第二複數條字線來提昇-第-組非 ^件之通道的一電屢電位，該等第一複數 條子線耦接至該第一组一筐 之弟一子組非揮發性儲存元件 一第二組非揮發性健存元择一 帝仔兀仵之第二子組非揮發性儲 子π ’㈣第二複數條字線耗接至該第_組之一第二 子組非揮發性儲存元件及第- 2 一 4乐一組之一第四子組非揮發 性儲存元件； 將該電壓電位之至少一邱公立纺 乂邛刀在與垓第一子組非揮發性 儲存元件相關之該第一組的該通道之一部分中下陷； 降低該第二提昇電壓；及 在該降低該第二提昇電壓之步驟後對該待程式化之儲 存元件進行程式化。 53.—種對非揮發性記憶體程式化之方法，其包含： 禁止一第一組非揮發性儲存元件及一第二組非揮發性 儲存元件之程式化，該第一組包括一待禁止之非揮發性 儲存元件’該第二組包括一待程式化之非揮發性儲存元 100608.doc •13- 1270885 件； 將一第一提昇電壓施加於該第一組之一第一子組非揮 發性儲存凡件且將一第二提昇電壓施加於該第一組之一 第一子組非揮發性儲存元件以提昇該第一組非揮發性儲 存元件之一通道之一電壓電位； 將5亥電遷電位在與該第一子組儲存元件相關之該通道 之一部分中下陷； 降低該第二子組之該第二提昇電壓；及 在該降低該第二提昇電麼之步驟後對該第二組健存元 件程式化。 54·如請求項53之方法，其中： 該第一組非揮發性儲存元件為一第-串NAND儲存元 件； 該第二組非揮發性儲存元件為一第二串NAND儲存元 件.該第一組包括一第三及第四子組非揮發性儲存元 該第一組之該第一子組包括-待禁止之儲存元件； 該第一組之該第一子組包括至少-約束儲存元件； =第二組之該第三子组包括-待程式化之儲存元件； 至1 一字線； 該待…之儲存元件皆麵接 二戈多條第-額外字線輕接至該第一組之該第一子組 二弟一組之忒第二子組的其它儲存元件； —或多條第二額外字線輕接至該第-組之該第二子組 100608.doc _ 14- 1270885 及該第二組之該第四子組的其 ^ ^ RA 匕诵存兀件；及 遺下陷步驟包括降低該至少一 提昇電愿。 約束儲存元件之該第 5 5 ·如清求項5 3之方法，其中·· 元 該第一組非揮發性儲存元件 件； 馮第一串NAND儲存 該第二組非揮發性儲存元件 件，該第二組包括一第=及第為四早第二串NAND儲存元 件； 一第四子組非揮發性儲存元 组之該第一子組包括該待禁 該弟-組之該第二子組包件 約束儲存元件； ^弟子組之至少一 該第二組之該第三子組包 該待禁止之儲存元件及^寺儲存元件； 至-第-字線； 及°亥待私式化之儲存元件皆輕接 二戈多條第一額外字線相接至該第一組 及3亥第二組之該第三子組的其它儲存元件； -或多條第二額外字線耗接 及該第二組之該第四 之^亥弟一子組 牙于組的其它儲存元件； 該下陷步驟包括降低該至 提昇電壓；及 至乂 、力束儲“件之該第二 該降低该第二子组之兮势 咳第IMP 提昇電屢的步驟包含在對 w—降低所有剩餘儲存元件之該第-提昇 電屡，該降低所有剩 驟在該下陷步驟後開始。 以弟-“電壓之步 100608.doc

   -15.