KR100385226B1 - 프로그램 디스터브를 방지할 수 있는 플래시 메모리 장치및 그것을 프로그램하는 방법 - Google Patents

Abstract

여기에 개시되는 불휘발성 반도체 메모리 장치의 프로그램 방법에 따르면, 먼저, 프로그램될 메모리 셀에 대응하는 제 1 비트 라인으로 접지 전압이 인가되고, 프로그램 금지된 메모리 셀에 대응하는 제 2 비트 라인으로 전원 전압이 인가된다. 그 다음에, 상기 프로그램될 메모리 셀에 연결된 워드 라인으로 프로그램 전압이 인가된다. 상기 프로그램 전압은, 각 프로그램 사이클 내에서, 상기 제 1 전압에서 상기 각 프로그램 사이클의 목표 전압 레벨까지 단계적으로 증가된다.

Description

프로그램 디스터브를 방지할 수 있는 플래시 메모리 장치 및 그것을 프로그램하는 방법{FLASH MEMORY DEVICE CAPABLE OF PREVENTING A PROGRAM DISTURB AND METHOD FOR PROGRAMMING THE SAME}

본 발명은 불휘발성 반도체 메모리 장치에 관한 것으로서, 좀 더 구체적으로는 셀프-부스팅 기술 (self-boosting technique)을 이용한 낸드형 구조를 갖는 플래시 메모리 장치를 프로그램하는 방법에 관한 것이다.

플래시 EEPROM (electrically erasable programmable read only memory)로서 알려진 플래시 메모리 장치는, 일반적으로, 각각 플로팅 게이트 트랜지스터로 구성된 메모리 셀들의 어레이를 포함한다. 상기 어레이는 플로팅 게이트 트랜지스터들의 스트링들 (또는, "낸드 스트링"이라 불림)을 포함하며, 각 플로팅 게이트 트랜지스터는 각 스트링 내에 배열되는 스트링 선택 트랜지스터와 그라운드 선택 트랜지스터 사이에 직렬 연결된다. 그리고, 복수 개의 워드 라인들이 상기 낸드 스트링들에 교차되도록 배열되며, 각 워드 라인은 각 낸드 스트링의 대응하는 플로팅 게이트 트랜지스터의 제어 게이트에 연결된다.

초기에, 상기 플로팅 게이트 트랜지스터들, 즉, 메모리 셀들은, 예를 들면,-3V의 문턱 전압을 갖도록 소거된다. 메모리 셀을 프로그램하기 위해서, 소정 시간 동안 선택된 메모리 셀의 워드 라인으로 고전압 (예를 들면, 20V)을 인가함으로써 상기 선택된 메모리 셀이 더 높은 문턱 전압으로 변화되는 반면에, 나머지 (선택되지 않은) 메모리 셀들의 문턱 전압들은 변화되지 않는다.

임의의 워드 라인 상에 연결된 선택되지 않은 메모리 셀들을 프로그램하지 않고 동일한 워드 라인 상에 연결된 선택된 메모리 셀을 프로그램하고자 할 때 한 가지 문제점이 생긴다. 상기 워드 라인에 프로그램 전압이 인가될 때, 상기 프로그램 전압은 상기 선택된 메모리 셀 뿐만 아니라 동일한 워드 라인을 따라 배열된 선택되지 않은 메모리 셀들에도 인가된다. 상기 워드 라인 상에 연결된 선택되지 않은 메모리 셀, 특히, 상기 선택된 메모리 셀에 인접한 메모리 셀이 프로그램된다. 선택된 워드 라인에 연결된 비선택 메모리 셀의 의도하지 않은 프로그램은 "프로그램 디스터브"라 불린다.

상기 프로그램 디스터브를 방지하기 위한 기술들 중 하나는 셀프-부스팅 스킴 (self-boosting scheme)을 이용한 프로그램 금지 방법이다. 셀프-부스팅 스킴을 이용한 프로그램 금지 방법은 U.S. Patent No. 5,677,873에 "METHOD OF PROGRAMMING FLASH EEPROM INTEGRATED CIRCUIT MEMORY DEVICES TO PREVENT INADVERTENT PROGRAMMING OF NONDESIGNATED NAND MEMORY CELLS THEREIN"라는 제목으로, 그리고 U.S. Patent No. 5,991,202에 "METHOD FOR REDUCING PROGRAM DISTURB DURING SELF-BOOSTING IN A NAND FLASH MMEORY"라는 제목으로 개시되어 있고, 레퍼런스로 포함된다.

상기 셀프-부스팅 스킴을 이용한 프로그램 금지 방법에 있어서, 그라운드 선택 트랜지스터의 게이트에 0V의 전압을 인가함으로써 그라운드 경로가 차단된다. 선택 비트 라인에는 0V의 전압이 인가되고, 비선택 비트 라인에는 프로그램 금지 전압 (program inhibition voltage)으로서 3.3V 또는 5V의 전원 전압 (Vcc)이 인가된다. 동시에, 스트링 선택 트랜지스터의 게이트에 전원 전압을 인가함으로써 스트링 선택 트랜지스터의 소오스가 (Vcc-Vth) (Vth는 스트링 선택 트랜지스터의 문턱 전압)까지 충전된 후, 상기 스트링 선택 트랜지스터는 사실상 차단된다 (또는, 셧 오프된다). 그 다음에, 선택 워드 라인에 프로그램 전압 (Vpgm)을 인가하고 비선택 워드 라인들에 패스 전압 (Vpass)을 인가함으로써 프로그램 금지된 셀 트랜지스터의 채널 전압이 부스팅된다. 이는 플로팅 게이트와 채널 사이에 F-N 터널링이 생기지 않게 하며, 그 결과 프로그램 금지된 셀 트랜지스터가 초기의 소거 상태로 유지된다.

또 다른 기술은 로컬 셀프-부스팅 스킴 (local self-boosting scheme)을 이용한 프로그램 금지 방법이다. 로컬 셀프-부스팅 스킴을 이용한 프로그램 금지 방법은 U.S. Patent No. 5,715,194에 "BIAS SCHEME OF PROGRAM INHIBIT FOR RANDOM PROGRAMMING IN A NAND FLASH MEMORY"라는 제목으로 그리고 U.S. Patent No. 6,061,270에 "METHOD FOR PROGRAMMING A NON-VOLATILE MEMORY DEVICE WITH PROGRAM DISTURB CONTROL"라는 제목으로 개시되어 있고, 레퍼런스로 포함된다.

상기 로컬 셀프-부스팅 스킴을 이용한 프로그램 금지 방법에 있어서, 선택된 워드 라인에 인접한 2개의 비선택된 워드 라인들에는 0V의 전압이 인가된다. 다른비선택된 워드 라인들에 패스 전압 (Vpass) (예를 들면, 10V)이 인가된 후, 상기 선택된 워드 라인에 프로그램 전압 (Vpgm)이 인가된다. 이러한 바이어스 스킴에 의해서, 셀프-부스팅된 셀 트랜지스터의 채널은 선택된 워드 라인에 제한되고 프로그램 금지된 셀 트랜지스터의 채널 부스팅 전압은 상기 셀프-부스팅 스킴을 이용한 프로그램 금지 방법에 비해서 증가된다. 그러므로, 프로그램 금지된 셀 트랜지스터의 플로팅 게이트와 채널 사이에 F-N 터널링이 생기지 않으며, 그 결과 프로그램 금지된 셀 트랜지스터가 초기의 소거 상태로 유지된다.

셀프-부스팅 스킴 및 로컬 셀프-부스팅 스킴을 이용한 프로그램 금지 방법은 플래시 메모리 장치의 집적도가 증가됨에 따라 프로그램 디스터브가 유발되는 문제점을 갖는다. 집적도의 증가로 인해 인접한 신호 라인들 사이의 간격이 감소되고, 그 결과 인접한 신호 라인들 사이에 커플링이 쉽게 생긴다. 예를 들면, 스트링 선택 트랜지스터에 인접한 (또는, 바로 아래에 위치한) 메모리 셀을 프로그램하는 경우, 선택 워드 라인에 프로그램 전압이 인가될 때 스트링 선택 라인의 전압 (예를 들면, 전원 전압)이 워드 라인과의 커플링으로 인해 부스팅된다. 상기 스트링 선택 라인의 전압 상승은 프로그램 금지된 셀 트랜지스터의 채널에 충전된 전하들이 스트링 선택 트랜지스터 (전압 상승에 따라 셧-오프 상태에서 턴 온 상태로 변화됨)를 통해 비선택 비트 라인으로 빠져나가게 하며, 그 결과 프로그램 금지된 셀 트랜지스터의 채널 전압이 낮아진다. 그러므로, 프로그램 금지된 셀 트랜지스터가 프로그램되는 프로그램 디스터브가 유발된다.

본 발명의 목적은 프로그램 동작 동안 프로그램 금지된 메모리 셀의 소프트 프로그램을 방지할 수 있는 플래시 메모리 장치 및 그것의 프로그램 방법을 제공하는 것이다.

도 1은 본 발명의 프로그램 방법에 따른 프로그램 전압의 변화를 보여주는 도면;

도 2는 본 발명에 따른 플래시 메모리 장치를 보여주는 블럭도;

도 3은 도 2에 도시된 메모리 블럭을 보여주는 회로도;

도 4는 임의의 워드 라인에 관련된 본 발명의 선택 신호 발생 회로를 보여주는 블럭도;

도 5는 도 4에 도시된 클럭 구동기의 바람직한 실시예;

도 6은 도 4에 도시된 전압 분배기의 바람직한 실시예;

도 7은 도 4의 선택 신호 발생 회로에 사용된 제어 신호들의 타이밍을 보여주는 도면; 그리고

도 8a 및 도 8b는 도 4에 도시된 디코더의 출력 신호들에 따라 변화되는 프로그램 전압을 보여주는 도면들이다.

*도면의 주요 부분에 대한 부호의 설명*

100 : 메모리 셀 어레이 120 : 페이지 버퍼 회로

140 : 열 디코더 회로 160 : 행 디코더 회로

200 : 발진기 210 : 클럭 구동기

220 : 스위치 펌프 230 : Si 발생기

240 : 카운터 250 : 디코더

260 : 전압 분배기 270 : 비교기

(구성)

상술한 제반 목적을 달성하기 위한 본 발명의 특징에 따르면, 불휘발성 반도체 메모리 장치는 매트릭스 형태로 배열된 복수 개의 메모리 셀들, 메모리 셀을 선택하기 위한 제 1 및 제 2 선택 트랜지스터들, 상기 메모리 셀들의 드레인들에 연결된 복수 개의 비트 라인들, 그리고 상기 메모리 셀들의 제어 게이트들에 연결된 복수 개의 워드 라인들을 포함하는 메모리 셀 어레이를 갖는다. 상기 불휘발성 반도체 메모리 장치를 프로그램하는 방법에 있어서, 프로그램될 메모리 셀에 대응하는 제 1 비트 라인으로 접지 전압이 인가되고, 프로그램 금지된 메모리 셀에 대응하는 제 2 비트 라인으로 전원 전압이 인가된다. 그 다음에, 상기 프로그램될 메모리 셀에 연결된 제 1 워드 라인으로 프로그램 전압이 인가된다. 상기 프로그램 전압은, 각 프로그램 사이클 내에서, 상기 제 1 전압에서 상기 각 프로그램 사이클의 목표 전압 레벨까지 단계적으로 증가된다.

본 발명의 다른 특징에 따르면, 낸드형 플래시 메모리 장치는 각각이 제 1 선택 트랜지스터, 제 2 선택 트랜지스터, 그리고 상기 선택 트랜지스터들 사이에 직렬 연결된 메모리 셀들을 갖는 복수 개의 스트링들과, 상기 복수 개의 스트링들 각각에 대응하도록 연결된 복수 개의 비트 라인들과, 그리고 상기 각 스트링의 메모리 셀들에 전기적으로 연결된 복수 개의 워드 라인들을 포함하는 메모리 셀 어레이 및; 프로그램 동작 동안에 상기 워드 라인들 중 하나를 선택하기 위한 선택 신호를 발생하는 선택 신호 발생 회로를 포함한다. 상기 선택 신호 발생 회로는 각 프로그램 사이클 내에서 접지 전압에서 상기 각 프로그램 사이클의 목표 전압까지 단계적으로 변화되는 전압을 갖는 상기 선택 신호를 발생한다.

이 실시예에 있어서, 상기 선택 신호 발생 회로는 상기 각 프로그램 사이클의 목표 전압 레벨을 갖는 프로그램 전압을 받아들이고, 발진 회로부터 출력되는 발진 신호에 응답하여 상기 프로그램 전압을 출력하는 스위치 펌프와; 상기 스위치 펌프로부터 출력된 전압을 갖는 상기 선택 신호를 출력하는 신호 발생기와; 클럭 신호에 응답하여 상기 각 프로그램 사이클 내에서 카운트 동작을 수행하는 카운터와; 상기 카운터의 출력을 디코딩하여 순차적으로 활성화되는 제어 신호들을 발생하는 디코더와; 상기 스위치 펌프로부터 출력된 전압을 받아들이고, 상기 제어 신호들의 활성화 순서에 따라 변화되는 저항 분배 비율에 의해서 분배된 전압을 출력하는 전압 분배기 및; 상기 전압 분배기의 출력 전압을 기준 전압과 비교하는 비교기를 포함하며, 상기 발진 회로는 상기 전압 분배기의 출력 전압이 상기 기준 전압보다 낮을 때 출력되는 비교기의 출력 신호에 응답하여 상기 스위치 펌프로부터 출력되는 전압이 증가되도록 상기 발진 신호를 출력한다.

(작용)

이러한 장치 및 방법에 의하면, 선택 워드 라인에 인가될 프로그램 전압이 일정 상승 시간 동안 여러 횟수의 단계들로 증가된다.

(실시예)

이하, 본 발명의 바람직한 실시예가 참조 도면들에 의거하여 상세히 설명된다.

본 발명의 플래시 메모리 장치는 프로그램될 메모리 셀의 문턱 전압 분포의 폭을 조밀하게 만들어 주기 위해서 "인크리먼트 스텝 펄스 프로그램 스킴" (incremental step pulse programming (ISPP) scheme)의 프로그램 방법을 사용한다. ISPP 스킴의 프로그램 방법에 의하면, 프로그램 전압 (Vpgm)은 반복되는 프로그램 사이클 동안 최소 전압에서 최대 전압까지 단계적으로 증가되는 일정폭의 펄스 형태를 갖는다. 이러한 ISPP 스킴은 "A 3.3V 32Mb NAND Flash Memory with Incremental Step Pulse Programming Scheme"라는 제목으로, IEEE Journal of Solid-State Circuits, vol. 30, No. 11, Nov. 1995, pp.1149-1156 (Suh, Kang-Deog, et al.)에 개시되어 있으며, 레퍼런스로 포함된다.

본 발명에 따른 프로그램 전압의 변화를 보여주는 도면이 도 1에 도시되어 있다. 도 1을 참조하면, 프로그램 전압 (Vpgm)은 0V에서 각 프로그램 사이클의 목표 전압까지 순간적으로 (또는, 갑작스럽게) 상승되지 않고 0V로부터 각 프로그램 사이클의 목표 전압까지 단계적으로 증가됨을 알 수 있다. 상기 프로그램 전압 (Vpgm)이 각 프로그램 사이클에서 단계적으로 증가됨에 따라, 스트링 선택 라인과 인접한 워드 라인에 그러한 프로그램 전압이 인가될 때 상기 스트링 선택 라인의 전압이 워드 라인과의 커플링에 의해 상승되는 것을 방지할 수 있다. 즉, 각 프로그램 사이클에 사용되는 프로그램 전압의 증가 폭이 적기 때문에, 스트링 선택 라인과 워드 라인 사이의 커플링에 의한 부스팅 효과를 최대한 억제할 수 있다. 이는 이하 상세히 설명될 것이다.

도 2는 본 발명에 따른 플래시 메모리 장치의 개략적인 구성을 보여주는 블럭도이다.

도 2를 참조하면, 플래시 메모리 장치는 복수의 메모리 블록들 (BLK1)-(BLKn)로 분리된 어레이 (100)를 포함한다. 플래시 메모리 장치에 있어서, 복수의 비트 라인들이 메모리 블록들 (BLK1)-(BLKn)을 통해 병렬로 배열된다. 각 메모리 블록 (BLK1)-(BLKn)에는, 상기 비트 라인들에 각각 대응하는 복수의 스트링들이 제공된다. 각 메모리 블록 (BLK1)-(BLKn)에 제공되는 각 스트링은, 도 3에 도시된 바와 같이, 스트링 선택 트랜지스터 (SST), 그라운드 선택 트랜지스터 (GST), 그리고 상기 스트링 선택 트랜지스터 (SST)의 소오스와 상기 그라운드 선택 트랜지스터 (GST)의 드레인 사이에 직렬 연결된 복수의, 예를 들면, 16개의 플래시 EEPROM 셀 트랜지스터들 (M15)-(M0)로 구성된다. 각 스트링의 스트링 선택 트랜지스터 (GST)의 드레인은 대응하는 비트 라인에 연결되고, 그라운드 선택 트랜지스터 (GST)의 소오스는 공통 소오스 라인 (common source line; CSL) (또는 공통 신호 라인; common signal line)에 연결된다. 각 스트링 내의 스트링 선택 트랜지스터들 (SST1의 게이트들은 스트링 선택 라인 (SSL)에 공통으로 연결되고, 그라운드 선택 트랜지스터들 (GST)의 게이트들은 그라운드 선택 라인 (GSL)에 공통으로 연결된다. 각 스트링의 플래시 EEPROM 셀 트랜지스터들의 제어 게이트들은 워드 라인들 (WL0)-(WL15) 중 대응하는 워드 라인에 공통으로 연결된다. 각 비트 라인 (BL1)-(BLm)은도 2에 도시된 페이지 버퍼 회로들 (120)에 전기적으로 연결된다.

상기 그라운드 선택 라인 (GSL), 상기 워드 라인들 (WL0)-(WL15) 그리고 상기 스트링 선택 라인 (SSL)은 대응하는 블럭 선택 트랜지스터들 (BS0-BS17)을 통해 대응하는 선택 신호 라인들 (GS), (Si0)-(Si15), (SS)에 각각 연결된다. 상기 블럭 선택 트랜지스터들 (BS0-BS17)은 도 1의 행 디코더 회로 (140)에 포함되며, 블럭 선택 제어 신호 (BS)에 의해서 공통으로 제어되도록 연결되어 있다. 상기 선택 신호 라인들 (GS), (Si0)-(Si15), (SS)은 프로그램 동작이 수행될 때 각각 대응하는 선택 회로들 (또는, 구동 회로들)에 의해서 요구되는 전압들로 구동된다. 여기서, 선택된 블럭 선택 제어 신호 (BS)는 선택 신호 라인들 (Si0)-(Si15) 상의 프로그램 전압 또는 패스 전압이 대응하는 워드 라인들 (WL0)-(WL15)으로 충분히 전달되도록 고전압 레벨을 갖는다.

상기 워드 라인들 (WL0)-(WL15)로 각각 전달되는 선택 신호들 (Si0)-(Si15) 중 하나를 발생하는 회로 (이하, "선택 신호 발생 회로"라 칭함)가 도 4에 도시되어 있다. 도 4를 참조하면, 선택 신호 발생 회로는 발진기 (200), 클럭 구동기 (210), 스위치 펌프 (220), Si 발생기 (230), 카운터 (240), 디코더 (250), 전압 분배기 (260), 그리고 비교기 (270)를 포함한다. 상기 클럭 구동기 (210)는 상기 발진기 (200)의 출력 신호 (OSC)를 받아들이고, 상기 비교기 (270)의 출력 신호 (RMPEN)에 따라 인에이블/디세이블된다. 상기 클럭 구동기 (210)가 디세이블될 때, 출력 신호 (OSCen)는 스위치 펌프 (220)로 전달되지 않는다. 상기 클럭 구동기 (210)는, 도 5에 도시된 바와 같이, 낸드 게이트와 인버터로 구성된다. 상기 스위치 펌프 (220)는 각 프로그램 사이클에서 사용될 프로그램 전압 (Vpgm)을 받아들이고, 신호들 (OSCen, PUMPEN)에 응답하여 각 프로그램 사이클의 목표 전압까지 단계적으로 증가되는 전압 (Vout)을 출력한다. 상기 Si 발생기 (230)는 상기 스위치 펌프 (220)로부터 출력되는 전압 (Vout)을 갖는 선택 신호 (Si)를 출력한다.

계속해서 도 4를 참조하면, 상기 카운터 (240)는 N-비트 2진 카운터로 구성되며, 각 프로그램 사이클 동안에 클럭 신호 (CLK)에 응답하여 카운팅 동작을 수행한다. 상기 카운터 (240)는 각 프로그램 사이클이 시작할 때 펄스 신호 (RST)에 의해서 초기화된다. 상기 디코더 (250)는 상기 카운터 (240)의 출력 신호들을 디코딩하여 순차적으로 활성화되는 펄스 형태의 제어 신호들 (RMPCNTi)을 출력한다. 상기 전압 분배기 (260)는 상기 스위치 펌프 (220)의 출력 전압 (Vout)을 받아들이고, 상기 디코더 (250)로부터 출력되는 제어 신호들 (RMPCNTi)에 응답하여 상기 출력 전압 (Vout)을 소정의 저항비에 따라 분배한다.

상기 전압 분배기 (260)의 바람직한 실시예를 보여주는 도 6을 참조하면, 상기 전압 분배기 (260)는 복수 개의 저항들 (R0)-(Rn)과 복수 개의 NMOS 트랜지스터들 (MN1)-(MNn)로 구성된다. 상기 저항 (R0)는 상기 스위치 펌프 (220)의 출력 전압 (Vout)과 노드 (N1) 사이에 연결되며, 상기 노드 (N1)은 분배 전압 (Vdvd)을 출력하기 위한 출력 단자이다. 상기 저항들 (R1)-(Rn)은 상기 NMOS 트랜지스터들 (MN1)-(MNn)에 각각 대응한다. 대응하는 저항 및 NMOS 트랜지스터는 상기 출력 단자 (N1)와 접지 전압 사이에 직렬 연결된다. 상기 NMOS 트랜지스터들 (MN1)-(MNn)은 상기 디코더 (250)로부터 출력되는 제어 신호들 (RMPCNT1)-(RMPCNTn)에 의해서각각 제어된다. 상기 저항들 (R1)-(Rn) 각각의 값은 서로 다르게 설정된다. 그러므로, 상기 전압 분배기 (260)의 출력 전압 (Vdvd)은 제어 신호들 (RMPCNT1)-(RMPCNTn)의 활성화 순서에 따라 점차적으로 증가된다. 상기 디코더 (250)로부터 출력되는 제어 신호들 (RMPCNT1)-(RMPCNTn)은, 도 7에 도시된 바와 같이, 상기 NMOS 트랜지스터들 (MN1)-(MNn)이 순차적으로 턴 온되도록 순차적으로 활성화된다.

다시 도 4를 참조하면, 상기 비교기 (270)는 고정된 레벨의 기준 전압 (Vref)과 상기 전압 분배기 (260)의 출력 전압 (Vdvd)을 비교하고, 비교 결과로서 제어 신호 (RMPEN)를 출력한다. 상기 전압 (Vdvd)이 상기 기준 전압 (Vref)보다 작을 때, 상기 제어 신호 (RMPEN)는 활성화된다. 이는 클럭 드라이버 (210)의 입력 신호 (OSC)가 스위치 펌프 (220)로 전달되게 하며, 그 결과 스위치 펌프 (220)의 출력 전압 (Vout)은, 도 8a에 도시된 바와 같이, 단계적으로 증가된다. 반면에, 상기 전압 (Vdvd)이 상기 기준 전압 (Vref)보다 클 때, 상기 제어 신호 (RMPEN)는 비활성화된다. 이는 클럭 드라이버 (210)의 입력 신호 (OSC)가 스위치 펌프 (220)로 전달되지 못하게 한다. 그러므로, 상기 스위치 펌프 (220)의 동작은 정지된다.

앞서 설명된 바와 같이, 스위치 펌프 (220)로부터 출력되는 전압 (Vout), 즉, 선택된 워드 라인으로 인가될 프로그램 전압은 0V에서 각 프로그램 사이클의 목표 전압까지 순간적으로 증가되는 것이 아니라 단계적으로 증가된다. 그러므로, 스트링 선택 트랜지스터 (SST)에 인접한 메모리 셀 트랜지스터 (M15)를 프로그램하는 경우, 상기 순차적으로 증가되는 프로그램 전압이 선택 워드 라인 (WL15)에 인가될 때 스트링 선택 라인 (SSL)과 선택 워드 라인 (WL15) 사이의 커플링은 최소화된다. 이는 워드 라인 전압이 선택 워드 라인에 인가될 때 스트링 선택 라인 (SSL)의 전압이 전혀 (또는, 거의) 증가되지 않음을 의미한다. 결과적으로, 셀프-부스팅 또는 로컬 셀프-부스팅 스킴 및 인크리먼트 스텝 펄스 프로그램 스킴을 이용한 프로그램 동작이 수행될 때, 프로그램 금지된 셀 트랜지스터의 승압된 채널 전압은 비선택 비트 라인으로의 누설없이 그대로 유지된다.

상술한 바와 같이, 선택 워드 라인에 인가될 프로그램 전압을 일정 상승 시간 동안 여러 횟수의 단계들로 증가시킴으로써 프로그램 디스터브를 방지할 수 있다.

Claims (7)

1. 매트릭스 형태로 배열된 복수 개의 메모리 셀들, 메모리 셀을 선택하기 위한 제 1 및 제 2 선택 트랜지스터들, 상기 메모리 셀들의 드레인들에 연결된 복수 개의 비트 라인들, 그리고 상기 메모리 셀들의 제어 게이트들에 연결된 복수 개의 워드 라인들을 포함하는 메모리 셀 어레이를 갖는 불휘발성 반도체 메모리 장치를 프로그램하는 방법에 있어서:

   프로그램될 메모리 셀에 대응하는 제 1 비트 라인으로 제 1 전압을 그리고 프로그램 금지된 메모리 셀에 대응하는 제 2 비트 라인으로 제 2 전압을 인가하는 단계 및;

   상기 프로그램될 메모리 셀에 연결된 제 1 워드 라인으로 프로그램 전압을 인가하는 단계를 포함하며, 상기 프로그램 전압은, 각 프로그램 사이클 내에서, 상기 제 1 전압에서 상기 각 프로그램 사이클의 목표 전압 레벨까지 단계적으로 증가되는 것을 특징으로 하는 불휘발성 반도체 메모리 장치의 프로그램 방법.
2. 제 1 항에 있어서,

   상기 제 1 워드 라인을 제외한 나머지 워드 라인들에는 패스 전압을 인가하는 단계를 부가적으로 포함하는 것을 특징으로 하는 불휘발성 반도체 메모리 장치의 프로그램 방법.
3. 제 1 항에 있어서,

   상기 제 1 워드 라인에 인접한 제 2 워드 라인(들)에는 상기 제 1 전압을 그리고 상기 제 1 및 제 2 워드 라인들을 제외한 나머지 워드 라인들에는 패스 전압을 인가하는 단계를 부가적으로 포함하는 것을 특징으로 하는 불휘발성 반도체 메모리 장치의 프로그램 방법.
4. 제 1 항에 있어서,

   상기 제 1 전압은 접지 전압이고, 상기 제 2 전압은 전원 전압인 것을 특징으로 하는 불휘발성 반도체 메모리 장치의 프로그램 방법.
5. 각각이 제 1 선택 트랜지스터, 제 2 선택 트랜지스터, 그리고 상기 선택 트랜지스터들 사이에 직렬 연결된 메모리 셀들을 갖는 복수 개의 스트링들과, 상기 복수 개의 스트링들 각각에 대응하도록 연결된 복수 개의 비트 라인들과, 그리고 상기 각 스트링의 메모리 셀들에 전기적으로 연결된 복수 개의 워드 라인들을 포함하는 메모리 셀 어레이 및;

   프로그램 동작 동안에 상기 워드 라인들 중 하나를 선택하기 위한 선택 신호를 발생하는 선택 신호 발생 회로를 포함하며, 상기 선택 신호 발생 회로는 각 프로그램 사이클 내에서 접지 전압에서 상기 각 프로그램 사이클의 목표 전압까지 단계적으로 변화되는 전압을 갖는 상기 선택 신호를 발생하는 낸드형 플래시 메모리 장치.
6. 제 5 항에 있어서,

   상기 선택 신호 발생 회로는

   상기 각 프로그램 사이클의 목표 전압 레벨을 갖는 프로그램 전압을 받아들이고, 발진 회로부터 출력되는 발진 신호에 응답하여 상기 프로그램 전압을 출력하는 스위치 펌프와;

   상기 스위치 펌프로부터 출력된 전압을 갖는 상기 선택 신호를 출력하는 신호 발생기와;

   클럭 신호에 응답하여 상기 각 프로그램 사이클 내에서 카운트 동작을 수행하는 카운터와;

   상기 카운터의 출력을 디코딩하여 순차적으로 활성화되는 제어 신호들을 발생하는 디코더와;

   상기 스위치 펌프로부터 출력된 전압을 받아들이고, 상기 제어 신호들의 활성화 순서에 따라 변화되는 저항 분배 비율에 의해서 분배된 전압을 출력하는 전압 분배기 및;

   상기 전압 분배기의 출력 전압을 기준 전압과 비교하는 비교기를 포함하며,

   상기 발진 회로는 상기 전압 분배기의 출력 전압이 상기 기준 전압보다 낮을 때 출력되는 비교기의 출력 신호에 응답하여 상기 스위치 펌프로부터 출력되는 전압이 증가되도록 상기 발진 신호를 출력하는 낸드형 플래시 메모리 장치.
7. 제 6 항에 있어서,

   상기 디코더로부터 출력되는 제어 신호들 각각은 상기 클럭 신호의 한 주기에 대응하는 구간 동안 활성화되는 낸드형 플래시 메모리 장치.