TWI251342B - Vertical double-channel silicon-on-insulator transistor and method of manufacturing the same - Google Patents
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Description
1251342 玖、發明說明： 【發明所屬之技術領域】 本發明是有關於一種金屬氧化物半導體場效電晶體 (以下簡稱MOSFET)及其製造方法，且特別是有關於一種 垂直雙通道絕緣層上矽晶MOSFET及其製造方法。 【先前技術】 近年來，被製作在絕緣層上砂晶（silicon-on-insulator， 以下簡稱SOI)基體上的裝置被使用在許多應用。當裝置被 做在SOI基體上時，可減少接點漏電流(junction leakage currents)以及寄生接合電容（parasitic junction capacitances)。小接點漏電流導致低功率散逸，因此，對 於直流（DC)電源有相對長使用期（lifetime)。低寄生接合電 容則促進獲致高裝置速度。 圖1說明傳統側向通道SOI互補金屬氧化物半導體場 效電晶體(CMOSFET)裝置的結構圖。 參見圖1，N通道電晶體12和P通道電晶體14包括 埋入氧化層（buried oxide layer) 20和單晶層（monocrystalline layer) 22 被形成在基體 （substrate) 18。 堆疊 16 包括基體18、埋入氧化層20和單晶砂層（mono_crystalline silicon layer) 22。傳統氧植入隔離（SIMOX，separation by implantation of oxygen)方法可以被用於形成埋入氧化層 20。在這個裝置結構裡，由被氧化物塡裝的溝槽(trenches) 30而形成被隔絕的島狀裝置（device islands) 28。圖式標示 (Reference numeral) 36.指出在埋入氧化層20和被隔絕的 13615pif.doc 5 1251342 島狀物28之間的介面。此裝置更包括電晶體的源極區52 和汲極區54。輕摻雜區（lightly doped regions) 48圍繞源 極區5 2和汲極區54。在被隔絕的島狀物2 8的中央部份形 成電晶體閘極38。電晶體閘極38包括在島狀物28上表面 的氧化層以及圖型化的多晶矽層(p〇lySilicoll layer)。電晶 體56的主體接觸被形成與源極區域52相接觸。電性接 觸58被施作在電晶體閘極38的圖型化多晶矽層以及源極 區52和汲極區54。 追個裝置結構特點是，它不需要晶片接合製程步驟。 然而，側向通道SOI電晶體（如圖丨所示)是一種平面裝置， 此平面裝置在基體表面需要大的電晶體區域以增進裝置效 能里，譬如π導通’’電流。相對地，垂直通道s〇I裝置結構 呈現一個有用的選擇，此垂直通道s〇I裝置提供改進效能 而不需要在晶片表面增加面積。然而，傳統垂直s〇I電晶 體在第一晶片上形成了部份裝置結構之後也許需要複雜的 製程步驟，譬如倒裝晶片接合法（flip wafer b〇nding)。 圖2說明傳統垂直通道SOI金屬氧化物半導體場效 電晶體(MOSFET)裝置的結構。 篸見圖2，傳統垂直通道SOI MOSFET裝置的結構包 括源極區19、通道區Ua以及汲極區％。裝置結構更包 括多矽汲極15以及源極電極24。凹線2〇被形成以通過 源極區19與通道區na，並且閘氧化層21隨後被形成在 凹線2〇的底部和側壁。凹線Μ隨後被塡以多晶砂闊電極 22。在此主動裝置區的側邊和底部蔽以絕緣膜（insulating 13615pif.doc 6 1251342 fllm) 16。絕緣膜23被形成在裝置表面並且多閘線膜(poly gate wiring film) 25被形成在閘電極22的頂部。多晶砂膜 17係準備用於倒裝晶片接合法。在以倒裝晶片接合法（蝕 刻（etchmg)或硏除(p〇lishmg)第一晶片直到絕緣膜16被暴 露）將部份地轉移完整裝置結構至第二個晶片18之前，26、 15、16和17各層係被形成在第一晶片（未繪示）的表面。 在第一晶片上完成部份完整的裝置結構後，裝置處理的剩 餘部份被完成。
0 2所τκ裝置結構之製程要求複雜的裝置處理步驟和 印貝的倒裝晶片接合步驟。電晶體佔領了大量的基體^ 8 表面面積。相對地，圖2之傳統垂直通道s〇I裝置結 適於高密雜難散。 liT 【發明內容】 在努力解決至少一些上述問題中，本發明的特點係提 供垂直雙通道（vertical double-channel)絕緣層上砂晶（s〇i) 場效電晶體（FET)。另外，本發明的其它特點將提供製造 垂直雙通道絕緣層上矽晶電晶體之方法。 、^ 根據本發明的實施例，垂直雙通道絕緣層上矽晶 場效電晶體（FET)包括在基體上與一對平行淺溝槽隔離層 (shallow trench isolation layers)聯接之一對雙垂直半導體 層’在每對垂直半導體層以對應的區域在垂直半導體層^ 相向對齊上之源極、汲極以及通道區，在垂直半導體層^ 二者的通道區域上的閘氧化層，以及電性連接垂直^導 層對之對應區域的閘電極、源極電極與汲極電極。根據= 13615pif.doc 7 1251342 發明的特點，實施例中垂直雙通道絕緣層上矽晶（s〇i)場 效電晶體（FET)更包括被形成在基體上之底通道，相較於 在每對垂直半導體層上通道區域的臨界電壓，其具有更高 的臨界電壓。根據本發明的其它特點，實施例中之垂直雙 通道絕緣層上矽晶（SOI)場效電晶體（FET)也許更包括在平 行淺溝槽隔離層對頂部之絕緣層，其在基體頂部且在雙垂 直半導體層對之間，並且介於雙垂直半導體層對中間部份 之間且在閘電極的二側。根據本發明的另外特點，垂直雙 通道絕緣層上矽晶（SOI)場效電晶體（FET)是平面型。根據 本發明的其它特點，在垂直雙通道絕緣層上矽晶（SOI)場 效電晶體(FET)中，也許以砂化鎢（tungsten silicide)或以鎢 (tungsten)形成閘電極，並且也許以被摻雜的多晶矽（doped polysilicon)或以鎢（tungsten)形成源極/汲極電極。根據本 發明的特點，在垂直雙通道絕緣層上矽晶（SOI)場效電晶 體（FET)中，雙垂直半導體層對之深度係約爲平行淺溝槽 隔離層對深度之2/3倍。 根據本發明的其它實施例，垂直雙通道絕緣層上矽晶 (SOI)場效電晶體（FET)包括具有主動區域之基體。在基體 之主動區域中並且延伸在縱向方向之一對垂直淺溝槽隔離 (STI)區。在基體之主動區域中並且延伸在縱向方向之一對 垂直源極/汲極區，此對垂直源極/汲極區以在源極/汲極區 之間之電晶體通道區域鄰接垂直淺溝槽隔離區對。形成在 基體上並且與垂直源極/汲極區對二者相接觸之底通道， 相較於電晶體通道之臨界電壓，底通道具有更高的臨界電 13615pif.doc 8 1251342 壓。形成在垂直淺溝槽隔離區對上的第一氧化層。形成在 第一氧化層內之源極/汲極電極，此源極/汲極電極亦被形 成在垂直源極/汲極區對上。形成在底通道上之垂直源極/ 汲極區對二者之間的閘氧化層，此閘氧化層被形成在基體 的中央部位且在一側向方向。形成在淺溝槽隔離區對以及 閘興化層上之閛電極。 裝置也許進一步包括被形成在閘電極上之閘罩幕。裝 置也許進一步包括被形成在底通道和在垂直源極/汲極區 對之間的第二氧化層且鄰接於閘電極。裝置也許進一步包 括側壁間隙壁，其被形成在垂直源極/汲極區之上表面。 更好地’閘罩幕是氮化砂層。 更好地’該對垂直淺溝槽隔離區具有大約3000A的深 度’並且垂直源極/汲極區具有大約2000A的深度。 根據本發明的另外實施例，垂直雙通道絕緣層上矽晶 (SOI)場效電晶體（FET)之製造方法包括在基體的主動區域 形成一對淺溝槽隔離（STI)區，以使淺溝槽隔離區的上表面 伸出在基體的上表面之上。在基體之主動區域上執行第一 離子植入製程，以形成一對垂直電晶體通道以及底通道， 其中該對垂直電晶體通道與底通道延伸在一縱向方向。在 基體之主動區域上形成側壁間隙壁（sidewall spacer)，側壁 間隙壁係在該對垂直電晶體通道之上並且鄰接該對淺溝槽 隔離區之伸出部份。蝕刻基體之主動區域，使用側壁間隙 壁作爲遮罩，以暴露該對垂直電晶體通道與底通道，其中 該對垂直電晶體通道與底通道定義一溝槽。在被暴露之底 13615pif.doc 9 1251342 通道上執行第二離子植入製程。在底通道上於該對垂直電 晶體通道之間形成閘氧化層，此閘氧化層在基體之中央部 位且在一側向方向。在閘氧化層、側壁間隙壁以及該對垂 直淺溝槽隔離區之上表面上形成閘電極。在被暴露的該對 垂直電晶體通道上執行第三離子植入製程，以形成一對垂 直源極/汲極區。沈積氧化層在底通道、側壁間隙壁以及 淺溝槽隔離區之上表面上，以使氧化層鄰接閘氧化層和閘 電極，氧化層塡充該溝槽。蝕刻氧化層，以暴露該對垂直 源極/汲極區之上部。並且，在底通道上以及在該對垂直 源極/汲極區之間形成源極/汲極連接電極，以使源極/汲極 連接電極之上表面與該閘罩幕之上表面一致。 根據此製造方法的第一實施例，第一離子植入製程也 許是以〇°植入角（implant angle)進行低劑量植入（i〇w dose implantation)。第二離子植入製程也許是以角度進行高 劑量植入（high dose implantation)。第三離子植入製程也許 執丫了在7傾斜植入角（tilted implant angle)。更好地，第 三離子植入製程是電漿摻雜製程(plasma doping process)。 根據本發明的其它實施例，垂直雙通道絕緣層上矽晶 (SOI)場效電晶體（FET)之製造方法包括在基體之主動區域 中形成一對淺溝槽隔離（STI)區，以使淺溝槽隔離區之上部 伸出基體之上表面之上，。在基體之主動區域上形成側壁間 隙壁’此側壁間隙壁鄰接該對淺溝槽隔離區之伸出部份。 使用側壁間隙壁作爲遮罩以定義一溝槽，以便蝕刻基體之 主動區域。在側壁和溝槽之底部執行第一離子植入製程以 13615pif.doc 10 1251342 分別形成一對垂直電晶體通道以及底通道，其中該對垂直 電晶體通道以及底通道延伸在一縱向方向。在該對垂直電 晶體通道之間形成閘氧化層，此閘氧化層係在底通道上以 及在基體的中央部位側向方向。在閘氧化層、側壁間隙壁 以及該對垂直淺溝槽隔離區之上表面上形成閘電極。在被 暴露的該對垂直電晶體通道上執行第二離子植入製程，以 形成一對垂直源極/汲極區。沈積氧化層在底通道、側壁 間隙壁以及淺溝槽隔離區之上表面上，其中氧化層係鄰接 於閘氧化層以及閘電極，氧化層塡裝於溝槽。蝕刻氧化層 以暴露該對垂直源極/汲極區之上部。在底通道上以及在 該對垂直源極/汲極區之間形成源極/汲極連接電極，以使 源極/汲極連接電極之上表面係與閘罩幕之上表面一致。 根據此製造方法的第二實施例，第一離子植入製程也 許是傾斜低劑量離子植入製程（tilted low dose implantation process)，以形成該對垂直電晶體通道，以及零角度高劑 量離子植入製程以形成該底通道。更好地，第一離子植入 製程是電漿摻雜製程。第二離子植入製程也許執行在7° 傾斜植入角7° 。更好地，第二離子植入製程是電漿摻雜 製程。 根據本發明之製造方法，此方法也許更包括於形成閘 電極後，在閘電極之上形成閘罩幕。形成淺溝槽隔離區之 步驟也許包括在基體上沈積幕罩層，執行非等向性蝕刻 (anisotropic etching)製程以去除遮罩層以及形成一對溝槽 區，以及以一絕緣層塡裝該對溝槽區。更好地，幕罩層是 13615pif.doc 11 1251342 氮化砍層。更好地，蝕刻製程去除幕罩層是濕蝕刻。 形成側壁間隙壁也許包括沈積間隙壁層在基體之上表 面，包括淺溝槽隔離區的伸出部份。以及，運用非等向性 蝕刻方法蝕刻間隙壁層，以形成側壁間隙壁鄰接於淺溝槽 隔離區之伸出部份。間隙壁層也許由低壓化學氣相沈積 (LPCVD)氮化矽或由電漿加強化學氣相沉積（PECVD)氮化 矽形成。更好地，間隙壁層被沈積至大約500人到800人 之間的厚度。 更好地，側壁間隙壁有大約500A的厚度。更好地， 閛氧化層是一種熱增生氧化層(thermally grown oxide)。 形成閘電極和形成閘罩幕也許包括使用低壓化學氣相 沈積(LPCVD)製程以沈積閘電極在閘氧化層、側壁間隙壁 以及該對垂直淺溝槽隔離區之上表面。使用化學機械硏磨 (CMP)將閘電極層平坦化（pianarizing)。使用低壓化學氣相 沈積製程以沈積閘罩幕在平坦化之閘電極層之上。以及， 使用微影以及鈾刻使閘罩幕與閘電極圖形化（patterning)。 更好地，其中係以矽化鎢（tungsten silicide)或鎢（tungsten) 形成閘電極。 源極/汲極連接電極也許以被摻雜的多晶矽（d〇ped polysilicon)或鎢形成之。溝槽也許使用反應性離子蝕刻法 (RIE)蝕刻之，其中該溝槽被蝕刻至大約2〇〇〇人的深度。 淺溝槽隔離區也許有大約3000A的深度。 更好地，底通道具有高臨界電壓等於或大於大約2V。 更好地，溝槽的鈾刻深度是淺溝槽隔離區域深度的大 13615pif.doc 12 1251342 約 2/3。 爲讓本發明之上述和其他目的、特徵和優點能更明顯 易懂，下文特舉一較佳實施例，並配合所附圖式，作詳細 說明如下。 【實施方式】 此後將參照以附圖更加充分地描述本發明，顯示於本 發明實施例中。然而，本發明也許用不同的形式被實現， 不應該被解釋爲依照實施例而被限制於此中。相反地，适 些實施例被提供以便此揭露將是徹底的和完整的，並且將 對熟習此藝者充分地表達本發明的範圍。在圖示中，各層 的厚度和區間爲求淸晰而被誇大。其亦被瞭解當一層被指 在其他層或基體之”上”，它可能是直接在另一層或基體 上，或者亦可能存在介於中間之層。進一步，其被瞭解當 一層被指在其它層之”下”，這可能直接於其下，以及亦可 能存在一個或更多個中間層。另外，其亦被瞭解當層被指 在二層”之間"，這可能是唯一的層在二層之間，或者亦可 能存在一個或更多個中間層。在不同的圖示中相似的參考 數字代表相似的元件。 圖3是依據本發明的實施例繪示一種垂直雙通道SOI 電晶體結構的透視三維圖。 請參見圖3，源極 > 汲極以及垂直雙通道SOI電晶體 的通道區域被形成（在此視圖中並非所有區域是可見的）在 基體110中且在二個平行的垂直半導體層121a之上。淺 溝槽隔離（以下簡稱STI)層112是在二個平行的垂直半導 13615pif.doc 13 1251342 體層121a附近。STI層112的上部伸出在基體110之上表 面。在基體110的主動區域（active area)中溝槽的蝕刻 (etching of trench)期間，在STI層112伸出部份的側壁 (sidewall)形成之間隙壁（spacer) 114促進在STI層112附 近形成平行之垂直半導體層121a。平行的垂直半導體層 121a的深度小於STI層112的深度。平行的垂直半導體層 121a的深度最好大約是STI層112深度的2/3。 在高摻雜(heavily doped)後，垂直半導體層121a成爲 源極/汲極區。另外，溝槽的底通道部(bottom channel portion) 113b被高摻雜。通道區域（未繪示)被形成在源極/汲極區之 間中以及在兩垂直半導體層121 a的縱向中央部位。閘氧 化層（未繪示）被形成在通道區域之上，相較於源極/汲極區 121a’其係爲輕摻雜。閘電極118和閘罩幕（gate mask) 120 被形成在閘氧化層（沒被顯示）之上。 絕緣層(insulator layer) 122被形成在淺溝槽隔離層112 頂部之上並且在緊鄰閘電極118和閘罩幕120的溝槽中央 部位，與閘罩幕120在同一層。絕緣層122也許另外被形 成在溝槽之中且在高摻雜的底通道表面113b之上，以便 絕緣層122部份地塡裝溝槽並且在垂直半導體層側壁12ia 上暴露源極/汲極區的上部。 源/汲極124a和124b被形成在溝槽之中，用以電性連 接平行的垂直半導體層側壁橫跨溝槽之源極/汲極區 121a。這個結構導致源極和汲極爲雙通道垂直s〇I MOSFET 結構。在本實施例中，因爲源極/汲極124a和124b直接連 13615pif.doc 14 1251342 接平行的垂直半導體層側壁之高摻雜源極/汲極區121a， 故減少源極/汲極寄生電阻。如圖3所示，根據實施例的 裝置結構，當絕緣層122另外出現在底通道表面113b時， 源極/汲極（S/D)電極124a和l24l3並不直接連接高摻雜溝 槽底通道表面113b。 在袠面沒有形成反轉層（inversion layer)，因此在正常 操作期間爲了使用在電路中之DC電源電壓而選擇高摻雜 溝槽底通道U3b的摻雜濃度。相應地，在水平的半導體 基體表面之上並未建立假導接通道（spurious conduction channel)。如圖3所示，在本發明實施例的裝置結構中， 在貪虫刻製程期間使用間隙壁1M形成平行的垂直半導體層 側壁12la。可使用溝槽凹處深度以控制電晶體通道寬度。 本發明的SOI裝置結構最好被做在主體矽晶片（bulk silicon wafer) ι10之上。在最後的裝置結構中，源極/汲極 的上表面124a和124b、閘罩幕120和絕緣層122是在同 層’因此產生平坦性（planarity)。進一^步，最好以鶴石夕 化合物或鎢（tungsten silicide or tungsten)形成閘電極，也 許以氮化矽層（silicon nitride layer)形成閘罩幕層，並且也 許以摻雜的多晶砂或鎢（doped polysilicon or tungsten)形成 源/汲導接電極。STI區最好具有大約3000A的深度。垂直 的源極/汲極區最好具有大約2000A的深度。在本發明的 處理細節被提出如下所述之後，本發明的裝置結構將更明 顯。 圖4a至13e是依照本發明實施例所繪示之一種製造 13615pif.doc 15 1251342 垂直雙重通道電晶體結構方法中，以槪要橫截面、頂面和 三維透視圖顯示各步驟。尤其是，圖4a、5a、6a、7a、8a、 9a、10a、11a、12a和13a說明沿著圖3中線A-B-C之橫 截面視圖；圖 4b、5b、6b、7b、8b、9b、l〇b、lib、12b 和13b說明沿著圖3中線D-D’之橫截面視圖；圖4c、5C、 6c、7c、8c、9c、10c、11c、12c 和 13c 說明沿著圖 3 之 線E-F-G的橫截面視圖；圖5d、9d、lid、12d和13d說 明頂視圖；並且圖 4d、5e、6d、7d、8d、9e、lOd、lle、 12e和13e說明三維透視圖。 參見圖4a至幕罩層113被形成在基體110之上。 幕罩層113最好是氮化物層(nitride layer)，並且最好以低 壓化學氣相沈積法（LPCVD，low pressure chemical vap0r deposition)製程形成之。場隔離區域（field isolation regi〇n) 112被形成在基體110之中，以定義主動區域，其中此裝 置結構將被形成。場隔離區域112最好是淺溝槽隔離 (STI)。STI層112也許以眾所熟知的方法非等向性地蝕刻 形成溝槽圍繞主動區域110，將絕緣層沈積在溝槽上，並 且使用回蝕製程（etch-back process)將絕緣層平坦化。前述 回鈾製程最好爲化學機械硏磨（CMP，chemical-mechanicalpolishing) 製程 。參考數字 110 係指主動裝置區域以及被用 以製造本發明裝置的基體。幕罩層Π3在基體110以蝕刻 形成淺溝槽期間保護基體110的主動裝置區域。STI深度 最好是大約3000人。根據所需之電晶體通道寬度而選擇STI 深度。 13615pif.doc 16 1251342 參見圖5a至5d，利用濕式餓刻製程（wet etching process) 在主動裝置區域110上去除氮化物幕罩層Π3。在合成結 構中，STI層112從基體110之表面伸出。 在本發明的實施例中，在合成結構上，圖5 a至5 d說 明，使用任何離子植入製程將臨界電壓（Vth)控制摻雜物植 入基體110的主動裝置區域中。被植入離子的投射範圍 (projected range)最好是大約1000A ◦如果基體no是p型 石夕材料，則被植入的物質（specie)也許是BF2+。較佳的是， 在離子植入期間基體不被傾斜(tilted)。在完成反應性離子 蝕刻(RIE，reactive-ion-etching)步驟以形成溝槽之後，此離 子植入步驟導致輕摻雜垂直半導體區113a。隨後將參照圖 8a至8d描述之。被摻雜的垂直半導體區113a之中間部份 被使用作爲垂直通道區域。繼蝕刻製程以形成溝槽之後， 底通道113b之摻雜（如果最初離子植入摻雜被使用於摻雜 垂直半導體區H3a)將被完成，請參照圖8a至8d之說明。 參見圖6a至6d，氮化矽層被沈積在如圖5a至5d所 示之合成結構上，用以在STI層112伸出的上部形成側壁 間隙壁。氮化矽層最好以LPCVD製程或是電漿加強化學 氣相沉積（PECVD， plasma-enhanced chemical vapor deposition)製程沉積大約500-800A的厚度。非等向性地蝕 刻氮化矽層以在STI層.112伸出的上部之側壁上形成氮化 矽側壁間隙壁114。側壁間隙壁的厚度最好是大約500A。 側壁間隙壁114的厚度是重要考慮因爲這種厚度決定垂直 源極/汲極通道121a，121b的厚度。 13615pif.doc 17 1251342 參見圖乃至π，使用氮化矽間隙壁U4和STi層 作爲遮罩，使用反應性離子蝕刻（以下簡稱RIE)製程112 基體110的主動裝置區域以在被S TI層112所圍|连 動裝置區域形成一個溝槽。主動裝置區域的蝕刻深^铲主 是在基體110中STI層112深度的大約2/3。溝槽 度最好是大約2000A。溝槽蝕刻深度決定裝置通道寬^沐 RIE蝕刻製程導致溝槽的光滑平行垂直半導體層側壁^及 平坦底部。與STI層112站立接觸之平行垂直半導髀層側 壁隨後被使用於形成裝置通道、源極和汲極區。 ~ 參見圖8a至8d，在圖8d中形成高劑量、零傾角 angle) Vth控制離子植入（i〇n impiantation)(以標記（1)代表 之），最好使用BF/離子，以形成高度摻雜的溝槽底部通 道表面113b。這Vth控制植入有助於在正常裝置操作期間 維持溝槽底部通道區域被”關閉”。高劑量離子植入製程@ 許設定溝槽底部通道區域Vth値在DC電源電壓之上，其 將被使用以供給電晶體裝置電力。溝槽底表面的Vth値胃 好等於或大於大約2V。溝槽的垂直側壁113a遭受低劑量 摻雜製程以控制垂直電晶體通道區域之Vth。垂直電晶p 通道區域113a的Vth値係小於底通道區域113b的Vth値。 在圖8d中低劑量垂直半導體層側壁摻雜製程(以標記（2)# 表之）由傾角離子植入製程（tilt-angle ion implantation process)所完成，或者，最好由電漿摻雜製程(plasma d〇ping process)所完成。在此製程中，所使用之離子也許是 離子。在植入期間，傾角最好是大約7° 。然而，傾角離 13615pif.doc 18 1251342 子植入製程具有陰影效應問題（shadow effect Problem)。對 應於垂直側壁113a的高度，陰影效應問題也許藉由選擇 小溝槽深度而減到最小或消滅。相對地小溝槽深度限制電 晶體通道寬度至一小値。相應地，溝槽深度和陰影效應必 須是平衡的。二者擇一地’電漿摻雜製程導致在只有摻雜 在淺區域中，但不遭受陰影效應問題。雖然此時完成此初 始離子植入摻雜製程（initial ion implantation doping process)是更好的，但如果完成了選擇性的初始離子植入 摻雑製程（如上述參照於圖5a至5d)，則不要求低劑量離 子植入摻雜製程（2)。然而，高劑量離子植入摻雜製程（1) 仍然被要求以完成底通道H3b。 參見圖9a至9e，在垂直半導體層側壁113a之上並且 亦在溝槽之被暴露的底部113b之上形成閘氧化層116。閘 氧化層116最好以熱氧化作用（thermal oxidation)形成之。 此閘氧化層的厚度最好是50A。閘電極層118隨後被置於 溝槽。閘電極層最好由砂化鎢（tungsten silicide)或鎢 (tungsten)製成。最好以LPCVD製程沈積聞電極層ns。 隨後以蝕刻製程將閘電極層平坦化，較佳地是CMP製程。 較佳地以氮化砂製成閘罩幕層120，然後被沈積在經平坦 化之閘電極層118上，較佳地以LPCVD製程。閘樣式（gate pattern)包括閘氧化層116、閘電極層118和閘罩幕層ι2〇 之堆暨’然後使用微影和蝕刻製程將其形成在溝槽的縱向 中央部位。在這個處理步驟以後，閘樣式堆（包括閘氧化 層116、閘電極層118和閘罩幕層120)只保留在溝槽的縱 13615pif.doc 19 1251342 向中央部位，橫跨底部區H3b，包括兩平行垂直半導體層 側壁的中央部位部份113a。在溝槽的高摻雜的底表面部 113b之上的閘氧化層116隔絕了閘電極層118與溝槽底表 面部113b。相較於在溝槽的垂直半導體層側壁上的電晶體 通道區域113a，由於溝槽底表面部之重摻雜，使得閘電極 -閘氧化層-溝槽底表面部113b組成的臨界電壓係較高的。 參見圖l〇a至10d，在閘樣式（包括閘氧化層116、閘 電極層118和閘罩幕層120之堆疊）的二側上，將高摻雜 的源極/汲極區121a/121b (區域121b未顯示在圖l〇a至10d 中）形成於被暴露的垂直半導體層側壁部U3a中。當垂直 半導體層側壁電晶體通道區域113a有p型傳導性時，使 用於形成源極/汲極區之離子可以是As+離子。也許以傾角 植入製程或者最好以電漿摻雜製程形成高摻雜的源極/汲 極區121a/121b。然而，依前所述，傾角植入製程遭受一 些陰影效應問題。電漿摻雜製程也許被使用爲淺區摻雜並 且不顯出任何陰影效應。 參見圖11a至lie，最好以LPCVD製程將氧化層122 沈積在溝槽和閘罩幕層120上。隨後以回蝕製程(etch-back process)將氧化層122平坦化。回蝕製程最好是CMP製程。 閘罩幕層12〇作爲蝕刻中止層。 參見圖12a至12e‘，氧化層122非等向性地被蝕刻以 在氧化層122內形成源極/汲極連接區域（s〇urce/drain contact areas)。在這蝕刻步驟之後，氧化層n2的部份依 然疋:在溝彳日的问慘雜底部1 1 3 b上並且在垂直半導體層側 13615pif.doc 20 1251342 壁部上暴露出高摻雜源極/汲極區121a/l21b的上部。在這; 蝕刻步驟完成後，氧化層I22的未蝕刻部份依然是在STI 層112上，並且亦在溝槽的中心部份鄰接閘樣式區域（包 括閘氧化層116、閘電極層118以及閘罩幕層12()之堆疊）。 參見圖13a至13e，在源極/汲極連接區域內將源極/汲 極連接電極層124 (未顯示）沈積在被蝕刻的氧化層ι22 上。源極/汲極連接電極最好由被摻雜的多晶砂（doped polysilicon)或鎢製成。源極/汲極連接電極層124最好以 LPCVD製程沈積之。然後以回蝕製程（最好以CMP製程） 將源極/汲極連接電極層124平坦化，直到暴露出聞罩幕 層120和氧化層122。回触製程導致源極/汲極連接電極i24a 與124b，與高摻雜源極/汲極區121a/121b連接在由氧化 層122所暴露溝槽的垂直側壁部上，其保留在溝槽的高慘 雜底部之頂端。源極/汲極連接電極124a和124b 原 汲極區121 a/121b在溝槽的一個垂直半導體層側壁部上湿 對應區域在相對的垂直半導體層側壁部上相連接。共同的 鬧電極118和共问的源極/汲極電極124a和124b導致垂直 雙通道SOI電晶體結構。 根據本發明的實施例’如圖3所示之裝置結構由此處 理順序而獲致。 在此處理順序後，如上所述，二個垂直側壁部之源極、 汲極和閘極區被平行連接，造成裝置以高”導通”電流而不 須使用大量的基體面積。這個裝置另外享有SO〗裝置的好 處，因爲源極、汲極和通道區被形成在與絕緣（STI)層站立 13615pif.doc 21 Ϊ251342 連接的垂直砂側壁之上。 根據本發明實施例的垂直雙重通道SOI電晶體可以使 與傳統裝置結構相關的一些問題減到最小或消滅。另外， 根據本發明實施例的垂直雙重通道SOI電晶體有幾個有利 特點。首先，垂直雙重通道SOI電晶體結構促進製造低成 本、高性能積體電路。尤其是，垂直的雙重通道SOI電晶 體可哇被做在傳統本質砂基體（bulk silicon substrate)之 上，因此簡化了製程。其次，垂直雙重通道電晶體的主體 厚度(body thickness)係由圍繞在主動裝置區域之間隙壁(被 形成在淺溝槽隔離（STI)層之上）的厚度所控制。所以，在 垂直雙重通道電晶體結構中裝置通道厚度相對地容易控 制。第三，因爲在半導體基體中，垂直雙重通道S〇l電晶 體在溝槽的平行垂直半導體層井區上具有雙重通道，即使 以有限的電源電壓亦可以獲得大量”導通”電流，因此增進 了裝置速度。第四，由於垂直的通道結構，使得容易控制 垂直雙重通道電晶體的通道寬度而不用犧牲晶片表面積。 在根據本發明實施例的垂直雙重通道SOI電晶體之 中，在本質半導體基體中，MOSFET源極、汲極和通道區 被形成在溝槽的二平行垂直半導體層側壁上。垂直半導體 層側壁是以與圍繞半導體層側壁溝槽周圍之淺溝槽絕緣層 直fecfec觸。相應地，在這個裝置結構裡，各垂直半導體層 側壁的源極、汲極和通道區是與淺溝槽絕緣層直接接觸， 其獲忒大多數傳統側向絕緣層上半導體（SOI)裝置的好 處。另外，閘氧化層被形成在各垂直半導體層側壁的通道 13615pif.doc 22 1251342 區域頂部，然後閘電極、源極電極和汲極電極被形成在平 行的垂直半導體層側壁（各自連接垂直半導體層側壁的對 應區）之間。相較於傳統SOI裝置，這個結構獲致已改善 的裝置效能，而沒有犧牲半導體基體表面的面積。 雖然本發明已以較佳實施例揭露如上，然其並非用以 限定本發明，任何熟習此技藝者，在不脫離本發明之精神 和範圍內，當可作些許之更動與潤飾，因此本發明之保護 範圍當視後附之申請專利範圍所界定者爲準。 【圖式簡單說明】 圖1說明傳統側向通道SOI互補MOSFET裝置的結 構圖。 圖2說明傳統垂直通道SOI金屬氧化物半導體場效 電晶體(MOSFET)裝置的結構。 圖3是依據本發明的實施例繪示一種垂直雙通道s〇I 電晶體結構的透視三維圖。 圖4a至13e是依照本發明實施例所繪示之一種製造 垂直雙重通道電晶體結構方法中，以槪要橫截面、頂面和 三維透視圖顯示各步驟。尤其是，圖4a、5a、6a、7a、8a、 9a、10a、11a、12a和13a說明沿著圖3中線A-B-C之橫 截面視圖；圖 4b、5b、6b、7b、8b、9b、i〇b、nb、12b 和13b說明沿著圖3中線D-D’之橫截面視圖；圖4c、5c、 6c、7c、8c、9c、10c、11c、12c 和 13c 說明沿著圖 3 之 線E-F-G的橫截面視圖；圖5d、9d、lid、I2d和13d說 明頂視圖；並且圖 4d、5e、6d、7d、8d、9e、、lie、 13615pif.doc 23 1251342 12e和13e說明三維透視圖。 【圖式標示說明】 11 a :通道區 12 : N通道電晶體 14 : P通道電晶體 15 :多晶砍汲極 16 :堆疊、絕緣膜（insulating film) 17 :多晶矽膜 18、 110 :基體（substrate) 19、 5 2 :源極區 20 ··埋入氧化層（buried oxide layer) 21 :閘氧化層 22 :單晶石夕層（mono-crystalline silicon layer) 23 :絕緣膜（insulating film) 24 :源極電極 25 :多閘線膜（poly gate wiring film) 26、54 :汲極區 28 :島狀裝置（device islands) 30 :溝槽（trenches) 36 :埋入氧化層20和被隔絕的島狀物28之間的介面 38 :電晶體閘極 · 56 :電晶體 58 :電性接觸 112 :淺溝槽隔離（STI)層 13615pif.doc 24 1251342 113 :底通道部（bottom channel portion) 113a :溝槽的垂直側壁 113b :底通道表面 114 :間隙壁（spacer) 116 :閘氧化層 118 :鬧電極 120 :間罩幕(gate mask) 121a、121b :垂直半導體層（源/汲極） 122 :絕緣層(insulator layer) 124a、124b :源/汲極電極 25 13615pif.doc
Claims (1)
1251342 爲第93111%2號中文專利範圍無劃線修正本 修正日期:94年8月9日 拾、申請專利範圍： 1. 一種垂直雙通道絕緣層上矽晶（SOI)場效電晶體 (FET)，包括： 一對雙垂直半導體層 （pair of two vertical semiconductor layers)，在一基體（substrate)上與一對平行淺 溝槽隔離層(pair of parallel shallow trench isolation layers) 相接觸； 一源極、一汲極和一通道區域，在每一該些對垂直半 導體層與其他相互對齊面對之該些對垂直半導體層之對應 區域上； 一鬧氧化層，在兩個該些對垂直半導體層的該通道區 域上；以及 一聞電極、一源極電極以及一汲極電極’電性連接該 些對垂直半導體層之對應區。 2. 如申請專利範圍第1項所述之垂直雙通道絕緣層上 矽晶場效電晶體，更包括： 一底通道，相較於該通道區域的臨界電壓’該底通道 在每個形成在基體上之該些對垂直半導體層上具有更高的 臨界電壓。 3. 如申請專利範圍第1項所述之垂直雙通道絕緣層上 矽晶場效電晶體，更包括： 一絕緣層，在該些對平行淺溝槽隔離層之頂部’在基 體上且在該些對雙垂直半導體層之間’並且介於該些雙垂 直半導體層中間部份之間且在二者閘電極側上方。 13615pif.doc 26 1251342 4. 如申請專利範圍第1項所述之垂直雙通道絕緣層上 矽晶場效電晶體，其中該場效電晶體係平面型。 5. 如申請專利範圍第1項所述之垂直雙通道絕緣層上 砂晶場效電晶體，其中以砂化鎢（tungsten silicide)以及鎢 (tungsten)二者之一形成該閘電極。 6. 如申請專利範圍第1項所述之垂直雙通道絕緣層上 矽晶場效電晶體，其中係以被摻雜的多晶矽（doped poly silicon)以及鎢（tungsten)二者之一形成該源極/汲極電 極。 7. 如申請專利範圍第1項所述之垂直雙通道絕緣層上 矽晶場效電晶體，其中該些對雙垂直半導體層之深度係約 爲2/3倍該對平行淺溝槽隔離層之深度。 8. —種垂直雙通道絕緣層上矽晶（SOI)場效電晶體 (FET)，包括： 一基體，具有一主動區域； 一對垂直淺溝槽隔離（STI)區，在該基體之該主動區域 中並且延伸在一縱向方向； 一對垂直源極/汲極區，在該基體之該主動區域中並且 延伸在該縱向方向，該對垂直源極/汲極區以在該些源極/ 汲極區之間之一電晶體通道區域鄰接該對垂直淺溝槽隔離 ; 一底通道，形成在該基體上並且與該對垂直源極/汲極 區二者相接觸，相較於該電晶體通道之臨界電壓，該底通 道具有更高的臨界電壓； 13615pif.doc 27 1251342 一第一氧化層，形成在該對垂直淺溝槽隔離區之上； 一源極/汲極電極，形成在該第一氧化層之內，該源極 /汲極電極亦被形成在該對垂直源極/汲極區上； 一閘氧化層’形成在該底通道上之該對垂直源極/汲極 區二者之間，該閘氧化層被形成在該基體的中央部位且在 一側向方向；以及 一閘電極’形成在該對淺溝槽隔離區以及該閘氧化層 上。 9·如申請專利範圍第8項所述之垂直雙通道絕緣層上 矽晶場效電晶體，更包括： ^ 一閘罩幕（gate mask)，形成在該閘電極上。 10. 如申請專利範圍第8項所述之垂直雙通道絕緣層上 矽晶場效電晶體，更包括： 一第二氧化層，形成在該底通道並且在該對垂直源極/ 汲極區之間且鄰接該閘電極。 11. 如申請專利範圍第8項所述之垂直雙通道絕緣層上 矽晶場效電晶體，更包括： 一側壁間隙壁（sidewall spacer)，形成在該些垂直源極/ 汲極區之一上表面。 12. 如申請專利範圍第9項所述之垂直雙通道絕緣層上 石夕晶場效電晶體，其中該鬧罩幕係爲一氮化砂（silicon nitride)層。 13. 如申請專利範圍第8項所述之垂直雙通道絕緣層上 矽晶場效電晶體，其中該對垂直淺溝槽隔離區具有大約 13615pif.doc 28 1251342 3000A的深度。 14. 如申請專利範圍第8項所述之垂直雙通道絕緣層上 矽晶場效電晶體，其中該些垂直源極/汲極區具有大約 2000A的深度。 15. —種垂直雙通道絕緣層上矽晶（SOI)場效電晶體 (FET)之製造方法，包括： 在一基體之一主動區域中形成一對淺溝槽隔離（STI) 區，以便該些淺溝槽隔離區之一上表面伸出在該基體之一 上表面之上； 在該基體之該主動區域上執行一第一離子植入製程’ 以形成一對垂直電晶體通道以及一底通道，其中該對垂直 電晶體通道與該底通道延伸在一縱向方向； 在該基體之該主動區域上形成一側壁間隙壁（sidewall spacer)，該側壁間隙壁係在該對垂直電晶體通道之上並且 鄰接該對淺溝槽隔離區之伸出部份； 蝕刻該基體之該主動區域，使用該側壁間隙壁作爲遮 罩，以暴露該對垂直電晶體通道與該底通道，其中該對垂 直電晶體通道與該底通道定義一溝槽； 在被暴露之該底通道上執行一第二離子植入製程； 在該底通道上於該對垂直電晶體通道之間形成一閘氧 化層，該閘氧化層在該基體之一中央部位且在一側向方向； 在該閘氧化層、該側壁間隙壁以及該對垂直淺溝槽隔 離區之一上表面之上形成一閘電極； 在被暴露的該對垂直電晶體通道上執行一第三離子植 13615pif.doc 29 1251342 入製程，以形成一對垂直源極/汲極區； 沈積一氧化層在該底通道、該側壁間隙壁以及該些淺 溝槽隔離區之一上表面之上，以使該氧化層鄰接該閘氧化 層和該閘電極，該氧化層塡充該溝槽； 蝕刻該氧化層，以暴露該對垂直源極/汲極區之上部； 以及 在該底通道上以及在該對垂直源極/汲極區之間形成 一源極/汲極連接電極，以使該源極/汲極連接電極之一上表 面與該閘罩幕之一上表面一致。 16·如申請專利範圍第15項所述之垂直雙通道絕緣層 上矽晶（SOI)場效電晶體(FET)之製造方法，更包括： 在形成該閘電極之後，在該閘電極上形成一閘罩幕。 Π·如申請專利範圍第15項所述之垂直雙通道絕緣層 上矽晶（SOI)場效電晶體(FET)之製造方法，其中形成該對淺 溝槽隔離區之步驟包括： 沈積一幕罩層於該基體上； 執行一非等向性（anistropic)蝕刻製程以去除該遮罩層 並且形成一對溝槽區；以及 以一絕緣層塡裝該對溝槽區。 1S.如申請專利範圍第17項所述之垂直雙通道絕緣層 上矽晶（SOI)場效電晶體(FET)之製造方法，其中該幕章層係 一氮化砂層。 I9·如申請專利範圍第Π項所述之垂直雙通道絕緣層 上矽晶（SOI)場效電晶體(FET)之製造方法，其中該軸刻製程 13615pif.doc 30 1251342 去除該幕罩層係爲濕蝕刻(wet etching)。 20. 如申請專利範圍第15項所述之垂直雙通道絕緣層 上矽晶（SOI)場效電晶體(FET)之製造方法，其中該第一離子 植入製程係以〇°植入角（implant angle)進行一低劑量植入 (low dose implantation) ° 21. 如申請專利範圍第15項所述之垂直雙通道絕緣層 上矽晶（SOI)場效電晶體(FET)之製造方法，其中該第二離子 植入製程係以〇 °角度進行一高劑量植入（high dose implantation) 〇 22. 如申請專利範圍第15項所述之垂直雙通道絕緣層 上矽晶（SOI)場效電晶體(FET)之製造方法，其中該第三離子 植入製程係執行在一傾斜植入角（tilted implant angle)。 23·如申請專利範圍第22項所述之垂直雙通道絕緣層 上矽晶（SOI)場效電晶體(FET)之製造方法，其中該傾斜植入 角是7°。 24·如申請專利範圍第15項所述之垂直雙通道絕緣層 上矽晶（SOI)場效電晶體(FET)之製造方法，其中該第三離子 植入製程係一電漿摻雜製程(plasma doping process)。 25·如申請專利範圍第15項所述之垂直雙通道絕緣層 上矽晶（SOI)場效電晶體(FET)之製造方法，其中形成該側壁 間隙壁之步驟包括： 在包括該淺溝槽隔離區域伸出部份之該基體之一上表 面之上沈積一間隙壁層；以及 運用一非等向性蝕刻（anisotropic etching)方法蝕刻該 13615pif.doc 31 1251342 間隙壁層，以形成鄰接該淺溝槽隔離區域伸出部份之該側 壁間隙壁。 26. 如申請專利範圍第25項所述之垂直雙通道絕緣層 上矽晶（SOI)場效電晶體(FET)之製造方法，其中係藉由一低 壓化學氣相沈積（LPCVD)氮化矽以及一電漿加強化學氣相 沉積(PECVD)氮化矽二者之一形成該間隙壁層。 27. 如申請專利範圍第26項所述之垂直雙通道絕緣層 上矽晶（SOI)場效電晶體(FET)之製造方法，其中該間隙壁層 被沈積至大約500A到800A之間的厚度。 28. 如申請專利範圍第15項所述之垂直雙通道絕緣層 上矽晶（SOI)場效電晶體(FET)之製造方法，其中該側壁間隙 壁具有大約500A的厚度。 29. 如申請專利範圍第15項所述之垂直雙通道絕緣層 上矽晶（SOI)場效電晶體(FET)之製造方法，其中該閘氧化層 係一熱增生氧化層(thermally grown oxide)。 30. 如申請專利範圍第16項所述之垂直雙通道絕緣層 上矽晶（SOI)場效電晶體(FET)之製造方法，其中形成該閘電 極以及形成該閘罩幕之步驟包括： 使用一低壓化學氣相沈積(LPCVD)製程以沈積該閘電 極於該閘氧化層、該側壁間隙壁以及該對垂直淺溝槽隔離 區之一上表面之上； 使用一化學機械硏磨（CMP)將該閘電極層平坦化 (planarizing); 使用該低壓化學氣相沈積製程在經平坦化之該閘電極 13615pif.doc 32 1251342 層上沈積該閘罩幕；以及 使用微影以及蝕刻將該閘罩幕與該閘電極圖形化 (patterning) 〇 31·如申請專利範圍第15項所述之垂直雙通道絕緣層 上矽晶（SOI)場效電晶體(FET)之製造方法，其中係以矽化鎢 以及鎢二者之一形成該閘電極。 32·如申請專利範圍第16項所述之垂直雙通道絕緣層 上矽晶（SOI)場效電晶體(FET)之製造方法，其中該閘罩幕係 爲一氮化矽層。 33.如申請專利範圍第15項所述之垂直雙通道絕緣層 上矽晶（SOI)場效電晶體(FET)之製造方法，其中係以被摻雜 的多晶矽以及鎢二者之一形成該源極/汲極連接電極。 34·如申請專利範圍第15項所述之垂直雙通道絕緣層 上矽晶（SOI)場效電晶體(FET)之製造方法，其中使用反應性 離子蝕刻法(RIE)蝕刻該溝槽。 35·如申請專利範圍第15項所述之垂直雙通道絕緣層 上矽晶（SOI)場效電晶體(FET)之製造方法，其中該溝槽被蝕 刻至大約2000A的深度。 36·如申請專利範圍第15項所述之垂直雙通道絕緣層 上矽晶（SOI)場效電晶體(FET)之製造方法，其中該淺溝槽隔 離區具有大約3000A的深度。 37·如申請專利範圍第15項所述之垂直雙通道絕緣層 上矽晶（SOI)場效電晶體(FET)之製造方法，其中該底通道具 有一高臨界電壓等於或大於2V。 13615pif.doc 33 1251342 如申請專利範圍第μ項所述之垂直雙通道絕緣層 上矽晶（SOI)場效電晶體(FET)之製造方法，其中該溝槽之一 飽刻深度是該淺溝槽隔離區域之深度的大約2/3。 39·一種垂直雙通道絕緣層上矽晶（SOI)場效電晶體 (FET)之製造方法，包括_· 在一基體之〜主動區域中形成一對淺溝槽隔離（STI) 區’以使該淺溝槽隔離區之一上部伸出該基體之一上表面 之上； 在該基體之該主動區域上形成一側壁間隙壁，該側壁 間隙壁鄰接該對淺溝槽隔離區之伸出部份； 使用該側壁間隙壁作爲遮罩以定義一溝槽，以便蝕刻 該基體之該主動區域； 在一側壁和該溝槽之一底部執行一第一離子植入製程 以分別形成一對垂直電晶體通道以及一底通道，其中該對 垂直電晶體通道以及該底通道延伸在一縱向方向； 在該對垂直電晶體通道之間形成一閘氧化層，該閘氧 化層係在該底通道上以及在該基體的中央部位一側向方 向； 在該閘氧化層、該側壁間隙壁以及該對垂直淺溝槽隔 離區之一上表面之上形成一閘電極； 在被暴露的該對垂直電晶體通道上執行一第二離子植 入製程，以形成一對垂直源極/汲極區； 沈積一氧化層在該底通道、該側壁間隙壁以及該淺溝 槽隔離區之一上表面之上，其中該氧化層係鄰接於該閘氧 13615pif.doc 34 1251342 化層以及該閘電極，該氧化層塡裝該溝槽； 蝕刻該氧化層以暴露該對垂直源極/汲極區之上部；以 及 在該底通道之上以及在該對垂直源極/汲極區之間形 成一源極/汲極連接電極，以使該源極/汲極連接電極之一上 表面係與該聞罩幕之一上表面一致。 40·如申請專利範圍第39項所述之垂直雙通道絕緣層 上石夕晶（SOI)場效電晶體(FET)之製造方法，更包括： 於形成該聞電極後，在該鬧電極之上形成一鬧罩幕。 41.如申請專利範圍第39項所述之垂直雙通道絕緣層 上矽晶（SOI)場效電晶體(FET)之製造方法，其中形成該淺溝 槽隔離區之步驟包括： 在該基體上沈積一幕罩層； 執行一非等向性蝕刻（anisotropic etching)製程以去除 該遮罩層以及形成一對溝槽區；以及 以一絕緣層塡裝該對溝槽區。 42·如申請專利範圍第41項所述之垂直雙通道絕緣層 上砂晶（SOI)場效電晶體(FET)之製造方法，其中該幕罩層係 爲一氮化砂層。 43·如申請專利範圍第41項所述之垂直雙通道絕緣層 上矽晶（SOI)場效電晶體(FET)之製造方法，其中去除該幕罩 層之該蝕刻製程係爲一濕蝕刻。 44·如申請專利範圍第39項所述之垂直雙通道絕緣層 上矽晶（SOI)場效電晶體(FET)之製造方法，其中該第一離子 13615pif.doc 35 1251342 植入製程包括： 一傾斜低劑量離子植入製程（tilted low dose implantation process)，以形成該對垂直電晶體通道；以及 一零角度高劑量離子植入製程’以形成該底通道。 45. 如申請專利範圍第39項所述之垂直雙通道絕緣層 上矽晶（SOI)場效電晶體(FET)之製造方法，其中該第一離子 植入製程包括一電漿摻雜製程(plasma doping process)。 46. 如申請專利範圍第39項所述之垂直雙通道絕緣層 上矽晶（SOI)場效電晶體(FET)之製造方法，其中該第二離子 植入製程執行在一傾斜植入角（tilted implant angle)。 47. 如申請專利範圍第46項所述之垂直雙通道絕緣層 上矽晶（SOI)場效電晶體(FET)之製造方法，其中該傾斜植入 角是7°。 48·如申請專利範圍第39項所述之垂直雙通道絕緣層 上矽晶（SOI)場效電晶體(FET)之製造方法，其中該第二離子 植入製程係爲一電漿摻雜製程(plasma doping process)。 49·如申請專利範圍第39項所述之垂直雙通道絕緣層 上矽晶（SOI)場效電晶體(FET)之製造方法，其中形成該側壁 間隙壁之步驟包括： 沈積該間隙壁層在該基體之一上表面，包括該淺溝槽 隔離區的伸出部份；以及 運用一非等向性蝕刻（anisotropic etching)方法蝕刻該 間隙壁層，以形成該側壁間隙壁鄰接於該淺溝槽隔離區之 伸出部份。 13615pif.doc 36 1251342 50. 如申請專利範圍第49項所述之垂直雙通道絕緣層 上矽晶（SOI)場效電晶體(FET)之製造方法，其中該間隙壁層 由該低壓化學氣相沈積(LPCVD)氮化矽以及電漿加強化學 氣相沉積(PECVD)氮化矽二者之一所形成。 51. 如申請專利範圍第50項所述之垂直雙通道絕緣層 上矽晶（SOI)場效電晶體(FET)之製造方法，其中該間隙壁層 被沈積至大約500A到800A之間的厚度。 52. 如申請專利範圍第39項所述之垂直雙通道絕緣層 上矽晶（SOI)場效電晶體(FET)之製造方法，其中該側壁間隙 壁具有大約500A的厚度。 53. 如申請專利範圍第39項所述之垂直雙通道絕緣層 上矽晶（SOI)場效電晶體(FET)之製造方法，其中該閘氧化層 係爲一熱增生氧化層(thermally grown oxide)。 54. 如申請專利範圍第40項所述之垂直雙通道絕緣層 上矽晶（SOI)場效電晶體(FET)之製造方法，其中形成該閘電 極與形成該閘罩幕之步驟包括： 使用一低壓化學氣相沈積(LPCVD)製程以沈積該閘電 極在該閘氧化層、該側壁間隙壁以及該對垂直淺溝槽隔離 區之一上表面； 使用一化學機械硏磨（CMP)將該閘電極層平坦化 (planarizing); 使用該低壓化學氣相沈積製程以沈積該閘罩幕在平坦 化之該閘電極層之上；以及 使用微影以及蝕刻使該閘罩幕與該閘電極圖形化 13615pif.doc 37 1251342 (patterning) 〇 55. 如申請專讎圍第39麵述之垂直雙通道絕緣層 上砍晶（SOI)場效電晶體(FET)之製造方法，其中係以砂化鎮 (tungsten silicide)以及鎢（tungsten)二者之〜形成該閘電極: 56. 如申請專利範圍第40項所述之垂直雙通道絕緣層 上矽晶（SOI)場效電晶體(FET)之製造方法，其中該聞罩幕係 爲一氮化砂層。 57. 如申請專利範圍第39項所述之垂直雙通道絕緣層 上石夕晶（SOI)場效電晶體(FET)之製造方法，其中係以被慘雜 的多晶矽（doped polysilicon)以及鎢(tungsten)二者之一形成 該源極/汲極連接電極。 58·如申請專利範圍第39項所述之垂直雙通道絕緣層 上石夕晶（SOI)場效電晶體(FET)之製造方法，其中使用反應性 離子蝕刻法(RIE)蝕刻該溝槽。 59.如申請專利範圍第39項所述之垂直雙通道絕緣層 上石夕晶（SOI)場效電晶體(FET)之製造方法，其中該溝槽被蝕 刻至大約2000A的深度。 60·如申請專利範圍第39項所述之垂直雙通道絕緣層 上石夕晶（SOI)場效電晶體(FET)之製造方法，其中該淺溝槽隔 離區具有大約3000A的深度。 61·如申請專利範圍第39項所述之垂直雙通道絕緣層 上石夕晶（SOI)場效電晶體(FET)之製造方法，其中該底通道具 有一高臨界電壓等於或大於2V。 62·如申請專利範圍第39項所述之垂直雙通道絕緣層 13615pif.doc 38 1251342 上矽晶（SOI)場效電晶體(FET)之製造方法，其中該溝槽的蝕 刻深度是該淺溝槽隔離區域的深度的大約2/3。 13615pif.doc 39 1251342 爲第93111562號中文說明書無劃線修正頁 修正日期:94年8月9日 柒、 指定代表圖： (一) 本案指定代表圖為：圖3。 (二) 本代表圖之元件代表符號簡單說明·· 110 :基體（substrate) 112 :淺溝槽隔離（STI)層 113b :底通道部(bottom channel portion) 114 :間隙壁（spacer) 118 :閘電極 120 :聞罩幕(gate mask) 121a、121b :垂直半導體層（源/汲極） 122 :絕緣層（insulator layer) 124a、124b :源/汲極電極 捌、 本案若有化學式時，請揭示最能顯示發明特徵的化學 式·· Μ j\\\ 13615pif.doc 4
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