TW462047B - Nonvolatile semiconductor memory device having a reference cell array - Google Patents
Nonvolatile semiconductor memory device having a reference cell array Download PDFInfo
- Publication number
- TW462047B TW462047B TW088122624A TW88122624A TW462047B TW 462047 B TW462047 B TW 462047B TW 088122624 A TW088122624 A TW 088122624A TW 88122624 A TW88122624 A TW 88122624A TW 462047 B TW462047 B TW 462047B
- Authority
- TW
- Taiwan
- Prior art keywords
- cells
- memory
- reference cell
- cell
- memory cell
- Prior art date
Links
Classifications
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C16/00—Erasable programmable read-only memories
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C16/00—Erasable programmable read-only memories
- G11C16/02—Erasable programmable read-only memories electrically programmable
- G11C16/06—Auxiliary circuits, e.g. for writing into memory
- G11C16/26—Sensing or reading circuits; Data output circuits
- G11C16/28—Sensing or reading circuits; Data output circuits using differential sensing or reference cells, e.g. dummy cells
Landscapes
- Read Only Memory (AREA)
Description
經濟部智慧財產局員工消費合作杜印製 162047 5708pif . doc/006 __B7 五、發明説明(() 發明領域 本發明是有關於一種非揮發性半導體記憶體,且特 別是有關於在譬如是NOR型快閃記憶體之非揮發性記憶 體的感測區提供參考胞陣列的技術。 背景說明 使用一 NOR型記憶胞陣列之一非揮發性記憶體(底下 是指NOR型快閃記憶體),較一 NAND型快閃記憶體,有 利於存取一較快的操作速度,致使其已被使用於高頻率系 統。 一 NOR型快閃記憶體元件之記憶胞於P型基底(或井 區)2中形成有N型源極區3與N型汲極區4,並被定義於 基底2中之通道區所彼此隔絕。浮置閘6是經由不超過100 埃之薄絕緣膜7而形成於通道區之上,以及絕緣膜9,譬 如一 0-N-0膜(氧化物-氮化物-氧化物),形成在浮置閘6 之上,用以隔絕控制閘8與浮置閘6。源極區3、汲極區4、 控制閘8以及基底2,每一個均連接至他們相關的電壓源 Vd(汲極電壓)、Vs(源極電壓)、Vg(閘極電壓)以及Vb(基底 電壓),用以編程、抹除與讀取操作。 在編程操作時,眾所周知,一被選擇之記憶胞藉由 —熱電子射入於通道區與浮置閘之間而被編程,此時源極 與基底是置於接地電壓,一高電壓(舉例而言,Vg=10V)被 施於控制閘,以及導致熱電子之5至6V之電壓提供至汲 極。在編程之後,由於電子的沉積,被選擇之記憶胞之啓 始電壓因此增加。爲了從此被編程之記憶胞讀取數據,大 4 本紙&尺度適用中國國家標準(CNS ) A4規格(210X297公釐) * (請先閱讀背面之注意事項再填寫本頁) 峻 462047 5 7 0 8 p i f - doc/006 A7 B7 五、發明説明(爻) 約IV的電壓被施於汲極,電源電壓(或約略4.5V)被施於 控制閘,以及源極是置於接地電壓。由於被編程之記憶胞 之啓始電壓的增加,在一讀出操作期間充當一甚至高於閘 極的障礙電位,此被編程的記憶胞被視爲具有6V及7V之 .間之啓始電壓的一關閉記憶胞。 抹除一記憶胞是經由傳導F-N(Fowler-Nordheim)遂穿 效應而完成,此時控制閘被耦接至約略是-10V的一高負電 壓,基底則耦接至約略爲5V的正電壓,以誘導其間的遂 穿,同時,汲極被置於一高阻抗狀態(或一浮置狀態)。由 此電壓偏壓條件所誘導控制閘與基底之間的一強電場,造 成電子移動進入源極。此F-N遂穿通常發生在浮置閘與基 底間的電場爲6-7MV/cm時,而二者經由厚度低於1〇〇埃 之薄絕緣層所分離,此被抹除的記憶胞具有一較之前爲低 的啓始電壓,並且因此被感測爲具有IV至3V之間之啓始 電壓的一開啓記憶胞。 在每一個編程後、抹除及後編程的快閃記億體中, 具有有用的鑑定模式,以致於記憶胞啓始値的分佈情形及 電壓等級被調整至可靠情形。首先,編程鑑定在編程後是 可導通,以偵測是否被編程之記憶胞的啓始電壓是被置於 一被期待的區域,譬如第2圖所示之高於6V,並且去決 定實現一更編程的需求。假使被編程之記憶胞的啓始電壓 是高於6V,對此已被編程記憶胞的額外編程被禁止。相 反地,被編程之記億胞的啓始電壓是低於6V,將重複地 被施以更編程與鑑定操作。在抹除後的鑑定,檢查被抹除 5 本紙張尺度適用中國國家榡準(CNS ) A4規格(210X297公嫠) (請先閱讀背面之注意事項再填寫本頁) -s 經濟部智慧財產局員工消費合作社印製 經濟部智慧財產局員工消費合作社印製 4 62 04 7 5708pif.doc/006 A7 __B7_ 五、發明説明(>) 記憶胞具有低於譬如3V的一預定等級之適當的啓始電 壓,並且造成此不及抹除的記憶胞被施加一額外抹除模 式。當編程鑑定實施,在抹除後具有啓始電壓低於3V之 記憶胞防止進行此額外的抹除步驟。由於,偶然地,過抹 除記憶胞甚至在編程與抹除鑑定之後發生,一額外的鑑定 模式,換言之,過抹除鑑定,被提供至此快閃記憶體,在 完成一後編程操作,此過抹除鑑定是可傳導的修補過抹除 記憶胞,而當過抹除記憶胞的啓始電壓超過IV,後編程 則終止。 當鑑定操作偵測被編程與抹除之記憶胞的啓始電 壓,是否被置於此預定電壓,讀取此記憶胞確定是否被選 擇記憶胞爲開啓記憶胞(被抹除記憶胞)或關閉記憶胞(被編 程記憶胞)。經由施於閘電極、汲極與源極電極之電壓所 設定的被編程及被抹除與一電壓偏壓條件,使啓始電壓之 間的形成被建立。流經一被編程記憶胞的電流可約略是0, 當約略20μΑ流經一被抹除的記憶胞。 第3圖顯示用以傳導快閃記憶體元件之鑑定與讀取操 作的一已知結構。主記憶胞陣列10與參考胞陣列20被耦 接至感測放大器電路30,並且亦每一個耦接至控制電路12 及22。參考胞陣列20形成有複數個譬如是RcellO的參考 胞,類似於記憶胞陣列10中的記憶胞。在一鑑定模式(抹 除鑑定、過抹除鑑定或編程鑑定),此參考胞所造成的電 流基本上是欲與記憶胞所造成之電流相等(請參照底下所 附之表一)。然而,在讀取模式,參考胞的電流應該是經 6 本紙張尺度適用中國國家標率(CNS > Μ規格(210X297公釐〉 (讀先閱讀背面之注意事項再填寫本頁) 經濟部智慧財產局負工消費合作社印製 462047 570Bpif . doc/ 006 A7 一_________ 五、發明説明(/) 由記憶胞的一半是被期待的,由於記憶胞與參考胞之間的 結構尺寸被設計以區分彼此,因此需要對參考胞準備一改 良偏壓條件,不同於對記憶胞的偏壓條件。 表一 操作模式 記憶胞的閘極電壓 參考胞的閘極 讀取 4-5V 0.7x(4-5YL___^ 編程鑑定 6.5V 3.5V 抹除鑑定 3,5V 3.5V__- 過抹除鑑定 2.5V 4.5V ___ 在表一中,施於參考胞RcellO之閘極的閘極電壓 是〇.7x(記億胞的閘極電壓),以設定一參考,用以讀取記 憶胞的一狀態。請參照第4圖,記憶胞之I-V曲線A是從 參考胞之I-V曲線B評估而來,當在感測位置P2與P3是 困擾時,此被選擇記憶胞能被成功地在感測位置P1偵測 出來爲一開啓記億胞。在感測位置P2與P3 ’由於用以製 造記憶胞與參考胞間電流速率的差異極弱,因而對感測放 大器電路而言,擴大他們之間的電流速率是困難的。儘管 施於參考胞之閘極電壓,於讀取模式,被設計去造成參考 胞的電流爲記憶胞之電流的一半’調整參考胞最終施於感 測放大器電路的一輸出成爲記憶胞電流的一半是不容易 的,這是由於在感測放大器電路的輸出之關閉設定電壓的 本紙張尺度適用中國國家標準(CNS > A4规格(210X297公釐) n. n ^^1 1^1 I I - I I -二 n I—- I - - - — I 1^1 n n n ! - r n ^> t请先聞讀背面之注意事項再填寫本萸) 4 4 β 叫 IU 匈 f ^ Q ¢-1 r >〇〇( /*) / El 5ϊ 7#ΐίβ J-fcfi l*doc/008
^ 07 13 4 62 04 7 變動’以及記憶胞與參考胞間操作範圍的差異等因素。如 此不穩定的讀取條件可造成一讀取失敗,導致實際上是開 啓記憶胞將被讀成關閉記憶胞。 發明的綜合說明 本發明意圖去解決這些問題,並且,本發明之目的 之一是提供具有無讀取失敗之一穩定操作的一快閃記憶體 元件。 本發明的另一個目的,是提供具有利於傳導一足夠 預算以讀取一記憶胞之參考胞電路的一快閃記憶體元件。 爲達到這些目的,本發明的記憶體具有用以偵測記 憶胞狀態及用以鑑定被寫入於記憶胞內之數據的參考胞, 包括:形成有記憶胞之一記憶胞陣列;形成有具有參考胞 之複數個單元的一參考胞陣列,此參考胞具有與記憶胞相 同的尺寸;以及一感測放大器電路,用以偵測記憶胞與參 考胞之電流間的一差異,在參考胞陣列中的每一個單元, 是形成有串聯地連接在感測放大器電路與用以控制參考胞 之電路之間的複數個參考胞’此參考胞控制電路包括複數 個開關電晶體,用以決定參考胞的電性連接。 圖式的簡單說明 爲讓本發明之上述目的、特徵、和優點能更明顯易 懂,下文特舉一較佳實施例’並配合所附圖式’作詳細說 明如下: 圖式之簡單說明·’ 第1圖係繪示一快閃記憶體記憶胞的剖面示意圖; 8 本紙張尺度適用中國國家標準(CNS:IA4規格(210x 297公髮) :------------- ^-------丨訂--------線 (請先閱讀背面之注意事項再填寫本頁) 經濟部智慧財產局員工消费合作社印製 5 7 0 8p i f . doc /0 06 A7 B7 經濟部智慧財產局員工消費合作社印製 五、發明説明(έ) 第2圖係繪示被編程與被抹除記憶胞共同的啓始電壓 分佈曲線; 第3圖係繪示傳統快閃記憶體元件的功能示意圖: 第4圖係繪示第3圖中之元件的流經主記憶胞與參考 胞間電流的比較結果; 第5圖係繪示依照本發明之第一實施例之快閃記憶體 元件的功能示意圖; 第6圖係繪示依照本發明之第二實施例之快閃記憶體 元件的函功能示意圖:以及 第7圖係繪示依照本發明之元件流經主記憶胞與參考 胞間電流的關係。 在此圖中,相同的參考數字表示相同或相關的部分。 圖示標記說明: 2 : P型基底 3 :源極區 4 :汲極區 6 :浮置閘 7:薄絕緣膜 8:控制閘 9 :絕緣膜 1〇、100 :記億胞陣列 12、22 :控制電路 20、200、200’ :參考胞陣列 3〇 =感測放大器電路 9 (請先閱讀背面之注意事項再填寫本頁) 气 本紙張尺度適用中國闺家標準(CNS ) Α4规格(210Χ2.97公釐) Α7 Β7 ?〇 〇.Ζ4·^4-£.2 0 4 7 年 φΊ ^ A*.Jd O C / 0 0 8 五I砹明說明 110 :記憶胞控制區塊 210 :參考胞控制區塊 300 :感測放大器電路 較佳實施例之詳細描述 底下,本發明可應用的實施例將配合附加圖形描述 於下。 請參照做爲本發明一實施例的第5圖,本發明NOR 型快閃記憶體元件具有記憶胞陣列1〇〇、參考胞陣列200、 記憶胞控制區塊110 '參考胞控制區塊210,以及,感測 放大器電路300。記憶胞陣列100形成有耦接至位元線與 字元線之複數個記憶胞,記憶胞控制區塊110控制編程、 抹除、鑑定及讀取的操作。此記憶胞陣列1Q0與記憶胞控 制區塊110的結構類似於第3圖之所示,然而,參考胞陣 列200形成有複數個單元,每個單元是由在感測放大器電 路300與參考胞控制區塊210間彼此串聯的雨個參考胞RcO 與Rcl所建構而成的,而具有兩個參考胞RcO與Rcl的每 一個單元被安排在參考胞陣列200中,相關於安排在記憶 胞陣列100中的每一個記憶胞。每一個參考胞是由一控制 閘、一浮置閘、一源極區、一汲極區與位於源極區與汲極 區間之一通道區所建構而成的(請參照第1圖,與記憶胞 相同)。成對的參考胞RcO與Rcl的控制閘共同耦接並引 導至參考胞控制區塊210,以接收參考閘極電壓Vg,此被 引導至參考胞控制區塊210之汲極區、一總體區以及參考 胞RcO之源極區,將相關地耦接電壓Vdl、Vbl以及Vsl。 本紙張尺度適用1f1國國家標準(CNS)A4規格(210 X 297公髮) (請先閲讀背面之>t意事項再填寫本頁) 經濟部智慧財產局員工消費合作社印製 t n - - - ^lnJ i - I ί ί ί I— n - - - - t a^i n I ^1- -^1 4 6204 5708pif.doc/006 A7 B7 五、發明説明(2 ) Vsl亦變成參考胞Rcl的汲極電壓,一總體區與參考胞Rcl 的源極區被引導至參考胞控制區塊210,以耦接其相關的 控制電壓Vb2與Vs2。 參考胞控制區塊210包括在一 CMOS邏輯中操作的開 關電晶體,按照相關於記憶胞之一合作操作模式,被提供 去決定電路路徑或去提供電壓,換言之Vg、Vdl、Vbl、Vsl、 Vb2以及Vs2。此開關電晶體以訊號回應,用以控制鑑定 與讀取的操作模式,同時相關於記憶胞控制區塊110的一 發生,其控制著記憶胞的鑑定與讀取操作。感測放大器電 路300比較來自參考胞單元與一被選擇記憶胞的一電流, 用以鑑定或讀取,並產生一訊號,以通知被選擇記憶胞的 狀態是否是開啓記憶體或關閉記憶體。 表二顯示記憶胞與參考胞的電壓條件,將於以下得 知。當所有參考胞RcO及Rcl被當作讀取模式中的--電流 來源時,參考胞RcO及Rcl其中之一被執行在一鑑定模式。 在表二中,按照操作模式的種類,換言之是讀取、編程鑑 定、抹除鑑定以及過抹除鑑定,參考胞的閘極電壓(Vg)是 被施於被選擇的一個或兩個參考胞。 表二 經濟部智慧財產局員工消費合作社印製 操作模式 記憶胞的閘極電壓 參考胞的閘極電壓(Vg) 讀取 4-5V 4-5V 編程鑑定 6.5V 3.5V 抹除鑑定 3.5V 3.5V 過抹除鑑定 2.5V 4.5V 本紙張尺度適用中國闺家標率(CNS ) A4現格(210X297公釐) *¥ 45 (請先閱讀背面之注意事項再填寫本頁)
l.doc/008 A7 B7 (請先閱讀背面之注意事項再填寫本頁) 首先,在鑑定模式,參考胞RcO被選擇具有由參考 胞控制區塊210所供應的執行電壓Vg、Vdl、Vbl與Vsl, Vsl是接地。具有此電壓的偏壓條件是與表一所示的相同。 然而,在讀取模式中,所有的參考胞RcO與Rcl被 強迫形成一電流路徑,而變成決定被選擇記憶胞一狀態的 一參考,Vdl被施於參考胞RcO的汲極,以及,Vs2被施 於參考胞Rcl的源極。同時Vsl不具有任何電壓等級,以 致於形成從參考胞RcO的汲極至參考胞Rcl源極的一電流 路徑。此參考胞RcO與Rcl的共同控制閘耦接是4-5V的 Vg,其與被施於被選擇記憶胞之控制閘的是相同的電壓等 級。由於此兩參考胞的電晶體每一個具有與記憶胞電晶體 相同的尺寸,形成具有兩倍於記憶胞的加長通道的一至显 電流路徑,而來自於被選擇記憶胞的電流的一半,被施加 於感測放大器電路300。 經濟部智慧財產局員工消費合作社印製 按照之前提及的實施例,請參照第7圖,顯示記憶胞 與參考胞的I-V特性(A’曲線)與(B’曲線),在感測位置P2’ 與P3’的電壓預算,較第4圖所示之位置P2與P3的電壓 預算,是相當的加強,以及感測位置ΡΓ更爲主要。由於 經過參考記憶胞單元的通道長度較被選擇記憶胞爲兩倍延 伸,曲線B’的斜率成適當比例是可以瞭解的。 爲了讀取預算更多的進展’如第6圖所示之傳導於讀 取模式中之參考胞單元的建構是可能的。請參照第6圖, 參考胞陣列200’形成具有複數個參考胞的參考胞單元’其 數目較第5圖爲多。參考胞RcO至Rcn-Ι是串聯地被連接 12 本紙張尺度適用中國國家標準(CNS)A4規格(210 X 297公釐) 經濟部智慧財產局員工消黄合作社印製 46204 7 5708pif-doc/006 A7 _____B7__________ 五、發明説明(/t7 ) 在感測放大器300與參考胞控制區塊210之間’在讀取模 式,單元中之參考胞的數目,取決於適當完成讀取之一穩 定電壓預算所必須的數目到底有多少,在鑑定模式中,如 第5圖所不的一例,僅參考胞RcO被執行去流動一參考電 流,而Vsl是接地的。 雖然本發明已以一較佳實施例揭露如上,然其並非 用以限定本發明,任何熟習此技藝者,在不脫離本發明之 精神和範圍內,當可作各種之更動與潤飾,因此本發明之 保護範圍當視後附之申請專利範圍所際定者爲準 3 1 -5*· (請先閱讀背面之注意事項再填寫本頁)
本紙張尺度逋用中國國家標率i CNS ) A4规格(210X29?公兼)
Claims (1)
- 經濟部智慧財產局員工消費合作社印製 知/^卜茲ΌΙ叫瘀饀是_厶62〇在7 )cl”,Ά、 570 補充,:doc/ 008_m_ 六、申請專利範圍 1. 一種具有用以偵測記憶胞狀態及用以鑑定被寫入於 記憶胞內之數據之參考胞的半導體記憶體元件,包括: 一記憶胞陣列,形成有複數個記憶胞; 一參考胞陣列,形成有具有複數個參考胞之複數個 的單元,該些參考胞具有與該些記憶胞相同的尺寸;以及 一感測放大器電路,用以偵測該些記憶胞與該些參 考胞之電流間的一差異, 其中,在該參考胞陣列中的每一個該些單元,是形 成有車ϋ地連接在該感測放大器電路與用以控制該些參考 胞之一參考胞控制電路之間的該些參考胞。 2. 如申請專利範圍第1項所述之半導體記憶體元件, 其中,該參考胞控制電路包括複數個開關電晶體,用以決 定該些參考胞的電性連接。 3. —種具有用以偵測記憶胞狀態及用以鑑定被寫入於 記憶胞內之數據之參考胞的半導體記憶體元件,包括: 一記憶胞陣列,形成有複數個記憶胞; 一記憶胞控制區塊,用以控制該些記憶胞的操作, 該操作包括讀取與鑑定操作; 一參考胞陣列,形成有具有複數個參考胞之複數個 的單元; 一參考胞控制區塊,用以控制該些參考胞相對於該 些記憶胞操作的操作,該操作包括讀取與鑑定操作;以及 一感測放大器電路,用以偵測該些記憶胞與該些參 考胞之電流間的一差異, 14 本紙張尺度適用中國國家標準(CNS)A4規格(210 X 297公釐) ----------------;衣 r n ti r I tt 一3J· I -^1 —1 ϋ is ·1 I 1 (請先閱讀背面之注意事項再填寫本頁)六、申請專利範圍 其中,在該參考胞陣列中的每一個該些單元,是形 成有串聯地連接在該感測放大器雷路與用以控制該些參考 胞之一參考胞控制電路之間的該些參考胞。 4.如申請專利範圍第3項所述之半導體記憶體元件, 其中,該參考胞控制電路包括複數個開關電晶體,用以決 定該些參考胞的電性連接。 ^^1 ^^1 ^^1 ^^1 _*n 9 V p^i 1 T#· (請先閱讀背面之注意事項再填寫本頁) 經濟部智慧財產局員工消費合作杜印製 一-^ n I u f— n n n n n [ I n n u Γ— 本紙張尺度通用中國®家標準(CNS)A4规格(21〇χ 297公釐)
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
KR1019980062263A KR100295361B1 (ko) | 1998-12-30 | 1998-12-30 | 불 휘발성 반도체 메모리 장치 |
Publications (1)
Publication Number | Publication Date |
---|---|
TW462047B true TW462047B (en) | 2001-11-01 |
Family
ID=19568949
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
TW088122624A TW462047B (en) | 1998-12-30 | 1999-12-22 | Nonvolatile semiconductor memory device having a reference cell array |
Country Status (4)
Country | Link |
---|---|
US (1) | US6272051B1 (zh) |
JP (1) | JP3911376B2 (zh) |
KR (1) | KR100295361B1 (zh) |
TW (1) | TW462047B (zh) |
Families Citing this family (7)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US7363702B2 (en) * | 2002-04-01 | 2008-04-29 | Fuji Machine Mfg. Co., Ltd. | Working system for circuit substrate |
JP2005285197A (ja) * | 2004-03-29 | 2005-10-13 | Renesas Technology Corp | 半導体記憶装置 |
JP4554613B2 (ja) | 2004-07-30 | 2010-09-29 | Spansion Japan株式会社 | 半導体装置および半導体装置にデータを書き込む方法 |
KR100660535B1 (ko) * | 2004-12-15 | 2006-12-26 | 삼성전자주식회사 | 시리얼 센싱 동작을 수행하는 노어 플래시 메모리 장치 |
US7768835B2 (en) * | 2006-08-09 | 2010-08-03 | Micron Technology, Inc. | Non-volatile memory erase verify |
KR101645014B1 (ko) | 2014-07-01 | 2016-08-02 | 주식회사 신진기계 | 해태 초제기 |
CN118057530A (zh) * | 2022-11-21 | 2024-05-21 | 浙江驰拓科技有限公司 | 存储器的读电路 |
Family Cites Families (5)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US5418743A (en) * | 1992-12-07 | 1995-05-23 | Nippon Steel Corporation | Method of writing into non-volatile semiconductor memory |
US5335198A (en) * | 1993-05-06 | 1994-08-02 | Advanced Micro Devices, Inc. | Flash EEPROM array with high endurance |
US5828601A (en) * | 1993-12-01 | 1998-10-27 | Advanced Micro Devices, Inc. | Programmed reference |
EP0805454A1 (en) * | 1996-04-30 | 1997-11-05 | STMicroelectronics S.r.l. | Sensing circuit for reading and verifying the content of a memory cell |
KR100285065B1 (ko) * | 1998-06-12 | 2001-03-15 | 윤종용 | 불 휘발성 반도체 메모리 장치 |
-
1998
- 1998-12-30 KR KR1019980062263A patent/KR100295361B1/ko not_active IP Right Cessation
-
1999
- 1999-12-22 TW TW088122624A patent/TW462047B/zh not_active IP Right Cessation
- 1999-12-27 JP JP37099499A patent/JP3911376B2/ja not_active Expired - Fee Related
- 1999-12-29 US US09/474,877 patent/US6272051B1/en not_active Expired - Fee Related
Also Published As
Publication number | Publication date |
---|---|
JP2000195281A (ja) | 2000-07-14 |
KR100295361B1 (ko) | 2001-07-12 |
US6272051B1 (en) | 2001-08-07 |
KR20000045692A (ko) | 2000-07-25 |
JP3911376B2 (ja) | 2007-05-09 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
US10623192B2 (en) | Gate oxide breakdown in OTP memory cells for physical unclonable function (PUF) security | |
TW306003B (en) | Nonvolatile semiconductor memory device | |
US6920067B2 (en) | Integrated circuit embedded with single-poly non-volatile memory | |
US5313427A (en) | EEPROM array with narrow margin of voltage thresholds after erase | |
US20040004861A1 (en) | Differential EEPROM using pFET floating gate transistors | |
US7864582B2 (en) | Nonvolatile memory devices and methods of operating same to inhibit parasitic charge accumulation therein | |
TW394949B (en) | A non-volatile semiconductor memory device which allows for program checking and erasablity | |
JPH02260455A (ja) | 電気的に消去及びプログラム可能な半導体メモリ装置及びその消去方法及びそのプログラム方法 | |
TW200300259A (en) | Non-volatile memory with temperature-compensated data read | |
JP3906177B2 (ja) | 不揮発性半導体記憶装置 | |
TW462047B (en) | Nonvolatile semiconductor memory device having a reference cell array | |
US10127989B2 (en) | Semiconductor device | |
JP2008140431A (ja) | 半導体記憶装置 | |
TW495756B (en) | Charge sharing to help boost the wordlines during APDE verify | |
TW434553B (en) | Nonvolatile memory semiconductor devices having alternative programming operations | |
JPH043395A (ja) | 不揮発性半導体記憶装置 | |
TWI336889B (en) | Nonvolatile semiconductor memory device and method of programming same | |
TW533598B (en) | A semiconductor device, a memory cell structure comprising a plurality of memory cells, a method of controlling a memory cell and a method of controlling a memory cell structure | |
JPH027297A (ja) | 電気的にプログラム可能な読出し専用メモリセルを充電するための負荷を供給する回路 | |
US20010012218A1 (en) | Circuit for controlling the potential difference between the substrate and the control gate of non-volatile memory and its control method | |
JPH0536288A (ja) | 不揮発性半導体記憶装置 | |
JP2003347435A (ja) | 半導体装置 | |
KR0169413B1 (ko) | 불 휘발성 반도체 메모리의 소거검증 방법 | |
JPH11163173A (ja) | 不揮発性半導体記憶装置と、その読み出し方法、及び書き込み方法 | |
KR100265852B1 (ko) | 스플릿게이트형플래쉬메모리장치 |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
GD4A | Issue of patent certificate for granted invention patent | ||
MM4A | Annulment or lapse of patent due to non-payment of fees |