JP3911376B2 - 基準セルアレイを有する不揮発性半導体メモリ装置 - Google Patents

Description

【０００１】
【発明の属する技術分野】
本発明は、不揮発性半導体メモリに係り、より詳しくは、ＮＯＲ型フラッシュメモリ装置のような不揮発性メモリの感知領域に基準セルアレイを提供する技術に関するものである。
【０００２】
【従来の技術】
ＮＯＲ型セルアレイを用いたフラッシュメモリ（以下、ＮＯＲ型フラッシュメモリと称する）は、ＮＡＮＤ型フラッシュメモリより相対的に速い動作速度でアクセスが出来るため高速システムで使用されてきた。
【０００３】
図１はフラッシュメモリセルの断面構造を示す図である。
ＮＯＲ型フラッシュメモリ装置のメモリセルは、Ｐ型基板（又は、ウェル）２に形成され、基板２に画成されたチャネル領域を介して互いに分離されたＮ型ソース領域３とＮ型ドレイン領域４とで構成される。フローティングゲート６は、１００Å以下の薄い絶縁膜７を介してチャネル領域上に形成され、フローティングゲート６上のＯ−Ｎ−Ｏ（Ｏｘｉｄｅ−Ｎｉｔｒｉｄｅ−Ｏｘｉｄｅ）膜のような絶縁膜９は、制御ゲート８をフローティングゲート６と絶縁させる。ソース領域３、ドレイン領域４、制御ゲート８、および基板２は、それぞれ、プログラム、消去及び、読出し動作のための対応する電圧源（ドレイン電圧、ソース電圧、ゲート電圧、バルク電圧）Ｖｄ、Ｖｓ、Ｖｇ、Ｖｂに連結される。
【０００４】
周知のプログラム動作において、選択されたメモリセルは、チャネル領域とフローティングゲートとの間にホット電子注入を起こすことによってプログラムされる。プログラム動作中は、ソース及び基板は、接地電圧に維持され、制御ゲートには、高電圧（例えば、Ｖｇ＝１０Ｖ）が印加され、ソースにはホット電子注入を誘導するための適当な電圧５−６Ｖが印加される。プログラムされた後、選択されたメモリセルのスレショルド電圧は、電子の蓄積のために上昇する。プログラムされたセルからデータを読出すためには、約１Ｖの電圧をドレインに印加し、電源電圧（又は、約４．５Ｖ）を制御ゲートに印加し、ソースを接地電圧に維持する。プログラムされたメモリセルの上昇したスレショルド電圧が読出し動作の間、遮断電位として機能するため、プログラムされたセルは、６−７Ｖの間のスレショルド電圧を有するオフ−セルとして判別される。
【０００５】
メモリセルは、Ｆ−Ｎトンネルリング（Ｆｏｗｌｅｒ−Ｎｏｒｄｈｅｉｍ ｔｕｎｎｅｌｉｎｇ）によって消去される。消去動作の間、トンネリングが誘導されるように約−１０Ｖの負の高電圧が制御ゲートに印加され、約５Ｖの正の電圧が基板（又はバルク）に印加される。このとき、ドレインは、高インピダンス状態（又はフローティング状態）に維持される。電圧バイアス条件によって制御ゲートとバルク領域との間に発生した強い電界のために、電子がソースに移動する。一般に、Ｆ−Ｎトンネルリングは、１００Å以下の薄い絶縁膜を介して絶縁されたフローティングゲートとバルク領域との間に６−７ＭＶ／ｃｍの電界が印加されるとき発生する。消去されたセルは、消去される以前より相対的に低いスレショルド電圧となり、１−３Ｖの間のスレショルド電圧を有するオン−セルとして感知される。
【０００６】
プログラム、消去、そして後―プログラム後にフラッシュメモリのモードを検証する必要からセルのスレショルド電圧の分布プロファイル及び電圧レベルが信頼可能な条件に調節される。まず、プログラム後に、プログラムされたセルのスレショルド電圧が予想される領域、即ち図２に図示されたように６Ｖより高い領域内に存在するか否かを検出し、追加的なプログラムを行う必要があるか否かを決定するために、プログラム検証が行われる。プログラムされたメモリセルのスレショルド電圧が６Ｖより高いと、プログラムされたセルに対する追加的なプログラムは、禁止される。一方、６Ｖより低いスレショルド電圧を有するプログラムされたセルに対しては、追加的なプログラム及び検証動作が反復される。消去動作後の検証は、消去されたセルが３Ｖのような所定のレベルより低いスレショルド電圧を有するか否かを点検し、まだ消去されていないセルは追加的な消去モードに置かれる。プログラム検証の結果、消去後、３Ｖ以下のスレショルド電圧を有するセルは、追加的な消去は行なわれない。プログラム及び消去検証後に過消去されたメモリセルが発見されることがあり、その時には追加的な検証モード、即ち過消去検証がフラッシュメモリに行われる。過消去検証は、過消去されたメモリセルを治癒する後−プログラム動作を完了した後に実施される。後−プログラム動作において、過消去されたメモリセルのスレショルド電圧が１Ｖ以上になると、後−プログラムは中止される。
【０００７】
検証動作はプログラムあるいは消去されたセルのスレショルド電圧が所定の電圧範囲に位置するか否かを点検する動作であるが、メモリセルの読出しは、選択されたメモリセルがオン−セル（即ち消去されたセル）、又はオフ−セル（即ち、プログラムされたセル）であるか否かを点検することである。プログラムされたセルを通して流れる電流は、約“０”であるが、消去されたセルを介して流れる電流は、約２０μＡである。
【０００８】
図３は、フラッシュメモリ装置で検証及び読出し動作を実施するための周知の構成を示す。主メモリセルアレイ１０と基準セルアレイ２０とは、感知増幅器回路３０に連結され、またそれぞれ制御回路１２と、制御回路２２とに連結される。基準セルアレイ２０は、メモリセルアレイ１０のメモリセルと同様のＲｃｅｌｌ０のような複数の基準セルで構成される。検証モード（消去検証、過消去検証、又はプログラム検証）において、基準セルによる電流は、メモリセル（以下、表１を参照）による電流と同一であることが基本的には望ましい。しかし、読出しモードにおいて、基準セルの電流がメモリセルを通して流れる電流の半分のことが望ましい。メモリセルと基準セルとの間の構造的な大きさは互いに同一に設計されるため、メモリセルに対するバイアス条件とは異なるバイアス条件の変更が基準セルに対して要求される。
【表１】

【０００９】
【発明が解決しようとする課題】
表１から、基準セルＲｃｅｌｌ０の制御ゲートに印加されるゲート電圧Ｖｇｒは、メモリセルの状態を読出すための基準を設定するために０．７×（メモリセルのゲート電圧）である。図４を参照すると、メモリセルのＩ−Ｖ特性はＡで、基準セルのＩ−Ｖ特性はＢで評価される。選択されたメモリセルは、感知時点Ｐ１ではオン−セルとして成功的に検出されるが、感知時点Ｐ２、Ｐ３では問題がある。感知時点Ｐ２、Ｐ３では、メモリセルと基準セルとの間の電流比率の差を形成するためのマージンが少ないため、感知増幅器回路がメモリセルと基準セルとの間の電流比率を増幅することが難しい。基準セルに印加されるゲート電圧を、読出しモードで、メモリセルに流れる電流の半分になるように基準セルの電流を設計しても、感知増幅器回路の入力でのオフセット電圧の変化とメモリセルと基準セルとの動作範囲の差等のために、メモリセル電流の半分になるように感知増幅器回路の入力に最終的に印加される基準セルの基準電流を調整することは難しい。そのような不安定的な読出し条件のために、オン−セルがオフ−セルとして読出されてしまう読出し失敗が発生する。
【００１０】
従って、本発明の第一の目的は、読出し失敗を起こすことなく安定した動作を行うフラッシュメモリ装置を提供することにある。
本発明の第二の目的は、十分なマージンを持ってメモリセルの読出しが出来る基準セル回路を有するフラッシュメモリ装置を提供することにある。
【００１１】
【課題を解決するための手段】
上述のような目的を達成するための本発明の特徴によると、本発明のメモリは、メモリセルの状態を検出し、メモリセルに書き込まれたデータを検証するための基準セルを有する。本発明のメモリは、メモリセルで構成されたアレイと、複数のユニットの基準セルで構成された基準セルアレイとを含む。基準セルは、メモリセルと同一のサイズを有している。メモリセルと基準セルとの電流差を検出する感知増幅器回路をさらに含んでいる。基準セルアレイ内の各ユニットは、感知増幅器回路と基準セルを制御する回路との間に直列に連結された複数の基準セルで構成される。基準セル制御回路は、基準セルの電気的な連結を決定するための複数のスイッチングトランジスタで構成される。
【００１２】
【発明の実施の形態】
以下、図面を参照して本発明の実施の形態を詳しく説明する。
本発明の実施の形態として図５を参照すると、本発明のＮＯＲ型フラッシュメモリ装置は、メモリセルアレイ１００、基準セルアレイ２００、メモリセル制御ブロック１１０、基準セル制御ブロック２１０、感知増幅器回路３００を含む。メモリセルアレイ１００は、ワードラインとビットラインとに連結された複数のメモリセルで構成される。メモリセル制御ブロック１１０は、プログラム、消去、検証及び読出し動作を制御する。メモリセルアレイ１００及びメモリセル制御ブロック１１０の構造は、図３に示した従来の構造と類似している。しかし、基準セルアレイ２００は、感知増幅器回路３００と基準セル制御ブロック２２０との間に互いに直列に連結された２つの基準セルＲｃ０、Ｒｃ１からなる複数のユニットで構成される。各ユニットの基準セルＲｃ０、Ｒｃ１は、メモリセルアレイ１００に配列されたメモリセルに各々対応するように基準セルアレイ２００に配列される。各基準セルは、制御ゲート、フローティングゲート、ソース領域、ドレイン領域、そしてソース及びドレイン領域の間のチャネル領域で構成される（図１に示すメモリセルと同一構造である）。１対の基準セルＲｃ０、Ｒｃ１の制御ゲートは、共通接続され、基準ゲート電圧Ｖｇが印加されるように、基準セル制御ブロック２１０に連結される。基準セルＲｃ０のドレイン領域、バルク領域、そしてソース領域は、電圧Ｖｄ１、Ｖｂ１、Ｖｓ１がそれぞれ印加されるように基準セル制御ブロック２１０に連結される。電圧Ｖｓ１は、基準セルＲｃ１のドレイン電圧になる。基準セルＲｃ１のバルク領域とソース領域とは、制御電圧Ｖｂ２、Ｖｓ２がそれぞれ印加されるように基準セル制御ブロック２１０に連結される。
【００１３】
基準セル制御ブロック２１０は、ＣＭＯＳレベルで動作するスイッチングトランジスタを含み、スイッチングトランジスタは、メモリセルに対する動作モードに対応する動作モードによって電流通路を決定、あるいは電圧、即ちＶｇ１、Ｖｄ１、Ｖｂ１、Ｖｓ１、Ｖｂ２、Ｖｓ２を供給するよう動作する。スイッチングトランジスタは、検証及び読出し動作モードを制御するための信号、そして同時にメモリセルに対する検証及び読出し動作を制御するメモリセル制御ブロック１１０の動作に対応する信号に応答する。感知増幅器回路３００は、検証、又は読出しのために選択されたメモリセルからの電流と基準セルからの電流とを比較し、選択されたメモリセルの状態がオン−セル、又はオフ−セルであるか否かを知らせる信号を発生する。
【００１４】
表２は、メモリセルと基準セルとに対する電圧条件を示す。検証モードにおいては、基準セルＲｃ０、Ｒｃ１のうちの１つは活性化され、読出しモードにおいては、基準セルＲｃ０、Ｒｃ１すべてが、電流源として動作することがわかる。表２から、基準セルのゲート電圧Ｖｇは、動作モード、即ち、読出し、プログラム検証、消去検証、そして過消去検証によって選択された１つ又は２つの基準セルに印加される。
【表２】

【００１５】
まず、検証モードにおいて、基準セルＲｃ０が選択され、基準セル制御ブロック２１０から供給される電圧Ｖｇ、Ｖｄ１、Ｖｂ１、Ｖｓ１によって活性化される。Ｖｓ１は、接地電圧である。このようなバイアス条件は、表１に示す場合と同一である。
【００１６】
しかし、読出しモードにおいて、全ての基準セルＲｃ０、Ｒｃ１は、選択されたメモリセルの状態を決定するための基準となる電流通路を形成するように付勢される。Ｖｄ１が、基準セルＲｃ０、Ｒｃ１のドレインに印加され、Ｖｓ２が、基準セルＲｃ１のソースに印加される。このとき、基準セルＲｃ０のドレインから基準セルＲｃ１のソースまで電流通路が形成されるため、Ｖｓ１は、電圧レベルを有しない。基準セルＲｃ０、Ｒｃ１の共通制御ゲートには、選択されたメモリセルの制御ゲートに印加されたと同一の電圧レベルである４〜５Ｖの電圧Ｖｇが印加される。各々がメモリセルと同一のトランジスタの大きさを有する２つの基準セルはメモリセルの電流通路より２倍の長いチャネルを有する直列電流通路を形成し、選択されたメモリセルからの電流の半分が感知増幅器回路３００に印加される。
【００１７】
前述した実施の形態によるメモリセルＡ’と基準セルＢ’に対するＩ−Ｖ特性を示す図７を参照すると、感知時点Ｐ２’、Ｐ３’での電圧マージンは、図４での感知時点Ｐ２、Ｐ３での電圧マージンに比較し非常に向上しており、基本的に感知時点Ｐ１’でのマージンとかわらない。線Ｂ’のスロープは選択されたメモリセルのチャネル長に比較し、基準セルでは２倍のチャネル長を有するため、比例的であることが分かる。
【００１８】
感知マージをより向上させるために、図６に示すように読出しモードで動作する基準セルユニットを構成することが可能である。図６を参照すると、基準セルアレイ２００’は、図５の基準セルの数より多くの基準セルの基準ユニットで構成される。基準セルＲｃ０〜Ｒｃｎ−１は、感知増幅器３００と基準セル制御ブロック２１０との間に直列に連結される。ユニット内の基準セルの数は読出しモードで、読出しのための安定された感知マージンを達成するために、どれだけ必要であるかによって決定される。検証モードにおいて、図５の場合には、１つの基準セルＲｃ０だけが活性化され、基準電流を流す。このとき、Ｖｓ１は、接地されている。
【００１９】
【発明の効果】
以上のように、本発明によると、フラッシュメモリ装置は読出し失敗することなく安定した動作を行うことができる。したがってメモリセルを読出すに際し十分なマージンを持った有利な基準セル回路を形成することができる。
【図面の簡単な説明】
【図１】フラッシュメモリセルの断面図。
【図２】プログラムされたセル及び消去されたセルに関連するスレショルド電圧の分布プロファイルを示す図。
【図３】従来のフラッシュメモリ装置の機能ブロック図。
【図４】図３の装置で、主メモリセルと基準セルとを介して流れる電流の間の比較結果を示す図。
【図５】本発明の第１の実施形態によるフラッシュメモリ装置の機能ブロック図。
【図６】本発明の第２の実施形態によるフラッシュメモリ装置の機能ブロック図。
【図７】本発明による装置で、主メモリセルと基準セルとを介して流れる電流の間の関係を示す図である。
【符号の説明】
１００：メモリセルアレイ
１１０：メモリセル制御ブロック
２００：基準セルアレイ
２１０：基準セルアレイブロック
２２０：基準セル制御ブロック
３００：感知増幅器回路

Claims (4)

1. メモリセルの状態を検出し、前記メモリセルに書き込まれたデータを検証するための基準セルを有する半導体メモリ装置において、
   複数の前記メモリセルで構成されたメモリセルアレイと、
   前記メモリセルと同一の大きさを有する直列連結された第１及び第２基準セルから成る基準セルアレイと、
   前記複数のメモリセルのプログラム、消去、読み出し、及びプログラム検証、消去検証、過消去検証を含む検証の各動作モードを制御するためのメモリセル制御部と、
   前記プログラム、消去、読み出し、及びプログラム検証、消去検証、過消去検証を含む検証の各動作モード時に前記第１及び第２基準セルを制御するための基準セル制御部と、
   前記メモリセルアレイと前記基準セルアレイから供給された電流を受け入れて、選択された前記メモリセルの前記データを感知する感知増幅部とを含み、
   前記第１及び第２基準セルは、読み出しモードでは、前記基準セル制御部によって直列に連結されて選択され前記メモリセルと同一のゲート電圧が印加されて読み出され、検証モードでは、前記基準セル制御部によって１つのみが選択されて各検証モードに対応するゲート電圧が印加されて読み出されることを特徴とする半導体メモリ装置。
2. 前記第１及び第２基準セルは、前記基準セル制御部から共通にゲート電圧が印加されることを特徴とする請求項１に記載の半導体メモリ装置。
3. メモリセルの状態を検出し、前記メモリセルに書き込まれたデータを検証するための基準セルを有する半導体メモリ装置において、
   複数の前記メモリセルで構成されたメモリセルアレイと、
   前記複数のメモリセルのプログラム、消去、読み出し、及びプログラム検証、消去検証、過消去検証を含む検証の各動作モードを制御するメモリセル制御部と、
   前記メモリセルと同一の大きさを有する直列連結された複数の基準セルから成る基準ユニットで構成された基準セルアレイと、
   検証モードでは、前記基準ユニットの前記複数の基準セルのうち１つの基準セルを選択して各検証モードに対応するゲート電圧を印加し、読み出しモードでは、前記基準ユニットを選択して前記メモリセルと同一のゲート電圧を印加する基準セル制御部とを含むことを特徴とする半導体メモリ装置。
4. 前記基準セルアレイは、
   前記検証動作時に前記基準セル制御部によって選択され、前記メモリセルに流れる電流と同一の電流が流れる前記基準ユニットの第１基準セルと、
   前記読み出し動作時に前記基準セル制御部によって前記第１基準セルと共に選択され、前記メモリセルに流れる電流の半分が流れる前記基準ユニットの第２基準セルとを含むことを特徴とする請求項３に記載の半導体メモリ装置。

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