JP2003347435A

JP2003347435A - 半導体装置

Info

Publication number: JP2003347435A
Application number: JP2002150246A
Authority: JP
Inventors: Hiroaki Nakanishi; 啓哲中西; Masaaki Yoshida; 雅昭吉田; Moriie Iwai; 盛家岩井
Original assignee: Ricoh Co Ltd
Current assignee: Ricoh Co Ltd
Priority date: 2002-05-24
Filing date: 2002-05-24
Publication date: 2003-12-05
Anticipated expiration: 2022-05-24
Also published as: JP3957561B2

Abstract

(57)【要約】【課題】ソース領域とドレイン領域の間に高電圧を印
加せずに書き替えることができる不揮発性メモリセルを
提供する。【解決手段】コントロールゲート領域９ａ上にシリコ
ン酸化膜１１を介して形成されたフローティングゲート
１５ａの一部はコントロールゲート領域９ｂ上のトンネ
ル酸化膜１３ｂ上に延伸している。コントロールゲート
領域９ｂ上にシリコン酸化膜１１を介して形成されたフ
ローティングゲート１５ｂの一部はコントロールゲート
領域９ａ上のトンネル酸化膜１３ａ上に延伸している。
コントロールゲート領域９ａに高電圧、コントロールゲ
ート領域９ｂに低電圧を印加した場合、フローティング
ゲート９ａにはコントロールゲート領域９ｂ上に延伸す
る部分からトンネル酸化膜１３ｂを介して電子が注入さ
れ、フローティングゲート９ｂにはコントロールゲート
領域９ａ上に延伸する部分からトンネル酸化膜１３ａを
介して電子が引き抜かれる。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、半導体装置及びそ
の製造方法に関し、特に不揮発性メモリを備えた半導体
装置及びその製造方法に関するものである。本明細書に
おいて、第１導電型とはＰ型又はＮ型であり、第２導電
型とは第１導電型とは逆導電型のＮ型又はＰ型である。

【０００２】

【従来の技術】ＥＥＰＲＯＭ（Electrically Erasable
Programmable Random Access Memory）と称される不揮
発性メモリセルの用途として、最も多い用途がメモリデ
バイス用である。メモリデバイスにおいて最も重要な条
件は集積度である。そこで、多数のメモリセルをマトリ
ックス状に配置し、セルの駆動部分であるデコード回路
やセンス回路等を多数のメモリセルで共通にすることに
より、チップ上の面積を少なくして集積度を上げてい
る。

【０００３】図７に従来例の不揮発性メモリセルの平面
図を示す。このような不揮発性メモリセルは例えば特開
平６−８５２７５号公報や特表平８−５０６６９３号公
報に記載されている。

【０００４】Ｐ型半導体基板１０１に、Ｎ型拡散層１０
３，１０５，１０７と、Ｎ型拡散層からなるコントロー
ルゲート１０９が形成されている。Ｎ型拡散層１０３と
１０５は間隔をもって形成され、Ｎ型拡散層１０５と１
０７は間隔をもって形成されている。

【０００５】Ｎ型拡散層１０３と１０５の間の領域を含
むＰ型半導体基板１０１上に、Ｎ型拡散層１０３及び１
０５と一部重複して、ゲート酸化膜（図示は省略）を介
して、ポリシリコン膜からなるセレクトゲート１１１が
形成されている。Ｎ型拡散層１０３，１０５及びセレク
トゲート１１１はセレクトトランジスタ１１５を構成す
る。Ｎ型拡散層１０３は、複数の不揮発性メモリセルで
共通の共通ソースライン１１７に電気的に接続されてい
る。

【０００６】Ｎ型拡散層１０５と１０７の間の領域を含
むＰ型半導体基板１０１上及びコントロールゲート１０
９上に連続して、シリコン酸化膜（図示は省略）を介し
てポリシリコン膜からなるフローティングゲート１１３
が形成されている。Ｎ型拡散層１０５及び１０７付近の
領域ではフローティングゲート１１３はメモリ用ゲート
酸化膜を介してＮ型拡散層１０５及び１０７と一部重複
して配置されている。Ｎ型拡散層１０５，１０７及びフ
ローティングゲート１１３はセンストランジスタ１１９
を構成する。Ｎ型拡散層１０７は、複数の不揮発性メモ
リセルで共通の共通ビットライン１２１に電気的に接続
されている。

【０００７】Ｎ型拡散層１０５の表面の一部分にトンネ
ル酸化膜１２３が形成されている。フローティングゲー
ト１１３の一部分はトンネル酸化膜１２３上にも形成さ
れている。トンネル酸化膜１２３はセンストランジスタ
１１９のゲート酸化膜よりも膜厚が薄く形成されてお
り、トンネル酸化膜１２３を介してメモリの書込み及び
消去が行なわれる。

【０００８】この不揮発性メモリの消去、すなわちフロ
ーティングゲート１１３への電子の注入を行なう場合、
Ｎ型拡散層１０３を０Ｖ（ボルト）、Ｎ型拡散層１０７
を所定の電位Ｖｐｐ、例えば１５Ｖに設定し、コントロ
ールゲート１０９とセレクトゲート１１１に所定の電位
Ｖｐｐ、例えば１５Ｖを印加することによって行なわれ
る。これにより、セレクトトランジスタ１１５がオン
し、電子がＮ型拡散層１０５からトンネル酸化膜１２３
を介してフローティングゲート１１３に注入される。

【０００９】この不揮発性メモリの書込み、すなわちフ
ローティングゲート１１３から電子の引抜きを行なう場
合、コントロールゲート１０９を０Ｖ、Ｎ型拡散層１０
７をオープンに設定し、Ｎ型拡散層１０３とセレクトゲ
ート１１１に所定の電位Ｖｐｐを印加することによって
行なわれる。これにより、セレクトトランジスタ１１５
がオンし、フローティングゲート１１３に注入されてい
た電子がトンネル効果によってトンネル酸化膜１２３を
介してＮ型拡散層１０５に引き抜かれる。

【００１０】この不揮発性メモリセルでは、セル内にセ
レクトトランジスタ１１５をもち、一本の共通ソースラ
イン１１７及び１本の共通ビットライン１２１に複数の
不揮発性メモリセルを接続し、特定のセレクトトランジ
スタ１１５だけをＯＮさせることにより１つの不揮発性
メモリセルを選択する方法をとっている。これにより、
周辺のデコード回路等は共通ビットライン１２１あたり
１つ備えていればよいので、面積効率は良くなってい
る。

【００１１】しかし、消去時に、Ｎ型拡散層１０３とＮ
型拡散層１０５の間及びＮ型拡散層１０５とＮ型拡散層
１０７の間に高電圧を印可するため、セレクトトランジ
スタ１１５及びセンストランジスタ１１９を高電圧トラ
ンジスタにする必要があり、セレクトトランジスタ１１
５及びセンストランジスタ１１９のオン電流が少なくな
るという問題点を抱えていた。

【００１２】また、通常セレクトトランジスタ１１５は
センストランジスタ１１９と同じＮチャンネル型のトラ
ンジスタであるが、消去時においてＮ型拡散層１０３と
Ｎ型拡散層１０５の間及びＮ型拡散層１０５とＮ型拡散
層１０７の間に高電圧を印可した場合、トンネル酸化膜
１２３にかかる電圧について、セレクトトランジスタ１
１５のしきい値電圧分だけ電圧ロスが発生するため、消
去効率を低下させる結果となっていた。

【００１３】ところで、ＥＥＰＲＯＭメモリセルの他の
用途として、集積回路内の回路ブロックの設定や構成を
切り替える目的の部分に使用する場合がある。具体的に
は、メモリデバイス等における欠陥ビットの救済のため
のアドレス切替え回路や、アナログデバイスにおける回
路の条件設定等の切替え回路等である。このような切替
え回路の用途の場合、不揮発性メモリセルはマトリック
ス状に配置せず、１〜２個の不揮発性メモリセルを分離
して配置している。切替え回路として使用する不揮発性
メモリセルは、例えば特開平１０−３０３７１９号公報
に記載されている。

【００１４】切替え回路として使用する不揮発性メモリ
セルの場合、高密度にセルを並べる必要がないので、図
７に示した従来の不揮発性メモリセルのようにセル内に
セレクトトランジスタを設ける必要はない。また、従来
型の不揮発性メモリセルをそのまま切替え回路に使用し
た場合、不揮発性メモリセルの書替え時にソース領域と
ドレイン領域の間に高電圧を印加する必要があるので、
周辺の書込み回路の構成が複雑になる欠点もあった。

【００１５】

【発明が解決しようとする課題】本発明は上記の問題点
に鑑みてなされたものであり、ソース領域とドレイン領
域の間に高電圧を印加しなくても書き替えることができ
る不揮発性メモリセルを備えた半導体装置を提供するこ
とを目的とするものである。

【００１６】

【課題を解決するための手段】本発明にかかる半導体装
置は、第１導電型の半導体基板上に互いに分離して形成
された第２導電型のコントロールゲート領域、ソース領
域及びドレイン領域と、上記ソース領域とドレイン領域
の間のチャンネル領域とはゲート酸化膜を介し、上記半
導体基板及び上記コントロールゲート領域とは絶縁膜を
介して上記チャンネル領域上から上記コントロールゲー
ト領域上に延伸して形成されたフローティングゲートを
備えたセンストランジスタを２個もち、両センストラン
ジスタの上記フローティングゲートの一部は互いに他方
のセンストランジスタの上記コントロールゲート領域上
に延伸して上記コントロールゲート領域とは酸化膜を介
して重なり合い、この酸化膜の少なくとも一部はトンネ
ル酸化膜を構成する不揮発性メモリセルを備えているも
のである。

【００１７】本発明の不揮発性メモリセルでは、一方の
コントロールゲート領域と他方のコントロールゲート領
域の間に所定の電圧を印加することにより、一方のフロ
ーティングゲートへの電子の注入又は引抜きと、他方の
フローティングゲートへの電子の引抜き又は注入を同時
に行なうことができる。

【００１８】例えば一方のコントロールゲート領域に高
電圧を印加し、他方のコントロールゲート領域に低電圧
を印加した場合、一方のコントロールゲート領域上のフ
ローティングゲートについては他方のコントロールゲー
ト領域上に延伸する部分からトンネル酸化膜を介して電
子が注入されて消去状態になり、他方のコントロールゲ
ート領域上のフローティングゲートについては一方のコ
ントロールゲート領域上に延伸する部分からトンネル酸
化膜を介して電子が引き抜かれて書込み状態になる。

【００１９】本発明の不揮発性メモリセルでは、一方の
コントロールゲート領域と他方のコントロールゲート領
域の間に所定の電圧を印加することにより、ソース領域
とドレイン領域の間に高電圧を印加しなくても書き替え
ることができる。さらに、従来の不揮発性メモリセルの
ようにはセレクトトランジスタを設けなくてもよいの
で、両コントロールゲート領域に所定の電圧を直接印加
することができ、セレクトトランジスタに起因する消去
効率の低下をなくすことができる。

【００２０】

【発明の実施の形態】通常、トランジスタに高電圧を印
加する場合、拡散層からなるソース領域及びドレイン領
域を高耐圧向けの二重拡散構造にする等の特別な対応が
必要である。この場合、トランジスタのチャンネル長が
長くなり、ソース領域とドレイン領域の間に寄生抵抗が
つくため、トランジスタの能力が低下し、不揮発性メモ
リセルとしてのセル電流（トランジスタのオン電流）が
低下する。

【００２１】そこで本発明の半導体装置において、上記
センストランジスタは低耐圧トランジスタであることが
好ましい。本発明を構成する不揮発性メモリセルによれ
ば、書替え時にソース領域及びドレイン領域に高電圧を
印加する必要がないので、上記センストランジスタを低
耐圧向けのソース領域及びドレイン領域を備えた低耐圧
トランジスタにすることができる。これにより、不揮発
性メモリセルとしてのセル電流を大きくとることができ
る。

【００２２】本発明の半導体装置において、上記ソース
領域及び上記ドレイン領域は上記センストランジスタご
とに設けられており、２組の上記ソース領域及び上記ド
レイン領域は上記半導体基板上に同じ方向に形成されて
いることが好ましい。その結果、２個のセンストランジ
スタにおいて、製造プロセス上のバラツキの影響を受け
にくくすることができ、ペア性を向上させることができ
る。

【００２３】本発明の半導体装置において、上記フロー
ティングゲート上に絶縁膜を介して形成され、上記コン
トロールゲート領域と電気的に接続されている導電体を
上記センストランジスタごとに備えていることが好まし
い。その結果、上記導電体を含むコントロールゲート領
域とフローティングゲートのカップリング比を大きくす
ることができ、書込み及び消去の特性を向上させること
ができる。

【００２４】本発明を構成する不揮発性メモリセルが適
用される回路の一例として、本発明の上記不揮発性メモ
リセルと、上記不揮発性メモリセルの記憶状態に応じて
出力信号を出力する出力回路からなる切替え回路を挙げ
ることができる。本発明を構成する不揮発性メモリセル
を書替え回路に適用した場合、不揮発性メモリセルの書
替え時にソース領域とドレイン領域の間に高電圧を印加
する必要がないので、周辺の書込み回路の構成を簡単に
することができる。

【００２５】本発明を構成する不揮発性メモリセルが適
用される回路の他の例として、入力電圧を分割して分割
電圧を供給するための分割抵抗と、基準電圧を供給する
ための基準電圧発生回路と、上記分割抵抗からの分割電
圧と上記基準電圧発生回路からの基準電圧を比較するた
めの比較回路を備えた電圧検出回路を挙げることができ
る。その電圧検出回路において、上記分割抵抗は、複数
の抵抗値調整用抵抗素子が直列に接続され、上記抵抗値
調整用抵抗素子に対応してトランジスタが並列に接続さ
れており、上記トランジスタごとに上記トランジスタの
オンとオフを切り替えるための上記切替え回路を備えて
いることが好ましい。その結果、切替え回路の制御によ
り上記トランジスタのオンとオフを切り替えることによ
り、分割抵抗の抵抗値を調整することができ、さらに分
割抵抗の抵抗値の再設定を行なうことができる。これに
より、電圧検出回路の出力電圧設定の変更ができる。

【００２６】本発明を構成する不揮発性メモリセルが適
用される回路のさらに他の例として、入力電圧の出力を
制御する出力ドライバと、出力電圧を分割して分割電圧
を供給するための分割抵抗と、基準電圧を供給するため
の基準電圧発生回路と、上記分割抵抗からの分割電圧と
上記基準電圧発生回路からの基準電圧を比較し、比較結
果に応じて上記出力ドライバの動作を制御するための比
較回路を備えた定電圧発生回路を挙げることができる。
その定電圧発生回路において、上記分割抵抗は、複数の
抵抗値調整用抵抗素子が直列に接続され、上記抵抗値調
整用抵抗素子に対応してトランジスタが並列に接続され
ており、上記トランジスタごとに上記トランジスタのオ
ンとオフを切り替えるための上記切替え回路を備えてい
ることが好ましい。その結果、切替え回路の制御により
上記トランジスタのオンとオフを切り替えることによ
り、分割抵抗の抵抗値を調整することができ、さらに分
割抵抗の抵抗値の再設定を行なうことができる。これに
より、定電圧発生回路の出力電圧設定の変更ができる。

【００２７】

【実施例】図１は半導体装置の実施例の不揮発性メモリ
セル部分を示す図であり、（Ａ）は平面図、（Ｂ）は
（Ａ）のＡ−Ａ位置での断面図、（Ｃ）は（Ａ）のＢ−
Ｂ位置での断面図、（Ｄ）は（Ａ）のＣ−Ｃ位置での断
面図である。Ｐ型半導体基板１の表面に素子分離のため
のフィールド酸化膜３（（Ａ）での図示は省略）が例え
ば４５００〜７０００Å、ここでは５０００Åの膜厚で
形成されている。

【００２８】フィールド酸化膜３に囲まれたＰ型半導体
基板１の領域に、Ｎ型拡散層からなるドレイン領域５
ａ，５ｂ、共通ソース領域７、コントロールゲート領域
９ａ，９ｂが形成されている。ドレイン領域５ａと共通
ソース領域７は間隔をもって形成され、ドレイン領域５
ｂと共通ソース領域７は間隔をもって形成され、ドレイ
ン領域５ａ、共通ソース領域７及びドレイン領域５ｂは
一列に配列されている。

【００２９】ドレイン領域５ａと共通ソース領域７の間
のＰ型半導体基板１表面近傍には不純物濃度が調整され
たチャンネル領域１ａが形成され、ドレイン領域５ｂと
共通ソース領域７の間のＰ型半導体基板１表面近傍には
不純物濃度が調整されたチャンネル領域１ｂが形成され
ている。ドレイン領域５ａ，５ｂ及び共通ソース領域７
は二重拡散構造等の高耐圧向けにはされておらず、チャ
ンネル領域１ａ，１ｂのチャンネル長は例えば１.０μ
ｍ（マイクロメートル）である。

【００３０】コントロールゲート領域９ａはドレイン領
域５ａ，５ｂ、共通ソース領域７と間隔をもって形成さ
れており、コントロールゲート領域９ｂはドレイン領域
５ａ，５ｂ、共通ソース領域７に対してコントロールゲ
ート領域９ａとは反対側の領域にドレイン領域５ａ，５
ｂ、共通ソース領域７と間隔をもって形成されている。

【００３１】ドレイン領域５ａ，５ｂ、共通ソース領域
７、コントロールゲート領域９ａ，９ｂが形成された領
域を含む、フィールド酸化膜３に囲まれたＰ型半導体基
板１の表面に例えば８０〜１１０Å、ここでは１００Å
のシリコン酸化膜１１（（Ａ）での図示は省略）が形成
されている。コントロールゲート領域９ａ，９ｂ表面の
一部の領域にはシリコン酸化膜１１よりも薄い膜厚、例
えば９０〜１００Å、ここでは９０Åの膜厚をもつトン
ネル酸化膜が形成されている。コントロールゲート領域
９ａにはトンネル酸化膜１３ａが形成され、コントロー
ルゲート領域９ｂにはトンネル酸化膜１３ｂが形成され
ている。

【００３２】シリコン酸化膜１１上及びトンネル酸化膜
１３ａ，１３ｂ上に膜厚が例えば２５００〜４５００
Å、ここでは３５００Åのポリシリコン膜からなるフロ
ーティングゲート１５ａ，１５ｂが形成されている。フ
ローティングゲート１５ａはコントロールゲート領域９
ａ上に形成されている。フローティングゲート１５ａの
一部は、ドレイン領域５ａと共通ソース領域７の間のチ
ャンネル領域１ａ上を介して、コントロールゲート領域
９ｂ上のトンネル酸化膜１３ｂ上に延伸して形成されて
おり、その部分はプログラムゲートとして働く。フロー
ティングゲート１５ｂはコントロールゲート領域９ｂ上
に形成されている。フローティングゲート１５ｂの一部
は、ドレイン領域５ｂと共通ソース領域７の間のチャン
ネル領域１ｂ上を介して、コントロールゲート領域９ａ
上のトンネル酸化膜１３ａ上に延伸して形成されてお
り、その部分はプログラムゲートとして働く。

【００３３】チャンネル領域１ａ、ドレイン領域５ａ、
共通ソース領域７、チャンネル領域１ａ上のシリコン酸
化膜１１及びそのチャンネル領域１ａ上のフローティン
グゲート１５ａはＮチャンネル型のセンストランジスタ
１７ａを構成する。チャンネル領域１ｂ、ドレイン領域
５ｂ、共通ソース領域７、チャンネル領域１ｂ上のシリ
コン酸化膜１１及びそのチャンネル領域１ｂ上のフロー
ティングゲート１５ｂはＮチャンネル型のセンストラン
ジスタ１７ｂを構成する。

【００３４】ドレイン領域５ａ上にはコンタクト１９ａ
が形成され、ドレイン領域５ｂ上にはコンタクト１９ｂ
が形成され、共通ソース領域７上にはコンタクト２１が
形成され、コントロールゲート領域９ａ上にはコンタク
ト２３ａが形成され、コントロールゲート領域９ｂ上に
はコンタクト２３ｂが形成されている。

【００３５】図２は、図１に示した不揮発性メモリセル
を備えた切替え回路とその切替え回路の動作を制御する
ための書込み制御回路を備えた一実施例を示す回路図で
ある。図１及び図２を参照してこの実施例を説明する。

【００３６】切替え回路２４において、不揮発性メモリ
素子２５のコントロールゲート領域９ａ，９ｂはコンタ
クト２３ａ，２３ｂを介して書込み制御回路２７に電気
的に接続されている。書込み制御回路２７には、不揮発
性メモリセル２５のフローティングゲート１５ａ，１５
ｂの書込み及び消去時にコントロールゲート領域９ａ又
は９ｂに印加するための高電圧電源ＶＰＰと、接地電位
ＧＮＤに接続されている。

【００３７】センストランジスタ１７ａ，１７ｂの共通
ソース領域７はコンタクト２１を介して接地電位ＧＮＤ
に接続されている。センストランジスタ１７ａのドレイ
ン領域５ａは接続点２９を介してＰチャンネル型の読出
し用トランジスタ３１のドレインに接続されている。セ
ンストランジスタ１７ｂのドレイン領域５ｂは接続点３
３を介してＰチャンネル型の読出し用トランジスタ３５
のドレインに接続されている。

【００３８】読出し用トランジスタ３１，３５のソース
は読出し用電源ＶＣＣに接続されている。読出し用トラ
ンジスタ３１のゲートは接続点３３に接続されている。
読出し用トランジスタ３５のゲートは接続点２９に接続
されている。接続点３３はインバータ３７にも接続され
ている。インバータ３７の出力（ＯＵＴ）が切替え回路
の出力である。読出し用トランジスタ３１，３５及びイ
ンバータ３７は、不揮発性メモリセル２５の記憶状態に
応じて出力信号を出力する出力回路を構成する。切替え
回路２５において、インバータ３７の出力が論理値１の
ときをオン状態、論理値０のときをオフ状態とする。

【００３９】切替え回路２４をオン状態（出力の論理値
が１）にする場合、書込み制御回路２７により、例えば
コントロールゲート領域９ａに１１Ｖの高電圧、コント
ロールゲート領域９ｂに０Ｖを印加する。

【００４０】コントロールゲート領域９ａ上のトンネル
酸化膜１３ａでは、トンネル現象によりコントロールゲ
ート領域９ａ上のフローティングゲート１５ｂからコン
トロールゲート領域９ａへ電子の引抜きが起こり、フロ
ーティングゲート１５ｂ全体が正に帯電する。これによ
り、センストランジスタ１７ｂはしきい値電圧が負の値
のデプリージョントランジスタになる（書込み状態）。

【００４１】一方、コントロールゲート領域９ｂ上のト
ンネル酸化膜１３ｂでは、トンネル現象によりコントロ
ールゲート領域９ｂからコントロールゲート領域９ｂ上
のフローティングゲート１５ａへ電子の注入が起こり、
フローティングゲート１５ａ全体が負に帯電する。これ
により、センストランジスタ１７ａは高いしきい値電圧
をもつエンハンスメントトランジスタになる（消去状
態）。

【００４２】センストランジスタ１７ａを消去状態に
し、センストランジスタ１７ｂを書込み状態にした状態
で、書込み制御回路２７によりコントロールゲート領域
９ａ及び９ｂに例えば２Ｖの一定電圧にする。このと
き、センストランジスタ１７ａは高いしきい値電圧をも
っているのでオフ状態になり、センストランジスタ１７
ｂはしきい値電圧が負の値をもっているのでオン状態に
なる。

【００４３】センストランジスタ１７ｂのオン状態によ
って接続点３３の電圧が０Ｖの電位レベルすなわち論理
値０になる。これにより、読出し用トランジスタ３１は
オン状態になって接続点２９の電圧がＶＣＣになり、読
出し用トランジスタ３５はオフ状態になる。接続点３３
の論理値０はインバータ３７により反転され論理値１に
されて出力される。

【００４４】切替え回路２４をオフ状態（出力の論理値
が０）にする場合、オン状態にする場合とは逆に、書込
み制御回路２７により、例えばコントロールゲート領域
９ａに０Ｖ、コントロールゲート領域９ｂに１１Ｖの高
電圧を印加する。これにより、オン状態にする場合とは
逆に、トンネル酸化膜１３ａを介してコントロールゲー
ト領域９ａからフローティングゲート１５ｂへ電子の注
入が起こり、フローティングゲート１５ｂが負に帯電し
てセンストランジスタ１７ｂはエンハンスメントトラン
ジスタになり（消去状態）、トンネル酸化膜１３ｂを介
してフローティングゲート１５ａからコントロールゲー
ト領域９ｂへ電子の引抜きが起こり、フローティングゲ
ート１５ａが正に帯電してセンストランジスタ１７ａは
デプリージョントランジスタになる（書込み状態）。

【００４５】センストランジスタ１７ａを書込み状態に
し、センストランジスタ１７ｂを消去状態にした状態
で、書込み制御回路２７によりコントロールゲート領域
９ａ及び９ｂに例えば２Ｖの一定電圧にする。このと
き、センストランジスタ１７ａはしきい値電圧が負の値
をもっているのでオン状態になり、センストランジスタ
１７ｂは高いしきい値電圧をもっているのでオフ状態に
なる。

【００４６】センストランジスタ１７ａのオン状態によ
って接続点２９の電圧が０Ｖになる。これにより、読出
し用トランジスタ３５はオン状態になって接続点３３の
電圧がＶＣＣの電位レベルすなわち論理値１になり、読
出し用トランジスタ３１はオフ状態になる。接続点３３
の論理値１はインバータ３７により反転され論理値０に
されて出力される。

【００４７】このように、不揮発性メモリセル２４で
は、ソース領域とドレイン領域の間に高電圧を印加しな
くても書き替えることができる。さらに、従来の不揮発
性メモリセルのようにはセレクトトランジスタを設けな
くてもよいので、コントロールゲート領域９ａ，９ｂに
所定の電圧を直接印加することができ、セレクトトラン
ジスタに起因する消去効率の低下をなくすことができ
る。

【００４８】さらに、この実施例では、ドレイン領域５
ａ，５ｂ及び共通ソース領域７に高電圧を印加する必要
はないので、ドレイン領域５ａ，５ｂ及び共通ソース領
域７は二重拡散構造等の高耐圧向けにはされておらず、
チャンネル領域１ａ，１ｂのチャンネル長は例えば１.
０μｍであり、センストランジスタ１７ａ，１７ｂは低
耐圧トランジスタにより構成されている。これにより、
センストランジスタ１７ａ，１７ｂのオン電流（セル電
流）を大きくとることができる。

【００４９】図３は半導体装置の他の実施例の不揮発性
メモリセル部分を示す平面図である。図１と同じ機能を
果たす部分には同じ符号を付し、それらの部分の詳細な
説明は省略する。図１に示した不揮発性メモリセルと異
なる点は、センストランジスタ１７ａにはドレイン領域
５ａ及びソース領域７ａが設けられており、センストラ
ンジスタ１７ｂにはドレイン領域５ｂ及びソース領域７
ｂが設けられている点である。ドレイン領域５ａ及びソ
ース領域７ａの組とドレイン領域５ｂ及びソース領域７
ｂの組はＰ型半導体基板上に同じ方向に形成されてい
る。

【００５０】ドレイン領域５ａはコンタクト１９ａを介
して配線層３９ａに電気的に接続されており、ドレイン
領域５ｂはコンタクト１９ｂを介して配線層３９ｂに電
気的に接続されている。ソース領域７ａはコンタクト２
１ａを介して、ソース領域７ｂはコンタクト２１ｂを介
して、共通配線層４１に電気的に接続されている。

【００５１】この実施例では、ソース領域及びドレイン
領域がセンストランジスタ１７ａ，１７ｂごとに設けら
れており、ドレイン領域５ａ及びソース領域７ａの組と
ドレイン領域５ｂ及びソース領域７ｂの組はＰ型半導体
基板上に同じ方向に形成されているので、センストラン
ジスタ１７ａ，１７ｂにおいて製造プロセス上のバラツ
キの影響を受けにくくすることができ、ペア性を向上さ
せることができる。

【００５２】図４は半導体装置のさらに他の実施例の不
揮発性メモリセル部分を示す図であり、（Ａ）は平面
図、（Ｂ）は（Ａ）のＡ−Ａ位置での断面図、（Ｃ）は
（Ａ）のＢ−Ｂ位置での断面図、（Ｄ）は（Ａ）のＣ−
Ｃ位置での断面図である。図１と同じ機能を果たす部分
には同じ符号を付し、それらの部分の詳細な説明は省略
する。

【００５３】Ｐ型半導体基板１の表面にフィールド酸化
膜３が形成され、フィールド酸化膜３に囲まれたＰ型半
導体基板１の領域に、チャンネル領域１ａ，１ｂ、ドレ
イン領域５ａ，５ｂ、共通ソース領域７、コントロール
ゲート領域９ａ，９ｂが形成されている。フィールド酸
化膜３に囲まれたＰ型半導体基板１の表面にシリコン酸
化膜１１及びトンネル酸化膜１３ａ，１３ｂが形成され
ている。シリコン酸化膜１１上及びトンネル酸化膜１３
ａ，１３ｂ上にフローティングゲート１５ａ，１５ｂが
形成され、センストランジスタ１７ａ，１７ｂが形成さ
れている。

【００５４】フィールド酸化膜３上、シリコン酸化膜１
１上及びフローティングゲート１５ａ，１５ｂ上に絶縁
膜４３が形成されている。絶縁膜４３は例えば下層側か
ら順にシリコン酸化膜、シリコン窒化膜、シリコン酸化
膜からなる積層膜であり、下層のシリコン酸化膜の膜厚
は１００Å、シリコン窒化膜の膜厚は１００Å、上層の
シリコン酸化膜の膜厚は３０Åである。

【００５５】絶縁膜４３上に例えば膜厚が１５００〜４
０００Å、ここでは３５００Åのポリシリコン膜からな
る導電体４５ａ，４５ｂが形成されている。導電体４５
ａはコントロールゲート領域９ａ上にあるフローティン
グゲート１５ａを覆って形成されており、コンタクト４
７ａを介してコントロールゲート領域９ａに電気的に接
続されている。導電体４５ｂはコントロールゲート領域
９ｂ上にあるフローティングゲート１５ｂを覆って形成
されており、コンタクト４７ｂを介してコントロールゲ
ート領域９ｂに電気的に接続されている。ここでは導電
体としてポリシリコン膜を用いているが、本発明はこれ
に限定されるものではなく、金属材料からなる導電体を
形成してもよい。

【００５６】シリコン酸化膜１１及び絶縁膜４３には、
ドレイン領域５ａ上にコンタクト１９ａが形成され、ド
レイン領域５ｂ上にコンタクト１９ｂが形成され、共通
ソース領域７上にコンタクト２１が形成され、コントロ
ールゲート領域９ａ上にコンタクト２３ａが形成され、
コントロールゲート領域９ｂ上にコンタクト２３ｂが形
成されている。

【００５７】この実施例では、フローティングゲート１
５ａ，１５ｂ上に絶縁膜４３を介して形成され、コンタ
クト４７ａ，４７ｂを介してコントロールゲート領域９
ａ，９ｂと電気的に接続されている導電体４５ａ，４５
ｂを備えているので、導電体４５ａを含むコントロール
ゲート領域９ａとフローティングゲート１５ａ、及び導
電体４５ｂを含むコントロールゲート領域９ｂとフロー
ティングゲート１５ｂのカップリング比をそれぞれ大き
くすることができ、書込み及び消去の特性を向上させる
ことができる。

【００５８】図５は、図２に示した切替え回路と定電圧
発生回路を備えた一実施例を示す回路図である。直流電
源５１からの電源を安定して供給すべく、定電圧発生回
路４９が設けられている。定電圧発生回路４９は、直流
電源５１が接続される入力端子（Ｖbat）５３、基準電
圧発生回路（Ｖref）５５、演算増幅器５７、出力ドラ
イバを構成するＰチャネル型ＭＯＳトランジスタ（以
下、ＰＭＯＳと略記する）５９、分割抵抗６１，６３及
び出力端子（Ｖout）６５を備えている。

【００５９】分割抵抗６３はＲ０により構成される。分
割抵抗６１は、直列に接続された複数の抵抗値調整用抵
抗素子Ｒ１，Ｒ２，…Ｒｉ−１，Ｒｉを備えている。抵
抗値調整用抵抗素子Ｒ１，Ｒ２，…Ｒｉ−１，Ｒｉに対
応してトランジスタＳＷ１，ＳＷ２，…ＳＷｉ−１，Ｓ
Ｗｉが並列に接続されている。トランジスタＳＷ１，Ｓ
Ｗ２，…ＳＷｉ−１，ＳＷｉに対応して、トランジスタ
ＳＷ１，ＳＷ２，…ＳＷｉ−１，ＳＷｉのオンとオフを
切り替えるための複数の切替え回路２４が設けられてい
る。複数の切替え回路２４の出力は対応するトランジス
タＳＷ１，ＳＷ２，…ＳＷｉ−１，ＳＷｉのゲートに接
続されている。

【００６０】定電圧発生回路４９の演算増幅器５７で
は、出力端子がＰＭＯＳ５９のゲート電極に接続され、
反転入力端子に基準電圧発生回路５５から基準電圧Ｖre
fが印加され、非反転入力端子に出力電圧Ｖoutを抵抗６
１と６３で分割した電圧が印加され、抵抗６１，６３の
分割電圧が基準電圧Ｖrefに等しくなるように制御され
る。

【００６１】図６は、図２に示した切替え回路と電圧検
出回路を備えた一実施例を示す回路図である。電圧検出
回路７３において、測定すべき端子の電圧（入力電圧Ｖ
sens）が入力される入力端子６７と接地電位の間に、分
割抵抗６１，６３及び発振防止用抵抗素子ＲＨが直列に
接続されている。分割抵抗６１，６３の構成は図５と同
じである。抵抗値調整用抵抗素子Ｒ１，Ｒ２，…Ｒｉ−
１，Ｒｉに対応してトランジスタＳＷ１，ＳＷ２，…Ｓ
Ｗｉ−１，ＳＷｉが並列に接続され、トランジスタＳＷ
１，ＳＷ２，…ＳＷｉ−１，ＳＷｉに対応して複数の切
替え回路２４が設けられている。発振防止用抵抗素子Ｒ
Ｈに並列にＮチャンネル型の発振防止用トランジスタＳ
ＷＨが接続されている。発振防止用トランジスタＳＷＨ
のゲートは演算増幅器５７の出力に接続されている。

【００６２】演算増幅器５７の反転入力端子は分割抵抗
６１と６３の間の接続点に接続されている。演算増幅器
５７の非反転入力端子に基準電圧発生回路５５が接続さ
れ、基準電圧Ｖrefが印加される。演算増幅器５７の出
力はインバータ６９及び出力端子（ＤＴout）７１を介
して外部に出力される。

【００６３】電圧検出回路７３において、高電圧検出状
態では発振防止用抵抗素子ＲＨはオフ状態であり、入力
端子６７から入力される測定すべき端子の電圧が高く、
分割抵抗６１と分割抵抗６３及び発振防止用抵抗素子Ｒ
Ｈにより分割された電圧が基準電圧Ｖrefよりも高いと
きは演算増幅器５７の出力が論理値０を維持し、その出
力はインバータ６９により反転され論理値１にされて出
力端子７１から出力される。このとき演算増幅器５７の
反転入力端子に入力される分割電圧は、 {(R0)＋(RH)}／{(R1)＋・・・・・＋(Ri-1)＋(Ri)＋(R
0)＋(RH)・・・・sens) である。

【００６４】測定すべき端子の電圧が降下してきて分割
抵抗６１と分割抵抗６３及び発振防止用抵抗素子ＲＨ６
３により分割された電圧が基準電圧Ｖref以下になると
演算増幅器５７の出力が論理値１になり、その出力はイ
ンバータ６９により反転され論理値０にされて出力端子
７１から出力される。

【００６５】演算増幅器５７の出力が論理値１になる
と、発振防止用トランジスタＳＷＨがオン状態になり、
分割抵抗６３が発振防止用トランジスタＳＷＨを介して
接地電位に接続され、分割抵抗６１と６３の間の電圧が
低下する。これにより、演算増幅器５７の出力は論理値
１を維持し、電圧検出回路７３は低電圧検出状態にな
る。このように、発振防止用抵抗素子ＲＨ及び発振防止
用トランジスタＳＷＨは入力電圧Ｖsensが低下してきた
ときに電圧検出回路７３の出力の発振を防止する。

【００６６】電圧検出回路７３の低電圧検出状態におけ
る演算増幅器５７の反転入力端子に入力される分割電圧
は、 (R0)／{(R1)＋・・・・・＋(Ri-1)＋(Ri)＋(R0)・・・
・sens) である。電圧検出回路７３を高電圧検出状態するための
解除電圧は、低電圧検出状態における演算増幅器５７の
反転入力端子に入力される分割電圧が基準電圧Ｖrefよ
りも大きくなる入力電圧Ｖsensである。

【００６７】図５及び図６に示した実施例では、切替え
回路２４の制御により、トランジスタＳＷ１，ＳＷ２，
…ＳＷｉ−１，ＳＷｉのオンとオフを選択して、分割抵
抗６１の抵抗値を調整することができる。これにより、
定電圧発生回路５３の出力電圧及び電圧検出回路７３の
出力電圧について設定電圧を調整することができる。

【００６８】従来の定電圧発生回路及び電圧検出回路で
は、トランジスタＳＷ１，ＳＷ２，…ＳＷｉ−１，ＳＷ
ｉ及び切り替え回路２４に代えて、抵抗値調整用抵抗素
子Ｒ１，Ｒ２，…Ｒｉ−１，Ｒｉごとにポリシリコン又
は金属材料からなるヒューズが並列に接続され、ヒュー
ズを切断することにより分割抵抗の抵抗値を調整してい
た。

【００６９】図５及び図６に示した実施例では、切替え
回路２４の制御により、ヒューズでは困難であった一度
オフ状態にしたスイッチ（トランジスタＳＷ１，ＳＷ
２，…ＳＷｉ−１，ＳＷｉ）を再度オン状態にすること
ができるので、定電圧発生回路５３の出力電圧及び電圧
検出回路７３の出力電圧について設定電圧の変更を自由
に行なうことができる。

【００７０】さらに、不揮発性メモリセルへの書込みに
より切替え回路２４のオン状態又はオフ状態を切り替え
ることができるので、半導体装置をパッケージに収容し
た後でも、定電圧発生回路５３の出力電圧及び電圧検出
回路７３の出力電圧について設定電圧の調整及び変更を
行なうことができる。

【００７１】以上、本発明の実施例を説明したが、本発
明はこれらに限定されるものではなく、特許請求の範囲
に記載された本発明の範囲内で種々の変更が可能であ
る。

【００７２】

【発明の効果】請求項１に記載された半導体装置では、
第１導電型の半導体基板上に互いに分離して形成された
第２導電型のコントロールゲート領域、ソース領域及び
ドレイン領域と、ソース領域とドレイン領域の間のチャ
ンネル領域とはゲート酸化膜を介し、半導体基板及びコ
ントロールゲート領域とは絶縁膜を介してチャンネル領
域上からコントロールゲート領域上に延伸して形成され
たフローティングゲートを備えたセンストランジスタを
２個もち、両センストランジスタのフローティングゲー
トの一部は互いに他方のセンストランジスタのコントロ
ールゲート領域上に延伸してコントロールゲート領域と
は酸化膜を介して重なり合い、この酸化膜の少なくとも
一部はトンネル酸化膜を構成する不揮発性メモリセルを
備えているようにしたので、ソース領域とドレイン領域
の間に高電圧を印加しなくても書き替えることができ
る。さらに、従来の不揮発性メモリセルのようにはセレ
クトトランジスタを設けなくてもよいので、両コントロ
ールゲート領域に所定の電圧を直接印加することがで
き、セレクトトランジスタに起因する消去効率の低下を
なくすことができる。

【００７３】請求項２に記載された半導体装置では、セ
ンストランジスタは低耐圧トランジスタであるようにし
たので、不揮発性メモリセルとしてのセル電流を大きく
とることができる。

【００７４】請求項３に記載された半導体装置では、ソ
ース領域及びドレイン領域はセンストランジスタごとに
設けられており、２組のソース領域及びドレイン領域は
半導体基板上に同じ方向に形成されているようにしたの
で、２個のセンストランジスタにおいて、製造プロセス
上のバラツキの影響を受けにくくすることができ、ペア
性を向上させることができる。

【００７５】請求項４に記載された半導体装置では、フ
ローティングゲート上に絶縁膜を介して形成され、コン
トロールゲート領域と電気的に接続されている導電体を
センストランジスタごとに備えているようにしたので、
導電体を含むコントロールゲート領域とフローティング
ゲートのカップリング比を大きくすることができ、書込
み及び消去の特性を向上させることができる。

【００７６】請求項５に記載された半導体装置では、不
揮発性メモリセルと、不揮発性メモリセルの記憶状態に
応じて出力信号を出力する出力回路からなる切替え回路
において、不揮発性メモリセルとして本発明を構成する
不揮発性メモリセルを備えているようにしたので、不揮
発性メモリセルの書替え時にソース領域とドレイン領域
の間に高電圧を印加する必要がないので、周辺の書込み
回路の構成を簡単にすることができる。

【００７７】請求項６に記載された半導体装置では、電
圧検出回路において、分割抵抗は、複数の抵抗値調整用
抵抗素子が直列に接続され、抵抗値調整用抵抗素子に対
応してトランジスタが並列に接続されており、トランジ
スタごとにトランジスタのオンとオフを切り替えるため
の切替え回路を備えているようにしたので、切替え回路
の制御によりトランジスタのオンとオフを切り替えるこ
とにより、分割抵抗の抵抗値を調整することができ、さ
らに分割抵抗の抵抗値の再設定を行なうことができる。
これにより、電圧検出回路の出力電圧設定の変更ができ
る。

【００７８】請求項６に記載された半導体装置では、定
電圧発生回路において、分割抵抗は、複数の抵抗値調整
用抵抗素子が直列に接続され、抵抗値調整用抵抗素子に
対応してトランジスタが並列に接続されており、トラン
ジスタごとにトランジスタのオンとオフを切り替えるた
めの切替え回路を備えているようにしたので、切替え回
路の制御によりトランジスタのオンとオフを切り替える
ことにより、分割抵抗の抵抗値を調整することができ、
さらに分割抵抗の抵抗値の再設定を行なうことができ
る。これにより、定電圧発生回路の出力電圧設定の変更
ができる。

【図面の簡単な説明】

【図１】半導体装置の実施例の不揮発性メモリセル部分
を示す図であり、（Ａ）は平面図、（Ｂ）は（Ａ）のＡ
−Ａ位置での断面図、（Ｃ）は（Ａ）のＢ−Ｂ位置での
断面図、（Ｄ）は（Ａ）のＣ−Ｃ位置での断面図であ
る。

【図２】図１に示した不揮発性メモリセルを備えた切替
え回路とその切替え回路の動作を制御するための書込み
制御回路を備えた一実施例を示す回路図である。

【図３】半導体装置の他の実施例の不揮発性メモリセル
部分を示す平面図である。

【図４】半導体装置のさらに他の実施例の不揮発性メモ
リセル部分を示す図であり、（Ａ）は平面図、（Ｂ）は
（Ａ）のＡ−Ａ位置での断面図、（Ｃ）は（Ａ）のＢ−
Ｂ位置での断面図、（Ｄ）は（Ａ）のＣ−Ｃ位置での断
面図である。

【図５】図２に示した切替え回路と定電圧発生回路を備
えた一実施例を示す回路図である。

【図６】図２に示した切替え回路と電圧検出回路を備え
た一実施例を示す回路図である。

【図７】従来例の不揮発性メモリセルを示す平面図であ
る。

【符号の説明】

１Ｐ型半導体基板３フィールド酸化膜５ａ，５ｂドレイン領域７共通ソース領域９ａ，９ｂコントロールゲート領域１１シリコン酸化膜１３ａ，１３ｂトンネル酸化膜１５ａ，１５ｂフローティングゲート１７ａ，１７ｂセンストランジスタ１９ａ，１９ｂ，２１コンタクト

───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.⁷ 識別記号ＦＩテーマコート゛(参考）Ｈ０３Ｋ 17/30 (72)発明者岩井盛家東京都大田区中馬込１丁目３番６号株式会社リコー内Ｆターム(参考） 5B025 AA03 AB01 AC01 AD02 AD04 AD08 AD09 AD13 AE00 5F083 EP02 EP09 EP22 EP30 EP34 EP35 EP42 EP72 ER03 ER07 ER14 ER17 ER21 GA19 GA22 5F101 BA02 BA16 BA24 BA36 BB03 BB06 BB09 BC01 BD24 BE02 BE05 BE07 BG07 5J055 AX11 BX01 CX27 DX02 EY01 EY03 EY21 EZ09 EZ29 EZ51 GX01 GX02 GX07 GX08

Claims

【特許請求の範囲】

【請求項１】第１導電型の半導体基板上に互いに分離
して形成された第２導電型のコントロールゲート領域、
ソース領域及びドレイン領域と、前記ソース領域とドレ
イン領域の間のチャンネル領域とはゲート酸化膜を介
し、前記半導体基板及び前記コントロールゲート領域と
は絶縁膜を介して前記チャンネル領域上から前記コント
ロールゲート領域上に延伸して形成されたフローティン
グゲートを備えたセンストランジスタを２個もち、両セ
ンストランジスタの前記フローティングゲートの一部は
互いに他方のセンストランジスタの前記コントロールゲ
ート領域上に延伸して前記コントロールゲート領域とは
酸化膜を介して重なり合い、この酸化膜の少なくとも一
部はトンネル酸化膜を構成する不揮発性メモリセルを備
えたことを特徴とする半導体装置。
【請求項２】前記センストランジスタは低耐圧トラン
ジスタである請求項１に記載の半導体装置。
【請求項３】前記ソース領域及び前記ドレイン領域は
前記センストランジスタごとに設けられており、２組の
前記ソース領域及び前記ドレイン領域は前記半導体基板
上に同じ方向に形成されている請求項１又は２に記載の
半導体装置。
【請求項４】前記フローティングゲート上に絶縁膜を
介して形成され、前記コントロールゲート領域と電気的
に接続されている導電体を前記センストランジスタごと
に備えている請求項１、２又は３のいずれかに記載の半
導体装置。
【請求項５】請求項１から４のいずれかに記載の前記
不揮発性メモリセルと、前記不揮発性メモリセルの記憶
状態に応じて出力信号を出力する出力回路からなる切替
え回路を備えていることを特徴とする半導体装置。
【請求項６】入力電圧を分割して分割電圧を供給する
ための分割抵抗と、基準電圧を供給するための基準電圧
発生回路と、前記分割抵抗からの分割電圧と前記基準電
圧発生回路からの基準電圧を比較するための比較回路を
備えた電圧検出回路を備えた半導体装置において、前記分割抵抗は、複数の抵抗値調整用抵抗素子が直列に
接続され、前記抵抗値調整用抵抗素子に対応してトラン
ジスタが並列に接続されており、前記トランジスタごと
に前記トランジスタのオンとオフを切り替えるための請
求項５に記載の切替え回路を備えていることを特徴とす
る半導体装置。
【請求項７】入力電圧の出力を制御する出力ドライバ
と、出力電圧を分割して分割電圧を供給するための分割
抵抗と、基準電圧を供給するための基準電圧発生回路
と、前記分割抵抗からの分割電圧と前記基準電圧発生回
路からの基準電圧を比較し、比較結果に応じて前記出力
ドライバの動作を制御するための比較回路を備えた定電
圧発生回路を備えた半導体装置において、前記分割抵抗は、複数の抵抗値調整用抵抗素子が直列に
接続され、前記抵抗値調整用抵抗素子に対応してトラン
ジスタが並列に接続されており、前記トランジスタごと
に前記トランジスタのオンとオフを切り替えるための請
求項５に記載の切替え回路を備えていることを特徴とす
る半導体装置。