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TW202217087A - 具有經改良之機械強度的高電阻率單晶矽碇及晶圓 - Google Patents

具有經改良之機械強度的高電阻率單晶矽碇及晶圓 Download PDF

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TW202217087A TW111102064A TW111102064A TW202217087A TW 202217087 A TW202217087 A TW 202217087A TW 111102064 A TW111102064 A TW 111102064A TW 111102064 A TW111102064 A TW 111102064A TW 202217087 A TW202217087 A TW 202217087A
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Abstract

本發明提供一種用於製備單晶矽碇及從其切割之晶圓之方法。該等碇及晶圓包括至少約1x10 14個原子/cm 3之濃度之氮及/或至少約1x10 19個原子/cm 3之濃度之鍺、小於約6 ppma之濃度之間隙氧及至少約1000 ohm cm之電阻率。

Description

具有經改良之機械強度的高電阻率單晶矽碇及晶圓
本發明大體係關於單晶矽碇及晶圓之生產，該等碇及晶圓具有低氧濃度、高電阻率及經改良之機械強度。
單晶矽係用於製造半導體或電子組件及太陽能材料之許多程序中之起始材料。例如，從矽碇產生半導體晶圓通常用於積體電路晶片之生產中。在太陽能產業中，歸因於無晶粒邊界及錯位，可替代多晶矽使用單晶矽替代多晶矽。單晶矽碇經加工成所欲形狀(諸如矽晶圓)，可從其產生半導體或太陽能晶圓。
產生高純度單晶矽碇之現有方法包含浮動區方法及磁場施加式丘克拉斯基(Czochralski)(MCZ)法。浮動區方法包含熔化超純多晶矽棒之窄區且沿著該棒緩慢平移經熔化區以產生具有高純度之單晶矽碇。MCZ程序藉由在坩堝中熔化多晶矽，將晶種浸入經熔化矽中且以足以達成碇所需的直徑的方式抽出晶種而產生單晶矽碇。水平及/或垂直磁場可施加至經熔化矽以抑制將雜質(諸如氧)併入生長中之單晶矽碇中。雖然浮動區矽碇通常含有相對低的雜質(諸如氧)濃度，但歸因於藉由表面張力施加之限制，使用浮動區方法生長之碇之直徑通常不大於約200 mm。MCZ矽碇相較於浮動區碇可按更高之碇直徑產生，但MCZ矽碇通常含有更高之雜質濃度。
在使用MCZ方法生產單晶矽碇之程序期間，氧透過熔體固體或熔體晶體界面引入至矽晶碇中。氧會造成從碇生產之晶圓中之各種缺陷，降低使用碇來製造半導體裝置之良率。例如，絕緣閘極雙極電晶體(IGBT)、高品質射頻(RF)、高電阻率絕緣體上覆矽(HR-SOI)、電荷誘捕層SOI (CTL-SOI)及GaN磊晶應用之基板通常需要低氧濃度(Oi)以便達成高電阻率。
使用浮動區矽材料來製造至少一些已知半導體裝置以達成低Oi及高電阻率。然而，浮動區材料係相對昂貴的且限於用於產生具有小於約200 mm之直徑之碇。因此，浮動區矽材料係昂貴的且不能夠產生具有相對低之氧濃度之更高直徑矽晶碇。
建立於高電阻率絕緣體上覆矽(HR-SOI)上之高品質射頻(RF)裝置對良好之二次諧波效能(HD2)需要非常高之電阻率。為在裝置製造及封裝期間維持晶圓之高電阻率，需要非常低之Oi以便最小化熱施體影響且避免PN接面之形成。然而，低Oi晶圓之機械強度嚴重降低，且此等晶圓易於在SOI線、EPI反應器及裝置製造步驟中之高溫程序步驟期間滑落。此造成SOI晶圓製造商以及裝置製造商二者之高良率損失。
此先前技術部分旨在向讀者介紹可與本揭示內容之各種態樣相關之本技術之各種態樣，該等態樣在下文中描述及/或主張。據信此討論有助於向讀者提供背景資訊以促進對本發明之各種樣態之更佳理解。因此，應理解應以此教示閱讀此等陳述，而非作為先前技術之認可。
相關申請案之交叉參考
本發明主張2016年6月8日申請之美國臨時專利申請案第62/347143號之權益及2016年6月8日申請之美國臨時專利申請案第62/347145號之權益。兩個優先權文件之揭示內容之全部以宛如闡述引用的方式倂入本文中。
在一項實施例中，本發明係關於一種單晶矽晶圓，其包括：兩個主要平行表面，其等之一者係該單晶矽晶圓之前表面及其等之另一者係該單晶矽晶圓之後表面；圓周邊緣，其接合該單晶矽晶圓之該前表面及該後表面；大塊區，其在該前表面與該後表面之間；及該單晶矽晶圓之中心平面，其在該單晶矽晶圓之該前表面與該後表面之間，其中該大塊區包括雜質，其包括至少約1x10 14個原子/cm 3之濃度之氮、至少約1x10 19個原子/cm 3之濃度之鍺、或至少約1x10 14個原子/cm 3之濃度之氮與至少約1x10 19個原子/cm 3之濃度之鍺之組合，及小於約6 ppma之濃度之間隙氧(New ASTM: ASTM F 121, 1980-1983; DIN 50438/1, 1978)，且進一步其中該單晶矽碇之主體具有至少約1000 ohm cm之電阻率。
在一項實施例中，本發明進一步係關於一種使單晶矽碇生長之方法。該方法包括：製備矽熔體，其中藉由在內襯石英之坩堝中使多晶矽熔化且添加雜質源至該內襯石英之坩堝而製備該矽熔體，該雜質包括鍺、氮、或鍺及氮之組合；及該單晶矽碇係從該矽熔體拉出，該單晶矽碇包括中心軸、冠部、與該冠部相對之端部及該冠部與該相對端部之間的主體，該主體具有側向表面及從該中心軸延伸至該側向表面之半徑R，其中該單晶矽碇之該主體包括至少約1x10 14個原子/cm 3之濃度之氮、至少約1x10 19個原子/cm 3之濃度之鍺、或至少約1x10 14個原子/cm 3之濃度之氮與至少約1x10 19個原子/cm 3之濃度之鍺之組合，進一步其中該等拉製條件足以產生小於約6 ppma之該單晶矽碇之該主體中之間隙氧之濃度(New ASTM: ASTM F 121, 1980-1983; DIN 50438/1, 1978)，且進一步其中該單晶矽碇之該主體具有至少約1000 ohm cm之電阻率。
在一項實施例中，本發明進一步係關於一種單晶矽碇，其包括：中心軸、冠部、與該冠部相對之端部及該冠部與該相對端部之間的主體，該主體具有側向表面及從該中心軸延伸至該側向表面之半徑R，其中該單晶矽碇之該主體包括雜質，其包括至少約1x10 14個原子/cm 3之濃度之氮、至少約1x10 19個原子/cm 3之濃度之鍺、或至少約1x10 14個原子/cm 3之濃度之氮與至少約1x10 19個原子/cm 3之濃度之鍺之組合，及小於約6 ppma之濃度之間隙氧(New ASTM: ASTM F 121, 1980-1983; DIN 50438/1, 1978)，且進一步其中該單晶矽碇之該主體具有至少約1000 ohm cm之電阻率。
存在關於上述之態樣所提及之特徵之各種改良。進一步特徵亦可併入上述態樣中。此等改良及額外特徵可個別或以任何組合存在。例如，下文關於所繪示實施例之任一者所討論之各種特徵可單獨或以任何組合併入上文描述之態樣之任一者中。
本發明之方法係關於在足以產生具有低氧濃度、高電阻率及經改良之機械強度之碇之條件下使單晶矽碇生長。本發明進一步係關於藉由該方法產生之單晶矽碇，且仍進一步係關於從單晶矽碇切割之單晶矽晶圓，晶圓具有低氧濃度、高電阻率及經改良之機械強度。
根據本發明之一些實施例，晶體生長條件足以藉由丘克拉斯基法製備單晶矽碇，該等碇包括在至少約1x10 19個原子/cm 3之濃度之鍺(Ge)摻雜劑且具有在小於約6.0ppma之濃度之間隙氧(Oi)。根據本發明之一些實施例，晶體生長條件足以藉由丘克拉斯基法製備單晶矽碇，該等碇包括在至少約1x10 14個原子/cm 3之濃度之氮(N)摻雜劑且具有在小於約6.0ppma之濃度之間隙氧(Oi)。根據本發明之一些實施例，晶體生長條件足以藉由丘克拉斯基法製備單晶矽碇，該等碇包括在至少約1x10 14個原子/cm 3之濃度之氮(N)摻雜劑及在至少約1x10 19個原子/cm 3之濃度之鍺(Ge)摻雜劑且具有在小於約6.0ppma之濃度之間隙氧(Oi)。此外，單晶矽碇及從其切割之晶圓具有至少約1000 ohm cm之電阻率。在較佳實施例中，根據丘克拉斯基(Cz)分批晶體拉製程序拉製碇。使用鍺摻雜單晶矽碇有利地改良碇之機械強度，同時亦不影響Si之電阻率。在一些實施例中，可共摻雜氮與Ge以改良機械強度而不對電阻率產生過多影響。Ge及/或N摻雜劑之濃度足夠低使得晶圓之特徵為在熱程序期間之低或無熱施體產生。另外，Ge摻雜並不使二次諧波效能降級，此可藉由其他摻雜劑(諸如氮、硼或金屬)降級。
在一些實施例中，可藉由選擇具有＞1000 ohm.cm電阻率之高純度多晶矽且藉由在高純度合成內襯石英之坩堝中製備熔體而控制電阻率。在一些實施例中，可添加補償P/N類型之少量稀釋摻雜劑以補償電活性雜質以達成晶體之預期電阻率。因此，可選擇晶體拉製條件及材料以提供單晶矽碇，其中單晶矽碇之主體具有至少約1000 ohm cm、至少約3000 ohm cm、至少約4000 ohm cm、至少約5000 ohm cm、至少約10000 ohm cm、至少約15000 ohm cm或甚至至少約20000 ohm cm之電阻率。
在一些實施例中，間隙氧(Oi)可經控制在藉由拉製程序最佳化所需之範圍內。製造非常低之Oi單晶矽碇之方法論可包含三個關鍵程序機構之組合。三個關鍵機構包含：1)坩堝內壁溫度及坩堝溶解之最佳化；2) Oi從坩堝壁至生長晶體之運輸；及3) SiO從熔體表面至氣相之蒸發。上文陳述之三個機構很大程度上取決於藉由所施加之磁場建立且極受其影響之熔流條件。在一些實施例中，拉製條件足以產生單晶矽碇之主體中之小於約6 ppma (諸如小於約5 ppma，小於約4 ppma或甚至小於約3 ppma)之間隙氧濃度。此等濃度根據New ASTM: ASTM F 121, 1980-1983; DIN 50438/1, 1978。
在一些實施例中，可在熔毀程序期間藉由添加鍺源(例如，元素鍺及/或矽鍺)至熔體而將鍺併入單晶矽碇中。藉此，基於偏析原理將鍺併入單晶矽碇中。因此，在一些實施例中，可添加足夠之鍺(例如，元素鍺及/或矽鍺)至矽熔體以藉此拉製單晶矽碇，其中單晶矽碇之主體包括至少約1x10 19個原子/cm 3(諸如至少約3x10 19個原子/cm 3或至少約5x10 19個原子/cm 3)之濃度之鍺。單晶矽碇之主體可包括小於約1x10 22個原子/cm 3(諸如小於約1x10 21個原子/cm 3或小於約1x10 20個原子/cm 3)之濃度之鍺。在一些實施例中，單晶矽碇之主體包括至少約1x10 19個原子/cm 3且小於約1x10 22個原子/cm 3之濃度之鍺。在一些實施例中，單晶矽碇之主體包括至少約3x10 19個原子/cm 3且小於約1x10 22個原子/cm 3(諸如在約5x10 19個原子/cm 3與小於約1x10 21個原子/cm 3之間，或在約5x10 19個原子/cm 3與小於約1x10 20個原子/cm 3之間)之濃度之鍺。
在一些實施例中，可在熔毀程序期間藉由添加氮源(例如，矽氮及/或氮氣)至熔體而將氮併入單晶矽碇中。藉此，基於偏析原理將氮併入單晶矽碇中。在一些實施例中，單晶矽碇之主體包括至少約1x10 14個原子/cm 3(諸如至少約2x10 14個原子/cm 3或至少約5x10 14個原子/cm 3)之濃度之氮。在一些實施例中，單晶矽碇之主體包括至少約1x10 14個原子/cm 3且小於約1x10 16個原子/cm 3之濃度之氮。在一些實施例中，單晶矽碇之主體包括在至少約2x10 14個原子/cm 3與小於約2x10 15個原子/cm 3之間(諸如在至少約5x10 14個原子/cm 3與小於約1x10 16個原子/cm 3之間)之濃度之氮。在一些實施例中，單晶矽碇之主體包括至少約1x10 15個原子/cm 3且小於約1x10 16個原子/cm 3之濃度之氮。
在一些實施例中，在熔毀程序期間，可藉由添加鍺源(例如，元素鍺及/或矽鍺)至熔體而將鍺併入單晶矽碇中，且可藉由添加氮源(例如，矽氮或氮氣)至熔體而將氮併入單晶矽碇中。因此，在一些實施例中，可添加足夠之鍺(例如，元素鍺及/或矽鍺)至矽熔體以藉此拉製單晶矽碇，其中單晶矽碇之主體包括至少約1x10 19個原子/cm 3(諸如至少約3x10 19個原子/cm 3或至少約5x10 19個原子/cm 3)之濃度之鍺，且單晶矽碇之主體包括至少約1x10 14個原子/cm 3(諸如至少約2x10 14個原子/cm 3或至少約5x10 14個原子/cm 3)之濃度之氮。在一些實施例中，單晶矽碇之主體包括在至少約1x10 19個原子/cm 3且小於約1x10 22個原子/cm 3之濃度之鍺及在至少約1x10 14個原子/cm 3且小於約1x10 16個原子/cm 3之濃度之氮。在一些實施例中，單晶矽碇之主體包括在至少約3x10 19個原子/cm 3且小於約1x10 22個原子/cm 3之濃度之鍺及在至少約2x10 14個原子/cm 3且小於約1x10 15個原子/cm 3之濃度之氮。
參考圖1及圖2，一項實施例之坩堝大體指示為10。坩堝10之圓柱座標系包含徑向方向R 12、角方向θ 14及軸向方向Z 16。座標R 12、θ 14及Z 16在本文中用於描述用於產生低氧矽碇之方法及系統。坩堝10含有具有熔體表面36之熔體25。晶體27從熔體25生長。熔體25可含有藉由坩堝10之加熱及/或角方向θ 14上之坩堝10及/或晶體27之旋轉誘發之一或多個對流單元17、18。經由調節一或多個程序參數而調變該一或多個對流單元17、18之結構及交互作用，以降低成型晶體27內包含之氧，如下文中詳細描述。坩堝壁103 (見圖5A至圖5C及圖8A至圖8C)可使用高純度石英內襯以便增強電阻率之控制。在一些實施例中，坩堝10可為包括內襯坩堝壁103之高純度石英之合成坩堝。
參考圖3，方塊圖繪示施加至晶體生長設備中含有熔體23之坩堝10之尖形磁場。如展示，坩堝10含有矽熔體23，晶體27從矽熔體23生長。尖形磁場組態經設計以克服軸向及水平磁場組態之缺陷。一對線圈31及33 (例如，亥姆霍茲線圈)經共軸放置於熔體表面36上方及下方。線圈31及33在相對之電流模式中操作以產生磁場，其具有接近熔體表面36之純徑向場分量(即，沿著R 12)及接近晶體27之對稱軸38之純軸向場分量(即，沿著Z 16)。分別藉由線圈31及33產生之上磁場40及下磁場42之組合導致軸向及徑向尖形磁場分量。
圖4係一晶體生長系統100之一方塊圖。在國際申請案第PCT/US2014/039164號(發表為WO 2014/190165)另外詳細描述晶體生長系統100、晶體生長系統100之元件及晶體生長系統100之各種操作參數，該案之全部內容以引用之方式併入。再次參考圖4，系統100採用丘克拉斯基晶體生長法來產生半導體碇。在此實施例中，系統100經組態以產生具有大於一百五十毫米(150 mm)(更具體言之，在從約150 mm至460 mm之範圍中，且甚至更具體言之，約三百毫米(300 mm)之直徑)之碇直徑之圓柱形半導體碇。在其他實施例中，系統100經組態以產生具有兩百毫米(200 mm)碇直徑或四百五十毫米(450 mm)碇直徑之半導體碇。另外，在一項實施例中，系統100經組態以產生具有至少五百毫米(500 mm)之總碇長度(諸如至少900 mm)之半導體碇。在其他實施例中，系統100經組態以產生具有在約五百毫米(500 mm)至三千毫米(3000 mm)之範圍中(諸如在900 mm與1200 mm之間)的總碇長度之半導體碇。
再次參考圖4，晶體生長系統100包含圍封坩堝10之真空腔室101。側部加熱器105 (例如電阻加熱器)圍繞坩堝10。底部加熱器106 (例如電阻加熱器)經定位於坩堝10下方。在加熱及晶體拉製期間，坩堝驅動單元107 (例如，馬達)(例如)使坩堝10在如藉由箭頭108指示之方向旋轉。坩堝驅動單元107亦可在生長程序期間視需要抬高及/或降低坩堝10。具有熔體位準或熔體表面36之熔體25在坩堝10內。在操作中，系統100從熔體25拉製單晶27，從附接至拉軸件或纜線117之晶種115開始。拉軸件或纜線117之一個端部藉由滑輪(未展示)或任何其他適當類型之抬升機構(例如，軸件)連接至絞盤(未展示)，且另一端部經連接至固持晶種115及從晶種115生長之晶體27之卡盤(未展示)。
坩堝10及單晶27具有共同對稱軸38。在耗盡熔體25以將熔體位準36維持於所欲高度時，坩堝驅動單元107可沿著軸38抬高坩堝10。晶體驅動單元121類似地使拉軸件或纜線117在晶體驅動單元107使坩堝10旋轉之方向相反之方向110上旋轉(例如，逆轉)。在使用共轉之實施例中，晶體驅動單元121可使拉軸件或纜線117在晶體驅動單元107使坩堝10旋轉之方向相同之方向上旋轉(例如，在順時針方向上)。共轉亦可被稱作共同旋轉。另外，晶體驅動單元121在生長程序期間視需要相對於熔體位準36抬高及降低晶體27。
根據丘克拉斯基單晶生長程序，一定量多晶矽(polycrystalline silicon或polysilicon)經加料至坩堝10。另外，多晶矽加料包括鍺源(其可為元素鍺或矽鍺)、氮源(其可為氮氣或氮化矽)、或鍺源及氮源二者，以便使從熔體拉出之單晶矽碇摻雜。適當鍺源包含元素鍺及矽鍺。在一些實施例中，藉由浮動區程序使元素、純鍺純淨化。經浮動區純淨化之鍺經壓碎成小片狀/塊且接合用於使矽熔體摻雜。矽鍺可包括具有大體從約0.1至約0.9之莫耳比率之鍺含量。因此，在一些實施例中，可添加足夠之鍺(例如，元素鍺及/或矽鍺)至矽熔體以藉此拉製單晶矽碇，其中單晶矽碇之主體包括至少約1x10 19個原子/cm 3(諸如至少約3x10 19個原子/cm 3或至少約5x10 19個原子/cm 3)之濃度之鍺。單晶矽碇之主體可包括小於約1x10 22個原子/cm 3(諸如小於約1x10 21個原子/cm 3或小於約1x10 20個原子/cm 3)之濃度之鍺。添加足夠之鍺至矽熔體，使得單晶矽碇之所得主體包括在至少約1x10 19個原子/cm 3且小於約1x10 22個原子/cm 3(諸如在至少約3x10 19個原子/cm 3，在至少約5x10 19個原子/cm 3與小於約1x10 21個原子/cm 3之間，或在約5x10 19個原子/cm 3與小於約1x10 20個原子/cm 3之間)之濃度之鍺。
在一些實施例中，多晶矽加料包括氮源，例如，氮化矽及/或氮氣。在一些實施例中，可添加足夠氮，使得單晶矽碇之主體包括至少約1x10 14個原子/cm 3且小於約1x10 16個原子/cm 3之濃度之氮。在一些實施例中，單晶矽碇之主體包括在約2x10 14個原子/cm 3與小於約2x10 15個原子/cm 3之間的濃度之氮。在一些實施例中，單晶矽碇之主體包括至少約5x10 14個原子/cm 3且小於約1x10 16個原子/cm 3之濃度之氮。在一些實施例中，單晶矽碇之主體包括至少約1x10 15個原子/cm 3且小於約1x10 16個原子/cm 3之濃度之氮。
在一些實施例中，多晶矽加料包括鍺源及氮源。因此，在一些實施例中，可添加足夠之鍺(例如，元素鍺及/或矽鍺)至矽熔體以藉此拉製單晶矽碇，其中單晶矽碇之主體包括至少約1x10 19個原子/cm 3(諸如至少約3x10 19個原子/cm 3或至少約5x10 19個原子/cm 3)之濃度之鍺，且可添加足夠之氮至矽熔體，藉此拉製單晶矽碇，其包括至少約1x10 14個原子/cm 3(諸如至少約2x10 14個原子/cm 3或至少約5x10 14個原子/cm 3)之濃度之氮。
加熱器電力供應器123供能給電阻加熱器105及106，且絕緣層125加襯於真空腔室101之內壁。在真空泵131從真空腔室101移除氣體時，空氣供應器127 (例如，瓶)經由氣體流動控制器129饋送氬氣至真空腔室101。外腔室133 (使用來自貯槽135之冷卻水饋入其)圍繞真空腔室101。
接著汲取冷卻水至冷卻水返回歧管137。通常，溫度感測器(諸如光電管139 (或高溫計))量測在熔體25表面之其溫度，且直徑傳感器141量測單晶27之直徑。在此實施例中，系統100不包含上部加熱器。上部加熱器之存在(或缺乏上部加熱器)更改晶體27之冷卻特性。
在此實施例中，上部磁體(諸如螺線管線圈31)及下部磁體(諸如螺線管線圈33)分別定位於熔體位準36上方及下方。線圈31及33 (展示橫截面)圍繞真空腔室(未展示)且與對稱軸38共同軸。在一項實施例中，上部線圈31及下部線圈33具有單獨電力供應器(包含但不限於上部線圈電力供應器149及下部線圈電力供應器151)，其等之各者經連接至控制單元143且受其控制。
在此實施例中，電流在兩個螺線管線圈31及33中在相反方向上流動以產生磁場(如在圖3中展示)。貯槽153在經由冷卻水返回歧管137汲取之前提供冷卻水至上部線圈31及下部線圈33。亞鐵屏蔽155圍繞線圈31及33以降低雜散磁場且增強所產生之場強。
控制單元143用於調節複數個程序參數，其包含但不限於晶體旋轉速率、坩堝旋轉速率及磁場強度之至少一者。在各種實施例中，控制單元143可包含處理器144 (其處理從系統100之各種感測器(包含但不限於光電管139及直徑傳感器141)接收之信號)，以及控制系統100之一或多個裝置，包含但不限於：坩堝驅動單元107、晶體驅動單元121、加熱器電力供應器123、真空泵131、氣流控制器129 (例如，氬氣流控制器)、上部線圈電力供應器149、下部線圈電力供應器151及其等之任何組合。
在例示性實施例中，系統100產生適用於裝置製造中之單晶矽碇。單晶矽碇大體為圓柱形的且歸因於拉製條件，使用圓錐形冠部及與冠部相對之圓柱形端部予以覆蓋。因此，根據本發明之方法拉製之單晶矽碇包括中心軸、冠部、與冠部相對之端部及冠部與相對端部之間的主體，主體具有側向表面及從中心軸延伸至側向表面之半徑R。有利地，系統100可用於產生單晶矽碇27，其之實質部分或全部實質上不含聚結本質點缺陷。此外，系統100可用於產生實質上不具有大於約120奈米(nm)或更特定言之約90 nm之直徑之聚結缺陷之單晶矽碇27。在晶體生長期間控制熔體固體或熔體晶體界面之形狀及拉製速度，以限制及/或抑制聚結本質點缺陷之形成。
在生產期間，透過熔體固體或熔體晶體界面將氧引入單晶矽碇中。然而，氧會造成從碇生產之晶圓中之各種缺陷，從而降低半導體裝置之良率。因此，期望產生具有低氧濃度值矽晶碇。使用本文描述之方法，產生具有小於約6 ppma或小於約5 ppma或小於約4 ppma或小於約3 ppma之氧濃度之單晶矽碇。此等濃度係根據New ASTM: ASTM F 121, 1980-1983; DIN 50438/1, 1978。
不限於任何特定理論，藉由一系列交互作用事件將氧引入從熔體出現之生長中的矽晶碇中，該等事件之各者受如在下文中描述之至少一個程序參數影響。經由在坩堝壁之溶解將SiO引入熔體中。可經由藉由接近坩堝壁之熔體之局部加熱所產生之浮力誘發之流動而使在坩堝壁引入之SiO移動至熔體中之別處。可藉由在熔體晶體界面之晶體之旋轉速率以及坩堝自身之旋轉速率誘發之額外流動而使SiO進一步移動。可經由在熔體之曝露表面從熔體蒸發而降低熔體中之SiO之濃度。熔體內之SiO之溶解、對流及蒸發之任何組合之交互作用影響位於形成為矽晶碇之晶體熔體界面附近之熔體中之SiO之濃度。在各種態樣中，同時調節任何一或多個程序參數以降低位於熔體晶體界面附近之SiO之濃度，且因此降低根據方法形成之矽晶碇內之氧濃度。
在各種實施例中，同時調節各種程序參數以促進生產具有低氧濃度之矽晶碇。在一項實施例中，在至少兩個階段中調節各種程序參數，該至少兩個階段包含：中間主體生長階段，其對應於矽晶碇生長直至約800 mm之中間碇長度；及後期主體生長階段，其對應於矽晶碇從約800 mm之中間碇長度生長直至總碇長度。在此實施例中，在至少兩個不同階段中調節各種程序參數考量在矽晶碇之長度生長時熔體內之SiO之溶解、對流、蒸發之交互作用之性質、坩堝中之熔體之深度及坩堝中之熔體內之流動單元中之改變。
特定言之，歸因於與矽晶碇之生長相關聯之坩堝內之熔體深度之減小，經由整個矽晶碇之形成而修改對流之作用，如下文詳細描述。因此，在後期主體生長階段，相對於在中間主體生長階段調節至少一個程序參數不同地修改此等相同參數之調節。在一些實施例中，在後期主體生長階段，相對於在中間主體生長階段調節至少三個程序參數不同地修改此等相同參數之調節。如在下文中描述，程序參數之調節調變與在後期主體生長階段熔體內之SiO之對流相關之各種因素。在一項實施例中，在後期主體生長階段期間具有經修改調節之程序參數包含但不限於：晶種旋轉速率、坩堝旋轉速率及磁場強度。
再次參考圖4，晶種旋轉速率係指拉軸件或纜線117使晶種115圍繞軸38旋轉之速率。晶種旋轉速率影響從坩堝10至晶體27之SiO之流及從熔體25之SiO蒸發之速率。再次參考圖2，從坩堝10至晶體27之SiO之流大體受藉由在熔體25內按晶種旋轉速率之晶體27之旋轉驅動之晶體流單元18與藉由坩堝10內之熔體25之加熱驅動之浮力流單元17之間的交互作用影響。晶種旋轉速率對從坩堝10至晶體27之SiO之流之影響取決於晶體27之生長階段而不同。
圖5A係在中間主體生長階段之熔體25內之經模擬流線109及氧濃度(參考圖2)之橫截面圖，對應於晶體27之生長直至約800 mm之中間碇長度(參考圖1)。在中間主體生長階段，坩堝10內之熔體25之深度200足夠深以有效解耦藉由晶體流單元18及浮力流單元17誘發之流動運動之間的交互作用。高晶種旋轉速率(即，12 rpm)降低熔體線36與熔體25上方之氣體之間的邊界層厚度以增大SiO蒸發。此外，高晶種旋轉速率藉由用經誘發之晶體流單元18抑制浮力流單元17降低從坩堝10至晶體27之熔體流，如在圖5A中繪示。再者，高晶種旋轉速率產生阻礙從坩堝10之SiO之向內流(例如，運輸)之向外徑向流，降低晶體27中之氧濃度。
圖5B係在後期主體生長階段之熔體25內之經模擬流線109及氧濃度之橫截面視圖，對應於晶體27從約800 mm之中間碇長度生長直至總碇長度。歸因於與晶體27之形成相關聯之從坩堝10之熔體25之移除，在後期主體生長階段之深度200相對於如在圖5A中繪示之中間主體生長階段之深度200更淺。按類似於用於執行在圖5A中繪示之模擬之晶種旋轉速率(即，12 rpm)之高晶種旋轉速率，晶體流單元18接觸坩堝10之內壁，使在坩堝10之內壁形成之SiO之對流至在後期主體生長階段形成之晶體27中。
圖5C在按更低(例如，8 rpm)晶種旋轉速率計算之後期主體生長階段在熔體25內之經模擬流線109及氧濃度之橫截面視圖。藉由更低晶種旋轉速率誘發之晶體流單元18並不延伸至坩堝10之內壁，而替代地被浮力單元17排除。因此，在坩堝10之內壁產生至晶體27之SiO之流破裂，藉此降低按降低之晶種旋轉速率在後期主體生長階段形成之晶體27內之氧濃度。
如本文描述，從中間至後期主體生長階段之過渡為軟過渡。過渡可取決於各種程序參數(諸如坩堝大小、形狀、熔體深度、模型化參數及類似物)而不同。一般言之，在中間主體生長階段，參數係使得藉由晶體流單元18及浮力流單元17誘發之流體運動之間存在有限交互作用或不存在交互作用；有效解耦晶體流單元18及浮力流單元17。在後期主體生長階段，參數係使得藉由晶體流單元18及浮力流單元17誘發之流體運動之間存在交互作用；有效耦合晶體流單元18及浮力流單元17。舉非限制性實例而言，在內直徑為約36呎之坩堝10中包含180 kg至450 kg之間的初始熔體質量之實施例中，當坩堝10中剩餘小於約37%之熔體25之初始質量時發生後期主體生長階段。在各種實施例中，監視坩堝10內之熔體25之深度200以識別從中間至後期主體生長階段之過渡。在其他實例中，當在坩堝10中剩餘低小於約35%，小於約40%，小於約45%，或小於約50%之熔體25之初始質量時發生後期主體生長階段。在一些實施例中，基於熔體25之深度或任何其他適當參數判定從中間至後期主體生長階段之過渡。
在各種實施例中，方法包含在至少兩個階段中調節晶種旋轉速率，該等階段包含但不限於中間主體生長階段及後期主體生長階段。在一項實施例中，方法包含按在從約8 rpm至14 rpm (且更具體言之12 rpm)之範圍中之晶種旋轉速率在中間主體生長階段期間使晶體27旋轉。在此實施例中，方法進一步包含將在後期主體生長階段之晶種旋轉速率降低至在從約6 rpm至8 rpm (且更具體言之8 rpm)之範圍中之晶種旋轉速率。
在另一實施例中，可根據中間碇長度降低晶種旋轉速率。舉非限制性實例而言，針對至多約850 mm之中間碇長度，晶種旋轉速率可調節至約12 rpm，且在約950 mm之中間碇長度，晶種旋轉速率可經進一步調節以線性減小約8 rpm，且接著調節晶種旋轉速率在約8 rpm直至總碇長度，如在圖9中繪示。如亦在圖9中繪示，相較於按約12 rpm之恆定晶種旋轉速率形成之晶體，在約800 mm至總碇長度之範圍中之主體長度內之晶體之氧含量降低。圖6係比較根據三個旋轉排程按晶種旋轉速率形成之晶體之經模擬氧濃度之圖表：a)用於形成整個晶體之按12 rpm之旋轉；b)按12 rpm之旋轉直至900 mm之中間晶體長度，接著按8 rpm旋轉以供形成剩餘晶體長度；及c)按12 rpm之旋轉直至900 mm之中間晶體長度，接著按6 rpm旋轉以供形成剩餘晶體長度。如在圖6中繪示，愈低晶種旋轉速率降低在後期主體生長階段形成之晶體之部分內之氧濃度。
坩堝旋轉速率可進一步影響根據方法之實施例形成之晶體27內之氧濃度。坩堝旋轉速率係指使用坩堝驅動單元107使坩堝10圍繞軸38旋轉之速率。坩堝旋轉速率影響從坩堝10至晶體27之SiO之流及從熔體25之SiO蒸發之量。高坩堝旋轉速率降低坩堝10與熔體25之間的邊界層厚度及熔線36與熔體25上方之氣體之間的邊界層厚度二者。然而，為最小化晶體27中之氧濃度，期望坩堝10與熔體25之間的更厚邊界層厚度降低SiO運輸速率，而期望熔線36與熔體25上方之氣體之間的更薄邊界層厚度增大SiO蒸發速率。因此，選擇坩堝旋轉速率來平衡從更慢之坩堝旋轉速率所得之坩堝10與熔體25之間的高邊界層厚度及從更高之坩堝旋轉速率所得之熔線36與熔體25上方之氣體之間的低邊界層厚度。
在上文中描述之中間主體生長階段與後期主體生長階段之間的熔體10之深度200之改變以類似於先前在本文中描述之晶種旋轉速率之影響之一方式影響坩堝旋轉速率對氧濃度之影響。在各種實施例中，方法包含在至少兩個階段中調節坩堝旋轉速率，該等階段包含但不限於中間主體生長階段及後期主體生長階段。在一項實施例中，方法包含按在從約1.3 rpm至2.2 rpm (且更具體言之1.7 rpm)之範圍中之坩堝旋轉速率在中間主體生長階段期間使坩堝10旋轉。在此實施例中，方法進一步包含將在後期主體生長階段之坩堝旋轉速率降低至在從約0.5 rpm至約1.0 rpm (且更具體言之1 rpm)之範圍中之坩堝旋轉速率。
圖7A及圖7B係展示根據在後期主體生長階段之坩堝旋轉速率而變化之矽碇內之經模擬氧濃度之圖表。使用方法之實施例形成圖7A之矽碇，其中在後期主體生長階段晶種旋轉速率從12 rpm降低至6 rpm，且在後期主體生長階段坩堝旋轉速率從約1.7 rpm降低至1 rpm或1.5 rpm。使用方法之實施例形成圖7B之矽碇，其中在後期主體生長階段晶種旋轉速率從12 rpm降低至8 rpm，且在後期主體生長階段坩堝旋轉速率從約1.7 rpm降低至0.5 rpm、1 rpm或1.5 rpm。在兩個模擬中，更低之坩堝旋轉速率與所得矽碇內之更低氧濃度相關聯。
方法可進一步包含在至少兩個階段中調節磁體強度，該等階段包含但不限於中間主體生長階段及後期主體生長階段。磁體強度係指真空腔室內之尖形磁場之強度。更具體言之，磁體強度之特徵為通過經控制以調節磁場強度之線圈31及33之電流。磁場強度影響從坩堝10至晶體27之SiO之流。即，高磁場強度藉由抑制熔體25內之浮力而最小化從坩堝10至晶體27之SiO之流。在磁場抑制浮力流時，其減小石英坩堝之溶解速率，因此降低併入晶體中之間隙氧。然而，若磁場強度增大超過特定位準，則浮力流中之進一步阻礙可導致在熔體自由表面之蒸發速率降低，因此提高間隙氧位準。歸因於如之前在本文中描述相對於中間主體形成階段之後期主體形成階段之浮力流對晶體之氧含量之相對促成之差，在後期主體形成階段對磁體強度之調整實現浮力流之適當調變以降低在後期主體形成階段形成之晶體內之氧。
在各種實施例中，方法包含在至少兩個階段中調節磁場，該等階段包含但不限於中間主體生長階段及後期主體生長階段。在一項實施例中，方法包含在中間主體生長階段調節磁場強度，使得磁場強度在熔體固體界面之晶體27之邊緣為約0.02至0.05特士拉(T)且在坩堝10之壁為約0.05至0.12 T。在另一態樣中，方法包含在後期主體生長階段調節磁場強度，使得磁場強度約為在中間中間主體生長階段期間使用之磁場強度之150%，對應於在熔體固體界面之晶體27之邊緣為約0.03至0.075特士拉(T)且在坩堝10之壁為約0.075至0.18 T。
圖8A、圖8B及圖8C係在後期主體生長階段之熔體25內之經模擬流線109及總速度之橫截面視圖。使用對應於在中間主體生長階段使用之磁場之50%之磁場強度(即，在熔體固體界面之晶體27之邊緣約0.01至0.025特士拉(T)且在坩堝10之壁約0.025至0.06 T)模擬圖8A。使用對應於在中間主體生長階段使用之磁場之95%之磁場強度模擬圖8B，該強度在熔體固體界面之晶體27之邊緣約0.019至0.0475特士拉(T)且在坩堝10之壁約0.0475至0.114 T。使用對應於在中間主體生長階段使用之磁場之150%之磁場強度(即，在熔體固體界面之晶體27之邊緣約0.03至0.075特士拉(T)且在坩堝10之壁約0.075至0.18 T)模擬圖8C。比較圖8A、圖8B及圖8C，隨著磁場強度增大，從坩堝10之底部至熔體晶體界面302之流300從在低磁場強度圖8A之至熔體晶體界面302之相對高對流過渡至在更高磁場強度之相對小之對流。此藉由增大之磁場抑制熔體25內之浮力流之導致所得矽碇中之更低氧濃度，如在下文之表1中概述。在150%磁場強度，經模擬氧濃度在低於百萬分之5個原子(ppma)之所欲範圍內。 表 1在後期主體生長階段之磁場強度對矽碇中之氧濃度之效應
磁場強度 (% 中間主體生長階段場強 ) 經模擬氧濃度 (ppma)
50% 9.3
95% 6.4
150% 4.5
可調節一或多個額外程序參數以促進生產具有低氧濃度之矽晶碇。然而，在晶體27之生長期間，此等額外程序參數之效應對坩堝10內之熔體25之深度之改變不敏感。因此，本文中描述之額外程序參數之調節本質上在不同晶體生長階段保持相同，如在下文另外詳細描述。
至少在一些實施例中，經控制之一個額外程序參數為坩堝10之壁溫度。坩堝10之壁溫度對應於坩堝10之溶解速率。具體言之，坩堝10之壁溫度愈高，坩堝10之部分與熔體25反應且溶解成熔體25愈快，產生SiO至熔體中且經由熔體晶體界面潛在地增大晶體27之氧濃度。因此，如本文使用，降低坩堝10之壁溫度等同於降低坩堝10之溶解速率。藉由降低坩堝10之壁溫度(即，降低坩堝10之溶解速率)，可降低晶體27之氧濃度。可藉由控制一或多個額外程序參數(包含但不限於加熱器功率及熔體至反射器間隙)而調節壁溫度。
加熱器功率係在一些實施例中經控制以調節坩堝10之壁溫度之另一程序參數。加熱器功率係指側部加熱器105及底部加熱器106之功率。具體言之，相對於典型加熱組態，藉由增大側部加熱器105之功率且降低底部加熱器106之功率，將坩堝10之壁上之熱點提高接近熔線36。在熔線36處或其下方之坩堝10之壁溫度更低時，藉由與坩堝10反應之熔體25產生之SiO之量亦更低。加熱器功率組態亦藉由降低從坩堝10至單晶體27之SiO之流(即，運輸)而影響熔體流。在此實施例中，底部加熱器106之功率約為0至5千瓦，且更具體言之，約為0千瓦，且側部加熱器105之功率在從約100至125千瓦之範圍中。側部加熱器105之功率中之變化可係歸因於例如因拉製器而異之熱區壽命中之變化。
在一些實施例中，熔體至反射器間隙為經控制以調節坩堝10之壁溫度之額外程序參數。熔體至反射器間隙係指熔線36與熱反射器(未展示)之間的間隙。熔體至反射器間隙影響坩堝10之壁溫度。具體言之，更大之熔體至反射器間隙降低坩堝10之壁溫度。在此實施例中，熔體至反射器間隙在約60 mm與80 mm之間且更具體言之為70 mm。
晶種抬升係經控制以調節從坩堝10至晶體27之SiO之流之額外程序參數。晶種抬升係指拉軸件或纜線117將晶種115抬離熔體25之速率。在一項實施例中，晶種115按在約0.4 mm/min與約0.7 mm/min之間的速率(例如，在約0.42至0.55毫米每分鐘(mm/min)，且更具體言之為針對300 mm產品之0.46 mm/min)抬升。此拉製速率比通常用於更小直徑(例如，200 mm)之晶體之拉製速率慢。例如，200 mm產品之晶種抬升可在約0.55 mm/min與約0.95 mm/min之間(例如，在約0.55至0.85 mm/min之範圍中，且更具體言之為0.7 mm/min)。
拉製速度係可經調節以控制晶體之缺陷品質之額外程序參數。例如，使用SP2雷射光散射，藉由本文中描述之程序產生之經偵測凝聚點缺陷可針對小於60 nm之缺陷為小於400個計數，針對在60 nm與90 nm之間的缺陷為小於100個計數且針對在90 nm與120 nm之間的缺陷為小於100個計數。
在一些實施例中，惰性氣流為經控制以調節從坩堝25之SiO蒸發之額外程序參數。如本文描述之惰性氣流係指氬氣流流動通過真空腔室101之速率。增大氬氣流速率將熔線36上方之更多SiO氣體掃離晶體27，最小化SiO氣體分壓，且繼而增大SiO蒸發。在此實施例中，氬氣流速在從約100 slpm至150 slpm之範圍中。
在一些實施例中，惰性氣壓為亦經控制以調節從熔體27之SiO蒸發之額外程序參數。如本文描述之惰性氣壓係指流動通過真空腔室101之氬氣流之壓力。降低氬氣流壓力增大SiO蒸發且因此降低熔體25中之SiO濃度。在此實施例中，氬氣壓在從約10托至30托之範圍中。
在適當實施例中，尖端位置係經控制以調節坩堝10之壁溫度及從坩堝10至晶體27之SiO之流之額外程序參數。如本文描述之尖端位置係指藉由線圈31及33產生之磁場之尖端之位置。將尖端位置維持於熔線36下方促進降低氧濃度。在此實施例中，尖端位置經設定為在從熔線36以下之約10 mm至40 mm之間的範圍中(更具體言之，在從熔線36以下之約25 mm至35 mm之間的範圍中，且甚至更具體言之，在約30 mm)。
藉由控制如上文描述之程序參數(即，加熱器功率、坩堝旋轉速率、磁體強度、晶種抬升、熔體至反射器間隙、惰性氣流、惰性氣壓、晶種旋轉速率、及尖端位置)，調節複數個程序參數(即，坩堝之壁溫度、從坩堝至單晶體之SiO之流、及從熔體之SiO之蒸發)以產生具有低氧濃度之單晶矽碇。在一項實施例中，本文描述之方法促進生產具有大於約150毫米(mm)之碇直徑之矽碇、至少約900 mm之總碇長度及小於6 ppma之氧濃度(諸如小於約5 ppma、小於約4 ppma或甚至小於約3 ppma)。在另一實施例中，本文描述之方法促進生產具有在從約150 mm至460 mm之範圍中(具體言之約300 mm)之碇直徑之矽碇及小於6 ppma之氧濃度(諸如小於約5 ppma、小於約4 ppma或甚至小於約3 ppma)。在另一額外實施例中，本文描述之方法促進生產具有在從約900 mm至1200 mm之範圍中之總碇長度之矽碇及小於6 ppma之氧濃度(諸如小於約5 ppma、小於約4 ppma或甚至小於約3 ppma)。此等濃度根據New ASTM: ASTM F 121, 1980-1983; DIN 50438/1, 1978。
可根據習知技術從根據本發明之方法製備之單晶矽碇或塊切割單晶矽晶圓。一般言之，單晶矽碇晶圓包括：兩個主要平行表面，其等之一者為單晶矽晶圓之前表面且其等之另一者為單晶矽晶圓之後表面；圓周邊緣，其接合單晶矽晶圓之前表面及後表面；大塊區，其在前表面與後表面之間；及單晶矽晶圓之中央平面，其在單晶矽晶圓之前表面與後表面之間。晶圓接著經歷習知處理。因此，任何尖銳、脆性邊緣被圓化或「輪廓化」以提供強度及穩定性至晶圓。此最終將防止後續處理中之碎屑或破裂。接著，各晶圓使用非常小之文數字元或條碼字元雷射標記。此經雷射標記ID給予特定日期、機器及設施(其中製造晶圓)完全可追溯性。晶圓接著裝載入使用來自旋轉板之壓力及磨料漿液之精密「磨薄」機器中以確保更均勻、同時移除存在於前表面及後側表面二者上之鋸損。此步驟亦提供材料移除量(stock removal)且促進平坦均勻度。晶圓現必須經歷「蝕刻」循環。化學蝕刻對移除藉由磨薄造成之殘餘表面損傷係必要的；其亦提供一些材料移除量。在蝕刻循環期間，晶圓憑藉精確之流體動力沿著另一系列化學浴液及清洗箱前進。此等化學溶液產生具有光滑表面精整之更平坦、更強之晶圓。接著，取樣所有晶圓之機械參數及程序回饋。
使用本文描述之系統及方法之具有低氧濃度(例如，小於約6 ppma，小於約5 ppma，小於約4 ppma，或甚至小於約3 ppma)之單晶矽碇可在各種應用中係有利的。例如，絕緣閘極雙極電晶體(IGBT)、高品質射頻(RF)、高電阻率絕緣體上覆矽(HR-SOI)、電荷誘捕層SOI (CTL-SOI)及GaN EPI應用之基板通常獲益於低氧濃度，此係因為其等達成高電阻率且不具有p-n接面。在一些實施例中，單晶矽晶圓之電阻率為至少約3000 ohm cm (諸如至少約4000 ohm cm，至少約5000 ohm cm，至少約10000 ohm cm，諸如至少約15000 ohm cm，或甚至至少約20000 ohm cm)。使用本文描述之方法針對IGBT應用生產晶圓可例如具有30至300歐姆釐米(ohm-cm) N型電阻率或大於750 ohm-cm N/P型電阻率。此外，使用本文描述之方法針對射頻(RF)、高電阻率絕緣體上覆矽(HR-SOI)、電荷誘捕層SOI (CTL-SOI)及GaN EPI應用生產之晶圓可具有(例如)大於750 ohm-cm P型晶圓(或至少約3000 ohm cm，諸如至少約4000 ohm cm，至少約5000 ohm cm，至少約10000 ohm cm，諸如至少約15000 ohm cm，或甚至至少約20000 ohm cm)。藉由所描述之系統及方法生產之晶圓亦可用作處置晶圓。針對使用本文描述之方法生產之P型晶圓，硼、鋁、鎵及/或銦可適當用作多數載子，且紅磷、磷、砷及/或銻可用作少數載子。針對使用本文描述之方法生產之N型晶圓，紅磷、磷、砷及/或銻可適當用作多數載子，且硼、鋁、鎵及/或銦可用作少數載子。
為改良機械強度及滑動效能，使用所描述之方法生產之晶圓共摻雜有鍺及/或氮(例如，藉由摻雜形成碇之單晶體)。可在熔毀程序期間藉由添加鍺源(例如，元素鍺及/或矽鍺)至熔體而將鍺併入單晶矽碇中。藉此，基於偏析原理將鍺併入固體晶體形式中。因此，在一些實施例中，從根據本發明之方法拉製之碇所切割之單晶矽晶圓包括至少約1x10 19個原子/cm 3(諸如至少約3x10 19個原子/cm 3或至少約5x10 19個原子/cm 3)之濃度之鍺。從根據本發明之方法拉製之碇所切割之單晶矽晶圓可包括小於約1x10 22個原子/cm 3(諸如小於約1x10 21個原子/cm 3或小於約1x10 20個原子/cm 3)之濃度之鍺。在一些實施例中，單晶矽晶圓包括至少約1x10 19個原子/cm 3且小於約1x10 22個原子/cm 3之濃度之鍺。在一些實施例中，單晶矽晶圓包括至少約5x10 19個原子/cm 3且小於約1x10 22個原子/cm 3之濃度之鍺。從單晶矽碇之主體部分切割之單晶矽晶圓包括具有此等濃度範圍之鍺。
在一些實施例中，可在熔毀程序期間藉由添加氮源(例如，矽氮及/或氮氣)至熔體而將氮併入單晶矽碇中。除改良機械強度外，氮摻雜劑亦可與Oi交互作用以便藉由形成熱施體而部分更改晶圓之電性質。此電性質可根據溫度而變化，此係由於此等物種之產生及致死溫度針對各個別物種係不同的。藉由O-O、N-O、Ge-O產生之熱施體具有不同熱穩定性。例如，發現N-O熱施體在約600ºC產生且可在至多＜900ºC係穩定的。因此，為解離N-O熱施體，可需要＞900ºC之熱施體致死(TDK)步驟來控制晶圓之電阻率。或者，在不存在此TDK程序步驟的情況下，可調整晶體之摻雜以補償藉由TD之電阻率偏移，以達成目標電阻率。在一些實施例中，單晶矽碇共摻雜有鍺及氮。在一些實施例中，單晶矽碇之主體包括在至少約1x10 19個原子/cm 3、至少約3x10 19個原子/cm 3(諸如至少約5x10 19個原子/cm 3)之濃度之鍺及在至少約1x10 14個原子/cm 3之濃度之氮。在一些實施例中，單晶矽碇之主體包括在至少約1x10 19個原子/cm 3且小於約1x10 22個原子/cm 3之濃度之鍺及在至少約1x10 14個原子/cm 3且小於約1x10 16個原子/cm 3之濃度之氮。在一些實施例中，單晶矽碇之主體包括至少約5x10 14個原子/cm 3且小於約1x10 16個原子/cm 3之濃度之氮。在一些實施例中，單晶矽碇之主體包括至少約2x10 14個原子/cm 3且小於約1x10 15個原子/cm 3之濃度之氮。在一些實施例中，單晶矽碇之主體包括在至少約3x10 19個原子/cm 3且小於約1x10 22個原子/cm 3之濃度之鍺及在至少約1x10 15個原子/cm 3且小於約1x10 16個原子/cm 3之濃度之氮。從單晶矽碇之主體部分切割之單晶矽晶圓包括具有此等濃度範圍之鍺及氮。
本文中描述從由多晶矽形成之熔體生產具有相對低氧濃度之單晶矽碇之例示性系統及方法。此等方法利用在碇之產生之第一階段與第二階段之間的熔體中之流單元之結構中之改變來生產相對低氧之矽。在第一階段期間，矽碇相對小且熔體之深度相對深。第二階段之特徵為歸因於矽碇之形成所致的坩堝內之經耗盡熔體深度。在此第二階段，藉由熔體內之矽碇之旋轉誘發之流單元可接觸坩堝底部，使將形成於坩堝底部之氧化矽非所要地包含於生長中晶體碇中。本文描述之方法及系統控制碇之產生以限制非所要氧化矽之包含。一般言之，至少一個程序參數在第二階段期間相對於其在第一階段之值改變。從第一階段至第二階段之程序參數改變之非限制性實例包含：降低之晶體旋轉速率、降低之坩堝旋轉速率、增大之磁場強度及其等之任何組合。例如，在一些實施例中，矽碇在第二階段期間更緩慢地旋轉以減少旋轉誘發之流單元與坩堝底部之接觸，且藉此降低矽碇中包含之氧之量。
本文描述之系統及方法實現具有在比使用之前方法達成更長之碇長度上維持之低氧濃度之單晶矽碇之形成。在本文中進一步詳細描述此等程序參數改變對坩堝內之流單元之結構及使用各種實施例之方法形成之矽碇之氧含量之效應之實施方式。
本文描述之方法之實施例達成相較於之前方法及系統更優越之結果。例如，本文描述之方法促進生產具有低於至少一些已知方法之氧濃度之矽碇。此外，不同於至少一些已知方法，本文描述之方法可用於生產具有大於150 mm (諸如約300 mm)之直徑之碇。
另外，將鍺雜質及/或氮雜質併入低含氧量、高電阻率晶圓中改良通常經受經降低之機械強度且在高溫操作期間易受晶圓滑動影響之晶圓中之機械強度。摻雜鍺之低氧晶圓之破裂強度可在生長及後退火二者時改良。鍺摻雜之另一優勢為降低之熱施體形成，藉此降低自由載子濃度且實現更高電阻率之晶圓。仍進一步，單晶矽碇及晶圓中之鍺摻雜可有效地抑制空隙缺陷。鍺摻雜劑原子與空位組合，藉此抑制形成空隙必要之空位聚結。空位組合之額外效應係起源於矽晶格中之Ge原子之失配之應變鬆弛。自由空位之減少導致原生空隙之抑制且降低形成溫度及因此空隙之大小，導致空隙之更欠佳之熱穩定性。另外，可在一個步驟高溫退火下達成在單晶矽碇及晶圓中之鍺摻雜改良在近表面區中形成剝蝕區(DZ，即，低或無氧沉澱之區)，此係由於鍺增強大塊區中之氧沉澱及近表面區中之氧之外擴散。
另外，Si晶體中之N及Ge摻雜二者可有效抑制空隙缺陷且顯著降低自由空位之濃度(J. Cry.Growth 243 (2002) 371–374)。因此，在晶體生長期間，可相較於習知程序對相同缺陷濃度更快地被拉製，因此改良程序之處理量。此尤其有助於電荷誘捕層SOI應用(CTL-SOI)，其中在高電阻率低氧處理處置晶圓及P型施體晶圓之間添加基於多晶矽之電荷誘捕層。歸因於存在多晶矽層，可在處置晶圓上容許高密度晶體缺陷(COP)，而不會在裝置製造期間(特定言之在LLS檢測期間)破壞程序流程。
從根據本發明之方法製備之碇所切割之晶圓適用於在絕緣體上覆矽結構製造中用作處置晶圓及/或施體晶圓。半導體晶圓(例如，矽晶圓)可用於製備複合層結構。複合層結構(例如，絕緣體上覆半導體，且更具體言之，絕緣體上覆矽(SOI)結構)一般包括處置晶圓或層、裝置層、及處理層與裝置層之間的絕緣(即，介電)膜(通常為氧化物層)。一般言之，裝置層之厚度介於0.01微米與20微米之間，諸如介於0.05微米與20微米之間。厚膜裝置層可具有在約1.5微米與約20微米之間的裝置層厚度。薄膜裝置層可具有在約0.01微米與約0.20微米之間的厚度。一般言之，複合層結構(諸如絕緣體上覆矽(SOI)、藍寶石上覆矽(SOS)及石英上覆矽)藉由放置兩個晶圓使之緊密接觸而產生，藉此藉由凡得瓦爾力起始接合，接著進行熱處理以強化鍵合。退火可將端矽烷醇基轉換為兩個界面之間的矽氧烷鍵合，藉此強化鍵合。
在熱退火之後，經鍵合結構經歷進一步處理以移除施體晶圓之實質部分以達成層轉移。例如，可使用晶圓薄化技術(例如蝕刻或研磨)，通常被稱為回蝕刻SOI (即，BESOI)，其中矽晶圓經結合至處置晶圓且接著緩慢蝕刻掉，直至僅保留處置晶圓上之矽薄層。見例如美國專利案第5,189,500號，該案之全部揭示內容以宛如闡述引用的方式倂入本文中。此方法係費時且成本高的，浪費基板之一者且一般針對比數微米更薄之層不具有適當厚度均勻性。
達成層轉移之另一常見方法利用氫植入，後續接著熱誘發層分離。在施體晶圓之前表面下方之特定深度處植入粒子(原子或離子化原子，例如，氫原子或氫原子與氦原子之組合)。植入粒子在施體晶圓中於其等所植入之特定深度處形成分裂平面。清洗施體晶圓之表面以移除在植入程序期間沈積於晶圓上之有機化合物或其他污染(諸如硼化合物)。
接著透過親水接合程序將施體晶圓之前表面接合至處置晶圓以形成接合晶圓。在接合之前，施體晶圓與處置晶圓係藉由將晶圓之諸表面曝露於含有(例如)氧或氮之電漿而活化。曝露於電漿在通常稱為表面活化之程序中使表面之結構改質，該活化程序使施體晶圓及處置晶圓之一者或二者之表面表現為親水性。晶圓表面可另外藉由濕式處理(諸如SC1清洗或親水性酸)化學活化。濕式處理及電漿活化可以任一順序發生，或晶圓可經受僅一個處理。接著將晶圓按壓在一起並在其間形成接合。此接合相對弱(歸因於凡得瓦爾力)，且必須在可發生進一步處理之前加強。
在一些程序中，施體晶圓與處置晶圓之間的輕水接合(即，接合晶圓)藉由加熱或退火經接合晶圓對而加強。在一些程序中，可在低溫下發生晶圓接合，諸如在約300°C與500°C之間。在一些程序中，可在高溫下發生晶圓接合，諸如在約800°C與1100°C之間。高溫導致在施體晶圓與處置晶圓之相鄰表面之間形成共價鍵，因此固化施體晶圓與處置晶圓之間的接合。在加熱或退火接合晶圓的同時，之前植入於施體晶圓中之粒子使分裂平面變脆弱。
接著施體晶圓之一部分沿分裂平面從接合晶圓分離(即，分裂)以形成SOI晶圓結構。可藉由將接合晶圓放置在夾具中而執行分裂，在夾具中垂直於接合晶圓之相對側施加機械力，以便將施體晶圓之一部分拉離接合晶圓。根據一些方法，使用吸盤來施加機械力。藉由在接合晶圓的邊緣於分裂平面處應用機械楔以起始裂縫沿分裂平面傳播而起始施體晶圓之部分的分離。接著由吸盤施加的機械力將施體晶圓之該部分拉離接合晶圓，因此形成SOI晶圓。可回收利用施體以供多次用作為SOI施體晶圓。
根據其他方法，接合晶圓對可替代地經受高溫歷時一段時間以使施體晶圓之一部分從接合晶圓分離。曝露於高溫導致裂縫沿分裂平面起始及傳播，因此使施體晶圓之一部分分離。該裂縫歸因於從藉由奧斯華熟化(Ostwald ripening)生長之植入離子形成空隙而形成。使用氫及氦來充填空隙。空隙變為小片狀(platelet)。小片狀中之加壓氣體傳播微腔及微裂縫，其等弱化植入平面上之矽。若退火停止在恰當時間，則可藉由機械程序使弱化接合晶圓分裂。然而，若熱處理繼續進行更長持續時間及/或在更高溫度繼續進行，則微裂縫傳播達到所有裂縫沿著分裂平面合併之位準，因此分離施體晶圓之一部分。此方法容許施體晶圓之回收利用，但通常需要加熱經植入及經接合晶圓對至接近500°C之溫度。
針對RF相關之裝置(諸如天線開關)使用高電阻率絕緣體上覆半導體(例如，絕緣體上覆矽)晶圓提供在成本及整合方面優於傳統基板之益處。為降低寄生功率損失且最小化當針對高頻率應用使用導電基板時固有之諧波失真，使用具有高電阻率之基板晶圓係必要的(但不足夠)。因此，RF裝置之處置晶圓之電阻率一般大於約500 Ohm-cm。作為處置晶圓，根據本發明之方法製備之晶圓尤其適用於用於RF裝置中之高電阻率SOI結構。HR-SOI結構可包括具有低氧濃度、高電阻率且用鍺摻雜以用於改良之機械強度之高電阻率處置晶圓。因此，本發明之一些實施例係關於HR-SOI結構，其包括摻雜Ge之處置晶圓、介電層(一般言之，埋入式氧化矽層或BOX)及裝置層。
此基板容易在BOX/處置界面處形成高導電率電荷反轉或累積層，從而導致自由載子(電子或電洞)產生，其在裝置在RF頻率操作時降低基板之有效電阻率且引起寄生功率損失及裝置非線性。此等反轉/累積層可歸因於BOX固定電荷、氧化物誘捕電荷、界面誘捕電荷及甚至施加至裝置其等自身之DC偏壓。
因此，需要方法來誘捕任何誘發反轉或累積層中之電荷，使得甚至將基板之高電阻率維持於非常接近之表面區中。已知，高電阻率處置基板與埋入式氧化物(BOX)之間的電荷誘捕層(CTL)可改良使用SOI晶圓製造之RF裝置之效能。已提出數種方法來形成此等高界面誘捕層。例如，針對RF裝置產生具有CTL之絕緣體上覆半導體(例如絕緣體上覆矽或SOI)之方法之一者係基於在具有高電阻率之矽基板上沈積未摻雜多晶矽薄膜且接著在其上形成氧化物堆疊及頂部矽層。多晶矽層充當矽基板與埋入式氧化物層之間的高缺陷率層。替代性方法係重離子之植入以產生近表面損傷層。裝置(諸如射頻裝置)經建立於頂部矽層中。
學術研究中已展示，氧化物與基板之間的多晶矽層改良裝置隔離，降低傳輸線損失且降低諧波失真。見例如：H. S. Gamble等人之「Low-loss CPW lines on surface stabilized high resistivity silicon」，《Microwave Guided Wave Lett., 9(10), 395-397, 1999》；D. Lederer、R. Lobet及J.-P. Raskin之「Enhanced high resistivity SOI wafers for RF applications」，《IEEE Intl. SOI Conf., pp. 46-47, 2004》；D. Lederer及J.-P. Raskin之「New substrate passivation method dedicated to high resistivity SOI wafer fabrication with increased substrate resistivity」，《IEEE Electron Device Letters, vol. 26, no. 11, pp.805-807, 2005》；D. Lederer、B. Aspar、C. Laghaé及J.-P. Raskin之「Performance of RF passive structures and SOI MOSFETs transferred on a passivated HR SOI substrate」，《IEEE International SOI Conference, pp. 29-30, 2006》；及Daniel C. Kerret等人之「Identification of RF harmonic distortion on Si substrates and its reduction using a trap-rich layer」，《Silicon Monolithic Integrated Circuits in RF Systems, 2008》。SiRF 2008 (IEEE Topical Meeting), pp. 151-154, 2008。
在一些實施例中，高電阻率、低氧、摻雜鍺之晶圓為用於磊晶沈積之適當基板。較佳地藉由化學氣相沈積執行磊晶沈積。一般言之，化學氣相沈積涉及將晶圓表面曝露於在磊晶沈積反應器(例如，從Applied Materials可購得之Centura反應器)中之包括矽之氛圍。較佳地，晶圓表面曝露於包括含矽之揮發性氣體(例如，SiCl 4、SiHCl 3、SiH 2Cl 2、SiH 3Cl或SiH 4)之氛圍。氛圍亦較佳含有載體氣體(較佳地H 2)。例如，在磊晶沈積期間之矽源可為SiH 2Cl 2或SiH 4。若使用SiH 2Cl 2，在沈積期間之反應器真空壓較佳地從約500托至約760托。在另一方面，若使用SiH 4，則反應器壓力較佳為約100托。最佳地，在沈積期間之矽源為SiHCl 3。此傾向於遠比其他源便宜。另外，使用SiHCl 3之磊晶沈積可在大氣壓下進行。此係有利的，因為不需要真空泵且反應器腔室不必如防止破裂般穩固。再者，存在更少之安全性危害且空氣或其他氣體洩露至反應器腔室中之機會減少。
在磊晶沈積期間，晶圓表面之溫度較佳地斜升至或維持在足以防止包括矽之氛圍將多晶矽沈積於表面上之溫度。一般言之，在此週期期間表面溫度較佳地為至少約900°C。更佳地，表面溫度經維持於在約1050°C與約1150°C之間的範圍中。最佳地，表面溫度經維持在氧化矽移除溫度。
磊晶沈積之生長速率較佳地從約0.5 µm/min至約7.0 µm/min。可例如藉由使用本質上由約2.5莫耳% SiHCl 3及約97.5莫耳% H 2在約1150°C之溫度及高達約1 atm之絕對壓力下構成之氛圍達成約3.5 µm/min至約4.0 µm/min之速率。
在一些應用中，晶圓包括賦予電性質之磊晶層。在一些實施例中，使用磷輕微摻雜磊晶層。因此，磊晶沈積之周圍環境包括作為揮發性化合物存在之磷(諸如膦，PH 3)。在一些實施例中，磊晶層可含有硼。可藉由(例如)在沈積期間在氛圍中包含B 2H 6而製備此層。
沈積磊晶層可包括與下層晶圓實質上相同之電特性。或者，磊晶層可包括與下層晶圓不同之電特性。磊晶層可包括選自由矽、碳化矽、矽鍺、砷化鎵、氮化鎵、磷化銦、磷砷化鎵銦、鍺及其等之組合構成之群組之材料。取決於最終積體電路裝置之所欲性質，磊晶層可包括選自由硼、砷及磷構成之群組之摻雜劑。磊晶層之電阻率可在1 Ohm-cm至50 Ohm-cm之範圍中(通常從5 Ohm-cm至25 Ohm-cm)。在一些實施例中，磊晶層可具有約20奈米與約3微米之間的厚度，諸如約20奈米與約2微米之間，諸如在約20奈米與約1.5微米之間或在約1.5微米與約3微米之間。
在一些實施例中，高電阻率、低氧、摻雜鍺之晶圓為用於氮化鎵磊晶沈積(諸如藉由分子束磊晶)之適當基板。GaN分子束磊晶(MBE)生長係不平衡程序，其中來自瀉流單元之Ga蒸氣束及來自電漿源之活化氮氣束指向經加熱基板。在適當條件下，Ga及N原子平面之逐層沈積係可能的。在超高真空腔室中執行MBE程序，最小化薄膜污染。
提供以下非限制性實例以進一步繪示本發明。
實例
實例 1晶體生長
在200 mm FF爐(SunEdison，韓國)中生產摻雜鍺之單晶矽短碇(晶體ID #1)及摻雜鍺之單晶矽全長碇(晶體ID #2)。多晶矽及鍺經加料至高純度內襯石英之合成坩堝(Toshiba)。用於製備摻雜鍺之單晶矽全長碇(晶體ID #2)之加料包括1.3 kg之5N級鍺及180 kg之高電阻率多晶矽(＞1000Ohm.Cm)。另外，添加0.024克之磷至熔體以提供約1.1x10 6ppba之磷摻雜劑濃度。根據本文揭示之技術熔化加料且拉製晶體。單晶矽碇藉由在開始晶體生長程序之前調整熔體中之摻雜劑濃度而定目標為＞16,000Ohm.Cm電阻率。此基於藉由生長具有＜200mm直徑及＜15kg wt之短晶體而計算之熔體之電阻率。單晶矽碇包括＜5.0ppma Oi。
實例 2經退火碇之電阻率
根據實例1製備之摻雜鍺之單晶矽全長碇(晶體ID #2)經受熱退火程序。在退火經拉製碇之前，藉由移除晶種及端部錐體而剪裁經拉製之碇。針對分析，在不同位置切割碇，藉此製備具有約1350微米之厚度之多個塊。各經剪裁塊經邊緣研磨且經受混合酸蝕刻至約1180微米之最終厚度，其接著進行磨薄晶圓清洗至1150微米之最終厚度及RTA前清洗。塊按360ºC/分鐘之溫度梯度在750ºC下在快速熱退火中經受熱施體致死。在磨薄及退火之後，經退火塊冷卻且在四點探針量測之前保持達四小時。對於電阻率及額外特性，經退火塊經受四點探針量測，如在表2中提供。 表 2
碇ID 重新加料序列 位置(mm) Oi (PPMA) 在熱施體致死退火之後之電阻率(ohm cm) 在施體產生退火之後之電阻率(ohm cm)
#1 (短片段) 第一 0 150 12.942 2.879      
#2 (最後，180 kg) 第一 150 445 687 3.225 2.564 3.211 24556 51819 224800 20560 83720 354200
實例 3晶圓機械強度
藉由升溫使用EPI反應器滑動產生測試來比較從根據實例1製備之碇切割之單晶矽晶圓之機械強度與亦具有低Oi之未摻雜鍺之矽晶圓(ID #0)。根據此測試，所產生之滑動之數量愈小，機械強度愈大。藉此，預期更低之良率損失。此外，藉由此測試之無滑動溫度窗愈大，在SOI晶圓及裝置製造期間之程序窗愈大。如藉由圖10A及圖10B之圖表描繪，鍺摻雜及氮摻雜提供滑動計數之明顯改良。未摻雜鍺之矽晶圓示範在1100ºC、250s程序條件下之~3ºC溫度偏移窗。作為比較，摻雜鍺之晶圓示範在類似條件下之~6ºC溫度偏移窗。此改良係足夠明顯的以改良在極其嚴重之程序條件下之高電阻率低Oi晶圓之無滑動處理。
實例 4晶圓機械強度
藉由升溫使用EPI反應器滑動產生測試來比較從根據實例1製備之碇切割之單晶矽晶圓之機械強度與亦具有低Oi之未摻雜鍺之矽晶圓(ID #0)。根據此測試，所產生之滑動之數量愈小，機械強度愈大。藉此，預期更低之良率損失。此外，藉由此測試之無滑動溫度窗愈大，在SOI晶圓及裝置製造期間之程序窗愈大。如藉由圖11之圖表描繪，鍺摻雜提供滑動計數之明顯改良。未摻雜鍺之矽晶圓示範在1100ºC、250s程序條件下之~3ºC溫度偏移窗。作為比較，摻雜鍺之晶圓示範在類似條件下之~6ºC溫度偏移窗。此改良係足夠明顯的以改良在極其嚴重之程序條件下之高電阻率低Oi晶圓之無滑動處理。
實例 5機械強度
在韓國之SunEdison半導體設施之200 mm FF爐中生產摻雜氮之單晶矽碇。晶種端N濃度在熔毀程序期間藉由添加等量氮化矽而定目標為晶圓中之~1.4x10 14個氮原子/cm 3(晶體ID #3)。類似地，藉由在晶種端定目標~5x10 14個氮原子/cm 3濃度而生長另一晶體。晶體之電阻率藉由在開始晶體生長程序之前調整熔體中之摻雜劑濃度而定目標為在晶種端之＞3000Ohm.Cm (基於藉由生長具有＜200mm直徑及＜15kg wt之短晶體而計算之熔體之電阻率)。最佳化程序以獲得所欲之＜6.0ppma Oi。
在韓國之SunEdison設施之200 mm FF爐中生產摻雜鍺之單晶矽碇(晶體ID #2)。1.3kg之5N級Ge在高品質內襯石英之合成坩堝中使用180kg之高電阻率Si (＞1000Ohm.Cm)共熔。晶體藉由調整熔體中之摻雜劑濃度而定目標為＞16,000Ohm.Cm電阻率。
藉由升溫使用EPI反應器滑動產生測試來比較晶圓與未摻雜鍺之矽晶圓(高電阻率、＞1000Ohm.Cm；及低Oi，＜6.0ppma)及摻雜不同濃度之氮及Ge之低Oi之機械強度。藉由此測試產生之滑動之數量愈低，機械強度愈大，且預期更低之良率損失。此外，藉由無滑動溫度窗愈大，在SOI晶圓及裝置製造期間之程序窗愈大。基於此測試，觀察到滑動計數之明顯改良。未摻雜鍺之矽晶圓具有在1100ºC、250s程序條件下之~3ºC溫度偏移窗，而低濃度氮摻雜(~1.4x10 14個氮原子/cm 3)具有9ºC且高濃度N摻雜(~5x10 14個氮原子/cm 3)具有＞20ºC溫度偏移。見表3。摻雜Ge之晶圓具有在類似條件下之~6ºC溫度偏移窗。此改良係足夠明顯的以改良在極其嚴重之程序條件下之高電阻率低Oi晶圓之無滑動處理。 表 3
碇 ID 摻雜劑及濃度 間隙氧濃度 (PPMA) 在 1100ºC 、 250s 之滑動窗 (ºC)
#0 非摻雜 2.58 3
#2 7.00x10 19個鍺原子/cm 3 3.45 6
#3 2.05x10 14個氮原子/cm 3 2.9 9
#4 7.50x10 14個氮原子/cm 3 3.7 20
當介紹本發明或其(諸)實施例之元件時，冠詞「一」、「一個」(「a」、「an」)、「該」、「該等」(「the」及「said」)旨在意指存在元件之一者或多者。術語「包括」、「包含」及「具有」旨在係包含性的且意謂可存在除列出元件以外的額外元件。
在本文中遍及說明書及發明申請專利範圍使用之近似語言可應用於修改在不導致相關基本功能之一改變之情況下可允許變化之任何量化表示。因此，由一術語或若干術語修改之一值(諸如「約」及「實質上」)不限於規定之精確值。在至少一些例項中，近似語言可對應於用於量測值之一儀器之精確度。在此處且貫穿說明書及發明申請專利範圍，範圍限制可組合及/或互換；此等範圍經識別且包含其中含有之所有子範圍，除非內容脈絡或語言另有指示。
由於在不脫離本發明之範疇之情況下可在上文中做出各種改變，故包含於上文描述中且在隨附圖式中展示之所有事物旨在被解釋為闡釋性且並不呈一限制性含義。
10:坩堝 12:徑向方向R/座標R 14:角方向θ 16:軸向方向Z 17:對流單元 18:對流單元 23:熔體 25:熔體 27:晶體/單晶 31:線圈 33:線圈 36:熔體表面 38:對稱軸 40:上磁場 42:下磁場 100:晶體生長系統 101:真空腔室 103:坩堝壁 105:側部加熱器 106:底部加熱器 107:坩堝驅動單元 108:箭頭 109:流線 110:方向 115:晶種 117:纜線 121:晶體驅動單元 123:加熱器電力供應器 125:絕緣層 127:空氣供應器 129:氣體流動控制器 131:真空泵 133:外腔室 135:貯槽 137:冷卻水返回歧管 139:光電管 141:直徑傳感器 143:控制單元 144:處理器 149:上部線圈電力供應器 151:下部線圈電力供應器 153:貯槽 155:亞鐵屏蔽 200:深度 300:流 302:熔體晶體界面
圖1係一項實施例之坩堝之俯視圖。
圖2係在圖1中展示之坩堝之側視圖。
圖3係繪示經施加至在晶體生長設備中含有熔體之坩堝之尖形磁場之示意圖。
圖4係與圖1相同之實施例之晶體生長系統之方塊圖。
圖5A係展示在按給定晶體旋轉速率之中間主體生長之接近坩堝壁之流線及氧濃度之坩堝之部分之橫截面圖。
圖5B係映射在按晶體旋轉速率之後期主體生長之接近坩堝壁之流線及氧濃度之例示性坩堝之部分之橫截面圖。
圖5C係映射在按不同晶體旋轉速率之後期主體生長之接近坩堝壁之流線及氧濃度之坩堝之部分之橫截面圖。
圖6係繪製在後期主體生長之根據晶體旋轉速率變化之經模擬氧濃度(Oi)對比沿著晶體之位置(BL)之圖表。
圖7A係繪製在後期主體生長之氧濃度對比針對6 rpm之晶體主體旋轉速率之坩堝旋轉速率之圖表。
圖7B係繪製在後期主體生長之氧濃度對比針對8 rpm之晶體主體旋轉速率之坩堝旋轉速率之圖表。
圖8A係映射在按對應於50%平衡之磁場強度之後期主體生長之接近坩堝壁之流線及速度量值之例示性坩堝之橫截面圖。
圖8B係映射在按對應於95%平衡之磁場強度之後期主體生長之接近坩堝壁之流線及速度量值之例示性坩堝之橫截面圖。
圖8C係映射在按對應於150%平衡之磁場強度之後期主體生長之接近坩堝壁之流線及速度量值之例示性坩堝之橫截面圖。
圖9係繪製根據針對兩個不同晶體旋轉速率量變曲線之晶體主體長度而變化之氧濃度之圖表。
圖10A及圖10B係描繪根據實例3之無滑動溫度窗測試之圖表。
圖11係描繪根據實例4之無滑動溫度窗測試之圖表。
各種圖式中之相似參考符號指示相似元件

Claims (30)

  1. 一種單晶矽晶圓，其包括： 兩個主要平行表面，其等之一者係該單晶矽晶圓之前表面及其等之另一者係該單晶矽晶圓之後表面；圓周邊緣，其接合該單晶矽晶圓之該前表面及該後表面；大塊區，其在該前表面與該後表面之間；及該單晶矽晶圓之中心平面，其在該單晶矽晶圓之該前表面與該後表面之間，其中該大塊區包括雜質，其包括至少5x10 14個原子/cm 3之濃度之氮、至少5x10 19個原子/cm 3之濃度之鍺、或至少5x10 14個原子/cm 3之濃度之氮與至少5x10 19個原子/cm 3之濃度之鍺之組合，及小於6 ppma之濃度之間隙氧(New ASTM: ASTM F 121, 1980-1983; DIN 50438/1, 1978)，且進一步其中該單晶矽晶圓之大塊區具有至少10,000 ohm cm之電阻率。
  2. 如請求項1之單晶矽晶圓，其中該間隙氧之該濃度為小於5 ppma。
  3. 如請求項1之單晶矽晶圓，其中該間隙氧之該濃度為小於4 ppma。
  4. 如請求項1之單晶矽晶圓，其中該間隙氧之該濃度為小於3 ppma。
  5. 如請求項1之單晶矽晶圓，其中該電阻率為至少15,000 ohm cm。
  6. 如請求項1之單晶矽晶圓，其中該電阻率為至少20,000 ohm cm。
  7. 如請求項1至6中任一項之單晶矽晶圓，其中該鍺之該濃度為至少5x10 19個原子/cm 3且小於1x10 22個原子/cm 3。
  8. 如請求項1至6中任一項之單晶矽晶圓，其中該鍺之該濃度為至少5x10 19個原子/cm 3。
  9. 如請求項1至6中任一項之單晶矽晶圓，其包括濃度為至少5x10 14個原子/cm 3且小於1x10 16個原子/cm 3之氮。
  10. 如請求項1至6中任一項之單晶矽晶圓，其包括濃度至少1x10 15個原子/cm 3且小於1x10 16個原子/cm 3之氮。
  11. 一種單晶矽碇，其包括： 一中心軸、一冠部、與該冠部相對之一端部，及該冠部與該相對端部之間的一主體，該主體具有一側向表面及從該中心軸延伸至該側向表面之一半徑R，其中該單晶矽碇之該主體包括一雜質，該雜質包括至少5x10 14個原子/cm 3之濃度之氮、至少5x10 19個原子/cm 3之濃度之鍺、或至少5x10 14個原子/cm 3之濃度之氮與至少5x10 19個原子/cm 3之濃度之鍺之組合，及小於6 ppma之濃度(New ASTM: ASTM F 121, 1980-1983; DIN 50438/1, 1978)之間隙氧，且進一步其中該單晶矽碇之該主體具有至少10,000 ohm cm之電阻率，且進一步其中總碇長度為至少500 mm。
  12. 如請求項11之單晶矽碇，其中該間隙氧之該濃度為小於5 ppma。
  13. 如請求項11之單晶矽碇，其中該間隙氧之該濃度為小於4 ppma。
  14. 如請求項11之單晶矽碇，其中該間隙氧之該濃度為小於3 ppma。
  15. 如請求項11之單晶矽碇，其中該電阻率為至少15,000 ohm cm。
  16. 如請求項11之單晶矽碇，其中該電阻率為至少20,000 ohm cm。
  17. 如請求項11至16中任一項之單晶矽碇，其中該鍺之該濃度為至少5x10 19個原子/cm 3且小於1x10 22個原子/cm 3。
  18. 如請求項11至16中任一項之單晶矽碇，其中該鍺之該濃度為至少5x10 19個原子/cm 3。
  19. 如請求項11至16中任一項之單晶矽碇，其包括濃度為至少5x10 14個原子/cm 3且小於2x10 15個原子/cm 3之氮。
  20. 如請求項11至16中任一項之單晶矽碇，其包括濃度為至少1x10 15個原子/cm 3且小於1x10 16個原子/cm 3之氮。
  21. 一種生長如請求項11之一單晶矽碇之方法，該方法包括： 製備一矽熔體，其中該矽熔體係藉由在包括一合成內襯石英之一坩堝中熔化具有大於1,000 ohm cm之電阻率之多晶矽且添加一雜質之一源至包括該合成內襯石英之該坩堝而製備，該坩堝係位於一生長腔室內，及進一步其中該雜質包括一鍺源、一氮源、或一鍺源及一氮源之一組合，其中該坩堝係以一坩堝旋轉速率旋轉； 浸入一晶種至該矽熔體中，其中該晶種係以一晶種旋轉速率旋轉；及 自該矽熔體中抽出該晶種，以於一施加磁場下自該矽熔體拉出該單晶矽碇，該單晶矽碇包括一中心軸、一冠部、與該冠部相對之一端部，及該冠部與該相對端部之間的一主體，該主體具有一側向表面及從該中心軸延伸至該側向表面之一半徑R，其中該單晶矽碇之該主體包括至少5x10 14個原子/cm 3之濃度之氮、至少5x10 19個原子/cm 3之濃度之鍺、或至少5x10 14個原子/cm 3之濃度之氮與至少5x10 19個原子/cm 3之濃度之鍺之組合，進一步其中選自由對流、晶種旋轉速率、坩堝旋轉速率、施加磁場強度、一施加磁場的尖端位置、一熔體-壁界面之溫度、晶種抬升速率、惰性氣流、惰性氣壓及其任意之組合所組成之群組之拉製條件係足以在該單晶矽碇之該主體中產生小於6 ppma之間隙氧濃度(New ASTM: ASTM F 121, 1980-1983; DIN 50438/1, 1978)，且進一步其中該單晶矽碇之該主體具有至少10,000 ohm cm之電阻率，且進一步其中總碇長度為至少500 mm。
  22. 如請求項21之方法，其中該等拉製條件係足以在該單晶矽碇之該主體中產生小於約5 ppma之間隙氧濃度。
  23. 如請求項21之方法，其中該等拉製條件係足以在該單晶矽碇之該主體中產生小於約4 ppma之間隙氧濃度。
  24. 如請求項21之方法，其中該等拉製條件係足以在該單晶矽碇之該主體中產生小於約3 ppma之間隙氧濃度。
  25. 如請求項21之方法，其中該單晶矽碇之該主體具有至少約15,000 ohm cm之電阻率。
  26. 如請求項21之方法，其中該單晶矽碇之該主體具有至少約20,000 ohm cm之電阻率。
  27. 如請求項21至26中任一項之方法，其中該鍺之該濃度為至少5x10 19個原子/cm 3且小於1x10 22個原子/cm 3。
  28. 如請求項21至26中任一項之方法，其中該鍺之該濃度為至少5x10 19個原子/cm 3。
  29. 如請求項21至26中任一項之方法，其包括濃度為至少5x10 14個原子/cm 3且小於2x10 15個原子/cm 3之氮。
  30. 如請求項21至26中任一項之方法，其包括濃度為至少1x10 15個原子/cm 3且小於1x10 16個原子/cm 3之氮。
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Families Citing this family (16)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
SG10202106913TA (en) * 2016-06-08 2021-08-30 Globalwafers Co Ltd High resistivity single crystal silicon ingot and wafer having improved mechanical strength
US10943813B2 (en) * 2018-07-13 2021-03-09 Globalwafers Co., Ltd. Radio frequency silicon on insulator wafer platform with superior performance, stability, and manufacturability
JP7099175B2 (ja) * 2018-08-27 2022-07-12 株式会社Sumco シリコン単結晶の製造方法及びシリコンウェーハ
US10877089B2 (en) * 2018-09-24 2020-12-29 Taiwan Semiconductor Manufacturing Co., Ltd. Semiconductor wafer testing system and related method for improving external magnetic field wafer testing
US11739437B2 (en) 2018-12-27 2023-08-29 Globalwafers Co., Ltd. Resistivity stabilization measurement of fat neck slabs for high resistivity and ultra-high resistivity single crystal silicon ingot growth
EP3953504B1 (en) * 2019-04-11 2023-07-12 GlobalWafers Co., Ltd. Process for preparing ingot having reduced distortion at late body length
CN111733455B (zh) * 2019-08-29 2020-12-08 浙江大学 共含锗和氮杂质的单晶硅片、其制备方法以及包含所述硅片的集成电路
US11873574B2 (en) * 2019-12-13 2024-01-16 Globalwafers Co., Ltd. Systems and methods for production of silicon using a horizontal magnetic field
JP7173082B2 (ja) * 2020-04-17 2022-11-16 信越半導体株式会社 気相成長用のシリコン単結晶基板、気相成長基板及びこれらの製造方法
CN111575785B (zh) * 2020-06-30 2021-07-16 晶科绿能(上海)管理有限公司 单晶硅制备方法、太阳能电池及光伏组件
CN111910248B (zh) * 2020-07-14 2022-02-18 江苏协鑫硅材料科技发展有限公司 铸锭单晶籽晶、铸造单晶硅锭及其制备方法、铸造单晶硅片及其制备方法
US12176202B2 (en) * 2020-10-08 2024-12-24 Okmetic Oy Manufacture method of a high-resistivity silicon handle wafer for a hybrid substrate structure
EP4330450A1 (en) * 2021-04-28 2024-03-06 GlobalWafers Co., Ltd. Methods for producing silicon ingots by horizontal magnetic field czochralski
CN113815138B (zh) * 2021-09-29 2023-08-22 西安奕斯伟材料科技股份有限公司 改善氮掺杂晶圆翘曲度的加工方法和系统
JP2023184253A (ja) * 2022-06-17 2023-12-28 信越半導体株式会社 シリコン単結晶の製造方法
JP7609154B2 (ja) * 2022-11-11 2025-01-07 信越半導体株式会社 高周波デバイス用基板およびその製造方法

Family Cites Families (96)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4501060A (en) 1983-01-24 1985-02-26 At&T Bell Laboratories Dielectrically isolated semiconductor devices
US4755865A (en) 1986-01-21 1988-07-05 Motorola Inc. Means for stabilizing polycrystalline semiconductor layers
JPH0648686B2 (ja) 1988-03-30 1994-06-22 新日本製鐵株式会社 ゲッタリング能力の優れたシリコンウェーハおよびその製造方法
JPH06105691B2 (ja) 1988-09-29 1994-12-21 株式会社富士電機総合研究所 炭素添加非晶質シリコン薄膜の製造方法
JP2617798B2 (ja) 1989-09-22 1997-06-04 三菱電機株式会社 積層型半導体装置およびその製造方法
US6043138A (en) 1996-09-16 2000-03-28 Advanced Micro Devices, Inc. Multi-step polysilicon deposition process for boron penetration inhibition
US5783469A (en) 1996-12-10 1998-07-21 Advanced Micro Devices, Inc. Method for making nitrogenated gate structure for improved transistor performance
US6068928A (en) 1998-02-25 2000-05-30 Siemens Aktiengesellschaft Method for producing a polycrystalline silicon structure and polycrystalline silicon layer to be produced by the method
US6479166B1 (en) 1998-10-06 2002-11-12 Case Western Reserve University Large area polysilicon films with predetermined stress characteristics and method for producing same
JP4313874B2 (ja) 1999-02-02 2009-08-12 キヤノン株式会社 基板の製造方法
EP2037009B1 (en) 1999-03-16 2013-07-31 Shin-Etsu Handotai Co., Ltd. Method for producing a bonded SOI wafer
US6204205B1 (en) 1999-07-06 2001-03-20 Taiwan Semiconductor Manufacturing Company Using H2anneal to improve the electrical characteristics of gate oxide
US20020090758A1 (en) 2000-09-19 2002-07-11 Silicon Genesis Corporation Method and resulting device for manufacturing for double gated transistors
JP4463957B2 (ja) * 2000-09-20 2010-05-19 信越半導体株式会社 シリコンウエーハの製造方法およびシリコンウエーハ
US20050026432A1 (en) 2001-04-17 2005-02-03 Atwater Harry A. Wafer bonded epitaxial templates for silicon heterostructures
US6673147B2 (en) * 2001-12-06 2004-01-06 Seh America, Inc. High resistivity silicon wafer having electrically inactive dopant and method of producing same
US6562127B1 (en) 2002-01-16 2003-05-13 The United States Of America As Represented By The Secretary Of The Navy Method of making mosaic array of thin semiconductor material of large substrates
US7074623B2 (en) 2002-06-07 2006-07-11 Amberwave Systems Corporation Methods of forming strained-semiconductor-on-insulator finFET device structures
US6995430B2 (en) 2002-06-07 2006-02-07 Amberwave Systems Corporation Strained-semiconductor-on-insulator device structures
US7057234B2 (en) 2002-12-06 2006-06-06 Cornell Research Foundation, Inc. Scalable nano-transistor and memory using back-side trapping
EP1588416B1 (en) 2003-01-07 2009-03-25 S.O.I.Tec Silicon on Insulator Technologies Recycling of a wafer comprising a multi-layer structure after taking-off a thin layer
US7005160B2 (en) 2003-04-24 2006-02-28 Asm America, Inc. Methods for depositing polycrystalline films with engineered grain structures
JP4218681B2 (ja) * 2003-07-29 2009-02-04 信越半導体株式会社 シリコン単結晶基板の製造方法及び抵抗特性測定方法並びに抵抗特性保証方法
US20070032040A1 (en) 2003-09-26 2007-02-08 Dimitri Lederer Method of manufacturing a multilayer semiconductor structure with reduced ohmic losses
US7803228B2 (en) * 2003-10-21 2010-09-28 Sumco Corporation Process for producing high-resistance silicon wafers and process for producing epitaxial wafers and SOI wafers
US6992025B2 (en) 2004-01-12 2006-01-31 Sharp Laboratories Of America, Inc. Strained silicon on insulator from film transfer and relaxation by hydrogen implantation
JP4367213B2 (ja) * 2004-04-21 2009-11-18 信越半導体株式会社 シリコン単結晶の製造方法
TWI237882B (en) * 2004-05-11 2005-08-11 Via Tech Inc Stacked multi-chip package
US7357045B2 (en) * 2004-07-27 2008-04-15 Her Majesty The Queen In Right Of Canada As Represented By The Minister Of Health Buoyancy-corrected gravimetric analysis system
US7279400B2 (en) 2004-08-05 2007-10-09 Sharp Laboratories Of America, Inc. Method of fabricating single-layer and multi-layer single crystalline silicon and silicon devices on plastic using sacrificial glass
US7312487B2 (en) 2004-08-16 2007-12-25 International Business Machines Corporation Three dimensional integrated circuit
DE102004041378B4 (de) 2004-08-26 2010-07-08 Siltronic Ag Halbleiterscheibe mit Schichtstruktur mit geringem Warp und Bow sowie Verfahren zu ihrer Herstellung
US7476594B2 (en) 2005-03-30 2009-01-13 Cree, Inc. Methods of fabricating silicon nitride regions in silicon carbide and resulting structures
FR2890489B1 (fr) 2005-09-08 2008-03-07 Soitec Silicon On Insulator Procede de fabrication d'une heterostructure de type semi-conducteur sur isolant
JP4631717B2 (ja) * 2006-01-19 2011-02-16 株式会社Sumco Ｉｇｂｔ用シリコン単結晶ウェーハ及びｉｇｂｔ用シリコン単結晶ウェーハの製造方法
FR2897982B1 (fr) 2006-02-27 2008-07-11 Tracit Technologies Sa Procede de fabrication des structures de type partiellement soi, comportant des zones reliant une couche superficielle et un substrat
FR2902233B1 (fr) 2006-06-09 2008-10-17 Soitec Silicon On Insulator Procede de limitation de diffusion en mode lacunaire dans une heterostructure
FR2911430B1 (fr) 2007-01-15 2009-04-17 Soitec Silicon On Insulator "procede de fabrication d'un substrat hybride"
WO2008149699A1 (en) 2007-06-01 2008-12-11 Semiconductor Energy Laboratory Co., Ltd. Manufacturing method of semiconductor substrate and semiconductor device
JP4445524B2 (ja) 2007-06-26 2010-04-07 株式会社東芝 半導体記憶装置の製造方法
US20090004426A1 (en) * 2007-06-29 2009-01-01 Memc Electronic Materials, Inc. Suppression of Oxygen Precipitation in Heavily Doped Single Crystal Silicon Substrates
JP2009016692A (ja) 2007-07-06 2009-01-22 Toshiba Corp 半導体記憶装置の製造方法と半導体記憶装置
US20090278233A1 (en) 2007-07-26 2009-11-12 Pinnington Thomas Henry Bonded intermediate substrate and method of making same
CN101165224A (zh) * 2007-07-30 2008-04-23 浙江大学 一种具有内吸杂功能的掺锗硅片及其制备方法
US7915716B2 (en) 2007-09-27 2011-03-29 Stats Chippac Ltd. Integrated circuit package system with leadframe array
US7879699B2 (en) 2007-09-28 2011-02-01 Infineon Technologies Ag Wafer and a method for manufacturing a wafer
US8128749B2 (en) 2007-10-04 2012-03-06 International Business Machines Corporation Fabrication of SOI with gettering layer
US7868419B1 (en) 2007-10-18 2011-01-11 Rf Micro Devices, Inc. Linearity improvements of semiconductor substrate based radio frequency devices
JP2009135453A (ja) 2007-10-30 2009-06-18 Semiconductor Energy Lab Co Ltd 半導体装置の作製方法、半導体装置及び電子機器
KR100977631B1 (ko) 2008-01-17 2010-08-23 주식회사 실트론 고저항 실리콘 단결정과 그 제조방법 및 웨이퍼
KR100967523B1 (ko) 2008-01-25 2010-07-07 주식회사 실트론 고강도，고저항 특성을 갖는 실리콘 단결정과 그 제조방법및 웨이퍼
US20090236689A1 (en) 2008-03-24 2009-09-24 Freescale Semiconductor, Inc. Integrated passive device and method with low cost substrate
US8779462B2 (en) * 2008-05-19 2014-07-15 Infineon Technologies Ag High-ohmic semiconductor substrate and a method of manufacturing the same
FR2933234B1 (fr) 2008-06-30 2016-09-23 S O I Tec Silicon On Insulator Tech Substrat bon marche a structure double et procede de fabrication associe
US8263484B2 (en) 2009-03-03 2012-09-11 Sumco Corporation High resistivity silicon wafer and method for manufacturing the same
US8058137B1 (en) 2009-04-14 2011-11-15 Monolithic 3D Inc. Method for fabrication of a semiconductor device and structure
JP2010258083A (ja) 2009-04-22 2010-11-11 Panasonic Corp Ｓｏｉウェーハ、その製造方法および半導体装置の製造方法
DE112010004241B4 (de) 2009-11-02 2022-09-01 Fuji Electric Co., Ltd. Halbleiterbauelemente und Verfahren zur Herstellung von Halbleiterbauelementen
JP5644096B2 (ja) 2009-11-30 2014-12-24 ソニー株式会社 接合基板の製造方法及び固体撮像装置の製造方法
US8252624B2 (en) 2010-01-18 2012-08-28 Applied Materials, Inc. Method of manufacturing thin film solar cells having a high conversion efficiency
US9099526B2 (en) 2010-02-16 2015-08-04 Monolithic 3D Inc. Integrated circuit device and structure
WO2011118643A1 (ja) 2010-03-26 2011-09-29 テルモ株式会社 留置針組立体
US8859393B2 (en) 2010-06-30 2014-10-14 Sunedison Semiconductor Limited Methods for in-situ passivation of silicon-on-insulator wafers
CN102312292A (zh) * 2010-07-05 2012-01-11 赵钧永 一种掺杂的直拉单晶硅
US8642416B2 (en) 2010-07-30 2014-02-04 Monolithic 3D Inc. Method of forming three dimensional integrated circuit devices using layer transfer technique
JP5627649B2 (ja) 2010-09-07 2014-11-19 株式会社東芝 窒化物半導体結晶層の製造方法
JP5117588B2 (ja) 2010-09-07 2013-01-16 株式会社東芝 窒化物半導体結晶層の製造方法
FR2967812B1 (fr) 2010-11-19 2016-06-10 S O I Tec Silicon On Insulator Tech Dispositif electronique pour applications radiofrequence ou de puissance et procede de fabrication d'un tel dispositif
US9287353B2 (en) 2010-11-30 2016-03-15 Kyocera Corporation Composite substrate and method of manufacturing the same
US8481405B2 (en) 2010-12-24 2013-07-09 Io Semiconductor, Inc. Trap rich layer with through-silicon-vias in semiconductor devices
US8466036B2 (en) 2010-12-24 2013-06-18 Io Semiconductor, Inc. Trap rich layer for semiconductor devices
US8536021B2 (en) 2010-12-24 2013-09-17 Io Semiconductor, Inc. Trap rich layer formation techniques for semiconductor devices
US8796116B2 (en) 2011-01-31 2014-08-05 Sunedison Semiconductor Limited Methods for reducing the metal content in the device layer of SOI structures and SOI structures produced by such methods
JP5993550B2 (ja) * 2011-03-08 2016-09-14 信越半導体株式会社 シリコン単結晶ウェーハの製造方法
WO2012125632A1 (en) 2011-03-16 2012-09-20 Memc Electronic Materials, Inc. Silicon on insulator structures having high resistivity regions in the handle wafer and methods for producing such structures
FR2973158B1 (fr) 2011-03-22 2014-02-28 Soitec Silicon On Insulator Procédé de fabrication d'un substrat de type semi-conducteur sur isolant pour applications radiofréquences
FR2973159B1 (fr) 2011-03-22 2013-04-19 Soitec Silicon On Insulator Procede de fabrication d'un substrat de base
FR2980916B1 (fr) 2011-10-03 2014-03-28 Soitec Silicon On Insulator Procede de fabrication d'une structure de type silicium sur isolant
US9496255B2 (en) 2011-11-16 2016-11-15 Qualcomm Incorporated Stacked CMOS chipset having an insulating layer and a secondary layer and method of forming same
US8741739B2 (en) 2012-01-03 2014-06-03 International Business Machines Corporation High resistivity silicon-on-insulator substrate and method of forming
US20130193445A1 (en) 2012-01-26 2013-08-01 International Business Machines Corporation Soi structures including a buried boron nitride dielectric
JP2014019660A (ja) 2012-07-13 2014-02-03 Fuji Chem Ind Co Ltd 活性酸素抑制剤
JP5849878B2 (ja) 2012-07-17 2016-02-03 信越半導体株式会社 シリコン単結晶育成方法
DE102012214085B4 (de) 2012-08-08 2016-07-07 Siltronic Ag Halbleiterscheibe aus einkristallinem Silizium und Verfahren zu deren Herstellung
KR101227153B1 (ko) 2012-09-05 2013-01-31 (주)테키스트 열전소자를 이용한 반도체 제조 설비의 광역 온도제어시스템
US8921209B2 (en) 2012-09-12 2014-12-30 International Business Machines Corporation Defect free strained silicon on insulator (SSOI) substrates
US9202711B2 (en) 2013-03-14 2015-12-01 Sunedison Semiconductor Limited (Uen201334164H) Semiconductor-on-insulator wafer manufacturing method for reducing light point defects and surface roughness
US9951440B2 (en) * 2013-05-24 2018-04-24 Sunedison Semiconductor Limited Methods for producing low oxygen silicon ingots
US8951896B2 (en) 2013-06-28 2015-02-10 International Business Machines Corporation High linearity SOI wafer for low-distortion circuit applications
US9768056B2 (en) 2013-10-31 2017-09-19 Sunedison Semiconductor Limited (Uen201334164H) Method of manufacturing high resistivity SOI wafers with charge trapping layers based on terminated Si deposition
KR102212296B1 (ko) 2014-01-23 2021-02-04 글로벌웨이퍼스 씨오., 엘티디. 고 비저항 soi 웨이퍼 및 그 제조 방법
WO2015119742A1 (en) 2014-02-07 2015-08-13 Sunedison Semiconductor Limited Methods for preparing layered semiconductor structures
JP6118757B2 (ja) 2014-04-24 2017-04-19 信越半導体株式会社 貼り合わせｓｏｉウェーハの製造方法
JP6387797B2 (ja) 2014-11-10 2018-09-12 三菱マテリアル株式会社 シリコン部品用シリコン結晶の製造方法
JP6179530B2 (ja) 2015-01-23 2017-08-16 信越半導体株式会社 貼り合わせｓｏｉウェーハの製造方法
SG10202106913TA (en) * 2016-06-08 2021-08-30 Globalwafers Co Ltd High resistivity single crystal silicon ingot and wafer having improved mechanical strength

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