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TW201308400A - 具有金紅石晶體結構之二氧化鈦膜的形成方法 - Google Patents

具有金紅石晶體結構之二氧化鈦膜的形成方法 Download PDF

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TW201308400A
TW201308400A TW101117856A TW101117856A TW201308400A TW 201308400 A TW201308400 A TW 201308400A TW 101117856 A TW101117856 A TW 101117856A TW 101117856 A TW101117856 A TW 101117856A TW 201308400 A TW201308400 A TW 201308400A
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oxide film
titanium oxide
amorphous
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TW101117856A
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Takakazu Kiyomura
Toshiyuki Hirota
Yuichiro Morozumi
Shingo Hishiya
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Elpida Memory Inc
Tokyo Electron Ltd
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Abstract

本發明提供一種具有金紅石晶體結構(其具有高介電係數)之氧化鈦膜的形成方法。藉由原子層沉積(ALD，atomic layer deposition)法，使用甲基環戊二烯基三(二甲胺基)鈦(methyl cyclopentadienyl tris(dimethylamino)titanium)作為鈦前驅物而在一非晶氧化鋯膜上形成一非晶氧化鈦膜，並且藉由在300℃以上的溫度下進行回火，而產生具有金紅石晶體結構的氧化鈦膜。

Description

具有金紅石晶體結構之二氧化鈦膜的形成方法
本發明係關於一種具有金紅石晶體結構之氧化鈦(TiO2)膜的形成方法，更具體而言，係關於一種膜形成方法，此膜可在700℃或以下的溫度下形成並且亦具有如同電容器中所使用之高介電係數(permittivity)絕緣膜的優異漏電流特性。
隨著例如動態隨機存取記憶體(DRAM，dymanic random access memory)之半導體裝置的微型化，需要電容器中所使用的高介電係數絕緣膜。
可將氧化鈦(TiO2)視為具有高介電係數的絕緣材料。在TiO2中，存在有兩個相，即銳鈦礦相以及金紅石相，也就是熟知的晶體結構。銳鈦礦相為一低溫相，其可輕易在相對低的溫度下形成，且銳鈦相的結晶具有稍微小於40的低相對介電係數。反之，金紅石相為一高溫相，且金紅石相的結晶具有80以上的高相對介電係數。當金紅石相的結晶被使用作為電容器中所使用的絕緣材料時，可製造出高電容的電容器。
吾人可藉由種種方法來形成TiO2膜，例如濺鍍、化學氣相沉積(CVD，chemical vapor deposition)、或原子層沉積(atomic layer deposition)。當用於半導體裝置時，就微型化而言目前主要係使用ALD法。
例如，依照Gyeong Teak Lim等人的實驗(Thin Solid Films 498(2006)p254-258)，藉由ALD法使用前驅物(四(二甲胺基)鈦(TDMAT，tetrakis(dimethylamino)titanium))以及氧化劑(H2O)在矽上形成TiO2膜。TiO2膜在剛形成後為非晶態，並且在回火時進行結晶化。藉由在300℃以上的溫度下進行回火而形成銳鈦礦相，在700℃或以上的溫度下第一次形成金紅石相與銳鈦礦相的混合物，以及在800℃或以上的溫度下金紅石相成為晶體結構中的主要結構。然而，由於微型化的進展，所以在半導體製程中為了保護 例如電晶體的半導體裝置免於受到不利的影響，吾人難以在高溫下執行回火。考慮到對電容器的應用，當使用金屬膜(尤其係泛用之氮化鈦(TiN)膜)作為下電極時，在高溫下所執行的回火會使電極的表面氧化，因而引起例如電阻增加以及附著性降低的問題。因此，儘管想要產生金紅石相結晶，但仍無法執行在此種高溫下的回火。
此外，JP2000-254519A揭露為了形成光觸媒用之金紅石TiO2膜與銳鈦礦TiO2膜的堆疊結構而藉由照射Ar離子束以降低從銳鈦礦相到金紅石相之轉化溫度的技術。然而，即使以此方式仍須在500℃或以上的溫度下進行回火，以產生具有金紅石晶體結構的TiO2膜。此外，假使在具有立體結構(例如DRAM裝置之電容器)的地方形成TiO2膜，將難以經由離子照射均勻地導入Ar離子。
此外，JP2007-110111A揭露藉由在電容器用之下電極(由釕(Ru)所製成)的表面上形成RuO2膜而在400℃以下的低溫下產生金紅石TiO2膜的技術。然而，由於此下電極的材料限於Ru，所以難以藉由改變此電極的材料來產生具有較佳性能的電容器。
因此，本案發明人已仔細研究出一種TiO2膜的形成方法，藉由此方法，可在盡可能低的溫度下形成具有金紅石晶體結構的TiO2膜，並且可輕易形成均勻的TiO2膜而不受到基底電極之形狀或材料的影響。
依照藉由ALD法來形成TiO2膜所執行之實驗的結果，直接在一般用於下電極之氮化鈦(TiN)膜上形成TiO2膜的方法係傾向於形成銳鈦礦相結晶。此外，即使在對回火方法做出每一種可能的嘗試之後，仍難以產生僅具有金紅石相結晶的TiO2膜。
起先，本案發明人是在研究具有氧化鋯(ZrO2)與氧化鈦(TiO2)之多層結構(亦稱為TZ結構)之用於電容器的絕緣膜。在研究此結構的過程中，本案發明人發現到當在特定條件下於ZrO2膜上形成TiO2膜時，可在不需要高溫回火的情況下形成具有金紅石晶體結 構的TiO2膜。
具體而言，依照本發明之一實施例，提供一種具有金紅石晶體結構之氧化鈦膜的形成方法。此方法包含下列製程：形成一非晶氧化鋯膜；藉由原子層沉積(ALD)法，使用甲基環戊二烯基三(二甲胺基)鈦作為鈦前驅物，在非晶氧化鋯膜上形成一非晶氧化鈦膜；以及藉由在300℃或以上的溫度下進行回火，使至少非晶氧化鈦膜結晶化。
此外，依照本發明之另一實施例，提供一種半導體裝置的製造方法，此半導體裝置包含電容器。此方法包含下列製程：在用於此電容器的一下電極上形成一非晶氧化鋯膜；藉由原子層沉積(ALD)法，使用甲基環戊二烯基三(二甲胺基)鈦作為鈦前驅物，在此氧化鋯膜上形成一非晶氧化鈦膜；藉由在從300℃分佈到700℃的溫度下進行回火，使至少非晶氧化鈦膜結晶化；以及在已回火之氧化鈦膜上形成用於此電容器的一上電極。
依照本發明之一實施例，吾人可在低溫下輕易生產具有金紅石晶體結構的氧化鈦膜，在相關技術中係難以形成此種氧化鈦膜。
此外，可提供一種具有電容器的半導體裝置，此電容器係藉由使基底中之氧化鋯膜的厚度最佳化而亦具有優異的漏電流特性。
現在將在此參照說明實施例來描述本發明。熟習本項技藝者將認知到可使用本發明之教示來完成許多替代實施例以及本發明並不限於為說明之目的而進行說明的實施例。
本案發明人做過先使用氧化鋯(以下稱為ZrO)作為主結構並且形成氧化鈦(以下稱為TiO)膜作為保護膜而形成上述TZ結構的研究。在此步驟中，TiO膜並不具有金紅石晶體結構，而是具有非晶結構或銳鈦礦晶體結構，即使是TiO膜已結晶化。一旦形成銳鈦礦晶體結構的晶體，轉變成金紅石晶體結構則需要800℃或以上的極高溫度。
實驗例1
首先，考慮到對電容器的應用，在基板上形成具有10 nm之厚度的TiN膜以作為下電極，然後於其上形成ZrO膜。藉由將製程步驟重複一期望次數而執行ZrO膜的形成，這些製程步驟包含：(1)將Zr源導入到反應腔室內並且使Zr源吸附在TiN膜的表面上；(2)藉由例如N2或Ar的清除氣體，將未吸附之Zr源的剩餘量從反應腔室排出；(3)使用例如O3的反應氣體將Zr源氧化；以及(4)清除未反應之反應氣體的剩餘量。在此，形成6 nm厚度的ZrO膜。所形成的ZrO膜為結晶膜。
接著，藉由ALD法在所產生的ZrO膜上形成TiO膜。藉由將製程步驟重複一期望次數而執行TiO膜的形成，這些製程步驟包含：(1)將Ti源導入到反應腔室內並且使Ti源吸附在ZrO膜的表面上；(2)藉由例如N2或Ar的清除氣體，將未吸附之Ti源的剩餘量從反應腔室排出；(3)使用例如O3的反應氣體將Ti源氧化；以及(4)清除未反應之反應氣體的剩餘量。在此，所形成之TiO膜的厚度為8 nm。
分別使用下列兩化合物作為Ti源(Ti前驅物)。在ALD法中，對於ZrO膜與TiO膜兩者而言，形成膜的溫度為250℃。
至於所形成的TiO膜，在圖1中呈現在成膜後之膜以及在600℃之溫度下進行回火後之膜的X射線繞射圖。在圖1中，(a)表示當使用TIPT作為Ti前驅物時在成膜後之膜的繞射，(b)表示當使用TIPT作為Ti前驅物時在600℃之溫度下進行回火後之膜的繞射，(c)表示當使用MCPDTMT時在成膜後之膜的繞射，以及(d)表示當使用MCPDTMT時在600℃之溫度下進行回火後之膜的繞射。吾人可從這些圖表觀看到，不論所使用之Ti前驅物的種類，皆觀察不到以其他方式在27°附近出現的金紅石晶體結構的波峰，而僅在25°附近觀察到銳鈦礦晶體結構的波峰。此外，由於在成膜後(a與c)的膜中觀察到此波峰，所以可認為成膜後的TiO膜具有銳鈦礦晶體結構。
實驗例2
藉由將ZrO膜的厚度改成4 nm而以相同於實驗例1的方式來執行在ZrO膜上之TiO膜的形成。同樣地，將執行X射線繞射的結果呈現在圖2中。於此，在4個溫度條件下執行回火，其包含280℃、300℃、400℃以及600℃。在氧化環境中於各溫度下執行回火10分鐘。在圖2A與圖2B中，左邊的圖2A呈現當使用MCPDTMT作為Ti前驅物時的結果，(e)成膜後、(f)在280℃下進行回火、(g)在300℃下進行回火、(h)在400℃下進行回火、以及(i)在600℃下進行回火；以及右邊的圖2B呈現當使用TIPT作為Ti前驅物時的結果，(j)成膜後、(k)在280℃下進行回火、(l)在300℃下進行回火、(m)在400℃下進行回火、以及(n)在600℃下進行回火。
在使用MCPDTMT之成膜後的結果(e)中，僅觀察到下電極之TiN的波峰，而無法確認ZrO2或TiO2的波峰。因此，吾人可明白ZrO膜為非晶態以及成膜後之TiO膜亦為非晶態。之後，因為在300℃以上之溫度下的回火而觀察到金紅石晶體結構的波峰(TiO2(R))。此外，因為ZrO膜受到結晶化而出現ZrO2波峰。在使用TIPT之成膜後的結果(j)中，同樣觀察不到ZrO2波峰，而觀察到基於銳鈦礦晶體結構的波峰(TiO2(A))。吾人可明白在膜一旦具 有銳鈦礦晶體結構後即無法因為上至600℃的回火而變換成金紅石晶體結構。
因此，吾人可明白能夠藉由使用MCPDTMT來作為Ti前驅物而在非晶態之基底ZrO膜上形成TiO膜，之後在300℃以上的溫度下對TiO膜進行回火而形成具有金紅石晶體結構的TiO膜。
實驗例3
接著，吾人已證實藉由改變基底ZrO膜的厚度是否可將使用MCPDTMT所形成的TiO膜作為電容器的介電膜，其中該TiO膜已確認形成金紅石晶體結構。在此實驗中，將TiO膜的厚度固定於8 nm，並且將ZrO膜的厚度變化上至7 nm。將藉由量測所形成之TiO膜(在600℃下進行回火後)之相對介電係數而獲得的結果呈現在圖3中。在從0.1 nm分佈到4 nm之ZrO膜的厚度下，因為獲得金紅石相而產生高介電係數TiO膜。當ZrO膜的厚度超過4 nm時，即出現銳鈦礦晶體結構，因而降低相對介電係數。當TiO膜直接形成在TiN膜(ZrO的厚度為0 nm)上時，亦會出現銳鈦礦晶體結構，因而降低相對介電係數。
之後，當ZrO膜之厚度與TiO膜之厚度的和設定為8 nm時，量測TiO膜(在600℃下進行回火後)在+1.0V下的相對介電係數以及漏電流比(實際漏電值/容許漏電值)。藉由形成RuO2膜以作為上電極並且在上與下電極之間施加一電壓而執行漏電流比的量測。將這些結果呈現在圖4中。像圖3一樣，在從0.1 nm分佈到4 nm之ZrO膜的厚度下，TiO膜的相對介電係數係高的。然而，在厚度小於1 nm的範圍之中，漏電流比顯示增加。在厚度大於4 nm但不超過4.5 nm的範圍之中，TiO膜具有銳鈦礦相，因而顯示介電係數的減低。當ZrO膜的厚度超過4.5 nm時，因為TiO膜的厚度減低，所以即使在300℃以上的溫度下執行回火，TiO膜仍維持非晶態，以及相對介電係數約為20。因此，為了滿足容許漏電值，較佳係ZrO膜的厚度為1 nm以上。因此，吾人明白可在從1 nm分佈到4 nm之ZrO膜的厚度下產生具有優異相對介電係數以及優異漏電流特性的膜。此外，由於TiO膜的厚度為3.5 nm以上，所 以結晶化係可行的。尤其，較佳係TiO膜的厚度為4 nm以上。
實際上，在應用於電容器的情況下，吾人可將TiN用於下電極。在此，亦可使用具有較高工作函數(work function)的材料，尤其，具有5.1 eV以上之高工作函數的材料，例如Pt、Ru或RuO2。在本發明中，將TiN用於下電極的能力係特別有利於對具有立體結構之電容器的應用。較佳係將具有高工作函數的材料用於直接與TiO膜鄰接的上電極。當將TiN膜形成作為上電極時，電容器特性可能會因為與TiO膜的肖特基接觸(Schottky contact)而降低。
在相關技術中為人所知的前驅物可被使用作為Zr源，其用於形成ZrO膜。Zr源的範例可包含四(乙甲胺基)鋯(tetrakis(ethylmethylamino)zirconium；縮寫：「TEMAZ」)、環戊二烯基三(二甲胺基)鋯(ZrCp(NMe2)3，cyclopentadienyl tris(dimethylamino)zirconium；縮寫：「CPTMAZ」)、甲基環戊二烯基三(二甲胺基)鋯(Zr(MeCp)(NMe2)3，methylcyclopentadienyl tris(dimethylamino)zirconium；縮寫：「MCPTMAZ」)等等。在此，CPTMAZ具有類似於本發明所使用之Ti前驅物(MCPDTMT)的結構。
具有從1 nm分佈到4 nm之厚度的ZrO膜係在非晶態下形成，之後當執行用於TiO膜之結晶化的回火時可進行結晶化。在2 nm以下的膜厚度下，即使在回火之後，ZrO膜通常仍維持非晶態。
在沉積TiO膜時，ZrO膜必須維持非晶態。如實驗例1所示，當以ZrO膜進行結晶化的溫度來沉積TiO膜時，則產生具有銳鈦礦結構的TiO膜。因此，雖然TiO膜的沉積溫度可根據所形成之ZrO膜的厚度而變化，但其較佳係低於ZrO膜的結晶化溫度。此溫度較佳係低於300℃，尤其係低於250℃。
如上所述，較佳係在300℃以上的溫度下執行用於使在非晶態下所形成之TiO膜結晶化的回火。當使用作為電容器的介電膜(尤其係作為用於半導體裝置的電容器介電膜)時，此溫度較佳為700℃以下，並且更佳為600℃以下。回火可在氧化氣體環境以及惰性氣體環境其中任何一者之下執行。較佳係在氧化氣體環境下執行 回火。
在使用作為電容器之介電膜的情況下，可藉由將鋁(Al)摻雜在ZrO膜或TiO膜內部而改善漏電流特性。然而，由於相對介電係數會因為增加Al摻雜而減低，所以較佳係添加微量或極少量的鋁。在將Al摻雜到TiO膜內的情況下，較佳係先將未摻雜之TiO膜沉積於ZrO膜上達到一預定量之後再執行Al摻雜。此係因為Al摻雜會促進銳鈦礦相的產生。
對於以微量Al進行摻雜的方法而言，由本案發明人所提出的吸附位置阻擋-原子層沉積(ASB-ALD，adsorption site blocking-atomic layer deposition)法係有利的。ASB-ALD法包含事先使用具有對Al前驅物不具親合性之官能基的Zr前驅物或Ti前驅物來阻擋Al前驅物吸附位置，然後將Al前驅物導入到膜形成空間內，藉以將吸附位置限制在其維持面內(in-plane)均勻性的狀態，以及在位於基底上所吸附之Zr前驅物或Ti前驅物之表面的官能基上不發生吸附作用，俾能以微量的Al來進行摻雜。
當完全形成摻Al層時，吾人可瞭解介電係數會因為所謂的「尺寸效應(size effect)」而減低，此尺寸效應係由於摻Al層使上、下結晶層分裂而造成。然而，ASB-ALD法可藉由摻雜微量的Al而抑制尺寸效應，以使在一個層中的Al原子之面密度小於1.4E+14原子/cm2。
CPTMAZ、MCPTMAZ、以及本發明所使用之MCPDTMT適合被使用作為ASB-ALD法中的Zr前驅物或Ti前驅物。
簡略地說明ASB-ALD製程，藉由將製程步驟重複一期望次數而執行ASB-ALD製程，這些製程步驟包含：(1)使Zr前驅物或Ti前驅物吸附在基底的表面上；(2)藉由例如N2或Ar的清除氣體，將未吸附之Zr前驅物或Ti前驅物的剩餘量排出；(3)導入Al前驅物並且使Al前驅物吸附在限制位置上，於前面步驟中，Zr前驅物或Ti前驅物不吸附在這些限制位置上；(4)藉由例如N2或Ar的清除氣體，將未吸附之Al前驅物的剩餘量排出；(5)使用例如O3的反應氣體將各前驅物氧化；以及(6)清除未反應之反應氣體的剩餘 量。
當ZrO膜的厚度被限制在從1 nm到4 nm的範圍時，ZrO膜已被尺寸效應所影響。當此厚度為2 nm以下時，ZrO膜會變成非晶膜，其相對介電係數低於結晶膜的相對介電係數。因此，吾人可使用除了ASB-ALD法以外之例如藉由使用TEMAZ以作為Zr前驅物的方法來執行Al摻雜。
在圖5A至圖5C中顯示以此方式所產生的電容器示意圖。圖5A顯示一結構，其包含下伏下電極1、未摻雜之ZrO膜2、摻雜Al之TiO膜3、以及上電極4。圖5B顯示一結構，其包含下伏下電極1、摻雜Al之ZrO膜5、未摻雜之TiO膜6、以及上電極4。 圖5C顯示一結構，其包含下伏下電極1、摻雜Al之ZrO膜5、摻雜Al之TiO膜3、以及上電極4。依照本發明之電容器結構並不限於這些範例，而是可加入其他層，只要不減少本發明的效果即可。在一範例中，具有1 nm以下之厚度的非晶TiO膜可設置作為在下電極與ZrO膜之間的保護膜。如上所述，雖然薄TiO膜藉由回火而未結晶化並且具有低介電係數，但其具有防止漏電流因ZrO膜之結晶化而增加的效果。
對具有立體結構之電容器的應用
在此範例中，將參照圖6與圖7來說明使用本發明之方法而應用於具有20以上之縱橫比之立體結構之電容器的半導體裝置。
首先，將參照圖6之概略橫剖面圖來說明將形成半導體記憶裝置之DRAM的整個構造。
n-井102係形成在p-型矽基板101中，以及第一p-井103係形成在n-井102內部。第二p-井104係形成在n-井102以外的區域中，並且藉由分隔區域105而與第一p-井103隔開。為了便利之目的，第一p-井103表示其上配置複數記憶單元(memory cell)的記憶單元區域，以及第二p-井104表示周邊電路區域。
在第一p-井103中，切換電晶體106與107係形成作為記憶單元的各個元件，並且具有形成字元線(word line)的閘極電極。電晶體106包含汲極108、源極109以及閘極電極111，再加上介設 於其間的閘極絕緣膜110。閘極電極111具有其中矽化鎢層疊於多晶矽上的複晶矽化物(polycide)結構，或者具有其中鎢層疊於多晶矽上的多金屬結構。電晶體107共用源極109，並且包含汲極112以及閘極電極111，再加上介設於其間的閘極絕緣膜110。以第一層間絕緣膜113來覆蓋這些電晶體。
以多晶矽114來填充一接觸孔，此接觸孔係設置在第一層間絕緣膜113的預定區域中以到達源極109。金屬矽化物115係設置在多晶矽114的表面上。設置由氮化鎢與鎢所製成的位元線(bit line)116以接觸金屬矽化物115。以第二層間絕緣膜119來覆蓋位元線116。
一接觸孔係設置在第一層間絕緣膜113的預定區域中，以及一接觸孔係設置在第二層間絕緣膜119的預定區域中。用矽來填充這些接觸孔以接觸電晶體汲極108並且接觸電晶體汲極112，因而形成矽插栓120。由金屬所製成的導電插栓121係設置在各個矽插栓120上。
以接觸導電插栓121的方式來形成電容器。將用於形成下電極的第三層間絕緣膜122a以及第四層間絕緣膜122b係藉由層疊於第二層間絕緣膜119上的方式加以設置。第四層間絕緣膜122b係殘存在周邊電路區域中，另外在記憶單元區域中並形成冠狀下電極123。在此之後，去除記憶單元區域中的第四層間絕緣膜122b。設置介電膜124以覆蓋因去除第四層間絕緣膜122b而露出之下電極123的內、外壁。設置上電極125以覆蓋整個記憶單元區域。以此方式來實現電容器。支撐膜122c係設置在下電極123之上側表面的一部分上，以連接複數鄰接下電極的部分。支撐膜122c可改善機械強度，因而防止下電極倒塌。由於在支撐膜122c的下方設置一空間，所以介電膜124以及上電極125亦設置在此空間內所露出之下電極的表面上。圖6顯示兩個標示為Cp1以及Cp2的電容器。下電極123係由氮化鈦(TiN)所製成，其係經由具有優異階梯覆蓋性的化學氣相沉積(CVD)所形成。以第五層間絕緣膜126來覆蓋這些電容器。此插栓的材料可根據電容器的下電極 而變化，並且不限於矽。可使用與電容器之下電極的材料相同或相異的金屬來實現插栓材料。此外，將在下列製造程序中說明介電膜124與上電極125的詳細構造。
在第二p-井104中，構成周邊電路的電晶體包含源極109、汲極112、閘極絕緣膜110、以及閘極電極111。以金屬矽化物115以及鎢117來填充設置在第一層間絕緣膜113之預定區域中的接觸孔，以接觸汲極112。設置由氮化鎢以及鎢所製成的第一配線層118，以接觸鎢117。第一配線層118的一部分係經由金屬穿孔(via)插栓127而與由鋁或銅所製成的第二配線層130接觸，設置此金屬穿孔插栓以延伸穿過第二層間絕緣膜119、第三層間絕緣膜122a、第四層間絕緣膜122b以及第五層間絕緣膜126。此外，設置在記憶單元區域中之電容器之上電極125的一部分係引出作為到周邊電路區域的導線128，並且經由金屬插栓129而與由鋁或銅所製成的第二配線層130接觸，此金屬插栓係形成在第五層間絕緣膜126的預定區域中。之後，當需要時，重複層間絕緣膜的形成、接點的形成、以及配線層的形成，因而構成DRAM。
圖7係圖6中標示X-X之位置的概略平面圖。在圖7中，省略了介電膜以及上電極。在圖7中標示Y-Y的片段區域係對應於在圖6中標示X-X的片段區域。雖然覆蓋各下電極123之整個外區域的支撐膜122c係延伸於複數下電極之上，但在整個記憶單元區域中仍形成了複數個開口131。每一個下電極123的設置均使其外周圍的一部分與其中一開口131接觸。由於支撐膜除了在開口處以外均為連續，所以各下電極係經由支撐膜而彼此連接。因此，可增加縱橫比中之側向的長度，進而防止下電極倒塌。由於積合度(degree of integration)的提高(以便使單元微小化)，所以電容器之下電極的縱橫比便會增加。於是，假使未提供用以支撐下電極的裝置，下電極可能會在製造過程期間倒塌。圖7顯示一範例，於其中設置開口131，其係延伸到圍繞此區域的6個下電極上，電容器Cp1與電容器Cp2在此區域的兩側彼此相對。因此，在圖6中亦設置對應於圖7的構造，於其中在電容器Cp1的上部分上、在 電容器Cp2的上部分上、以及在電容器Cp1與Cp2之間的上部分上不設置支撐膜。
由於以此方式來設置支撐膜，所以需要具有較佳覆蓋性的膜形成方法，以在位於支撐膜下方之下電極的表面上形成介電膜或上電極。
以下，在製造DRAM的製程中，將僅說明依照本發明之用以製造電容器的製程，並省略除了此電容器製造程序以外的其他製程說明。圖8A至8I係顯示圖6所示之電容器之製造程序的橫剖面圖。為說明之目的，省略了在半導體基板101上的電晶體、第一層間絕緣膜等物。
首先，如圖8A所示，將第二層間絕緣膜119形成在由單晶矽所製成的半導體基板101上。之後，在一預定位置中開啟接觸孔，並且將阻障金屬121a以及金屬121b形成在此半導體基板的整個表面上。在此之後，使用CMP法來去除形成在第二層間絕緣膜119上之部分的阻障金屬121a以及部分的金屬121b，以便形成導電插栓121。接著，將由氮化矽所製成的第三層間絕緣膜122a、由氧化矽所製成的第四層間絕緣膜122b、以及由氮化矽所製成的支撐膜122c層疊在整個表面上。
在此之後，如圖8B所示，使用微影與乾式蝕刻技術，使圓柱形孔132形成穿過支撐膜122c、第四層間絕緣膜122b以及第三層間絕緣膜122a。形成此圓柱形孔，當在此平面上觀看時，以使其為具有60 nm之直徑的圓形物。此外，形成此圓柱形孔，以使距離一鄰接圓柱形孔的最密間隔為60 nm。以此方式，使導電插栓121的上表面在此圓柱形孔的底部上露出。
接著，如圖8C所示，將作為電容器之下電極材料的TiN膜123a形成在包含圓柱形孔132之內表面的整個表面上。可透過使用TiCl4與NH3作為來源的CVD法，在從380℃分佈到650℃的溫度下形成此TiN膜。在此實施例中，此TiN膜係在450℃下形成。將膜厚度設定為10 nm。可透過使用上述來源的ALD法來形成此TiN膜。由於TiN膜123a的形成，所以形成新的圓柱形孔132a。 可決定此TiN膜的厚度，以使位在此孔之側壁的實際膜厚度係在從5 nm到15 nm的範圍內。
如圖8D所示，將例如氧化矽膜的保護膜134形成在整個表面上，以掩埋圓柱形孔132a。在此之後，去除形成在支撐膜122c的上表面上之部分的保護膜134以及部分的TiN膜123a，因而形成下電極123。
接著，如圖8E所示，在支撐膜122c中形成開口131。如圖7之平面圖所示，開口131的圖案係與第四層間絕緣膜122b的一部分、下電極123的一部分、以及殘存在此下電極內部之保護膜134的一部分重疊。因此，用以形成開口131的乾式蝕刻去除下電極123與保護膜134之頂部的一部分以及在第四層間絕緣膜122b上所形成的支撐膜122c。
之後，如圖8F所示，去除在開口131內部露出的第四層間絕緣膜122b。例如，當使用氫氟酸溶液(HF溶液)來蝕刻第四層間絕緣膜122b時，因為支撐膜122c係由氮化矽所製成，所以難以對此支撐膜進行蝕刻，但可去除由氧化矽所製成的第四層間絕緣膜122b與保護膜134兩者。因為係使用蝕刻液來執行此蝕刻，所以可去除不僅位於開口131正下方且位於支撐膜122c下方的氧化矽膜。因此，支撐下電極123與下電極123的支撐膜122c會殘存在一中空空間內，並且露出下電極123的表面。
在進行此蝕刻時，由氮化矽所製成的第三層間絕緣膜122a係作為蝕刻阻止層，因而防止第二層間絕緣膜119被蝕刻。
接著，如圖8G所示，形成介電膜124。介電膜124具有8 nm的總厚度，其包含始於下電極之1 nm到4 nm的ZrO膜部分與4 nm到7 nm之摻雜Al的TiO膜部分。由於透過ALD法所形成的膜具有優異的階梯覆蓋，所以介電膜124係形成在中空空間內露出的下電極表面的整個部分上。介電膜124並不限於此範例，而是可實現為形成在下電極上之摻雜Al的ZrO膜或如上所述之摻雜Al之ZrO膜與摻雜Al之TiO膜的多層結構。
之後，如圖8H所示，形成RuO2膜，以用於形成第一上電極 125a。將此膜的厚度設定為10 nm。
接著，如圖8I所示，形成摻雜硼(B)的矽鍺膜(B-SiGe膜)，以用於形成第二上電極125b。在形成圖8H中之第一上電極125a的步驟中，仍會殘存此中空空間，並且在數個地方存在有空間。在此狀態下，若經由物理氣相沉積(PVD，physical vapor deposition)法來形成用以形成板電極125c的鎢，這些空間會因為PVD法具有不佳的階梯覆蓋性而無法被完全填滿。即使在完成半導體裝置的步驟中，空間仍會存在於電容器的周圍。這些殘留的空間會導致機械強度的降低，因而引起電容器之特性因為在後續封裝製程中所發生之應力而變化的問題。因此，形成B-SiGe膜之目的係在於藉由填滿並消除殘留空間而改善對機械應力的抵抗性。
吾人可透過使用鍺烷(GeH4)、單矽烷(SiH4)以及三氯化硼(BCl3)作為來源的CVD法來形成此B-SiGe膜。透過此CVD法所形成的B-SiGe膜具有優異的階梯覆蓋性並且可填滿這些中空空間。
在用以形成第二上電極125b的B-SiGe膜之後，形成用以形成第三上電極125c的鎢(W)膜，以使用所產生的結構來作為覆蓋整個記憶單元區域的電流供應板。吾人可在從25℃分佈到300℃的溫度下透過PVD法來形成此W膜。如圖6所示，將從第一上電極125a覆蓋到第三上電極125c的結構稱為上電極125。在此之後，如圖6所示，執行用以形成第五層間絕緣膜126的製程以及後續的製程，從而生產DRAM的半導體裝置。
此示範實施例中所述的DRAM係關於具有超高密度之最先進DRAM的構造以及其製造方法。即使具有立體結構，若不需強化此結構，則不需要用以形成B-SiGe的製程。
在TiO膜具有金紅石晶體結構的情況下，可將介電係數增加上至約從60到80的範圍，因此可使EOT小於具有銳鈦礦晶體結構之TiO膜的EOT。因此，可應用於F=30 nm-節點(node)以下的DRAM。
1‧‧‧下伏下電極
2‧‧‧未摻雜之ZrO膜
3‧‧‧摻雜Al之TiO膜
4‧‧‧上電極
5‧‧‧摻雜Al之ZrO膜
6‧‧‧未摻雜之TiO膜
101‧‧‧p-型矽基板
102‧‧‧n-井
103‧‧‧第一p-井
104‧‧‧第二p-井
105‧‧‧分隔區域
106‧‧‧切換電晶體
107‧‧‧切換電晶體
108‧‧‧汲極
109‧‧‧源極
110‧‧‧閘極絕緣膜
111‧‧‧閘極電極
112‧‧‧汲極
113‧‧‧第一層間絕緣膜
114‧‧‧多晶矽
115‧‧‧金屬矽化物
116‧‧‧位元線
117‧‧‧鎢
118‧‧‧第一配線層
119‧‧‧第二層間絕緣膜
120‧‧‧矽插栓
121‧‧‧導電插栓
121a‧‧‧阻障金屬
121b‧‧‧金屬
122a‧‧‧第三層間絕緣膜
122b‧‧‧第四層間絕緣膜
122c‧‧‧支撐膜
123‧‧‧下電極
123a‧‧‧TiN膜
124‧‧‧介電膜
125‧‧‧上電極
125a‧‧‧第一上電極
125b‧‧‧第二上電極
125c‧‧‧第三上電極
126‧‧‧第五層間絕緣膜
127‧‧‧金屬穿孔插栓
128‧‧‧導線
129‧‧‧金屬插栓
130‧‧‧第二配線層
131‧‧‧開口
132‧‧‧圓柱形孔
132a‧‧‧圓柱形孔
134‧‧‧保護膜
Cp1‧‧‧電容器
Cp2‧‧‧電容器
吾人可從以上與隨附圖式結合之若干較佳實施例的說明內容而更加明白本發明的上述特徵與優點，其中：圖1係依照實驗例1之當TiO膜形成在結晶ZrO膜上時的X射線繞射圖；圖2A與圖2B係依照實驗例2之當TiO膜形成在非晶ZrO膜上時的X射線繞射圖；圖3係顯示依照實驗例3之根據ZrO膜之膜厚度的TiO膜之介電係數變化的圖表；圖4係顯示依照實驗例3之根據ZrO膜之膜厚度的TiO膜之介電係數變化與漏電流比間之關係的圖表；圖5A到圖5C係顯示其中設置摻Al層之電容器結構的示意圖；圖6係顯示本發明之一應用之半導體裝置的概略橫剖面圖；圖7係圖6中標示X-X之位置的平面圖；及圖8A到圖8I係顯示圖6所示之電容器之製造程序的橫剖面圖。

Claims (15)

  1. 一種具有金紅石晶體結構之氧化鈦膜的形成方法，包含下列步驟：形成一非晶氧化鋯膜；藉由原子層沉積(ALD，atomic layer deposition)法，使用甲基環戊二烯基三(二甲胺基)鈦作為鈦前驅物，在該非晶氧化鋯膜上形成一非晶氧化鈦膜；及藉由在300℃以上的溫度下進行回火，使至少該非晶氧化鈦膜結晶化。
  2. 如申請專利範圍第1項所述之具有金紅石晶體結構之氧化鈦膜的形成方法，其中該形成一非晶氧化鋯膜的步驟包含藉由ALD法以從0.1 nm分佈到4 nm的膜厚度來形成一氧化鋯膜。
  3. 如申請專利範圍第1項所述之具有金紅石晶體結構之氧化鈦膜的形成方法，其中該藉由ALD法來形成一非晶氧化鈦膜的步驟係在低於300℃的溫度下執行。
  4. 如申請專利範圍第1項所述之具有金紅石晶體結構之氧化鈦膜的形成方法，其中該藉由ALD法來形成一非晶氧化鈦膜的步驟包含重複執行一循環直到該非晶氧化鈦膜的厚度變為3.5 nm以上為止，該循環包含下列製程：(1)將該鈦前驅物導入到一反應腔室內並且使該鈦前驅物吸附在該非晶氧化鋯膜的一表面上；(2)藉由一清除氣體，將未吸附之該鈦前驅物的一部分從該反應腔室排出；(3)使用一反應氣體將該鈦前驅物氧化；以及(4)清除未反應之該反應氣體的一部分。
  5. 一種半導體裝置的製造方法，該半導體裝置包含一電容器，該方法包含下列步驟：在用於該電容器的一下電極上形成一非晶氧化鋯膜； 藉由原子層沉積(ALD，atomic layer deposition)法，使用甲基環戊二烯基三(二甲胺基)鈦作為鈦前驅物，在該氧化鋯膜上形成一非晶氧化鈦膜；藉由在從300℃分佈到700℃的溫度下進行回火，使至少該非晶氧化鈦膜結晶化；及在該已回火之氧化鈦膜上形成用於該電容器的一上電極。
  6. 如申請專利範圍第5項所述之半導體裝置的製造方法，其中該形成一非晶氧化鋯膜的步驟包含藉由ALD法以從0.1 nm分佈到4 nm的膜厚度來形成一氧化鋯膜。
  7. 如申請專利範圍第5項所述之半導體裝置的製造方法，其中該藉由ALD法來形成一非晶氧化鈦膜的步驟係在低於300℃的溫度下執行。
  8. 如申請專利範圍第5項所述之半導體裝置的製造方法，其中該藉由ALD法來形成一非晶氧化鈦膜的步驟包含重複執行一循環直到該非晶氧化鈦膜的厚度變為3.5 nm以上為止，該循環包含下列製程：(1)將該鈦前驅物導入到一反應腔室內並且使該鈦前驅物吸附在該非晶氧化鋯膜的表面上；(2)藉由一清除氣體，將未吸附之該鈦前驅物的一部分從該反應腔室排出；(3)使用一反應氣體將該鈦前驅物氧化；以及(4)清除未反應之該反應氣體的一部分。
  9. 如申請專利範圍第5項所述之半導體裝置的製造方法，其中該藉由回火進行結晶化的步驟係在一氧化環境中執行。
  10. 如申請專利範圍第5項所述之半導體裝置的製造方法，其中該形成一非晶氧化鋯膜之步驟以及該形成一非晶氧化鈦膜之步驟其中至少一者包含形成一摻鋁層。
  11. 如申請專利範圍第10項所述之半導體裝置的製造方法，其中，在該摻鋁層中，於一個層中的Al原子的面密度係小於1.4E+14原子/cm2。
  12. 如申請專利範圍第5項所述之半導體裝置的製造方法，其中形成一TiN膜或一具有5.1 eV以上之工作函數的膜以作為該下電極。
  13. 如申請專利範圍第5項所述之半導體裝置的製造方法，其中該形成一上電極的步驟包含在與該氧化鈦膜接觸的一部分上形成一具有5.1 eV以上之工作函數的膜。
  14. 如申請專利範圍第13項所述之半導體裝置的製造方法，其中將該下電極形成冠狀，以及該方法更包含形成一與該下電極之上部分接觸的支撐膜。
  15. 如申請專利範圍第14項所述之半導體裝置的製造方法，其中該形成一上電極的步驟更包含在該形成一具有5.1 eV以上之工作函數之膜的步驟之後，形成一第二上電極，該第二上電極係由一摻雜硼的矽鍺膜所製成。
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