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KR100403611B1 - 금속-절연체-금속 구조의 커패시터 및 그 제조방법 - Google Patents

금속-절연체-금속 구조의 커패시터 및 그 제조방법 Download PDF

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KR100403611B1
KR100403611B1 KR10-2000-0031031A KR20000031031A KR100403611B1 KR 100403611 B1 KR100403611 B1 KR 100403611B1 KR 20000031031 A KR20000031031 A KR 20000031031A KR 100403611 B1 KR100403611 B1 KR 100403611B1
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cvd
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김진원
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유차영
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삼성전자주식회사
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Abstract

본 발명은 반도체 소자의 MIM(metal-insulator-metal) 커패시터 및 그 제조방법에 관한 것으로, 본 발명의 커패시터는 내열성 금속 또는 내열성 금속을 포함하는 도전성 화합물로 이루어진 하부전극, 고유전물질로 이루어진 유전막, 및 백금족 금속 또는 백금족 금속 산화물로 이루어진 상부전극을 구비한다. 본 발명에 따르면, 종래의 상하부전극 모두를 백금족 금속이나 내열성 금속 또는 그 화합물을 사용한 MIM 커패시터에 비해, 단차도포성, 전기적 특성 및 경제성의 측면에서 만족할 만한 MIM 커패시터를 얻을 수 있고, 양산에의 적응성도 우수하다.

Description

금속-절연체-금속 구조의 커패시터 및 그 제조방법{Metal-insulator-metal capacitor and manufacturing method thereof}
본 발명은 반도체 소자의 커패시터 및 그 제조방법에 관한 것으로 특히 금속-절연체-금속 구조를 가지는 커패시터(이하 MIM 커패시터라 한다) 및 그 제조방법에 관한 것이다.
최근, 반도체 소자의 집적도가 증가함으로써 칩에서 각 소자가 차지하는 면적도 점차 줄어들고 있다. DRAM 소자의 정보를 저장하는 커패시터의 경우에도 더욱 좁아진 면적에서 이전과 동일한 또는 그 이상의 커패시턴스를 가질 것이 요구되고 있다. 이에 따라, 커패시터의 전극을 실린더형, 핀(fin)형 등으로 입체화하거나 전극 표면에 반구형 그레인(HSG)을 형성함으로써 전극의 표면적을 넓히는 방안, 유전막의 두께를 얇게 하는 방안, 높은 유전상수를 가지는 고유전물질 또는 강유전물질을 유전막으로 사용하는 방안등이 제안되었다.
높은 유전상수를 가지는 물질 예컨대, Ta2O5나 BST((Ba,Sr)TiO3)와 같은 물질을 유전막으로 사용하는 경우에는, 기존에 전극으로 사용하던 다결정 실리콘을 전극으로 사용하기 어렵다. 이는, 유전막의 두께를 감소시키면 터널링의 발생으로 누설전류가 증가하는 문제가 있기 때문이다. 이러한 누설전류의 억제를 위해서 다결정 실리콘 전극과 유전막 사이에 SiON과 같은 유전상수가 낮은 막을 추가하는 방안이 있으나, 이는 결과적으로 전체 커패시턴스의 저하를 가져온다.
따라서, 다결정 실리콘 전극 대신에 일함수(work function)가 큰 TiN이나 Pt 등의 금속을 전극으로 사용하는 커패시터가 제안되었다. 즉, 특허공개공보 2000-3511호에서와 같이 Ta2O5유전막을 사이에 두고 상하부전극을 TiN으로 하거나, 상하부전극을 Pt와 같은 백금족 금속을 사용하는 MIM 커패시터가 제안되었다.
그런데, 상하부전극을 TiN으로 하는 경우(TiN/Ta2O5/TiN 커패시터)는, TiN 상하부전극과 Ta2O5유전막의 증착 또는 후속 열처리시 상하부전극과 유전막을 이루는 물질간에 반응이 일어나 커패시터가 열화되는 문제가 있다. 따라서, 이러한 반응을 방지하기 위해 Si3N4등과 같은 저유전물질로 이루어진 반응방지막을 상하부전극과 유전막 사이에 개재시키는 방안이 있지만 이는 결과적으로 커패시턴스의 저하를 초래하고 그 제조공정이 복잡해지는 단점이 있다.
한편, 상하부전극을 백금족 금속으로 하는 경우(Pt/Ta2O5/Pt 커패시터)는, 전술한 상하부전극과 유전막간의 반응문제는 해결되나, 기본적으로 고가인 백금족 금속의 사용으로 인해 채산성이 떨어지고, 특히 입체적인 형상의 전극 형성을 위해 필요한 단차도포성(step coverage)이 좋은 증착기술과 패터닝을 위한 값싸고 간편한 식각기술이 실용화되어 있지 않아 양산에 적용하기 어려운 문제가 있다.
또한, 특정한 물질을 커패시터의 상하부전극과 유전막으로 사용할 때는 그에 따른 누설전류 특성, 커패시턴스 특성은 물론, 대량생산에 따른 안정성, 균일성 및 장기적인 신뢰성 등이 보장되어야 하며 경제성도 충족하여야 한다. 따라서, 그동안 반도체 소자의 커패시터에 관해서 여러 가지 물질의 채택을 포함하여 많은 개선들이 있었지만 실용화의 측면에서 여전히 개선의 필요가 있다.
본 발명이 이루고자 하는 기술적 과제는 상기의 제반 특성들을 만족하는 커패시터를 제공하는 것이다.
본 발명이 이루고자 하는 다른 기술적 과제는 상기의 제반 특성들을 만족하는 커패시터의 제조방법을 제공하는 것이다.
도 1은 본 발명에 따른 커패시터의 전극 및 유전막 구조를 도시한 단면도이다.
도 2는 본 발명의 변형예에 따른 커패시터의 전극 및 유전막 구조를 도시한 단면도이다.
도 3은 종래기술 및 본 발명에 따른 커패시터의 누설전류 특성을 도시한 그래프이다.
도 4 내지 도 8은 본 발명에 따른 커패시터의 제조방법을 설명하기 위해 공정순서대로 도시한 단면도들이다.
도 9는 본 발명의 변형예에 따른 커패시터의 제조방법을 설명하기 위해 도시한 단면도이다.
도 10 및 도 11은 본 발명에 따른 커패시터의 커패시턴스 특성 및 누설전류 특성을 각각 도시한 그래프들이다.
상기의 기술적 과제를 달성하기 위해 본 발명은, 고유전물질을 유전막으로 사용하는 커패시터에 있어서, Ti, Ta, W 등의 내열성 금속(refractory metal, 또는 고융점 금속) 또는 TiN, TiSiN, TiAlN, TaN, TaSiN, TaAlN, WN 등의 내열성 금속을 포함하는 도전성 화합물을 하부전극으로 사용하고, Ru, Pt, Ir 등의 백금족 금속 또는 RuO2, PtO, IrO2등의 백금족 금속 산화물을 상부전극으로 사용하는 MIM 커패시터를 제공한다.
여기서, 상기의 고유전물질은 Ta2O5, Al2O3또는 TaON인 것이 바람직하다.
또한, 상기 하부전극과 유전막 사이에는 하부전극과 유전막을 이루는 물질간의 반응을 방지하기 위한 반응방지막을 더 구비할 수 있다. 이 반응방지막으로는, Si3N4, Al2O3, TaON, HfO2또는 ZrO2가 적절하다.
상기의 다른 기술적 과제를 달성하기 위해 본 발명은, 기판 상에 상기와 같은 내열성 금속 또는 내열성 금속을 포함하는 도전성 화합물로 하부전극을 형성하는 단계, 하부전극 상에 상기와 같은 고유전물질로 유전막을 형성하는 단계, 및 유전막 상에 상기와 같은 백금족 금속 또는 백금족 금속 산화물로 상부전극을 형성하는 단계를 구비한다.
여기서, 상기의 하부전극 또는 상부전극은 화학기상 증착법(Chemical Vapor Deposition, 이하 CVD라 한다)이나 원자층 증착법(Atomic Layer Deposition, 이하 ALD라 한다)으로 형성하는 것이 특히 실린더형 등의 입체적인 구조의 전극을 형성하는데 바람직하다.
또한, 상기 유전막은 그 형성직후 또는 상부전극까지 형성한 후, 열처리나 플라즈마 처리를 통해 전기적 특성을 개선해 줄 수 있다.
또한, 상기 유전막은 증착과 상기 전기적 특성의 개선을 위한 열처리 또는 플라즈마 처리를 반복하여 다단계로 형성할 수 있다.
상기 하부전극을 형성한 후에 하부전극과 유전막을 이루는 물질간의 반응을 방지하기 위한 반응방지막을 형성해 줄 수 있는데, 이 반응방지막은 상기한 바와 같은 물질을 비정질 상태로 증착하는 것이 바람직하다. 아울러, 반응방지막을 형성하는 경우에는 상부전극까지 형성한 후에 유전막의 결정화 열처리를 추가해 주는 것이 좋다.
이와 같이 본 발명에 따르면, 하부전극으로는 증착과 패터닝이 용이한 내열성 금속이나 내열성 금속을 포함하는 도전성 화합물을 사용하고 상부전극으로는 고유전물질과 전기적 특성이 잘 어울리는 백금족 금속이나 백금족 금속 산화물을 사용함으로써, 누설전류 특성, 커패시턴스 특성 및 양산에의 적합성 등 여러 특성을 만족하는 커패시터를 얻을 수 있다.
이하 첨부한 도면을 참조하여 본 발명의 바람직한 실시예를 상세히 설명한다. 이하에 설명되는 실시예는 본 발명을 보다 완전히 설명하기 위한 것으로서, 본발명이 이하의 실시예로 한정되는 것으로 해석되어서는 아니된다. 이하에 설명되는 도면은 본 발명의 이해를 돕기 위한 것으로 설명의 편의와 명료성을 위해 그 크기나 두께 등이 과장되었을 수 있다. 또한, 이하의 설명에서 어떤 층(막)이 다른 층(막)의 위에 있는 것으로 설명될 때, 어떤 층(막)은 다른 층(막)의 바로 위에 존재할 수도 있고, 그 사이에 제3의 층(막)이 존재할 수도 있다.
먼저, 도 1은 본 발명의 실시예에 따른 전극 및 유전막 구조를 개념적으로 도시한 단면도이다. 도 1에서 본 발명의 실시예에 따른 커패시터는 평판형(planar type)으로 도시되었지만, 본 발명의 커패시터는 평판형뿐만 아니라 실린더형이나 핀형, 그 종단면이 사다리꼴이나 역사다리꼴 등 다양한 형태로 이루어질 수 있다.
도 1을 참조하면, 본 실시예에 따른 커패시터는 그 하부전극(10)이 Ti, Ta, W 등의 내열성 금속이나, TiN, TiSiN, TiAlN, TaN, TaSiN, TaAlN, WN 등의 내열성 금속의 화합물로 이루어진다. 특히, 하부전극(10)이 실린더형등 입체적인 구조를 가지는 경우에는 단차도포성이 좋은 CVD나 ALD 방법으로 증착된 내열성 금속이나 그 화합물인 것이 좋다. 이러한 내열성 금속이나 그 화합물의 CVD 또는 ALD 방법은 이미 실용화되어 있어 용이하게 이용할 수 있다(그 자세한 방법은 후술한다).
본 실시예의 커패시터의 유전막(12)은 고유전물질 예컨대, Ta2O5, Al2O3또는 TaON 등 종래의 실리콘 산화막이나 질화막보다 유전상수가 훨씬 높은 물질로 이루어진다. 유전막(12) 역시 하부전극(10)과 마찬가지로 이미 실용화되어 있는 CVD나 ALD 방법(그 구체적인 방법은 후술한다)으로 증착된 것이 단차도포성이 좋아 바람직하다.
커패시터의 상부전극(14)은 Ru, Pt, Ir 등의 백금족 금속 또는 RuO2, PtO, IrO2등의 백금족 금속 산화물로 이루어진다. 이러한 물질들은 고유전물질을 유전막으로 사용하는 커패시터에서 누설전류 특성 등 그 전기적 특성이 좋다는 장점을 가진다. 한편, 상부전극(14) 역시 그 아래의 유전막(12)이나 하부전극(10)과 마찬가지로 CVD나 ALD 방법으로 증착하는 것이 단차도포성 측면에서 바람직하다(그 자세한 방법은 후술한다).
한편, 도 2에 도시된 바와 같이, 본 실시예의 커패시터의 변형예로서, 내열성 금속 또는 그 화합물로 이루어진 하부전극(10)과 고유전물질로 이루어진 유전막(12)의 사이에, 하부전극(10) 물질과 유전막(12) 물질간의 반응을 억제하는 반응방지막(20)을 더 구비할 수도 있다. 반응방지막(20)은 Si3N4, Al2O3, TaON, HfO2또는 ZrO2로 이루어지는 것이 바람직하다. 후술하겠지만, 반응방지막(20)은 비정질 상태로 증착하고, 상부전극(14)까지 증착한 다음 유전막(12)의 열처리를 수행하는 것이 바람직하다.
도 3은 도 1 및 도 2에 도시된 바와 같은 평판형 커패시터의 누설전류 밀도를 측정하여 도시한 그래프이다. 도 3에 도시된 측정에서 커패시터의 하부전극은 CVD-TiN으로 하였고, 유전막은 Ta2O5막을 사용하였다. Ta2O5유전막은 1차로 90Å을 증착하고 UV-O3어닐링을 한 후, 2차로 60Å을 증착하고 UV-O3어닐링을 하여 두 단계로 증착하였다. 도 3에서 ▼와 ●로 표시된 것은 본 발명에 따라 상부전극을CVD-Ru으로 한 경우이고, 특히 ●로 표시된 것은 상부전극을 CVD-Ru으로 하고 CVD-TiN 하부전극과 Ta2O5유전막 사이에 반응방지막으로서 Si3N4막을 개재시킨 경우이다. 또한, □로 표시된 것은 종래기술에 따라 상부전극을 CVD-TiN으로 한 경우이며, ○로 표시된 것은 종래기술에 따라 상부전극을 PVD(Physical Vapor Deposition, 물리기상 증착)-TiN으로 한 경우이다.
도 3으로부터 알 수 있듯이, 본 발명에 따라 상부전극을 CVD-Ru으로 한 경우(▼ 및 ●)의 누설전류 특성이 상부전극을 TiN으로 한 종래(□ 및 ○)에 비해 우수하거나 비슷하다. 특히, 커패시터의 동작전압이 ±1V 내외라는 점을 고려하면 본 발명의 커패시터는 적절한 누설전류 특성을 보장함을 알 수 있다.
한편, 상부전극을 TiN으로 한 종래의 경우에서, CVD-TiN(□)보다 PVD-TiN(○)의 누설전류 특성이 우수한 것으로 나타났는데, 이는 CVD-TiN이 상대적으로 고온(약 500℃ 이상)에서 TiCl4, NH3등과 같이 하부의 Ta2O5유전막의 산소에 영향을 미칠 수 있는 환원성 분위기에서 증착됨에 반해, PVD-TiN은 상대적으로 저온(약 400℃ 이하)에서 증착되고 Ta2O5유전막을 열화시키는 환원성 분위기가 필요없기 때문이다(후술하겠지만 마찬가지로, CVD-Ru 상부전극(▼ 및 ●)은 상대적으로 저온에서 Ta2O5유전막의 산소공공(oxygen vacancy)을 치유할 수 있는 O2가스를 사용하여 증착되므로 누설전류 특성이 우수하게 된다). 그러나, PVD-TiN 상부전극은 실린더형 커패시터에서와 같이 입체적이고 단차가 큰 유전막 상에 적용되기에는 부적합하다.
이와 같이, 본 발명의 커패시터는 고유전물질을 유전막으로 사용하는 MIM 커패시터이되, 하부전극(10)을 내열성 금속 또는 내열성 금속을 포함하는 도전성 화합물로 하고 상부전극(14)을 백금족 금속 또는 그 산화물로 하여 종래의 상하부전극을 동일한 물질로 하는 경우에 비해, 단차도포성과 누설전류 특성이 우수하면서 경제성 및 양산에의 적합성도 충족하는 커패시터를 제공할 수 있다.
다음으로 도 4 내지 도 9를 참조하여 본 발명의 실시예 및 변형예에 따른 커패시터의 제조방법을 설명한다. 이하에서 설명되는 본 실시예의 커패시터는 그 전극구조가 실린더형으로서 CVD-Ru 상부전극/Ta2O5유전막/CVD-TiN 하부전극으로 이루어지지만, 본 발명이 이에 한정되는 것은 아니고 전술한 다양한 물질을 사용하여 다양한 형태로 제조할 수 있음은 물론이다.
도 4를 참조하면, 그 하부에 트랜지스터 등의 소자(미도시)가 형성된 층간절연막(100)에 하부전극 컨택 플러그(110)를 형성하고, 그 위에 실린더형 하부전극을 형성하기 위한 몰드층으로서 절연막(120, 140)을 형성한다. 이 절연막(120, 140)은 예컨대 실리콘 산화막이다. 도 4에서 130은 절연막(140)의 식각시 식각정지층 역할을 하는 층으로서, 상기 절연막(140)과 식각선택비가 있는 물질 예컨대 실리콘 질화막으로 형성할 수 있다. 절연막들(120, 130 및 140)의 총 두께는 하부전극의 높이에 상당하는 두께로 형성한다. 또한, 도면에서 식각정지층(130)은 절연막들(120 및 140) 사이에 개재되는 것으로 도시되고 설명되지만, 식각정지층(130)의 위치는 반드시 이에 한하지 않고 예컨대 층간절연막(100) 표면에 하부전극 컨택 플러그(110)를 노출하면서 형성될 수도 있다.
이어서, 도 5에 도시된 바와 같이 절연막(140, 120) 및 식각정지층(130)을 식각하여 하부전극 컨택 플러그(110)를 노출하는 트렌치(150)를 형성한다. 이 트렌치(150)의 측벽과 저면에 하부전극이 형성되게 된다.
이어서, 도 6에 도시된 바와 같이, 하부전극을 이룰 TiN층(160)을 CVD 방법 또는 ALD 방법으로 일정한 두께로(conformally) 전면에 증착하고, 그 위에 유동성이 좋은 예컨대 실리콘 산화막을 증착하여 TiN층(160)에 의해 형성된 트렌치를 메운다.
TiN층(160)은 TiCl4과 NH3를 소스가스로 하여 0.1 내지 10 Torr의 압력하에서 600 내지 700℃의 온도에서 CVD 증착함으로써 형성한다. ALD 방법으로 증착하는 경우에는, 동일한 소스가스를 사용하되 한 번에 한 가지의 소스가스(예컨대 TiCl4)만을 공급하여 기판 상에 화학흡착시킨 다음, 반응챔버 내의 미흡착된 소스가스를 퍼지한 후, 다른 한 가지의 소스가스(예컨대 NH3)를 공급하여 기판 상에 TiN층(160)을 형성하는 과정을 반복한다. 다만 ALD의 경우에는 온도를 450 내지 550℃로 한다.
이어서, 도 6의 결과물을 화학기계적 연마 또는 에치백(etch-back)에 의해 전면 식각하여 절연막(142)을 노출하여 인접한 하부전극들을 분리한다. 그리고, 노출된 절연막(142) 및 트렌치를 메웠던 절연막(170)을 제거하면 도 6에 도시된 바와 같이 된다. 절연막들(142 및 170)이 동일한 물질로 이루어졌다면 한 번의 습식 또는 건식식각으로 동시에 제거된다.
이어서, 도 8에 도시된 바와 같이, 실린더형 TiN 하부전극(162) 상에 Ta2O5유전막(180) 및 Ru 상부전극(190)을 형성함으로써 커패시터를 완성한다.
구체적으로, Ta2O5유전막(180)은 액상의 Ta(OC2H5)5를 기화기에 의해 기화시킨 Ta 소스가스와 O2가스를 공급하면서 400 내지 500℃에서 CVD 방법으로, 또는 약 300℃에서 ALD 방법으로 증착함으로써 형성된다. 이와 같이 Ta2O5유전막(180)은 비교적 저온에서 증착되므로 더욱 단차 도포성이 우수하다.
Ta2O5유전막(180)은 증착후에 O3를 포함하는 산소 또는 질소 분위기에서 자외선 열처리 또는 플라즈마 처리를 수행하여 유전막의 전기적 특성을 개선할 수 있다. 또한, Ta2O5유전막(180)은 여러 번에 걸쳐 증착과 UV-O3열처리를 반복하여 다단계로 증착할 수 있다. 이때, 서로 다른 유전물질을 증착하고 열처리함으로써 복합막으로된 유전막을 형성할 수도 있다. 아울러, Ta2O5유전막(180)은 대략 700℃ 이상에서 열처리하여 결정화시켜 줌으로써 그 유전상수를 높일 수 있다. 그러나, 이 Ta2O5유전막(180)의 결정화 열처리는 후술하는 바와 같이 상부전극까지 형성한 후에 수행하는 것이 더 바람직하다.
Ru 상부전극(190)은, Ru 소스가스 예컨대, 액상의 Ru(C2H5C5H4)2를 기화시킨 Ru 소스가스와 반응가스인 O2가스를 공급하면서 250 내지 450℃의 온도에서 CVD 또는 ALD 방법으로 증착함으로써 형성한다. 또한, Ru막은 증착시의 조건에 따라 그 표면 모폴러지 및 전기적 특성이 달라지는데, 본 출원인에 의해 1999년 12월 23일 출원된 특허출원 제99-61337호에 개시된 바와 같이, 증착초기와 후기에 걸쳐 증착조건을 달리하면서 증착함으로써 원하는 특성의 Ru 상부전극(190)을 얻을 수도 있다. 이 경우 구체적으로, 증착초기에는 반응챔버내 압력을 10∼50 Torr(더욱 바람직하게는 20∼40 Torr)로 유지하고, O2가스의 유량을 500∼2000 sccm(더욱 바람직하게는 1000∼1500 sccm)으로 유지하여 5초∼5분간 루테늄을 증착하고, 증착후기에는 챔버내 압력을 0.05∼10 Torr(더욱 바람직하게는 0.1∼3 Torr)로 유지하고, O2가스의 유량을 10∼300 sccm(더욱 바람직하게는 50∼150 sccm)으로 유지하여 원하는 두께의 Ru막을 얻을 때까지 증착한다.
한편, 도 9에 도시된 바와 같이 본 실시예의 변형예로서, 하부전극(162)과 유전막(180) 사이에 Si3N4반응방지막(200)을 개재시킬 수 있다. 이 경우에는, 도 7에 도시된 바와 같은 상태에서, 실린더형 TiN 하부전극(162)이 형성된 기판 전면에 실란계의 Si 소스가스와 NH3와 같은 N 소스가스를 사용하여 CVD 방법으로 실리콘 질화막(200)을 형성한다. 이어서, 그 위에 유전막(180) 및 상부전극(190)을 형성하면 된다. 이때, Si3N4반응방지막(200)은 600 내지 700℃의 온도에서 증착하여 비정질로 증착하고, 상부전극(190)을 형성한 다음에 전술한 바와 같은 유전막의 결정화 열처리를 수행하는 것이 바람직하다. 이는, Ta2O5유전막(180)의 결정화를 Ru 상부전극(190) 형성전에 수행하면 Si3N4반응방지막(200)이 Ta2O5유전막(180)의 결정화 시드층이 되어 Ta2O5유전막(180)의 유전상수 증가가 두드러지지 않지만, Ru 상부전극(190) 형성후에 수행하는 경우에는 Ru 상부전극(190)이 Ta2O5유전막(180)의 결정화 시드층이 되어 그 유전상수 증가가 두드러지기 때문이다.
도 10 및 도 11은 위와 같이 본 실시예에 따라 제조된 커패시터의 전기적 특성을 측정하여 그 누적분포를 도시한 그래프들이다. 이 측정에서 사용된 커패시터는 실린더형으로서 상기와 같이 CVD-Ru 상부전극/CVD-Ta2O5유전막/CVD-TiN 하부전극으로 이루어졌으며, 하부전극의 높이는 대략 1㎛, 유전막의 두께는 대략 150Å으로 하였다.
도 10을 보면, 본 실시예에 따른 커패시터의 커패시턴스는 대략 셀당 40fF 정도이고 Cmin/Cmax비는 0.99 정도이다. 또한, 도 11을 보면 ±1V의 전압을 인가했을 때 그 누설전류 밀도가 대략 셀당 10-16A 정도로 양호하게 측정되었다.
한편, 상술한 실시예에서 상하부전극 및 유전막은 특정한 물질을 특정한 방법으로 증착하여 형성된 것으로 설명되었으나, 그 소스가스를 적절히 선택하면 전술한 다른 물질로도 형성할 수 있으며, 실린더형 등 입체적인 형상이 아닌 경우라면 CVD나 ALD가 아닌 스퍼터링 등의 다른 방법으로도 증착될 수 있음은 물론이다.
이상 상술한 바와 같이, 본 발명에 따르면 고유전물질을 유전막으로 사용하는 커패시터에 있어서, 하부전극은 증착과 식각공정이 실용화되어 있는 내열성 금속 또는 그를 포함하는 도전성 화합물을 사용함으로써 입체적인 형상의 하부전극을 단차도포성이 우수하게 형성할 수 있고, 상부전극은 백금족 금속 또는 그 산화물을 사용함으로써 전기적 특성이 우수한 커패시터를 얻을 수 있다.
또한, 본 발명에 따르면 종래의 상하부전극을 백금족 금속으로 동일하게 또는 내열성 금속이나 그 도전성 화합물로 동일하게 형성한 MIM 커패시터에 비해, 단차도포성, 전기적 특성 및 경제성의 측면에서 만족할 만한 MIM 커패시터를 얻을 수 있다. 특히, 그 전기적 특성들을 보장할 수 있는 실용화된 증착방법이 없었던 Ru 등의 백금족 금속의 CVD 방법을 개발하여 적용함으로써 양산에의 적응성도 우수하다.

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  7. TiN으로 이루어진 실린더형 하부전극;
    상기 TiN 하부전극상에 형성되고 Si3N4로 이루어진 반응방지막;
    상기 반응방지막 상에 형성되고 Ta2O5로 이루어진 유전막; 및
    상기 유전막 상에 형성된 CVD-Ru으로 이루어진 상부전극을 구비하고,
    상기 Si3N4로 이루어진 반응방지막은 상기 Ta2O5유전막을 형성하는 동안 그리고 상기 CVD-Ru 상부전극을 형성한 후 행해지는 열 처리 동안 상기 TiN 하부전극과 상기 Ta2O5유전막간 반응을 방지하고,
    상기 CVD-Ru 상부전극은 상기 CVD-Ru 상부전극을 형성한 후 행해지는 열 처리 동안 상기 Ta2O5유전막의 결정화 시드층으로 작용하는 것을 특징으로 하는 커패시터.
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  20. 기판 상에 TiN을 화학기상 증착하여 실린더형의 하부전극을 형성하는 단계;
    상기 TiN 하부전극 상에 Si3N4로 이루어진 반응방지막을 형성하는 단계;
    상기 Si3N4반응방지막 상에 Ta2O5로 이루어진 유전막을 형성하는 단계;
    상기 Ta2O5유전막 상에 Ru을 화학기상 증착하여 CVD-Ru 상부전극을 형성하는 단계; 및
    상기 결과물을 열처리하여 상기 유전막을 결정화시키는 단계를 포함하며,
    상기 Si3N4로 이루어진 반응방지막은 상기 Ta2O5유전막을 형성하는 단계시 그리고 상기 열처리 단계시 상기 TiN 하부전극과 상기 Ta2O5유전막간 반응을 방지하고,
    상기 CVD-Ru 상부전극은 상기 열처리 단계시 상기 Ta2O5유전막의 결정화 시드층으로 작용하는 것을 특징으로 하는 커패시터 제조방법.
  21. 제20항에 있어서, 상기 유전막을 형성하는 단계에 이어,
    상기 유전막을 열처리 또는 플라즈마 처리하는 단계를 더 구비하는 것을 특징으로 하는 커패시터 제조방법.
  22. 삭제
  23. 제20항에 있어서, 상기 유전막을 형성하는 단계는,
    상기 Ta2O5를 증착하는 단계; 및
    상기 증착된 Ta2O5막을 UV-O3열처리하는 단계를 반복하여 다단계로 형성하는 것을 특징으로 하는 커패시터 제조방법.
  24. 삭제
  25. 제20항에 있어서, 상기 반응방지막을 이루는 Si3N4는 비정질 상태로 증착되는 것을 특징으로 하는 커패시터 제조방법.
  26. 삭제
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