маемый код в код или О, триггер со счетным входом дл образовани контрольного кода выдаваемой информации и дл контрол принимаемой инфйрмации, сче чик разр дов числа, счетчик и дешифратор количества ошибок, регистр хранени номера искаженного разр да и дешифратор этого номера 2. Основным недостатком этого устройст ва вл етс пониженна достоверность преобразовани параллельного кода в последовательный при выдаче информации и соответственно последовательного кода в параллельный при приеме информацииз об условленна применением сдвигового регистра , надежность функционировани кото рого в каждом такте св зи зависит от ис правности срабатывани практически каж дого его элемента. Недостаточна дост,о верность передачи информации в данном устройстве определ етс также тем, что при приеме сообщени данные в триггер контрол на четность ответвл ютс со входа сдвигового регистра, при этом правильное срабатывание контрол вл етс всего лишь необходимым, но недостаточным условием дл безошибочной установки прин того кода на трштерах сдвигового регистра. Недостатки данного устройства, заключаютс также в невозможности диагностировани неисправного узла, разрушении информации в регистре после выдачи слова , обусловленное спецификой работы сдвигового регистра, что, в свою очередь, ис штючает возможность оперативного повторени передачи слова, искаженного много кратной ошибкой. Наконец, использование дл перекодировки двоичного кода в коррел ционный парафазный код специального шифратора вл етс неоправданным,- так как при наличии триггеров эта процедура может быть выполнена за счет одновременного считывани состо ни триггера с его единичного и нулевого выходов. Цель изобретени - повышение досто- вёрнсюти. Указанна цель достигаетс тем что в устройство дл кодировани и декодировани последовательного кода с коррекцией одиночных ошибок, содержащее регистр , триггер проверки на четность, вход ной дешифратор, счетчик количества ошибок , дешифратор количества ошибок, счетчик разр дов числа, дешифратор номера разр да числа и регистр хранени номера искаженного разр да, причем первый выХОД входного дешифратора соединен со входом счетчика количества ошибок, выход которого соединен с первым входом дешифратора количества ошибок, выход счетчика разр дов числа соединен с первым входом регистра хранени номера искаженного разр да, входы входного дешифратора вл ютс информационными входами устройства, введены блок сравнени , входной и выходной коммутаторы, причем первый ;г второй выходы выходного коммутатора вл ютс выходами устройства, первый выход выходного коммутатора соединен с первым входом блока сравнени , выход которого соединен со счетным входом триггера проверки на четность, первый выход триггера проверки на четность соединен с первым входом выходного коммутатора и ср вторым входом дешифрато ра количества ошибок, выход которого соедршен с первыми входами входного коммутатора и дешифратора номера разр да числа , первый и второй выходы входного коммутатора соединены соответственно со вторым входом блока сравнени и с первым входом регистра, выход которого соединен с информационным входом выходного коммутатора, второй выход триггера проверки на четность соединен со вторым входом выходного коммутатора, первый, второй и третий выходы- дешифратора номера разр да числа соединены соответственно с гротьим входом дешифратора количества ошибок, со вторым входом входного коммутатора, с третьим, входом выходного коммутатора, кроме того, первый выход дешифратора номера разр да числа соединен с третьим входом блока сравнени , первь«й и BTOpoii выходы входного дешифратора соединены соответственно со вторым входом регистра хранени номера, искаженного разр да и с третьим входом входного коммутатора, выход регистра хранени номера исках-енного разр да соединен со вторым входом дешифратора номера разр да числа, третий и четвертый входы которого соединены соответственно с выходом счетчика разр дов числа и с управл ющим входом устройства. На чертеже приведена структурна схе а предлагаемого устройства. Устройство содержит регистр 1, триг ер 2 проверки на четность, входной дешифатор . 3, счетчик 4 количества ошибок. ешифратОр 5 количества ошибок,счетчик разр дов числа, дешифратор 7 номера азр да числа, регистр 8 хранени номера скаженного разр да, входной коммутатор 9, .выходной KOMMyfarop 10, блок 11 сравнени , шину 12 Передача и передающую 13 и приемную 14. двухпроводные пинии св зи. Входы входного дешифратора 3 соединены с приемной линией св зи 14, его первый выход Соединен со вторым входом регистра 8 хранени номера искаженного разр да, у которого первый вход соединен с выходом счетчика 6 разр дов числа, и входом счетчика 4 количества ошибок, выход которого соединен с первым входом де шифратора 5 количества ошибок. Первый вход дешифратора 7 номера разр да числа соединен с выходом дешифратора 5 количества ошибок, к которому также подключен первый вход входного коммутатора 9, его второй вход - с выходом регистра 8 хранени номера искаженного разр да, третий вход - с выходо счетчика 6 разр дов числа и четвертый вход - с управл ющим входом шины 12 Передача. Второй вход входного коммутатора 9 поразр дно соединен с шинами первого вы хода дешифратора 7 номера разр да числа , его третий вход - со вторым выходам входного дешифратора 3, а второй выход поразр дно - с единичными входами триггеров регистра 1, Первый и второй входы выходного ком мутатора 10 соединены соответственно с единичным и нулевым выходами триггера 2 проверки на четность, а первый и второй выходы с передающей линией 13 св зи. Третий вход выходного коммутатора 10 поразр дно соединен с шинами второго выхода дешифратора 7 номера разр да числа, его информационный вход также поразр дно соединен единичными выходам триггеров регистра i. Первый вход блока 11 сравнени соединен с первым выходом выходного комм татора 10, второй вход со вторым выходом входного коммутатора 9, третий вход с пер . - .- вым выходом дешифратора 7 номера разр да числа, к которому также подключен третий вход дешифратора 5 количества ошибок. Выход блока 11 сравнени соединен со счетным входом триггера 2 проверки на четность. единичный выход которого также соединен „ со вторым входом дешифратора 5 количества ошибок. Устройство работает следующим образом . 7 76 При выдаче информации на регистре 1 устанавливаетс код передаваемого сообщени . При этом поразр дно на информационном входе выходного коммутатора 10 с единичных и нулевых плеч триггеров регистра 1 в соответствии с заданным кодом устанавливаютс открывающие и закрывающие потенциалы. Если триггер i -го разр да в регистре 1 находитс в единичном состо нии, то по этому разр ду на второй и третий входы выходного коммутатора 10 поступают соответственно открывающий и закрывающий потенциалы , если триггер находитс в нулевом состо нии, то по этому разр ду удерживаютс соответственно закрывающий и от крываюший потенциалы. Перед началом выдачи информации на счетчике 6 разр дов числа устанавливаетс код П , соответствующий количеству информационных разр дов в передаваемом сообщении. Далее на управл ющий вход дешифратора 7 номера разр да числа по шине 12 Передача поступает первый тактируюший сигнал. В соответствии с расшифрованным состо нием счетчика 6 дешифратор 7 вырабатывает на третьем выходе сигнал, который, поступа на третий вход выходного коммутатора 10, опрашивает состо ние триггера первого разр да регистра 1, При этом, если этот триггер находитс в нулевом состо нии, то на первый и второй выходы выходного коммутатора Ю выдаетс код 1, если триггер находитс в состо нии I, то на этих же выходах по вл етс код Ю . Далее выработанна кодова посылка поступает в передающую линию св аи 13. Аналогичным -образом срабатывают последующие тактирующие сигналы, поступающие по шине 12 Передача. Каждый из этих сигналов вычитает едшщу из состо ни счетчика 6 разр дов числа (эта цепь на схеме не показана), в результате чего дешифратор 7 на своем втором выходе вырабатывает сигналы, последовательно оп- рашивающие состо ние триггеров регистра 1 от первого до последнего информационного разр да. Одновременно подаетс сигнал с первого выхода выходного коммутатора 10 на первый вход блока 11 сравнени , который при отсутствии сигналов на его втором и третьем входах (что определ етс соответственно режимом выдачи информации и выдачей информационных разр дов) по каждой кодовой посылке 10 пропускает сигнал на свой выход, переключа триггер 2 в протнвололожное состо ние, что, в свою очередь, определ ет четность количества «единиц в переданном слове. После выдачи состо ни триггеров всех Y информационных разр дов на счетчике количества разр дов устанавливаетс код О-ОО, при котором дешифратор 7 вырабатывает последний выдающий сигнал. Этот сигнал опрашивает состо ние триггера 2, который к этому- моменту времени хранит информацию, полностью соответствующую четности количества единиц в переданном слове. Если число единиц в пере данном слове четно, то триггер 2 находитс в нулевом состо нии и в последней (контрольной) посылке в передаваемую ли нию св зи 13 передаетс код Ol. Если число единиц в слове нечетно,то триггер 2 находитс в единичном состо НИИ и в контрольной посылке передаетс код 10. При коде О-ОО на счетчике 6 разр дов числа дешифратор 7 вырабатывает ситнал также на свой первый выход, который, поступа на третий вход блока сравнени 11 (независимо от информации, поступающей на его первый вход с выхода выходного коммутатора 1Q, т„е, даже при считывании единичного состо ни триггера 2), блокирует прохождение сигналов на счетный вход триггера 2, что сохран ет его состо ние, а следовательно, и результат контрол до начала выдачи следующего слова. При приеме слова в устройство в зави симости от нулевого или единичного значени информации разр да, передаваемой в данной посылке, на вход входного дешиф ратора 3 из приемной линии 14 св зи последовательно поступают кодовые посылки 01 или Ю. Дешифратор 3 преобра зует эти посылки в двоичный код. Причем если на вход дешифратора 3 поступает код 10, то на его второй выход выдаетс сигнал, который далее поступает на третий вход входного коммутатора 9, еели же не поступает код 01, то на выход дешифратора 3 сигнал не выдаетс . Управление установкой принимаемой информации, также как и при выдаче информации осуществл етс дешифратором 7 номера разр да, который расшифровывает состо ние счетчика 6, ведущего подсчет количества прин тых разр дов числа. Перед началом приема очередного слова регистр 1 и триггер 2 проверки на четность устанавливаютс в О, а на счетчике 6 количества разр дов числа устанавливаетс код n + l, который на единицу превышает код, устанавливаемый на этом счетчике в режиме выдачи информации . При приеме по каждому тактирующему сигналу, поступающему по шине 12 Передача , дешифратор 7 в зависимости от состо ни счетчика 6 вырабатывает на шины своего первого выхода сигналы, которые поразр дно поступают на первый ВХОД входного коммутатора 9. Этот блок в соответствии с номером разр да числа разрешает прохождение сигнала со второго выхода входного дешифратора 3 на один из своих выходов. Если с выхода входного де- ш{4ратора 3 поступил сигнал, чтосоответст вует приему кода 10, товмомент тактировани со второго выхода входного коммутатора 9 на единичный вход регистра 1, соответствующий номеру разр да числа, подаетс сигнал, который переключает этот триггер в единичное состо ние. Если же со второго выхода дешифрачора 3 сигнал не выдаетс , что соответствует приему кода 01, то на выход входного коммутатора 9 сигнал также не выдаетс , в результате чего триггер регистра 1 в соответствующем разр де остаетс в нулевом состо нии. Одновременно с управлением установкой принимаемой информации дешифратор 7 номера разр да числа вырабатывает сигналы по третьему выходу, что обеспечивает последовательное считывание на контроль состо ни триггеров регистра 1, которое осуществл етс непосредственно после установки на них прин того кода. При этом возбуждение шин на втором выходе дешифратора 7, ввиду сдвша исходного кода на счетчике разр дов числа 6, происходит с отставанием на единицу относительно возбуждени шин на третьем выходе этого дешифратора. Так при коде П +1 на счетчике б на третьем выходе дешифратора 7 возбуждаетс перва шина, что обеспечивает соответствующую установку триггера первого разр да регистра 1, а на втором выходе дешифратора 7 вообще не возбуждаетс ни одна шина. При коде и на счетчике 6 на третьем вьосоде дешифратора 7 возбуждаетс втора шина, а на втором выходе перва , что соответственно обеспечивает прием информации во второй разр д регистра 1 и опрос состо ни триггера первого разр да регистра 1, в которое он был установлен в предыдущем такте св зи, В случае единичного состо ни триггера первого разр да в момент опроса на первый выход
выходного коммутатора 10 выдаетс сигнал , который блоком сравнени 11 пропускаетс на счетный вход триггера 2, что обеспечивает контроль на четность принимаемой информации.
После приема, последнего ( ц-го) информационного разр да на счетчике 6 количества разр дов устанавливаетс код 1, при этом в регистре 1 принимает код всех П информационных разр дов ело-ю нию ва, а в триггер 2 контрол на четность передаетс состо ние всех триггеров регистра 1, кроме последнего (п-го). В последней (П+1)-ой посылке в устройство поступает код контрольного разр да переданного слова. Код 1, наход щийс в этот момент на счетчике 6, возбуждает на третьем выходе дешифратора 7 (И + 1)-ю шину, а на втором выходе - и -ую шину. Входной коммутатор 9 разрешает прохождение принимаемого сигнала на свой первый выход, откуда он далее поступает на второй вход блок.а 11 сравнени , Одновре- менное возбуждение И -ой шины на втором выходе дешифратора 7 опрашивает вы ходной коммутатор 10, считыва на первый вход блока 11 сравнени состо ние триггера последнего (Ц-го) разр да регистра 1. При этом на счетный вход три гера 2 блок 11 сравнени пропускает си нал только в том случае, если принимаемый код контрольного разр да слова и состо ние триггера последнего разр да регистра 1 неравнозначны, что не наруша ет правильность механизма определени четности количества единиц в переданном слове. Действительно, если после просчета состо ни триггера (И-1)-го разр да, триггер 2 находитс в нулевом состо нии , то это означает, что в ( И-)-ых разр дах числа было четное количество единиц. При этом, если триггер VI-го разр да находитс в нулевом состо нии, то в последней (контрольной) посылке в устройство должен поступить код О. В этом случае ни на первый, ни на второй входы блока 11 сравнени сигналы не поступают, соответственно триггер 2 остаетс в прежнем состо нии. Если в П -ом разр де имеет место единица, то в (11+1)-ой (контрольной) п сылке должен поступить код I. При этом на первый и второй входы блока 11 сравнени одновременно поступают сигна лы с первого выхода выходного коммута тора 10 и с первого выхода входного коммутатора 9, что также преп тствует
прохождению сигнала на выход этого блока , сохран прежнее состо ние триггера 2.