SU470867A1 - Устройство дл контрол накопител - Google Patents

Description

(54) УСТРОЙСТВО ДЛЯ КОНТРОЛЯ НАКОПИТЕЛЯ

1

Насто щее изобретение относитс  к области запоминающих устройств.

Известно устройство дл  контрол  наконител , например посто нного или полуносто нного , содержащее декодирующий блок, вход которого подсоединен к выходу накопител , счетчик, выход которого соединен со входами индикатора и наконител , схему останова и блок управлени .

Известное устройство исправл ет одиночные и обнаруживает двойные ошибки.

Недостатком известного устройства  вл етс  то, что в случае ошибок более высокой кратности оно производит ложные исправлени , вырабатыва  сигнал «двукратна  ощибка только при наличии двойных и некоторых других ошибок четной кратности.

Описываемое устройство отличаетс  от известного тем, что оно содержит схему «И, переключатель режима работы и схему «Запрет , входы которой подключены к соответствующим выходам декодирующего блока и блока управлени , а выход - ко входам схемы останова и счетчика, выход схемы «И соединен с одним из входов декодирующего блока , первый вход - с выходом блока управлени , второй вход через переключатель - с одним нз входов блока управлени  и соответствующими входами счетчика и схемы «Занрет .

Указанные отличи  позвол ют повысить надежность работы устройства и точность контрол . На чертеже изображена блок-схема устройства .

Устройство содержит накопитель 1, с выхода которого при подаче на его вход кода адреса и имнульса запроса считываетс  {т + -rk) -разр дное число (где т - количество

информационных разр дов, ()-количество контрольных разр дов кода Хэмминга с кодовым рассто нием ), декодирующий блок 2 кода Хэмминга в составе и-разр дного (где + /г) приемного регистра 3 параллельного действи , единичные входы которого подсоединены к выходным шинам накопител  , k сумматоров 4 по модулю два, соединенных с выходами регистра 3, /-разр дный регистр коррекции 5, входы которого нодсоединены к выходам сумматоров 4, кроме последнего , дешифратор коррекции 6, входы которого подключены к выходам регистра коррекции 5, а выходные шины - к счетным входам триггеров регистра 3.

Устройство, кроме того, содержит схему «Запрет 7, счетчик 8, индикатор 9, блок управлени  10, соединенный с выходной шиной 11, переключатель 12 режима работы, схему «И 13. В состав блока 2 также входит

схема 14 выработки сигнала «двукратна 

ошибка, соединенна  с последним (правым - па чертеже) сумматором 4. Устройство также содержит схему остапова 15. Входы схемы «Запрет 7 подключены к соответствующим выходам блоков 2 и 10, а выход - ко входам схемы 15 и счетчика 8. Выход 16 схемы «И 13 соединен с одним из входов блока 2, первый вход - с выходом блока управлени  10, второй - с одним из выходов переключател  12, другие выходы которого соединены со входами блока 10, счетчика 8 и схемы 7.

Устройство может работать в режимах «Проверка или «Коррекци . Переключение из одного режима работы в другой происходит переключателем 12 режима работы.

В режим «Проверка устройство контрол  переводитс  перед включением накопител  1 в рабочий режим с целью обнаружени  и устранени  обнаруживаемых ошибок любой кратности .

Во врем  работы наконител  в составе цифровой вычислительной машины (ЦВМ) устройство контрол  переводитс  в режим «Коррекци  с целью исправлени  одиночных и обнаружепи  двукратн ых ошибок, возникших после автономной проверки.

Устройство работает следуюшим образом.

Перед запуском устройства счетчик 8, регистры 3 и 5 сигналом «сброс устанавливаютс  в состо ние «О.

В режиме «Проверка счетчик 8 отключаетс  от ЦВМ, на один из входов схемы 7 подаетс  разрешаюш,ий потенциал, схема 13 закрываетс , блокиру  работу дешифратора коррекции 6.

При пуске производитс  последовательное обрашение к адресам накопител  1, коды которых задаютс  состо нием счетчика 8. Счетчик 8 перебрасываетс  в следуюшее состо ние от счетных импульсов, поступаюш,их с выхода схемы 7. Счетные импульсы на выходе схемы 7 вырабатываютс  при наличии нулевого кода на выходах сумматоров 4 синхронизирующих импульсов, поступающих с блока управлени  10, и разрешающего потенциала с переключател  12.

Каждое считанное с выхода накопител  1 число переписываетс  в регистр 3, с которого поступает на входы сумматоров 4. Каждый из сумматоров 4, кроме последнего, провер ет на четность определенный набор разр дов считанного числа. Последний сумматор 4 провер ет на четность весь «-разр дный набор считанного числа.

Если после декодировани  числа на выходах сумматоров 4 установилс  нулевой код, это свидетельствует об отсутствии ошибок ввода и считывани  провер емого числа. С поступлением синхронизирующего импульса схема 7 формирует счетный импульс, перебрасывающий счетчик 8 в следующее состо ние. Считываетс  и провер етс  новое число и т. д.

Если после декодировани  числа па выходе хот  бы одного из сумматоров 4 установилс 

ненулевой код, на выходе схемы 7 счетный сигнал не формируетс  и счетчик 8 остаетс  в том же состо нии. Схема останова 15 вырабатывает сигнал «Останов, условием выработки которого  вл етс  отсутствие счетного сигнала с выхода схемы 7, наличие синхронизирующего сигнала с блока унравлени  10 и положение переключател  12 в состо нии «Проверка. Определение адреса числа, при

считывании которого была обнаружена ошибка , производитс  определением состо ни  счетчика 8, осуществл емого визуально с помощью индикатора 9.

Причина ошибки устран етс . Счетчик 8,

регистры 3 и 5 устанавливаютс  в «О и устройство запускаетс  снова.

Проверка накопител  1 продолжаетс  до тех пор, пока устройство не проработает без останова в течение времени, которое больше

требуемого, дл  последовательного опроса и проверки всех чисел, хранимых в накопителе. В режиме «Коррекци  на один из входов схемы 7 и на вход схемы 15 посредством переключател  12 подаетс  нулевой сигнал, блокиру  их работу. Схема 13 открыта дл  пропускани  синхронизирующих импульсов, поступаюших с блока управлени  10 и стробирующих работу дешифратора коррекции 6. На входы счетчика 8 из ЦВМ поступает код

адреса числа. С приходом сигнала запроса с выхода накопител  1 считываетс  и декодируетс   -разр дное число.

В результате декодировани  на выходах сумматоров 4, кроме последнего, устанавливаетс  код, представл ющий собой двоичное изображение номера искаженного разр да, который запоминаетс  регистром коррекции 5. Результат проверки па четпость всех разр дов с выхода последнего сумматора 4 поступает в блок управлени  10.

Если носле декодировани  числа на регистре коррекции 5 и на выходе последнего сумматора 4 установились нулевые коды, это указывает на отсутствие ошибки и считанное

число выдаетс  в ЦВМ без корректировки.

Если после декодировани  числа на регистре коррекции 5 окажетс  код, отличный от нул , а на выходе последнего сумматора 4 - единица, то на соответствующей шине дешифратора 6 по витс  сигнал коррекции, воздействующей на счетный вход триггера искаженного разр да регистра 3, в результате чего ошибка исправл етс .

В остальных двух случа х (на регистре 5 -

ненулевой код, на выходе последнего сумматора 4 - нуль, и наоборот) обнаруживаютс  не корректируемые ошибки, при которых схема 14 выработки сигнала «Двукратна  ошиб ка вырабатывает сигнал «Ошибка. Эти

ошибки устран ютс  переводом устройства контрол  в режим «Проверка.

Предмет изобретени 

Устройство дл  контрол  накопител , содержащее декодирующий блок, вход которого

ПбДКлючем к выходу накопител , счетчик, выход которого соедииен со входами индикатора и накопител , схему останова и блок управлени , отличающеес  тем, что, с целью повышени  надежности работы устройства и точности контрол , оно содержит схему «И, переключатель режима работы и схему «Запрет, входы которой подключены к соответствующим выходам декодирующего

1 I-

/

блока и блока управлени , а выход - ко входам схемы останова и счетчика, выход схемы «И соединен с одним из входов декодирующего блока, первый вход - с выходом блока управлени , второй вход через переключатель - с одним из входов блока управлени  и соответствующими входами счетчика и схемы «Запрет.