KR970018713A - 반도체 장치 및 그 제조 방법 - Google Patents
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- 239000004065 semiconductor Substances 0.000 title claims abstract 11
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- 239000000758 substrate Substances 0.000 claims abstract 7
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- 239000002800 charge carrier Substances 0.000 claims 2
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 claims 1
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Abstract
본 발명에 따른 방법은 반도체 장치, 예컨데 마그네토 레지스터-절연 트랜지스터의 제조시 기판(1)에 있는 2개의 상보형 웰(5), (6)의 상대편 절연을 위해 적합하다. 기판(1)상에 제1 절연층(2), 도핑가능한 층(3) 및 래액티브 층(4)을 제공한다. 제1 마스크(10)를 이용해서, 에지(4a)의 형성 하에 리액티브 층(4)의 제1 영역을 제거하고 이로 인해 노출된 도핑가능한 층(3)의 제1 영역을 그것 아래 놓인 기판(1)과 동시에 도핑 함으로써, 제1 웰(5)을 만든다. 유사하게, 제2 웰을 만든다. 이 경우, 에지(4a)를 제2 마스크(11)의 조정 마크로서 사용한다. 도핑 후에야 제2 절연층(8)을 제공하며, 후속해서 상기 절연층(8)을 구조화함으로써 절연 트랜지스터를 만든다. 바람직하게는, 절연 트랜지스터의 하부에서 주입 도핑에 의해 충분히 깊은 웰을 만드는데 있어서, 제2 절연층(8)의 제공 후에야 도핑이 이루어지는 경우보다 적은 에너지가 필요하다.
Description
본 내용은 요부공개 건이므로 전문내용을 수록하지 않았음
제4도는 본 발명에 따른 제조 방법의 단계를 나타낸 단면도.
Claims (8)
- 반도체 장치의 제조 공정 동안 마스크(11)의 조정을 위해 사용되는 한 에지(4a)를 가진 리액티브 층(4)을 포함하고, 반도체 장치의 적합한 전기적 기능이 리액티브 층(4)과 무관한 것을 특징으로 하는 반도체 장치.
- 제1항에 있어서, 리액티브 층(4)이 스트립(7)의 형상을 가지며, 리액티브 층(4)의 하부에 있는 기판(1)에서 서로 반대 도전형의 도핑 웰(5 6)이 스트립(7)의 양 측면에 배치되는 것을 특징으로 하는 반도체 장치.
- 제1 절연층(2), 도핑가능한 층(3) 및 리액티브 층(4)을 차례로 기판(1) 상에 제공하는 단계, 제1 마스크(10)를 이용해서 리액티브 층(4)의 제1 영역을 제거함으로써, 에지(4a)를 만드는 단계, 이로 인해 노출된 도핑가능한 층(3)의 제1 영역 및 그것 아래 놓인 기판(1)을 제1 도전형의 전하 담체로 도핑 함으로써, 기판(1)에 제1 웰(5)을 만드는 단계, 제2 마스크(11)를 이용해서, 리액티브 층(4)의 제2 영역을 제거하며, 이 때 그것의 에지(4a)를 제2 마스크(11)를 조정하는데 사용하는 단계, 이로 인해 노출된 도핑가능한 층(3)의 제2 영역 및 그것 아래 놓인 기판(1)을 제2 도전형의 전하 담체로 도핑함으로써, 기판(1)에 제2 웰(6)을 만드는 단계를 포함하는 것을 특징으로 하는 반도체 장치의 제조 방법.
- 제3항에 있어서, 제2 마스크(11)을 만들 때, 리액티브 층(4)의 제1 영역과 제2 영역 사이에 리액티브 층(4)의 스트립을 남기는 것을 특징으로 하는 반도체 장치의 제조 방법.
- 제4항에 있어서, 제2 절연층(8)을 제공하며, 이 때 스트립(7) 위에 제2 절연층(8)의 융기부(9)가 형성되는 것을 특징으로 하는 반도체 장치의 제조 방법.
- 제5항에 있어서, 반도체 장치가 연장된 영역의 외부에서 기판(1)의 표면으로부터 제1 절연층(2), 도핑가능한 층(3) 및 제2 절연층(8)을 제거하는 방식으로 제3 마스크(12)를 이용해서 반도체 장치를 구조화하며, 이때 융기부(9)를 제3 마스크(12)를 조정하는데 사용하는 것을 특징으로 하는 반도체 장치의 제조 방법.
- 제3항 내지 6항 중 어느 한 항에 있어서, 실리콘층을 도핑가능한 층(3)으로 사용하는 것을 특징으로 하는 반도체 장치의 제조 방법.
- 제3항 내지 7항 중 어느 한 항에 있어서, 산화물층을 리액티브층(4)으로 사용하는 것을 특징으로 하는 반도체 장치의 제조 방법.※ 참고사항 : 최초출원 내용에 의하여 공개하는 것임.
Applications Claiming Priority (2)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
DE19534784.6 | 1995-09-19 | ||
DE19534784A DE19534784C1 (de) | 1995-09-19 | 1995-09-19 | Halbleiter-Schaltungselement und Verfahren zu seiner Herstellung |
Publications (2)
Publication Number | Publication Date |
---|---|
KR970018713A true KR970018713A (ko) | 1997-04-30 |
KR100279956B1 KR100279956B1 (ko) | 2001-02-01 |
Family
ID=7772598
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
KR1019960040465A KR100279956B1 (ko) | 1995-09-19 | 1996-09-18 | 반도체 장치의 제조 방법 |
Country Status (8)
Country | Link |
---|---|
US (1) | US5962901A (ko) |
EP (1) | EP0764983B1 (ko) |
JP (1) | JP3875750B2 (ko) |
KR (1) | KR100279956B1 (ko) |
AT (1) | ATE209395T1 (ko) |
DE (2) | DE19534784C1 (ko) |
HK (1) | HK1003548A1 (ko) |
TW (1) | TW353793B (ko) |
Families Citing this family (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US6368970B1 (en) * | 2000-08-24 | 2002-04-09 | Infineon Technologies Ag | Semiconductor configuration and corresponding production process |
TW200509123A (en) * | 2003-08-07 | 2005-03-01 | Matsushita Electric Ind Co Ltd | Optical information recording medium and a method of manufacturing the same |
Family Cites Families (21)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US3724065A (en) * | 1970-10-01 | 1973-04-03 | Texas Instruments Inc | Fabrication of an insulated gate field effect transistor device |
JPS6197859A (ja) * | 1984-10-18 | 1986-05-16 | Matsushita Electronics Corp | 相補型mos集積回路の製造方法 |
US5190886A (en) * | 1984-12-11 | 1993-03-02 | Seiko Epson Corporation | Semiconductor device and method of production |
JPH0722179B2 (ja) * | 1985-12-27 | 1995-03-08 | 日本電気株式会社 | 半導体ウエ−ハの位置合せマ−クの形成方法 |
US4690730A (en) * | 1986-03-07 | 1987-09-01 | Texas Instruments Incorporated | Oxide-capped titanium silicide formation |
US4893163A (en) * | 1988-03-28 | 1990-01-09 | International Business Machines Corporation | Alignment mark system for electron beam/optical mixed lithography |
JPH0265254A (ja) * | 1988-08-31 | 1990-03-05 | Toshiba Corp | 半導体装置 |
JPH02172253A (ja) * | 1988-12-24 | 1990-07-03 | Mitsubishi Electric Corp | 半導体装置およびその製造方法 |
US4992394A (en) * | 1989-07-31 | 1991-02-12 | At&T Bell Laboratories | Self aligned registration marks for integrated circuit fabrication |
JPH081930B2 (ja) * | 1989-09-11 | 1996-01-10 | 株式会社東芝 | 半導体装置の製造方法 |
US5214305A (en) * | 1990-08-28 | 1993-05-25 | United Microelectronics Corporation | Polycide gate MOSFET for integrated circuits |
US5237188A (en) * | 1990-11-28 | 1993-08-17 | Kabushiki Kaisha Toshiba | Semiconductor device with nitrided gate insulating film |
JPH04286361A (ja) * | 1991-03-15 | 1992-10-12 | Sony Corp | 固体撮像装置 |
EP0510370B1 (en) * | 1991-03-27 | 1999-08-25 | Fujitsu Limited | Semiconductor memory device having thin film transistor and method of producing the same |
DE4214302C2 (de) * | 1991-05-03 | 2000-01-13 | Hyundai Electronics Ind | Verfahren zur Herstellung einer CMOS-Struktur mit Doppelwannen |
DE69332006T2 (de) * | 1992-03-25 | 2002-11-28 | Texas Instruments Inc., Dallas | Planares Verfahren unter Verwendung von gemeinsamen Ausrichtungsmarken für die Wannenimplantierungen |
JP2809253B2 (ja) * | 1992-10-02 | 1998-10-08 | 富士電機株式会社 | 注入制御型ショットキーバリア整流素子 |
US5486715A (en) * | 1993-10-15 | 1996-01-23 | Ixys Corporation | High frequency MOS device |
US5397715A (en) * | 1993-10-21 | 1995-03-14 | Micrel, Incorporated | MOS transistor having increased gate-drain capacitance |
JPH07176639A (ja) * | 1993-12-17 | 1995-07-14 | Nec Corp | 半導体集積回路装置及びその製造方法 |
US5455444A (en) * | 1994-04-22 | 1995-10-03 | United Microelectronics Corporation | Double polysilicon electrostatic discharge protection device for SRAM and DRAM memory devices |
-
1995
- 1995-09-19 DE DE19534784A patent/DE19534784C1/de not_active Expired - Fee Related
-
1996
- 1996-08-23 TW TW085110309A patent/TW353793B/zh not_active IP Right Cessation
- 1996-09-10 DE DE59608249T patent/DE59608249D1/de not_active Expired - Fee Related
- 1996-09-10 AT AT96114483T patent/ATE209395T1/de not_active IP Right Cessation
- 1996-09-10 EP EP96114483A patent/EP0764983B1/de not_active Expired - Lifetime
- 1996-09-13 JP JP26522996A patent/JP3875750B2/ja not_active Expired - Fee Related
- 1996-09-18 KR KR1019960040465A patent/KR100279956B1/ko not_active IP Right Cessation
- 1996-09-19 US US08/715,932 patent/US5962901A/en not_active Expired - Lifetime
-
1998
- 1998-03-30 HK HK98102683A patent/HK1003548A1/xx not_active IP Right Cessation
Also Published As
Publication number | Publication date |
---|---|
DE19534784C1 (de) | 1997-04-24 |
EP0764983A2 (de) | 1997-03-26 |
ATE209395T1 (de) | 2001-12-15 |
HK1003548A1 (en) | 1998-10-30 |
JP3875750B2 (ja) | 2007-01-31 |
DE59608249D1 (de) | 2002-01-03 |
EP0764983B1 (de) | 2001-11-21 |
US5962901A (en) | 1999-10-05 |
TW353793B (en) | 1999-03-01 |
EP0764983A3 (de) | 1997-04-02 |
KR100279956B1 (ko) | 2001-02-01 |
JPH09129836A (ja) | 1997-05-16 |
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Legal Events
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---|---|---|---|
A201 | Request for examination | ||
E902 | Notification of reason for refusal | ||
E701 | Decision to grant or registration of patent right | ||
GRNT | Written decision to grant | ||
FPAY | Annual fee payment |
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|
FPAY | Annual fee payment |
Payment date: 20141030 Year of fee payment: 15 |
|
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