[go: up one dir, main page]
More Web Proxy on the site http://driver.im/

KR940010375A - 인헨스먼트형/디플리션형 전계효과 트랜지스터 및 그 제조방법 - Google Patents

인헨스먼트형/디플리션형 전계효과 트랜지스터 및 그 제조방법 Download PDF

Info

Publication number
KR940010375A
KR940010375A KR1019920018551A KR920018551A KR940010375A KR 940010375 A KR940010375 A KR 940010375A KR 1019920018551 A KR1019920018551 A KR 1019920018551A KR 920018551 A KR920018551 A KR 920018551A KR 940010375 A KR940010375 A KR 940010375A
Authority
KR
South Korea
Prior art keywords
channel layer
source
forming
drain
enhancement
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
KR1019920018551A
Other languages
English (en)
Other versions
KR950005490B1 (ko
Inventor
문승환
Original Assignee
김광호
삼성전자 주식회사
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 김광호, 삼성전자 주식회사 filed Critical 김광호
Priority to KR1019920018551A priority Critical patent/KR950005490B1/ko
Publication of KR940010375A publication Critical patent/KR940010375A/ko
Application granted granted Critical
Publication of KR950005490B1 publication Critical patent/KR950005490B1/ko
Anticipated expiration legal-status Critical
Expired - Fee Related legal-status Critical Current

Links

Classifications

    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D84/00—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers
    • H10D84/01—Manufacture or treatment
    • H10D84/0123—Integrating together multiple components covered by H10D12/00 or H10D30/00, e.g. integrating multiple IGBTs
    • H10D84/0126—Integrating together multiple components covered by H10D12/00 or H10D30/00, e.g. integrating multiple IGBTs the components including insulated gates, e.g. IGFETs
    • H10D84/0163—Integrating together multiple components covered by H10D12/00 or H10D30/00, e.g. integrating multiple IGBTs the components including insulated gates, e.g. IGFETs the components including enhancement-mode IGFETs and depletion-mode IGFETs
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/027—Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34
    • H01L21/0271—Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34 comprising organic layers
    • H01L21/0272—Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34 comprising organic layers for lift-off processes
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D30/00—Field-effect transistors [FET]
    • H10D30/60—Insulated-gate field-effect transistors [IGFET]
    • H10D30/791—Arrangements for exerting mechanical stress on the crystal lattice of the channel regions
    • H10D30/792—Arrangements for exerting mechanical stress on the crystal lattice of the channel regions comprising applied insulating layers, e.g. stress liners
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D30/00—Field-effect transistors [FET]
    • H10D30/60—Insulated-gate field-effect transistors [IGFET]
    • H10D30/791—Arrangements for exerting mechanical stress on the crystal lattice of the channel regions
    • H10D30/797—Arrangements for exerting mechanical stress on the crystal lattice of the channel regions being in source or drain regions, e.g. SiGe source or drain
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D84/00—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers
    • H10D84/01—Manufacture or treatment
    • H10D84/0123—Integrating together multiple components covered by H10D12/00 or H10D30/00, e.g. integrating multiple IGBTs
    • H10D84/0126—Integrating together multiple components covered by H10D12/00 or H10D30/00, e.g. integrating multiple IGBTs the components including insulated gates, e.g. IGFETs
    • H10D84/0128—Manufacturing their channels

Landscapes

  • Engineering & Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Manufacturing & Machinery (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Junction Field-Effect Transistors (AREA)

Abstract

이 발명은 인헨스먼트형/디플리션형 전계효과 트랜지스터에 관한 것으로, 〈100〉 결정방향을 갖는 화합물 반도체 기판상에 1회의 이온주입으로 형성된 채널층상에 V-그로브형으로 게이트 구조를 형성함으로써 종래의 플레너형 게이트 구에 비해 제조공정 이 간단하고, V-그로브의 게이트 구조에 의한 고속동작하는 인헨스먼트형/디플리션형 전계효과 트랜지스터를 실현할 수 있다.

Description

인헨스먼트형/디플리션형 전계효과 트랜지스터 및 그 제조방법
본 내용은 요부공개 건이므로 전문내용을 수록하지 않았음
제2도 (A) 내지 (E)는 이 발명의 실시예에 따른 인헨스먼트형/디플리션형 전계효과 트랜지스터의 제조 공정도,
제3도는 이 발명의 실시예에 따른 인헨스먼트형/디플리션형 전계효과 트랜지스터의 브이-그로브 게이트 구조를 나타낸 확대 단면도이다.

Claims (12)

  1. 〈100〉 결정방향을 갖는 화합물 반도체 기판과, 상기 기판상에 그 폭과 깊이가 다른 제1 및 제2V-그로브가 각각 형성된 제1채널층 및 제2채널층과, 상기 제1채널층 및 제2채널층 각각의 양측에 형성된 제1 및 제2소스, 드레인 영역과, 상기 제1 및 제2V-그로브상에 각각 형성되는 제1 및 제2게이트 전극과, 상기 제1 및 제2소스, 드레인 영역상에 형성된 소스, 드레인 전극과, 상기 제1및 제2소스, 드레인 전극을 전기적으로 배선하는 배선메탈을 포함하는 것을 특징으로 하는 인헨스먼트형/디플리션형 전계효과 트랜지스터.
  2. 제1항에 있어서, 상기 화합물 반도체 기판은 반절연성의 GaAs, InP중 어느 하나로 형성된 것을 특징으로하는 인헨스먼트형/디플리션형 전계효과 트랜지스터.
  3. 제1항에 있어서, 상기 제1채널층. 상기 제1V-그로브, 상기 제1게이트 전극, 상기 제1소스, 드레인 영역 및 제1소스, 드레인 전극은 인헨스먼트형 전결효과 트랜지스터를 구성하고, 상기 제2채널층, 상기 제2V-그로브, 상기 제2게이트 전극, 상기 제2소스, 드레인 영역 및 제2소스, 드레인 전극은 디플리션형 트랜지스터를 구성하는 것을 특징으로 하는 인헨스먼트형/디플리션형 전계효과 트랜지스터.
  4. 제1항 또는 제2항 중 어느 한 항에 있어서, 상기 제1채널층의 폭 및 깊이가 상기 제2채널층의 폭 및 깊이보다 더 크게 형성된 것을 특징으로 하는 인헨스먼트형/디플리션형 전계효과 트랜지스터.
  5. 〈100〉 결정방향을 갖는 화합물 반도체 기판상에 버퍼용 실리콘 질화막을 형성하고, 그 위에 포토레지스터를 도포하여 인헨스먼트영역 및 디플리션 영역을 정의하는 개구부론 형성하는 공정과, 상기 개구부로 이온주입하여 상기 인헨스먼트 영역 및 디플리션 영역의 각각에 제1 및 제2채널층을 형성하는 공정과, 상기 포토레지스터를 제거하고 제차 포토 마스크를 형성하고 이온주입하여 상기 제1 및 제2체널층 각각의 양쪽에 제1 및 제2소스, 드레인 영역을 형성하는 공정과, 상기 포토마스크 및 버퍼용 실리콘 질화막을 제거하고 기관 전면에 또다시 실리콘질화막을 형성하고 어닐링하는 공정과, 이중 포토공정을 이용한 리프트 오프 공정으로 상기 제1 및 제2소스, 드레인영역상에 제1 및 제2소스, 드레인 전극을 형성하는 공정과, 게이트전극이 형성된 부분에 실리콘 질화막을 개구하고 습식식각하여 상기 제1채널층 및 제2채널층의 각각에 제1V-그로브 및 제2V-그로브를 형성하는 공정과, 리프트 오프 공정으로 상기 제1 및 제2V-그로브상에 게이트 전극를 형성함과 동시에 상기 제1 및 제2소스, 드레인 전극을 전기적으로 배선하는 배선메탈을 형성하는 공정을 포함하는 것을 특징으로 하는 인헨스먼트형/디를리션형 전계효과 트랜지스터의 제조방법.
  6. 제5항에 있어서, 상기 화합물 반도체 기판을 반절연성의 GaAs, InP중 어느 하나로 형성하는 것을 특징으로하는 인헨스먼트형/디플리션형 전계효과 트랜지스터의 제조방법.
  7. 제5항에 있어서, 상기 제1체널층 및 제2채널층은 Si이온을 주입하여 n형으로 형성하는 것을 특징으로 하는 인헨스먼트형/디플리션형 전계효과 트랜지스터의 제조방법.
  8. 제5항에 있어서, 이온주입 조건은 주입 에너지를 40-150KeV로 하고 도조량은 1012∼1013㎝-2으로 형성하는 것을 특징으로 하는 인헨스먼트형/디플리션형 전계효과 트랜지스터의 제조방법.
  9. 제5항에 있어서, 상기 제1 및 제2V-그로브 에칭공정은 Hcl;H2O2;H2O+1 : 1 : 9의 에천트로 실시하는 것을 특징으로 하는 인헨스먼트형/디플리션형 전계효과 트랜지스터의 제조방법.
  10. 제5항에 있어서, 상기 제1및 제2V-그로브의 폭 및 깊이의 결정은 인헨스먼트영역(E) 및 디플리션 영역(D)의 상기 실리콘 질화막의 에칭 개구부의 폭에 따라 결정되는 것을 특징으로 하는 인헨스먼트형/디플리션형 전계효과 트랜지스터의 제조방법.
  11. 제5항에 있어서, 상기 제1V-그로브의 폭 및 깊이는 가기 제2V-그로브의 폭 및 깊이 보다 더 크게 형성하는 것을 특징으로 하는 인헨스먼드형/디플리션형 전계효과 트랜지스터의 제조방법.
  12. 제5항에 있어서, 상기 게이트 전극과 배선매탈의 재료는 동일 물질로 형성하는 것은 특징으로 하는 인헨스먼트형/디플리선형 전계효과 트랜지스터의 제조방법.
    ※ 참고사항 : 최초출원 내용에 의하여 공개하는 것임.
KR1019920018551A 1992-10-09 1992-10-09 인헨스먼트형/디플리션형 전계효과 트랜지스터 및 그 제조방법 Expired - Fee Related KR950005490B1 (ko)

Priority Applications (1)

Application Number Priority Date Filing Date Title
KR1019920018551A KR950005490B1 (ko) 1992-10-09 1992-10-09 인헨스먼트형/디플리션형 전계효과 트랜지스터 및 그 제조방법

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1019920018551A KR950005490B1 (ko) 1992-10-09 1992-10-09 인헨스먼트형/디플리션형 전계효과 트랜지스터 및 그 제조방법

Publications (2)

Publication Number Publication Date
KR940010375A true KR940010375A (ko) 1994-05-26
KR950005490B1 KR950005490B1 (ko) 1995-05-24

Family

ID=19340881

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1019920018551A Expired - Fee Related KR950005490B1 (ko) 1992-10-09 1992-10-09 인헨스먼트형/디플리션형 전계효과 트랜지스터 및 그 제조방법

Country Status (1)

Country Link
KR (1) KR950005490B1 (ko)

Also Published As

Publication number Publication date
KR950005490B1 (ko) 1995-05-24

Similar Documents

Publication Publication Date Title
EP0085916A3 (en) Method of fabricating field effect transistors
KR950011022B1 (ko) 모스 트랜지스터 구조 및 제조방법
KR960015850A (ko) 반도체장치의 격리구조와 그 제조방법
KR940010375A (ko) 인헨스먼트형/디플리션형 전계효과 트랜지스터 및 그 제조방법
KR970004079A (ko) 반도체소자 및 그 제조방법
KR0142784B1 (ko) 박막트랜지스터 및 그 제조방법
KR0161737B1 (ko) 모스 전계 효과 트랜지스터의 제조방법
KR940016927A (ko) 트렌치(Trench) 구조를 이용한 수직 채널을 갖는 모스트랜지스터(MOS-FET) 제조방법
KR19980057879A (ko) 비대칭 ldd 구조를 갖는 반도체 장치 제조방법
KR930003430A (ko) 반도체 장치 및 그 제조방법
KR200224253Y1 (ko) 반도체 소자
KR940010922B1 (ko) 박막 전계 트랜지스터의 구조
KR100223795B1 (ko) 반도체소자제조방법
KR960036145A (ko) 고집적 박막 트랜지스터 및 그 제조 방법
KR950021269A (ko) 반도체 소자의 소오스/드레인 형성 방법
KR910001895A (ko) Ldd구조 반도체 장치의 제조방법
KR950030381A (ko) 다결정실리콘 소오스, 드레인(source, drain)을 갖는 상보형 트랜지스터 및 그 제조방법
KR940016888A (ko) 트랜지스터 형성 방법
KR930017207A (ko) Mosfet 제조방법
KR970003695A (ko) 트랜지스터 제조방법
KR920020606A (ko) 반도체장치 및 그 제조방법
KR920013700A (ko) 소이 구조의 트랜지스터 제조방법
JPH0445544A (ja) 電界効果トランジスタおよびその製造方法
KR940003086A (ko) 반도체 장치의 박막트랜지스터 제조방법
KR930001478A (ko) 모스패트의 구조 및 제조 방법

Legal Events

Date Code Title Description
A201 Request for examination
PA0109 Patent application

Patent event code: PA01091R01D

Comment text: Patent Application

Patent event date: 19921009

PA0201 Request for examination

Patent event code: PA02012R01D

Patent event date: 19921009

Comment text: Request for Examination of Application

PG1501 Laying open of application
G160 Decision to publish patent application
PG1605 Publication of application before grant of patent

Comment text: Decision on Publication of Application

Patent event code: PG16051S01I

Patent event date: 19950428

E701 Decision to grant or registration of patent right
PE0701 Decision of registration

Patent event code: PE07011S01D

Comment text: Decision to Grant Registration

Patent event date: 19950818

GRNT Written decision to grant
PR0701 Registration of establishment

Comment text: Registration of Establishment

Patent event date: 19951018

Patent event code: PR07011E01D

PR1002 Payment of registration fee

Payment date: 19951018

End annual number: 3

Start annual number: 1

PR1001 Payment of annual fee

Payment date: 19980428

Start annual number: 4

End annual number: 4

PR1001 Payment of annual fee

Payment date: 19990417

Start annual number: 5

End annual number: 5

PR1001 Payment of annual fee

Payment date: 20000414

Start annual number: 6

End annual number: 6

PR1001 Payment of annual fee

Payment date: 20010409

Start annual number: 7

End annual number: 7

PR1001 Payment of annual fee

Payment date: 20020410

Start annual number: 8

End annual number: 8

PR1001 Payment of annual fee

Payment date: 20030407

Start annual number: 9

End annual number: 9

PR1001 Payment of annual fee

Payment date: 20040329

Start annual number: 10

End annual number: 10

PR1001 Payment of annual fee

Payment date: 20050407

Start annual number: 11

End annual number: 11

PR1001 Payment of annual fee

Payment date: 20060502

Start annual number: 12

End annual number: 12

PR1001 Payment of annual fee

Payment date: 20070418

Start annual number: 13

End annual number: 13

FPAY Annual fee payment

Payment date: 20080502

Year of fee payment: 14

PR1001 Payment of annual fee

Payment date: 20080502

Start annual number: 14

End annual number: 14

LAPS Lapse due to unpaid annual fee
PC1903 Unpaid annual fee