Claims (6)
전송할 비동기 전송 모드 셀에 따른 데이터를 전송 FIFO에 라이트함에 따른 CELCNTEN신호를 TXCLK신호에 따라 검출하여 그 검출된 CELCNTEN신호를 출력하는 신호 검출부(3)와; 카운트 값이 “52”초기화되어 있다가 TXCLK신호에 따라 상기 신호 검출부(3)의 신호를 카운트하여 그 카운트 값이 “53”에서 “0”됨에 따라 셀의 시작 신호(TT)를 전송하기 위한 /TXC1신호를 출력하며, /TXC1신호가 출력될때 마다 그 /TXC1신호에 의하여 자신을 리세트시키는 54이벤트 카운터(7)와; 상기 TXCLK신호를 인가 받아 부정 논리 연산하여 내부 클럭 /TXCLK신호를 출력하는 부정 논리 회로(10)와; 상기 54이벤트 카운터(7)의 /TXC1신호를 인가 받아 부정 논리 회로(10)의 내부 클럭 /TXCLK신호 및 /RS-PWR 신호에 따라 그 /TXCLK 신호에 동기를 맞춘 CELCLR신호를 출력하는 D플립 플롭(9)과; 상기 D플립 플롭(9)의 CELCLR 신호, 54이벤트 카운터(7)의 /TXC1 신호, 신호 검출부(3)의 출력 그리고 부정 논리 회로(10)의 /TXCLK 신호를 인가 받아 전송 FIFO1을 리드하기 위한 /RDFIFO1 신호, 전송 FIFO2를 리드하기 위한 /RDFIFO2 신호, 전송 FIFO3을 리드하기 위한 /RDFIFO3 신호, 전송 FIFO4를 리드하기 위한 /RDFIFO4 신호, 데이터의 타이밍을 잡기 위한 STRB신호, 동기 신호(JK)의 타이밍을 잡기 위한 STRB-SYMC 신호 그리고 전송할 데이터의 타이밍을 잡기위한 STRB-DATA 신호를 출력하는 신호 발생부(19)를 포함하여 이루어지는 광대역 통신 카드의 커맨드 신호 제어 장치.A signal detector (3) which detects the CELCNTEN signal according to the TXCLK signal by writing data according to the asynchronous transmission mode cell to be transmitted to the transmission FIFO and outputs the detected CELCNTEN signal; When the count value is initialized to “52”, the signal of the signal detection unit 3 is counted according to the TXCLK signal, and the count signal is transmitted from “53” to “0” to transmit the start signal TT of the cell. A 54 event counter 7 for outputting the TXC1 signal and resetting itself by the / TXC1 signal whenever the / TXC1 signal is output; A negative logic circuit (10) receiving the TXCLK signal and performing a negative logic operation to output an internal clock / TXCLK signal; A D-flop that receives the / TXC1 signal of the 54 event counter 7 and outputs a CELCLR signal synchronized with the / TXCLK signal according to the internal clock / TXCLK signal and / RS-PWR signal of the negative logic circuit 10. (9); The CELCLR signal of the D-flop flop 9, the / TXC1 signal of the 54 event counter 7, the output of the signal detector 3 and the / TXCLK signal of the negation logic circuit 10 are applied to lead the transmission FIFO1. The timing of the RDFIFO1 signal, the / RDFIFO2 signal for reading the transmission FIFO2, the / RDFIFO3 signal for reading the transmission FIFO3, the / RDFIFO4 signal for reading the transmission FIFO4, the STRB signal for timing data, and the timing of the synchronization signal (JK). And a signal generator (19) for outputting a STRB-SYMC signal for holding and a STRB-DATA signal for timing the data to be transmitted.
제1항에 있어서, 상기 신호 검출부(3)는 CELCNTEN신호를 TXCLK신호에 따라 통과시키는 D플립 플롭(1)과; 상기 D플립 플롭(1)의 출력을 TXCLK신호에 따라 통과시키는 D플립 플롭(2)을 포함하여 이루어지는 광대역 통신 카드의 커맨드 신호 제어 장치.2. The apparatus of claim 1, wherein the signal detector (3) comprises: a D flip flop (1) for passing a CELCNTEN signal according to a TXCLK signal; And a D flip flop (2) for passing the output of the D flip flop (1) in accordance with the TXCLK signal.
제1항에 있어서, 상기 54이벤트 카운터(7)는 값이 “2”초기화되어 있다가 신호 검출부(3)의 신호에 따라 십진 카운트하는 제1카운저(4)와; 카운트 값이 “5”초기화되어 있다가 상기 제1카운터(4)의 카운트값이 “10”될때 마다 제1카운터(4)의 신호에 따라 카운트하는 제2카운트(5)와; 상기 제1, 제2카운터(4, 5)의 신호를 인가 받아 부정 논리곱연산해서 카운트 값이 “53”에서 “0”으로 될때 마다 제1카운터(4)로 /TXC1신호를 인가하여 제1카운터(4)가 리세트되도록 하는 부정 논리곱회로(6)를 포함하여 이루어지는 광대역 통신 카드의 커맨드 신호 제어 장치.5. The apparatus as claimed in claim 1, wherein the 54 event counter (7) comprises: a first counter (4) having a value of " 2 " initialized and a decimal count according to the signal of the signal detector (3); A second count (5) which counts according to the signal of the first counter (4) whenever the count value is initialized to "5" and the count value of the first counter (4) is "10"; Receives the signals of the first and second counters 4 and 5 and performs an AND logic operation, and applies a / TXC1 signal to the first counter 4 whenever the count value changes from “53” to “0”. A command signal control apparatus for a broadband communication card, comprising a negative AND circuit (6) for causing a counter (4) to be reset.
제1항에 있어서, 상기 신호 발생부(19)는 데이터를 쉬프트시켜 부정 논리 회로(10)의 /TXCLK 신호에 의해 4클럭마다 최종 쉬프트되는 데이터를 순차적으로 출력하며, /RDFIFO1, /RDFIFO2, /RDFIFO3 그리고/RDFIFO4 신호를 출력하는 쉬프트 레지스터(11)와; 상기 쉬프트 레지스터(11)의 출력을 부정 논리합 연산하여 그 쉬프트 레지스터(11)의 입력으로 사용해서 쉬프트 레지스터(11)가 데이터를 쉬프트하도록 하는 부정 논리합 회로(12)와; 상기 쉬프트 레지스터(11)의 /RDFIFO1, /RDFIFO2, /RDFIFO3, /RDFIFO4 신호를 논리곱 연산하는 논리곱 회로(15)와; 상기 논리곱 회로(15)의 출력과 부정 논리 회로(10)의 /TXCLK신호를 부정 논리합 연산하여 STRB-DATA신호를 출력하는 부정 논리합 회로(17)와; 상기 부정 논리 회로(10)의 /TXCLK신호와 D플립 플롭(9)의 CELCLR 신호를 부정 논리합 연산하여 STRB-SYNC신호를 출력하는 부정 논리합 회로와(16); 상기 부정 논리합 회로(16, 17)의 출력을 논리합 연산하여 STRB신호를 출력하는 논리합 회로(18)와; 상기 54이벤트 카운터(7)의 /TXC1신호와 부정 논리합 회로(16)의 출력을 논리합 연산하는 논리합 회로(13)와; 상기 논리합 회로(13)의 출력과 신호 검출부(3)의 출력을 논리곱 연산하여 쉬프트 레지스터(11)에 그 논리곱 연산에 따른 신호를 인가하는 논리곱 회로(14)를 포함하여 이루어지는 광대역 통신 카드의 커맨드 신호 제어 장치.The signal generator 19 sequentially shifts data and sequentially outputs data which is finally shifted every four clocks by the / TXCLK signal of the negative logic circuit 10, and the signals / RDFIFO1, / RDFIFO2, and /. A shift register 11 for outputting RDFIFO3 and / RDFIFO4 signals; A negative OR circuit (12) for negating the OR of the output of the shift register (11) and using it as an input of the shift register (11) to cause the shift register (11) to shift data; An AND circuit 15 for performing an AND operation on the / RDFIFO1, / RDFIFO2, / RDFIFO3 and / RDFIFO4 signals of the shift register 11; A negative OR circuit (17) for outputting a STRB-DATA signal by performing a negative OR operation on the output of the AND circuit (15) and the / TXCLK signal of the negative logic circuit (10); A negative logic sum circuit (16) for negative logic sum operation of the / TXCLK signal of the negative logic circuit (10) and the CELCLR signal of the D flip flop (9) to output a STRB-SYNC signal; A logical sum circuit (18) for performing an OR operation on the outputs of the negative OR circuits (16, 17) to output a STRB signal; A logical sum circuit (13) for performing an OR operation on the / TXC1 signal of the 54 event counter (7) and the output of the negative logic sum circuit (16); A wideband communication card including an AND circuit 14 for performing an AND operation on the output of the OR circuit 13 and an output of the signal detector 3 and applying a signal according to the AND operation to the shift register 11. Command signal control device.
제1항에 있어서, 상기 54이벤트 카운터(7)의 /TXC1 신호를 부정 논리 연산하여 TXC1신호를 출력하는 부정 논리 회로(8)를 더 포함하여 이루어지는 광대역 통신 카드의 커맨드 신호 제어 장치.The apparatus of claim 1, further comprising a negative logic circuit (8) for negative logic operation on the / TXC1 signal of the 54 event counter (7) to output a TXC1 signal.
※ 참고사항 : 최초출원 내용에 의하여 공개하는 것임.※ Note: The disclosure is based on the initial application.