KR950008438B1

KR950008438B1 - 반도체 집적 회로

Info

Publication number: KR950008438B1
Application number: KR1019920010878A
Authority: KR
Inventors: 야스지 고시까와
Original assignee: 니뽄 덴끼 가부시끼가이샤; 세끼모또 다다히로
Priority date: 1991-06-25
Filing date: 1992-06-23
Publication date: 1995-07-31
Also published as: EP0520356A1; DE69217733T2; DE69217733D1; JP2946838B2; EP0520356B1; JPH0519025A; US5287012A

Abstract

내용 없음.

Description

반도체 집적 회로

제1도는 패드에 접속된 내부 기준 신호 생성기에 연결된 내부 감압 회로를 도시하는 블럭 다이어그램.

제2도는 본 발명에 따른 랜덤 액세스 메모리 장치의 회로 배열을 나타내는 회로 다이어그램.

제3도는 제2도에 도시된 다이나믹 랜덤 액세스 메모리 장치에 포함되는 데이타 출력 회로의 회로 배열을 나타내는 회로 다이어그램.

제4도는 제2도에 도시된 다이나믹 랜덤 액세스 메모리 장치의 신호 파형을 나타내는 도시도.

제5도는 기준 전압 레벨에 대한 진단 시퀀스를 나타내는 도시도.

* 도면의 주요부분에 대한 부호의 설명

Sdgn : 진단 신호 Sont : 출력 데이타 신호

CNT1 : 제1제어 신호 CNT2 : 제2제어 신호

Stest1 : 제1테스트 데이타 신호 Stest2 : 제2테스트 데이타 신호

Vref : 기준 전압

본 발명은 반도체 집적 회로에 관한 것으로서, 특히, 패키징(packaging)후에 내부 감압 회로(an internal step-down circuit)에 공급된 기준 전압 신호를 체킹하는 진단회로(diagnostic circuit)에 관한 것이다.

초대형 집적 회로는 내부 감압 회로를 갖추고 있다. 감압 전압 레벨이 회로 성분에 분배된다. 상기 감압전압은 전력 소모와 성분 트랜지스터의 크기 축소면에서 장점이 많다.

제1도는 내부 기준 신호 생성기(2)와 관련된 내부 감압회로(1)의 전형적인 예를 도시하는데, 상기 내부감압 회로(1)와 상기 내부 기준 신호 생성기(2)는 단일 반도체 칩(3)상에 제조된 초대형 집적 회로의 일부를 형성한다. 상기 내부 기준 신호 생성기(2)는 전력 전압 Vcc과 그라운드 전압 GND 간에 결합되고, 상기 전원 전압 Vcc은 상기 내부 기준 신호 생성기(2)와 상기 내부 감압 회로(1)까지 정레벨의 외부 전원전압을 전파한다. 상기 정레벨의 외부 전원 전압 Vcc이 기준전압 Vref으로 감압되고, 상기 기준 전압 Vref이 기준 신호로서 상기 내부 감압회로(1)에 공급된다. 상기 내부 감압회로(1)는 전원 전압 Vcc과 그라운드전압 GND 간에 결합되고, 감압 전원 전압 Vpi을 기준 전압 Vref으로 정규화한다. 상기 감압 전압 Vpi이 외부 전원 전압 Vcc 대신에 회로 성분에 분배된다. 초대형 집적 회로는 신호 핀이 극히 얇은 결합 와이어를 통하여 결합되는 많은 수의 패드(4)를 갖추고 있다. 상기 패드(4)중 한 패드는 기준 전압 Vref에 할당되고, 상기 내부 기준 신호 생성기(2)는 기준 전압 Vref을 패드(4)에 공급한다. 그러나, 어떠한 핀도 상기기준 전압 Vref에 할당되지 않으며, 이러한 이유로 인해, 패드(4)의 기준 전압 Vref이 상기 패드(4)가 노출되는 동안 액세스(access)될 수 있다.

제조 공정의 완료후에 진단 단계에서, 테스트 탐침은 상기 패드(4)에 접촉되고 진단 시스템은 상기 전압 Vref이 목표 범위내를 벗어나지 않는지를 측정한다. 휴즈(Fuse) 소자는 내부 기준 신호 생성기(2)에 통합되고, 기준 전압 Vref은 상기 휴즈 소자의 레이저 트리밍(laser trimming)을 통해 변경된다. 기준 전압Vref이 레이저 트리밍을 통해 목표 범위에 들면, 초대형 집적 회로는 폐기되지 않고, 반도체 칩은 플라스틱 패키지에 몰딩(molding) 된다.

반도체 칩을 패키징 한후에는, 패드(4)는 플라스틱으로 커버를 씌워 어떤 탐침도 상기 패드(4)와 접촉되지 않게 한다. 즉, 기준 전압은 결코 액세스될 수 없다. 그러나, 검출용 제품의 고장을 분석하는 동안, 분석자는 기준 전압 Vref을 확인하기를 원할 수 있으나 종래 기술의 초대형 집적 회로는 분석자가 기준 전압 Vref을 체크하는 것을 허용치 않았다.

그러므로, 본 발명의 주요 목적은 패키징후에 기준 전압의 체킹을 허용하는 반도체 집적 회로를 제공하는 것이다.

상기 목적을 이루기 위하여, 본 발명의 기준 전압이 목표 범위를 벗어나지 않는지 알아보기 위하여 기준전압과 외부로부터 공급된 가변 전압을 비교하기를 제안한다.

본 발명에 따라, 반도체 칩상에 제조된 집적 회로 장치가 제공되는데, 집적 회로 장치는 (a) 외부 전압으로부터 기준 전압을 발생시키는 동작을 하는 내부 기준 신호 생성기와, (b) 상기 기준 전압에 응답하여, 상기 기준 전압을 기준으로 하여, 상기 집적 회로 장치의 정해진 성분 회로에 분포되는 감압 전압을 발생시키는 내부 감압 회로와 (c) 내부 기준 신호 생성기와 관계하며, 상기 기준 전압이 목표 범위를 벗어나지 않는지를 결정하고 (c-1) 다수의 외부 신호에 응답하여 적어도 제1 및 제2동작 위상을 표시하는 다수의 내부 제어 신호를 발생시키는 제어 유니트와, (c-2) 상기 제1동작 위상에서 작동되며 상기 기준 전압 레벨을 외부 소오스로부터 공급되는 가변 전압 레벨과 비교하는 동작을 하여 상기 기준 전압이 상기 가변 전압보다 높은지의 여부를 표시하는 진단 신호를 발생시키는 비교기 유니트와 그리고 (c-3) 상기 제2동작 위상에서 작동되며 상기 진단 신호를 상기 직접 회로 장치의 외부로 공급하는 동작을 하는 출력 수단을 포함한다.

제2도에 있어서, 본 발명을 구현하는 다이나믹 랜덤 액세스 메모리 장치는 단일 반도체 칩(11)상에서 제조되며, 외부 장치와 통신을 위한 다수의 핀이 제공된다. 로우 어드레스 스트로브 신호 및 칼라 어드레스신호는 각각 RAS 및 CAS로 표시된 제어신호 핀에 인가되며, 외부 어드레스 신호는 어드레스 핀 AD1과 AD2에 인가된다. 외부 어드레스 신호상에서 로우 및 칼럼 어드레스는 메모리 셀 어레이(12)내 메모리 셀중 하나에 어드레스하기 위해 각각 로우 및 칼럼 어드레스 스트로브 신호에 동기로 래치된다. 이러한 경우, 어드레스 비트 A6 내지 A8은 어드레스 핀 AD2에 제공되며, 다른 핀은 어드레스 비트 AD1에 제공된다. 전원 전압 핀 Vcc은 정레벨의 외부 전원 전압 Vcc에 할당되며, 가변 기준 전압 Vref을 암시하는 비교 신호는 테스트 핀 CVR에 제공된다. 데이타핀 DT는 기준 전압 레벨 Vref의 진단을 암시하는 진단 신호 Sdgn는 물론 출력 데이타 신호 Sout 사이에서 공유된다.

다이나믹 램덤 액세스 메모리는 외부 정레벨의 전원 전압 Vcc로부터 감압 전원 전압을 발생하는 내부 감압회로(13)와, 워드 라인 WLl 내지 WLm을 선택적으로 구동시키는 로우 어드레스 디코더(도시되지 앉음)에 연결된 워드 라인 구동기(14)와, 비트 라인 쌍 BL1 내지 BLn 상에서 작은 차동 전압 레벨을 발생하는 센스 증폭기 회로(15)와, 비트 라인 쌍 BL1 내지 BLn을 데이타 출력 회로(17)에 선택적으로 상호 접속시키는 칼럼 어드레스 디코더(도시되지 않음)의 제어하에 있는 칼럼 선택기(16)를 구비한다. 그러나, 이러한 소자(13 내지 16)는 종래 기술에 숙달된 사람에게 공지되었으므로 간결성을 위해 상세한 설명은 생략하기로 한다. 이후 설명에 있어서, 고전압 및 저전압은 각각 논리 "1"과 논리 "0"에 대응한다.

랜덤 엑세스 메모리 장치는 진단 유니트(18)를 더 구비하며, 상기 진단 유니트(18)는 기준 전압 Vref용 진단 서브-유니트를 포함한다. 상기 진단 서브-유니트는 제어회로(18a), 내부 기준 신호 생성기(18b), 비교기(18c) 및 데이타 래치 회로(18d)를 구비한다. 제어 회로(18a)는 로우 어드레스 스트로브 신호, 칼럼 어드레스 스트로브 신호 및 어드레스 비트 A6 내지 A8에 응답하여, 제1 및 제2제어 신호 CNT1 및 CNT2를 발생하도록 동작한다. 제1 및 제2제어 신호 CNT1 및 CNT2는 데이타 래치 회로(18d)와 데이타출력 회로(17)에 분배되며, 제2제어 신호 CNT2만 비교기(18c)에 제공된다. 내부 기준 신호 생성기(18b)는 정레벨의 외부 전원 전압 라인 Vcc 및 접지 전압 라인 GND 사이에 접속되여, 제1도에 도시된 종래기술의 것과 유사한 기준 전압 Vref을 발생한다. 가변 기준 전압 Vref'을 암시하는 비교 신호 및 기준 전압 1Vref은 비교기(18c)에 제공되며, 비교기(18c)는 진단 신호 Sdgn를 발생하도록 제2제어 신호 CNT2가 존재할때 가변 기준 전압 Vref'과 기준 전압 Vref을 비교한다. 진단 신호 Sdgn는 기준 전압 Vref이 가변기준 전압 Vref'보다 큰지 어떤지를 표시하며, 제1 및 제2제어 신호 CNT1와 CNT2가 함께 존재할때 데이타 래치 회로(18d)에 저장된다. 데이타 출력 회로(17)는 제1 및 제2제어 신호 CNT1와 CNT2가 함께 존재할때 데이타 래치 회로(18d)를 데이타핀 DT에 연결하므로 데이타 래치 회로(18d)는 데이타 출력 회로(17)를 통한 진단 신호 Sdgn를 데이타핀 DT에 제공할 수 있다.

제어 회로(18a)는 제1제어 신호 CNT1 및 보조 제어신호 Ax를 발생하는 어드레스 비트 A6 내지 A8 및 가변 기준 전압 Vref'을 암시하는 비교 신호와, 칼럼 어드레스 스트로브 신호, 로우 어드레스 스트로브신호에 응답하는 내부 제어 신호 생성기(18e)와, NAND게이트(18f)와, 제2제어 신호 CNT2를 발생하는 반전 회로(18g)를 구비하며, 제1 및 제2제어신호 CNT1 및 CNT2는 진단 서브 유니트가 테스트-모드 엔트리 사이클, 비교 사이클 및 데이타 판독 사이클을 선택적으로 시작하는 것을 허용한다. 이러한 3개의 사이클은 진단 서브-유니트(18)의 회로 동작에 연관하여 다음에 상세히 기술된다.

비교기(18c)는 정레벨(positive)의 외부 전원 전압 라인 Vcc에 접속된 두개의 P-채널형 전계 효과 트랜지스터(18i, 18j)에 의해 구현되는 전류 미러 회로(18h)와, 상기 전류 미러 회로(18h)에 병렬로 접속된 한쌍의 n-채널 증대형 트랜지스터(18k, 18m)와, 상기 증대헝 트랜지스터(18k, 18m)의 공통 소스노드 N1와, 접지 전압 라인 GND 사이에 접속된 n-채널 증대형 능동 트랜지스터(l8n)를 구비한다. 고전압 레벨의 제2제어 신호 CNT2는 n-채널 증대형의 능동 트랜지스터(18n)를 턴온시키도록 하며, 따라서 n-채널 증대형의 증폭 트랜지스터(18k 및 18m)에 응답되도록 한다. 기준 전압 Vref 및 가변 기준 전압 Vref은 제각기 n-채널 증대형의 증폭 트랜지스터(18k 및 18m)의 게이트 전극에 공급되고, n-채널 증대형의 증폭 트랜지스터(l8k 및 18m)는 고전압 레벨의 제2제어 신호 CNT2의 존재시에 기준 전압 Vref 및 가변 기준 전압 Vref 사이의 미분 전압을 발생시키며, 그로써 출력 노드 N2에서 진단 신호 Sdgn를 생성한다. 그러나, 제2제어 신호 CNT2가 저로 남아있는 동안, n-채널 증대형의 증폭 트랜지스터(18k 및 18m)는 결코 미분전압을 발생할 수 없으며, 또한 어떠한 진단 신호 Sdgn도 생성하지 못한다.

데이타 패칭 회로(18d)는 정레벨의 외부 전원 전압 라인 Vcc 및 출력 노드 N2 사이에 결합된 P-채널 증대형의 풀업 트랜지스터(18n), 진단 신호 Sdgn를 기억하기 위해 2개의 NAND게이트(18p 및 18q)에 의해서 수행되는 R-S플립플롭 회로(18o), 출력 노드 N2 및 R-S 플립플롭 회로(18o) 사이에 결합된 2개의 인버팅 회로(18r 및 l8s)의 일련의 조합과, R-S플립플롭 회로(18o) 및 데이타 출력 회로(17) 사이에 결합된 인버팅 회로(18t)를 포함한다. P-채널 증대형의 풀업 트랜지스터(18n)는 저전압 레벨의 제2제어 신호 CNT2에 응답하여, 비교기(18c)가 비활성 상태로 남아있는 동안 출력 노드 N2 정레벨의 고전압 상태로 유지한다. 직렬 연결된 인버팅 회로(18r 및 18s)은 증폭과 파형 성형에 대비한 것이며, 진단 신호 Sdgn를 R-S플립플롭 회로(18c)에 중계한다. R-S 플립플롭 회로(18c)는 고전압 레벨의 제1 및 제2제어 신호CNT1 및 CNT2로 인에이블된다. 만약, 제1 및 제2제어 신호 CNT1 및 CNT2 중 어느 한족 또는 양쪽이 저전압 레벨에 있다면, NAND게이트(18p)는 모든 시간에서 고전압 레벨이 출력 신호를 생성하고, NAND게이트(18q)는 P-채널 증대형의 풀업 트랜지스터(18n)가 인버팅 회로(18r 및 18s)를 거쳐 NAND게이트(18q)에 고전압 레벨을 공급하기 때문에, 저전압 레벨을 생성한다.

데이타, 출력 회로(17)는 제3도에 상세하게 설명되어 있으며, NAND게이트(17a) 및 스위칭 유니트(17b)를 포함한다. NAND게이트(17a)는 16비트 병렬 테스팅 서브-블록(l9), 롤-콜테스팅 서브-블륵(20)과 데이타 래칭 회로(18d)와 함께 결합된 3개의 입력 노드를 갖는다. 16비트 병렬 테스팅 서브-블록(19)과 롤-콜 테스팅 서브-블록(20)은 진단 유니트의 부분을 형성한다. 16비트 병렬 테스팅 서브-블록(19)은 메모리 셀 배열(12)로부터 판독한 16비트 테스트 데이타를 비교하고, 그들의 논리 레벨이 서로 동일한지 여부를 보이도록 16비트 테스트 데이타를 비교한다. 만약, 16비트 테스트 데이타가 서로 논리 레벨이 동일하지 않으면, 테스트 데이타 비트를 저장하기 위한 메모리 셀은 우수하고, 16비트 병렬 테스팅 서브-블록(19)은 동일함을 나타내는 고전압 레벨의 테스트 데이타 신호 Stest1를 데이타 출력회로(17)에 공급한다. 그러나, 만약, 어떤 하나의 테스트 데이타 비트가 다른 테스트 데이타 비트와 논리 레벨상 상이하다면, 메모리 셀배열(12)은 탐지 메모리 셀을 포함하고, 탐지 메모리 셀을 포함하는 메모리 셀의 열은 용장 메모리의 열로 대체된다. 이 상태에 있어서, 테스트 데이타 신호 Stest1는 저전압 레벨로 떨어진다. 롤-콜 테스팅 서브-블록(20)은 어떤 하나의 용장 메모리 셀이 탐지 메모리 셀과 대체되는지의 여부를 보이도록 용장 메모리 셀배열을 체크한다. 만약, 용장 메모리 셀이 탐지 메모리 셀과 대체된다면, 테스트 데이타 신호 Stest2는 고전압 레벨로 상승한다. 그러나, 그렇지 않다면, 테스트 데이타 신호 Stest2는 저전압 상태에 있게 된다. 16비트 병렬 테스팅 서브-블록(19)과 롤-콜 테스팅 서브-블록(20)은 외부 제어 신호의 각각의 조합에 의해 활성화 된다.

그러나, 조합은 서로 상이하며, 로우 어드레스 스트로브 신호, 칼럼 어드레스 스트로브 신호와 어드레스비트(A6 내지 A8)의 조합과 또한 상이하다. 상기 이유로, 진단 서브 유니트(18, l9 및 20)중 임의의 2유니트는 결코 동시에 활성화될 수 없으며, 테스트 데이타 신호 Stestr1 및 Stest2는 16비트 병렬 테스트 서브-블록(19) 및 롤-콜 테스팅 서브-블록(20)이 비활성 상태로 있는 동안, 고전압 레벨로 유지한다. 즉, 16비트 병렬 테스팅 서브-블록(19)과 롤-콜 테스팅 서브-블록(20)이 비활성화 상태로 있는 동안, NAND게이트(17a)는 테스트 데이타 신호 Stest1 및 Stest2로 인에이블되어, 진단 신호 Sdgn에 적합한 인버팅 회로로서 역할한다. 스위칭 유니트(17b)는 데이타 래칭회로(18d)에 고전압 레벨의 제1 및 제2제어신호 CNT1 및 CNT2의 상호 존재시에 데이타 핀 DT을 결합하고, 제1 및 제2제어 신호 CNT1 및 CNT2중 적어도 하나가 저상태로 남아있는 한 출력 데이타 신호 Sout를 데이타 핀 DT에 전송한다.

이하에, 제4도 및 5도를 참조하여 진단 서브-유니트(18)의 회로 동작이 서술될 것이다. 만일 로우 어드레스 스트로브 신호 RAS 및 칼럼 어드레스 스트로브 신호 CAS가 감압되어 최저 전압 레벨의 가변 기준 전압 Vref과 더불어 저전압 레벨을 활성화시키면, 랜덤 액세스 메모리 장치는 테스트 모드 엔트리 사이클을 시작한다. 만일 어드레스 비트 A6가 고전압 레벨이고 어드레스 비트 A7 및 A8가 저전압 레벨이라면, 랜덤 액세스 메모리 장치는 기준 전압 Vref을 검사하여야만 한다. 그리고 나서 제1제어 신호 CNTl는 시간 t1에서 고전압 레벨로 상승한다. 고전압 레벨의 제1제어 신호 CNT1에 따라서, NAND게이트 18f는 인에이블되고 보조 제어 신호 Ax가 시간 t2에서 승압되어 인버팅 회로(18g)가 제2제어 신호 CNT2를 시간 t3에서 승압시키도록 한다. 제2제어신호 CNT2는 로우 어드레스 스트로브 신호 RAS와 동위상 신호이고 그에 따라서 로우 어드레스 스트로브 신호 RAS에 후속된다. 그러나, 제1제어 신호 CNT1는 비교 사이클 및 판독-출력 사이클보다 큰 고전압 레벨로 고정된다.

테스트 모드 엔트리 사이클을 시작한 후, 랜덤 액세스 메모리 장치는 비교 사이클로 계속해 진행한다. 로우 어드레스 스트로브 신호가 상기 비교 사이클 보다 큰 고전압 레벨로 고정되었기 때문에, 제2제어 신호CNT2는 비교 사이클 보다 큰 고전압 레벨로 유지된다. 고전압 레벨의 제2제어 신호 CNT는 비교기(18c)를 활성화시키고 P-채널 증대형 풀-업 트랜지스터(18n)을 턴오프시킨다. 내부 기준 신호 생성기(18b)는 기준 전압 Vref을 표시하는 내부 기준 신호를 발생시키고 기준 전압 Vref은 n채널 증대형 증폭 트랜지스터(18k)의 게이트 전극에 공급된다. 가변 기준 신호 Vref는 제1내정 전압 레벨로 승압되고 n-채널 증대형 증폭 트랜지스터(18m)의 게이트 전극에 공급된다. 제2제어 신호 CNT2가 n-채널 증대형 활성 트랜지스터 18m을 이이 턴온시켰기 때문에, n-채널 증대형 증폭 트랜지스터(18k 및 18m)의 게이트 전극간에 차동 전압 레벨이 어떤 경우에도 발생된다. P-채널 증대형 풀-업 트랜지스터 18n이 턴-오프되기 때문에, 발생된 차동 전압 레벨은 인버팅 회로(18r 및 18s)를 통해 R-S플립플롭 회로(18o)로 중계 된다.

마침내, 로우 어드레스 스트로브 신호 RAS가 감압되면, 랜덤 액세스 메모리 장치는 판독-출력 사이클로 계속해서 진행하고 차동 전압 레벨을 표시하는 진단 신호 Sdgn은 R-S플립플롭 회로(18o)에 의해 래치되고 R-S플립플롭 회로(18o)는 인버팅 회로(18t) 및 데이타 출력 회로(17)를 통해 데이타 핀 DT에 진단신호 Sdgn을 공급한다.

따라서, 데이타 핀 DT에서 전압 레벨은 기준 전압 Vref 및 가변 기준 전압 Vref간의 차동 전압을 표시하고 분석 전문가는 가변 전압 Vref을 변화시킴으로써 기준 전압 Vref을 판단한다. 즉, 랜덤 액세스 메모리 장치는 제5도에 도시한 바와 같이 고전압 레벨 및 저전압 레벨 사이에서 로우 어드레스 스트로브 신호 RSA를 시프트함으로써 비교 사이클 및 판독-출력 사이클을 반복하고 가변 기준 전압 Vref은 V1 내지 V2로부터 V3로 증대된다. 만일 가변 기준 전압 Vref이 제3비교 사이클에서 기준 전압 Vref을 초과한다면, 비교기 18c는 진단 신호 Sdgn를 고전압 레벨에서 저전압 레벨로 변환시키고 데이타 핀 DT이 다음 판독-출력 사이클에서 강하된다. 데이타 핀 DT의 강하로부터, 분석 전문가는 V2 및 V3간의 기준 전압을 판단한다.

이예에서, 로우 어드레스 스트로브 신호 RAS가 고전압 레벨로 유지되는 동안, 비교기(18c)는 기준 전압 Vref 및 가변 기준 전압 Vref을 비교하고 진단 신호 Sdgn는 로우 어드레스 스트로브 신호 RAS의 감압에 따라서 래치된다. 이 시퀀스는 고전압 레벨에서의 잡음이 저전압 레벨에서의 잡음 보다 작기 때문에 정확하게 비교할 수 있는 장점이 있다. 로우 어드레스 스트로브 신호 RAS의 감압이 제2제어 신호 CNT2로 하여금 비교기(18c)를 비활성화시키도록 하기 때문에, 로우 어드레스 스트로브 신호의 고전압 레벨에서 진단신호 Sdgn를 판독 출력하는 것은 불가능하고 데이타 래칭 회로(18d)가 반드시 필요하다.

상술한 것으로부터 알 수 있는 바와 같이, 본 발명을 따른 랜덤 액세스 메모리 장치는 분석 전문가로 하여금 반도체 칩을 팩키지한 후의 정확한 기준 전압 Vref을 검사할 수 있도록 하고 이 기능은 트러블 슈팅 관점에서 매우 좋은 장점을 갖고 있다. 더욱이, 16비트 병렬 테스팅 서브-블럭(19) 및 롤-콜 테스팅 서브-블럭(20)이 다이나믹 랜덤 액세스 메모리 장치내에 포함되며, 진단 서브-유니트(18)가 상기 서브-블럭(19) 및 (20)과 함께 회로 배열의 부분들을 공유한다. 이러한 이유 때문에, 진단 서브-유니트(18)는 반도체 칩에서 작은 면적을 점유한다.

비록, 지금까지 본 발명의 특정 실시예에 관해서만 설명했지만은 본 기술분야에 지식을 가진자이면 본 발명의 개념과 범주를 벗어나시 않고 여러가지 변화 및 수정을 꾀할 수 있을 것이다. 예컨대, 진단 서브-유니트(18)는 임의의 내부 발생 감압 전압 레벨뿐만 아니라 감압 전압 레벨의 내부 신호를 확인하는데도 활용될 수 있다. 또한, 어드레스 비트 A6 내지 A8은 진단 서브 블럭(18)으로 하여금 어드레스 비트 A6 내지A8을 변화시킴으로써 기준 전압 Vref과 감압 전원 전압을 선택적으로 체크할 수 있도록 한다. 마지막으로, 진단 서브-유니트(18)는 감압 전원 전압을 이용하는 임의의 집적 회로에도 통합될 수 있다.

Claims

a) 외부 전압(Vcc)으로부터 기준 전압(Vref)을 발생시키는 동작을 하는 내부 기준 신호 생성기(18b)와, b) 상기 기준 전압에 응답하여, 상기 기준 전압을 기준으로 해서 상기 집적 회로 장치의 내정 성분 회로(14)에 분포되는 감압 전압을 발생시키는 내부 감압 회로(13)를 구비하는 반도체 칩(11)에 구성된 집적회로 장치에 있어서, c) 상기 내부 기준신호 생성기와 관계하며, 상기 기준 전압이 목표 범위내에 놓이지의 여부를 결정하고 그리고 c-1) 다수의 외부 신호 (RAS/CAS/A6 내지 A8)에 응답하여 적어도 제1 및 제2동작 위상을 표시하는 다수의 내부 제어 신호(CNT1/CNT2)를 발생시키는 제어 유니트(18a)와, c-2) 상기 제1동작 위상에서 작동되며 상기 기준 전압을 외부 소오스로부터 공급되는 가변 전압(Vref)과 비교하는 동작을 하여 상기 기준 전압이 상기 가변 전압보다 높은지의 여부를 표시하는 진단신호(Sdgn)를 발생시키는 비교기 유니트(18c) 및 c-3) 상기 제2동작 위상에서 작동되며 상기 진단 신호를 상기 직접 회로 장치의 외부로 공급하는 동작을 하는 출력수단(18d/17)을 포함하고 있는 진단 회로(18)를 구비하는 것을 특징으로 하는 집적 회로 장치.
제1항에 있어서, 상기 비교기 유니트(18c)가 상기 외부 전압의 제1전압과 결합되어, 대략적으로 서로 동등한 제1 및 제2전류를 발생시키는 전류 미러회로(18h)와, 상기 전류 미러 회로로부터 상기 제1 및 제2전류를 공급받으며, 상기 기준 전압 및 상기 가변 전압 각각에 응답하여 상기 진단 신호를 발생시키는 한쌍의 증폭 트랜지스터(18k/18m)와, 그리고 상기 다수의 제어 신호중 하나에 응답하여, 상기 증폭 트랜지스터 쌍을 일정 전압 레벨의 제2전압(GND)과 결합시키는 작동 트랜지스터(18n)를 구비하는 것을 특징으로 하는 집적 회로 장치.
제1항에 있어서, 상기 출력 수단이 상기 다수의 내부 제어 신호에 응답하여 상기 진단 신호를 일시적으로 기억하는 데이타 래칭 회로(18d)와 그리고 상기 다수의 내부 제어 신호에 응답하여 상기 진단 신호로 상기 데이타 래칭 회로에서 데이타 핀(DT)으로 전송하는 데이타 출력 회로(17)를 구비하는 것을 특징으로 하는 집적 회로 장치.
제3항에 있어서, 상기 데이타 래칭 회로가 상기 제1전압 라인과 그리고 상기 비교기 유니트의 출력노드(N2)와의 사이에 결합되과 아울러 상기 다수의 내부 제어 신호중 하나의 상보 신호에 응답하는 풀-업트랜지스터(18n)와, 상기 비교기 유니트의 상기 출력 노드와 결합되는 파형 성형 회로(18r/18a)와 그리고 상기 다수의 내부 제어 신호로 인에이블링 됨과 아울러 상기 파형 성형 회로로부터 공급되는 상기 진단 신호를 기억하는 풀립-플롭 회로(18o)를 구비하는 것을 특징으로 하는 집적 회로 장치.