JP3530402B2 - 半導体集積回路装置 - Google Patents
半導体集積回路装置Info
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Description
に、外部から、書き込み用の高電圧を供給する必要のあ
る、電気的に書き換え可能な不揮発性半導体メモリを内
蔵する半導体集積回路装置に関するものである。なお、
本発明に於いて、「不揮発性メモリを内蔵する半導体集
積回路装置」とは、「メモリ機能のみを有する不揮発性
半導体記憶装置」、及び、「不揮発性メモリを、プログ
ラムメモリ或いはデータメモリとして内蔵するマイクロ
コンピュータ等の半導体集積回路装置」の双方を含むも
のとして定義されるものである。
は、電気的にデータの書き換えができ、また、電源を切
ってもデータを保持できるという特徴があり、現在、様
々な分野・用途に利用されており、例えば、マイクロコ
ンピュータのプログラム記憶用としても使用されてい
る。不揮発性メモリ内蔵の半導体集積回路装置は、今
後、大容量化、多様化が進み、利用分野は更に広がって
いくものと考えられる。また、併せて、実装上、パッケ
ージの小型化、低価格化といった観点から、多機能化に
よる端子数増加への対応、或いは、外部外付けスイッチ
等の部品点数の低減等が今後更に必要となる。
リを内蔵する半導体集積回路装置のテストモード設定用
のテスト端子と、不揮発性メモリのデータを書き換える
ために必要な高電圧(Vpp)を印加するための高電圧
印加端子(Vpp端子)について考える。テスト端子
は、回路内の各機能ブロックをテストするためのもので
あり、実使用上では、接地レベル(GNDレベル)に固
定して使う端子である。また、Vpp端子は不揮発性メ
モリに一度データを書き込んでしまえば、その後は余り
使用されることはない。したがって、これらの端子は、
使用頻度が非常に少ない端子であり、上記背景からも、
一般に一つの端子が兼用される構成となっている。
ボード上で不揮発性メモリにデータを書き込む場合、図
3に示すように、通常使用ではGNDに固定している、
半導体集積回路装置1のTEST/Vpp端子(兼用端
子)3を、GNDから一旦切り離してから、該端子に書
き込み電圧Vppを印加する必要があり、従来は、同図
に示すように、半導体集積回路装置(LSI)外部に、
GND/Vpp切換え、或いはGND固定をカットする
ためのスイッチ8を設けており、そのため、部品点数が
増加し、実装効率も悪くなるという問題あった。
のスイッチを不要とすることを目的とし、兼用端子に入
力される電圧レベルを検知する電圧検知回路を用いて目
的を達成するものである。
て、特開平8−87883号公報に開示される半導体記
憶装置が報告されている。その構成を、図4に示す。こ
れは、電源電圧Vccの値によってバーンインモードに
なったことを検出して、出力信号φBIを内部の回路に
出力するバーンインモード検出回路20を有することを
特徴としている。すなわち、電源電圧がVccレベルの
ときは、検出回路20の出力信号φBIはロウレベルと
なり、バーンインモードには入らず、コマンドデコーダ
10によりφNORMが活性化され、スイッチ16、1
7により、外部アドレスA0−10及びバンクアドレス
BAが内部回路に伝えられる。なお、図に於いて、12
はアドレスバッファ、13はバンクアドレス(BA)バ
ッファである。
ベルときは、バーンインモード検出回路20の出力信号
φBIはハイレベルとなり、コントロール信号バッファ
/コマンドデコーダ10に作用して、ロウアドレススト
ローブ信号バーRAS、コラムアドレスストローブ信号
バーCASなどの外部入力のレベルにかかわらず、内部
リフレッシュアドレスカウンタ14からの出力が、スイ
ッチ18、19を介して、内部回路に伝えられ、バーン
インモードに入るというものである。なお、図に於い
て、15はセルフリフレッシュタイマである。また、9
はクロック(CLK)バッファ、11はメモリアレイ制
御回路である。
の半導体記憶装置に於ける電圧検知回路(バーンインモ
ード検出回路)の実施例である。すなわち、図5に於い
て、R2は、電源電位Vccに接続した一方端と、ノー
ドN4に接続した他方端とを有する高抵抗、Q5は、ゲ
ート及びドレインをノードN4に接続したNチャネルM
OSトランジスタ、Q6は、MOSトランジスタQ5の
ソースに、ゲート及びドレインを接続したNチャネルM
OSトランジスタである。同様にして、所定個数(N
個)のNチャネルMOSトランジスタを直列に接続し、
最終のMOSトランジスタQnのソースを接地電位Vs
sに接続する。更に、21’は、入力端子をノードN4
に接続し、その出力が信号φBIとなるインバータであ
る。
トランジスタの閾値電圧をVthとすると、ノードN4
の電圧が、VthのN倍を超えると、NチャネルMOS
トランジスタQ5〜Qnを通して電流が流れるため、ノ
ードN4の電圧がロウレベルとなり、インバータ21’
の出力であるφBI信号がハイレベルとなるというもの
である。
cを超える電圧を与えることによって、自動的にバーン
イン回路を動作させ、容易にバーンインモードに入るこ
とを目的としており、実使用上での端子兼用による端子
数増加への対応、及び部品点数低減による実装効率の向
上といった問題には対応できていない。
メモリを内蔵する半導体集積回路装置は、上記課題を解
決するために、通常動作モード時においては接地電圧を
固定入力とするテスト端子と、書き込み動作モード時に
おいて電源電圧を超える所定の高電圧が印加される書き
込み電圧入力端子とを単一の兼用端子にて構成して成
る、電気的に書き換え可能な不揮発性半導体メモリ内蔵
の半導体集積回路装置に於いて、上記兼用端子に入力さ
れる高電圧を検知する電圧検知手段と、該電圧検知手段
より出力される信号に応じて、上記兼用端子の状態を切
り換える端子状態切換え手段とを設けたことを特徴とす
るものである。
いて、上記端子状態切換え手段として、上記検知手段よ
りの信号が、そのゲートに入力され、そのソースが接地
電圧に接続され、更に、そのドレインがプルダウン抵抗
を介して上記兼用端子に接続されたNチャネルMOSト
ランジスタを設けたことを特徴とするものである。
(TEST/Vpp端子)は、通常モードでは、プルダ
ウン抵抗により、自動的に内部でGNDに固定されるた
め、外部でGNDに固定する必要が無くなる。その結
果、書き込みモード時に、外部でGNDレベルをカット
することを必要とせず、兼用端子に書き込み電圧Vpp
を直接印加することができる。すなわち、従来技術で説
明した外付けの切換えスイッチを削減でき、部品点数の
削減、実装効率の向上を図ることができるものである。
て図面を参照して詳細に説明する。
を示す。また、図2に、図1のVpp検知回路の具体的
構成例を示す。
する。この回路は、NチャネルMOSトランジスタQ
2、Q4、PチャネルMOSトランジスタQ3、及びイ
ンバータ6、7で構成される。
あるとき、NチャネルMOSトランジスタQ2と、Pチ
ャネルMOSトランジスタQ3は、ドライブ能力がな
く、NチャネルMOSトランジスタQ4にドライブ能力
があるため、ノードN3はGNDレベルである。したが
って、インバータ7の出力信号であるSAVPP信号は
GNDレベルとなる。
圧Vppを与えた場合、NチャネルMOSトランジスタ
Q2とPチャネルMOSトランジスタQ3にドライブ能
力があり、ノードN3を強制的に電位反転させようとす
るが、NチャネルMOSトランジスタQ4も導通状態で
あるため、NチャネルMOSトランジスタQ4のドライ
ブ能力を、NチャネルMOSトランジスタQ2とPチャ
ネルMOSトランジスタQ3のドライブ能力に対し、小
さくしておけば、NチャネルMOSトランジスタQ2と
PチャネルMOSトランジスタQ3のドライブ能力が、
NチャネルMOSトランジスタQ4のドライブ能力を上
回って、ノードN3を電位反転させ、その結果、インバ
ータ7の出力信号SAVPPはVccレベルとなる。
T/Vpp端子から入力された電圧を検知し、入力電圧
が電圧Vccを超える電圧Vppのとき、出力信号SA
VPPはVccレベルを出力し、入力電圧がVcc以下
のときは、出力信号SAVPPはGNDレベルを出力す
る回路である。
路について説明する。この回路は、Vpp検知回路2、
インバータ4、入力バッファ5、抵抗R1、及びNチャ
ネルMOSトランジスタQ1で構成される。
は、ソースに接地電位GNDが接続され、ドレインに
は、TEST/Vpp端子3から抵抗R1を介したノー
ドN2が接続されている。更に、ゲートには、Vpp検
知回路2の出力信号であるSAVPPを入力とするイン
バータ4の出力ノードN1が接続されている。また、ノ
ードN2を入力とする入力バッファ5の出力がTEST
信号となっている。
いて、半導体集積回路装置(LSI)1のTEST/V
pp端子3に書き込み電圧Vppが印加されるとき、V
pp検知回路2は、これを検知して出力信号SAVPP
にVccレベルを出力し、インバータ4の出力ノードN
1はGNDレベルとなるため、NチャネルMOSトラン
ジスタQ1はドライブ能力をもたない。したがって、内
部信号Vppは、メモリコアへ書き込み電圧Vppを供
給し、また、入力バッファ5の出力である内部信号TE
STは、テストモード信号である電圧Vccレベルを供
給する。ここで、電圧Vpp印加時にプルダウン抵抗を
カットするのは、プルダウン抵抗が入っていた場合のデ
メリットとして電流が増加するのを防ぐためである。
き、内部信号TESTには電圧レベルVccが供給され
る。これは、書き込みモードでは、図示しないメモリセ
ルに、ベリファイなどのテストモードと同様の動作を行
うため、メモリコアへ書き込み電圧Vppを供給するこ
とに加え、内部信号TESTにも電圧Vccを供給する
ものである。
端子3は接地電位GND固定であることから、内部ノー
ドN2及び内部信号TESTはGNDレベルである。し
かしながら、この回路においては、TEST/Vpp端
子3に何も入力されていない状態でも同じ効果が得られ
る。すなわち、このとき、Vpp検知回路2の出力信号
SAVPPはGNDレベル、ノードN1はVccレベル
となるため、NチャネルMOSトランジスタQ1はドラ
イブ能力をもち、内部ノードN2がGNDレベルに固定
されるためである。
レス信号入力端子、データ信号入力端子、或いは、制御
信号入力端子)と高電圧入力端子とに兼用される兼用端
子を有する、不揮発性半導体メモリ内蔵の半導体集積回
路装置に於いても有効に実施することができるものであ
る。
路は、Vpp検知回路2、インバータ4、イネーブル端
子付入力バッファ(ロウアクティブの入力バッファ)2
1、抵抗R1、及びNチャネルMOSトランジスタQ1
で構成される。
は、ソースに接地電位GNDが接続され、ドレインに
は、IN/Vpp端子22から抵抗R1を介したノード
N2が接続されている。更に、ゲートには、Vpp検知
回路2の出力信号であるSAVPP信号を入力とするイ
ンバータ4の出力ノードN1が接続されている。また、
ノードN2を入力とし、Vpp検知回路2の出力信号S
AVPPをイネーブル信号とする入力バッファ21の出
力が内部入力信号IN’となっている。なお、Vpp検
知回路2の構成は、図2に示した構成となっている。
いて、半導体集積回路装置(LSI)1のIN/Vpp
端子22に書き込み電圧Vppが印加されるとき、Vp
p検知回路2は、これを検知して、出力信号SAVPP
にVccレベルを出力し、インバータ4の出力ノードN
1はGNDレベルとなるため、NチャネルMOSトラン
ジスタQ1はドライブ能力をもたない。また、このとき
SAVPP信号をイネーブル信号とする入力バッファ2
1は非活性状態(ロウアクティブ)となる。したがっ
て、内部信号Vppは、メモリコアへ書き込み電圧Vp
pを供給し、また、入力バッファ21の出力である内部
入力信号IN’には、書き込み電圧Vppは供給されな
い。ここで、電圧Vpp印加時にプルダウン抵抗をカッ
トするのは、プルダウン抵抗が入っていた場合のデメリ
ットとして電流が増加するのを防ぐためである。
22は、通常の入力端子として使用されることから、当
該端子には、接地電位GNDから電源電位Vcc間のレ
ベルが入力される。このとき、Vpp検知回路2の出力
信号であるSAVPPはGNDレベルであることから、
ノードN1はVccレベルとなり、NチャネルMOSト
ランジスタQ1はドライブ能力をもち、また、入力バッ
ファ21は活性状態となる。したがって、当該端子22
にGNDレベルが入力された場合、内部入力信号IN’
はGNDレベルとなり、また、当該端子22にVccレ
ベルが入力された場合、NチャネルMOSトランジスタ
Q1が導通状態であるため、Vccレベルの若干のレベ
ルダウンがあるものの、抵抗R1の値とトランジスタQ
1のオン抵抗値とを適当な値に設定しておくことによ
り、入力バッファ21の入力としては、反転レベルまで
は電圧降下がないため、この入力バッファ21を介して
出力される内部入力信号IN’としては、Vccレベル
が出力されることになる。すなわち、通常モードでは、
IN/Vpp端子22は通常の入力端子として使用する
ことができる。
不揮発性メモリ内蔵の半導体集積回路装置によれば、兼
用端子には、書き込みモード時には書き込み電圧Vpp
を与え、通常モード時では、何も与えなくても、内部で
GNDに固定されるため、従来技術では必要であった、
オンボード上での外付けの切り換えスイッチを削減で
き、部品点数の削減、実装効率の向上を図ることができ
るものである。
る。
である。
記憶装置の構成を示すブロック図である。
成を示す回路図である。
る。
集積回路装置 2 Vpp検知回路 3 TEST/Vpp端子 4、6、7 インバータ 5 入力バッファ 21 イネーブル端子付入力バッ
ファ 22 IN/Vpp端子 Q1、Q2、Q4 NチャネルMOSトランジ
スタ Q3 PチャネルMOSトランジ
スタ R1 抵抗 SAVPP Vpp検知回路の出力信号
Claims (5)
- 【請求項1】 通常動作モード時においては接地電圧を
固定入力とするテスト端子と、書き込み動作モード時に
おいて電源電圧を超える所定の高電圧が印加される書き
込み電圧入力端子とを単一の兼用端子にて構成して成
る、電気的に書き換え可能な不揮発性半導体メモリ内蔵
の半導体集積回路装置に於いて、 上記兼用端子に入力される高電圧を検知する電圧検知手
段と、 該電圧検知手段より出力される信号に応じて、上記兼用
端子の状態を切り換える端子状態切換え手段とを設けた
ことを特徴とする半導体集積回路装置。 - 【請求項2】 請求項1に記載の半導体集積回路装置に
於いて、 上記端子状態切換え手段として、上記検知手段よりの信
号が、そのゲートに入力され、そのソースが接地電圧に
接続され、更に、そのドレインがプルダウン抵抗を介し
て上記兼用端子に接続されたNチャネルMOSトランジ
スタを設けたことを特徴とする半導体集積回路装置。 - 【請求項3】 通常動作モード時においては所定の入力
信号が入力される入力端子と、書き込み動作モード時に
おいて電源電圧を超える所定の高電圧が印加される書き
込み電圧入力端子とを単一の兼用端子にて構成して成
る、電気的に書き換え可能な不揮発性半導体メモリ内蔵
の半導体集積回路装置に於いて、 上記兼用端子に入力される高電圧を検知する電圧検知手
段と、 該電圧検知手段より出力される信号に応じて、上記兼用
端子の状態を切り換える端子状態切換え手段とを設けた
ことを特徴とする半導体集積回路装置。 - 【請求項4】 請求項3に記載の半導体集積回路装置に
於いて、 上記端子状態切換え手段として、上記検知手段よりの信
号が、そのゲートに入力され、そのソースが接地電圧に
接続され、更に、そのドレインがプルダウン抵抗を介し
て上記兼用端子に接続されたNチャネルMOSトランジ
スタを設けたことを特徴とする半導体集積回路装置。 - 【請求項5】 請求項4に記載の半導体集積回路装置に
於いて、 上記電圧検知手段よりの信号に応じて、上記兼用端子に
接続される入力バッファの活性・非活性を切り換える手
段を設けたことを特徴とする半導体集積回路装置。
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JP30855198A JP3530402B2 (ja) | 1998-10-29 | 1998-10-29 | 半導体集積回路装置 |
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Family
ID=17982403
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JP6152668B2 (ja) * | 2013-03-14 | 2017-06-28 | 株式会社ソシオネクスト | 半導体装置および半導体装置のテスト方法 |
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1998
- 1998-10-29 JP JP30855198A patent/JP3530402B2/ja not_active Expired - Fee Related
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