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KR910014830A - 반도체 메모리를 사용한 뉴럴 네트워크 정보처리 장치 - Google Patents

반도체 메모리를 사용한 뉴럴 네트워크 정보처리 장치 Download PDF

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KR910014830A
KR910014830A KR1019910001014A KR910001014A KR910014830A KR 910014830 A KR910014830 A KR 910014830A KR 1019910001014 A KR1019910001014 A KR 1019910001014A KR 910001014 A KR910001014 A KR 910001014A KR 910014830 A KR910014830 A KR 910014830A
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value
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가쯔따까 기무라
기요오 이또
요시끼 가와지리
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미다 가쓰시게
가부시끼가이샤 히다찌세이사꾸쇼
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Abstract

내용 없음

Description

반도체 메모리를 사용한 뉴럴 네트워크 정보처리 장치
본 내용은 요부공개 건이므로 전문내용을 수록하지 않았음
제1도는 본 발명에 의한 정보처리장치를 1칩의 반도체 칩상에 실현하는 경우의 구성의 1실시예를 도시한 도면, 제7(a)는 한줄의 워드선을 선택하는 것에 의해 다수의 정보를 데이타선상에 리드할수 있는 모몰리어에레이를 사용해서 본 발명에 의한 정보처리 장치를 실현하는 경우의 구성의 1실시예를 도시한 도면, 제9도(a)는 제7도(b)의 실시예를 사용하여 계층형 뉴럴 네트워크를 실현하는 뉴론 출력 값, 결합 가중 값과 메모리 셀의 대응관계를 도시한 제2실시예로서, 뉴론 출력값, 결합 가중 값을 여러개의 메모리 셀로 실현한 실시예의 도면.

Claims (24)

  1. 정보를 기억하는 메모리회로(A,B,TG), 상기 메모리 회로에 정보를 라이트 및 상기 메모리 회로에서 정보를 리드하는 동작의 적어도 한쪽을 실행 하는 입출력회로(IO), 상기 메모리회로에 기억되어 있는 정보를 사용하여 연산을 실행하는 연산회로(12,12a,12b)와 상기 메모리회로, 상기 입출력회로 및 상기 연산회로의 동작을 제어하기 위한 제어회로(CNT, 13, 13A, 13B)를 갖는 정보처리 장치에 있어서, 상기 연산회로는 상기 메모리회로에 기억되어 있는 뉴론의 출력값 및 뉴론 사이의 결합가중 값을 사용하여 뉴론 출력값의 갱신값을 계산하는 기능 및 상기 메모리 회로내에 기억된 뉴론 출력값의 기대값과 얻어진 뉴론 출력값의 거리(일치도)를 계산하는 기능을 갖는 정보 처리장치.
  2. 특허청구의 범위 제1항에 있어서, 상기 메모리회로에 다수의 성질이 다른 입력데이타를 기억한 정보처리장치.
  3. 특허청구의 범위 제2항에 있어서, 상기 메모리회로에 뉴론의 출력값의 기대값을 기억한 정보처리장치.
  4. 특허청구의 범위 제2항에 있어서, 상기 메모리회로는 다수의 블럭으로 구성되고, 제1의 블럭(A)에 뉴론의 출력값(Vis), 제2의 블럭(B)에 뉴론 사이의 결합 가중값(Tji)를 기억한 정보처리장치.
  5. 특허청구의 범위 제4항에 있어서, 상기 메모리회로는 또 제3의 블럭(TG)를 가지며, 상기 제3의 블럭에 상기 뉴론의 출력값의 기대값을 기억한 정보처리장치.
  6. 특허청구의 범위 제5항에 있어서, 상기 뉴론의 출력값 및 뉴론 사이의 결합 가중 값의 적어도 어느 것인가 한쪽을 다수의 비트를 사용하여 상기 메모리회로에 기억한 정보 처리장치.
  7. 특허청구의 범위 제6항에 있어서, 상기 뉴론의 출력값 또는 뉴론 사이의 가중 값을 나타내는 다수 비트의 일부는 상기 뉴론의 출력값 및 뉴론 사이의 결합 가중 값의 부호를 나타내기 위해 사용된 정보처리장치.
  8. 특허청구의 범위 제7항에 있어서, 상기 메모리회로는 하나의 트랜지스터와 하나의 커패시터로 되는 메모리셀을 포함해서 구성된 정보처리 장치.
  9. 정부를 기억하는 메모리회로(A,B,TG), 상기 메모리회로에 정보를 라이트 및 상기 메모리 회로에서 정보를 리드하는 동작의 적어도 한쪽의 입출력회로(10), 상기 메모리회로에 기억되어 있는 정보를 사용하여 연산을 실행하는 연산회로(12, 12a, 12b), 상기 메모리회로, 상기 입출력회로 및 상기 연산회로의 동작을 제어하기 위한 제어 회로(CNT, 13, 13A, 13B)를 갖는 정보처리장치에 있어서, 상기 메모리회로는 다수의 데이타선, 그것과 교차하도록 배치한 다수의 워드선(WA)와 그들의 바라는 교차부에 배치된 메모리셀(MC)를 가진 메모리 셀어레이를 포함해서 구성되고, 상기 워드선의 적어도 한줄을 선택하는 것에 의해 상기 다른 다수의 메모리 셀에 기억되어 있는 정보를 상기 워드선에 교차하는 다른 다수의 데이타선에 리드 할수 있고 상기 연산회로는 상기 메모리회로에서 리드된 정보를 사용하여 뉴론 출력값의 갱신값을 계산하는 기능을 갖고, 상기 일축회로는 상기 갱신값을 상기 메모리회로에 라이트하는 기능을 갖는 정보 처리장치.
  10. 특허청구의 범위 제9항에 있어서, 상기 메모리셀 어레이에는 뉴론의 출력값의 기대 값이 기억되고, 상기 연산회로는 상기 기대값과 얻어진 뉴론 출력값의 거리(일치도)를 계산하는 수단을 갖는 정보처리장치.
  11. 특허청구의 범위 제9항에 있어서, 상기 메모리셀 어레이에 뉴론의 출력값 및 뉴론 사이의 결합 가중 값을 기억한 정보처리장치.
  12. 특허청구의 범위 제9항에 있어서, 상기 메모리셀 어레이에 다수의 성질이 다른 입력 데이타를 기억한 정보 처리장치.
  13. 특허청구의 범위 제9항에 있어서, 상기 정보처리장치는 1칩상에 마련된 정보처리장치.
  14. 특허청구의 범위 제10항에 있어서, 상기 메모리셀 어레이는 다수의 블럭으로 구성되고, 제1의 블럭(A)에 뉴론의 출력값, 제2의 블럭(B)에 뉴론 사이의 결합 가중 값을 기억한 정보 처리장치.
  15. 특허청구의 범위 제14항에 있어서, 상기 뉴론의 출력값 및 뉴론 사이의 결합 가중 값의 적어도 어느것인가 한쪽을 다수의 비트를 사용하여 상기 메모리회로에 기억한 정보 처리장치.
  16. 특허청구의 범위 제15항에 있어서, 상기 뉴론의 출력값 또는 뉴론 사이의 뉴론 출력 값 및 뉴론 사이의 결합 가중 값의 보호를 나타내기 위해 사용된 정보처리장치.
  17. 특허청구의 범위 제16항에 있어서, 상기 메모리회로는 하나의 트랜지스터와 하나의 커패시터로 되는 메모리셀을 포함해서 구성된 정보처리장치.
  18. 특허청구의 범위 제14항에 있어서, 상기 메모리회로는 또 제3의 블럭(TG)를 가지며, 상기 제3의 블럭에 상기 뉴론의 출력값의 기대값을 기억한 정보 처리장치.
  19. 특허청구의 범위 제18항에 있어서, 상기 정보처리장치는 1칩상에 마련된 정보처리 장치.
  20. 정보를 기억하는 메로리회로(A,B,TG), 상기 메모리 회로에 정보를 라이트 및 상기 메모리 회로에서 정보를 리드하는 동작의 적어도 한쪽을 실행 하는 입출력회로(IO), 상기 메모리회로에 기억되어 있는 정보를 사용하여 연산을 실행하는 연산회로(12,12a,12b)와 상기 메모리회로, 상기 입출력회로 및 상기 연산회로의 동작을 제어하기 위한 제어회로(CNT, 13, 13A, 13B)를 가지며, 상기 메모리 어레이는 다수의 블럭으로 구성되고, 제1의 블럭(A)에 뉴론의 출력값을 기억하고, 제2의 블럭(B)에 뉴론 사이의 결합 가중 값을 기억하고, 제3의 블럭(TG)에 상기 뉴론의 출력값의 기대값을 기억하고, 상기 연산회로는 상기 메모리회로에 기억되어 있는 뉴론의 출력값 및 뉴론 사이의 결합 가중 값을 하여 뉴론 출력값의 갱신 값을 계산하는 기능 및 상기 메모리 회로내에 기억된 뉴론 출력값의 기대값과 얻어진 뉴론 출력값의 거리(일치도)를 계산하는 기능을 가지며, 또는 상기 정보 처리장치는 하나의 칩상에 마련된 정보처리장치.
  21. 특허청구의 범위 제20항에 있어서, 상기 뉴론 출력값 및 뉴론 사이의 결합 가중 값의 적어도 어느것인가 한쪽을 다수의 비트를 사용하여 상기 메모리회로에 기억한 정보 처리장치.
  22. 특허청구의 범위 제21항에 있어서, 상기 뉴론 출력값 또는 뉴론 사이의 결합 가중 값을 나타내는 다수의 비트의 일부를 상기 뉴론의 출력 값 및 뉴론 사이의 결합 가중 값의 부호를 나타내기 위해 사용된 정보처리장치.
  23. 특허청구의 범위 제22항에 있어서, 상기 메모리회로는 하나의 트랜지스터와 하나의 커패시터로 되는 메모리셀을 포함해서 구성된 정보처리장치.
  24. 특허청구의 범위 제23항에 있어서, 상기 연산회로는 아날로그 회로인 정보처리장치.
    ※ 참고사항 : 최초출원 내용에 의하여 공개하는 것임.
KR1019910001014A 1990-01-24 1991-01-22 반도체 메모리를 사용한 정보처리 시스템 KR0178878B1 (ko)

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