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KR20240162202A - 반도체 장치 - Google Patents

반도체 장치 Download PDF

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Publication number
KR20240162202A
KR20240162202A KR1020230058934A KR20230058934A KR20240162202A KR 20240162202 A KR20240162202 A KR 20240162202A KR 1020230058934 A KR1020230058934 A KR 1020230058934A KR 20230058934 A KR20230058934 A KR 20230058934A KR 20240162202 A KR20240162202 A KR 20240162202A
Authority
KR
South Korea
Prior art keywords
gate structures
film
substrate
region
gate
Prior art date
Application number
KR1020230058934A
Other languages
English (en)
Inventor
김종민
윤찬식
박지호
Original Assignee
삼성전자주식회사
Filing date
Publication date
Application filed by 삼성전자주식회사 filed Critical 삼성전자주식회사
Publication of KR20240162202A publication Critical patent/KR20240162202A/ko

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    • HELECTRICITY
    • H10SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10BELECTRONIC MEMORY DEVICES
    • H10B12/00Dynamic random access memory [DRAM] devices
    • H10B12/50Peripheral circuit region structures
    • HELECTRICITY
    • H10SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10BELECTRONIC MEMORY DEVICES
    • H10B12/00Dynamic random access memory [DRAM] devices
    • H10B12/01Manufacture or treatment
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    • H10B12/03Making the capacitor or connections thereto
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    • H10B12/30DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells
    • H10B12/48Data lines or contacts therefor
    • H10B12/482Bit lines

Abstract

반도체 장치는, 기판의 상부에 매립되며, 제1 방향으로 각각 연장되고 상기 제1 방향과 교차하는 제2 방향을 따라 교대로 반복적으로 배치된 제1 및 제2 게이트 구조물들; 상기 제1 및 제2 게이트 구조물들 상에서 상기 제2 방향으로 각각 연장되고 상기 제1 방향으로 서로 이격된 비트 라인 구조물들; 및 상기 비트 라인 구조물들 상에 형성된 커패시터들을 포함할 수 있다. 상기 각 제1 게이트 구조물들의 상기 제1 방향으로의 제1 단부의 상기 제2 방향으로의 폭은 상기 각 제1 게이트 구조물들의 나머지 부분들의 상기 제2 방향으로의 폭보다 크고, 상기 각 제2 게이트 구조물들의 상기 제1 방향으로의 제1 단부의 상기 제2 방향으로의 폭은 상기 각 제2 게이트 구조물들의 나머지 부분들의 상기 제2 방향으로의 폭보다 클 수 있다. 상기 제1 게이트 구조물들의 상기 제1 단부들은 상기 제2 방향으로 서로 얼라인되고, 상기 제2 게이트 구조물들의 상기 제1 단부들은 상기 제2 방향으로 서로 얼라인될 수 있다. 상기 제1 게이트 구조물들의 상기 제1 단부들과 상기 제2 게이트 구조물들의 상기 제2 단부들은 상기 제2 방향을 따라 지그재그 패턴으로 배치될 수 있다.

Description

반도체 장치{SEMICONDUCTOR DEVICE}
본 발명은 반도체 장치에 관한 것이다. 보다 자세하게, 본 발명은 디램 메모리 장치에 관한 것이다.
DRAM 장치의 각 게이트 구조물들은 일 방향으로 연장되고, 이에 수직한 방향으로 서로 이격되도록 배치된다. DRAM 장치가 고집적화됨에 따라서, 상기 게이트 구조물들 사이의 간격이 감소하며, 이에 따라 상기 게이트 구조물들을 형성하는 공정의 난이도가 증가한다.
본 발명의 과제는 개선된 전기적 특성을 갖는 반도체 장치를 제공하는데 있다.
상기한 과제를 달성하기 위한 본 발명의 예시적인 실시예들에 따른 반도체 장치는, 기판의 상부에 매립되며, 제1 방향으로 각각 연장되고 상기 제1 방향과 교차하는 제2 방향을 따라 교대로 반복적으로 배치된 제1 및 제2 게이트 구조물들; 상기 제1 및 제2 게이트 구조물들 상에서 상기 제2 방향으로 각각 연장되고 상기 제1 방향으로 서로 이격된 비트 라인 구조물들; 및 상기 비트 라인 구조물들 상에 형성된 커패시터들을 포함할 수 있다. 상기 각 제1 게이트 구조물들의 상기 제1 방향으로의 제1 단부의 상기 제2 방향으로의 폭은 상기 각 제1 게이트 구조물들의 나머지 부분들의 상기 제2 방향으로의 폭보다 크고, 상기 각 제2 게이트 구조물들의 상기 제1 방향으로의 제1 단부의 상기 제2 방향으로의 폭은 상기 각 제2 게이트 구조물들의 나머지 부분들의 상기 제2 방향으로의 폭보다 클 수 있다. 상기 제1 게이트 구조물들의 상기 제1 단부들은 상기 제2 방향으로 서로 얼라인되고, 상기 제2 게이트 구조물들의 상기 제1 단부들은 상기 제2 방향으로 서로 얼라인될 수 있다. 상기 제1 게이트 구조물들의 상기 제1 단부들과 상기 제2 게이트 구조물들의 상기 제2 단부들은 상기 제2 방향을 따라 지그재그 패턴으로 배치될 수 있다.
예시적인 실시예들에 따른 반도체 장치에서, 기판의 셀 영역 및 이에 인접한 주변 회로 영역의 상부에 매립되도록 형성되는 게이트 구조물의 말단부는 나머지 부분들의 폭보다 더 큰 폭을 가질 수 있으며, 이에 따라 상기 말단부에 접촉하도록 형성되는 콘택 플러그와의 전기적 연결이 양호할 수 있다.
도 1 내지 도 44는 예시적인 실시예들에 따른 반도체 장치의 제조 방법을 설명하기 위한 평면도들 및 단면도들이다.
이하, 첨부된 도면들을 참조하여 본 발명의 바람직한 실시예들에 따른 반도체 장치 및 그 제조 방법에 대하여 상세하게 설명한다. 본 명세서에서 물질, 층(막), 영역, 패드, 전극, 패턴, 구조물 또는 공정들이 "제1", "제2" 및/또는 "제3"으로 언급되는 경우, 이러한 부재들을 한정하기 위한 것이 아니라 단지 각 물질, 층(막), 영역, 전극, 패드, 패턴, 구조물 및 공정들을 구분하기 위한 것이다. 따라서 "제1", "제2" 및/또는 "제3"은 각 물질, 층(막), 영역, 전극, 패드, 패턴, 구조물 및 공정들에 대하여 각기 선택적으로 또는 교환적으로 사용될 수 있다.
[실시예]
도 1 내지 도 44는 예시적인 실시예들에 따른 반도체 장치의 제조 방법을 설명하기 위한 평면도들 및 단면도들이다. 구체적으로, 도 1, 4, 6, 8, 11, 14, 20, 25, 31, 35 및 41은 평면도들이고, 도 2, 5, 7, 9-10, 12, 15, 18, 21, 24, 26, 29, 32, 36, 37, 39 및 42는 대응하는 평면도들을 A-A'선으로 각각 절단한 단면도들이며, 도 16, 19, 22, 27, 30, 33-34, 38, 40 및 43은 대응하는 평면도들을 B-B'선으로 각각 절단한 단면도들이고, 도 3, 13, 17, 23, 28 및 44는 대응하는 평면도들을 C-C'선으로 각각 절단한 단면도들이다.
이하의 발명의 상세한 설명에서는, 기판(100)의 상면에 평행하며 서로 직교하는 두 개의 방향들을 각각 제1 및 제2 방향들(D1, D2)로 정의하며, 또한 기판(100) 상면에 평행하고 각 제1 및 제2 방향들(D1, D2)과 예각을 이루는 방향을 제3 방향(D3)으로 정의하기로 한다. 한편, 기판(100) 상면에 수직한 방향은 수직 방향으로 지칭한다.
도 1 내지 도 3을 참조하면, 제1 및 제2 영역들(I, II)을 포함하는 기판(100) 상에 제1 및 제2 액티브 패턴들(101, 105)을 형성할 수 있다.
기판(100)은 실리콘, 게르마늄, 실리콘-게르마늄, 또는 GaP, GaAs, GaSb 등과 같은 Ⅲ-Ⅴ족 화합물을 포함할 수 있다. 일부 실시예들에 따르면, 기판(100)은 실리콘-온-인슐레이터(Silicon On Insulator: SOI) 기판 또는 게르마늄-온-인슐레이터(Germanium On Insulator: GOI) 기판일 수 있다.
기판(100)의 제1 영역(I)은 메모리 셀들이 형성되는 셀 영역일 수 있으며, 기판(100)의 제2 영역(II)은 제1 영역(I)을 둘러싸면서 상기 메모리 셀들을 구동하는 주변 회로 패턴들이 형성되는 주변 회로 영역일 수 있다. 도면 상에서는 제1 영역(I)의 일부, 및 제2 영역(II) 중에서 제1 영역(I)에 제1 및 제2 방향들(D1, D1)로 인접한 일부만이 도시되어 있다.
제1 및 제2 액티브 패턴들(101, 105)은 기판(100)의 상부를 제거하여 리세스 구조물을 형성함으로써 형성될 수 있다. 제1 액티브 패턴(101)은 기판(100)의 제1 영역(I) 상에서 각각이 제3 방향(D3)으로 연장될 수 있으며, 제1 및 제2 방향들(D1, D2)을 따라 서로 이격되도록 복수 개로 형성될 수 있다. 또한, 제2 액티브 패턴(105)은 기판(100)의 제2 영역(II) 상에서 각 제1 및 제2 방향들(D1, D2)을 따라 서로 이격되도록 복수 개로 형성될 수 있다.
상기 리세스 구조물은 제1 내지 제3 리세스들(102, 104, 106)을 포함할 수 있다. 이때, 제1 리세스(102)는 기판(100)의 제1 영역(I) 상에서 제1 방향(D1)을 따라 상대적으로 작은 거리로 서로 이격된 제1 액티브 패턴들(101) 부분들 사이에 형성될 수 있고, 제2 리세스(104)는 기판(100)의 제1 영역(I) 상에서 제1 방향(D1)을 따라 상대적으로 큰 거리로 서로 이격된 제1 액티브 패턴들(101) 부분들 사이에 형성될 수 있으며, 제3 리세스(106)는 기판(100)의 제2 영역(II) 상에 형성되거나 혹은 기판(100)의 제1 및 제2 영역들(I, II) 사이에 형성될 수 있다.
예시적인 실시예들에 있어서, 제3 리세스(106)는 제2 리세스(104)보다 큰 폭 및/또는 큰 깊이를 가질 수 있으며, 제2 리세스(104)는 제1 리세스(102)보다 큰 폭 및/또는 큰 깊이를 가질 수 있다.
이후, 제1 및 제2 액티브 패턴들(101, 105)의 측벽 및 상면을 커버하는 예비 소자 분리 구조물(111)을 형성할 수 있다.
일 실시예에 있어서, 예비 소자 분리 구조물(111)은 제1 및 제2 액티브 패턴들(101, 105)이 형성된 기판(100) 상에 제1 소자 분리막(113), 제2 소자 분리막 및 제3 소자 분리막을 순차적으로 적층하고, 상기 제2 소자 분리막의 상면이 노출될 때까지 상기 제3 소자 분리막의 상부에 대해 평탄화 공정을 수행한 후, 상기 제2 소자 분리막의 상부에 대한 식각 공정을 수행함으로써 형성될 수 있다. 상기 평탄화 공정은 예를 들어, 화학 기계적 연마(CMP) 공정 및/또는 에치 백 공정을 포함할 수 있으며, 상기 식각 공정은 예를 들어, 습식 식각 공정을 포함할 수 있다.
예시적인 실시예들에 있어서, 예비 소자 분리 구조물(111)은 제3 리세스(106)의 내벽으로부터 순차적으로 적층된 제1 소자 분리막(113), 제2 소자 분리 패턴(114) 및 제3 소자 분리 패턴(116)을 포함할 수 있다. 다만, 제3 리세스(106)보다 작은 폭을 갖는 제2 리세스(104) 내에는 제1 소자 분리막(113) 및 제2 소자 분리 패턴(114)이 형성될 수 있으며, 제2 리세스(104)보다 작은 폭을 갖는 제1 리세스(102) 내에는 제1 소자 분리막(113)만이 형성될 수 있다.
이때, 제1 소자 분리막(113)은 제1 및 제2 액티브 패턴들(101, 105)의 상면을 커버할 수 있으며, 제2 소자 분리 패턴(114)은 제2 리세스(104) 내에 형성될 수 있고, 제3 소자 분리 패턴(116)은 제3 리세스(106) 내에 형성될 수 있다.
각 제1 소자 분리막(113) 및 제3 소자 분리 패턴(116)은 예를 들어, 실리콘 산화물과 같은 산화물을 포함할 수 있으며, 제2 소자 분리 패턴(114)은 예를 들어, 실리콘 질화물과 같은 절연성 질화물을 포함할 수 있다.
도 4 및 5를 참조하면, 예비 소자 분리 구조물(111) 상에 패드막(10), 제1 마스크 막(20), 제2 마스크 막(30) 및 제3 마스크(40)를 형성한 후, 제3 마스크(40)를 식각 마스크로 사용하는 식각 공정을 수행하여, 제2 마스크 막(30), 제1 마스크 막(20), 패드막(10) 및 예비 소자 분리 구조물(111)의 상부를 제거함으로써 제4 및 제5 리세스들(52, 54)을 형성할 수 있다.
일 실시예에 있어서, 상기 식각 공정은 더블 패터닝(Double Patterning) 공정을 통해 수행될 수 있다.
각 제4 및 제5 리세스들(52, 54)은 기판(100)의 제1 영역(I)에 제1 방향(D1)으로 인접한 기판(100)의 제2 영역(II) 부분 상에 형성된 제3 소자 분리 패턴(116)의 상부에 형성될 수 있다. 예시적인 실시예들에 있어서, 제4 리세스는(52)는 기판(100)의 제1 영역(I)의 제1 방향(D1)으로의 일 측에 형성된 기판(100)의 제2 영역(II) 부분 상에서 제2 방향(D2)을 따라 서로 이격되도록 복수 개로 형성될 수 있으며, 제5 리세스는(54)는 기판(100)의 제1 영역(I)의 제1 방향(D1)으로의 타 측에 형성된 기판(100)의 제2 영역(II) 부분 상에서 제2 방향(D2)을 따라 서로 이격되도록 복수 개로 형성될 수 있다.
예시적인 실시예들에 있어서, 제4 및 제5 리세스들(52, 54)은 제1 방향(D1)으로 서로 오버랩되지 않을 수 있으며, 이에 따라 제4 및 제5 리세스들(52, 54)은 기판(100)의 제1 영역(I)의 제1 방향(D1)으로의 양 측들에 형성된 기판(100)의 제2 영역(II) 부분들 상에서 제2 방향(D2)을 따라 교대로 지그재그 패턴으로 배열될 수 있다.
제4 리세스(52)는 제2 방향(D2)으로 제1 폭(W1)을 가질 수 있으며, 제5 리세스(54)는 제2 방향(D2)으로 제2 폭(W2)을 가질 수 있다. 일 실시예에 있어서, 제1 및 제2 폭들(W1, W2)은 서로 동일한 값을 가질 수 있으나, 본 발명의 개념은 이에 한정되지는 않는다.
패드막(10)은 예를 들어, 실리콘 산화물과 같은 산화물을 포함할 수 있고, 제1 마스크 막(20)은 예를 들어, 스핀-온-하드마스크(Spin-On-Hardmask: SOH)를 포함할 수 있으며, 제2 마스크 막(30)은 예를 들어, 플라스마 강화 실리콘 산질화물(PE-SiON)을 포함할 수 있고, 제3 마스크(40)는 예를 들어, 포토레지스트 패턴을 포함할 수 있다.
도 6 및 7을 참조하면, 제1 마스크 막(20), 제2 마스크 막(30) 및 제3 마스크(40)를 예를 들어, 식각 공정, 애싱(ashing) 공정 및/또는 스트립(stripping) 공정을 통해 제거하여 패드막(10)의 상면을 노출시킨 후, 제4 및 제5 리세스들(52, 54)을 각각 채우는 제1 및 제2 희생 패턴들(62, 64)을 형성할 수 있다.
예시적인 실시예들에 있어서, 제1 및 제2 희생 패턴들(62, 64)은 패드막(10) 및 예비 소자 분리 구조물(111) 상에 제4 및 제5 리세스들(52, 54)을 채우는 제1 희생막을 형성한 후, 패드막(10)의 상면이 노출될 때까지 상기 제1 희생막의 상부를 예를 들어, 에치 백 공정을 통해 제거함으로써 형성될 수 있다.
제4 및 제5 리세스들(52, 54)의 배열에 따라서, 제1 및 제2 희생 패턴들(62, 64)은 기판(100)의 제1 영역(I)의 제1 방향(D1)으로의 양 측들에 형성된 기판(100)의 제2 영역(II) 부분들 상에서 제2 방향(D2)을 따라 교대로 지그재그 패턴으로 배열될 수 있다. 또한, 제1 및 제2 희생 패턴들(62, 64)은 제2 방향(D2)으로 각각 제1 및 제2 폭들(W1, W2)을 가질 수 있다.
도 8 및 9를 참조하면, 패드막(10) 및 제1 및 제2 희생 패턴들(62, 64) 상에 제4 내지 제 8 마스크 막들(70, 80, 90, 25, 35) 및 제9 마스크(45)를 형성한 후, 제9 마스크(45)를 식각 마스크로 사용하는 식각 공정을 수행하여, 제4 내지 제 8 마스크 막들(70, 80, 90, 25, 35), 패드막(10), 제1 및 제2 희생 패턴들(62, 64), 예비 소자 분리 구조물(111)의 상부 및 제1 액티브 패턴(101)의 상부를 제거함으로써 제6 및 제7 리세스들(98, 99)을 형성할 수 있다.
일 실시예에 있어서, 상기 식각 공정은 더블 패터닝 공정을 통해 수행될 수 있다. 다른 실시예에 있어서, 상기 식각 공정은 쿼드러플 패터닝(Quadruple Patterning) 공정을 통해 수행될 수 있다.
각 제6 및 제7 리세스들(98, 99)은 기판(100)의 제1 영역(I), 및 이에 제1 방향(D1)으로의 양 측들에 각각 형성된 기판(100)의 제2 영역(II) 부분들 상에서 제1 방향(D1)으로 연장될 수 있다. 예시적인 실시예들에 있어서, 제6 리세스(98)의 일 단부는 제1 희생 패턴(62)의 일부를 관통할 수 있으며, 제7 리세스(99)의 일 단부는 제2 희생 패턴(64)의 일부를 관통할 수 있다.
제6 및 제7 리세스들(98, 99)은 제2 방향(D2)으로 각각 제3 및 제4 폭들(W3, W4)을 가질 수 있다. 일 실시예에 있어서, 제3 및 제4 폭들(W3, W4)은 서로 동일한 값을 가질 수 있으며, 다만 본 발명의 개념은 반드시 이에 한정되지는 않는다. 예시적인 실시예들에 있어서, 제1 희생 패턴(62)의 제1 폭(W1)은 제6 리세스(98)의 제3 폭(W3)보다 클 수 있으며, 제2 희생 패턴(64)의 제2 폭(W2)은 제7 리세스(99)의 제4 폭(W4)보다 클 수 있다.
제4 마스크 막(70), 제6 마스크 막(90) 및 제8 마스크 막(35)은 예를 들어, 플라스마 강화 실리콘 질화물(PE-SiON)을 포함할 수 있고, 제5 마스크 막(80)은 예를 들어, 비정질 탄소막(Amorphous Carbon Layer: ACL)을 포함할 수 있으며, 제7 마스크 막(25)은 예를 들어, 스핀-온-하드마스크(SOH)를 포함할 수 있고, 제9 마스크(45)는 예를 들어, 포토레지스트 패턴을 포함할 수 있다.
도 10을 참조하면, 제4 내지 제 8 마스크 막들(70, 80, 90, 25, 35), 제9 마스크(45) 및 제1 및 제2 희생 패턴들(62, 64)을 예를 들어, 식각 공정, 애싱(ashing) 공정 및/또는 스트립(stripping) 공정을 통해 제거하여 패드막(10)의 상면을 노출시킬 수 있다.
제1 및 제2 희생 패턴들(62, 64)이 제거됨에 따라 제4 및 제5 리세스들(52, 54)이 다시 형성될 수 있으며, 이들은 각각 제6 및 제7 리세스들(98, 99)에 연결될 수 있다. 이때, 제4 리세스(52)의 제1 폭(W1)은 제6 리세스(98)의 제3 폭(W3)보다 클 수 있으며, 제5 리세스(54)의 제2 폭(W2)은 제7 리세스(99)의 제4 폭(W4)보다 클 수 있다.
이후, 상기 노출된 패드막(10)의 상면, 제4 내지 제7 리세스들(52, 54, 98, 99)에 의해 노출된 예비 소자 분리 구조물(111)의 상면 및 제1 액티브 패턴(101)의 상면, 및 제4 내지 제7 리세스들(52, 54, 98, 99)의 측벽에 제1 게이트 절연막(125)을 형성할 수 있다.
제1 게이트 절연막(125)은 예를 들어, 실리콘 산화물과 같은 산화물을 포함할 수 있다.
이후, 제1 게이트 절연막(125) 상에 제1 도전막을 형성하고, 상기 제1 도전막의 상부를 예를 들어, 에치 백 공정을 통해 제거할 수 있으며, 이에 따라 각 제4 내지 제7 리세스들(52, 54, 98, 99)의 하부에는 제1 도전 패턴(140)이 형성될 수 있다.
제1 도전 패턴(140)은 예를 들어, 텅스텐과 같은 금속, 티타늄 질화물, 탄탈륨 질화물 등과 같은 금속 질화물, 금속 실리사이드 등을 포함할 수 있다.
도 11 내지 도 13을 참조하면, 제1 도전 패턴(140) 및 제1 게이트 절연막(125) 상에 제2 도전막을 형성하고, 상기 제2 도전막의 상부를 예를 들어, 에치 백 공정을 통해 제거하여 각 제4 내지 제7 리세스들(52, 54, 98, 99)의 중앙부에 제2 도전 패턴(150)을 형성할 수 있다.
제2 도전 패턴(150)은 예를 들어, 불순물이 도핑된 폴리실리콘을 포함할 수 있다.
일 실시예에 있어서, 기판(100)의 제2 영역(II) 상에 형성된 제2 도전 패턴(150) 부분, 즉 제4 및 제5 리세스들(52, 54) 및 이들에 인접한 제6 및 제7 리세스들(98, 99) 부분 상에 형성된 제2 도전 패턴(150) 부분을 식각 공정을 통해 제거할 수 있으며, 이에 따라 제1 도전 패턴(140)의 제1 방향(D1)으로의 말단부의 상면이 노출될 수 있다.
이후, 제1 및 제2 도전 패턴들(140, 150) 및 제1 게이트 절연막(125) 상에 제1 게이트 마스크 막을 형성하고, 상기 제1 게이트 마스크 막의 상부를 예를 들어, 에치 백 공정을 통해 제거하여 각 제4 내지 제7 리세스들(52, 54, 98, 99)의 상부에 제1 게이트 마스크(160)를 형성할 수 있다.
제1 게이트 마스크(160)는 예를 들어, 실리콘 질화물과 같은 절연성 질화물을 포함할 수 있다.
이후, 패드막(10) 상에 형성된 제1 게이트 절연막(125) 부분, 패드막(10), 및 제1 및 제2 액티브 패턴들(101, 105)의 상면에 형성된 제1 소자 분리막(113) 부분을 제거할 수 있으며, 이에 따라 제1 게이트 절연막(125)은 제1 게이트 절연 패턴(120)으로 변환될 수 있고, 제1 소자 분리막(113)은 제1 소자 분리 패턴(112)으로 변환될 수 있다. 일 실시예에 있어서, 패드막(10), 및 상기 제1 게이트 절연막(125) 및 제1 소자 분리막(113) 부분들은 예를 들어, 화학 기계적 연마(CMP) 공정 및/또는 에치 백 공정과 같은 평탄화 공정을 통해 제거될 수 있다.
제4 및 제6 리세스들(52, 98) 내에 순차적으로 적층된 제1 게이트 절연 패턴(120), 제1 도전 패턴(140) 및 제1 게이트 마스크(160)는 함께 제1 게이트 구조물(172)을 형성할 수 있으며, 제5 및 제7 리세스들(54, 99) 내에 순차적으로 적층된 제1 게이트 절연 패턴(120), 제1 도전 패턴(140) 및 제1 게이트 마스크(160)는 함께 제2 게이트 구조물(174)을 형성할 수 있다. 또한, 제1 내지 제3 소자 분리 패턴들(112, 114, 116)은 함께 소자 분리 구조물(110)을 형성할 수 있다.
예시적인 실시예들에 있어서, 각 제1 및 제2 게이트 구조물들(172, 174)은 기판(100)의 제1 영역(I), 및 이의 제1 방향(D1)으로의 양 측들에 형성된 기판(100)의 제2 영역(II) 부분들 내에서 제1 방향(D1)을 따라 연장될 수 있으며, 제2 방향(D2)을 따라 교대로 반복적으로 배치될 수 있다.
예시적인 실시예들에 있어서, 각 제1 게이트 구조물들(172)의 제1 방향(D1)으로의 제1 단부(173)의 제2 방향(D2)으로의 제1 폭(W1)은 제1 방향(D1)으로의 제2 단부 및 나머지 부분들의 제2 방향(D2)으로의 제3 폭(W3)보다 클 수 있으며, 각 제2 게이트 구조물들(174)의 제1 방향(D1)으로의 제1 단부(175)의 제2 방향(D2)으로의 제2 폭(W2)은 제1 방향(D1)으로의 제2 단부 및 나머지 부분들의 제2 방향(D2)으로의 제4 폭(W4)보다 클 수 있다.
예시적인 실시예들에 있어서, 제1 게이트 구조물들(172)의 제1 단부들(173)과 제2 게이트 구조물들(174)의 상기 제2 단부들은 기판(100)의 제1 영역(I)의 제1 방향(D1)으로의 일 측에 형성된 기판(100)의 제2 영역(II) 부분 상에서 제2 방향(D2)으로 배치될 수 있으며, 제1 게이트 구조물들(172)의 상기 제2 단부들과 제2 게이트 구조물들(174)의 제1 단부들(175)은 기판(100)의 제1 영역(I)의 제1 방향(D1)으로의 타 측에 형성된 기판(100)의 제2 영역(II) 부분 상에서 제2 방향(D2)으로 배치될 수 있다.
이때, 제1 게이트 구조물들(172)의 제1 단부들(173)은 제2 방향(D2)으로 서로 얼라인될 수 있으며, 또한 제2 게이트 구조물들(174)의 제1 단부들(175)은 제2 방향(D2)으로 서로 얼라인될 수 있다. 일 실시예에 있어서, 제2 게이트 구조물들(174)의 상기 제2 단부들은 제1 게이트 구조물들(172)의 제1 단부들(173)과 제2 방향(D2)으로 부분적으로 오버랩될 수 있으며, 제1 게이트 구조물들(172)의 상기 제2 단부들은 제2 게이트 구조물들(174)의 제1 단부들(175)과 제2 방향(D2)으로 부분적으로 오버랩될 수 있다.
예시적인 실시예들에 있어서, 상대적으로 큰 폭을 갖는 제1 게이트 구조물들(172)의 제1 단부들(173)과 제2 게이트 구조물들(174)의 제1 단부들(175)은 기판(100)의 제1 방향(D1)으로의 양 측들에서 제2 방향(D2)을 따라 지그재그 패턴으로 배치될 수 있다.
예시적인 실시예들에 있어서, 각 제1 및 제2 게이트 구조물들(172, 174)에서 제1 단부들(173, 175)의 저면은 나머지 부분들의 저면과 실질적으로 동일한 높이에 형성될 수 있다.
예시적인 실시예들에 있어서, 각 제1 및 제2 게이트 구조물들(172, 174)에서 제1 단부들(173, 175)은 상기 수직 방향을 따라 순차적으로 적층된 게이트 절연 패턴(120), 제1 도전 패턴(140) 및 제1 게이트 마스크(160)를 포함할 수 있으며, 제2 도전 패턴(150)은 포함하지 않을 수 있다.
도 14 내지 도 17을 참조하면, 기판(100)의 제1 및 제2 영역들(I, II) 상에 상기 수직 방향을 따라 순차적으로 적층된 제1 내지 제3 절연막들(180, 190, 200)을 포함하는 절연막 구조물(210)을 형성하고, 기판(100)의 제1 영역(I)에 인접한 제2 영역(II) 부분을 제외한 나머지 기판(100)의 제2 영역(II) 상에 형성된 절연막 구조물(210) 부분을 제거할 수 있다.
이후, 기판(100)의 제2 영역(II) 상에 형성된 제2 액티브 패턴(105) 상에, 예를 들어 열산화 공정을 수행하여, 제2 게이트 절연막(220)을 형성할 수 있다.
이후, 절연막 구조물(210)을 패터닝하고, 이를 식각 마스크로 사용하여 하부의 제1 액티브 패턴(101), 소자 분리 구조물(110), 및 각 제1 및 제2 게이트 구조물들(172, 174)에 포함된 제1 게이트 마스크(160)를 부분적으로 식각함으로써 제1 개구(230)를 형성할 수 있다. 예시적인 실시예들에 있어서, 상기 식각 공정 후 잔류하는 절연막 구조물(210)은 상부에서 보았을 때, 원 형상 혹은 타원 형상을 가질 수 있으며, 기판(100)의 제1 영역(I) 및 이에 인접한 제2 영역(II) 부분 상에서 제1 및 제2 방향들(D1, D2)을 따라 서로 이격되도록 복수 개로 형성될 수 있다. 이때, 각 절연막 구조물들(210)은 서로 인접하는 제1 액티브 패턴들(101)의 서로 대향하는 제3 방향(D3)으로의 말단들과 기판(100) 상면에 수직한 수직 방향으로 오버랩될 수 있다.
도 18 및 19를 참조하면, 기판(100)의 제1 영역(I) 상에 형성된 절연막 구조물(210), 제1 개구(230)에 의해 노출된 제1 액티브 패턴(101), 소자 분리 구조물(110) 및 제1 및 제2 게이트 구조물들(172, 174)의 상면, 및 기판(100)의 제2 영역(II) 상에 형성된 제2 게이트 절연막(220) 및 소자 분리 구조물(110) 상에 제3 도전막(240), 제1 배리어 막(250), 제4 도전막(260) 및 제10 마스크 막(270)을 순차적으로 적층할 수 있으며, 이들은 함께 도전 구조물 막을 형성할 수 있다. 이때, 제3 도전막(240)은 제1 개구(230)를 채울 수 있다.
제3 도전막(240)은 예를 들어, 불순물이 도핑된 폴리실리콘을 포함할 수 있고, 제1 배리어 막(250)은 예를 들어, 티타늄 실리콘 질화물(TiSiN)과 같은 금속 실리콘 질화물을 포함할 수 있으며, 제4 도전막(260)은 예를 들어, 텅스텐과 같은 금속을 포함할 수 있고, 제10 마스크 막(270)은 예를 들어, 실리콘 질화물과 같은 질화물을 포함할 수 있다.
도 20 내지 도 23을 참조하면, 상기 도전 구조물 막을 패터닝하여, 기판(100)의 제2 영역(II) 상에 제3 게이트 구조물(330)을 형성할 수 있다.
제3 게이트 구조물(330)은 기판(100) 상면에 수직한 수직 방향을 따라 순차적으로 적층된 제2 게이트 절연 패턴(280), 제3 도전 패턴(290), 제1 배리어 패턴(300), 제4 도전 패턴(310) 및 제2 게이트 마스크(320)를 포함할 수 있으며, 순차적으로 적층된 제3 도전 패턴(290), 제1 배리어 패턴(300) 및 제4 도전 패턴(310)은 함께 제2 게이트 전극을 형성할 수 있다.
제3 게이트 구조물(330)은 기판(100)의 제2 영역(II) 상에서 상기 수직 방향을 따라 제2 액티브 패턴(105)과 적어도 부분적으로 오버랩되도록 형성될 수 있다.
또한, 기판(100)의 제2 영역(II)에 인접한 기판(100)의 제1 영역(I)의 가장자리 부분 상에 형성된 상기 도전 구조물 막 부분도 함께 제거될 수 있으며, 이에 따라 절연막 구조물(210), 및 제1 개구(230)에 의해 노출된 제1 액티브 패턴(101), 소자 분리 구조물(110) 및 제1 및 제2 게이트 구조물들(172, 174)의 상면도 부분적으로 노출될 수 있다.
한편, 제3 게이트 구조물(330)의 측벽에는 제1 스페이서 구조물이 형성될 수 있으며, 기판(100)의 제1 영역(I) 상에 잔류하는 상기 도전 구조물 막의 측벽에는 제2 스페이서 구조물이 형성될 수 있다. 이때, 상기 제1 스페이서 구조물은 제3 게이트 구조물(330)의 측벽으로부터 기판(100) 상면에 평행한 수평 방향을 따라 순차적으로 적층된 제1 및 제3 게이트 스페이서들(340, 350)을 포함할 수 있으며, 상기 제2 스페이서 구조물은 상기 도전 구조물 막의 측벽으로부터 상기 수평 방향을 따라 순차적으로 적층된 제2 및 제4 게이트 스페이서들(345, 355)을 포함할 수 있다.
제1 및 제2 스페이서들(340, 345)은 상기 도전 구조물 막 및 제3 게이트 구조물(330)이 형성된 기판(100) 상에 제1 스페이서 막을 형성한 후 이를 이방성 식각하여 형성할 수 있으며, 제3 및 제4 스페이서들(350, 355)은 상기 도전 구조물 막, 제3 게이트 구조물(330), 및 제1 및 제2 스페이서들(340, 345)이 형성된 기판(100) 상에 제2 스페이서 막을 형성한 후, 이를 이방성 식각하여 형성할 수 있다.
제1 및 제2 스페이서들(340, 345)은 예를 들어, 실리콘 질화물과 같은 질화물을 포함할 수 있으며, 제3 및 제4 스페이서들(350, 355)은 예를 들어, 실리콘 산화물과 같은 산화물을 포함할 수 있다.
다만, 상기 각 제1 및 제2 스페이서 구조물들의 구성은 위에 한정되지는 않으며, 단일의 스페이서만을 포함하거나, 혹은 3개 이상의 스페이서들이 적층된 구성을 가질 수도 있다.
이후, 상기 도전 구조물 막, 제3 게이트 구조물(330), 상기 제1 및 제2 스페이서 구조물들, 및 소자 분리 구조물(110)이 형성된 기판(100) 상에 제1 식각 저지막(360)을 형성할 수 있다. 제1 식각 저지막(360)은 예를 들어, 실리콘 질화물과 같은 질화물을 포함할 수 있다.
도 24를 참조하면, 제1 식각 저지막(360) 상에 제1 층간 절연막(370)을 충분한 높이로 형성하고, 제3 게이트 구조물(330)의 상면 및 상기 도전 구조물 막의 상면에 형성된 제1 식각 저지막(360) 부분의 상면이 노출될 때까지 그 상부를 평탄화한 후, 제1 층간 절연막(370) 및 제1 식각 저지막(360) 상에 제1 캐핑막(380)을 형성할 수 있다.
이에 따라, 제1 층간 절연막(370)은 제3 게이트 구조물들(330)의 측벽에 각각 형성된 상기 제1 스페이서 구조물들 사이의 공간, 및 제3 게이트 구조물(330)의 측벽에 형성된 상기 제1 스페이서 구조물과 상기 도전 구조물 막의 측벽에 형성된 상기 제2 스페이서 구조물 사이의 공간을 채울 수 있다.
제1 층간 절연막(370)은 예를 들어, 실리콘 산화물과 같은 산화물을 포함할 수 있으며, 제1 캐핑막(380)은 예를 들어, 실리콘 질화물과 같은 질화물을 포함할 수 있다.
도 25 내지 도 28을 참조하면, 기판(100)의 제1 영역(I) 상에 형성된 제1 캐핑막(380) 부분을 식각하여 제1 캐핑 패턴(385)을 형성할 수 있으며, 이를 식각 마스크로 사용하여 제1 식각 저지막(360), 제10 마스크 막(270), 제4 도전막(260), 제1 배리어 막(250) 및 제3 도전막(240)을 순차적으로 식각할 수 있다.
예시적인 실시예들에 있어서, 제1 캐핑 패턴(385)은 기판(100)의 제1 영역(I) 상에서 제2 방향(D2)으로 각각 연장되고 제1 방향(D1)을 따라 서로 이격되도록 복수 개로 형성될 수 있다. 한편, 기판(100)의 제2 영역(II) 상에는 제1 캐핑막(380)이 잔류할 수 있다.
상기 식각 공정을 수행함에 따라, 기판(100)의 제1 영역(I) 상에서, 제1 개구(230) 상에는 순차적으로 적층된 제5 도전 패턴(245), 제2 배리어 패턴(255), 제6 도전 패턴(265), 제10 마스크(275), 제1 식각 저지 패턴(365) 및 제1 캐핑 패턴(385)이 형성될 수 있으며, 제1 개구(230) 바깥의 절연막 구조물(210)의 제2 절연막(190) 상에는 순차적으로 적층된 제3 절연 패턴(205), 제5 도전 패턴(245), 제2 배리어 패턴(255), 제6 도전 패턴(265), 제10 마스크(275), 제1 식각 저지 패턴(365) 및 제1 캐핑 패턴(385)이 형성될 수 있다.
이하에서는, 순차적으로 적층된 제5 도전 패턴(245), 제2 배리어 패턴(255), 제6 도전 패턴(265), 제10 마스크(275), 제1 식각 저지 패턴(365) 및 제1 캐핑 패턴(385)을 함께 비트 라인 구조물(395)로 지칭하기로 한다. 예시적인 실시예들에 있어서, 비트 라인 구조물(395)은 기판(100)의 제1 영역(I) 상에서 제2 방향(D2)으로 연장될 수 있으며, 제1 방향(D1)을 따라 서로 이격되도록 복수 개로 형성될 수 있다.
한편, 제1 방향(D1)을 따라 기판(100)의 제2 영역(II)에 인접한 기판(100)의 제1 영역(I) 부분 상에는, 순차적으로 적층된 제7 도전 패턴(247), 제3 배리어 패턴(257), 제8 도전 패턴(267), 제11 마스크(277), 제2 식각 저지 패턴(367) 및 제2 캐핑 패턴(387)을 포함하며 제2 방향(D2)으로 연장되는 더미 비트 라인 구조물(397)이 형성될 수 있으며, 제3 게이트 구조물(330), 상기 제1 및 제2 스페이서 구조물들, 절연막 구조물(210)의 일부, 제2 액티브 패턴(105) 및 소자 분리 구조물(110) 상에는 제1 식각 저지막(360)이 잔류할 수 있다. 또한, 제3 게이트 구조물(330)의 상면에 형성된 제1 식각 저지막(360) 부분 및 제1 층간 절연막(370) 상에는 제1 캐핑막(380)이 잔류할 수 있다.
도 29 및 30을 참조하면, 비트 라인 구조물(395), 더미 비트 라인 구조물(397) 및 제1 캐핑막(380)이 형성된 기판(100) 상에 제5 스페이서 막을 형성한 후, 상기 제5 스페이서 막 상에 제4 및 제5 절연막들을 순차적으로 형성할 수 있다.
상기 제5 스페이서 막은 제2 절연막(190) 상에 형성된 비트 라인 구조물(395) 부분 아래의 제3 절연 패턴(205)의 측벽도 커버할 수 있으며, 상기 제5 절연막은 제1 개구(230)의 나머지 부분을 모두 채울 수 있다.
상기 제5 스페이서 막은 예를 들어, 실리콘 질화물과 같은 질화물을 포함할 수 있고, 상기 제4 절연막은 예를 들어, 실리콘 산화물과 같은 산화물을 포함할 수 있으며, 상기 제5 절연막은 예를 들어, 실리콘 질화물과 같은 질화물을 포함할 수 있다.
이후, 식각 공정을 수행하여, 상기 제4 및 제5 절연막들을 식각할 수 있다. 예시적인 실시예들에 있어서, 상기 식각 공정은 예를 들어, 인산(H2PO3), SC1 및 불산(HF)을 식각액으로 사용하는 습식 식각 공정에 의해 수행될 수 있으며, 상기 제4 및 제5 절연막들 중에서 제1 개구(230) 내에 형성된 부분을 제외한 나머지 부분은 모두 제거될 수 있다. 이에 따라, 상기 제5 스페이서 막의 표면 대부분, 즉 제1 개구(230) 내에 형성된 부분 이외의 상기 제5 스페이서 막 부분이 모두 노출될 수 있으며, 제1 개구(230) 내에 잔류하는 상기 제4 및 제5 절연막들 부분은 각각 제4 및 제5 절연 패턴들(410, 420)을 형성할 수 있다.
이후, 상기 노출된 제5 스페이서 막 표면, 및 제1 개구(230) 내에 형성된 제4 및 제5 절연 패턴들(410, 420) 상에 제6 스페이서 막을 형성한 후, 이를 이방성 식각하여 비트 라인 구조물(395)의 측벽을 커버하는 제6 스페이서(430)를 상기 제5 스페이서 막 표면, 및 제4 및 제5 절연 패턴들(410, 420) 상에 형성할 수 있다. 이때, 제6 스페이서(430)는 더미 비트 라인 구조물(397)의 일 측벽에도 형성될 수 있다. 상기 제6 스페이서(430)는 예를 들어, 실리콘 산화물과 같은 산화물을 포함할 수 있다.
이후, 예를 들어 건식 식각 공정을 추가적으로 수행하여, 제1 액티브 패턴(101) 상면을 노출시키는 제2 개구(440)를 형성할 수 있으며, 제2 개구(440)에 의해 소자 분리 구조물(110) 상면 및 제1 게이트 마스크(160)의 상면도 노출될 수 있다.
상기 건식 식각 공정에 의해서, 제1 캐핑막(380), 제1 및 제2 캐핑 패턴들(385, 387) 및 제2 절연막(190) 상면에 형성된 상기 제5 스페이서 막 부분이 제거될 수 있으며, 이에 따라 비트 라인 구조물(395)의 측벽을 커버하는 제5 스페이서(400)가 형성될 수 있다. 이때, 제5 스페이서(400)는 더미 비트 라인 구조물(397)의 측벽도 커버할 수 있다.
또한, 상기 건식 식각 공정에서, 제1 및 제2 절연막들(180, 190)도 부분적으로 제거되어 비트 라인 구조물(395) 하부에 각각 제1 및 제2 절연 패턴들(185, 195)로 잔류할 수 있다. 비트 라인 구조물(395) 하부에 순차적으로 적층된 제1 내지 제3 절연 패턴들(185, 195, 205)은 함께 절연 패턴 구조물(215)을 형성할 수 있다.
도 31 내지 도 33을 참조하면, 제1 캐핑막(380) 및 제1 및 제2 캐핑 패턴들(385, 387)의 상면, 제6 스페이서(430)의 외측벽, 제4 및 제5 절연 패턴들(410, 420) 상면 일부, 및 제2 개구(440)에 의해 노출된 제1 액티브 패턴(101), 소자 분리 구조물(110) 및 제1 게이트 마스크(160)의 상면에 제7 스페이서 막을 형성한 후, 상기 제7 스페이서 막을 이방성 식각하여 비트 라인 구조물(395) 및 더미 비트 라인 구조물(397)의 측벽에 형성된 제6 스페이서(430)의 외측벽을 커버하는 제7 스페이서(450)를 형성할 수 있다. 제7 스페이서(450)는 예를 들어, 실리콘 질화물과 같은 질화물을 포함할 수 있다.
기판(100)의 제1 영역(I) 상에서 비트 라인 구조물(395)의 측벽에 상기 수평 방향을 따라 순차적으로 적층된 제5 내지 제7 스페이서들(400, 430, 450)은 함께 예비 제3 스페이서 구조물(460)로 지칭될 수 있다.
이후, 기판(100)의 제1 영역(I) 상에 형성된 제2 개구(440)를 채우며 불순물이 도핑된 비정질 실리콘을 포함하는 예비 하부 콘택 플러그 막을 기판(100)의 제1 영역(I) 상에 충분한 높이로 형성하고, 레이저 광을 조사하여 용융 레이저 어닐링(Melting Laser Annealing: MLA) 공정을 수행할 수 있으며, 이에 따라 상기 예비 하부 콘택 플러그 막이 결정화되어 불순물이 도핑된 폴리실리콘을 포함하는 하부 콘택 플러그 막이 형성될 수 있다.
이후, 제1 캐핑막(380) 및 제1 및 제2 캐핑 패턴들(385, 387)의 상면이 노출될 때까지 상기 하부 콘택 플러그 막의 상부를 평탄화하여 하부 콘택 플러그(475)를 형성할 수 있다. 하부 콘택 플러그(475)는 기판(100)의 제1 영역(I) 상에서 제1 방향(D1)으로 서로 이웃하는 비트 라인 구조물들(395) 사이, 및 비트 라인 구조물(395)과 더미 비트 라인 구조물(397) 사이에 형성되어 제2 방향(D2)으로 연장될 수 있으며, 제1 방향(D1)을 따라 서로 이격되도록 복수 개로 형성될 수 있다.
이후, 제1 캐핑막(380), 비트 라인 구조물(395), 더미 비트 라인 구조물(397) 및 하부 콘택 플러그(475) 상에 제1 방향(D1)으로 각각 연장되며 제2 방향(D2)으로 서로 이격된 제3 개구들을 갖는 식각 마스크를 형성하고, 하부 콘택 플러그(475)에 대해 이를 사용하는 식각 공정을 수행하여 제4 개구(445)를 형성할 수 있다.
예시적인 실시예들에 있어서, 상기 제3 개구는 상기 수직 방향을 따라 제1 및 제2 게이트 구조물들(172, 174)에 오버랩될 수 있으며, 이에 따라 제4 개구(445)는 각 제1 및 제2 게이트 구조물들(172, 174)에 포함된 제1 게이트 마스크(160)의 상면을 노출시키도록 형성될 수 있다. 제4 개구(445)가 형성됨에 따라서, 제2 방향(D2)으로 연장되는 하부 콘택 플러그(475)는 제2 방향(D2)으로 서로 이격된 복수의 부분들로 분리될 수 있다. 이때, 각 하부 콘택 플러그들(475)은 제3 방향(D3)으로 연장되는 제1 액티브 패턴(101)의 제3 방향(D3)으로의 각 말단부의 상면에 접촉할 수 있다.
상기 식각 마스크를 제거한 후, 제4 개구(445)를 채우는 장벽 패턴(480)을 형성할 수 있다. 장벽 패턴(480)은 기판(100)의 제1 영역(I) 상에서 제1 방향(D1)으로 서로 이웃하는 비트 라인 구조물들(395) 사이, 및 비트 라인 구조물(395)과 더미 비트 라인 구조물(397) 사이에 형성되어 제2 방향(D2)을 따라 서로 이격되도록 복수 개로 형성될 수 있다. 장벽 패턴(480)은 예를 들어, 실리콘 질화물과 같은 절연성 질화물을 포함할 수 있다.
지금까지는 제1 방향(D1)으로 서로 이웃하는 비트 라인 구조물들(395) 사이에 제2 방향(D2)으로 연장되는 상기 예비 하부 콘택 플러그 막을 형성하고, 이에 대해 MLA 공정을 수행하여 상기 하부 콘택 플러그 막을 형성한 후, 상기 하부 콘택 플러그 막의 상부를 평탄화하여 하부 콘택 플러그(475)를 형성하고, 이를 관통하며 제2 방향(D2)을 따라 서로 이격되는 제4 개구(445)를 형성한 후, 이를 채우는 장벽 패턴(480)을 형성함으로써, 제2 방향(D2)을 따라 교대로 반복적으로 배열되는 하부 콘택 플러그들(475) 및 장벽 패턴들(480)을 형성하는 것에 대해 설명하였으나, 본 발명의 개념은 이에 한정되지는 않는다.
즉, 다른 실시예에 있어서, 제1 방향(D1)으로 서로 이웃하는 비트 라인 구조물들(395) 사이에 제2 방향(D2)으로 연장되는 장벽막을 형성하고, 상기 장벽막을 관통하며 제2 방향(D2)을 따라 서로 이격되는 제5 개구들을 형성하여 상기 장벽막을 제2 방향(D2)으로 서로 이격되는 장벽 패턴들(480)로 분리한 후, 상기 제5 개구들을 채우는 상기 예비 하부 콘택 플러그 막을 상기 장벽막 상에 형성하고, 이에 대해 MLA 공정을 수행하여 상기 하부 콘택 플러그 막을 형성한 후, 이의 상부를 평탄화하여 하부 콘택 플러그들(475)을 형성함으로써, 제2 방향(D2)을 따라 교대로 반복적으로 배열되는 하부 콘택 플러그들(475) 및 장벽 패턴들(480)을 형성할 수 있다.
또 다른 실시예에 있어서, 제1 방향(D1)으로 서로 이웃하는 비트 라인 구조물들(395) 사이에 제2 방향(D2)으로 연장되며, 예를 들어 실리콘 산화물과 같은 산화물을 포함하는 제2 희생막을 형성하고, 상기 제2 희생막을 관통하며 제2 방향(D2)을 따라 서로 이격되는 장벽 패턴들(480)을 형성한 후, 상기 잔류하는 제2 희생막을 제거하여 제6 개구들을 형성하고, 상기 제6 개구들을 채우는 상기 예비 하부 콘택 플러그 막을 장벽 패턴들(480) 상에 형성한 후, 이에 대해 MLA 공정을 수행하여 하부 콘택 플러그 막(472)을 형성하고, 이의 상부를 평탄화하여 하부 콘택 플러그들(475)을 형성함으로써, 제2 방향(D2)을 따라 교대로 반복적으로 배열되는 하부 콘택 플러그들(475) 및 장벽 패턴들(480)을 형성할 수도 있다.
도 34를 참조하면, 하부 콘택 플러그(475)의 상부를 제거하여 비트 라인 구조물(395) 및 더미 비트 라인 구조물(397)의 측벽에 형성된 예비 제3 스페이서 구조물(460)의 상부를 노출시킨 후, 노출된 예비 제3 스페이서 구조물(460)의 제6 및 제7 스페이서들(430, 450)의 상부를 제거할 수 있다.
이후, 하부 콘택 플러그(475)의 상부를 추가적으로 제거할 수 있다. 이에 따라, 하부 콘택 플러그(475)의 상면은 제6 및 제7 스페이서들(430, 450)의 최상면보다 낮아질 수 있다.
이후, 비트 라인 구조물(395), 더미 비트 라인 구조물(397), 예비 제3 스페이서 구조물(460), 장벽 패턴(480), 제1 캐핑막(380), 및 하부 콘택 플러그(475) 상에 제8 스페이서 막을 형성하고 이를 이방성 식각함으로써, 비트 라인 구조물(395)의 제1 방향(D1)으로의 각 양 측벽에 형성된 예비 제3 스페이서 구조물(460)의 상부를 커버하는 제8 스페이서(490)를 형성할 수 있으며, 이에 따라 하부 콘택 플러그(475)의 상면이 노출될 수 있다.
이후, 상기 노출된 하부 콘택 플러그(475)의 상면에 오믹 콘택 패턴(500)을 형성할 수 있다. 예시적인 실시예들에 있어서, 오믹 콘택 패턴(500)은 제1 및 제2 캐핑 패턴들(385, 387), 장벽 패턴(480), 제1 캐핑막(380), 제8 스페이서(490) 및 하부 콘택 플러그(475) 상에 제1 금속막을 형성하고 열처리한 후, 상기 제1 금속막 중에서 미반응 부분을 제거함으로써 형성될 수 있다. 오믹 콘택 패턴(500)은 예를 들어, 코발트 실리사이드, 니켈 실리사이드, 티타늄 실리사이드 등과 같은 금속 실리사이드를 포함할 수 있다.
도 35 및 36을 참조하면, 기판(100)의 제1 영역(I)에 제1 방향(D1)으로 인접한 기판(100)의 제2 영역(II) 부분 상에 형성된 제1 캐핑막(380) 부분, 및 그 하부의 제1 층간 절연막(370), 제1 식각 저지막(360), 절연 패턴 구조물(215), 소자 분리 구조물(110) 및 제1 게이트 마스크(160)를 관통하여 제1 도전 패턴(140)을 노출시키는 제7 개구(520)를 형성할 수 있다.
예시적인 실시예들에 있어서, 제7 개구(520)는 제1 게이트 구조물(172)의 제1 단부(173) 혹은 제2 게이트 구조물(174)의 제1 단부(175)에 형성된 제1 게이트 마스크(160)를 관통하여 제1 도전 패턴(140)의 상면을 노출시킬 수 있다.
도 37 및 38을 참조하면, 기판(100)의 제1 영역(I) 상에 형성된 제1 및 제2 캐핑 패턴들(385, 387), 장벽 패턴(480), 제8 스페이서(490), 오믹 콘택 패턴(500) 및 하부 콘택 플러그(475), 및 기판(100)의 제2 영역(II) 상에 형성된 제1 캐핑막(380), 및 제7 개구(520)의 측벽 및 이에 의해 노출된 소자 분리 구조물(110) 및 제1 도전 패턴(140) 상에 제4 배리어 막(530)을 형성한 후, 제4 배리어 막(530) 상에 비트 라인 구조물들(395) 사이의 공간, 비트 라인 구조물(395)과 더미 비트 라인 구조물(397) 사이의 공간, 및 제7 개구(520)를 채우는 제2 금속막(540)을 형성할 수 있다.
도 39 및 40을 참조하면, 제2 금속막(540) 및 제4 배리어 막(530)을 패터닝할 수 있다.
이에 따라, 기판(100)의 제1 영역(I) 상에서는 상부 콘택 플러그(549)가 형성될 수 있고, 기판(100)의 제2 영역(II) 상에서는 제3 배선(605)이 형성될 수 있다. 또한, 기판(100)의 제1 영역(I)에 제1 방향(D1)으로 인접한 기판(100)의 제2 영역(II) 부분 상에서는 제1 및 제2 배선들(602, 604)이 형성될 수 있으며, 기판(100)의 제2 영역(II)에 제1 방향(D1)으로 인접한 기판(100)의 제1 영역(I) 부분 상에서는 제4 배선(607)이 형성될 수 있다. 이때, 상부 콘택 플러그(549), 및 제1 내지 제4 배선들(602, 604, 605, 607) 사이에는 제8 개구(547)가 형성될 수 있다.
예시적인 실시예들에 있어서, 제1 배선(602)은 상기 수직 방향을 따라 제1 게이트 구조물(172)의 제1 단부(173)에 오버랩될 수 있으며, 제2 배선(604)은 상기 수직 방향을 따라 제2 게이트 구조물(174)의 제1 단부(175)에 오버랩될 수 있다. 이에 따라, 제1 배선(602)은 기판(100)의 제1 영역(I)의 제1 측에 형성된 기판(100)의 제2 영역(II) 부분 상에서 제2 방향(D2)을 따라 서로 이격되도록 복수 개로 형성될 수 있으며, 제2 배선(604)은 기판(100)의 제1 영역(I)의 제2 측에 형성된 기판(100)의 제2 영역(II) 부분 상에서 제2 방향(D2)을 따라 서로 이격되도록 복수 개로 형성될 수 있다. 예시적인 실시예들에 있어서, 제1 및 제2 배선들(602, 604)은 기판(100)의 제1 방향(D1)으로의 양 측들에 각각 형성된 기판(100)의 제2 영역(II) 부분들 상에서 제2 방향(D2)을 따라 지그재그 패턴으로 배치될 수 있다.
제8 개구(547)는 제2 금속막(540) 및 제4 배리어 막(530)뿐만 아니라, 제1 및 제2 캐핑 패턴들(385, 387), 장벽 패턴(480), 제1 캐핑막(380), 예비 제3 스페이서 구조물(460), 제8 스페이서(490), 제1 식각 저지막(360), 제1 식각 저지 패턴(365) 및 제10 마스크(275)도 함께 부분적으로 제거함으로써 형성될 수 있으며, 이에 따라 제6 스페이서(430)의 상면을 노출시킬 수 있다.
제8 개구(547)가 형성됨에 따라서, 기판(100)의 제1 영역(I) 상에서 제2 금속막(540) 및 제4 배리어 막(530)은 각각 제1 금속 패턴(545) 및 이의 하면을 커버하는 제4 배리어 패턴(535)으로 변환될 수 있으며, 이들은 함께 상부 콘택 플러그(549)를 형성할 수 있다. 예시적인 실시예들에 있어서, 상부 콘택 플러그(549)는 기판(100)의 제1 영역(I) 상에서 각 제1 및 제2 방향들(D1, D2)을 따라 서로 이격되도록 복수 개로 형성될 수 있으며, 상부에서 보았을 때 벌집 모양으로 배열될 수 있다. 각 상부 콘택 플러그들(549)은 상면에서 보았을 때 예를 들어, 원형, 타원형 혹은 다각형 모양을 가질 수 있다.
기판(100)의 제1 영역(I) 상에서 순차적으로 적층된 하부 콘택 플러그(475), 오믹 콘택 패턴(500) 및 상부 콘택 플러그(549)는 함께 제1 콘택 플러그 구조물을 형성할 수 있다.
각 제1 및 제2 배선들(602, 604)은 제3 금속 패턴(590) 및 이의 하면을 커버하는 제6 배리어 패턴(580)을 포함할 수 있다. 제3 배선(605)은 제4 금속 패턴(595) 및 이의 하면을 커버하는 제7 배리어 패턴(585)을 포함할 수 있다. 제4 배선(607)은 제5 금속 패턴(597) 및 이의 하면을 커버하는 제8 배리어 패턴(587)을 포함할 수 있다.
한편, 제7 개구(520) 내에는 제2 금속 패턴(560) 및 제5 배리어 패턴(550)을 포함하는 제2 콘택 플러그(570)가 형성될 수 있다. 예시적인 실시예들에 있어서, 제2 콘택 플러그(570)는 각 제1 및 제2 게이트 구조물들(172, 174)에 포함된 제1 단부들(173, 175)에 접촉할 수 있다. 이때, 각 제1 및 제2 게이트 구조물들(172, 174)에 포함된 제1 단부들(173, 175)은 제2 도전 패턴(150)을 포함하지 않으므로, 제2 콘택 플러그(570)는 제1 게이트 마스크(160)를 관통하여 제1 도전 패턴(140)에 접촉할 수 있으며, 제2 도전 패턴(150)에는 접촉하지 않을 수 있다.
제1 및 제2 배선들(602, 604)은 제2 콘택 플러그(570)를 통해 제1 도전 패턴(140)과 접촉할 수 있으며, 이에 따라 각각 제1 및 제2 게이트 구조물들(172, 174)에 전기적 신호를 인가할 수 있다. 제3 배선(605)은 상기 수직 방향으로 제3 게이트 구조물(330)에 오버랩될 수 있다. 제4 배선(607)은 상기 수직 방향으로 더미 비트 라인 구조물(397)에 오버랩될 수 있다.
도 41 내지 도 44를 참조하면, 노출된 제6 스페이서(430)를 제거하여, 제8 개구(547)에 연통하는 에어 갭(435)를 형성할 수 있다. 제6 스페이서(430)는 예를 들어, 습식 식각 공정에 의해 제거될 수 있다.
예시적인 실시예들에 있어서, 제2 방향(D2)으로 연장되는 비트 라인 구조물(395)의 측벽 및 더미 비트 라인 구조물(397)의 측벽에 형성된 제6 스페이서(430)는 제8 개구(547)에 의해 직접 노출된 부분뿐만 아니라, 상기 부분과 수평 방향으로 평행한 부분까지 모두 제거될 수 있다. 즉, 제8 개구(547)에 의해 노출되어 상부 콘택 플러그(549)에 의해 커버되지 않는 제6 스페이서(430) 부분뿐만 아니라, 상부 콘택 플러그(549)에 의해 커버된 부분까지 모두 제거될 수 있다.
이후, 제8 개구(547)를 채우는 제2 층간 절연막을 형성할 수 있다.
예시적인 실시예들에 있어서, 상기 제2 층간 절연막은 순차적으로 적층된 제6 및 제7 절연막들(610, 620)을 포함할 수 있다. 제6 절연막(610)은 갭필 특성이 낮은 절연 물질을 사용하여 형성될 수 있으며, 이에 따라 제8 개구(547) 하부의 에어 갭(435)이 채워지지 않고 잔류할 수 있다. 이때, 에어 갭(435)은 에어 스페이서(435)로 지칭될 수도 있으며, 제5 및 제7 스페이서들(400, 450)과 함께 제3 스페이서 구조물(465)을 형성할 수 있다. 즉, 에어 갭(435)은 공기를 포함하는 스페이서일 수 있다. 제7 절연막(620)은 예를 들어, 실리콘 산화물과 같은 산화물 혹은 예를 들어, 실리콘 질화물과 같은 질화물을 포함할 수 있다.
이후, 상부 콘택 플러그(549)의 상면과 접촉하는 커패시터(665)를 형성할 수 있다.
즉, 상부 콘택 플러그(549), 상기 제2 층간 절연막, 및 제1 내지 제4 배선들(602, 604, 605, 607) 상에 제2 식각 저지막(630) 및 몰드막(도시하지 않음)을 순차적으로 형성하고, 이들을 부분적으로 식각하여 상부 콘택 플러그(549)의 상면을 부분적으로 노출시키는 제9 개구를 형성할 수 있다. 제2 식각 저지막(630)은 예를 들어, 실리콘 질화물과 같은 질화물을 포함할 수 있다.
상기 제9 개구를 채우는 하부 전극막을 상기 노출된 상부 콘택 플러그(549)의 상면 및 상기 몰드막 상에 형성하고, 상기 몰드막 상면이 노출될 때까지 상기 하부 전극막의 상부를 평탄화함으로써 상기 하부 전극막을 노드 분리할 수 있다. 이후, 예를 들어, 습식 식각 공정을 수행함으로써 상기 몰드막을 제거할 수 있으며, 이에 따라 상기 노출된 상부 콘택 플러그(549)의 상면에는 필라형(pillar) 하부 전극(640)이 형성될 수 있다. 이와는 달리, 상기 제9 개구 내에는 실린더형 하부 전극(640)이 형성될 수도 있다. 하부 전극(640)은 금속, 금속 질화물, 금속 실리사이드, 불순물이 도핑된 폴리실리콘 등을 포함할 수 있다.
이후, 하부 전극(640)의 표면 및 제2 식각 저지막(630) 상에 유전막(650)을 형성하고, 유전막(650) 상에 상부 전극(660)을 형성함으로써, 하부 전극(640), 유전막(650) 및 상부 전극(660)을 포함하는 커패시터(670)를 기판(100)의 제1 영역(I) 상에 형성할 수 있다.
유전막(650)은 예를 들어, 금속 산화물을 포함할 수 있으며, 상부 전극(660)은 금속, 금속 질화물, 금속 실리사이드, 불순물이 도핑된 폴리실리콘 등을 포함할 수 있다.
이후, 기판(100) 상에 형성된 커패시터(670), 비트 라인 구조물(395), 및 제1 내지 제4 배선들(602, 604, 605, 607)에 전기적으로 연결되는 콘택 플러그들 및 상부 배선들을 형성함으로써, 상기 반도체 장치의 제조가 완성될 수 있다.
전술한 바와 같이, 기판(100)의 제1 영역(I)에 인접한 기판(100)의 제2 영역(II) 부분들 상에서 예비 소자 분리 구조물(111)의 상부를 제거하여 제4 및 제5 리세스들(52, 54)을 형성하고, 기판(100)의 제1 영역(I) 상에서 예비 소자 분리 구조물(111) 및 제1 액티브 패턴(101)의 상부를 제거하여 제4 및 제5 리세스들(52, 54)에 각각 연결되며 제1 방향(D1)으로 연장되는 제6 및 제7 리세스들(98, 99)을 형성한 후, 제4 및 제6 리세스들(52, 98) 내에 제1 게이트 구조물(172)을 형성하고 제5 및 제7 리세스들(54, 99) 내에 제2 게이트 구조물을(174)을 형성할 수 있다. 이때, 제4 및 제5 리세스들(52, 54)의 제1 및 제2 폭들(W1, W2)은 각각 제6 및 제7 리세스들(98, 99)의 제3 및 제4 폭들(W3, W4)보다 클 수 있다.
만약, 기판(100)의 제1 영역(I) 및 이에 인접한 기판(100)의 제2 영역(II) 상에 제1 방향(D1)으로 연장되는 제6 및 제7 리세스들(98, 99)을 형성하고 이들 내에 제1 및 제2 게이트 구조물들(172, 174)을 각각 형성하는 경우에는, 기판(100)의 제1 및 제2 영역들(I, II)에 형성된 하부 구조물들의 차이에 의해서, 제6 및 제7 리세스들(98, 99)을 형성하기 위한 더블 패터닝 공정 혹은 쿼드러플 패터닝 공정에 사용되는 식각 마스크들 사이의 간격이 서로 다르게 형성될 수 있다.
즉, 상기 더블 패터닝 공정 혹은 쿼드러플 패터닝 공정에서, 산화물을 포함하는 예비 소자 분리 구조물(111)이 형성된 기판(100)의 제2 영역(II) 상에 형성되는 식각 마스크들 사이의 간격은 예비 소자 분리 구조물(111)과 함께 실리콘을 포함하는 제1 액티브 패턴(101)이 형성된 기판(100)의 제1 영역(I) 상에 형성되는 식각 마스크들 사이의 간격보다 작아질 수 있으며, 이에 따라, 제1 방향(D1)으로 연장되도록 형성되는 각 제6 및 제7 리세스들(98, 99)의 제2 방향(D2)으로의 폭은 기판(100)의 제1 영역(I) 상에서보다 기판(100)의 제2 영역(II) 상에서 더 작게 형성될 수 있다.
이에 따라, 기판(100)의 제2 영역(II) 상에 형성되는 각 제6 및 제7 리세스들(98, 99)의 말단부의 폭이 좁게 형성될 수 있으며, 이들 내에 각 제1 및 제2 게이트 구조물들(172, 174)의 말단부가 잘 형성되지 못할 수 있다. 이는 이후 각 제1 및 제2 게이트 구조물들(172, 174)의 말단부에 접촉하도록 형성되는 제2 콘택 플러그(570)와의 접촉 불량을 야기하여 전기적 신호 전달이 양호하지 못하게 할 수 있다.
하지만 예시적인 실시예들에 있어서, 기판(100)의 제1 영역(I) 상에 형성되는 제6 및 제7 리세스들(98, 99)보다 제2 방향(D2)으로 더 큰 폭을 갖는 제4 및 제5 리세스들(52, 54)을 기판(100)의 제2 영역(II) 상에 별도로 형성하고, 이들에 각각 연결되도록 제6 및 제7 리세스들(98, 99)을 기판(100)의 제1 영역(I)에 형성한 후, 서로 연결된 제4 및 제6 리세스들(52, 98) 및 서로 연결된 제5 및 제7 리세스들(54, 99) 내에 제1 및 제2 게이트 구조물들을(172, 174)을 형성할 수 있다.
이에 따라, 각 제1 및 제2 게이트 구조물들(172, 174)의 제1 방향(D1)으로의 말단부들의 제2 방향(D2)으로의 폭이 좁게 형성되지 않을 수 있으며, 이에 접촉하도록 형성되는 제2 콘택 플러그(570)와의 전기적 연결이 양호할 수 있다.
상술한 바와 같이 본 발명의 바람직한 실시예들을 참조하여 설명하였지만 해당 기술 분야에서 통상의 지식을 가진 자라면 특허 청구 범위에 기재된 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 수 있을 것이다.
20, 30: 제1, 제2 마스크 막
40, 45, 275, 277: 제3, 제9, 제10, 제11 마스크
70, 80, 90, 25, 35: 제4 내지 제8 마스크 막
100: 기판
102, 104, 106, 52, 54, 98, 99: 제1 내지 제7 리세스
110: 소자 분리 구조물 111: 예비 소자 분리 구조물
112, 114, 116: 제1 내지 제3 소자 분리 패턴들
113: 제1 소자 분리막
120, 280: 제1, 제2 게이트 절연 패턴
125, 220: 제1, 제2 게이트 절연막
140, 150, 290, 310, 245, 265, 247, 267: 제1 내지 제8 도전 패턴
160, 320: 제1, 제2 게이트 마스크
172, 174, 330: 제1 내지 제3 게이트 구조물
180, 190, 200: 제1 내지 제3 절연막
185, 195, 205, 410, 420: 제1 내지 제5 절연 패턴
210: 절연막 구조물 215: 절연 패턴 구조물
230, 440: 제1, 제2 개구
240, 260: 제3, 제4 도전막
250, 530: 제1, 제4 배리어 막 270: 제10 마스크 막
300, 255, 257, 535, 550, 580, 585, 587: 제1 내지 제8 배리어 패턴
340, 345, 350, 355, 400, 430, 450, 490: 제1 내지 제8 스페이서
360, 630: 제1, 제2 식각 저지막 365, 367: 제1, 제2 식각 저지 패턴
370: 제1 층간 절연막 380: 제1 캐핑막
385, 387: 제1, 제2 캐핑 패턴
395: 비트 라인 구조물 397: 더미 비트 라인 구조물
435: 에어 스페이서 445, 520, 547: 제4, 제7, 제8 개구
460: 예비 제3 스페이서 구조물 465: 제3 스페이서 구조물
475, 549: 하부, 상부 콘택 플러그
500: 오믹 콘택 패턴 540: 제2 금속막
545, 560, 590, 595, 597: 제1 내지 제5 금속 패턴
570: 제2 콘택 플러그 602, 604, 605, 607: 제1 내지 제4 배선
610, 620: 제6, 제7 절연막 640, 660: 하부, 상부 전극
650: 유전막 670: 커패시터

Claims (10)

  1. 기판의 상부에 매립되며, 제1 방향으로 각각 연장되고 상기 제1 방향과 교차하는 제2 방향을 따라 교대로 반복적으로 배치된 제1 및 제2 게이트 구조물들;
    상기 제1 및 제2 게이트 구조물들 상에서 상기 제2 방향으로 각각 연장되고 상기 제1 방향으로 서로 이격된 비트 라인 구조물들; 및
    상기 비트 라인 구조물들 상에 형성된 커패시터들을 포함하며,
    상기 각 제1 게이트 구조물들의 상기 제1 방향으로의 제1 단부의 상기 제2 방향으로의 폭은 상기 각 제1 게이트 구조물들의 나머지 부분들의 상기 제2 방향으로의 폭보다 크고, 상기 각 제2 게이트 구조물들의 상기 제1 방향으로의 제1 단부의 상기 제2 방향으로의 폭은 상기 각 제2 게이트 구조물들의 나머지 부분들의 상기 제2 방향으로의 폭보다 크며,
    상기 제1 게이트 구조물들의 상기 제1 단부들은 상기 제2 방향으로 서로 얼라인되고, 상기 제2 게이트 구조물들의 상기 제1 단부들은 상기 제2 방향으로 서로 얼라인되며,
    상기 제1 게이트 구조물들의 상기 제1 단부들과 상기 제2 게이트 구조물들의 상기 제2 단부들은 상기 제2 방향을 따라 지그재그 패턴으로 배치된 반도체 장치.
  2. 제1항에 있어서, 상기 제1 게이트 구조물들의 상기 제1 방향으로의 제2 단부들은 상기 제2 방향으로 서로 얼라인되고, 상기 제2 게이트 구조물들의 상기 제1 방향으로의 제2 단부들은 상기 제2 방향으로 서로 얼라인된 반도체 장치.
  3. 제2항에 있어서, 상기 제1 게이트 구조물들의 상기 제1 단부들은 상기 제2 게이트 구조물들의 상기 제2 단부들과 상기 제2 방향으로 부분적으로 오버랩되고, 상기 제2 게이트 구조물들의 상기 제1 단부들은 상기 제1 게이트 구조물들의 상기 제2 단부들과 상기 제2 방향으로 부분적으로 오버랩되는 반도체 장치.
  4. 제1항에 있어서, 상기 각 제1 게이트 구조물들의 상기 제1 단부의 저면은 상기 각 제1 게이트 구조물들의 상기 나머지 부분들의 저면과 실질적으로 동일한 높이에 형성되고,
    상기 각 제2 게이트 구조물들의 상기 제1 단부의 저면은 상기 각 제2 게이트 구조물들의 상기 나머지 부분들의 저면과 실질적으로 동일한 높이에 형성된 반도체 장치.
  5. 제1항에 있어서, 상기 기판은 제1 영역 및 이를 둘러싸는 제2 영역을 포함하고,
    상기 각 제1 및 제2 게이트 구조물들은 상기 기판의 상기 제1 영역, 및 상기 기판의 상기 제1 영역에 상기 제1 방향으로 인접한 상기 기판의 상기 제2 영역 부분들에 형성된 반도체 장치.
  6. 제5항에 있어서, 상기 제1 및 제2 게이트 구조물들의 상기 제1 단부들은 상기 기판의 상기 제2 영역 부분들에 형성된 반도체 장치.
  7. 제1항에 있어서, 상기 각 게이트 구조물들은 상기 기판의 상면에 수직한 수직 방향을 따라 순차적으로 적층된 게이트 절연 패턴, 제1 도전 패턴, 제2 도전 패턴 및 게이트 마스크를 포함하는 반도체 장치.
  8. 제7항에 있어서, 상기 제2 도전 패턴은 상기 각 제1 및 제2 게이트 구조물들의 상기 제1 단부에는 형성되지 않는 반도체 장치.
  9. 제7항에 있어서, 상기 각 제1 및 제2 게이트 구조물들의 상기 제1 단부에 접촉하는 콘택 플러그를 더 포함하는 반도체 장치.
  10. 제9항에 있어서, 상기 콘택 플러그는 상기 각 제1 및 제2 게이트 구조물들에 포함된 상기 게이트 마스크를 관통하여 상기 제2 도전 패턴에 접촉하며, 상기 제1 도전 패턴에는 접촉하지 않는 반도체 장치.
KR1020230058934A 2023-05-08 반도체 장치 KR20240162202A (ko)

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