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KR20220168766A - 반도체 장치 - Google Patents

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KR20220168766A
KR20220168766A KR1020210078666A KR20210078666A KR20220168766A KR 20220168766 A KR20220168766 A KR 20220168766A KR 1020210078666 A KR1020210078666 A KR 1020210078666A KR 20210078666 A KR20210078666 A KR 20210078666A KR 20220168766 A KR20220168766 A KR 20220168766A
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KR
South Korea
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pattern
conductive
spacer
capping
substrate
Prior art date
Application number
KR1020210078666A
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English (en)
Inventor
최준영
김영우
김태훈
한상연
Original Assignee
삼성전자주식회사
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 삼성전자주식회사 filed Critical 삼성전자주식회사
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Priority to US17/713,705 priority patent/US20220406713A1/en
Priority to TW111113601A priority patent/TWI830194B/zh
Priority to CN202210485599.7A priority patent/CN115497941A/zh
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Abstract

반도체 장치는, 셀 영역 및 이를 둘러싸는 주변 회로 영역을 포함하는 기판, 상기 셀 영역 및 상기 주변 회로 영역의 일부 상에 형성되어 상기 기판의 상면에 평행한 제1 방향으로 연장된 도전 구조물, 상기 도전 구조물과 상기 제1 방향으로 이격되어 상기 주변 회로 영역 상에 형성된 게이트 구조물, 상기 게이트 구조물의 측벽에 접촉하는 스페이서, 및 상기 도전 구조물의 상기 제1 방향으로의 말단의 측벽 및 상기 스페이서의 측벽에 접촉하는 제1 캐핑 패턴을 포함할 수 있고, 상기 스페이서와 상기 제1 캐핑 패턴은 서로 다른 절연 물질을 포함할 수 있다.

Description

반도체 장치{SEMICONDUCTOR DEVICES}
본 발명은 반도체 장치에 관한 것이다. 보다 자세하게, 본 발명은 디램(DRAM) 장치에 관한 것이다.
디램(Dynamic random access memory: DRAM) 장치에서, 비트 라인 구조물들에 인접하여 콘택 플러그 구조물들이 형성될 수 있으며, 상기 디램 장치의 집적도가 향상됨에 따라서, 상기 비트 라인 구조물들과 상기 콘택 플러그 구조물들을 사이에 충분한 이격 거리가 확보되지 않아 전기적 쇼트가 발생할 수 있다.
본 발명의 과제는 개선된 전기적 특성을 갖는 반도체 장치를 제공하는데 있다.
상기한 과제를 달성하기 위한 예시적인 실시예들에 따른 반도체 장치는, 셀 영역 및 이를 둘러싸는 주변 회로 영역을 포함하는 기판, 상기 셀 영역 및 상기 주변 회로 영역의 일부 상에 형성되어 상기 기판의 상면에 평행한 제1 방향으로 연장된 도전 구조물, 상기 도전 구조물과 상기 제1 방향으로 이격되어 상기 주변 회로 영역 상에 형성된 게이트 구조물, 상기 게이트 구조물의 측벽에 접촉하는 스페이서, 및 상기 도전 구조물의 상기 제1 방향으로의 말단의 측벽 및 상기 스페이서의 측벽에 접촉하는 제1 캐핑 패턴을 포함할 수 있고, 상기 스페이서와 상기 제1 캐핑 패턴은 서로 다른 절연 물질을 포함할 수 있다.
상기한 과제를 달성하기 위한 본 발명의 다른 실시예들에 따른 반도체 장치는, 셀 영역 및 이를 둘러싸는 주변 회로 영역을 포함하는 기판, 상기 셀 영역 및 상기 주변 회로 영역 일부 상에 형성되어 상기 기판의 상면에 평행한 제1 방향으로 연장된 도전 구조물, 상기 도전 구조물과 상기 제1 방향으로 이격되어 상기 주변 회로 영역 상에 형성된 게이트 구조물, 상기 게이트 구조물의 측벽에 접촉하는 스페이서, 및 상기 도전 구조물의 상기 제1 방향으로의 말단의 측벽 및 상기 스페이서의 측벽에 접촉하는 제1 캐핑 패턴을 포함할 수 있고, 상기 스페이서는 오목한 상면을 가질 수 있다.
상기한 과제를 달성하기 위한 본 발명의 또 다른 실시예들에 따른 반도체 장치는, 셀 영역 및 이를 둘러싸는 주변 회로 영역을 포함하는 기판, 상기 기판의 셀 영역 상에 형성된 제1 액티브 패턴, 상기 기판의 주변 회로 영역 상에 형성된 제2 액티브 패턴, 상기 기판 상에서 상기 제1 및 제2 액티브 패턴들 사이에 형성된 소자 분리 패턴 구조물, 상기 제1 액티브 패턴 상부에 매립되며, 상기 기판의 상면에 평행한 제1 방향으로 연장된 제1 게이트 구조물, 상기 제2 액티브 패턴 및 상기 소자 분리 패턴 구조물의 일부 상에 형성되며, 상기 기판 상면에 수직한 수직 방향으로 순차적으로 적층된 제1 도전 패턴, 제1 배리어 패턴, 제2 도전 패턴 및 제1 캐핑 패턴을 포함하는 제2 게이트 구조물, 상기 제2 게이트 구조물의 측벽에 접촉하는 스페이서, 상기 제1 액티브 패턴 및 상기 소자 분리 패턴 구조물의 일부 상에서 상기 기판 상면에 평행하고 상기 제1 방향과 교차하는 제2 방향으로 연장되며, 상기 수직 방향으로 순차적으로 적층된 제3 도전 패턴, 제2 배리어 패턴, 제4 도전 패턴 및 제2 캐핑 패턴을 포함하는 도전 구조물, 상기 도전 구조물의 상면, 상기 제2 게이트 구조물의 상면 및 상기 스페이서의 상면에 형성된 식각 저지 패턴, 상기 식각 저지 패턴의 상면에 형성되며, 상기 도전 구조물의 상기 제2 방향으로의 말단의 측벽 및 상기 스페이서의 측벽에 접촉하는 제3 캐핑 패턴, 상기 제1 액티브 패턴 상에 상기 도전 구조물에 인접하여 형성된 콘택 플러그 구조물, 및 상기 콘택 플러그 구조물 상에 형성된 커패시터를 포함할 수 있고, 상기 스페이서와 상기 제3 캐핑 패턴을 서로 다른 절연 물질을 포함할 수 있다.
예시적인 실시예들에 따른 반도체 장치에서, 콘택 플러그 구조물들 간 전기적 쇼트가 발생하는 현상이 방지될 수 있으며, 이에 따라 상기 반도체 장치는 개선된 전기적 특성을 가질 수 있다.
도 1 내지 도 39는 예시적인 실시예들에 따른 반도체 장치의 제조 방법을 설명하기 위한 평면도들 및 단면도들이다.
이하, 첨부된 도면들을 참조하여 본 발명의 바람직한 실시예들에 따른 반도체 장치의 제조 방법에 대하여 상세하게 설명한다. 본 명세서에서 물질, 층(막), 영역, 패드, 전극, 패턴, 구조물 또는 공정들이 "제1", "제2" 및/또는 "제3"으로 언급되는 경우, 이러한 부재들을 한정하기 위한 것이 아니라 단지 각 물질, 층(막), 영역, 전극, 패드, 패턴, 구조물 및 공정들을 구분하기 위한 것이다. 따라서 "제1", "제2" 및/또는 "제3"은 각 물질, 층(막), 영역, 전극, 패드, 패턴, 구조물 및 공정들에 대하여 각기 선택적으로 또는 교환적으로 사용될 수 있다.
[실시예]
도 1 내지 도 39는 예시적인 실시예들에 따른 반도체 장치의 제조 방법을 설명하기 위한 평면도들 및 단면도들이다. 구체적으로, 도 1, 4, 9, 15, 19, 25, 29 및 33은 평면도들이고, 도 2, 5, 7, 10, 11, 13, 16, 17, 20, 30, 31, 34 및 37은 대응하는 평면도들을 A-A'선으로 절단한 단면도들이며, 도 3, 6, 8, 12, 14, 18, 21, 23, 24, 26, 28, 32, 35 및 38은 대응하는 평면도들을 B-B'선 및 C-C'선으로 각각 절단한 단면들을 포함하고, 도 22, 27, 36 및 39는 대응하는 평면도들을 D-D'선으로 절단한 단면도들이다.
이하의 발명의 상세한 설명에서는, 기판(100) 상면에 평행하며 서로 직교하는 두 개의 방향들을 각각 제1 및 제2 방향들(D1, D2)로 정의하며, 또한 기판(100) 상면에 평행하고 각 제1 및 제2 방향들(D1, D2)과 예각을 이루는 방향을 제3 방향(D3)으로 정의하기로 한다.
도 1 내지 도 3을 참조하면, 제1 및 제2 영역들(I, II)을 포함하는 기판(100) 상에 각각 제1 및 제2 액티브 패턴들(103, 105)을 형성하고, 이들의 측벽을 커버하는 소자 분리 패턴 구조물(110)을 형성할 수 있다.
기판(100)은 실리콘, 게르마늄, 실리콘-게르마늄, 또는 GaP, GaAs, GaSb 등과 같은 Ⅲ-Ⅴ족 화합물을 포함할 수 있다. 일부 실시예들에 따르면, 기판(100)은 실리콘-온-인슐레이터(Silicon On Insulator: SOI) 기판 또는 게르마늄-온-인슐레이터(Germanium On Insulator: GOI) 기판일 수 있다.
기판(100)의 제1 영역(I)은 메모리 셀들이 형성되는 셀 영역일 수 있으며, 기판(100)의 제2 영역(II)은 제1 영역(I)을 둘러싸면서 상기 메모리 셀들을 구동하는 주변 회로 패턴들이 형성되는 주변 회로 영역일 수 있다. 도면 상에서는 제1 영역(I)의 일부, 및 제2 영역(II) 중에서 제1 영역(I)에 제2 방향(D2)으로 인접한 일부만이 도시되어 있다.
제1 및 제2 액티브 패턴들(103, 105)은 기판(100)의 상부를 제거하여 제1 리세스를 형성함으로써 형성될 수 있으며, 제1 액티브 패턴(103)은 각각이 제3 방향(D3)으로 연장되며 제1 및 제2 방향들(D1, D2)을 따라 서로 이격되도록 복수 개로 형성될 수 있다. 또한, 제2 액티브 패턴(105)은 각 제1 및 제2 방향들(D1, D2)을 따라 서로 이격되도록 복수 개로 형성될 수 있다. 다만, 도면 상에서는 제2 액티브 패턴들(105) 중에서 제1 방향(D1)으로 서로 인접한 2개의 제2 액티브 패턴들(105)만이 도시되어 있다.
예시적인 실시예들에 있어서, 소자 분리 패턴 구조물(110)은 상기 제1 리세스의 내벽으로부터 순차적으로 적층된 제1 내지 제3 분리 패턴들(112, 114, 116)을 포함할 수 있다. 기판(100)의 제1 영역(I) 상에 형성되는 상기 제1 리세스는 그 폭이 상대적으로 작을 수 있으며, 이에 따라 상기 제1 리세스 내에는 제1 분리 패턴(112)만이 형성될 수 있다. 하지만, 기판(100)의 제1 및 제2 영역들(I, II) 사이에 형성되거나 제2 영역(II) 상에 형성되는 상기 제1 리세스는 그 폭이 상대적으로 클 수 있으며, 이에 따라 상기 제1 리세스 내에는 제1 내지 제3 분리 패턴들(112, 114, 116)이 모두 형성될 수 있다.
제1 및 제3 분리 패턴들(112, 116)은 예를 들어, 실리콘 산화물과 같은 산화물을 포함할 수 있으며, 제2 분리 패턴(114)은 예를 들어, 실리콘 질화물과 같은 질화물을 포함할 수 있다.
이후, 기판(100)의 제1 영역(I)에 형성된 제1 액티브 패턴(103) 및 소자 분리 패턴 구조물(110)을 부분적으로 식각하여 제1 방향(D1)으로 연장되는 제2 리세스를 형성할 수 있다.
이후, 상기 제2 리세스 내부에 제1 게이트 구조물(160)을 형성할 수 있다. 제1 게이트 구조물(160)은 상기 제2 리세스의 저면 및 측벽에 형성된 제1 게이트 절연 패턴(130), 제1 게이트 절연 패턴(130) 상에 형성되어 상기 제2 리세스의 하부를 채우는 제1 게이트 전극(140), 및 제1 게이트 전극(140) 상에 형성되어 상기 제2 리세스의 상부를 채우는 게이트 마스크(150)를 포함할 수 있다. 이때, 제1 게이트 구조물(160)은 기판(100)의 제1 영역(I) 내에서 제1 방향(D1)을 따라 연장될 수 있으며, 제2 방향(D2)을 따라 서로 이격되도록 복수 개로 형성될 수 있다.
제1 게이트 절연 패턴(130)은 예를 들어, 실리콘 산화물과 같은 산화물을 포함할 수 있고, 제1 게이트 전극(140)은 금속, 금속 질화물, 금속 실리사이드, 불순물이 도핑된 폴리실리콘 등을 포함할 수 있으며, 게이트 마스크(150)는 예를 들어, 실리콘 질화물과 같은 질화물을 포함할 수 있다.
도 4 내지 도 6을 참조하면, 기판(100)의 제1 및 제2 영역들(I, II) 상에 절연막 구조물(200)을 형성하고, 기판(100)의 제1 영역(I)에 인접한 제2 영역(II) 부분을 제외한 나머지 제2 영역(II) 부분에 형성된 절연막 구조물(200) 부분을 제거한 후, 기판(100)의 제2 영역(II) 상에 형성된 제2 액티브 패턴(105) 상에, 예를 들어 열산화 공정을 수행하여, 제2 게이트 절연막(210)을 형성할 수 있다.
절연막 구조물(200)은 순차적으로 적층된 제1 내지 제3 절연막들(170, 180, 190)을 포함할 수 있으며, 제1 및 제3 절연막들(170, 190)은 예를 들어, 실리콘 산화물과 같은 산화물을 포함할 수 있고, 제2 절연막(180)은 예를 들어, 실리콘 질화물과 같은 질화물을 포함할 수 있다.
이후, 절연막 구조물(200)을 패터닝하고, 이를 식각 마스크로 사용하여 하부의 제1 액티브 패턴(103), 소자 분리 패턴 구조물(110), 및 제1 게이트 구조물(160)을 부분적으로 식각함으로써 제1 개구(220)를 형성할 수 있다. 예시적인 실시예들에 있어서, 상기 식각 공정 후 잔류하는 절연막 구조물(200)은 상부에서 보았을 때, 원 형상 혹은 타원 형상을 가질 수 있으며, 기판(100)의 제1 영역(I) 상에서 제1 및 제2 방향들(D1, D2)을 따라 서로 이격되도록 복수 개로 형성될 수 있다. 이때, 각 절연막 구조물들(200)은 서로 인접하는 제1 액티브 패턴들(103)의 서로 대향하는 제3 방향(D3)으로의 말단들과 기판(100) 상면에 수직한 수직 방향으로 오버랩될 수 있다.
도 7 및 8을 참조하면, 기판(100)의 제1 영역(I) 상에 형성된 절연막 구조물(200), 제1 개구(220)에 의해 노출된 제1 액티브 패턴(103), 소자 분리 패턴 구조물(110) 및 제1 게이트 구조물(160)의 상면, 및 기판(100)의 제2 영역(II) 상에 형성된 제2 게이트 절연막(210) 및 소자 분리 패턴 구조물(110) 상에 제1 도전막(230), 제1 배리어 막(240), 제2 도전막(250) 및 제1 캐핑막(260)을 순차적으로 적층할 수 있으며, 이들은 함께 도전 구조물 막을 형성할 수 있다. 이때, 제1 도전막(230)은 제1 개구(220)를 채울 수 있다.
제1 도전막(230)은 예를 들어, 불순물이 도핑된 폴리실리콘을 포함할 수 있고, 제1 배리어 막(240)은 예를 들어, 티타늄 실리콘 질화물(TiSiN)과 같은 금속 실리콘 질화물을 포함할 수 있으며, 제2 도전막(250)은 예를 들어, 텅스텐과 같은 금속을 포함할 수 있고, 제1 캐핑막(260)은 예를 들어, 실리콘 질화물과 같은 질화물을 포함할 수 있다.
도 9 및 도 10을 참조하면, 제2 액티브 패턴(105)에 인접하여 기판(100)의 제2 영역(II) 상에 형성된 절연막 구조물(200)과 상기 수직 방향으로 오버랩되지 않는 상기 도전막 구조물 막 부분을 식각함으로써 제2 개구(330)를 형성할 수 있다. 이때, 제2 개구(330)에 의해 기판(100)의 제2 영역(II) 상에 형성된 소자 분리 패턴 구조물(110) 일부 상면이 노출될 수 있고, 기판(100)의 제2 영역(II) 상에는 제2 게이트 구조물(320)이 형성될 수 있다.
제2 게이트 구조물(320)은 기판(100) 상면에 수직한 수직 방향을 따라 순차적으로 적층된 제2 게이트 절연 패턴(270), 제1 도전 패턴(280), 제1 배리어 패턴(290), 제2 도전 패턴(300) 및 제1 캐핑 패턴(310)를 포함할 수 있으며, 순차적으로 적층된 제1 도전 패턴(280), 제1 배리어 패턴(290) 및 제2 도전 패턴(300)은 제2 게이트 전극을 형성할 수 있다.
제2 게이트 구조물(320)은 기판(100)의 제2 영역(II) 상에서 상기 수직 방향을 따라 제2 액티브 패턴(105)과 부분적으로 오버랩되도록 형성될 수 있다. 도면 상에서는 예시적으로 제2 방향(D2)으로 서로 이격된 3개의 제2 게이트 구조물들(320)이 도시되어 있으나, 본 발명의 개념은 이에 한정되지 않는다.
도 11 및 도 12를 참조하면, 상기 도전 구조물 막, 제2 게이트 구조물(320) 및 소자 분리 패턴 구조물(110) 상에 제1 스페이서 막을 형성한 후 이를 이방성 식각하여, 제1 스페이서(340)를 형성할 수 있다.
예시적인 실시예들에 있어서, 상기 제1 스페이서 막은 제2 개구(330) 일부를 채우도록 형성될 수 있으며, 제2 개구(330) 내에 형성된 상기 제1 스페이서 막 부분은 오목한 상면을 가지도록 형성될 수 있다.
제1 스페이서(340)은 예를 들어, 실리콘 산화물과 같은 산화물을 포함할 수 있다.
이후, 상기 도전 구조물 막, 제2 게이트 구조물(320) 및 제1 스페이서(340) 상에 제1 식각 저지막(350)을 형성할 수 있다. 제1 식각 저지막(350)은 예를 들어, 실리콘 질화물과 같은 질화물을 포함할 수 있다.
제1 식각 저지막(350) 상에 제1 층간 절연막(360)을 충분한 높이로 형성하고 제2 게이트 구조물(320)의 상면 및 상기 도전 구조물 막의 상면에 형성된 제1 식각 저지막(350) 부분의 상면이 노출될 때까지 그 상부를 평탄화할 수 있다. 이에 따라, 제1 층간 절연막(360)은 제2 개구(330)의 나머지 부분을 채울 수 있다.
제1 층간 절연막(370)은 예를 들어, 실리콘 산화물과 같은 산화물을 포함할 수 있다.
도 13 및 도 14를 참조하면, 제1 식각 저지막(350) 및 제1 층간 절연막(360) 상에 마스크 패턴 구조물을 형성할 수 있다. 상기 마스크 패턴 구조물은 기판(100)의 제2 영역(II) 상에 형성된 제2 방향(D2)으로의 상기 도전 구조물 막의 말단부 상의 제1 식각 저지막(350) 부분의 상면을 노출시키도록 형성될 수 있고, 상기 수직 방향으로 순차적으로 적층된 제1 및 제2 마스크 패턴들(375, 377)을 포함할 수 있다.
제1 및 제2 마스크 패턴들(375, 377)은 제1 식각 저지막(350) 및 제1 층간 절연막(360) 상에 제1 및 제2 마스크 막들을 순차적으로 적층한 후 상기 제2 마스크 막 상에 포토레지스트 패턴(도시되지 않음)을 형성하고, 이후 상기 포토레지스트 패턴에 의해 노출된 상기 제1 및 제2 마스크 막들의 부분을 패터닝함으로써 형성될 수 있다.
제1 마스크 패턴(375)은 예를 들어, 탄소(C)를 포함할 수 있고, 제2 마스크 패턴(377)은 예를 들어, 실리콘 산질화물(SiON)과 같은 산질화물을 포함할 수 있다.
다만, 상기 마스크 패턴 구조물의 구성은 위에 한정되지는 않으며, 단일의 마스크 패턴만을 포함하거나, 혹은 3개 이상의 마스크 패턴들이 적층된 구성을 가질 수도 있다.
이후, 상기 포토레지스트 패턴을 제거할 수 있다.
도 15 및 도 16을 참조하면, 상기 마스크 패턴 구조물에 의해 노출된 상기 도전 구조물 막 부분 및 절연막 구조물(200) 부분을 패터닝함으로써 소자 분리 패턴 구조물(110) 상에 제3 개구(380)를 형성할 수 있다. 이때, 제3 개구(380)에 의해 기판(100)의 제2 영역(II) 상에 형성된 소자 분리 패턴 구조물(110) 일부 상면이 노출될 수 있다.
이후, 상기 마스크 패턴 구조물을 제거할 수 있다.
도 17 및 도 18을 참조하면, 제3 개구(380)를 채우는 제2 캐핑막(390)을 제1 식각 저지막(350) 상에 형성할 수 있다.
제2 캐핑막(390)은 예를 들어, 실리콘 질화물과 같은 질화물을 포함할 수 있다.
도 19 내지 도 22를 참조하면, 기판(100)의 제1 영역(I) 및 제1 영역(I)에 인접한 제2 영역(II)의 부분 상에 형성된 제2 캐핑막(390) 부분을 식각하여 제2 캐핑 패턴(395)을 형성할 수 있다. 이때, 소자 분리 패턴 구조물(110)의 상면과 접촉하는 제2 캐핑막(390) 부분도 함께 식각될 수 있다.
일 실시예에 있어서, 소자 분리 패턴 구조물(110)의 상면과 접촉하는 제2 캐핑막(390) 부분에서, 제1 스페이서(340)의 측벽과 접촉하는 제2 캐핑막(390) 부분은 식각되지 않을 수 있다.
이후, 제2 캐핑 패턴(395)을 식각 마스크로 사용하여 제1 식각 저지막(350), 제1 캐핑막(260), 제2 도전막(250), 제1 배리어 막(240) 및 제1 도전막(230)을 순차적으로 식각할 수 있다.
상기 식각 공정을 수행함에 따라, 기판(100)의 제1 영역(I) 및 제1 영역(I)에 인접한 제2 영역(II)의 부분 상에서, 제1 개구(220) 상에는 순차적으로 적층된 제3 도전 패턴(235), 제2 배리어 패턴(245), 제4 도전 패턴(255), 제3 캐핑 패턴(265), 제1 식각 저지 패턴(355) 및 제2 캐핑 패턴(395)이 형성될 수 있으며, 제1 개구(220) 바깥의 절연막 구조물(200)의 제2 절연막(180) 상에는 순차적으로 적층된 제3 절연 패 턴(195), 제3 도전 패턴(235), 제2 배리어 패턴(245), 제4 도전 패턴(255), 제3 캐핑 패턴(265), 제1 식각 저지 패턴(355) 및 제2 캐핑 패턴(395)이 형성될 수 있다.
이하에서는, 기판(100)의 제1 영역(I) 및 제1 영역(I)에 인접한 제2 영역(II)의 부분 상에 순차적으로 적층된 제3 도전 패턴(235), 제2 배리어 패턴(245), 제4 도전 패턴(255) 및 제3 캐핑 패턴(265)을 도전 구조물(267)로 지칭하기로 한다. 또한, 순차적으로 적층된 도전 구조물(267), 제1 식각 저지 패턴(355) 및 제2 캐핑 패턴(395)을 비트 라인 구조물(405)로 지칭하기로 한다.
한편, 기판(100)의 제1 영역(I)에 인접한 제2 영역(II)의 부분 상에서는, 소자 분리 패턴 구조물(110)의 상면과 접촉하는 제2 캐핑 패턴(395)이 형성될 수 있다.
예시적인 실시예들에 있어서, 비트 라인 구조물(405) 및 소자 분리 패턴 구조물(110)의 상면과 접촉하는 제2 캐핑 패턴(395) 부분은 기판(100)의 제1 영역(I) 및 제1 영역(I)에 인접한 제2 영역(II)의 부분 상에서 제2 방향(D2)으로 연장될 수 있으며, 제1 방향(D1)을 따라 서로 이격되도록 복수 개로 형성될 수 있다.
예시적인 실시예들에 있어서, 상기 식각 공정은 예를 들어, 텅스텐(W), 산소(O) 및 염소(Cl)를 식각 가스로 사용하는 건식 식각에 의해 수행될 수 있다. 상기 식각 공정에서, 금속을 포함하는 제2 도전막(250)의 식각 속도 및 질화물을 포함하는 제2 캐핑 패턴(395)의 식각 속도는 서로 동일하거나 유사할 수 있다. 이에 따라, 제4 도전 패턴(255)의 제1 방향(D1)으로의 폭 및 소자 분리 패턴 구조물(110)의 상면과 접촉하는 제2 캐핑 패턴(395) 부분의 제1 방향(D1)으로의 폭은 서로 동일하거나 유사할 수 있다. 즉, 도전 구조물(267)의 제1 방향(D1)으로의 폭 및 소자 분리 패턴 구조물(110)의 상면과 접촉하는 제2 캐핑 패턴(395) 부분의 제1 방향(D1)으로의 폭은 서로 동일하거나 유사할 수 있다.
도 23을 참조하면, 비트 라인 구조물(405) 및 제2 캐핑 패턴(395) 등이 형성된 기판(100) 상에 제2 스페이서 막을 형성한 후, 상기 제2 스페이서 막 상에 제4 및 제5 절연막들을 순차적으로 형성할 수 있다.
상기 제2 스페이서 막은 제2 절연막(180) 상에 형성된 비트 라인 구조물(405) 부분 아래의 제3 절연 패턴(195)의 측벽도 커버할 수 있으며, 상기 제5 절연막은 제1 개구(220)의 나머지 부분을 모두 채울 수 있다.
상기 제2 스페이서 막은 예를 들어, 실리콘 질화물과 같은 질화물을 포함할 수 있고, 상기 제4 절연막은 예를 들어, 실리콘 산화물과 같은 산화물을 포함할 수 있으며, 상기 제5 절연막은 예를 들어, 실리콘 질화물과 같은 질화물을 포함할 수 있다.
이후, 식각 공정을 수행하여, 상기 제4 및 제5 절연막들을 식각할 수 있다. 예시적인 실시예들에 있어서, 상기 식각 공정은 예를 들어, 인산(H2PO3), SC1 및 불산(HF)을 식각액으로 사용하는 습식 식각 공정에 의해 수행될 수 있으며, 상기 제4 및 제5 절연막들 중에서 제1 개구(220) 내에 형성된 부분을 제외한 나머지 부분은 모두 제거될 수 있다. 이에 따라, 상기 제2 스페이서 막의 표면 대부분, 즉 제1 개구(220) 내에 형성된 부분 이외의 상기 제2 스페이서 막 부분이 모두 노출될 수 있으며, 제1 개구(220) 내에 잔류하는 상기 제4 및 제5 절연막들 부분은 각각 제4 및 제5 절연 패턴들(420, 430)을 형성할 수 있다.
이후, 상기 노출된 제2 스페이서 막 표면 및 제1 개구(220) 내에 형성된 제4 및 제5 절연 패턴들(420, 430) 상에 제3 스페이서 막을 형성한 후, 이를 이방성 식각하여 비트 라인 구조물(405)의 측벽을 커버하는 제3 스페이서(440)를 상기 제2 스페이서 막 표면, 및 제4 및 제5 절연 패턴들(410, 420) 상에 형성할 수 있다. 이때, 제3 스페이서(440)는 소자 분리 패턴 구조물(110)의 상면과 접촉하는 제2 캐핑 패턴(395) 부분의 측벽에도 형성될 수 있다. 상기 제3 스페이서 막은 예를 들어, 실리콘 산화물과 같은 산화물을 포함할 수 있다.
이후, 제2 캐핑 패턴(385) 및 제3 스페이서(440)를 식각 마스크로 사용하는 건식 식각 공정을 수행하여, 제1 액티브 패턴(103) 상면을 노출시키는 제4 개구(450)를 형성할 수 있으며, 제4 개구(450)에 의해 소자 분리 패턴 구조물(110) 상면 및 제1 게이트 마스크(150)의 상면도 노출될 수 있다.
상기 건식 식각 공정에 의해서, 제2 캐핑 패턴(395) 상면 및 제2 절연막(180) 상면에 형성된 상기 제2 스페이서 막 부분이 제거될 수 있으며, 이에 따라, 비트 라인 구조물(405)의 측벽을 커버하는 제2 스페이서(410)가 형성될 수 있다. 이때, 제2 스페이서(410)는 소자 분리 패턴 구조물(110)의 상면과 접촉하는 제2 캐핑 패턴(395) 부분의 측벽도 커버할 수 있다.
또한, 상기 건식 식각 공정에서, 제1 및 제2 절연막들(170, 180)도 부분적으로 제거되어 비트 라인 구조물(405) 하부에 각각 제1 및 제2 절연 패턴들(175, 185)로 잔류할 수 있다. 비트 라인 구조물(405) 하부에 순차적으로 적층된 제1 내지 제3 절연 패턴들(175, 185, 195)은 함께 절연 패턴 구조물(205)을 형성할 수 있다.
도 24를 참조하면, 제2 캐핑 패턴(395) 상면, 제3 스페이서(440)의 외측벽, 제4 및 제5 절연 패턴들(420, 430) 상면 일부, 및 제4 개구(450)에 의해 노출된 제1 액티브 패턴(103), 소자 분리 패턴 구조물(110) 및 제1 게이트 마스크(150)의 상면에 제4 스페이서 막을 형성한 후, 상기 제4 스페이서 막을 이방성 식각하여 비트 라인 구조물(405)의 측벽을 커버하는 제4 스페이서(460)를 형성할 수 있다. 이때, 제4 스페이서(460)는 소자 분리 패턴 구조물(110)의 상면과 접촉하는 제2 캐핑 패턴(395) 부분의 측벽도 커버할 수 있다. 상기 제4 스페이서 막은 예를 들어, 실리콘 질화물과 같은 질화물을 포함할 수 있다.
기판(100)의 제1 영역(I) 및 제1 영역(I)에 인접한 제2 영역(II)의 부분 상에서 비트 라인 구조물(405)의 측벽 및 소자 분리 패턴 구조물(110)의 상면과 접촉하는 제2 캐핑 패턴(395) 부분의 측벽에 상기 수평 방향을 따라 순차적으로 적층된 제2 내지 제4 스페이서들(410, 440, 460)은 함께 예비 스페이서 구조물(470)로 지칭될 수 있다.
이후, 기판(100)의 제1 영역(I) 및 제1 영역(I)에 인접한 제2 영역(II)의 부분 상에 형성된 제4 개구(450)를 채우는 하부 콘택 플러그 막(480)을 충분한 높이로 형성한 후, 제2 캐핑 패턴(395)의 상면이 노출될 때까지 그 상부를 평탄화할 수 있다.
예시적인 실시예들에 있어서, 하부 콘택 플러그 막(480)은 제2 방향(D2)으로 연장될 수 있으며, 제1 방향(D1)을 따라 비트 라인 구조물들(405) 및 소자 분리 패턴 구조물(110)의 상면과 접촉하는 제2 캐핑 패턴(395) 부분에 의해 서로 이격되도록 복수 개로 형성될 수 있다. 하부 콘택 플러그 막(480)은 예를 들어, 불순물이 도핑된 폴리실리콘을 포함할 수 있다.
도 25 내지 도 27을 참조하면, 기판(100)의 제1 영역(I) 및 제1 영역(I)에 인접한 제2 영역(II)의 부분 상에서 제1 방향(D1)으로 각각 연장되며 제2 방향(D2)으로 서로 이격된 복수의 제5 개구들을 포함하는 제3 마스크(도시되지 않음)를 제2 캐핑 패턴(395) 및 하부 콘택 플러그 막(480) 상에 형성하고 이를 식각 마스크로 사용하는 식각 공정을 수행하여 하부 콘택 플러그 막(480)을 식각할 수 있다.
예시적인 실시예들에 있어서, 상기 각 제5 개구들은 기판(100)의 제1 영역(I) 상에서 상기 수직 방향으로 제1 게이트 구조물(160)에 오버랩될 수 있다. 상기 식각 공정을 수행함에 따라서, 기판(100)의 제1 영역(I) 및 제1 영역(I)에 인접한 제2 영역(II)의 부분 상에서는 비트 라인 구조물들(405) 사이 및 소자 분리 패턴 구조물(110)의 상면과 접촉하는 제2 캐핑 패턴(395) 부분들 사이에 제1 게이트 구조물(160)의 제1 게이트 마스크(150) 상면 및 소자 분리 패턴 구조물(110)의 상면을 각각 노출시키는 제6 개구가 형성될 수 있다.
상기 제3 마스크를 제거한 후, 상기 제6 개구를 채우는 제4 캐핑 패턴(490)을 기판(100)의 제1 영역(I) 및 제1 영역(I)에 인접한 제2 영역(II)의 부분 상에 형성할 수 있다. 제4 캐핑 패턴(490)은 예를 들어, 실리콘 질화물과 같은 질화물을 포함할 수 있다. 예시적인 실시예들에 있어서, 제4 캐핑 패턴(490)은 비트 라인 구조물들(405) 사이 및 소자 분리 패턴 구조물(110)의 상면과 접촉하는 제2 캐핑 패턴(395) 부분들 사이에서 제1 방향(D1)으로 연장될 수 있으며, 제2 방향(D2)을 따라 복수 개로 형성될 수 있다.
이에 따라, 기판(100)의 제1 영역(I) 및 제1 영역(I)에 인접한 제2 영역(II)의 부분 상에서는, 비트 라인 구조물들(405) 사이 및 소자 분리 패턴 구조물(110)의 상면과 접촉하는 제2 캐핑 패턴(395) 부분들 사이에서 제2 방향(D2)으로 연장되는 하부 콘택 플러그 막(480)이 제4 캐핑 패턴들(490)에 의해 제2 방향(D2)을 따라 서로 이격된 복수의 하부 콘택 플러그들(485)로 변환될 수 있다.
도 28을 참조하면, 하부 콘택 플러그(485)의 상부를 제거하여 비트 라인 구조물(405)의 측벽 및 제2 캐핑 패턴(395)의 측벽에 형성된 예비 스페이서 구조물(470)의 상부를 노출시킨 후, 노출된 예비 스페이서 구조물(470)의 제3 및 제4 스페이서들(440, 460)의 상부를 제거할 수 있다.
이후, 하부 콘택 플러그(485)의 상부를 추가적으로 제거할 수 있다. 이에 따라, 하부 콘택 플러그(485)의 상면은 제3 및 제4 스페이서들(440, 460)의 최상면보다 낮아질 수 있다.
이후, 비트 라인 구조물(405), 제2 및 제4 캐핑 패턴들(395, 490), 예비 스페이서 구조물(470), 및 하부 콘택 플러그(485) 상에 제5 스페이서 막을 형성하고 이를 이방성 식각함으로써, 비트 라인 구조물(405) 및 소자 분리 패턴 구조물(110)의 상면과 접촉하는 제2 캐핑 패턴(395) 부분의 제1 방향(D1)으로의 각 양 측벽에 형성된 예비 스페이서 구조물(470)의 상부를 커버하는 제5 스페이서(500)를 형성할 수 있으며, 이에 따라 하부 콘택 플러그(485)의 상면이 노출될 수 있다.
이후, 상기 노출된 하부 콘택 플러그(485)의 상면에 금속 실리사이드 패턴(510)을 형성할 수 있다. 예시적인 실시예들에 있어서, 금속 실리사이드 패턴(510)은 제2 및 제4 캐핑 패턴들(395, 490), 제5 스페이서(500), 및 하부 콘택 플러그(485) 상에 제1 금속막을 형성하고 열처리한 후, 상기 제1 금속막 중에서 미반응 부분을 제거함으로써 형성될 수 있다. 금속 실리사이드 패턴(510)은 예를 들어, 코발트 실리사이드, 니켈 실리사이드, 티타늄 실리사이드 등을 포함할 수 있다.
도 29 및 도 30을 참조하면, 제2 및 제4 캐핑 패턴들(395, 490), 제5 스페이서(500), 금속 실리사이드 패턴(510), 및 하부 콘택 플러그(485) 상에 제1 희생막(도시되지 않음)을 형성하고, 제2 및 제4 캐핑 패턴들(395, 490)의 상면이 노출될 때까지 그 상부를 평탄화할 수 있다.
상기 제1 희생막은 예를 들어, 실리콘 온 하드 마스크(SOH), 비정질 탄소막(ACL) 등을 포함할 수 있다.
이후, 기판(100)의 제2 영역(II) 상에 형성된 비트 라인 구조물(405) 부분을 부분적으로 관통하는 제7 개구(520)를 형성할 수 있다.
예시적인 실시예들에 있어서, 제7 개구(520)는 제3 도전 패턴(235)의 상면 또는 제4 도전 패턴(255)의 상면을 노출시키도록 형성될 수 있다.
도 31 및 도 32를 참조하면, 상기 제1 희생막을 제거한 후, 제2 및 제4 캐핑 패턴들(395, 490), 제5 스페이서(500), 금속 실리사이드 패턴(510) 및 하부 콘택 플러그(485), 및 제7 개구(520)의 측벽 및 저면 상에 제2 배리어 막(530)을 형성한 후, 제2 배리어 막(530) 상에 비트 라인 구조물들(405) 사이의 공간, 소자 분리 패턴 구조물(110)의 상면과 접촉하는 제2 캐핑 패턴(395) 부분들 사이의 공간, 및 제7 개구(520)를 채우는 제2 금속막(540)을 형성할 수 있다.
이후, 제2 금속막(540) 상부에 대한 평탄화 공정을 추가적으로 수행할 수도 있다. 상기 평탄화 공정은 예를 들어, 화학 기계적 연마(CMP) 공정 및/또는 에치 백 공정을 포함할 수 있다.
도 33 내지 도 36을 참조하면, 제2 금속막(540) 및 제2 배리어 막(530)을 패터닝함으로써, 배선(555), 상부 콘택 플러그(557) 및 제8 개구(560)를 형성할 수 있다.
제8 개구(560)는 제2 금속막(540) 및 제2 배리어 막(530)뿐만 아니라, 제2 내지 제4 캐핑 패턴들(395, 265, 490), 예비 스페이서 구조물(470), 제5 스페이서(500), 및 제1 식각 저지 패턴(355)도 함께 부분적으로 제거함으로써 형성될 수 있으며, 이에 따라 제3 스페이서(440)의 상면을 노출시킬 수 있다.
제8 개구(560)가 형성됨에 따라서, 제2 금속막(540)은 제2 및 제3 금속 패턴들(545, 547)로 변환될 수 있고, 제2 배리어 막(530)은 제2 및 제3 금속 패턴들(545, 547)의 하면을 각각 커버하는 제3 및 제4 배리어 패턴들(535, 537)로 변환될 수 있다.
제2 금속 패턴(545) 및 제3 배리어 패턴(535)는 함께 배선(555)을 형성할 수 있고, 제3 금속 패턴(547) 및 제4 배리어 패턴(537)는 함께 상부 콘택 플러그(557)를 형성할 수 있다.
예시적인 실시예들에 있어서, 상부 콘택 플러그(557)는 각 제1 및 제2 방향들(D1, D2)을 따라 서로 이격되도록 복수 개로 형성될 수 있으며, 상부에서 보았을 때 벌집 모양으로 배열될 수 있다. 각 상부 콘택 플러그들(557)은 상면에서 보았을 때 원형, 타원형 혹은 다각형 모양을 가질 수 있다.
순차적으로 적층된 하부 콘택 플러그(485), 금속 실리사이드 패턴(510), 및 상부 콘택 플러그(557)는 함께 콘택 플러그 구조물을 형성할 수 있다.
도 37 내지 도 39를 참조하면, 노출된 제3 스페이서(440)를 제거하여, 제8 개구(560)에 연통하는 에어 갭(445)를 형성할 수 있다. 제3 스페이서(440)는 예를 들어, 습식 식각 공정에 의해 제거될 수 있다.
예시적인 실시예들에 있어서, 제2 방향(D2)으로 연장되는 비트 라인 구조물(405)의 측벽 및 소자 분리 패턴 구조물(110)의 상면과 접촉하는 제2 캐핑 패턴(395) 부분의 측벽에 형성된 제3 스페이서(440)는 제8 개구(560)에 의해 직접 노출된 부분뿐만 아니라, 상기 부분과 수평 방향으로 평행한 부분까지 모두 제거될 수 있다. 즉, 제8 개구(560)에 의해 노출되어 상부 콘택 플러그(557)에 의해 커버되지 않는 제3 스페이서(440) 부분뿐만 아니라, 상부 콘택 플러그(557)에 의해 커버된 부분까지 모두 제거될 수 있다.
이후, 제8 개구(560)를 채우는 제2 층간 절연막을 형성할 수 있다.
예시적인 실시예들에 있어서, 상기 제2 층간 절연막은 순차적으로 적층된 제6 및 제7 절연막들(570, 580)을 포함할 수 있다. 제6 절연막(570)은 갭필 특성이 낮은 절연 물질을 사용하여 형성될 수 있으며, 이에 따라 제8 개구(560) 하부의 에어 갭(445)이 채워지지 않고 잔류할 수 있다. 이때, 에어 갭(445)은 에어 스페이서(445)로 지칭될 수도 있으며, 제2 및 제4 스페이서들(410, 460)과 함께 스페이서 구조물(475)을 형성할 수 있다. 즉, 에어 갭(445)은 공기를 포함하는 스페이서일 수 있다. 제7 절연막(580)은 예를 들어, 실리콘 산화물과 같은 산화물 혹은 예를 들어, 실리콘 질화물과 같은 질화물을 포함할 수 있다.
이후, 상부 콘택 플러그(557)의 상면과 접촉하는 커패시터(625)를 형성할 수 있다.
즉, 상부 콘택 플러그(557), 상기 제2 층간 절연막 및 배선(555) 상에 제2 식각 저지막(590) 및 몰드막(도시하지 않음)을 순차적으로 형성하고, 이들을 부분적으로 식각하여 상부 콘택 플러그(557)의 상면을 부분적으로 노출시키는 제9 개구를 형성할 수 있다. 제2 식각 저지막(590)은 예를 들어, 실리콘 질화물과 같은 질화물을 포함할 수 있다.
상기 제9 개구의 측벽, 노출된 상부 콘택 플러그(557)의 상면 및 상기 몰드막 상에 하부 전극막(도시하지 않음)을 형성하고, 상기 제9 개구의 나머지 부분을 충분히 채우는 제2 희생막(도시하지 않음)을 상기 하부 전극막 상에 형성한 후, 상기 몰드막 상면이 노출될 때까지 상기 하부 전극막 및 상기 제2 희생막의 상부를 평탄화함으로써 상기 하부 전극막을 노드 분리할 수 있다. 잔류하는 상기 제2 희생막 및 상기 몰드막은 예를 들어, 습식 식각 공정을 수행함으로써 제거할 수 있고, 이에 따라 상기 노출된 상부 콘택 플러그(557)의 상면에는 실린더형(cylindrical) 하부 전극(600)이 형성될 수 있다. 이와는 달리, 상기 제9 개구를 전부 채우는 필라형(pillar) 하부 전극(600)이 형성될 수도 있다. 하부 전극(600)은 금속, 금속 질화물, 금속 실리사이드, 불순물이 도핑된 폴리실리콘 등을 포함할 수 있다.
이후, 하부 전극(600)의 표면 및 제2 식각 저지막(590) 상에 유전막(610)을 형성하고, 유전막(610) 상에 상부 전극(620)을 형성함으로써, 하부 전극(600), 유전막(610) 및 상부 전극(620)을 각각 포함하는 커패시터(625)를 기판(100)의 제1 영역(I) 상에 형성할 수 있다.
유전막(610)은 예를 들어, 금속 산화물을 포함할 수 있으며, 상부 전극(620)은 금속, 금속 질화물, 금속 실리사이드, 불순물이 도핑된 폴리실리콘 등을 포함할 수 있다.
이후, 기판(100)의 제1 영역(I) 상에 형성된 커패시터(625) 및 기판(100)의 제2 영역(II) 상에 형성된 제2 식각 저지막(590) 상에 제3 층간 절연막(630)을 형성함으로써, 상기 반도체 장치의 제조가 완성될 수 있다. 제3 층간 절연막(630)은 예를 들어, 실리콘 산화물과 같은 산화물을 포함할 수 있다.
전술한 바와 같이, 제2 캐핑 패턴(395)을 식각 마스크로 사용하여 제1 식각 저지막(350), 제1 캐핑막(260), 제2 도전막(250), 제1 배리어 막(240) 및 제1 도전막(230)을 순차적으로 식각할 수 있다. 이때, 소자 분리 패턴 구조물(110)의 상면과 접촉하는 제2 캐핑 패턴(395) 부분도 함께 식각될 수 있다. 즉, 도전 구조물(267)의 제2 방향(D2)으로의 말단의 측벽에는 예를 들어, 질화물을 포함하는 제2 캐핑 패턴(395)이 형성될 수 있다. 이후, 상기 콘택 플러그 구조물들이 도전 구조물(267)의 제2 방향(D2)으로의 말단의 측벽에 형성된 제2 캐핑 패턴(395) 부분의 제1 방향(D1)으로의 측벽들에 인접하여 형성될 수 있다.
한편, 도전 구조물(267)의 제2 방향(D2)으로의 말단의 측벽에 예를 들어, 산화물을 포함하는 스페이서가 형성되는 경우에는, 상기 식각 공정에서 상기 스페이서도 함께 식각될 수 있으며, 이때 상기 스페이서의 식각 속도가 금속을 포함하는 제2 도전막(250)의 식각 속도보다 빠를 수 있다. 이에 따라, 상기 스페이서의 제1 방향(D1)으로의 폭은 제4 도전 패턴(255)의 제1 방향(D1)으로의 폭보다 작을 수 있다. 즉, 상기 스페이서의 제1 방향(D1)으로의 폭은 도전 구조물(267)의 제1 방향(D1)으로의 폭보다 작을 수 있다. 이로 인해, 상기 스페이서에 인접하여 형성되는 상기 콘택 플러그 구조물들 사이에 충분한 이격 거리를 확보할 수 없다. 이에 따라, 상기 스페이서에 인접하여 형성되는 상기 콘택 플러그 구조물들 사이에는 전기적 쇼트가 발생할 수 있다.
하지만 예시적인 실시예들에 있어서, 제2 캐핑 패턴(295)이 질화물을 포함함에 따라, 상기 식각 공정에서 제2 캐핑 패턴(395)의 식각 속도는 제2 도전막(250)의 식각 속도와 동일할 수 있다. 이로 인해, 도전 구조물(267)의 제2 방향(D2)으로의 말단의 측벽에 형성된 제2 캐핑 패턴(395) 부분의 제1 방향(D1)으로의 폭은 제4 도전 패턴(255)의 제1 방향(D1)으로의 폭과 동일할 수 있다. 즉, 도전 구조물(267)의 제2 방향(D2)으로의 말단의 측벽에 형성된 제2 캐핑 패턴(395) 부분의 제1 방향(D1)으로의 폭은 도전 구조물(267)의 제1 방향(D1)으로의 폭과 동일할 수 있다. 이에 따라, 도전 구조물(267)의 제2 방향(D2)으로의 말단의 측벽에 형성된 제2 캐핑 패턴(395) 부분에 인접하여 형성되는 상기 콘택 플러그 구조물들 사이에 충분한 이격거리를 확보할 수 있으므로, 이들 사이에는 전기적 쇼트가 발생하지 않을 수 있다.
전술한 공정들을 통해 제조된 상기 반도체 장치는 다음과 같은 구조적 특징을 가질 수 있다.
도 33, 및 도 37 내지 도 39를 참조하면, 상기 반도체 장치는 제1 영역(I) 및 이를 둘러싸는 제2 영역(II)을 포함하는 기판(100), 기판(100)의 제1 및 제2 영역들(I, II) 상에 각각 형성된 제1 및 제2 액티브 패턴들(103, 105), 기판(100) 내에 혹은 기판(100) 상에 형성된 제1 및 제2 게이트 구조물들(160, 320), 기판(100)의 제1 영역(I) 및 제2 영역(II)의 일부 상에 형성되어 제2 방향(D2)으로 연장된 비트 라인 구조물(405), 제1 식각 저지 패턴(355), 제2 캐핑 패턴(395), 제1 스페이서(340), 스페이서 구조물(475), 제1 층간 절연막(360), 상기 콘택 플러그 구조물, 배선(555), 및 커패시터(625)를 포함할 수 있다. 또한, 상기 반도체 장치는 제4 캐핑 패턴(490), 절연 패턴 구조물(205), 제4 및 제5 절연 패턴들(420, 430), 제2 식각 저지막(590), 상기 제2 층간 절연막, 및 제3 층간 절연막(630)을 더 포함할 수 있다.
제1 스페이서(340)은 제2 게이트 구조물(320)의 측벽에 접촉할 수 있다. 예시적인 실시예들에 있어서, 제1 스페이서(340)는 오목한 상면을 가질 수 있다.
제2 캐핑 패턴(395)은 도전 구조물(267)의 제2 방향(D2)으로의 말단의 측벽, 제1 스페이서(340)의 측벽, 및 소자 분리 패턴 구조물(110)의 상면과 접촉할 수 있다. 예시적인 실시예들에 있어서, 제2 캐핑 패턴(395)의 제1 방향(D1)으로의 폭은 도전 구조물(267)의 제1 방향(D1)으로의 폭과 동일할 수 있다.
제2 캐핑 패턴(395)은 도전 구조물(267) 및 제2 게이트 구조물(320) 상에도 형성될 수 있다. 도전 구조물(267)의 상면 및 제2 게이트 구조물(320)의 상면은 동일한 높이에 형성될 수 있으며, 이에 따라 도전 구조물(267) 상에 형성된 제2 캐핑 패턴(395) 부분의 상면과 제2 게이트 구조물(320) 상에 형성된 제2 캐핑 패턴(395) 부분의 상면의 높이는 서로 동일할 수 있다.
제1 식각 저지 패턴(355)은 제2 캐핑 패턴(395)과, 각 도전 구조물(267)의 제3 캐핑 패턴(265) 사이 및 제2 게이트 구조물(320)의 제1 캐핑 패턴(310) 사이에 형성될 수 있다. 또한, 제1 식각 저지 패턴(355)은 제2 캐핑 패턴(395)과 제1 스페이서(340) 사이에도 형성될 수 있다.
제1 층간 절연막(360)은 제1 스페이서(340) 상에 형성된 제1 식각 저지 패턴(355) 부분 사이에 형성될 수 있다. 예시적인 실시예들에 있어서, 제1 층간 절연막(360)은 볼록한 저면을 가질 수 있다.
상술한 바와 같이 본 발명의 바람직한 실시예들을 참조하여 설명하였지만 해당 기술 분야에서 통상의 지식을 가진 자라면 특허 청구 범위에 기재된 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 수 있을 것이다.
100: 기판 103, 105: 제1, 제2 액티브 패턴
110: 소자 분리 패턴 구조물
112, 114, 116: 제1 내지 제3 분리 패턴
130, 270: 제1, 제2 게이트 절연 패턴
140: 제1 게이트 전극 150: 게이트 마스크
160, 320: 제1, 제2 게이트 구조물
170, 180, 190, 570, 580: 제1, 제2, 제3, 제6, 제7 절연막
175, 185, 195, 420, 430: 제1 내지 제5 절연 패턴
200: 절연막 구조물 205: 절연 패턴 구조물
210: 제2 게이트 절연막
220, 330, 380, 450, 520, 560: 제1, 제2, 제3, 제4, 제7, 제8 개구
230, 250: 제1, 제2 도전막
235, 255, 280, 300: 제3, 제4, 제1, 제2 도전 패턴
240, 530: 제1, 제2 배리어 막
245, 290, 535, 537: 제2, 제1, 제3, 제4 배리어 패턴
260, 390: 제1, 제2 캐핑막
265, 310, 395, 490: 제3, 제1, 제2, 제4 캐핑 패턴
267: 도전 구조물
340, 410, 440, 460, 500: 제1, 제2, 제3, 제4, 제5 스페이서
350, 590: 제1, 제2 식각 저지막 355: 제1 식각 저지 패턴
360, 630: 제1, 제3 층간 절연막 375, 377: 제1, 제2 마스크 패턴
405: 비트 라인 구조물 445: 에어 스페이서
470: 예비 스페이서 구조물 475: 스페이서 구조물
480: 하부 콘택 플러그 막 485: 하부 콘택 플러그
510: 금속 실리사이드 패턴 540: 제2 금속막
545, 547: 제2, 제3 금속 패턴 555: 배선
557: 상부 콘택 플러그 600, 620: 하부, 상부 전극
610: 유전막 625: 커패시터

Claims (10)

  1. 셀 영역 및 이를 둘러싸는 주변 회로 영역을 포함하는 기판;
    상기 셀 영역 및 상기 주변 회로 영역의 일부 상에 형성되어 상기 기판의 상면에 평행한 제1 방향으로 연장된 도전 구조물;
    상기 도전 구조물과 상기 제1 방향으로 이격되어 상기 주변 회로 영역 상에 형성된 게이트 구조물;
    상기 게이트 구조물의 측벽에 접촉하는 스페이서; 및
    상기 도전 구조물의 상기 제1 방향으로의 말단의 측벽 및 상기 스페이서의 측벽에 접촉하는 제1 캐핑 패턴을 포함하며,
    상기 스페이서와 상기 제1 캐핑 패턴은 서로 다른 절연 물질을 포함하는 반도체 장치.
  2. 제1항에 있어서, 상기 제1 캐핑 패턴은 질화물을 포함하고, 상기 스페이서는 산화물을 포함하는 반도체 장치.
  3. 제1항에 있어서, 상기 제1 캐핑 패턴은 상기 도전 구조물 및 상기 게이트 구조물 상에도 형성된 반도체 장치.
  4. 제3항에 있어서, 상기 도전 구조물은 상기 기판의 상면에 수직한 수직 방향을 따라 순차적으로 적층된 제1 도전 패턴, 제1 배리어 패턴 및 제2 도전 패턴을 포함하고,
    상기 게이트 구조물은 상기 수직 방향을 따라 순차적으로 적층된 제3 도전 패턴, 제2 배리어 패턴 및 제4 도전 패턴을 포함하며,
    상기 도전 구조물 상에 형성된 상기 제1 캐핑 패턴 부분의 상면의 높이는 상기 게이트 구조물 상에 형성된 상기 제1 캐핑 패턴 부분의 상면의 높이와 동일한 반도체 장치.
  5. 제4항에 있어서, 상기 도전 구조물은 상기 제2 도전 패턴 상에 형성된 제2 캐핑 패턴을 더 포함하고, 상기 게이트 구조물은 상기 제4 도전 패턴 상에 형성된 제3 캐핑 패턴을 더 포함하며,
    상기 제1 캐핑 패턴은 상기 제2 및 제3 캐핑 패턴들 상에 형성된 반도체 장치.
  6. 제5항에 있어서, 상기 제1 캐핑 패턴과 상기 각 제2 및 제3 캐핑 패턴들 사이에 형성된 식각 저지 패턴을 더 포함하는 반도체 장치.
  7. 셀 영역 및 이를 둘러싸는 주변 회로 영역을 포함하는 기판;
    상기 셀 영역 및 상기 주변 회로 영역 일부 상에 형성되어 상기 기판의 상면에 평행한 제1 방향으로 연장된 도전 구조물;
    상기 도전 구조물과 상기 제1 방향으로 이격되어 상기 주변 회로 영역 상에 형성된 게이트 구조물;
    상기 게이트 구조물의 측벽에 접촉하는 스페이서; 및
    상기 도전 구조물의 상기 제1 방향으로의 말단의 측벽 및 상기 스페이서의 측벽에 접촉하는 제1 캐핑 패턴을 포함하며,
    상기 스페이서는 오목한 상면을 갖는 반도체 장치.
  8. 제7항에 있어서, 상기 스페이서는 산화물을 포함하고, 상기 제1 캐핑 패턴은 질화물을 포함하는 반도체 장치.
  9. 제7항에 있어서, 상기 도전 구조물은 상기 기판의 상면에 수직한 수직 방향을 따라 순차적으로 적층된 제1 도전 패턴, 제1 배리어 패턴 및 제2 도전 패턴을 포함하고,
    상기 게이트 구조물은 상기 수직 방향을 따라 순차적으로 적층된 제3 도전 패턴, 제2 배리어 패턴 및 제4 도전 패턴을 포함하는 반도체 장치.
  10. 셀 영역 및 이를 둘러싸는 주변 회로 영역을 포함하는 기판;
    상기 기판의 셀 영역 상에 형성된 제1 액티브 패턴;
    상기 기판의 주변 회로 영역 상에 형성된 제2 액티브 패턴;
    상기 기판 상에서 상기 제1 및 제2 액티브 패턴들 사이에 형성된 소자 분리 패턴 구조물;
    상기 제1 액티브 패턴 상부에 매립되며, 상기 기판의 상면에 평행한 제1 방향으로 연장된 제1 게이트 구조물;
    상기 제2 액티브 패턴 및 상기 소자 분리 패턴 구조물의 일부 상에 형성되며, 상기 기판 상면에 수직한 수직 방향으로 순차적으로 적층된 제1 도전 패턴, 제1 배리어 패턴, 제2 도전 패턴 및 제1 캐핑 패턴을 포함하는 제2 게이트 구조물;
    상기 제2 게이트 구조물의 측벽에 접촉하는 스페이서;
    상기 제1 액티브 패턴 및 상기 소자 분리 패턴 구조물의 일부 상에서 상기 기판 상면에 평행하고 상기 제1 방향과 교차하는 제2 방향으로 연장되며, 상기 수직 방향으로 순차적으로 적층된 제3 도전 패턴, 제2 배리어 패턴, 제4 도전 패턴 및 제2 캐핑 패턴을 포함하는 도전 구조물;
    상기 도전 구조물의 상면, 상기 제2 게이트 구조물의 상면 및 상기 스페이서의 상면에 형성된 식각 저지 패턴;
    상기 식각 저지 패턴의 상면에 형성되며, 상기 도전 구조물의 상기 제2 방향으로의 말단의 측벽 및 상기 스페이서의 측벽에 접촉하는 제3 캐핑 패턴;
    상기 제1 액티브 패턴 상에 상기 도전 구조물에 인접하여 형성된 콘택 플러그 구조물; 및
    상기 콘택 플러그 구조물 상에 형성된 커패시터를 포함하며,
    상기 스페이서와 상기 제3 캐핑 패턴을 서로 다른 절연 물질을 포함하는 반도체 장치.
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