KR20240131975A - 반도체 장치, 표시 모듈 및 전자 기기 - Google Patents
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Abstract
[과제]
동일한 도전형의 트랜지스터로 구성된 쌍방향 시프트 레지스터를 제공한다.
[해결수단]
제 1 플립플롭은 제 1 클록 신호에 동기한 제 1 신호를 출력하고, 제 2 플립플롭은 제 2 클록 신호에 동기한 제 2 신호를 출력하고, 제 3 플립플롭은 제 3 클록 신호에 동기한 제 3 신호를 출력한다. 그리고, 제 2 플립플롭은 제 1 내지 제 3 트랜지스터를 갖는다. 제 1 트랜지스터는 제 1 단자에 제 2 클록 신호가 입력되고, 제 2 단자로부터 제 2 신호가 출력된다. 제 2 트랜지스터는 제 1 단자에 제 1 신호가 입력되고, 제 2 단자가 제 1 트랜지스터의 게이트와 전기적으로 접속되고, 게이트에 제 1 클록 신호가 입력된다. 제 3 트랜지스터는 제 1 단자에 제 3 신호가 입력되고, 제 2 단자가 제 1 트랜지스터의 게이트와 전기적으로 접속되고, 게이트에 제 3 클록 신호가 입력된다.
동일한 도전형의 트랜지스터로 구성된 쌍방향 시프트 레지스터를 제공한다.
[해결수단]
제 1 플립플롭은 제 1 클록 신호에 동기한 제 1 신호를 출력하고, 제 2 플립플롭은 제 2 클록 신호에 동기한 제 2 신호를 출력하고, 제 3 플립플롭은 제 3 클록 신호에 동기한 제 3 신호를 출력한다. 그리고, 제 2 플립플롭은 제 1 내지 제 3 트랜지스터를 갖는다. 제 1 트랜지스터는 제 1 단자에 제 2 클록 신호가 입력되고, 제 2 단자로부터 제 2 신호가 출력된다. 제 2 트랜지스터는 제 1 단자에 제 1 신호가 입력되고, 제 2 단자가 제 1 트랜지스터의 게이트와 전기적으로 접속되고, 게이트에 제 1 클록 신호가 입력된다. 제 3 트랜지스터는 제 1 단자에 제 3 신호가 입력되고, 제 2 단자가 제 1 트랜지스터의 게이트와 전기적으로 접속되고, 게이트에 제 3 클록 신호가 입력된다.
Description
본 발명의 일 형태는, 반도체 장치, 표시 장치, 표시 모듈 및 전자 기기에 관한 것이다.
또한, 본 발명의 일 형태는, 상기의 기술 분야에 한정되지 않는다. 본 명세서 등에서 개시하는 발명의 기술 분야는, 물건, 방법, 또는 제조 방법에 관한 것이다. 또는, 본 발명의 일 형태는, 프로세스(process), 머신(machine), 매뉴팩처(manufacture), 또는 조성물(composition of matter)에 관한 것이다. 따라서, 보다 구체적으로 본 명세서에서 개시하는 본 발명의 일 형태의 기술 분야로서는, 반도체 장치, 표시 장치, 발광 장치, 축전 장치, 기억 장치, 이들을 구동시키는 방법, 또는 이들을 제조하는 방법을 일례로서 들 수 있다.
시프트 레지스터는, 기억 장치, 이미지 센서 또는 표시 장치 등의 구동 회로로서 채용된다. 특히, 같은 극성의 트랜지스터로 구성되는 시프트 레지스터의 개발이 진행되고 있다. 그러한 시프트 레지스터에 관한 기술에 대하여, 특허문헌 1 및 특허문헌 2에 개시되어 있다.
특허문헌 1 및 2에 개시되는 시프트 레지스터의 시프트 방향은 오로지 한 방향이다.
본 발명의 일 형태는, 신규의 회로 또는 그 구동 방법을 제공하는 것을 과제 중 하나로 한다. 특히, 시프트 방향을 전환할 수 있는 시프트 레지스터의 적어도 일부에 적용 가능한 신규의 회로 또는 그 구동 방법을 제공하는 것을 과제 중 하나로 한다.
또한, 이들 과제의 기재는 다른 과제의 존재를 방해하는 것이 아니다. 또한, 본 발명의 일 형태는, 이들 과제의 전부를 해결할 필요는 없는 것으로 한다. 또한, 이 이외의 과제는, 명세서, 도면, 청구항 등의 기재로부터 저절로 명확해지는 것이며, 명세서, 도면, 청구항 등의 기재로부터 이 이외의 과제를 추출할 수 있다.
본 발명의 일 형태에 따른 발명은, 시프트 레지스터를 갖는 반도체 장치이다. 시프트 레지스터는 제 1 내지 제 3 플립플롭을 갖는다. 제 1 플립플롭은 제 1 배선에 제 1 신호를 출력할 수 있는 기능을 갖는다. 제 2 플립플롭은 제 2 배선에 제 2 신호를 출력할 수 있는 기능을 갖는다. 제 3 플립플롭은 제 3 배선에 제 3 신호를 출력할 수 있는 기능을 갖는다. 제 1 신호는 제 1 클록 신호에 동기하는 값을 갖는다. 제 2 신호는 제 2 클록 신호에 동기하는 값을 갖는다. 제 3 신호는 제 3 클록 신호에 동기하는 값을 갖는다. 제 2 플립플롭은 제 1 내지 제 3 트랜지스터를 갖는다. 제 1 트랜지스터의 소스 또는 드레인의 한쪽은 제 4 배선과 전기적으로 접속된다. 제 1 트랜지스터의 소스 또는 드레인의 다른 쪽은 제 2 배선과 전기적으로 접속된다. 제 2 트랜지스터의 소스 또는 드레인의 한쪽은 제 1 배선과 전기적으로 접속된다. 제 2 트랜지스터의 소스 또는 드레인의 다른 쪽은 제 1 트랜지스터의 게이트와 전기적으로 접속된다. 제 2 트랜지스터의 게이트는 제 5 배선과 전기적으로 접속된다. 제 3 트랜지스터의 소스 또는 드레인의 한쪽은 제 3 배선과 전기적으로 접속된다. 제 3 트랜지스터의 소스 또는 드레인의 다른 쪽은 제 1 트랜지스터의 게이트와 전기적으로 접속된다. 제 3 트랜지스터의 게이트는 제 6 배선과 전기적으로 접속된다. 제 4 배선은 제 2 클록 신호를 전달할 수 있는 기능을 갖는다. 제 5 배선은 제 1 클록 신호를 전달할 수 있는 기능을 갖는다. 제 6 배선은 제 3 클록 신호를 전달할 수 있는 기능을 갖는다.
본 발명의 일 형태에 따른 발명은, 시프트 레지스터를 갖는 반도체 장치이다. 시프트 레지스터는 제 1 내지 제 3 플립플롭을 갖는다. 제 1 플립플롭은 제 1 배선에 제 1 신호를 출력할 수 있는 기능을 갖는다. 제 2 플립플롭은 제 2 배선에 제 2 신호를 출력할 수 있는 기능을 갖는다. 제 3 플립플롭은 제 3 배선에 제 3 신호를 출력할 수 있는 기능을 갖는다. 제 1 신호는 제 1 클록 신호에 동기하는 값을 갖는다. 제 2 신호는 제 2 클록 신호에 동기하는 값을 갖는다. 제 3 신호는 제 3 클록 신호에 동기하는 값을 갖는다. 제 2 플립플롭은 제 1 내지 제 3 트랜지스터를 갖는다. 제 1 트랜지스터의 소스 또는 드레인의 한쪽은 제 4 배선과 전기적으로 접속된다. 제 1 트랜지스터의 소스 또는 드레인의 다른 쪽은 제 2 배선과 전기적으로 접속된다. 제 2 트랜지스터의 소스 또는 드레인의 한쪽은 제 5 배선과 전기적으로 접속된다. 제 2 트랜지스터의 소스 또는 드레인의 다른 쪽은 제 1 트랜지스터의 게이트와 전기적으로 접속된다. 제 2 트랜지스터의 게이트는 제 1 배선과 전기적으로 접속된다. 제 3 트랜지스터의 소스 또는 드레인의 한쪽은 제 6 배선과 전기적으로 접속된다. 제 3 트랜지스터의 소스 또는 드레인의 다른 쪽은 제 1 트랜지스터의 게이트와 전기적으로 접속된다. 제 3 트랜지스터의 게이트는 제 3 배선과 전기적으로 접속된다. 제 4 배선은 제 2 클록 신호를 전달할 수 있는 기능을 갖는다. 제 5 배선은 제 1 클록 신호를 전달할 수 있는 기능을 갖는다. 제 6 배선은 제 3 클록 신호를 전달할 수 있는 기능을 갖는다.
본 발명의 일 형태에 따른 발명은, 시프트 레지스터를 갖는 반도체 장치이다. 시프트 레지스터는 제 1 내지 제 5 플립플롭을 갖는다. 제 1 플립플롭은 제 1 배선에 제 1 신호를 출력할 수 있는 기능을 갖는다. 제 2 플립플롭은 제 2 배선에 제 2 신호를 출력할 수 있는 기능을 갖는다. 제 3 플립플롭은 제 3 배선에 제 3 신호를 출력할 수 있는 기능을 갖는다. 제 4 플립플롭은 제 4 배선에 제 4 신호를 출력할 수 있는 기능을 갖는다. 제 5 플립플롭은 제 5 배선에 제 5 신호를 출력할 수 있는 기능을 갖는다. 제 1 신호는 제 1 클록 신호에 동기하는 값을 갖는다. 제 2 신호는 제 2 클록 신호에 동기하는 값을 갖는다. 제 3 신호는 제 3 클록 신호에 동기하는 값을 갖는다. 제 4 신호는 제 4 클록 신호에 동기하는 값을 갖는다. 제 5 신호는 제 1 클록 신호에 동기하는 값을 갖는다. 제 3 플립플롭은 제 1 내지 제 5 트랜지스터를 갖는다. 제 1 트랜지스터의 소스 또는 드레인의 한쪽은 제 6 배선과 전기적으로 접속된다. 제 1 트랜지스터의 소스 또는 드레인의 다른 쪽은 제 3 배선과 전기적으로 접속된다. 제 2 트랜지스터의 소스 또는 드레인의 한쪽은 제 2 배선과 전기적으로 접속된다. 제 2 트랜지스터의 소스 또는 드레인의 다른 쪽은 제 1 트랜지스터의 게이트와 전기적으로 접속된다. 제 3 트랜지스터의 소스 또는 드레인의 한쪽은 제 4 배선과 전기적으로 접속된다. 제 3 트랜지스터의 소스 또는 드레인의 다른 쪽은 제 1 트랜지스터의 게이트와 전기적으로 접속된다. 제 4 트랜지스터의 소스 또는 드레인의 한쪽과 제 4 트랜지스터의 게이트 중 적어도 하나는 제 1 배선과 전기적으로 접속된다. 제 4 트랜지스터의 소스 또는 드레인의 다른 쪽은 제 2 트랜지스터의 게이트와 전기적으로 접속된다. 제 5 트랜지스터의 소스 또는 드레인의 한쪽과 제 5 트랜지스터의 게이트 중 적어도 하나는 제 5 배선과 전기적으로 접속된다. 제 5 트랜지스터의 소스 또는 드레인의 다른 쪽은 제 3 트랜지스터의 게이트와 전기적으로 접속된다. 제 6 배선은 제 3 클록 신호를 전달할 수 있는 기능을 갖는다.
본 발명의 일 형태에 따른 발명은, 시프트 레지스터를 갖는 반도체 장치이다. 시프트 레지스터는 제 1 내지 제 3 플립플롭을 갖는다. 제 1 플립플롭은 제 1 배선에 제 1 신호를 출력할 수 있는 기능을 갖는다. 제 2 플립플롭은 제 2 배선에 제 2 신호를 출력할 수 있는 기능을 갖는다. 제 3 플립플롭은 제 3 배선에 제 3 신호를 출력할 수 있는 기능을 갖는다. 제 1 신호는 제 1 클록 신호에 동기하는 값을 갖는다. 제 2 신호는 제 2 클록 신호에 동기하는 값을 갖는다. 제 3 신호는 제 3 클록 신호에 동기하는 값을 갖는다. 제 2 플립플롭은 제 1 내지 제 5 트랜지스터를 갖는다. 제 1 트랜지스터의 소스 또는 드레인의 한쪽은 제 4 배선과 전기적으로 접속된다. 제 1 트랜지스터의 소스 또는 드레인의 다른 쪽은 제 2 배선과 전기적으로 접속된다. 제 2 트랜지스터의 소스 또는 드레인의 한쪽은 제 1 배선과 전기적으로 접속된다. 제 2 트랜지스터의 소스 또는 드레인의 다른 쪽은 제 1 트랜지스터의 게이트와 전기적으로 접속된다. 제 3 트랜지스터의 소스 또는 드레인의 한쪽은 제 3 배선과 전기적으로 접속된다. 제 3 트랜지스터의 소스 또는 드레인의 다른 쪽은 제 1 트랜지스터의 게이트와 전기적으로 접속된다. 제 4 트랜지스터의 소스 또는 드레인의 한쪽과 제 4 트랜지스터의 게이트 중 적어도 한쪽은 제 1 배선과 전기적으로 접속된다. 제 4 트랜지스터의 소스 또는 드레인의 다른 쪽은 제 2 트랜지스터의 게이트와 전기적으로 접속된다. 제 5 트랜지스터의 소스 또는 드레인의 한쪽과 제 5 트랜지스터의 게이트 중 적어도 한쪽은 제 3 배선과 전기적으로 접속된다. 제 5 트랜지스터의 소스 또는 드레인의 다른 쪽은 제 3 트랜지스터의 게이트와 전기적으로 접속된다. 제 4 배선은 제 2 클록 신호를 전달할 수 있는 기능을 갖는다.
또한, 제 4 트랜지스터의 W(W는 채널 폭)/L(L은 채널 길이)은 제 5 트랜지스터의 W/L의 0.8배 이상 1.2배 이하인 것이 바람직하다.
또한, 제 2 트랜지스터의 W(W는 채널 폭)/L(L은 채널 길이)은 제 3 트랜지스터의 W/L의 0.8배 이상 1.2배 이하인 것이 바람직하다.
또한, 제 1 트랜지스터는 채널 형성 영역에 산화물 반도체를 갖는 것이 바람직하다.
본 발명의 일 형태에 따른 발명은, 상기 반도체 장치와, FPC를 갖는 표시 모듈이다.
본 발명의 일 형태에 따른 발명은, 상기 반도체 장치 또는 상기 표시 모듈과, 스피커, 조작 버튼, 및/또는 안테나를 갖는 전자 기기이다.
본 발명의 일 형태는, 신규의 회로 또는 그 구동 방법을 제공할 수 있다. 특히, 시프트 방향을 바꿀 수 있는 시프트 레지스터의 적어도 일부에 적용 가능한 신규의 회로 또는 그 구동 방법을 제공할 수 있다.
또한, 이들 효과의 기재는, 다른 효과의 존재를 방해하는 것이 아니다. 또한, 본 발명의 일 형태는, 반드시 이들 효과의 전부를 가질 필요는 없다. 또한, 이 이외의 효과는, 명세서, 도면, 청구항 등의 기재로부터 저절로 명확해지는 것이며, 명세서, 도면, 청구항 등의 기재로부터 이 이외의 효과를 추출할 수 있다.
도 1은 본 발명의 일 형태에 따른 장치를 설명하는 회로도.
도 2는 본 발명의 일 형태에 따른 장치의 동작을 설명하는 타이밍 차트.
도 3은 본 발명의 일 형태에 따른 장치의 동작을 설명하는 타이밍 차트.
도 4는 본 발명의 일 형태에 따른 장치를 설명하는 회로도.
도 5는 본 발명의 일 형태에 따른 장치의 동작을 설명하는 타이밍 차트.
도 6은 본 발명의 일 형태에 따른 장치를 설명하는 모식도.
도 7은 본 발명의 일 형태에 따른 장치를 설명하는 모식도.
도 8은 본 발명의 일 형태에 따른 장치를 설명하는 모식도.
도 9는 본 발명의 일 형태에 따른 장치를 설명하는 모식도.
도 10은 본 발명의 일 형태에 따른 장치의 동작을 설명하는 타이밍 차트.
도 11은 본 발명의 일 형태에 따른 장치를 설명하는 회로도.
도 12는 본 발명의 일 형태에 따른 장치를 설명하는 회로도.
도 13은 본 발명의 일 형태에 따른 장치를 설명하는 회로도.
도 14는 본 발명의 일 형태에 따른 장치를 설명하는 회로도.
도 15는 본 발명의 일 형태에 따른 장치를 설명하는 회로도.
도 16은 본 발명의 일 형태에 따른 장치를 설명하는 회로도.
도 17은 본 발명의 일 형태에 따른 장치를 설명하는 회로도.
도 18은 본 발명의 일 형태에 따른 장치를 설명하는 회로도.
도 19는 본 발명의 일 형태에 따른 장치를 설명하는 회로도.
도 20은 본 발명의 일 형태에 따른 장치를 설명하는 회로도.
도 21은 본 발명의 일 형태에 따른 장치를 설명하는 회로도.
도 22는 본 발명의 일 형태에 따른 장치를 설명하는 회로도.
도 23은 본 발명의 일 형태에 따른 장치를 설명하는 회로도.
도 24는 본 발명의 일 형태에 따른 장치를 설명하는 회로도.
도 25는 본 발명의 일 형태에 따른 장치를 설명하는 회로도.
도 26은 본 발명의 일 형태에 따른 장치를 설명하는 회로도.
도 27은 본 발명의 일 형태에 따른 장치를 설명하는 회로도.
도 28은 본 발명의 일 형태에 따른 표시 장치를 설명하는 회로도.
도 29는 본 발명의 일 형태에 따른 트랜지스터의 구성예를 설명하는 도면.
도 30은 본 발명의 일 형태에 따른 트랜지스터의 제작 방법예를 설명하는 도면.
도 31은 본 발명의 일 형태에 따른 트랜지스터의 구성예를 설명하는 도면.
도 32는 본 발명의 일 형태에 따른 트랜지스터의 구성예를 설명하는 도면.
도 33은 표시 장치의 일 형태를 도시한 상면도.
도 34는 표시 장치의 일 형태를 도시한 단면도.
도 35는 실시형태에 따른 입출력 장치의 구성을 설명하는 투영도.
도 36은 실시형태에 따른 입출력 장치의 구성을 설명하는 단면도.
도 37은 본 발명의 일 형태에 따른, 전자 기기를 설명하는 도면.
도 38은 본 발명의 일 형태에 따른 장치를 설명하는 회로도.
도 2는 본 발명의 일 형태에 따른 장치의 동작을 설명하는 타이밍 차트.
도 3은 본 발명의 일 형태에 따른 장치의 동작을 설명하는 타이밍 차트.
도 4는 본 발명의 일 형태에 따른 장치를 설명하는 회로도.
도 5는 본 발명의 일 형태에 따른 장치의 동작을 설명하는 타이밍 차트.
도 6은 본 발명의 일 형태에 따른 장치를 설명하는 모식도.
도 7은 본 발명의 일 형태에 따른 장치를 설명하는 모식도.
도 8은 본 발명의 일 형태에 따른 장치를 설명하는 모식도.
도 9는 본 발명의 일 형태에 따른 장치를 설명하는 모식도.
도 10은 본 발명의 일 형태에 따른 장치의 동작을 설명하는 타이밍 차트.
도 11은 본 발명의 일 형태에 따른 장치를 설명하는 회로도.
도 12는 본 발명의 일 형태에 따른 장치를 설명하는 회로도.
도 13은 본 발명의 일 형태에 따른 장치를 설명하는 회로도.
도 14는 본 발명의 일 형태에 따른 장치를 설명하는 회로도.
도 15는 본 발명의 일 형태에 따른 장치를 설명하는 회로도.
도 16은 본 발명의 일 형태에 따른 장치를 설명하는 회로도.
도 17은 본 발명의 일 형태에 따른 장치를 설명하는 회로도.
도 18은 본 발명의 일 형태에 따른 장치를 설명하는 회로도.
도 19는 본 발명의 일 형태에 따른 장치를 설명하는 회로도.
도 20은 본 발명의 일 형태에 따른 장치를 설명하는 회로도.
도 21은 본 발명의 일 형태에 따른 장치를 설명하는 회로도.
도 22는 본 발명의 일 형태에 따른 장치를 설명하는 회로도.
도 23은 본 발명의 일 형태에 따른 장치를 설명하는 회로도.
도 24는 본 발명의 일 형태에 따른 장치를 설명하는 회로도.
도 25는 본 발명의 일 형태에 따른 장치를 설명하는 회로도.
도 26은 본 발명의 일 형태에 따른 장치를 설명하는 회로도.
도 27은 본 발명의 일 형태에 따른 장치를 설명하는 회로도.
도 28은 본 발명의 일 형태에 따른 표시 장치를 설명하는 회로도.
도 29는 본 발명의 일 형태에 따른 트랜지스터의 구성예를 설명하는 도면.
도 30은 본 발명의 일 형태에 따른 트랜지스터의 제작 방법예를 설명하는 도면.
도 31은 본 발명의 일 형태에 따른 트랜지스터의 구성예를 설명하는 도면.
도 32는 본 발명의 일 형태에 따른 트랜지스터의 구성예를 설명하는 도면.
도 33은 표시 장치의 일 형태를 도시한 상면도.
도 34는 표시 장치의 일 형태를 도시한 단면도.
도 35는 실시형태에 따른 입출력 장치의 구성을 설명하는 투영도.
도 36은 실시형태에 따른 입출력 장치의 구성을 설명하는 단면도.
도 37은 본 발명의 일 형태에 따른, 전자 기기를 설명하는 도면.
도 38은 본 발명의 일 형태에 따른 장치를 설명하는 회로도.
이하, 본 발명의 실시형태에 대하여 도면을 사용하여 상세히 설명한다. 다만, 본 발명은 이하의 실시형태에서의 설명에 한정되지 않고, 본 발명의 취지 및 그 범위에서 벗어남이 없이 그 형태 및 자세한 사항을 다양하게 변경할 수 있는 것은 당업자라면 용이하게 이해할 수 있다. 따라서, 본 발명은 이하의 실시형태의 기재 내용에 한정되어 해석되는 것은 아니다.
또한, 본 발명의 일 형태는, 집적 회로, 표시 장치, RF 태그를 포함하는 모든 장치가 그 범주에 포함된다. 또한, 표시 장치에는, 액정 표시 장치, 유기 발광 소자로 대표되는 발광 소자를 각 화소에 구비한 발광 장치, 전자 페이퍼, DMD(Digital Micromirror Device), PDP(Plasma Display Panel), FED(Field Emission Display) 등, 집적 회로를 회로에 갖고 있는 표시 장치가 그 범주에 포함된다.
또한, 도면을 사용하여 발명의 구성을 설명함에 있어서, 동일한 것을 가리키는 부호는 다른 도면 간에서도 공통적으로 사용한다.
또한, 본 명세서 등에서는, 어떤 하나의 실시형태에서 기술하는 도면 또는 문장에서, 그 일부분을 추출하여 발명의 일 형태를 구성하는 것은 가능하다. 따라서, 어떤 부분을 기술하는 도면 또는 문장이 기재되어 있는 경우, 그 일부분의 도면 또는 문장을 추출한 내용도, 발명의 일 형태로서 개시되어 있는 것이며, 발명의 일 형태를 구성하는 것이 가능한 것으로 한다. 그리고, 그 발명의 일 형태는 명확하다고 할 수 있다. 따라서, 예를 들어, 능동 소자(트랜지스터 등), 배선, 수동 소자(용량 소자 등), 도전층, 절연층, 반도체층, 부품, 장치, 동작 방법, 제조 방법 등이 단수 또는 복수 기재된 도면 또는 문장에서, 그 일부분을 추출하여 발명의 일 형태를 구성하는 것이 가능한 것으로 한다. 예를 들어, N개(N은 정수)의 회로 소자(트랜지스터, 용량 소자 등)를 가지고 구성되는 회로도로부터, M개(M은 정수이고, M＜N)의 회로 소자(트랜지스터, 용량 소자 등)를 빼내어, 발명의 일 형태를 구성하는 것은 가능하다. 다른 예로서는, 「A는, B, C, D, E, 또는, F를 갖는다」라고 기재되어 있는 문장으로부터, 일부의 요소를 임의로 빼내어, 「A는, B와 E를 갖는다」, 「A는, E와 F를 갖는다」, 「A는, C와 E와 F를 갖는다」, 또는, 「A는, B와 C와 D와 E를 갖는다」 등의 발명의 일 형태를 구성하는 것은 가능하다.
또한, 본 명세서 등에서는, 어떤 하나의 실시형태에서 기술하는 도면 또는 문장에서, 적어도 하나의 구체예가 기재된 경우, 그 구체예의 상위 개념을 도출하는 것은 당업자라면 용이하게 이해할 수 있다. 따라서, 어떤 하나의 실시형태에서 기술하는 도면 또는 문장에서, 적어도 하나의 구체예가 기재된 경우, 그 구체예의 상위 개념도, 발명의 일 형태로서 개시되어 있는 것이며, 발명의 일 형태를 구성하는 것이 가능하다. 그리고, 그 발명의 일 형태는 명확하다고 할 수 있다.
또한, 본 명세서 등에서는, 적어도 도면에 기재한 내용(도면 중의 일부라도 좋다)은 발명의 일 형태로서 개시되어 있는 것이며, 발명의 일 형태를 구성하는 것이 가능하다. 따라서, 어떤 내용에 대하여, 도면에 기재되어 있으면, 문장을 사용하여 기술하지 않아도, 그 내용은 발명의 일 형태로서 개시되어 있는 것이며, 발명의 일 형태를 구성하는 것이 가능하다. 마찬가지로, 도면의 일부를 추출한 도면에 대해서도, 발명의 일 형태로서 개시되어 있는 것이며, 발명의 일 형태를 구성하는 것이 가능하다. 그리고, 그 발명의 일 형태는 명확하다고 할 수 있다.
(실시형태 1)
본 실시형태에서는, 본 발명의 일 형태에 따른 장치에 대하여 설명한다.
도 1에 예시하는 본 발명의 일 형태에 따른 장치는 회로(100)를 갖는다. 회로(100)는 배선(CK1), 배선(CK2), 배선(CK3), 배선(CK4), 배선(SP1), 배선(SP2) 및 N(N은 3 이상의 자연수)개의 배선(OUT)(배선(OUT)[1] 내지 [N]이라고도 함)과 접속된다.
배선(CK1), 배선(CK2), 배선(CK3), 배선(CK4), 배선(SP1), 배선(SP2) 및 배선(OUT)[1] 내지 [N]의 각각은, 신호, 전위 또는 전류 등을 전달하는 기능을 갖는다. 즉, 배선(CK1), 배선(CK2), 배선(CK3), 배선(CK4), 배선(SP1), 배선(SP2) 및 배선(OUT)[1] 내지 [N]의 각각은, 신호선, 전원선 또는 전류 공급선으로서의 기능을 갖는다. 예를 들어, 배선(CK1), 배선(CK2), 배선(CK3) 및 배선(CK4)의 각각에는 신호가 입력된다. 배선(CK1)에 입력되는 신호(신호(VCK1)라고도 함), 배선(CK2)에 입력되는 신호(신호(VCK2)라고도 함), 배선(CK3)에 입력되는 신호(신호(VCK3)라고도 함), 및 배선(CK4)에 입력되는 신호(신호(VCK4)라고도 함)로서는 클록 신호가 있다. 다만, 신호(VCK1) 내지 신호(VCK4)는 서로 위상이 다른 것이 바람직하다. 예를 들어, 배선(SP1) 및 배선(SP2)의 각각에는 신호가 입력된다. 배선(SP1)에 입력되는 신호(신호(VSP1)라고도 함) 및 배선(SP2)에 입력되는 신호(신호(VSP2)라고도 함)로서는 스타트 펄스가 있다. 후술하는 바와 같이, 신호(VSP1) 및 신호(VSP2)에 의해, 데이터의 시프트 방향을 제어할 수 있다. 예를 들어, 배선(OUT)[1] 내지 [N]의 각각에는 회로(100)로부터 신호가 출력된다. 배선(OUT)[1] 내지 [N]의 각각에 출력되는 신호(신호(VOUT)[1] 내지 [N]이라고도 함)로서는 회로(100)의 출력 신호가 있다. 후술하는 바와 같이, 신호(VOUT)[1] 내지 [N]은, 신호(VSP1) 또는 신호(VSP2)에 대하여 지연되는 신호이다.
회로(100)는 배선(OUT)[1] 내지 [N]의 전위를 제어하는 기능을 갖는다. 구체적으로는, 회로(100)는 신호(VSP1)를 시프트하는 기능 및 신호(VSP2)를 시프트하는 기능을 갖는다. 그리고, 회로(100)는 신호(VSP1)에 대하여 지연되는 신호(VOUT)[1] 내지 [N]을 배선(OUT)[1] 내지 [N]의 각각에 출력하는 기능 및 신호(VSP2)에 대하여 지연되는 신호(VOUT)[1] 내지 [N]을 배선(OUT)[1] 내지 [N]의 각각에 출력하는 기능을 갖는다. 도 2에 예시하는 바와 같이, 신호(VSP1)가 하이 레벨(액티브)이 되면, 신호(VSP1)가 배선(OUT)[1]로부터 배선(OUT)[N]을 향하는 방향으로 시프트된다. 따라서, 신호(VOUT)[1]은 신호(VSP1)에 대하여 지연되고, 신호(VOUT)[i](i는 2 내지 N-1 중 어느 하나)는 신호(VOUT)[i-1]에 대하여 지연되고, 신호(VOUT)[N]는 신호(VOUT)[N-1]에 대하여 지연된다. 또한, 도 3에 예시하는 바와 같이, 신호(VSP2)가 하이 레벨(액티브)이 되면, 신호(VSP2)가 배선(OUT)[N]으로부터 배선(OUT)[1]을 향하는 방향으로 시프트된다. 따라서, 신호(VOUT)[N]는 신호(VSP2)에 대하여 지연되고, 신호(VOUT)[i]는 신호(VOUT)[i＋1]에 대하여 지연되고, 신호(VOUT)[1]는 신호(VOUT)[2]에 대하여 지연된다. 이와 같이, 회로(100)는 시프트 레지스터, 특히 쌍방향 시프트 레지스터로서의 기능을 갖는다. 그리고, 데이터의 시프트 방향은, 신호(VSP1) 또는 신호(VSP2)의 어느 쪽이 시프트되는 것인지에 의해 선택된다. 또한, 신호(VSP1) 또는 신호(VSP2)의 어느 쪽이 시프트되는 것인지는, 신호(VSP1) 또는 신호(VSP2)의 어느 쪽이 액티브가 되는지에 의해 선택된다. 다만, 회로(100)가 갖는 기능은 이것에 한정되지 않는다.
다음에, 회로(100)의 구성예에 대하여, 도 1을 참조하여 설명한다. 회로(100)는 N개의 회로(SR)(회로(SR)[1] 내지 [N]이라고도 함)를 갖는다. 도 1에는, 회로(SR)[1] 내지 [5], 및 회로(SR)[N]을 나타낸다. 회로(SR)[1]는, 단자(C1)가 배선(CK1) 내지 배선(CK4) 중 대응하는 1개의 배선과 접속되고, 단자(C2)가 배선(CK1) 내지 배선(CK4) 중 대응하는 1개의 배선과 접속되고, 단자(C3)가 배선(CK1) 내지 배선(CK4) 중 대응하는 1개 배선과 접속되고, 단자(S1)가 배선(SP1)과 접속되고, 단자(S2)가 배선(OUT)[2]과 접속되고, 단자(O)가 배선(OUT)[1]과 접속된다. 회로(SR)[i]는 단자(S1)가 배선(OUT)[i-1]과 접속되는 점에서, 회로(SR)[1]과 다르다. 회로(SR)[N]은 단자(S1)가 배선(OUT)[N-1]과 접속되는 점, 및 단자(S2)가 배선(SP2)과 접속되는 점에서, 회로(SR)[1]과 다르다. 또한, 회로(SR)[4m＋1](m은 0 또는 양의 정수)에서, 단자(C1)가 배선(CK1)과 접속되고, 단자(C2)가 배선(CK4)과 접속되고, 단자(C3)가 배선(CK2)과 접속된다. 회로(SR)[4m＋2]에서, 단자(C1)가 배선(CK2)과 접속되고, 단자(C2)가 배선(CK1)과 접속되고, 단자(C3)가 배선(CK3)과 접속된다. 회로(SR)[4m＋3]에서, 단자(C1)가 배선(CK3)과 접속되고, 단자(C2)가 배선(CK2)과 접속되고, 단자(C3)가 배선(CK4)과 접속된다. 회로(SR)[4m＋4](4m＋4≤N)에서, 단자(C1)가 배선(CK4)과 접속되고, 단자(C2)가 배선(CK3)과 접속되고, 단자(C3)가 배선(CK1)과 접속된다.
회로(SR)는 단자(O)의 전위를 제어하는 기능을 갖는다. 구체적으로는, 회로(SR)는 단자(S1)의 신호를 시프트하는 기능 및 단자(S2)의 신호를 시프트하는 기능을 갖는다. 그리고, 회로(SR)는, 단자(S1)의 신호에 대하여 지연되는 신호를 단자(O)로부터 출력하는 기능 및 단자(S2)의 신호에 대하여 지연되는 신호를 단자(O)로부터 출력하는 기능을 갖는다. 도 2에 예시하는 바와 같이, 신호(VSP1)가 시프트되는 경우, 단자(S1)에 입력되는 신호에 대하여 지연되는 신호가 단자(O)로부터 출력된다. 예를 들어, 회로(SR)[i]에서, 단자(S1)에 입력되는 신호(VOUT)[i-1]에 대하여 지연되는 신호(VOUT)[i]가 단자(O)로부터 출력된다. 한편, 도 3에 예시하는 바와 같이, 신호(VSP2)가 시프트되는 경우, 단자(S2)에 입력되는 신호에 대하여 지연되는 신호가 단자(O)로부터 출력된다. 예를 들어, 회로(SR)[i]에서, 단자(S2)에 입력되는 신호(VOUT)[i＋1]에 대하여 지연되는 신호(VOUT)[i]가 단자(O)로부터 출력된다. 이와 같이, 회로(SR)는 순서 회로, 플립플롭, 또는 시프트 레지스터의 스테이지로서의 기능을 갖는다. 다만, 회로(SR)가 갖는 기능은 이것에 한정되지 않는다.
다음에, 회로(SR)의 구체예에 대하여, 도 4를 참조해서 설명한다. 회로(SR)는, 트랜지스터(101), 트랜지스터(102), 트랜지스터(103), 트랜지스터(104) 및 트랜지스터(105)를 갖는다. 트랜지스터(101)는, 제 1 단자가 단자(C1)와 접속되고, 제 2 단자가 단자(O)와 접속된다. 트랜지스터(102)는, 제 1 단자가 배선(VSS1)과 접속되고, 제 2 단자가 단자(O)와 접속된다. 트랜지스터(103)는, 제 1 단자가 배선(VSS2)과 접속되고, 제 2 단자가 트랜지스터(101)의 게이트와 접속된다. 트랜지스터(104)는, 제 1 단자가 단자(S1)와 접속되고, 제 2 단자가 트랜지스터(101)의 게이트와 접속되고, 게이트가 단자(C2)와 접속된다. 트랜지스터(105)는, 제 1 단자가 단자(S2)와 접속되고, 제 2 단자가 트랜지스터(101)의 게이트와 접속되고, 게이트가 단자(C3)와 접속된다. 또한, 트랜지스터(101)의 게이트, 트랜지스터(103)의 제 2 단자, 트랜지스터(104)의 제 2 단자 또는 트랜지스터(105)의 제 2 단자를 노드(ND1)로 나타낸다.
트랜지스터(101) 내지 트랜지스터(105)의 각각은, 제 1 단자(소스 또는 드레인의 한쪽이라고도 함)의 접속처와 제 2 단자(소스 또는 드레인의 다른 쪽이라고도 함)의 접속처의 도통 또는 비도통을 제어하는 기능을 갖는다. 즉, 트랜지스터(101) 내지 트랜지스터(105)의 각각은 스위치로서의 기능을 갖는다. 다만, 트랜지스터(101) 내지 트랜지스터(105)가 갖는 기능은 이것에 한정되지 않는다.
배선(VSS1) 및 배선(VSS2)의 각각은 신호, 전위 또는 전류를 전달하는 기능을 갖는다. 즉, 배선(VSS1) 및 배선(VSS2)의 각각은 신호선, 전원선 또는 전류 공급선으로서의 기능을 갖는다. 예를 들어, 배선(VSS1) 및 배선(VSS2)의 각각에는 전위가 입력된다. 배선(VSS1) 및 배선(VSS2)에 입력되는 전위로서는, 신호(VCK1), 신호(VCK2), 신호(VCK3), 또는 신호(VCK4)의 로우 레벨 또는 하이 레벨에 대응하는 전위가 있다. 특히, 트랜지스터(101)가 N채널형이면, 배선(VSS1) 및 배선(VSS2)에는, 신호(VCK1), 신호(VCK2), 신호(VCK3), 또는 신호(VCK4)의 로우 레벨에 대응하는 전위가 입력되는 것이 바람직하다. 한편, 트랜지스터(101)가 P채널형이면, 배선(VSS1) 및 배선(VSS2)에는 신호(VCK1), 신호(VCK2), 신호(VCK3), 또는 신호(VCK4)의 하이 레벨에 대응하는 전위가 입력되는 것이 바람직하다.
또한, 신호의 로우 레벨에 대응하는 전위는, 신호의 로우 레벨과 같거나 개략 같은 전위이다. 다만, 신호의 로우 레벨에 대응하는 전위는, 신호의 하이 레벨보다도 낮은 전위, 또는 신호의 하이 레벨과 로우 레벨의 중간 전위보다도 낮은 전위라도 좋다. 마찬가지로, 신호의 하이 레벨에 대응하는 전위는, 신호의 하이 레벨과 같거나 또는 개략 같은 전위이다. 다만, 신호의 하이 레벨에 대응하는 전위는, 신호의 로우 레벨보다도 높은 전위, 또는 신호의 하이 레벨과 로우 레벨의 중간 전위보다도 높은 전위라도 좋다.
또한, 배선(VSS1)과 배선(VSS2)에 같은 전위를 입력할 경우, 배선(VSS1)과 배선(VSS2)을 1개의 배선으로 정리해도 좋다. 즉, 트랜지스터(102)의 제 1 단자와 트랜지스터(103)의 제 1 단자는 같은 배선과 접속되어도 좋다.
다음에, 도 4에 예시하는 회로(SR)의 동작의 일례에 대하여 회로(SR)[i]를 예로 하여 설명한다. 편의상, 회로(SR)[i]는 단자(C1)가 배선(CK2)과 접속되고, 단자(C2)가 배선(CK1)과 접속되고, 단자(C3)가 배선(CK3)과 접속되는 것으로 한다. 또한, 편의상, 적어도 트랜지스터(101), 트랜지스터(104) 및 트랜지스터(105)가 N채널형인 것으로 한다.
단자(S1)의 신호에 대하여 지연되는 신호를 단자(O)로부터 출력하는 경우와 단자(S2)의 신호에 대하여 지연되는 신호를 단자(O)로부터 출력하는 경우로 나누어 설명한다.
우선, 단자(S1)의 신호에 대하여 지연되는 신호를 단자(O)로부터 출력하는 경우의 동작의 일례에 대하여 도 5를 참조하여 설명한다.
기간 A에서의 회로(SR)의 동작의 일례에 대하여 설명한다. 도 6의 (A)는, 기간 A에서의 동작의 모식도의 일례이다.
단자(C2)의 신호(신호(VCK1))가 하이 레벨이 되기 때문에, 트랜지스터(104)는 온이 된다. 단자(C3)의 신호(신호(VCK3))가 로우 레벨이 되기 때문에, 트랜지스터(105)는 오프가 된다. 또한, 트랜지스터(103)는 오프가 된다. 따라서, 단자(S1)의 신호(하이 레벨의 신호(VOUT)[i-1])가 노드(ND1)에 공급되기 때문에, 노드(ND1)의 전위가 상승한다. 그 후, 노드(ND1)의 전위가 트랜지스터(104)의 게이트의 전위(단자(C2)의 신호(하이 레벨의 신호(VCK1)))에서 트랜지스터(104)의 문턱 전압을 뺀 값과 동일하거나 개략 동일해지면, 트랜지스터(104)는 오프가 된다. 그리고, 노드(ND1)는 부유 상태가 된다.
노드(ND1)의 전위가 높은 값이 되기 때문에, 트랜지스터(101)는 온이 된다. 또한, 트랜지스터(102)는 온이 된다. 따라서, 단자(C1)의 신호(로우 레벨의 신호(VCK2)) 및 배선(VSS1)의 전위가 단자(O)에 공급되기 때문에, 단자(O)의 신호(신호(VOUT)[i])는 로우 레벨이 된다.
또한, 노드(ND1)의 전위가 높은 값이란, 트랜지스터(101)가 온이 되는 값을 말한다. 구체적으로는, 트랜지스터(101)의 제 1 단자 또는 제 2 단자와의 전위와 트랜지스터(101)의 문턱 전압의 합보다도 높은 값이다.
또한, 기간 A에 있어서, 트랜지스터(102)는 오프라도 좋다.
기간 B에서의 회로(SR)의 동작의 일례에 대하여 설명한다. 도 6의 (B)는 기간 B에서의 동작의 모식도의 일례이다.
단자(C2)의 신호(신호(VCK1))가 로우 레벨이 되기 때문에, 트랜지스터(104)는 오프가 된다. 단자(C3)의 신호(신호(VCK3))가 로우 레벨이 되기 때문에, 트랜지스터(105)는 오프가 된다. 또한, 트랜지스터(103)는 오프가 된다. 따라서, 노드(ND1)는 부유 상태가 되기 때문에, 노드(ND1)의 전위는 높은 값을 유지한다.
노드(ND1)의 전위가 높은 값이 되기 때문에, 트랜지스터(101)는 온이 된다. 또한, 트랜지스터(102)는 오프가 된다. 따라서, 단자(C1)의 신호(하이 레벨의 신호(VCK2))가 단자(O)에 공급되기 때문에, 단자(O)의 전위가 상승한다. 단자(O)와 노드(ND1)의 전위차는 트랜지스터(101)의 게이트와 제 2 단자 사이의 기생 용량에 의해 유지되어 있고, 또한 노드(ND1)는 부유 상태이다. 따라서, 단자(O)의 전위가 상승하면, 노드(ND1)의 전위도 상승한다. 노드(ND1)의 전위가 트랜지스터(101)의 제 1 단자의 전위(단자(C1)의 신호(하이 레벨의 신호(VCK2)))와 트랜지스터(101)의 문턱 전압의 합보다도 높아지면, 단자(O)의 전위는 단자(C1)의 신호(하이 레벨의 신호(VCK2))와 같은 값까지 상승한다. 이렇게 하여, 단자(O)의 신호(신호(VOUT)[i])는 하이 레벨이 된다.
기간 C에서의 회로(SR)의 동작의 일례에 대하여 설명한다. 도 7의 (A)는, 기간 C에서의 동작의 모식도의 일례이다.
단자(C2)의 신호(신호(VCK1))가 로우 레벨이 되기 때문에, 트랜지스터(104)는 오프가 된다. 단자(C3)의 신호(신호(VCK3))가 하이 레벨이 되기 때문에, 트랜지스터(105)는 온이 된다. 또한, 트랜지스터(103)는 오프가 된다. 따라서, 단자(S2)의 신호(하이 레벨의 신호(VOUT)[i＋1])가 노드(ND1)에 공급되기 때문에, 노드(ND1)의 전위가 상승한다. 그 후, 노드(ND1)의 전위가 트랜지스터(105)의 게이트의 전위(단자(C3)의 신호(하이 레벨의 신호(VCK3)))에서 트랜지스터(105)의 문턱 전압을 뺀 값과 동일하거나 또는 개략 동일해지면, 트랜지스터(105)는 오프가 된다. 그리고, 노드(ND1)는 부유 상태가 된다.
노드(ND1)의 전위가 높은 값이 되기 때문에, 트랜지스터(101)는 온이 된다. 또한, 트랜지스터(102)는 온이 된다. 따라서, 단자(C1)의 신호(로우 레벨의 신호(VCK2)) 및 배선(VSS1)의 전위가 단자(O)에 공급되기 때문에, 단자(O)의 신호(신호(VOUT)[i])는 로우 레벨이 된다.
기간 C에서는, 트랜지스터(101)를 개재하여 단자(C1)의 신호(로우 레벨의 신호(VCK2))가 단자(O)에 공급된다. 또한, 트랜지스터(101)의 전류 공급 능력은 큰 경우가 많다. 따라서, 단자(O)의 신호(신호(VOUT)[i])의 하강 시간을 짧게 할 수 있다.
또한, 단자(C1)의 신호(로우 레벨의 신호(VCK2)) 및 배선(VSS1)의 전위가 단자(O)에 공급됨으로써, 단자(O)의 전위가 하강하면, 노드(ND1)의 전위도 하강한다. 노드(ND1)의 전위가 트랜지스터(105)의 게이트의 전위(단자(C3)의 신호(하이 레벨의 신호(VCK3))에서 트랜지스터(105)의 문턱 전압을 뺀 값보다도 낮으면, 상술하는 바와 같이 트랜지스터(105)는 온이 된다. 다만, 노드(ND1)의 전위가 트랜지스터(105)의 게이트의 전위(단자(C3)의 신호(하이 레벨의 신호(VCK3)))로부터 트랜지스터(105)의 문턱 전압을 뺀 값보다도 높으면, 트랜지스터(105)는 온이 되지 않는다.
또한, 기간 C에 있어서, 트랜지스터(102)는 오프라도 좋다.
기간 D에서의 회로(SR)의 동작의 일례에 대하여 설명한다. 도 7의 (B)는, 기간 D에서의 동작의 모식도의 일례이다.
단자(C2)의 신호(신호(VCK1))가 로우 레벨이 되기 때문에, 트랜지스터(104)는 오프가 된다. 단자(C3)의 신호(신호(VCK3))가 로우 레벨이 되기 때문에, 트랜지스터(105)는 오프가 된다. 또한, 트랜지스터(103)는 온이 된다. 따라서, 배선(VSS2)의 전위가 노드(ND1)에 공급되기 때문에, 노드(ND1)의 전위가 하강한다.
노드(ND1)의 전위가 낮은 값이 되기 때문에, 트랜지스터(101)는 오프가 된다. 또한, 트랜지스터(102)는 온이 된다. 따라서, 배선(VSS1)의 전위가 단자(O)에 공급되기 때문에, 단자(O)의 신호(신호(VOUT)[i])는 로우 레벨이 된다.
또한, 노드(ND1)의 전위가 낮은 값이란, 트랜지스터(101)가 오프가 되는 값을 말한다. 구체적으로는, 트랜지스터(101)의 제 1 단자 또는 제 2 단자와의 전위와 트랜지스터(101)의 문턱 전압의 합보다도 낮은 값이다.
또한, 기간 D에 있어서, 트랜지스터(102)는 오프라도 좋다. 그러한 경우, 단자(O)가 부유 상태가 되기 때문에, 단자(O)의 신호(신호(VOUT)[i])는 로우 레벨을 유지한다.
또한, 기간 D에 있어서, 트랜지스터(103)는 오프라도 좋다. 그러한 경우, 노드(ND1)는 부유 상태가 되기 때문에, 노드(ND1)의 전위는 높은 값을 유지한다. 노드(ND1)의 전위가 높은 값이 되기 때문에, 트랜지스터(101)는 온이 된다. 따라서, 로우 레벨의 신호(VCK2)가 단자(O)에 공급된다.
기간 E에서의 회로(SR)의 동작의 일례에 대하여 설명한다. 도 8의 (A)는, 기간 E에서의 동작의 모식도의 일례이다.
단자(C2)의 신호(신호(VCK1))가 하이 레벨이 되기 때문에, 트랜지스터(104)는 온이 된다. 단자(C3)의 신호(신호(VCK3))가 로우 레벨이 되기 때문에, 트랜지스터(105)는 오프가 된다. 또한, 트랜지스터(103)는 온이 된다. 따라서, 단자(S1)의 신호(로우 레벨의 신호(VOUT)[i-1]) 및 배선(VSS2)의 전위가 노드(ND1)에 공급되기 때문에, 노드(ND1)의 전위가 낮은 값이 된다.
노드(ND1)의 전위가 낮은 값이 되기 때문에, 트랜지스터(101)는 오프가 된다. 또한, 트랜지스터(102)는 온이 된다. 따라서, 배선(VSS1)의 전위가 단자(O)에 공급되기 때문에, 단자(O)의 신호(신호(VOUT)[i])는 로우 레벨이 된다.
기간 E에서는, 배선(VSS2)과 단자(S1)가 트랜지스터(103) 및 트랜지스터(104)를 통하여 도통 상태가 된다. 따라서, 배선(VSS2)의 전위가 배선(OUT)[i-1]에 공급되기 때문에, 배선(OUT)[i-1]에 생기는 노이즈를 저감할 수 있다.
또한, 기간 E에 있어서, 트랜지스터(102)는 오프라도 좋다. 그러한 경우, 단자(O)가 부유 상태가 되기 때문에, 단자(O)의 신호(신호(VOUT)[i])는 로우 레벨을 유지한다.
또한, 기간 E에 있어서, 트랜지스터(103)는 오프라도 좋다.
기간 F에서의 회로(SR)의 동작의 일례에 대하여 설명한다. 도 8의 (B)는, 기간 F에서의 동작의 모식도의 일례이다.
단자(C2)의 신호(신호(VCK1))가 로우 레벨이 되기 때문에, 트랜지스터(104)는 오프가 된다. 단자(C3)의 신호(신호(VCK3))가 로우 레벨이 되기 때문에, 트랜지스터(105)는 오프가 된다. 또한, 트랜지스터(103)는 온이 된다. 따라서, 배선(VSS2)의 전위가 노드(ND1)에 공급되기 때문에, 노드(ND1)의 전위가 낮은 값이 된다.
노드(ND1)의 전위가 낮은 값이 되기 때문에, 트랜지스터(101)는 오프가 된다. 또한, 트랜지스터(102)는 온이 된다. 따라서, 배선(VSS1)의 전위가 단자(O)에 공급되기 때문에, 단자(O)의 신호(신호(VOUT)[i])는 로우 레벨이 된다.
또한, 기간 F에 있어서, 트랜지스터(102)는 오프라도 좋다. 그러한 경우, 단자(O)가 부유 상태가 되기 때문에, 단자(O)의 신호(신호(VOUT)[i])는 로우 레벨을 유지한다.
또한, 기간 F에 있어서, 트랜지스터(103)는 오프라도 좋다. 그러한 경우, 노드(ND1)는 부유 상태가 되기 때문에, 노드(ND1)의 전위는 낮은 값을 유지한다.
기간 G에서의 회로(SR)의 동작의 일례에 대하여 설명한다. 도 9의 (A)는, 기간 G에서의 동작의 모식도의 일례이다.
단자(C2)의 신호(신호(VCK1))가 로우 레벨이 되기 때문에, 트랜지스터(104)는 오프가 된다. 단자(C3)의 신호(신호(VCK3))가 하이 레벨이 되기 때문에, 트랜지스터(105)는 온이 된다. 또한, 트랜지스터(103)는 온이 된다. 따라서, 단자(S2)의 신호(로우 레벨의 신호(VOUT)[i＋1]) 및 배선(VSS2)의 전위가 노드(ND1)에 공급되기 때문에, 노드(ND1)의 전위가 낮은 값이 된다.
노드(ND1)의 전위가 낮은 값이 되기 때문에, 트랜지스터(101)는 오프가 된다. 또한, 트랜지스터(102)는 온이 된다. 따라서, 배선(VSS1)의 전위가 단자(O)에 공급되기 때문에, 단자(O)의 신호(신호(VOUT)[i])는 로우 레벨이 된다.
기간 G에서는, 배선(VSS2)과 단자(S2)가 트랜지스터(103) 및 트랜지스터(105)를 통하여 도통 상태가 된다. 따라서, 배선(VSS2)의 전위가 배선(OUT)[i＋1]에 공급되기 때문에, 배선(OUT)[i＋1]에 생기는 노이즈를 저감할 수 있다.
또한, 기간 G에 있어서, 트랜지스터(102)는 오프라도 좋다. 그러한 경우, 단자(O)가 부유 상태가 되기 때문에, 단자(O)의 신호(신호(VOUT)[i])는 로우 레벨을 유지한다.
또한, 기간 G에 있어서, 트랜지스터(103)는 오프라도 좋다.
기간 H에서의 회로(SR)의 동작의 일례에 대하여 설명한다. 도 9의 (B)는, 기간 H에서의 동작의 모식도의 일례이다.
단자(C2)의 신호(신호(VCK1))가 로우 레벨이 되기 때문에, 트랜지스터(104)는 오프가 된다. 단자(C3)의 신호(신호(VCK3))가 로우 레벨이 되기 때문에, 트랜지스터(105)는 오프가 된다. 또한, 트랜지스터(103)는 온이 된다. 따라서, 배선(VSS2)의 전위가 노드(ND1)에 공급되기 때문에, 노드(ND1)의 전위가 낮은 값이 된다.
노드(ND1)의 전위가 낮은 값이 되기 때문에, 트랜지스터(101)는 오프가 된다. 트랜지스터(102)는 온이 된다. 따라서, 배선(VSS1)의 전위가 단자(O)에 공급되기 때문에, 단자(O)의 신호(신호(VOUT)[i])는 로우 레벨이 된다.
또한, 기간 H에 있어서, 트랜지스터(102)는 오프라도 좋다. 그러한 경우, 단자(O)가 부유 상태가 되기 때문에, 단자(O)의 신호(신호(VOUT)[i])는 로우 레벨을 유지한다.
또한, 기간 H에 있어서, 트랜지스터(103)는 오프라도 좋다. 그러한 경우, 노드(ND1)는 부유 상태가 되기 때문에, 노드(ND1)의 전위는 낮은 값을 유지한다.
다음에, 단자(S2)의 신호에 대하여 지연되는 신호를 단자(O)로부터 출력하는 경우의 동작의 일례에 대하여 도 10을 참조하여 설명한다. 도 10에 예시하는 타이밍 차트는, 단자(S1)의 신호(신호(VOUT)[i-1])가 기간 C에 있어서 하이 레벨이 되는 점, 단자(S2)의 신호(신호(VOUT)[i＋1])가 기간 A에 있어서 하이 레벨이 되는 점에서, 도 5에 예시하는 타이밍 차트와 다르다. 또한, 도 10에 예시하는 타이밍 차트는, 단자(C2)의 신호(신호(VCK1))가 기간 C 및 기간 G에 있어서 하이 레벨이 되는 점, 단자(C3)의 신호(신호(VCK3))가 기간 A 및 기간 E에 있어서 하이 레벨이 되는 점에서, 도 5에 예시하는 타이밍 차트와 다르다. 다만, 단자(S1)의 신호에 대하여 지연되는 신호를 단자(O)로부터 출력하는 경우의 동작과 공통되는 부분은 그 설명을 생략한다.
기간 A에서의 회로(SR)의 동작의 일례에 대하여 설명한다.
단자(C2)의 신호(신호(VCK1))가 로우 레벨이 되기 때문에, 트랜지스터(104)는 오프가 된다. 단자(C3)의 신호(신호(VCK3))가 하이 레벨이 되기 때문에, 트랜지스터(105)는 온이 된다. 또한, 트랜지스터(103)는 오프가 된다. 따라서, 단자(S2)의 신호(하이 레벨의 신호(VOUT)[i＋1])가 노드(ND1)에 공급되기 때문에, 노드(ND1)의 전위가 상승한다. 그 후, 노드(ND1)의 전위가 트랜지스터(105)의 게이트의 전위(단자(C3)의 신호(하이 레벨의 신호(VCK3)))에서 트랜지스터(105)의 문턱 전압을 뺀 값과 동일하거나 또는 개략 동일해지면, 트랜지스터(105)는 오프가 된다. 그리고, 노드(ND1)는 부유 상태가 된다.
노드(ND1)의 전위가 높은 값이 되기 때문에, 트랜지스터(101)는 온이 된다. 또한, 트랜지스터(102)는 온이 된다. 따라서, 단자(C1)의 신호(로우 레벨의 신호(VCK2)) 및 배선(VSS1)의 전위가 단자(O)에 공급되기 때문에, 단자(O)의 신호(신호(VOUT)[i])는 로우 레벨이 된다.
또한, 기간 A에 있어서, 트랜지스터(102)는 오프라도 좋다.
기간 B에서의 회로(SR)의 동작은, 단자(S1)의 신호에 대하여 지연되는 신호를 단자(O)로부터 출력하는 경우의 기간 B에서의 동작과 동일하다.
기간 C에서의 회로(SR)의 동작의 일례에 대하여 설명한다.
단자(C2)의 신호(신호(VCK1))가 하이 레벨이 되기 때문에, 트랜지스터(104)는 온이 된다. 단자(C3)의 신호(신호(VCK3))가 로우 레벨이 되기 때문에, 트랜지스터(105)는 오프가 된다. 또한, 트랜지스터(103)는 오프가 된다. 따라서, 단자(S1)의 신호(하이 레벨의 신호(VOUT)[i-1])가 노드(ND1)에 공급되기 때문에, 노드(ND1)의 전위가 상승한다. 그 후, 노드(ND1)의 전위가 트랜지스터(104)의 게이트의 전위(단자(C2)의 신호(하이 레벨의 신호(VCK1)))에서 트랜지스터(104)의 문턱 전압을 뺀 값과 동일하거나 또는 개략 동일해지면, 트랜지스터(104)는 오프가 된다. 그리고, 노드(ND1)는 부유 상태가 된다.
노드(ND1)의 전위가 높은 값이 되기 때문에, 트랜지스터(101)는 온이 된다. 또한, 트랜지스터(102)는 온이 된다. 따라서, 단자(C1)의 신호(로우 레벨의 신호(VCK2)) 및 배선(VSS1)의 전위가 단자(O)에 공급되기 때문에, 단자(O)의 신호(신호(VOUT)[i])는 로우 레벨이 된다.
또한, 단자(C1)의 신호(로우 레벨의 신호(VCK2)) 및 배선(VSS1)의 전위가 단자(O)에 공급됨으로써, 단자(O)의 전위가 하강하면, 노드(ND1)의 전위도 하강한다. 노드(ND1)의 전위가 트랜지스터(104)의 게이트의 전위(단자(C2)의 신호(하이 레벨의 신호(VCK1)))에서 트랜지스터(104)의 문턱 전압을 뺀 값보다도 낮으면, 상술하는 바와 같이 트랜지스터(104)는 온이 된다. 다만, 노드(ND1)의 전위가 트랜지스터(104)의 게이트의 전위(단자(C2)의 신호(하이 레벨의 신호(VCK1)))에서 트랜지스터(104)의 문턱 전압을 뺀 값보다도 높으면, 트랜지스터(104)는 온이 되지 않는다.
또한, 기간 C에 있어서, 트랜지스터(102)는 오프라도 좋다.
기간 D에서의 회로(SR)의 동작은, 단자(S1)의 신호에 대하여 지연되는 신호를 단자(O)로부터 출력하는 경우의 기간 D에서의 동작과 동일하다.
기간 E에서의 회로(SR)의 동작은, 단자(S1)의 신호에 대하여 지연되는 신호를 단자(O)로부터 출력하는 경우의 기간 G에서의 동작과 동일하다.
기간 F에서의 회로(SR)의 동작은, 단자(S1)의 신호에 대하여 지연되는 신호를 단자(O)로부터 출력하는 경우의 기간 F 또는 기간 H에서의 동작과 동일하다.
기간 G에서의 회로(SR)의 동작은, 단자(S1)의 신호에 대하여 지연되는 신호를 단자(O)로부터 출력하는 경우의 기간 E에서의 동작과 동일하다.
기간 H에서의 회로(SR)의 동작은, 단자(S1)의 신호에 대하여 지연되는 신호를 단자(O)로부터 출력하는 경우의 기간 F 또는 기간 H에서의 동작과 동일하다.
다음에, 본 발명의 일 형태에 따른 장치의 바람직한 형태의 일례에 대하여 설명한다.
트랜지스터(101) 내지 트랜지스터(105)는 같은 극성인 것이 바람직하다. 즉, 트랜지스터(101) 내지 트랜지스터(105)는 N채널형인 것이 바람직하다. 또는, 트랜지스터(101) 내지 트랜지스터(105)는 P채널형인 것이 바람직하다. 이로써, 제조 공정의 간략화를 도모할 수 있으므로, 제조 수율의 향상, 및/또는 비용 삭감을 도모할 수 있다. 특히, 트랜지스터(101) 내지 트랜지스터(105)가 N채널형인 경우에는, 트랜지스터(101) 내지 트랜지스터(105)로서 채널 형성 영역에 산화물 반도체를 갖는 트랜지스터(OS 트랜지스터라고도 함)를 각각 채용할 수 있다. OS 트랜지스터는, 채널 형성 영역에 비정질 실리콘을 갖는 트랜지스터보다도 이동도가 높고, 또한 오프 전류가 극히 작다. 따라서, 트랜지스터(101) 내지 트랜지스터(105)의 사이즈를 작게 할 수 있다.
제 1 도전체(도전막 또는 도전층이라고도 함)는, 트랜지스터(101)의 단자(C1)측의 제 1 단자(소스 전극 또는 드레인 전극의 한쪽)가 되는 영역을 갖는다. 제 2 도전체는, 트랜지스터(101)의 단자(O)측의 제 2 단자(소스 전극 또는 드레인 전극의 다른 쪽)가 되는 영역을 갖는다. 제 3 도전체는, 트랜지스터(101)의 게이트(게이트 전극)가 되는 영역을 갖는다. 그리고, 제 3 도전체는, 제 1 도전체와 중첩하는 제 1 영역과, 제 2 도전체와 중첩하는 제 2 영역을 갖는다. 이러한 경우, 제 2 영역의 면적은 제 1 영역의 면적보다도 큰 것이 바람직하다. 이로써, 트랜지스터(101)의 제 2 단자와 게이트 사이의 용량값을 크게 할 수 있으므로, 기간 B에 있어서 노드(ND1)의 전위의 상승폭을 크게 할 수 있다.
또한, 제 1 영역은 제 3 도전체와 제 1 도전체가 반도체층을 개재하지 않고 중첩하는 면적이고, 제 2 영역은 제 3 도전체와 제 2 도전체가 반도체층을 개재하지 않고 중첩하는 면적이라도 좋다. 반도체층은, 트랜지스터(101)의 채널 형성 영역을 갖는 반도체층이다.
트랜지스터(101)의 W(채널 폭)/L(채널 길이)은, 트랜지스터(102)의 W/L보다도 큰 것이 바람직하다. 트랜지스터(101)의 W/L은 트랜지스터(103)의 W/L보다도 큰 것이 바람직하다. 트랜지스터(101)의 W/L은 트랜지스터(104)의 W/L보다도 큰 것이 바람직하다. 트랜지스터(101)의 W/L은 트랜지스터(105)의 W/L보다도 큰 것이 바람직하다. 즉, 트랜지스터(101) 내지 트랜지스터(105) 중에서, 트랜지스터(101)의 W/L이 가장 큰 것이 바람직하다. 이로써, 트랜지스터(101)의 전류 공급 능력을 크게 할 수 있기 때문에, 단자(O)의 신호의 상승 시간 및 하강 시간을 짧게 할 수 있다.
또한, 트랜지스터가 복수의 트랜지스터로 구성되는 경우, 트랜지스터의 W/L이란, 복수의 트랜지스터의 W/L의 각각을 합계한 값이다. 예를 들어, 복수의 트랜지스터가 병렬 접속되는 경우, W는 복수의 트랜지스터의 W의 합이며, L은 복수의 트랜지스터의 L의 평균값이 된다.
트랜지스터(104)의 W/L은, 트랜지스터(105)의 W/L과 동일하거나 또는 대체로 동일한 것이 바람직하다. 트랜지스터(104)의 W/L이 트랜지스터(105)의 W/L과 대체로 동일하다란, 트랜지스터(104)의 W/L이 트랜지스터(105)의 W/L의 0.8배 이상, 1.2배 이하를 말한다. 보다 바람직하게는, 0.9배 이상, 1.1배 이하이다. 이로써, 회로(SR)는, 단자(S1)의 신호를 시프트하는 경우, 또는 단자(S2)의 신호를 시프트하는 경우라도, 동일한 동작을 행할 수 있다.
여기에서, 회로(SR)는 도 4에 예시하는 구성에 한정되지 않는다. 도 4에 예시하는 회로(SR)의 변형예에 대하여 설명한다. 다만, 도 4와 공통되는 부분은 동일한 부호를 나타내고, 그 설명을 생략한다.
도 4 등에 도시하여 기술하는, 또는 도시하지 않고 기술하는 본 실시형태의 회로(SR)에 있어서, 트랜지스터(103)의 제 1 단자는, 배선(VSS1), 단자(S1), 단자(S2), 단자(C1), 단자(C2), 단자(C3), 단자(C4), 단자(S3), 단자(S4) 또는 단자(O)와 접속되어도 좋다. 단자(C4), 단자(S3) 및 단자(S4)에 대해서는 후술한다. 도 11의 (A)에는, 도 4에 있어서, 트랜지스터(103)의 제 1 단자가 배선(VSS1)과 접속되는 구성을 예시한다. 도 11의 (B)에는, 도 4에 있어서, 트랜지스터(103)의 제 1 단자가 단자(S2)와 접속되는 구성을 예시한다. 도 12의 (A)에는, 도 4에 있어서, 트랜지스터(103)의 제 1 단자가 단자(S1)와 접속되는 구성을 예시한다.
도 4, 도 11 및 도 12의 (A) 등에 도시하여 기술하는, 또는 도시하지 않고 기술하는 본 실시형태의 회로(SR)에 있어서, 트랜지스터(104)의 제 1 단자는, 배선(VSS2), 단자(S1), 단자(S2), 단자(C1), 단자(C2), 단자(C3), 단자(C4), 단자(S3) 또는 단자(S4)와 접속되어도 좋다. 도 12의 (B)에는, 도 4에 있어서, 트랜지스터(102)의 제 1 단자가 단자(S2)와 접속되는 구성을 예시한다. 도 13의 (A)에는, 도 4에 있어서, 트랜지스터(102)의 제 1 단자가 단자(S1)와 접속되는 구성을 예시한다.
도 4, 도 11, 도 12 및 도 13의 (A) 등에 도시하여 기술하는, 또는 도시하지 않고 기술하는 본 실시형태의 회로(SR)에 있어서, 트랜지스터(102)의 게이트는 트랜지스터(103)의 게이트와 접속되어도 좋다. 도 13의 (B)에는, 도 4에 있어서, 트랜지스터(102)의 게이트가 트랜지스터(103)의 게이트와 접속되는 구성을 예시한다.
도 4, 도 11, 도 12, 도 13 등에 도시하여 기술하는, 또는 도시하지 않고 기술하는 본 실시형태의 회로(SR)에 있어서, 트랜지스터(104)는, 제 1 단자 또는 게이트의 적어도 한쪽이 단자(S1)와 접속되어 있으면 좋다. 또한, 트랜지스터(105)는, 제 1 단자 또는 게이트의 적어도 한쪽이 단자(S2)와 접속되어 있으면 좋다. 도 14의 (A)에는, 도 4에 있어서, 트랜지스터(104)의 게이트가 단자(S1)와 접속되고, 트랜지스터(105)의 게이트가 단자(S2)와 접속되는 구성을 예시한다. 도 14의 (B)에는, 도 4에 있어서, 트랜지스터(104)의 제 1 단자가 단자(C2)와 접속되고, 트랜지스터(104)의 게이트가 단자(S1)와 접속되고, 트랜지스터(105)의 제 1 단자가 단자(C3)와 접속되고, 트랜지스터(105)의 게이트가 단자(S2)와 접속되는 구성을 예시한다.
도 4, 도 11, 도 12, 도 13 등에 도시하여 기술하는, 또는 도시하지 않고 기술하는 본 실시형태의 회로(SR)에 있어서, 트랜지스터(104)의 게이트의 전위를 제어하기 위한 구성을 추가해도 좋다. 또한, 트랜지스터(105)의 게이트의 전위를 제어하기 위한 구성을 추가해도 좋다. 도 15의 (A)에는, 도 4에 있어서, 트랜지스터(106), 트랜지스터(107), 트랜지스터(108) 및 트랜지스터(109)가 추가되는 구성을 예시한다. 트랜지스터(106)는, 제 1 단자가 단자(C4)와 접속되고, 제 2 단자가 트랜지스터(104)의 게이트와 접속되고, 게이트가 단자(S3)와 접속된다. 트랜지스터(107)는, 제 1 단자가 배선(VSS3)과 접속되고, 제 2 단자가 트랜지스터(104)의 게이트와 접속되고, 게이트가 단자(C1)와 접속된다. 트랜지스터(108)는, 제 1 단자가 단자(C4)와 접속되고, 제 2 단자가 트랜지스터(105)의 게이트와 접속되고, 게이트가 단자(S4)와 접속된다. 트랜지스터(109)는 제 1 단자가 배선(VSS4)과 접속되고, 제 2 단자가 트랜지스터(105)의 게이트와 접속되고, 게이트가 단자(C1)와 접속된다.
배선(VSS3) 및 배선(VSS4)의 각각은, 신호, 전위 또는 전류를 전달하는 기능을 갖는다. 즉, 배선(VSS3) 및 배선(VSS4)의 각각은 신호선, 전원선 또는 전류 공급선으로서의 기능을 갖는다. 예를 들어, 배선(VSS3) 및 배선(VSS4)의 각각에는 전위가 입력된다. 배선(VSS3) 및 배선(VSS4)에 입력되는 전위로서는, 신호(VCK1), 신호(VCK2), 신호(VCK3), 또는 신호(VCK4)의 로우 레벨 또는 하이 레벨에 대응하는 전위가 있다. 특히, 트랜지스터(104) 및 트랜지스터(105)가 N채널형이면, 배선(VSS3) 및 배선(VSS4)에는 신호(VCK1), 신호(VCK2), 신호(VCK3), 또는 신호(VCK4)의 로우 레벨에 대응하는 전위가 입력되는 것이 바람직하다. 또한, 트랜지스터(104) 및 트랜지스터(105)가 P채널형이면, 배선(VSS3) 및 배선(VSS4)에는 신호(VCK1), 신호(VCK2), 신호(VCK3), 또는 신호(VCK4)의 하이 레벨에 대응하는 전위가 입력되는 것이 바람직하다.
단자(S3)는 배선(OUT)[i-2]과 접속되는 것이 바람직하다. 단자(S4)는 배선(OUT)[i＋2]과 접속되는 것이 바람직하다. 단자(C4)는, 배선(CK1) 내지 배선(CK4) 중 대응하는 1개의 배선과 접속되는 것이 바람직하다. 구체적으로는, 회로(SR)[4m＋1]의 단자(C4)는 배선(CK3)과 접속되고, 회로(SR)[4m＋2]의 단자(C4)는 배선(CK4)과 접속되고, 회로(SR)[4m＋3]의 단자(C4)는 배선(CK1)과 접속되고, 회로(SR)[4m＋4]의 단자(C4)는 배선(CK2)과 접속된다. 예를 들어, 단자(C1)가 배선(CK2)과 접속되고, 단자(C2)가 배선(CK1)과 접속되고, 단자(C3)가 배선(CK3)과 접속되는 경우, 단자(C4)는 배선(CK4)과 접속된다.
도 15의 (A)에 예시하는 회로(SR)의 동작의 일례에 대하여 설명한다. 다만, 단자(S1)의 신호에 대하여 지연되는 신호를 단자(O)로부터 출력할 경우의 동작의 일례만을 설명한다.
기간 A 직전의 기간 H에서의 회로(SR)의 동작의 일례에 대하여 설명한다.
단자(S3)의 신호(신호(VOUT)[i-2])가 하이 레벨이 되기 때문에, 트랜지스터(106)는 온이 된다. 또한, 단자(C1)의 신호(신호(VCK2))가 로우 레벨이 되기 때문에, 트랜지스터(107)는 오프가 된다. 따라서, 단자(C4)의 신호(하이 레벨의 신호(VCK4))가 트랜지스터(104)의 게이트에 공급되기 때문에, 트랜지스터(104)의 게이트의 전위가 상승한다. 트랜지스터(104)의 게이트의 전위가 트랜지스터(106)의 게이트의 전위(단자(S3)의 신호(하이 레벨의 신호(VOUT)[i-2]))에서 트랜지스터(106)의 문턱 전압을 뺀 값이 되면, 트랜지스터(106)가 오프가 된다. 그리고, 트랜지스터(104)의 게이트가 부유 상태가 된다.
단자(S4)의 신호(신호(VOUT)[i＋2])가 로우 레벨이 되기 때문에, 트랜지스터(108)는 오프가 된다. 또한, 단자(C1)의 신호(신호(VCK2))가 로우 레벨이 되기 때문에, 트랜지스터(109)는 오프가 된다. 따라서, 트랜지스터(105)의 게이트는 부유 상태가 된다. 트랜지스터(105)의 게이트의 전위의 초기값이 낮은 값인 경우, 트랜지스터(105)의 게이트의 전위는 낮은 값을 유지한다.
트랜지스터(104)의 게이트의 전위가 높은 값이 되기 때문에, 트랜지스터(104)는 온이 된다. 또한, 트랜지스터(105)의 게이트의 전위가 낮은 값이 되기 때문에, 트랜지스터(105)는 오프가 된다. 따라서, 단자(S1)의 신호(로우 레벨의 신호(VOUT)[i-1])가 노드(ND1)에 공급된다.
기간 A에서의 회로(SR)의 동작의 일례에 대하여 설명한다.
단자(S3)의 신호(신호(VOUT)[i-2])가 로우 레벨이 되기 때문에, 트랜지스터(106)는 오프가 된다. 또한, 단자(C1)의 신호(신호(VCK2))가 로우 레벨이 되기 때문에, 트랜지스터(107)는 오프가 된다. 따라서, 트랜지스터(104)의 게이트는 부유 상태가 되기 때문에, 트랜지스터(104)의 게이트의 전위는 높은 값을 유지한다.
단자(S4)의 신호(신호(VOUT)[i＋2])가 로우 레벨이 되기 때문에, 트랜지스터(108)는 오프가 된다. 단자(C1)의 신호(신호(VCK2))가 로우 레벨이 되기 때문에, 트랜지스터(109)는 오프가 된다. 따라서, 트랜지스터(105)의 게이트는 부유 상태가 되기 때문에, 트랜지스터(105)의 게이트의 전위는 낮은 값을 유지한다.
트랜지스터(104)의 게이트의 전위가 높은 값이 되기 때문에, 트랜지스터(104)는 온이 된다. 또한, 트랜지스터(105)의 게이트의 전위가 낮은 값이 되기 때문에, 트랜지스터(105)는 오프가 된다. 따라서, 단자(S1)의 신호(하이 레벨의 신호(VOUT)[i-1])가 노드(ND1)에 공급되어, 노드(ND1)의 전위는 상승한다. 트랜지스터(104)의 게이트와 제 2 단자의 전위차는 트랜지스터(104)의 게이트와 제 2 단자 사이의 기생 용량에 의해 유지되어 있고, 또한 트랜지스터(104)의 게이트는 부유 상태이다. 따라서, 노드(ND1)의 전위가 상승하면, 트랜지스터(104)의 게이트의 전위도 상승한다. 트랜지스터(104)의 게이트의 전위가 트랜지스터(104)의 제 1 단자의 전위(단자(S1)의 신호(하이 레벨의 신호(VOUT)[i-1]))와 트랜지스터(104)의 문턱 전압의 합보다도 높아지면, 노드(ND1)의 전위는 하이 레벨의 신호(VOUT)[i-1]와 동일한 값까지 상승한다. 이렇게 하여, 트랜지스터(104)의 게이트와 제 2 단자 사이의 전위차를 크게 할 수 있기 때문에, 트랜지스터(104)의 드레인 전류를 크게 할 수 있다. 따라서, 노드(ND1)의 전위의 상승 시간을 짧게 할 수 있다. 또는, 트랜지스터(104)의 사이즈를 작게 할 수 있으므로, 배치 면적의 축소를 도모할 수 있다.
기간 B에서의 회로(SR)의 동작의 일례에 대하여 설명한다.
단자(S3)의 신호(신호(VOUT)[i-2])가 로우 레벨이 되기 때문에, 트랜지스터(106)는 오프가 된다. 단자(C1)의 신호(신호(VCK2))가 하이 레벨이 되기 때문에, 트랜지스터(107)는 온이 된다. 따라서, 배선(VSS3)의 전위가 트랜지스터(104)의 게이트에 공급되기 때문에, 트랜지스터(104)의 게이트의 전위는 하강한다.
단자(S4)의 신호(신호(VOUT)[i＋2])가 로우 레벨이 되기 때문에, 트랜지스터(108)는 오프가 된다. 단자(C1)의 신호(신호(VCK2))가 하이 레벨이 되기 때문에, 트랜지스터(109)는 온이 된다. 따라서, 배선(VSS4)의 전위가 트랜지스터(105)의 게이트에 공급되기 때문에, 트랜지스터(105)의 게이트의 전위는 낮은 값이 된다.
트랜지스터(104)의 게이트의 전위가 낮은 값이 되기 때문에, 트랜지스터(104)는 오프가 된다. 트랜지스터(105)의 게이트의 전위가 낮은 값이 되기 때문에, 트랜지스터(105)는 오프가 된다.
기간 C에서의 회로(SR)의 동작의 일례에 대하여 설명한다.
단자(S3)의 신호(신호(VOUT)[i-2])가 로우 레벨이 되기 때문에, 트랜지스터(106)는 오프가 된다. 단자(C1)의 신호(신호(VCK2))가 로우 레벨이 되기 때문에, 트랜지스터(107)는 오프가 된다. 따라서, 트랜지스터(104)의 게이트가 부유 상태가 되기 때문에, 트랜지스터(104)의 게이트의 전위는 낮은 값을 유지한다.
단자(S4)의 신호(신호(VOUT)[i＋2])가 로우 레벨이 되기 때문에, 트랜지스터(108)는 오프가 된다. 단자(C1)의 신호(신호(VCK2))가 로우 레벨이 되기 때문에, 트랜지스터(109)는 오프가 된다. 따라서, 트랜지스터(105)의 게이트가 부유 상태가 되기 때문에, 트랜지스터(105)의 게이트의 전위는 낮은 값을 유지한다.
트랜지스터(104)의 게이트의 전위가 낮은 값이 되기 때문에, 트랜지스터(104)는 오프가 된다. 트랜지스터(105)의 게이트의 전위가 낮은 값이 되기 때문에, 트랜지스터(105)는 오프가 된다.
기간 D에서의 회로(SR)의 동작의 일례에 대하여 설명한다.
단자(S3)의 신호(신호(VOUT)[i－2])가 로우 레벨이 되기 때문에, 트랜지스터(106)는 오프가 된다. 단자(C1)의 신호(신호(VCK2))가 로우 레벨이 되기 때문에, 트랜지스터(107)는 오프가 된다. 따라서, 트랜지스터(104)의 게이트가 부유 상태가 되기 때문에, 트랜지스터(104)의 게이트의 전위는 낮은 값을 유지한다.
단자(S4)의 신호(신호(VOUT)[i＋2])가 하이 레벨이 되기 때문에, 트랜지스터(108)는 온이 된다. 단자(C1)의 신호(신호(VCK2))가 로우 레벨이 되기 때문에, 트랜지스터(109)는 오프가 된다. 따라서, 단자(C4)의 신호(하이 레벨의 신호(VCK4))가 트랜지스터(105)의 게이트에 공급되기 때문에, 트랜지스터(105)의 게이트의 전위가 상승한다.
트랜지스터(104)의 게이트의 전위가 낮은 값이 되기 때문에, 트랜지스터(104)는 오프가 된다. 트랜지스터(105)의 게이트의 전위가 높은 값이 되기 때문에, 트랜지스터(105)는 온이 된다. 따라서, 단자(S2)의 신호(로우 레벨의 신호(VOUT)[i＋1])가 노드(ND1)에 공급된다.
기간 D 직후의 기간 E의 동작의 일례에 대하여 설명한다.
단자(S3)의 신호(신호(VOUT)[i－2])가 로우 레벨이 되기 때문에, 트랜지스터(106)는 오프가 된다. 단자(C1)의 신호(신호(VCK2))가 로우 레벨이 되기 때문에, 트랜지스터(107)는 오프가 된다. 따라서, 트랜지스터(104)의 게이트가 부유 상태가 되기 때문에, 트랜지스터(104)의 게이트의 전위는 낮은 값을 유지한다.
단자(S4)의 신호(신호(VOUT)[i＋2])가 로우 레벨이 되기 때문에, 트랜지스터(108)는 오프가 된다. 단자(C1)의 신호(신호(VCK2))가 로우 레벨이 되기 때문에, 트랜지스터(109)는 오프가 된다. 따라서, 트랜지스터(105)의 게이트가 부유 상태가 되기 때문에, 트랜지스터(105)의 게이트의 전위는 높은 값을 유지한다.
트랜지스터(104)의 게이트의 전위가 낮은 값이 되기 때문에, 트랜지스터(104)는 오프가 된다. 트랜지스터(105)의 게이트의 전위가 높은 값이 되기 때문에, 트랜지스터(105)는 온이 된다. 따라서, 단자(S2)의 신호(로우 레벨의 신호(VOUT)[i＋1])가 노드(ND1)에 공급된다.
기간 D의 직후를 제외한 기간 E에서의 동작은 기간 C에서의 동작과 같다.
기간 F에서의 동작은 기간 B에서의 동작과 같다.
기간 G에서의 동작은 기간 C에서의 동작과 같다.
기간 A의 직전을 제외한 기간 H에서의 동작은 기간 C에서의 동작과 같다.
또한, 트랜지스터(106)는, 제 1 단자 또는 게이트의 적어도 한쪽이 단자(S3)와 접속되어 있으면 좋다. 또한, 트랜지스터(108)는, 제 1 단자 또는 게이트의 적어도 한쪽이 단자(S4)와 접속되어 있으면 좋다. 도 15의 (B)에는, 도 15의 (A)에 있어서, 트랜지스터(106)의 제 1 단자가 단자(S3)와 접속되고, 트랜지스터(108)의 제 1 단자가 단자(S4)와 접속되는 구성을 예시한다. 도 16의 (A)에는, 도 4에 있어서, 트랜지스터(106)의 제 1 단자가 단자(S3)와 접속되고, 트랜지스터(106)의 게이트가 단자(C4)와 접속되고, 트랜지스터(108)의 제 1 단자가 단자(S4)와 접속되고, 트랜지스터(108)의 게이트가 단자(C4)와 접속되는 구성을 예시한다.
또한, 트랜지스터(106)의 제 1 단자 또는 게이트의 적어도 한쪽을 단자(S1)와 접속해도 좋다. 또한, 트랜지스터(108)의 제 1 단자 또는 게이트의 적어도 한쪽을 단자(S2)와 접속해도 좋다. 도 16의 (B)에는, 도 15의 (A)에 있어서, 트랜지스터(106)의 제 1 단자가 단자(C2)와 접속되고, 트랜지스터(106)의 게이트가 단자(S1)와 접속되고, 트랜지스터(108)의 제 1 단자가 단자(C3)와 접속되고, 트랜지스터(108)의 게이트가 단자(S2)와 접속되는 구성을 예시한다. 도 17의 (A)에는, 도 15의 (A)에 있어서, 트랜지스터(106)의 제 1 단자가 단자(S1)와 접속되고, 트랜지스터(106)의 게이트가 단자(S1)와 접속되고, 트랜지스터(108)의 제 1 단자가 단자(S2)와 접속되고, 트랜지스터(108)의 게이트가 단자(S2)와 접속되는 구성을 예시한다. 도 17의 (B)에는, 도 15의 (A)에 있어서, 트랜지스터(106)의 제 1 단자가 단자(S1)와 접속되고, 트랜지스터(106)의 게이트가 단자(C2)와 접속되고, 트랜지스터(108)의 제 1 단자가 단자(S2)와 접속되고, 트랜지스터(108)의 게이트가 단자(C3)와 접속되는 구성을 예시한다.
또한, 트랜지스터(107)의 제 1 단자는, 배선(VSS1), 배선(VSS2), 배선(VSS4), 단자(S1), 단자(S2), 단자(S3), 단자(S4), 단자(C2), 단자(C3) 또는 단자(C4)와 접속되어도 좋다. 또한, 트랜지스터(109)의 제 1 단자는, 배선(VSS1), 배선(VSS2), 배선(VSS3), 단자(S1), 단자(S2), 단자(S3), 단자(S4), 단자(C2), 단자(C3) 또는 단자(C4)와 접속되어도 좋다. 도 18의 (A)에는, 도 15의 (A)에 있어서, 트랜지스터(107)의 제 1 단자가 단자(S3)와 접속되고, 트랜지스터(109)의 제 1 단자가 단자(S4)와 접속되는 구성을 예시한다. 도 18의 (B)에는, 도 15의 (A)에 있어서, 트랜지스터(107)의 제 1 단자가 배선(VSS1)과 접속되고, 트랜지스터(109)의 제 1 단자가 배선(VSS1)과 접속되는 구성을 예시한다.
또한, 트랜지스터(106)의 W/L은 트랜지스터(108)의 W/L과 동일하거나 또는 대체로 동일한 것이 바람직하다. 트랜지스터(106)의 W/L이 트랜지스터(108)의 W/L과 대체로 동일하다란, 트랜지스터(106)의 W/L이 트랜지스터(108)의 W/L의 0.8배 이상, 1.2배 이하인 것을 말한다. 보다 바람직하게는 0.9배 이상, 1.1배 이하이다.
또한, 트랜지스터(107)의 W/L은 트랜지스터(109)의 W/L과 동일하거나 또는 대체로 동일한 것이 바람직하다. 트랜지스터(107)의 W/L이 트랜지스터(109)의 W/L과 대체로 동일하다란, 트랜지스터(107)의 W/L이 트랜지스터(109)의 W/L의 0.8배 이상, 1.2배 이하일 것을 말한다. 보다 바람직하게는 0.9배 이상, 1.1배 이하이다.
또한, 트랜지스터(106) 내지 트랜지스터(109)는, 트랜지스터(101)와 같은 극성인 것이 바람직하다.
도 4, 도 11, 도 12, 도 13, 도 14, 도 15, 도 16, 도 17, 및 도 18 등에 도시하여 기술하는, 또는 도시하지 않고 기술하는 본 실시형태의 회로(SR)에 있어서, 단자(O)와 노드(ND1) 사이에 트랜지스터를 추가해도 좋다. 도 19의 (A)에는, 도 4에 있어서, 트랜지스터(110)를 추가하는 구성을 예시한다. 트랜지스터(110)는, 제 1 단자가 단자(O)와 접속되고, 제 2 단자가 노드(ND1)와 접속되고, 게이트가 단자(C1)와 접속된다.
또한, 트랜지스터(110)는 트랜지스터(101)와 같은 극성인 것이 바람직하다.
도 4, 도 11, 도 12, 도 13, 도 14, 도 15, 도 16, 도 17, 도 18 및 도 19의 (A) 등에 도시하여 기술하는, 또는 도시하지 않고 기술하는 본 실시형태의 회로(SR)에 있어서, 단자(C1)와 노드(ND1) 사이에 트랜지스터를 추가해도 좋다. 도 19의 (B)에는, 도 4에 있어서, 트랜지스터(111)를 추가하는 구성을 예시한다. 트랜지스터(111)는, 제 1 단자가 단자(C1)와 접속되고, 제 2 단자가 노드(ND1)와 접속된다.
또한, 트랜지스터(111)는 트랜지스터(101)와 같은 극성인 것이 바람직하다.
또한, 트랜지스터(111)의 게이트에 신호를 입력하고, 상기 신호에 의해 트랜지스터(111)의 온 또는 오프를 제어해도 좋다.
또한, 트랜지스터(111)의 게이트는 트랜지스터(102)의 게이트와 접속되어도 좋다. 또는, 트랜지스터(111)의 게이트는 트랜지스터(103)의 게이트와 접속되어도 좋다. 또는, 트랜지스터(111)의 게이트는 트랜지스터(102)의 게이트 및 트랜지스터(103)의 게이트와 접속되어도 좋다.
도 4, 도 11, 도 12, 도 13, 도 14, 도 15, 도 16, 도 17, 도 18 및 도 19 등에 도시하여 기술하는, 또는 도시하지 않고 기술하는 본 실시형태의 회로(SR)에 있어서, 트랜지스터(103)와 직렬로 접속되는 트랜지스터를 추가해도 좋다. 도 20의 (A)에는, 도 4에 있어서, 트랜지스터(112)를 추가하는 구성을 예시한다. 트랜지스터(112)는, 제 1 단자가 트랜지스터(103)의 제 2 단자와 접속되고, 제 2 단자가 노드(ND1)와 접속된다.
또한, 트랜지스터(112)는 트랜지스터(101)와 같은 극성인 것이 바람직하다.
또한, 트랜지스터(112)의 게이트에 신호를 입력하고, 상기 신호에 의해 트랜지스터(112)의 온 또는 오프를 제어해도 좋다.
또한, 트랜지스터(112)는, 트랜지스터(101)의 제 1 단자와 배선(VSS1) 사이에 접속되어도 좋다.
도 4, 도 11, 도 12, 도 13, 도 14, 도 15, 도 16, 도 17, 도 18, 도 19 및 도 20의 (A) 등에 도시하여 기술하는, 또는 도시하지 않고 기술하는 본 실시형태의 회로(SR)에 있어서, 트랜지스터(102)와 직렬로 접속되는 트랜지스터를 추가해도 좋다. 도 20의 (B)에는, 도 4에 있어서, 트랜지스터(113)를 추가하는 구성을 예시한다. 트랜지스터(113)는, 제 1 단자가 트랜지스터(102)의 제 2 단자와 접속되고, 제 2 단자가 단자(O)와 접속된다.
또한, 트랜지스터(113)는 트랜지스터(101)와 같은 극성인 것이 바람직하다.
또한, 트랜지스터(113)의 게이트에 신호를 입력하고, 상기 신호에 의해 트랜지스터(113)의 온 또는 오프를 제어해도 좋다.
도 4, 도 11, 도 12, 도 13, 도 14, 도 15, 도 16, 도 17, 도 18, 도 19, 및 도 20 등에 도시하여 기술하는, 또는 도시하지 않고 기술하는 본 실시형태의 회로(SR)에 있어서, 트랜지스터(101)의 게이트와 트랜지스터(104)의 제 2 단자 및 트랜지스터(105)의 제 2 단자의 접속점과의 사이에 접속되는 트랜지스터를 추가해도 좋다. 도 21의 (A)에는, 도 4에 있어서, 트랜지스터(114)를 추가하는 구성을 예시한다. 트랜지스터(114)는, 제 1 단자가 트랜지스터(101)의 게이트와 접속되고, 제 2 단자가 트랜지스터(104)의 제 2 단자, 트랜지스터(105)의 제 2 단자 및 트랜지스터(103)의 제 2 단자와 접속된다.
또한, 트랜지스터(114)는 트랜지스터(101)와 같은 극성인 것이 바람직하다.
또한, 도 21의 (B)에 예시하는 바와 같이, 트랜지스터(103)의 제 2 단자를 트랜지스터(114)의 제 1 단자와 접속해도 좋다.
또한, 트랜지스터(114)의 게이트는 단자(C1)와 접속되어도 좋다. 또는, 트랜지스터(114)의 게이트에, 단자(C1)의 신호의 하이 레벨에 대응하는 전위를 입력해도 좋다.
도 4, 도 11, 도 12, 도 13, 도 14, 도 15, 도 16, 도 17, 도 18, 도 19, 도 20, 및 도 21 등에 도시하여 기술하는, 또는 도시하지 않고 기술하는 본 실시형태의 회로(SR)에 있어서, 트랜지스터(103)의 게이트는, 단자(S3), 단자(S4), 또는 단자(C4)와 접속되어도 좋다. 도 22의 (A)에는, 도 4에 있어서, 트랜지스터(103)의 게이트가 단자(C4)와 접속되는 구성을 예시한다.
도 4, 도 11, 도 12, 도 13, 도 14, 도 15, 도 16, 도 17, 도 18, 도 19, 도 20, 도 21 및 도 22의 (A) 등에 도시하여 기술하는, 또는 도시하지 않고 기술하는 본 실시형태의 회로(SR)에 있어서, 트랜지스터(103)의 게이트의 전위를 제어하기 위한 구성을 추가해도 좋다. 도 22의 (B)에는, 도 4에 있어서, 트랜지스터(115) 및 트랜지스터(116)를 추가하는 구성을 예시한다. 트랜지스터(115)는, 제 1 단자가 단자(C4)와 접속되고, 제 2 단자가 트랜지스터(103)의 게이트와 접속되고, 게이트가 단자(C4)와 접속된다. 트랜지스터(116)는, 제 1 단자가 배선(VSS2)과 접속되고, 제 2 단자가 트랜지스터(103)의 게이트와 접속되고, 게이트가 노드(ND1)와 접속된다.
기간 A, 기간 B 및 기간 C에 있어서, 단자(C4)의 신호(신호(VCK4))가 로우 레벨이 되기 때문에, 트랜지스터(115)는 오프가 된다. 노드(ND1)의 전위가 높은 값이 되기 때문에, 트랜지스터(116)가 온이 된다. 따라서, 배선(VSS2)의 전위가 트랜지스터(103)의 게이트에 공급되기 때문에, 트랜지스터(103)의 게이트의 전위는 낮은 값이 된다. 트랜지스터(103)의 게이트의 전위가 낮은 값이 되기 때문에, 트랜지스터(103)는 오프가 된다.
기간 D에 있어서, 단자(C4)의 신호(신호(VCK4))가 하이 레벨이 되기 때문에, 트랜지스터(115)는 온이 된다. 노드(ND1)의 전위가 낮은 값이 되기 때문에, 트랜지스터(116)가 오프가 된다. 따라서, 단자(C4)의 신호(하이 레벨의 신호(VCK4))가 트랜지스터(103)의 게이트에 공급되기 때문에, 트랜지스터(103)의 게이트의 전위가 높은 값이 된다. 트랜지스터(103)의 게이트의 전위가 높은 값이 되기 때문에, 트랜지스터(103)는 온이 된다.
기간 E, 기간 F 및 기간 G에 있어서, 단자(C4)의 신호(신호(VCK4))가 로우 레벨이 되기 때문에, 트랜지스터(115)는 오프가 된다. 노드(ND1)의 전위가 낮은 값이 되기 때문에, 트랜지스터(116)가 오프가 된다. 따라서, 트랜지스터(103)의 게이트는 부유 상태가 되기 때문에, 트랜지스터(103)의 게이트의 전위는 높은 값으로 유지된다. 트랜지스터(103)의 게이트의 전위가 높은 값이 되기 때문에, 트랜지스터(103)는 온이 된다.
기간 H에 있어서, 단자(C4)의 신호(신호(VCK4))가 하이 레벨이 되기 때문에, 트랜지스터(115)는 온이 된다. 노드(ND1)의 전위가 낮은 값이 되기 때문에, 트랜지스터(116)가 오프가 된다. 따라서, 단자(C4)의 신호(하이 레벨의 신호(VCK4))가 트랜지스터(103)의 게이트에 공급되기 때문에, 트랜지스터(103)의 게이트의 전위가 높은 값이 된다. 트랜지스터(103)의 게이트의 전위가 높은 값이 되기 때문에, 트랜지스터(103)는 온이 된다.
또한, 트랜지스터(115)는, 제 1 단자 또는 게이트의 적어도 한쪽이 단자(C4)와 접속되어 있으면 좋다. 예를 들어, 트랜지스터(115)의 제 1 단자가 단자(C4)와 접속되고, 트랜지스터(115)의 게이트가 신호(VCK1), 신호(VCK2), 신호(VCK3), 또는 신호(VCK4)의 하이 레벨에 대응하는 전위가 입력되는 배선(도시하지 않음)과 접속되어도 좋다.
또한, 트랜지스터(116)의 게이트는, 단자(C1), 단자(C2), 단자(C3), 단자(S1), 단자(S2) 또는 단자(O)와 접속되어도 좋다. 도 23의 (A)에는, 도 22의 (B)에 있어서, 트랜지스터(116)의 게이트가 단자(S1)와 접속되는 구성을 예시한다. 도 23의 (B)에는, 도 22의 (B)에 있어서, 트랜지스터(116)의 게이트가 단자(C1)와 접속되는 구성을 예시한다.
또한, 트랜지스터(116)의 제 1 단자는, 배선(VSS1), 배선(VSS3), 배선(VSS4), 단자(S3), 단자(S4) 또는 단자(C4)와 접속되어도 좋다.
또한, 트랜지스터(115) 및 트랜지스터(116)는 트랜지스터(101)와 같은 극성인 것이 바람직하다.
도 4, 도 11, 도 12, 도 13, 도 14, 도 15, 도 16, 도 17, 도 18, 도 19, 도 20, 도 21, 도 22, 및 도 23 등에 도시하여 기술하는, 또는 도시하지 않고 기술하는 본 실시형태의 회로(SR)에 있어서, 트랜지스터(102)의 게이트는, 단자(S1), 단자(S2), 단자(S3), 단자(S4), 단자(C2), 단자(C3) 또는 단자(C4)와 접속되어도 좋다. 도 24의 (A)에는, 도 4에 있어서, 트랜지스터(102)의 게이트가 단자(C4)와 접속되는 구성을 예시한다. 도 24의 (B)에는, 도 4에 있어서, 트랜지스터(102)의 게이트가 단자(S1)와 접속되는 구성을 예시한다.
도 4, 도 11, 도 12, 도 13, 도 14, 도 15, 도 16, 도 17, 도 18, 도 19, 도 20, 도 21, 도 22, 도 23, 및 도 24 등에 도시하여 기술하는, 또는 도시하지 않고 기술하는 본 실시형태의 회로(SR)에 있어서, 각 트랜지스터에 복수의 구성의 적용이 가능한 경우, 복수의 구성 중 어느 2개 이상에 대응하는 구성의 트랜지스터를 제공해도 좋다. 즉, 어떤 트랜지스터에 제 1 구성, 제 2 구성 및 제 3 구성의 적용이 가능한 경우, 제 1 구성에 대응하는 트랜지스터, 제 2 구성에 대응하는 트랜지스터, 및 제 3 구성에 대응하는 트랜지스터 중 2개 이상의 트랜지스터를 제공해도 좋다.
예를 들어, 트랜지스터(103)의 제 1 단자에 대해서는, 배선(VSS2)과 접속되는 구성(도 4 참조), 배선(VSS1)과 접속되는 구성(도 11의 (A) 참조), 단자(S2)와 접속되는 구성(도 11의 (B) 참조), 단자(S1)와 접속되는 구성(도 12의 (A) 참조), 단자(C1)와 접속되는 구성, 단자(C2)와 접속되는 구성, 단자(C3)와 접속되는 구성, 단자(C4)와 접속되는 구성, 단자(S3)와 접속되는 구성, 단자(S4)와 접속되는 구성, 단자(O)와 접속되는 구성이라는 구성이 있다. 도 25의 (A)에는, 도 4에 예시하는 회로(SR)에 있어서, 제 1 단자가 단자(S2)와 접속되는 트랜지스터(103)에 대응하는 트랜지스터(103A), 및 제 1 단자가 단자(S1)와 접속되는 트랜지스터(103)에 대응하는 트랜지스터(103B)가 제공되는 구성을 예시한다.
예를 들어, 트랜지스터(103)의 게이트에 대해서는, 단자(S3)와 접속되는 구성, 단자(S4)와 접속되는 구성, 단자(C2)와 접속되는 구성, 단자(C3)와 접속되는 구성, 및 단자(C4)와 접속되는 구성(도 22의 (A) 참조)이 있다. 도 25의 (B)에는, 도 4에 예시하는 회로(SR)에 있어서, 게이트가 단자(S2)와 접속되는 트랜지스터(103)에 대응하는 트랜지스터(103C), 및 게이트가 단자(S1)와 접속되는 트랜지스터(103)에 대응하는 트랜지스터(103D)가 제공되는 구성을 예시한다.
예를 들어, 트랜지스터(116)의 게이트에 대해서는, 노드(ND1)와 접속되는 구성(도 22의 (B) 참조), 단자(C1)와 접속되는 구성(도 23의 (B) 참조), 단자(C2)와 접속되는 구성, 단자(C3)와 접속되는 구성, 단자(S1)와 접속되는 구성(도 23의 (A) 참조), 단자(S2)와 접속되는 구성, 단자(O)와 접속되는 구성이 있다. 도 26의 (A)에는, 도 22의 (B)에 예시하는 회로(SR)에 있어서, 게이트가 단자(S1)와 접속되는 트랜지스터(116)에 대응하는 트랜지스터(116A), 및 게이트가 단자(S2)와 접속되는 트랜지스터(116)에 대응하는 트랜지스터(116B)가 제공되는 구성을 예시한다.
도 4, 도 11, 도 12, 도 13, 도 14, 도 15, 도 16, 도 17, 도 18, 도 19, 도 20, 도 21, 도 22, 도 23, 도 24, 도 25 및 도 26의 (A) 등에 도시하여 기술하는, 또는 도시하지 않고 기술하는 본 실시형태의 회로(SR)의 전부 또는 일부를 조합할 수 있다.
예를 들어, 도 26의 (B)에는, 도 4에 있어서, 도 11의 (A)와 같이 트랜지스터(103)의 제 1 단자가 배선(VSS1)과 접속되고, 도 15의 (A)와 같이 트랜지스터(106) 내지 트랜지스터(109)가 추가되고, 도 18의 (B)와 같이 트랜지스터(107)의 제 1 단자가 배선(VSS1)과 접속되고, 도 18의 (B)와 같이 트랜지스터(109)의 제 1 단자가 배선(VSS1)과 접속되는 구성을 예시한다.
예를 들어, 도 27의 (A)에는, 도 4에 있어서, 도 19의 (A)와 같이 트랜지스터(110)가 추가되고, 도 19의 (B)와 같이 트랜지스터(111)가 추가되는 구성을 예시한다.
예를 들어, 도 27의 (B)에는, 도 4에 있어서, 도 14의 (A)와 같이 트랜지스터(104)의 게이트가 단자(S1)와 접속되고, 도 14의 (A)와 같이 트랜지스터(105)의 게이트가 단자(S2)와 접속되고, 도 25의 (A)와 같이 트랜지스터(103A)가 제공되고, 도 25의 (A)와 같이 트랜지스터(103B)가 제공되는 구성을 예시한다.
도 4, 도 11, 도 12, 도 13, 도 14, 도 15, 도 16, 도 17, 도 18, 도 19, 도 20, 도 21, 도 22, 도 23, 도 24, 도 25, 도 26 및 도 27 등에 도시하여 기술하는, 또는 도시하지 않고 기술하는 본 실시형태의 회로(SR)에 있어서, 복수의 트랜지스터의 전부 또는 적어도 하나는, 더블 게이트 구조로 해도 좋다. 더블 게이트 구조의 트랜지스터는, 제 1 게이트와 제 2 게이트를 갖는다. 그리고, 더블 게이트 구조의 트랜지스터의 채널 형성 영역 또는 채널 형성 영역을 갖는 반도체층은, 제 1 게이트와 제 2 게이트에 끼인 영역을 갖는다. 제 1 게이트는 제 2 게이트의 아래쪽에 제공되어도 좋고 윗쪽에 제공되어도 좋다. 제 1 게이트란, 상술하는 「게이트」에 대응하고, 제 1 게이트의 접속처는 상술하는 「게이트」의 접속처와 같다. 제 2 게이트는 제 1 게이트와 접속되어도 좋고, 전용 배선과 접속되어도 좋다. 제 2 게이트가 제 1 게이트와 접속될 경우, 트랜지스터의 이동도가 높아지고, 트랜지스터의 온 전류가 커진다. 따라서, 트랜지스터의 W/L을 작게 할 수 있다. 제 2 게이트가 전용 배선과 접속될 경우, 전용 배선의 전위 또는 신호에 의해, 트랜지스터의 전기 특성을 제어할 수 있다.
예를 들어, 도 38의 (A)에는, 도 4에 있어서, 트랜지스터(101) 내지 트랜지스터(105)가 더블 게이트 구조인 동시에, 제 1 게이트와 제 2 게이트가 접속되는 구성을 예시한다.
예를 들어, 도 38의 (B)에는, 도 4에 있어서, 트랜지스터(101) 내지 트랜지스터(105)가 더블 게이트 구조인 동시에, 제 2 게이트가 배선(BG)과 접속되는 구성을 예시한다.
본 명세서 등에 있어서, 스위치로서는 여러 가지 형태의 것을 사용할 수 있다. 스위치는, 도통 상태(온 상태), 또는, 비도통 상태(오프 상태)가 되고, 전류를 흘릴지 흘리지 않을지를 제어하는 기능을 갖고 있다. 또는, 스위치는 전류를 흘리는 경로를 선택해서 바꾸는 기능을 갖고, 예를 들어, 경로 1에 전류를 흘릴 수 있도록 할지, 경로 2에 전류를 흘릴 수 있도록 할지를 선택해서 바꾸는 기능을 갖고 있다. 스위치의 일례로서는, 전기적 스위치 또는 기계적인 스위치 등을 사용할 수 있다. 즉, 스위치는 전류를 제어할 수 있는 것이면 좋고, 특정한 것으로 한정되지 않는다. 스위치의 일례로서는, 트랜지스터(예를 들어, 바이폴라 트랜지스터, MOS 트랜지스터 등), 다이오드(예를 들어, PN 다이오드, PIN 다이오드, 쇼트키 다이오드, MIM(Metal Insulator Metal) 다이오드, MIS(Metal Insulator Semiconductor) 다이오드, 다이오드 접속의 트랜지스터 등), 또는 이것들을 조합한 논리 회로 등이 있다. 기계적인 스위치의 일례로서는, 디지털 마이크로 미러 디바이스(DMD)와 같이, MEMS(마이크로·일렉트로·메커니컬·시스템) 기술을 사용한 스위치가 있다. 그 스위치는, 기계적으로 움직이는 것이 가능한 전극을 갖고, 그 전극이 움직임으로써, 도통과 비도통을 제어하여 동작한다.
또한, 스위치로서 트랜지스터를 사용하는 경우, 그 트랜지스터는 단순한 스위치로서 동작하기 때문에, 트랜지스터의 극성(도전형)은 특별히 한정되지 않는다. 다만, 오프 전류를 억제하고 싶은 경우, 오프 전류가 적은 쪽의 극성의 트랜지스터를 사용하는 것이 바람직하다. 오프 전류가 적은 트랜지스터의 일례로서는, LDD 영역을 갖는 트랜지스터, 또는 멀티 게이트 구조를 갖는 트랜지스터 등이 있다.
또한, 스위치로서 트랜지스터를 사용할 경우, 스위치로서 동작시키는 트랜지스터의 소스의 전위가, 저전위측 전원(Vss, GND, 0V 등)의 전위에 가까운 값으로 동작하는 경우에는, 스위치로서 N채널형 트랜지스터를 사용하는 것이 바람직하다. 반대로, 소스의 전위가, 고전위측 전원(Vdd 등)의 전위에 가까운 값으로 동작하는 경우에는, 스위치로서 P채널형 트랜지스터를 사용하는 것이 바람직하다. 왜냐하면, N채널형 트랜지스터에서는 소스가 저전위측 전원의 전위에 가까운 값으로 동작할 때, P채널형 트랜지스터에서는 소스가 고전위측 전원의 전위에 가까운 값으로 동작할 때, 게이트와 소스 사이의 전압의 절대값을 크게 할 수 있기 때문이다. 그때문에, 스위치로서, 보다 정확한 동작을 행할 수 있기 때문이다. 또는, 트랜지스터가 소스 폴로어(source follower) 동작을 해버리는 경우가 적으므로, 출력 전압의 크기가 작아져 버리는 경우가 적기 때문이다.
또한, 스위치로서, N채널형 트랜지스터와 P채널형 트랜지스터의 양쪽을 사용하고, CMOS형의 스위치를 사용해도 좋다. CMOS형의 스위치로 하면, P채널형 트랜지스터와 N채널형 트랜지스터의 어느 쪽인가 한쪽이 도통하면, 전류가 흐르기 때문에, 스위치로서 기능하기 쉬워진다. 따라서, 스위치로의 입력 신호의 전압이 높은 경우라도, 낮은 경우라도, 적절하게 전압을 출력시킬 수 있다. 또는, 스위치를 온 또는 오프시키기 위한 신호의 전압 진폭값을 작게 할 수 있으므로, 소비 전력을 작게 할 수 있다.
또한, 스위치로서 트랜지스터를 사용할 경우, 스위치는, 입력 단자(소스 또는 드레인의 한쪽)와, 출력 단자(소스 또는 드레인의 다른 쪽)와, 도통을 제어하는 단자(게이트)를 갖고 있는 경우가 있다. 한편, 스위치로서 다이오드를 사용할 경우, 스위치는 도통을 제어하는 단자를 갖고 있지 않은 경우가 있다. 따라서, 트랜지스터보다도 다이오드를 스위치로서 사용한 편이, 단자를 제어하기 위한 배선을 적게 할 수 있다.
예를 들어, 본 명세서 등에 있어서, 트랜지스터로서, 여러 가지 구조의 트랜지스터를 사용할 수 있다. 따라서, 사용하는 트랜지스터의 종류에 한정은 없다. 트랜지스터의 일례로서는, 단결정 실리콘을 갖는 트랜지스터, 또는, 비정질 실리콘, 다결정 실리콘, 미결정(마이크로 크리스털, 나노 크리스털, 세미 비정질이라고도 함) 실리콘 등으로 대표되는 비단결정 반도체막을 갖는 트랜지스터 등을 사용할 수 있다. 또는, 그것들의 반도체를 박막화한 박막 트랜지스터(TFT) 등을 사용할 수 있다. TFT를 사용하는 경우, 여러 가지 장점이 있다. 예를 들어, 단결정 실리콘의 경우보다도 낮은 온도로 제조할 수 있기 때문에, 제조 비용의 삭감, 또는 제조 장치의 대형화를 도모할 수 있다. 제조 장치를 크게 할 수 있기 때문에, 대형기판 위에 제조할 수 있다. 따라서, 동시에 많은 개수의 표시 장치를 제조할 수 있으므로, 저비용으로 제조할 수 있다. 또는, 제조 온도가 낮기 때문에, 내열성이 약한 기판을 사용할 수 있다. 그 때문에, 투광성을 갖는 기판 위에 트랜지스터를 제조할 수 있다. 또는, 투광성을 갖는 기판 위의 트랜지스터를 사용하여 표시 소자에서의 광의 투과를 제어할 수 있다. 또는, 트랜지스터의 막 두께가 얇기 때문에, 트랜지스터를 형성하는 막의 일부는 광을 투과시킬 수 있다. 따라서, 개구율을 향상시킬 수 있다.
또한, 다결정 실리콘을 제조할 때에, 촉매(니켈 등)를 사용함으로써, 결정성을 더욱 향상시키고, 전기 특성이 좋은 트랜지스터를 제조하는 것이 가능해진다. 그 결과, 게이트 드라이버 회로(주사선 구동 회로), 소스 드라이버 회로(신호선 구동 회로), 및 신호 처리 회로(신호 생성 회로, 감마 보정 회로, DA 변환 회로 등)를 기판 위에 일체 형성할 수 있다.
또한, 미결정 실리콘을 제조할 때에, 촉매(니켈 등)를 사용함으로써, 결정성을 더욱 향상시키고, 전기 특성이 좋은 트랜지스터를 제조하는 것이 가능해진다. 이때, 레이저 조사를 행하지 않고, 열처리를 가하는 것만으로, 결정성을 향상시키는 것도 가능하다. 그 결과, 소스 드라이버 회로의 일부(아날로그 스위치 등) 및 게이트 드라이버 회로(주사선 구동 회로)를 기판 위에 일체 형성할 수 있다. 또한, 결정화를 위해 레이저 조사를 행하지 않는 경우에는, 실리콘의 결정성의 불균일을 억제할 수 있다. 따라서, 화질이 향상된 화상을 표시할 수 있다. 다만, 촉매(니켈 등)를 사용하지 않고, 다결정 실리콘 또는 미결정 실리콘을 제조하는 것은 가능하다.
또한, 실리콘의 결정성을, 다결정 또는 미결정 등으로 향상시키는 것은, 패널 전체에서 행하는 것이 바람직하지만, 그것에 한정되지 않는다. 패널의 일부의 영역에서만 실리콘의 결정성을 향상시켜도 좋다. 선택적으로 결정성을 향상시키는 것은, 레이저광을 선택적으로 조사하는 것 등에 의해 가능하다. 예를 들어, 화소 이외의 영역인 주변 회로 영역에만, 게이트 드라이버 회로 및 소스 드라이버 회로 등의 영역에만, 또는 소스 드라이버 회로의 일부(예를 들어, 아날로그 스위치)의 영역에만 레이저광을 조사해도 좋다. 그 결과, 회로를 고속으로 동작시킬 필요가 있는 영역에만, 실리콘의 결정화를 향상시킬 수 있다. 화소 영역은, 고속으로 동작시킬 필요성이 낮기 때문에, 결정성이 향상되지 않아도, 문제없이 화소 회로를 동작시킬 수 있다. 이렇게 함으로써, 결정성을 향상시키는 영역이 적어도 되기 때문에, 제조 공정도 짧게 할 수 있다. 따라서, 처리량(throughput)이 향상되고, 제조 비용을 저감시킬 수 있다. 또는, 필요한 제조 장치의 수도 적은 수로 제조할 수 있기 때문에, 제조 비용을 저감시킬 수 있다.
또한, 트랜지스터의 일례로서는, 화합물 반도체(예를 들어, SiGe, GaAs 등), 또는 산화물 반도체(예를 들어, Zn-O, In-Ga-Zn-O, In-Zn-O, In-Sn-O(ITO), Sn-O, Ti-O, Al-Zn-Sn-O(AZTO), In-Sn-Zn-O 등) 등을 갖는 트랜지스터를 사용할 수 있다. 또는, 이것들의 화합물 반도체, 또는, 이것들의 산화물 반도체를 박막화한 박막 트랜지스터 등을 사용할 수 있다. 이로써, 제조 온도를 낮게 할 수 있으므로, 예를 들어, 실온에서 트랜지스터를 제조하는 것이 가능해진다. 그 결과, 내열성이 낮은 기판, 예를 들어 플라스틱 기판 또는 필름 기판 등에 직접 트랜지스터를 형성할 수 있다. 또한, 이들 화합물 반도체 또는 산화물 반도체를, 트랜지스터의 채널 부분에 사용할 뿐 아니라, 그 이외의 용도에서 사용할 수도 있다. 예를 들어, 이러한 화합물 반도체 또는 산화물 반도체를 배선, 저항 소자, 화소 전극, 또는 투광성을 갖는 전극 등으로서 사용할 수 있다. 그것들을 트랜지스터와 동시에 성막 또는 형성하는 것이 가능하기 때문에, 비용을 저감할 수 있다.
또한, 트랜지스터의 일례로서는, 잉크젯법 또는 인쇄법을 사용하여 형성한 트랜지스터 등을 사용할 수 있다. 이로써, 실온에서 제조, 저진공도로 제조, 또는 대형 기판 위에 제조할 수 있다. 따라서, 마스크(레티클)를 사용하지 않아도 제조하는 것이 가능해지므로, 트랜지스터의 레이아웃을 용이하게 변경할 수 있다. 또는, 레지스트를 사용하지 않고 제조할 수 있으므로, 재료비가 싸지고, 공정 수를 삭감할 수 있다. 또는, 필요한 부분에만 막을 붙일 수 있으므로, 전면에 성막한 후에 에칭하는 제조방법보다 재료가 낭비되지 않고, 저비용으로 할 수 있다.
또한, 트랜지스터의 일례로서는, 유기 반도체나 카본 나노 튜브를 갖는 트랜지스터 등을 사용할 수 있다. 이로써, 구부리는 것이 가능한 기판 위에 트랜지스터를 형성할 수 있다. 유기 반도체나 카본 나노 튜브를 갖는 트랜지스터를 사용한 장치는 충격에 강하게 할 수 있다.
또한, 트랜지스터로서는, 그 밖에도 여러 가지 구조의 트랜지스터를 사용할 수 있다. 예를 들어, 트랜지스터로서, MOS형 트랜지스터, 접합형 트랜지스터, 바이폴라 트랜지스터 등을 사용할 수 있다. 트랜지스터로서 MOS형 트랜지스터를 사용함으로써, 트랜지스터의 사이즈를 작게 할 수 있다. 따라서, 다수의 트랜지스터를 탑재할 수 있다. 트랜지스터로서 바이폴라 트랜지스터를 사용함으로써, 큰 전류를 흘릴 수 있다. 따라서, 고속으로 회로를 동작시킬 수 있다. 또한, MOS형 트랜지스터와 바이폴라 트랜지스터를 1개의 기판에 혼재시켜서 형성해도 좋다. 이로써, 저소비 전력, 소형화, 고속 동작 등을 실현할 수 있다.
예를 들어, 본 명세서 등에 있어서, 트랜지스터의 일례로서는, 게이트 전극이 2개 이상의 멀티 게이트 구조의 트랜지스터를 사용할 수 있다. 멀티 게이트 구조로 하면, 채널 영역이 직렬로 접속되기 때문에, 복수의 트랜지스터가 직렬로 접속된 구조가 된다. 따라서, 멀티 게이트 구조에 의해, 오프 전류의 저감, 트랜지스터의 내압 향상(신뢰성의 향상)을 도모할 수 있다. 또는, 멀티 게이트 구조에 의해, 포화 영역에서 동작할 때에, 드레인과 소스 사이의 전압이 변화되어도, 드레인과 소스 사이의 전류가 그다지 변화되지 않고, 기울기가 편평한 전압·전류 특성을 얻을 수 있다. 기울기가 편평한 전압·전류 특성을 이용하면, 이상적인 전류원 회로, 또는 매우 높은 저항값을 갖는 능동 부하를 실현할 수 있다. 그 결과, 특성이 좋은 차동 회로 또는 커런트 미러 회로 등을 실현할 수 있다.
또한, 트랜지스터의 일례로서는, 채널의 상하에 게이트 전극이 배치되어 있는 구조의 트랜지스터를 적용할 수 있다. 채널의 상하에 게이트 전극이 배치되는 구조로 함으로써, 복수의 트랜지스터가 병렬로 접속된 것 같은 회로 구성이 된다. 따라서, 채널 영역이 늘어나므로, 전류값의 증가를 도모할 수 있다. 또는, 채널의 상하에 게이트 전극이 배치되어 있는 구조로 함으로써, 공핍층이 생기기 쉬워지므로, S값의 개선을 도모할 수 있다.
또한, 트랜지스터의 일례로서는, 채널 영역 위에 게이트 전극이 배치되어 있는 구조, 채널 영역 아래에 게이트 전극이 배치되어 있는 구조, 정 스태거 구조, 역 스태거 구조, 채널 영역을 복수의 영역으로 나눈 구조, 채널 영역을 병렬로 접속한 구조, 또는 채널 영역이 직렬로 접속하는 구조 등의 트랜지스터를 사용할 수 있다. 또는, 트랜지스터로서, 평면형, FIN형(핀형), TRI-GATE형(트라이 게이트형), 톱 게이트형, 보텀 게이트형, 더블 게이트형 (채널의 상하에 게이트가 배치되어 있음), 등, 여러 가지 구성을 취할 수 있다.
또한, 트랜지스터의 일례로서는, 채널 영역(또는 그 일부)에 소스 전극이나 드레인 전극이 중첩하고 있는 구조의 트랜지스터를 사용할 수 있다. 채널 영역(또는 그 일부)에 소스 전극이나 드레인 전극이 중첩하는 구조로 함으로써, 채널 영역의 일부에 전하가 쌓임으로써 동작이 불안정해지는 것을 방지할 수 있다.
또한, 트랜지스터의 일례로서는, LDD 영역을 제공한 구조를 적용할 수 있다. LDD 영역을 제공함으로써, 오프 전류의 저감, 또는 트랜지스터의 내압 향상(신뢰성의 향상)을 도모할 수 있다. 또는, LDD 영역을 제공함으로써, 포화 영역에서 동작할 때에, 드레인과 소스 사이의 전압이 변화되어도, 드레인 전류가 그다지 변화되지 않고, 기울기가 편평한 전압·전류 특성을 얻을 수 있다.
예를 들어, 본 명세서 등에 있어서, 여러 가지 기판을 사용하여 트랜지스터를 형성할 수 있다. 기판의 종류는 특정한 것으로 한정되지 않는다. 그 기판의 일례로서는, 반도체 기판(예를 들어 단결정 기판 또는 실리콘 기판), SOI 기판, 유리 기판, 석영 기판, 플라스틱 기판, 금속 기판, 스테인리스 스틸 기판, 스테인리스 스틸 포일을 갖는 기판, 텅스텐 기판, 텅스텐 포일을 갖는 기판, 가요성 기판, 접합 필름, 섬유상의 재료를 포함하는 종이, 또는 기재 필름 등이 있다. 유리 기판의 일례로서는, 바륨 보로실리케이트 유리, 알루미노 보로실리케이트 유리, 또는 소다라임 유리 등이 있다. 가요성 기판, 접합 필름, 기재 필름 등의 일례로서는, 이하의 것을 들 수 있다. 예를 들어, 폴리에틸렌 테레프탈레이트(PET), 폴리에틸렌 나프탈레이트(PEN), 폴리에테르 설폰(PES)으로 대표되는 플라스틱이 있다. 또는, 일례로서는, 아크릴 등의 합성 수지 등이 있다. 또는, 일례로서는, 폴리프로필렌, 폴리에스테르, 폴리불화비닐, 또는 폴리염화비닐 등이 있다. 또는, 일례로서는, 폴리아미드, 폴리이미드, 아라미드, 에폭시, 무기 증착 필름, 또는 종이류 등이 있다. 특히, 반도체 기판, 단결정 기판, 또는 SOI 기판 등을 사용하여 트랜지스터를 제조함으로써, 특성, 사이즈, 또는 형상 등의 편차가 적고, 전류 능력이 높고, 사이즈가 작은 트랜지스터를 제조할 수 있다. 이러한 트랜지스터에 의해 회로를 구성하면, 회로의 저소비 전력화, 또는 회로의 고집적화를 도모할 수 있다.
또한, 기판으로서, 가요성 기판을 사용하고, 가요성 기판 위에 직접 트랜지스터를 형성해도 좋다. 또는, 기판과 트랜지스터 사이에 박리층을 형성해도 좋다. 박리층은, 그 위에 반도체 장치를 일부 또는 전부 완성시킨 후, 기판으로부터 분리하여, 다른 기판에 전재(轉載)하기 위해 사용할 수 있다. 그때, 트랜지스터는 내열성이 떨어지는 기판이나 가요성의 기판에도 전재할 수 있다. 또한, 상술하는 박리층에는 예를 들어, 텅스텐막과 산화 실리콘막과의 무기막의 적층 구조의 구성이나, 기판 위에 폴리이미드 등의 유기 수지막이 형성된 구성 등을 사용할 수 있다.
즉, 어떤 기판을 사용하여 트랜지스터를 형성하고, 그 후, 다른 기판에 트랜지스터를 전치(轉置)하고, 다른 기판 위에 트랜지스터를 배치해도 좋다. 트랜지스터가 전치되는 기판의 일례로서는, 상술한 트랜지스터를 형성하는 것이 가능한 기판에 추가하여, 종이 기판, 셀로판 기판, 아라미드 필름 기판, 폴리이미드 필름 기판, 석재 기판, 목재 기판, 포(布) 기판(천연 섬유(견, 면, 마), 합성 섬유(나일론, 폴리우레탄, 폴리에스테르) 또는 재생 섬유(아세테이트, 큐프라, 레이온, 재생 폴리에스테르) 등을 포함함), 피혁 기판, 또는 고무 기판 등이 있다. 이들 기판을 사용함으로써, 특성이 좋은 트랜지스터의 형성, 소비 전력이 작은 트랜지스터의 형성, 깨지기 어려운 장치의 제조, 내열성의 부여, 경량화, 또는 박형화를 도모할 수 있다.
또한, 소정의 기능을 실현시키기 위해서 필요한 회로의 전부를, 동일한 기판(예를 들어, 유리 기판, 플라스틱 기판, 단결정 기판, 또는 SOI 기판 등)에 형성하는 것이 가능하다. 이렇게 하여, 부품수의 삭감에 의한 비용의 저감, 또는 회로 부품과의 접속점 수의 저감에 의한 신뢰성의 향상을 도모할 수 있다.
또한, 소정의 기능을 실현시키기 위해서 필요한 회로의 전부를 동일한 기판에 형성하지 않는 것이 가능하다. 즉, 소정의 기능을 실현시키기 위해서 필요한 회로의 일부는 어떤 기판에 형성되고, 소정의 기능을 실현시키기 위해서 필요한 회로의 다른 일부는 다른 기판에 형성되어 있는 것이 가능하다. 예를 들어, 소정의 기능을 실현시키기 위해서 필요한 회로의 일부는 유리 기판에 형성되고, 소정의 기능을 실현시키기 위해서 필요한 회로의 다른 일부는 단결정 기판(또는 SOI 기판)에 형성되는 것이 가능하다. 그리고, 소정의 기능을 실현시키기 위해서 필요한 회로의 다른 일부가 형성되는 단결정 기판(IC 칩이라고도 함)을, COG(Chip On Glass)에 의해, 유리 기판에 접속하고, 유리 기판에 그 IC 칩을 배치하는 것이 가능하다. 또는, IC 칩을, TAB(Tape Automated Bonding), COF(Chip On Film), SMT(Surface Mount Technology), 또는 프린트 기판 등을 사용하여 유리 기판과 접속하는 것이 가능하다. 이렇게 하여, 회로의 일부가 화소부와 동일한 기판에 형성되어 있음으로써, 부품수의 삭감에 의한 비용의 저감, 또는 회로 부품과의 접속점 수의 저감에 의한 신뢰성의 향상을 도모할 수 있다. 특히, 구동 전압이 큰 부분의 회로, 또는 구동 주파수가 높은 부분의 회로 등은 소비 전력이 커져 버릴 경우가 많다. 그래서, 이러한 회로를, 화소부와는 다른 기판(예를 들어 단결정 기판)에 형성하여 IC 칩을 구성한다. 이 IC 칩을 사용함으로써, 소비 전력의 증가를 방지할 수 있다.
예를 들어, 본 명세서 등에 있어서, 트랜지스터란, 게이트와, 드레인과, 소스를 포함하는 적어도 3개의 단자를 갖는 소자이다. 그리고, 드레인(드레인 단자, 드레인 영역 또는 드레인 전극)과 소스(소스 단자, 소스 영역 또는 소스 전극) 사이에 채널 영역을 갖고 있고, 드레인과 채널 영역과 소스를 통하여 전류를 흘릴 수 있는 것이다. 여기에서, 소스와 드레인이란, 트랜지스터의 구조 또는 동작 조건 등에 의해 변하기 때문에, 어느 소스 또는 드레인인지를 한정하는 것이 곤란하다. 그래서, 소스로서 기능하는 부분, 및 드레인으로서 기능하는 부분을, 소스 또는 드레인이라고 부르지 않는 경우가 있다. 그 경우, 일례로서, 소스와 드레인의 한쪽을, 제 1 단자, 제 1 전극, 또는 제 1 영역이라고 표기하고, 소스와 드레인의 다른 쪽을, 제 2 단자, 제 2 전극, 또는 제 2 영역이라고 표기하는 경우가 있다.
또한, 트랜지스터는, 베이스와 이미터와 콜렉터를 포함하는 적어도 3개의 단자를 갖는 소자라도 좋다. 이 경우도 마찬가지로, 일례로서, 이미터와 콜렉터의 한쪽을, 제 1 단자, 제 1 전극, 또는 제 1 영역이라고 표기하고, 이미터와 콜렉터의 다른 쪽을, 제 2 단자, 제 2 전극, 또는 제 2 영역이라고 표기하는 경우가 있다. 또한, 트랜지스터로서 바이폴라 트랜지스터가 사용되는 경우, 게이트란 표기를 베이스로 바꿔 말할 수 있다.
예를 들어, 본 명세서 등에 있어서, 'X와 Y가 접속되어 있다'라고 명시적으로 기재하는 경우에는, X와 Y가 전기적으로 접속되어 있는 경우와, X와 Y가 기능적으로 접속되어 있는 경우와, X와 Y가 직접 접속되어 있는 경우를 포함하는 것으로 한다. 따라서, 소정의 접속 관계, 예를 들어, 도면 또는 문장에 나타난 접속 관계로 한정되지 않고, 도면 또는 문장에 나타난 접속 관계 이외의 것도 포함하는 것으로 한다.
여기에서, X, Y는 대상물(예를 들어, 장치, 소자, 회로, 배선, 전극, 단자, 도전막, 층, 등)이라고 한다.
X와 Y가 전기적으로 접속되어 있는 경우의 일례로서는, X와 Y의 전기적인 접속을 가능하게 하는 소자(예를 들어, 스위치, 트랜지스터, 용량 소자, 인덕터, 저항 소자, 다이오드, 표시 소자, 발광 소자, 부하 등)가, X와 Y 사이에 1개 이상 접속되는 것이 가능하다. 또한, 스위치는 온 오프가 제어되는 기능을 갖고 있다. 즉, 스위치는 도통 상태(온 상태), 또는, 비도통 상태(오프 상태)가 되고, 전류를 흘릴지 흘리지 않을지를 제어하는 기능을 갖고 있다. 또는, 스위치는 전류를 흘리는 경로를 선택하여 바꾸는 기능을 갖고 있다.
X와 Y가 기능적으로 접속되어 있는 경우의 일례로서는, X와 Y의 기능적인 접속을 가능하게 하는 회로(예를 들어, 논리 회로(인버터, NAND 회로, NOR 회로 등), 신호 변환 회로(DA 변환 회로, AD 변환 회로, 감마 보정 회로 등), 전위 레벨 변환 회로(전원 회로(승압 회로, 강압 회로 등), 신호의 전위 레벨을 바꾸는 레벨 시프터 회로 등), 전압원, 전류원, 전환 회로, 증폭 회로(신호 진폭 또는 전류량 등을 크게 할 수 있는 회로, 연산 증폭기, 차동 증폭 회로, 소스 폴로어 회로, 버퍼 회로 등), 신호 생성 회로, 기억 회로, 제어 회로 등)가, X와 Y 사이에 1개 이상 접속되는 것이 가능하다. 또한, 일례로서, X와 Y 사이에 다른 회로를 끼우고 있어도, X로부터 출력된 신호가 Y로 전달되는 경우에는, X와 Y는 기능적으로 접속되어 있는 것으로 한다.
또한, 'X와 Y가 접속되어 있다'라고 명시적으로 기재하는 경우에는, X와 Y가 전기적으로 접속되어 있는 경우(즉, X와 Y 사이에 다른 소자 또는 다른 회로를 끼워 접속되어 있는 경우)와, X와 Y가 기능적으로 접속되어 있는 경우(즉, X와 Y 사이에 다른 소자 또는 다른 회로를 끼워서 기능적으로 접속되어 있는 경우)와, X와 Y가 직접 접속되어 있는 경우(즉, X와 Y 사이에 다른 소자 또는 다른 회로를 끼우지 않고 접속되어 있는 경우)를 포함하는 것으로 한다. 즉, 전기적으로 접속되어 있다,라고 명시적으로 기재하는 경우에는, 단지 접속되어 있다, 라고만 명시적으로 기재되어 있는 경우와 동일하다고 한다.
또한, 예를 들어, 트랜지스터의 소스(또는 제 1 단자 등)가, Z1을 통하여 (또는 통하지 않고) X와 전기적으로 접속되고, 트랜지스터의 드레인(또는 제 2 단자 등)이, Z2를 통하여(또는 통하지 않고) Y와 전기적으로 접속되어 있는 경우나, 트랜지스터의 소스(또는 제 1 단자 등)가 Z1의 일부와 직접적으로 접속되고, Z1의 다른 일부가 X와 직접적으로 접속되고, 트랜지스터의 드레인(또는 제 2 단자 등)이 Z2의 일부와 직접적으로 접속되고, Z2의 다른 일부가 Y와 직접적으로 접속되어 있는 경우에서는, 이하와 같이 표현할 수 있다.
예를 들어, 「X와 Y와 트랜지스터의 소스(또는 제 1 단자 등)와 드레인(또는 제 2 단자 등)은 서로 전기적으로 접속되고 있고, X, 트랜지스터의 소스(또는 제 1 단자 등), 트랜지스터의 드레인(또는 제 2 단자 등), Y의 순서로 전기적으로 접속되어 있다.」라고 표현할 수 있다. 또는, 「트랜지스터의 소스(또는 제 1 단자 등)는 X와 전기적으로 접속되고, 트랜지스터의 드레인(또는 제 2 단자 등)은 Y와 전기적으로 접속되고, X, 트랜지스터의 소스(또는 제 1 단자 등), 트랜지스터의 드레인(또는 제 2 단자 등), Y는 이 순서로 전기적으로 접속되어 있다」라고 표현할 수 있다. 또는, 「X는, 트랜지스터의 소스(또는 제 1 단자 등)와 드레인(또는 제 2 단자 등)을 통하여 Y와 전기적으로 접속되고, X, 트랜지스터의 소스(또는 제 1 단자 등), 트랜지스터의 드레인(또는 제 2 단자 등), Y는 이 접속 순서로 제공되어 있다」라고 표현할 수 있다. 이들 예와 동일한 표현 방법을 사용하여, 회로 구성에서의 접속의 순서에 대하여 규정함으로써, 트랜지스터의 소스(또는 제 1 단자 등)와 드레인(또는 제 2 단자 등)을 구별하여, 기술적 범위를 결정할 수 있다. 또한, 이들 표현 방법은 일례이며, 이들 표현 방법에 한정되지 않는다. 여기에서, X, Y, Z1, Z2는 대상물(예를 들어, 장치, 소자, 회로, 배선, 전극, 단자, 도전막, 층, 등)을 나타낸다.
또한, 회로도 상에는 독립하고 있는 구성 요소끼리가 전기적으로 접속하고 있는 것처럼 도시되어 있는 경우라도, 1개의 구성 요소가 복수의 구성 요소의 기능을 겸비하고 있는 경우도 있다. 예를 들어 배선의 일부가 전극으로서도 기능하는 경우에는 하나의 도전막이 배선의 기능 및 전극의 기능의 양쪽의 구성 요소의 기능을 겸비하고 있다. 따라서, 본 명세서에서의 전기적으로 접속이란, 이러한, 하나의 도전막이 복수의 구성 요소의 기능을 겸비하고 있는 경우라도, 그 범주에 포함시킨다.
또한, 본 실시형태는 다른 실시형태의 기재와 적절히 조합할 수 있다. 따라서, 본 실시형태 중에서 기술하는 내용(일부의 내용이라도 좋다)은 그 실시형태에서 기술하는 다른 내용(일부의 내용이라도 좋다), 및/또는, 하나 또는 복수의 다른 실시형태에서 기술하는 내용(일부의 내용이라도 좋다)에 대하여, 적용, 조합, 또는 치환 등을 행할 수 있다. 또한, 실시형태 중에서 기술하는 내용이란, 각각의 실시형태에 있어서, 여러 가지 도면을 사용하여 기술하는 내용, 또는 명세서에 기재되는 문장을 사용하여 기술하는 내용을 말한다. 또한, 어떤 하나의 실시형태에서 기술하는 도면(일부라도 좋다)은, 그 도면의 다른 부분, 그 실시형태에서 기술하는 다른 도면(일부라도 좋다), 및/또는, 하나 또는 복수의 다른 실시형태에서 기술하는 도면(일부라도 좋다)에 대하여 조합함으로써, 더욱 많은 도면을 구성시킬 수 있다. 이것은 이하의 실시형태에 있어서도 마찬가지이다.
(실시형태 2)
본 실시형태에서는, 본 발명의 일 형태에 따른 장치를 갖는 표시 장치에 대하여 설명한다.
도 28의 (A)에 예시하는 표시 장치는, 회로(100) 및 화소부(130)를 갖는다. 화소부(130)에는, N(N은 3 이상의 자연수)개의 배선(OUT) 및 M(M은 자연수)개의 배선(SL)(배선(SL[1] 내지 SL[M])이라고도 나타냄)이 제공된다. 그리고, N개의 배선(OUT) 및 M개의 배선(SL)에 대응하여 화소(131)가 제공된다. 회로(100)는 게이트 드라이버(게이트선 구동 회로, 게이트 신호선 구동 회로, 주사선 구동 회로라고도 함)로서의 기능을 갖는다. N개의 배선(OUT)은 게이트선(게이트 신호선, 주사선이라고도 함)으로서의 기능을 갖는다. M개의 배선(SL)은 비디오 신호를 전달하는 기능을 갖는다. 즉, M개의 배선(SL)은 소스선(소스 신호선, 신호선이라고도 함)으로서의 기능을 갖는다. 또한, M개의 배선(SL)은 소스 드라이버(소스선 구동 회로, 소스 신호선 구동 회로 또는 신호선 구동 회로라고도 함)로서의 기능을 갖는 회로와 접속된다.
화소(131)의 선택 또는 비선택은 배선(OUT)의 전위에 기초하여 제어된다. 즉, 화소(131)의 선택 또는 비선택은 회로(100)에 의해 제어된다. 화소(131)가 선택되면, 비디오 신호가 배선(SL)으로부터 화소(131)에 기록된다. 그리고, 비디오 신호가 화소(131)에 유지되는 동시에, 화소(131)가 비디오 신호에 따른 표시를 행한다. 그 후, 화소(131)가 비선택이 되면, 화소(131)는 유지한 비디오 신호에 따른 표시를 계속한다.
다음에, 화소(131)의 구체적인 구성예에 대하여 설명한다.
도 28의 (B)에 예시하는 화소(131)는 트랜지스터(132), 액정 소자(133) 및 용량 소자(134)를 갖는다. 트랜지스터(132)는 제 1 단자가 배선(SL)과 접속되고, 제 2 단자가 액정 소자(133)의 제 1 전극 및 용량 소자(134)의 제 1 전극(화소 전극이라고도 함)과 전기적으로 접속되고, 게이트가 배선(OUT)과 접속된다. 액정 소자(133)의 제 2 전극(공통 전극이라고도 함)은, 복수의 화소(131)의 전부 또는 2개 이상에서 공통된다. 즉, 제 1 화소(131)의 액정 소자(133)의 제 2 전극이 되는 영역을 갖는 도전체는 제 2 화소(131)의 액정 소자(133)의 제 2 전극이 되는 영역을 갖는다. 용량 소자(134)의 제 2 전극은 용량선으로서의 기능을 갖는 배선과 접속된다. 용량 소자(134)의 제 2 전극은 복수의 화소(131)의 전부 또는 2개 이상에서 동일한 배선과 접속된다. 다만, 용량 소자(134)의 제 2 전극은 액정 소자(133)의 제 2 전극과 접속되어도 좋다. 트랜지스터(132)는 배선(OUT)의 전위에 의해 온 또는 오프가 제어된다. 트랜지스터(132)가 온이 되면, 배선(SL)의 비디오 신호가 화소(131)에 입력된다. 액정 소자(133)는 액정 재료를 갖는다. 액정 재료의 배향은 액정 소자(133)의 제 1 전극과 액정 소자(133)의 제 2 전극과의 전위차에 의해 제어된다. 용량 소자(134)는 비디오 신호에 따른 전하를 축적하는 기능을 갖는다. 즉, 용량 소자(134)는 액정 소자(133)의 제 1 전극의 전위를 비디오 신호에 따른 값으로 유지하는 기능을 갖는다.
도 28의 (C)에 예시하는 화소(131)는 트랜지스터(135), 트랜지스터(136), EL 소자(137)를 갖는다. 트랜지스터(135)는 제 1 단자가 배선(SL)과 접속되고, 제 2 단자가 트랜지스터(136)의 게이트와 접속되고, 게이트가 배선(OUT)과 접속된다. 트랜지스터(136)는 제 1 단자가 EL 소자(137)에 흐르는 전류를 공급하는 기능을 갖는 배선과 접속되고, 제 2 단자가 EL 소자(137)의 제 1 전극(화소 전극이라고도 함)과 접속된다. EL 소자(137)의 제 2 전극(공통 전극이라고도 함)은 복수의 화소(131)의 전부 또는 2개 이상에서 공통된다. 즉, 제 1 화소(131)의 EL 소자(137)의 제 2 전극이 되는 영역을 갖는 도전체는 제 2 화소(131)의 EL 소자(137)의 제 2 전극이 되는 영역을 갖는다. 트랜지스터(135)는 배선(OUT)의 전위에 의해 온 또는 오프가 제어된다. 트랜지스터(135)가 온이 되면, 배선(SL)의 비디오 신호가 화소(131)에 입력된다. 트랜지스터(136)는 EL 소자(137)에 전류를 공급하는 기능을 갖는다. 트랜지스터(136)가 EL 소자(137)에 공급하는 전류는, 비디오 신호에 따른 값이 된다. EL 소자(137)는 트랜지스터(136)로부터 공급되는 전류에 따라 발광하는 기능을 갖는다.
화소(131)의 구성은 도 28의 (B) 및 도 28의 (C)에 한정되지 않는다. 화소(131)는 게이트가 배선(OUT)과 접속되고, 제 1 단자가 배선(SL)과 접속되는 트랜지스터와, 상기 트랜지스터를 통하여 입력되는 비디오 신호에 기초하여 표시를 행하는 표시 소자를 갖고 있으면 좋다. 또는, 화소(131)는 게이트가 배선(OUT)과 접속되고, 제 1 단자가 배선(SL)과 접속되는 트랜지스터와, 상기 트랜지스터를 통하여 입력되는 비디오 신호에 기초한 전위 또는 전류가 공급되는 화소 전극을 갖고 있으면 좋다. 또는, 화소(131)는, 게이트가 배선(OUT)과 접속되고, 제 1 단자가 배선(SL)과 접속되는 트랜지스터와, 상기 트랜지스터를 통하여 입력되는 비디오 신호에 기초한 전류를 표시 소자 또는 화소 전극에 공급하는 트랜지스터를 갖고 있으면 좋다.
본 실시형태는, 본 명세서 중에 기재하는 다른 실시형태와 적절히 조합하여 실시할 수 있다.
(실시형태 3)
본 실시형태에서는, 트랜지스터의 구성예에 대하여 도면을 참조해서 설명한다. 본 실시형태에서 기술하는 트랜지스터는, 실시형태 1에서 기술하는 트랜지스터(101 내지 116), 실시형태 2에서 기술하는 트랜지스터(132), 트랜지스터(135), 트랜지스터(136)에 채용하는 것이 가능하다.
<트랜지스터의 구성예>
도 29의 (A)에, 이하에서 예시하는 트랜지스터(600)의 상면 개략도를 도시한다. 또한 도 29의 (B)에 도 29의 (A) 중에 도시된 절단선 A-B에서의 트랜지스터(600)의 단면 개략도를 도시한다. 도 29에서 예시하는 트랜지스터(600)는 보텀 게이트형의 트랜지스터이다.
트랜지스터(600)는 기판(601) 위에 제공되는 게이트 전극(602)과, 기판(601) 및 게이트 전극(602) 위에 제공되는 절연층(603)과, 절연층(603) 위에 게이트 전극(602)과 중첩하도록 제공되는 산화물 반도체층(604)과, 산화물 반도체층(604)의 상면에 접하는 한 쌍의 전극(605a, 605b)을 갖는다. 또한, 절연층(603), 산화물 반도체층(604), 한 쌍의 전극(605a, 605b)을 덮는 절연층(606)과, 절연층(606) 위에 절연층(607)이 제공되어 있다.
기판(601)의 재질 등에 큰 제한은 없지만, 적어도, 후의 열처리에 견딜 수 있을 정도의 내열성을 갖는 재료를 사용한다. 예를 들어, 유리 기판, 세라믹 기판, 석영 기판, 사파이어 기판, YSZ(이트리아 안정화 지르코니아) 기판 등을, 기판 (601)으로서 사용해도 좋다. 또한, 실리콘이나 탄화 실리콘을 갖는 단결정 반도체 기판, 다결정 반도체 기판, 실리콘 게르마늄을 갖는 화합물 반도체 기판, SOI 기판 등을 적용하는 것도 가능하다. 또한, 이들 기판 위에 반도체 소자가 제공된 것을, 기판(601)으로서 사용해도 좋다.
또한, 기판(601)으로서, 플라스틱 등의 가요성 기판을 사용하고, 상기 가요성 기판 위에 직접 트랜지스터(600)를 형성해도 좋다. 또는, 기판(601)과 트랜지스터(600) 사이에 박리층을 제공해도 좋다. 박리층은 그 상층에 트랜지스터의 일부 또는 전부를 형성한 후, 기판(601)으로부터 분리하고, 다른 기판에 전재하는 데에 사용할 수 있다. 그 결과, 트랜지스터(600)는 내열성이 떨어지는 기판이나 가요성의 기판에도 전재할 수 있다.
게이트 전극(602)은, 알루미늄, 크롬, 구리, 탄탈, 티타늄, 몰리브덴, 텅스텐으로부터 선택된 금속, 또는 상술한 금속을 성분으로 하는 합금이거나, 상술한 금속을 조합한 합금 등을 사용하여 형성할 수 있다. 또한, 망간, 지르코늄 중 어느 하나 또는 복수로부터 선택된 금속을 사용해도 좋다. 또한, 게이트 전극(602)은 단층 구조라도, 2층 이상의 적층 구조로 해도 좋다. 예를 들어, 실리콘을 포함하는 알루미늄막의 단층 구조, 알루미늄막 위에 티타늄막을 적층하는 2층 구조, 질화 티타늄막 위에 티타늄막을 적층하는 2층 구조, 질화 티타늄막 위에 텅스텐막을 적층하는 2층 구조, 질화 탄탈막 또는 질화 텅스텐막 위에 텅스텐막을 적층하는 2층 구조, 티타늄막과, 그 티타늄막 위에 알루미늄막을 적층하고, 또한 그 위에 티타늄막을 형성하는 3층 구조 등이 있다. 또한, 알루미늄에, 티타늄, 탄탈, 텅스텐, 몰리브덴, 크롬, 네오디뮴, 스칸듐으로부터 선택된 하나 또는 복수를 조합한 합금막, 또는 질화막을 사용해도 좋다.
또한, 게이트 전극(602)은 인듐 주석 산화물, 산화 텅스텐을 포함하는 인듐 산화물, 산화 텅스텐을 포함하는 인듐 아연 산화물, 산화 티타늄을 포함하는 인듐 산화물, 산화 티타늄을 포함하는 인듐 주석 산화물, 인듐 아연 산화물, 산화 실리콘을 첨가한 인듐 주석 산화물 등의 투광성을 갖는 도전성 재료를 적용할 수도 있다. 또한, 상기 투광성을 갖는 도전성 재료와, 상기 금속의 적층 구조로 할 수도 있다.
또한, 게이트 전극(602)과 절연층(603) 사이에, In-Ga-Zn계 산질화물 반도체막, In-Sn계 산질화물 반도체막, In-Ga계 산질화물 반도체막, In-Zn계 산질화물 반도체막, Sn계 산질화물 반도체막, In계 산질화물 반도체막, 금속 질화막(InN, ZnN 등) 등을 제공해도 좋다. 이들 막은 5eV 이상, 바람직하게는 5.5eV 이상의 일함수를 갖고, 산화물 반도체의 전자 친화력보다도 큰 값이기 때문에, 산화물 반도체를 사용한 트랜지스터의 문턱 전압을 플러스로 시프트할 수 있고, 소위 노멀리 오프 특성의 스위칭 소자를 실현할 수 있다. 예를 들어, In-Ga-Zn계 산질화물 반도체막을 사용하는 경우, 적어도 산화물 반도체층(604)보다 높은 질소 농도, 구체적으로는 7원자% 이상의 In-Ga-Zn계 산질화물 반도체막을 사용한다.
절연층(603)은 게이트 절연막으로서 기능한다. 산화물 반도체층(604)의 하면과 접하는 절연층(603)은 산화물 절연막인 것이 바람직하다.
절연층(603)은 예를 들어 산화 실리콘, 산화 질화 실리콘, 질화 산화 실리콘, 질화 실리콘, 산화 알루미늄, 산화 하프늄, 산화 갈륨 또는 Ga-Zn계 금속 산화물 등을 사용하면 좋고, 적층 또는 단층으로 제공한다.
또한, 절연층(603)으로서, 하프늄 실리케이트(HfSiOx), 질소가 첨가된 하프늄 실리케이트(HfSixOyNz), 질소가 첨가된 하프늄 알루미네이트(HfAlxOyNz), 산화 하프늄, 산화 이트륨 등의 high-k 재료를 사용함으로써 트랜지스터의 게이트 리크를 저감할 수 있다.
한 쌍의 전극(605a 및 605b)은, 트랜지스터의 소스 전극 또는 드레인 전극으로서 기능한다.
한 쌍의 전극(605a, 605b)은 도전 재료로서, 알루미늄, 티타늄, 크롬, 니켈, 구리, 이트륨, 지르코늄, 몰리브덴, 은, 탄탈, 또는 텅스텐 등의 금속, 또는 이것을 주성분으로 하는 합금을 단층 구조 또는 적층 구조로서 사용할 수 있다. 예를 들어, 실리콘을 포함하는 알루미늄막의 단층 구조, 알루미늄막 위에 티타늄막을 적층하는 2층 구조, 텅스텐막 위에 티타늄막을 적층하는 2층 구조, 구리-마그네슘-알루미늄 합금막 위에 구리막을 적층하는 2층 구조, 티타늄막 또는 질화 티타늄막과, 그 티타늄막 또는 질화 티타늄막 위에 포개어 알루미늄막 또는 구리막을 적층하고, 또한 그 위에 티타늄막 또는 질화 티타늄막을 형성하는 3층 구조, 몰리브덴막 또는 질화 몰리브덴막과, 그 몰리브덴막 또는 질화 몰리브덴막 위에 포개어 알루미늄막 또는 구리막을 적층하고, 또한 그 위에 몰리브덴막 또는 질화 몰리브덴막을 형성하는 3층 구조 등이 있다. 또한, 산화 인듐, 산화 주석 또는 산화 아연을 포함하는 투명 도전 재료를 사용해도 좋다.
절연층(606)은, 화학양론적 조성을 만족하는 산소보다도 많은 산소를 포함하는 산화물 절연막을 사용하는 것이 바람직하다. 화학양론적 조성을 만족하는 산소보다도 많은 산소를 포함하는 산화물 절연막은, 가열에 의해 일부의 산소가 탈리한다. 화학양론적 조성을 만족하는 산소보다도 많은 산소를 포함하는 산화물 절연막은, 승온 탈리 가스 분광법(TDS: Thermal Desorption Spectroscopy) 분석으로, 산소 원자로 환산했을 때의 산소의 탈리량이 1.0×1018atoms/㎤ 이상, 바람직하게는 3.0×1020atoms/㎤ 이상인 산화물 절연막이다. 또한, 상기 TDS 분석시에서의 막의 표면 온도로서는 100℃ 이상 700℃ 이하, 또는 100℃ 이상 500℃ 이하의 범위가 바람직하다.
절연층(606)으로서는, 산화 실리콘, 산화 질화 실리콘 등을 사용할 수 있다.
또한, 절연층(606)은, 뒤에 형성하는 절연층(607)을 형성할 때의, 산화물 반도체층(604)에 대한 대미지 완화막으로서도 기능한다.
또한, 절연층(606)과 산화물 반도체층(604) 사이에 산소를 투과하는 산화물막을 제공해도 좋다.
산소를 투과하는 산화물막으로서는, 산화 실리콘, 산화 질화 실리콘 등을 사용할 수 있다. 또한, 본 명세서 중에서, 산화 질화 실리콘막이란, 그 조성으로서, 질소보다도 산소의 함유량이 많은 막을 가리키고, 질화 산화 실리콘막이란, 그 조성으로서, 산소보다도 질소의 함유량이 많은 막을 가리킨다.
절연층(607)은, 산소, 수소, 물 등의 차단 효과를 갖는 절연막을 사용할 수 있다. 절연층(606) 위에 절연층(607)을 제공함으로써, 산화물 반도체층(604)으로부터의 산소의 외부로의 확산과, 외부로부터 산화물 반도체층(604)으로의 수소, 물 등의 침입을 방지할 수 있다. 산소, 수소, 물 등의 차단 효과를 갖는 절연막으로서는, 질화 실리콘, 질화 산화 실리콘, 산화 알루미늄, 산화 질화 알루미늄, 산화 갈륨, 산화 질화 갈륨, 산화 이트륨, 산화 질화 이트륨, 산화 하프늄, 산화 질화 하프늄 등이 있다.
<트랜지스터의 제작 방법예>
이어서, 도 29에 예시하는 트랜지스터(600)의 제작 방법의 일례에 대하여 설명한다.
우선, 도 30의 (A)에 도시한 바와 같이, 기판(601) 위에 게이트 전극(602)을 형성하고, 게이트 전극(602) 위에 절연층(603)을 형성한다.
여기에서는, 기판(601)으로서 유리 기판을 사용한다.
게이트 전극(602)의 형성 방법을 이하에 기재한다. 처음에, 스퍼터링법, CVD법, 증착법 등에 의해 도전막을 형성하고, 도전막 위에 제 1 포토마스크를 사용하여 포토리소그래피 공정에 의해 레지스트 마스크를 형성한다. 다음으로, 상기 레지스트 마스크를 사용하여 도전막의 일부를 에칭하고, 게이트 전극(602)을 형성한다. 그 후, 레지스트 마스크를 제거한다.
또한, 게이트 전극(602)은, 상기 형성 방법 대신에, 전해 도금법, 인쇄법, 잉크젯법 등으로 형성해도 좋다.
절연층(603)은 스퍼터링법, PECVD법, 증착법 등으로 형성한다.
절연층(603)으로서 산화 실리콘막, 산화 질화 실리콘막, 또는 질화 산화 실리콘막을 형성할 경우, 원료 가스로서는, 실리콘을 포함하는 퇴적성 기체 및 산화성 기체를 사용하는 것이 바람직하다. 실리콘을 포함하는 퇴적성 기체의 대표예로서는, 실란, 디실란, 트리실란, 불화 실란 등이 있다. 산화성 기체로서는, 산소, 오존, 일산화 이질소, 이산화 질소 등이 있다.
또한, 절연층(603)으로서 질화 실리콘막을 형성할 경우, 2단계의 형성 방법을 사용하는 것이 바람직하다. 먼저, 실란, 질소, 및 암모니아의 혼합 가스를 원료 가스로서 사용한 플라즈마 CVD법에 의해, 결함이 적은 제 1 질화 실리콘막을 형성한다. 다음에, 원료 가스를, 실란 및 질소의 혼합 가스로 바꾸어, 수소 농도가 적고, 또한 수소를 차단할 수 있는 제 2 질화 실리콘막을 성막한다. 이러한 형성 방법에 의해, 절연층(603)으로서, 결함이 적고, 또한 수소 차단성을 갖는 질화 실리콘막을 형성할 수 있다.
또한, 절연층(603)으로서 산화 갈륨막을 형성할 경우, MOCVD(Metal Organic Chemical Vapor Deposition)법을 사용하여 형성할 수 있다.
다음에, 도 30의 (B)에 도시된 바와 같이, 절연층(603) 위에 산화물 반도체층(604)을 형성한다.
산화물 반도체층(604)의 형성 방법을 이하에 기재한다. 먼저, 산화물 반도체막을 형성한다. 이어서, 산화물 반도체막 위에 제 2 포토마스크를 사용하여 포토리소그래피 공정에 의해 레지스트 마스크를 형성한다. 다음에, 상기 레지스트 마스크를 사용하여 산화물 반도체막의 일부를 에칭하여, 산화물 반도체층(604)을 형성한다. 그 후, 레지스트 마스크를 제거한다.
이후, 가열 처리를 행해도 좋다. 가열 처리를 행하는 경우에는, 산소를 포함하는 분위기 하에서 행하는 것이 바람직하다. 또한, 상기 가열 처리의 온도로서는, 예를 들어, 150℃ 이상 600℃ 이하, 바람직하게는 200℃ 이상 500℃ 이하로 하면 좋다.
다음에, 도 30의 (C)에 도시된 바와 같이, 한 쌍의 전극(605a, 605b)을 형성한다.
한 쌍의 전극(605a, 605b)의 형성 방법을 이하에 기재한다. 먼저, 스퍼터링법, PECVD법, 증착법 등으로 도전막을 형성한다. 다음에, 상기 도전막 위에 제 3 포토마스크를 사용하여 포토리소그래피 공정에 의해 레지스트 마스크를 형성한다. 다음에, 상기 레지스트 마스크를 사용하여 도전막의 일부를 에칭하여, 한 쌍의 전극(605a, 605b)을 형성한다. 그 후, 레지스트 마스크를 제거한다.
또한, 도 30의 (C)에 도시된 바와 같이, 도전막의 에칭시에 산화물 반도체층(604)의 상부의 일부가 에칭되고, 박막화되는 경우가 있다. 그 때문에, 산화물 반도체층(604)의 형성시, 산화물 반도체막의 두께를 미리 두껍게 설정해 두는 것이 바람직하다.
다음에, 도 30의 (D)에 도시한 바와 같이, 산화물 반도체층(604) 및 한 쌍의 전극(605a, 605b) 위에 절연층(606)을 형성하고, 이어서 절연층(606) 위에 절연층(607)을 형성한다.
절연층(606)으로서 산화 실리콘막 또는 산화 질화 실리콘막을 형성할 경우, 원료 가스로서는, 실리콘을 포함하는 퇴적성 기체 및 산화성 기체를 사용하는 것이 바람직하다. 실리콘을 포함하는 퇴적성 기체의 대표예로서는, 실란, 디실란, 트리 실란, 불화 실란 등이 있다. 산화성 기체로서는, 산소, 오존, 일산화 이질소, 이산화 질소 등이 있다.
예를 들어, 플라즈마 CVD 장치의 진공 배기된 처리실 내에 재치된 기판을 180℃ 이상 260℃ 이하, 더욱 바람직하게는 200℃ 이상 240℃ 이하로 유지하고, 처리실에 원료 가스를 도입하여 처리실 내에서의 압력을 100Pa 이상 250Pa 이하, 더욱 바람직하게는 100Pa 이상 200Pa 이하로 하고, 처리실 내에 제공되는 전극에 0.17W/㎠ 이상 0.5W/㎠ 이하, 더욱 바람직하게는 0.25W/㎠ 이상 0.35W/㎠ 이하의 고주파 전력을 공급하는 조건에 의해, 산화 실리콘막 또는 산화 질화 실리콘막을 형성한다.
성막 조건으로서, 상기 압력의 처리실에서 상기 파워 밀도의 고주파 전력을 공급함으로써, 플라즈마 중에서 원료 가스의 분해 효율이 높아지고, 산소 라디칼이 증가하고, 원료 가스의 산화가 진행되기 때문에, 산화물 절연막 중에서의 산소 함유량이 화학양론비보다도 많아진다. 하지만, 기판 온도가 상기 온도이면, 실리콘과 산소의 결합력이 약하기 때문에, 가열에 의해 산소의 일부가 탈리한다. 이 결과, 화학양론적 조성을 만족하는 산소보다도 많은 산소를 포함하고, 가열에 의해 산소의 일부가 탈리하는 산화물 절연막을 형성할 수 있다.
또한, 산화물 반도체층(604)과 절연층(606) 사이에 산화물 절연막을 제공하는 경우에는, 절연층(606)의 형성 공정에 있어서, 상기 산화물 절연막이 산화물 반도체층(604)의 보호막이 된다. 이 결과, 산화물 반도체층(604)에 대한 대미지를 저감하면서, 파워 밀도가 높은 고주파 전력을 사용하여 절연층(606)을 형성할 수 있다.
예를 들어, PECVD 장치의 진공 배기된 처리실 내에 재치된 기판을 180℃ 이상 400℃ 이하, 더욱 바람직하게는 200℃ 이상 370℃ 이하로 유지하고, 처리실에 원료 가스를 도입하여 처리실 내에서의 압력을 20Pa 이상 250Pa 이하, 더욱 바람직하게는 100Pa 이상 250Pa 이하로 하고, 처리실 내에 제공되는 전극에 고주파 전력을 공급하는 조건에 의해, 산화물 절연막으로서 산화 실리콘막 또는 산화 질화 실리콘막을 형성할 수 있다. 또한, 처리실의 압력을 100Pa 이상 250Pa 이하로 함으로써, 상기 산화물 절연막을 성막할 때에, 산화물 반도체층(604)에 대한 대미지를 저감하는 것이 가능하다.
산화물 절연막의 원료 가스로서는, 실리콘을 포함하는 퇴적성 기체 및 산화성 기체를 사용하는 것이 바람직하다. 실리콘을 포함하는 퇴적성 기체의 대표예 로서는, 실란, 디실란, 트리실란, 불화 실란 등이 있다. 산화성 기체로서는, 산소, 오존, 일산화 이질소, 이산화 질소 등이 있다.
절연층(607)은 스퍼터링법, PECVD법 등으로 형성할 수 있다.
절연층(607)으로서 질화 실리콘막, 또는 질화 산화 실리콘막을 형성할 경우, 원료 가스로서는, 실리콘을 포함하는 퇴적성 기체, 산화성 기체, 및 질소를 포함하는 기체를 사용하는 것이 바람직하다. 실리콘을 포함하는 퇴적성 기체의 대표예 로서는, 실란, 디실란, 트리실란, 불화 실란 등이 있다. 산화성 기체로서는, 산소, 오존, 일산화 이질소, 이산화 질소 등이 있다. 질소를 포함하는 기체로서는, 질소, 암모니아 등이 있다.
이상의 공정에 의해, 트랜지스터(600)를 형성할 수 있다.
<트랜지스터의 변형예>
이하에서는, 트랜지스터(600)와 일부가 다른 트랜지스터의 구성예에 대하여 설명한다.
도 31의 (A)에, 이하에서 예시하는 트랜지스터(610)의 단면 개략도를 도시한다. 트랜지스터(610)는, 산화물 반도체층의 구성이 다른 점에서, 트랜지스터(600)와 상이하다.
트랜지스터(610)가 갖는 산화물 반도체층(614)은, 산화물 반도체층(614a)과 산화물 반도체층(614b)이 적층되어 구성된다.
또한, 산화물 반도체층(614a)과 산화물 반도체층(614b)의 경계는 불명료한 경우가 있으므로, 도 31의 (A) 등의 도면 중에는 이것들의 경계를 파선으로 나타내고 있다.
산화물 반도체층(614a)은, 대표적으로는 In-Ga 산화물, In-Zn 산화물, In-M-Zn 산화물(M은 Al, Ti, Ga, Y, Zr, La, Ce, Nd, 또는 Hf)을 사용한다. 또한, 산화물 반도체층(614a)이 In-M-Zn 산화물일 때, Zn 및 O를 제외한 In 및 M의 원자수 비율은 바람직하게는, In이 50atomic% 미만, M이 50atomic% 이상, 더욱 바람직하게는, In이 25atomic% 미만, M이 75atomic% 이상으로 한다. 또한 예를 들어, 산화물 반도체층(614a)은 에너지 갭이 2eV 이상, 바람직하게는 2.5eV 이상, 보다 바람직하게는 3eV 이상인 재료를 사용한다.
산화물 반도체층(614b)은 In 또는 Ga를 포함하고, 대표적으로는, In-Ga 산화물, In-Zn 산화물, In-M-Zn 산화물(M은 Al, Ti, Ga, Y, Zr, La, Ce, Nd 또는 Hf)이며, 또한 산화물 반도체층(614a)보다도 전도대의 하단의 에너지가 진공 준위에 가깝고, 대표적으로는, 산화물 반도체층(614b)의 전도대의 하단의 에너지와, 산화물 반도체층(614a)의 전도대의 하단의 에너지의 차가 0.05eV 이상, 0.07eV 이상, 0.1eV 이상, 또는 0.15eV 이상, 또한 2eV 이하, 1eV 이하, 0.5eV 이하, 또는 0.4eV 이하로 하는 것이 바람직하다.
또한, 산화물 반도체층(614b)이 In-M-Zn 산화물일 때, Zn 및 O를 제외한 In과 M의 원자수 비율은 바람직하게는, In이 25atomic% 이상, M이 75atomic% 미만, 더욱 바람직하게는, In이 34atomic% 이상, M이 66atomic% 미만으로 한다.
예를 들어, 산화물 반도체층(614a)으로서 In:Ga:Zn=1:1:1, In:Ga:Zn=1:1:1.2, 또는 In:Ga:Zn=3:1:2의 원자수비의 In-Ga-Zn 산화물을 사용할 수 있다. 또한, 산화물 반도체층(614b)으로서 In:Ga:Zn=1:3:2, 1:6:4, 또는 1:9:6의 원자수비의 In-Ga-Zn 산화물을 사용할 수 있다. 또한, 산화물 반도체층(614a), 및 산화물 반도체층(614b)의 원자수비는 각각, 오차로서 상기의 원자수비의 ±20%의 변동을 포함한다.
상층에 제공되는 산화물 반도체층(614b)에, 스태빌라이저로서 기능하는 Ga의 함유량이 많은 산화물을 사용함으로써, 산화물 반도체층(614a), 및 산화물 반도체층(614b)으로부터의 산소의 방출을 억제할 수 있다.
또한, 이것들에 한정되지 않고, 필요로 하는 트랜지스터의 반도체 특성 및 전기 특성(전계 효과 이동도, 문턱 전압 등)에 따라 적절한 조성의 것을 사용하면 좋다. 또한, 필요로 하는 트랜지스터의 반도체 특성을 얻기 위하여, 산화물 반도체층(614a), 산화물 반도체층(614b)의 캐리어 밀도나 불순물 농도, 결함 밀도, 금속 원소와 산소의 원자수비, 원자간 거리, 밀도 등을 적절한 것으로 하는 것이 바람직하다.
또한, 상기에서는 산화물 반도체층(614)으로서, 2개의 산화물 반도체층이 적층된 구성을 예시했지만, 3개 이상의 산화물 반도체층을 적층하는 구성으로 해도 좋다.
도 31의 (B)에, 이하에서 예시하는 트랜지스터(620)의 단면 개략도를 도시한다. 트랜지스터(620)는, 산화물 반도체층의 구성이 다른 점에서, 트랜지스터(600) 및 트랜지스터(610)와 상이하다.
트랜지스터(620)가 갖는 산화물 반도체층(624)은 산화물 반도체층(624a), 산화물 반도체층(624b), 산화물 반도체층(624c)이 차례로 적층되어 구성된다.
산화물 반도체층(624a) 및 산화물 반도체층(624b)은 절연층(603) 위에 적층하여 제공된다. 또한 산화물 반도체층(624c)은, 산화물 반도체층(624b)의 상면, 및 한 쌍의 전극(605a, 605b)의 상면 및 측면에 접하여 제공된다.
예를 들어, 산화물 반도체층(624b)으로서, 상기 변형예 1에서 예시한 산화물 반도체층(614a)과 동일한 구성을 사용할 수 있다. 또한 예를 들어, 산화물 반도체층(624a, 624c)으로서, 상기 변형예 1에서 예시한 산화물 반도체층(614b)과 동일한 구성을 사용할 수 있다.
예를 들어, 산화물 반도체층(624b)의 하층에 제공되는 산화물 반도체층(624a), 및 상층에 제공되는 산화물 반도체층(624c)에, 스태빌라이저로서 기능하는 Ga의 함유량이 많은 산화물을 사용함으로써, 산화물 반도체층(624a), 산화물 반도체층(624b), 및 산화물 반도체층(624c)으로부터의 산소의 방출을 억제할 수 있다.
또한, 예를 들어 산화물 반도체층(624b)에 주로 채널이 형성되는 경우에, 산화물 반도체층(624b)에 In의 함유량이 많은 산화물을 사용하고, 산화물 반도체층(624b)과 접하여 한 쌍의 전극(605a, 605b)을 제공함으로써, 트랜지스터(620)의 온 전류를 증대시킬 수 있다.
<트랜지스터의 다른 구성예>
이하에서는, 본 발명의 일 형태의 산화물 반도체막을 적용할 수 있는, 톱 게이트형의 트랜지스터의 구성예에 대하여 설명한다.
또한, 이하에서는, 상기와 동일한 구성, 또는 동일한 기능을 갖는 구성 요소에서는 동일한 부호를 붙이고, 중복되는 설명은 생략한다.
도 32의 (A)에, 이하에서 예시하는 톱 게이트형의 트랜지스터(650)의 단면 개략도를 도시한다.
트랜지스터(650)는, 절연층(651)이 제공된 기판(601) 위에 제공되는 산화물 반도체층(604)과, 산화물 반도체층(604)의 상면에 접하는 한 쌍의 전극(605a, 605b)과, 산화물 반도체층(604), 한 쌍의 전극(605a, 605b) 위에 제공되는 절연층(603)과, 절연층(603) 위에 산화물 반도체층(604)과 중첩하도록 제공되는 게이트 전극(602)을 갖는다. 또한, 절연층(603) 및 게이트 전극(602)을 덮어서 절연층(652)이 제공되어 있다.
절연층(651)은 기판(601)으로부터 산화물 반도체층(604)으로의 불순물의 확산을 억제하는 기능을 갖는다. 예를 들어, 상기 절연층(607)과 동일한 구성을 사용할 수 있다. 또한, 절연층(651)은 불필요하면 제공하지 않아도 좋다.
절연층(652)에는, 상기 절연층(607)과 마찬가지로, 산소, 수소, 물 등의 차단 효과를 갖는 절연막을 적용할 수 있다. 또한, 절연층(607)은 불필요하면 제공하지 않아도 좋다.
이하에서는, 트랜지스터(650)와 일부가 다른 트랜지스터의 구성예에 대하여 설명한다.
도 32의 (B)에, 이하에서 예시하는 트랜지스터(660)의 단면 개략도를 도시한다. 트랜지스터(660)는, 산화물 반도체층의 구성이 다른 점에서, 트랜지스터(650)와 상이하다.
트랜지스터(660)가 갖는 산화물 반도체층(664)은, 산화물 반도체층(664a), 산화물 반도체층(664b), 및 산화물 반도체층(664c)이 차례로 적층되어 구성되어 있다.
산화물 반도체층(664a), 산화물 반도체층(664b), 산화물 반도체층(664c) 중 어느 하나, 또는 어느 둘, 또는 전부에, 앞서 설명한 산화물 반도체막을 적용할 수 있다.
예를 들어, 산화물 반도체층(664b)으로서, 상기 변형예 1에서 예시한 산화물 반도체층(614a)과 동일한 구성을 사용할 수 있다. 또한 예를 들어, 산화물 반도체층(664a, 664c)으로서, 상기 변형예 1에서 예시한 산화물 반도체층(614b)과 동일한 구성을 사용할 수 있다.
또한, 산화물 반도체층(664b)의 하층에 제공되는 산화물 반도체층(664a), 및 상층에 제공되는 산화물 반도체층(664c)에, 스태빌라이저로서 기능하는 Ga의 함유량이 많은 산화물을 사용함으로써, 산화물 반도체층(664a), 산화물 반도체층(664b), 산화물 반도체층(664c)으로부터의 산소의 방출을 억제할 수 있다.
이하에서는, 트랜지스터(650)와 일부가 다른 트랜지스터의 구성예에 대하여 설명한다.
도 32의 (C)에, 이하에서 예시하는 트랜지스터(670)의 단면 개략도를 도시한다. 트랜지스터(670)는, 산화물 반도체층(604)에 접하는 한 쌍의 전극(605a, 605b)의 형상, 및 게이트 전극(602)의 형상 등에서 트랜지스터(650)와 상이하다.
트랜지스터(670)는, 절연층(651)이 제공된 기판(601) 위에 제공되는 산화물반도체층(604)과, 산화물 반도체층(604) 위의 절연층(603)과, 절연층(603) 위의 게이트 전극(602)과, 절연층(651) 및 산화물 반도체층(604) 위의 절연층(654)과, 절연층(654) 위의 절연층(656)과, 절연층(654, 656)에 제공되는 개구부를 통하여 산화물 반도체층(604)에 전기적으로 접속되는 한 쌍의 전극(605a, 605b)과, 절연층(656) 및 한 쌍의 전극(605a, 605b) 위의 절연층(652)을 갖는다.
절연층(654)으로서는, 예를 들어 수소를 포함하는 절연막으로 형성된다. 상기 수소를 포함하는 절연막으로서는, 질화 실리콘막 등을 들 수 있다. 절연층(654)에 포함되는 수소는, 산화물 반도체층(604) 중의 산소 결손과 결합함으로써, 산화물 반도체층(604) 중에서 캐리어가 된다. 따라서, 도 32의 (C)에 도시된 구성에서는, 산화물 반도체층(604)과 절연층(654)이 접하는 영역을 n형 영역(604b) 및 n형 영역(604c)으로서 나타내고 있다. 또한, n형 영역(604b)과 n형 영역(604c)에 끼인 영역은 채널 영역(604a)이 된다.
산화물 반도체층(604) 중에 n형 영역(604b, 604c)을 제공함으로써, 한 쌍의 전극(605a, 605b)과의 접촉 저항을 저감시킬 수 있다. 또한, n형 영역(604b, 604c)으로서는, 게이트 전극(602)의 형성시, 및 게이트 전극(602)을 덮는 절연층(654)을 사용하여 자기 정합적으로 형성할 수 있다. 도 32의 (C)에 도시된 트랜지스터(670)는, 소위 셀프 얼라인형의 톱 게이트형의 트랜지스터이다. 셀프 얼라인형의 톱 게이트형의 트랜지스터 구조로 함으로써, 게이트 전극(602)과, 소스 전극 및 드레인 전극으로서 기능하는 한 쌍의 전극(605a, 605b)의 중첩이 생기지 않기 때문에, 전극 간에 생기는 기생 용량을 저감할 수 있다.
또한, 트랜지스터(670)가 갖는 절연층(656)으로서는 예를 들어, 산화 질화 실리콘막 등에 의해 형성할 수 있다.
본 실시형태는, 본 명세서 중에 기재하는 다른 실시형태와 적절히 조합하여 실시할 수 있다.
(실시형태 4)
본 실시형태에서는, 상기 실시형태에서 설명한 오프 전류가 낮은 트랜지스터의 반도체층에 사용할 수 있는 산화물 반도체층에 대하여 설명한다.
트랜지스터의 반도체층 중의 채널 형성 영역에 사용하는 산화물 반도체로서는, 적어도 인듐(In) 또는 아연(Zn)을 포함하는 것이 바람직하다. 특히 In 및 Zn을 포함하는 것이 바람직하다. 또한, 그것들에 추가하여, 산소를 강하게 결합시키는 스태빌라이저를 갖는 것이 바람직하다. 스태빌라이저로서는, 갈륨(Ga), 주석(Sn), 지르코늄(Zr), 하프늄(Hf) 및 알루미늄(Al) 중 적어도 어느 하나를 가지면 좋다.
또한, 다른 스태빌라이저로서, 란타노이드인, 란탄(La), 세륨(Ce), 프라세오디뮴(Pr), 네오디뮴(Nd), 사마륨(Sm), 유로퓸(Eu), 가돌리늄(Gd), 테르븀(Tb), 디스프로슘(Dy), 홀뮴(Ho), 에르븀(Er), 툴륨(Tm), 이테르븀(Yb), 루테튬(Lu) 중 어느 1종 또는 복수종을 가져도 좋다.
트랜지스터의 반도체층으로서 사용되는 산화물 반도체로서는 예를 들어, 산화 인듐, 산화 주석, 산화 아연, In-Zn계 산화물, Sn-Zn계 산화물, Al-Zn계 산화물, Zn-Mg계 산화물, Sn-Mg계 산화물, In-Mg계 산화물, In-Ga계 산화물, In-Ga-Zn계 산화물(IGZO라고도 표기함), In-Al-Zn계 산화물, In-Sn-Zn계 산화물, Sn-Ga-Zn계 산화물, Al-Ga-Zn계 산화물, Sn-Al-Zn계 산화물, In-Hf-Zn계 산화물, In-Zr-Zn계 산화물, In-Ti-Zn계 산화물, In-Sc-Zn계 산화물, In-Y-Zn계 산화물, In-La-Zn계 산화물, In-Ce-Zn계 산화물, In-Pr-Zn계 산화물, In-Nd-Zn계 산화물, In-Sm-Zn계 산화물, In-Eu-Zn계 산화물, In-Gd-Zn계 산화물, In-Tb-Zn계 산화물, In-Dy-Zn계 산화물, In-Ho-Zn계 산화물, In-Er-Zn계 산화물, In-Tm-Zn계 산화물, In-Yb-Zn계 산화물, In-Lu-Zn계 산화물, In-Sn-Ga-Zn계 산화물, In-Hf-Ga-Zn계 산화물, In-Al-Ga-Zn계 산화물, In-Sn-Al-Zn계 산화물, In-Sn-Hf-Zn계 산화물, In-Hf-Al-Zn계 산화물 등이 있다.
예를 들어, In:Ga:Zn=1:1:1, In:Ga:Zn=3:1:2, 또는 In:Ga:Zn=2:1:3의 원자수비의 In-Ga-Zn계 산화물이나 그 조성의 근방의 산화물을 사용하면 좋다.
반도체층을 구성하는 산화물 반도체막에 수소가 다량으로 포함되면, 산화물 반도체와 결합함으로써, 수소의 일부가 도너가 되고, 캐리어인 전자를 발생시킨다. 이로써, 트랜지스터의 문턱 전압이 마이너스 방향으로 시프트해 버린다. 따라서, 산화물 반도체막의 형성 후에 있어서, 탈수화 처리(탈수소화 처리)를 행하여 산화물 반도체막으로부터 수소, 또는 수분을 제거하여 불순물이 최대한 포함되지 않도록 고순도화하는 것이 바람직하다.
또한, 산화물 반도체막에 대한 탈수화 처리(탈수소화 처리)에 의해, 산화물 반도체막으로부터 산소가 감소되는 경우가 있다. 따라서, 산화물 반도체막에 대한 탈수화 처리(탈수소화 처리)에 의해, 증가된 산소 결손을 보전(補塡)하기 위해 산소를 산화물 반도체막에 첨가하는 처리를 행하는 것이 바람직하다. 본 명세서 등에서, 산화물 반도체막에 산소를 공급하는 경우를, 가산소화 처리라고 기재하는 경우가 있고, 또는 산화물 반도체막에 포함되는 산소를 화학양론적 조성보다도 많게 하는 경우를 과산소화 처리라고 기재하는 경우가 있다.
이와 같이, 산화물 반도체막은, 탈수화 처리(탈수소화 처리)에 의해, 수소 또는 수분이 제거되고, 가산소화 처리에 의해 산소 결손을 보전함으로써, i형(진성)화 또는 i형에 한없이 가깝게 실질적으로 i형(진성)인 산화물 반도체막으로 할 수 있다. 또한, 실질적으로 진성이란, 산화물 반도체막 중에 도너에 유래하는 캐리어가 극히 적고(제로에 가깝고), 캐리어 밀도가 1×1017/㎤ 이하, 1×1016/㎤ 이하, 1×1015/㎤ 이하, 1×1014/㎤ 이하, 1×1013/㎤ 이하인 것을 말한다.
또한, 이와 같이, i형 또는 실질적으로 i형인 산화물 반도체막을 구비하는 트랜지스터는, 극히 우수한 오프 전류 특성을 실현할 수 있다. 예를 들어, 산화물 반도체막을 사용한 트랜지스터가 오프 상태일 때의 드레인 전류를, 실온(25℃ 정도)에서 1×10-18A 이하, 바람직하게는 1×10-21A 이하, 더욱 바람직하게는 1×10-24A 이하, 또는 85℃에서 1×10-15A 이하, 바람직하게는 1×10-18A 이하, 더욱 바람직하게는 1×10-21A 이하로 할 수 있다. 또한, 트랜지스터가 오프 상태란, n채널형의 트랜지스터의 경우, 게이트 전압이 문턱 전압보다도 충분히 작은 상태를 말한다. 구체적으로는, 게이트 전압이 문턱 전압보다도 1V 이상, 2V 이상 또는 3V 이상 작으면, 트랜지스터는 오프 상태가 된다.
이하에서는, 산화물 반도체막의 구조에 대하여 설명한다.
산화물 반도체막은, 비단결정 산화물 반도체막과 단결정 산화물 반도체막으로 대별된다. 비단결정 산화물 반도체막이란, CAAC-OS(C Axis Aligned Crystalline Oxide Semiconductor)막, 다결정 산화물 반도체막, 미결정 산화물 반도체막, 비정질 산화물 반도체막 등을 말한다.
우선은 CAAC-OS막에 대하여 설명한다.
CAAC-OS막은 c축 배향한 복수의 결정부를 갖는 산화물 반도체막의 하나이다.
투과형 전자 현미경(TEM: Transmission Electron Microscope)에 의해, CAAC-OS막의 명시야상(明視野像) 및 회절 패턴의 복합 해석상(고분해능 TEM상이라고도 함.)을 관찰함으로써 복수의 결정부를 확인할 수 있다. 한편, 고분해능 TEM상에 의해서도 명확한 결정부끼리의 경계, 즉 결정립계(grain boundary라고도 함.)를 확인할 수 없다. 따라서, CAAC-OS막은, 결정립계에 기인하는 전자 이동도의 저하가 일어나기 어렵다고 할 수 있다.
시료면과 개략 평행한 방향으로부터 CAAC-OS막의 단면의 고분해능 TEM상을 관찰하면, 결정부에서, 금속 원자가 층상으로 배열되어 있는 것을 확인할 수 있다. 금속 원자의 각 층은, CAAC-OS막의 막을 형성하는 면(피형성면이라고도 함.) 또는 상면의 요철을 반영한 형상이고, CAAC-OS막의 피형성면 또는 상면과 평행하게 배열된다.
한편, 시료면과 개략 수직인 방향으로부터 CAAC-OS막의 평면의 고분해능 TEM상을 관찰하면, 결정부에서, 금속 원자가 삼각형상 또는 육각형상으로 배열되어 있는 것을 확인할 수 있다. 하지만, 다른 결정부간에서 금속 원자의 배열에 규칙성은 보이지 않는다.
CAAC-OS막에 대하여, X선 회절(XRD: X-Ray Diffraction) 장치를 사용하여 구조 해석을 행하면, 예를 들어 InGaZnO4의 결정을 갖는 CAAC-OS막의 out-of-plane법에 의한 해석에서는, 회절각(2θ)이 31°근방에 피크가 나타나는 경우가 있다. 이 피크는 InGaZnO4의 결정의 (009)면에 귀속되는 것으로부터, CAAC-OS막의 결정이 c축 배향성을 갖고, c축이 피형성면 또는 상면에 개략 수직인 방향을 향하고 있는 것을 확인할 수 있다.
또한, InGaZnO4의 결정을 갖는 CAAC-OS막의 out-of-plane법에 의한 해석에서는, 2θ가 31°근방의 피크 외에, 2θ가 36°근방에도 피크가 나타나는 경우가 있다. 2θ가 36°근방의 피크는 CAAC-OS막 중의 일부에 c축 배향성을 갖지 않는 결정이 포함되는 것을 나타내고 있다. CAAC-OS막은, 2θ가 31°근방에 피크를 나타내고, 2θ가 36°근방에 피크를 나타내지 않는 것이 바람직하다.
CAAC-OS막은 불순물 농도가 낮은 산화물 반도체막이다. 불순물은 수소, 탄소, 실리콘, 전이 금속 원소 등의 산화물 반도체막의 주성분 이외의 원소이다. 특히, 실리콘 등의, 산화물 반도체막을 구성하는 금속 원소보다도 산소와의 결합력이 강한 원소는, 산화물 반도체막으로부터 산소를 빼앗음으로써 산화물 반도체막의 원자 배열을 어지럽히고, 결정성을 저하시키는 요인이 된다. 또한, 철이나 니켈 등의 중금속, 아르곤, 이산화 탄소 등은, 원자 반경(또는 분자 반경)이 크기 때문에, 산화물 반도체막 내부에 포함되면, 산화물 반도체막의 원자 배열을 어지럽히고, 결정성을 저하시키는 요인이 된다. 또한, 산화물 반도체막에 포함되는 불순물은 캐리어 트랩이나 캐리어 발생원이 되는 경우가 있다.
또한, CAAC-OS막은, 결함 준위 밀도가 낮은 산화물 반도체막이다. 예를 들어, 산화물 반도체막 중의 산소 결손은 캐리어 트랩이 되는 것이나, 수소를 포획 함으로써 캐리어 발생원이 되는 경우가 있다.
불순물 농도가 낮고, 결함 준위 밀도가 낮은(산소 결손이 적은) 것을, 고순도 진성 또는 실질적으로 고순도 진성이라고 부른다. 고순도 진성 또는 실질적으로 고순도 진성인 산화물 반도체막은, 캐리어 발생원이 적기 때문에, 캐리어 밀도를 낮게 할 수 있다. 따라서, 상기 산화물 반도체막을 사용한 트랜지스터는, 문턱 전압이 마이너스가 되는 전기 특성(노멀리 온이라고도 함.)이 되는 경우가 적다. 또한, 고순도 진성 또는 실질적으로 고순도 진성인 산화물 반도체막은 캐리어 트랩이 적다. 그 때문에, 상기 산화물 반도체막을 사용한 트랜지스터는, 전기 특성의 변동이 작고, 신뢰성이 높은 트랜지스터가 된다. 또한, 산화물 반도체막의 캐리어 트랩에 포획된 전하는, 방출할 때까지 요하는 시간이 길어, 마치 고정 전하와 같이 행동하는 경우가 있다. 그 때문에, 불순물 농도가 높고, 결함 준위 밀도가 높은 산화물 반도체막을 사용한 트랜지스터는, 전기 특성이 불안정해지는 경우가 있다.
또한, CAAC-OS막을 사용한 트랜지스터는, 가시광이나 자외광의 조사에 의한 전기 특성의 변동이 작다.
다음에, 미결정 산화물 반도체막에 대하여 설명한다.
미결정 산화물 반도체막은, 고분해능 TEM상에 있어서, 결정부를 확인할 수 있는 영역과, 명확한 결정부를 확인할 수 없는 영역을 갖는다. 미결정 산화물 반도체막에 포함되는 결정부는 1nm 이상 100nm 이하, 또는 1nm 이상 10nm 이하의 크기인 경우가 많다. 특히, 1nm 이상 10nm 이하, 또는 1nm 이상 3nm 이하의 미결정인 나노 결정(nc: nanocrystal)을 갖는 산화물 반도체막을, nc-OS(nanocrystalline Oxide Semiconductor)막이라고 부른다. 또한, nc-OS막은 예를 들어, 고분해능 TEM상에서는, 결정립계를 명확하게 확인할 수 없는 경우가 있다.
nc-OS막은, 미소한 영역(예를 들어, 1nm 이상 10nm 이하의 영역, 특히 1nm 이상 3nm 이하의 영역)에서 원자 배열에 주기성을 갖는다. 또한, nc-OS막은, 상이한 결정부간에서 결정 방위에 규칙성이 보이지 않는다. 그 때문에, 막 전체에서 배향성이 보이지 않는다. 따라서, nc-OS막은 분석 방법에 따라서는, 비정질 산화물 반도체막과 구별이 가지 않는 경우가 있다. 예를 들어, nc-OS막에 대하여, 결정부보다도 큰 직경의 X선을 사용하는 XRD 장치를 사용하여 구조 해석을 행하면, out-of-plane법에 의한 해석에서는, 결정면을 나타내는 피크가 검출되지 않는다. 또한, nc-OS막에 대하여, 결정부보다도 큰 프로브 직경(예를 들어 50nm 이상)의 전자선을 사용하는 전자 회절(제한 시야 전자 회절이라고도 함.)을 행하면, 헤일로 패턴과 같은 회절 패턴이 관측된다. 한편, nc-OS막에 대하여 결정부의 크기와 가깝거나 결정부보다 작은 프로브 직경의 전자선을 사용하는 나노 빔 전자 회절을 행하면, 스폿이 관측된다. 또한, nc-OS막에 대하여 나노 빔 전자 회절을 행하면, 원을 그리는 것 같이(링 형상으로) 휘도가 높은 영역이 관측되는 경우가 있다. 또한, nc-OS막에 대하여 나노 빔 전자 회절을 행하면, 링 형상의 영역 내에 복수의 스폿이 관측되는 경우가 있다.
nc-OS막은, 비정질 산화물 반도체막보다도 규칙성이 높은 산화물 반도체막이다. 따라서, nc-OS막은 비정질 산화물 반도체막보다도 결함 준위 밀도가 낮아진다. 다만, nc-OS막은 상이한 결정부간에서 결정 방위에 규칙성이 보이지 않는다. 그 때문에, nc-OS막은 CAAC-OS막에 비하여 결함 준위 밀도가 높아진다.
다음에, 비정질 산화물 반도체막에 대하여 설명한다.
비정질 산화물 반도체막은, 막 중에서의 원자 배열이 불규칙하고, 결정부를 갖지 않는 산화물 반도체막이다. 석영과 같은 무정형 상태를 갖는 산화물 반도체막이 일례이다.
비정질 산화물 반도체막은 고분해능 TEM상에서 결정부를 확인할 수 없다.
비정질 산화물 반도체막에 대하여, XRD 장치를 사용한 구조 해석을 행하면, out-of-plane법에 의한 해석에서는, 결정면을 나타내는 피크가 검출되지 않는다. 또한, 비정질 산화물 반도체막에 대하여 전자 회절을 행하면, 헤일로 패턴이 관측된다. 또한, 비정질 산화물 반도체막에 대하여, 나노 빔 전자 회절을 행하면, 스폿이 관측되지 않고, 헤일로 패턴이 관측된다.
또한, 산화물 반도체막은, nc-OS막과 비정질 산화물 반도체막 사이의 물성을 나타내는 구조를 갖는 경우가 있다. 그러한 구조를 갖는 산화물 반도체막을, 특히 비정질 라이크 산화물 반도체(amorphous-like OS:amorphous-like Oxide Semiconductor)막이라고 부른다.
amorphous-like OS막은, 고분해능 TEM상에서 공동(보이드라고도 함)이 관찰되는 경우가 있다. 또한, 고분해능 TEM상에서 명확하게 결정부를 확인할 수 있는 영역과, 결정부를 확인할 수 없는 영역을 갖는다. amorphous-like OS막은, TEM에 의한 관찰 정도의 미량의 전자 조사에 의해 결정화가 일어나, 결정부의 성장이 보이는 경우가 있다. 한편, 양질의 nc-OS막이면, TEM에 의한 관찰 정도의 미량의 전자 조사에 의한 결정화는 거의 보이지 않는다.
또한, amorphous-like OS막 및 nc-OS막의 결정부의 크기의 계측은, 고분해능 TEM상을 사용하여 행할 수 있다. 예를 들어, InGaZnO4의 결정은 층상 구조를 갖고, In-O층 사이에 Ga-Zn-O층을 2층 갖는다. InGaZnO4의 결정의 단위 격자는, In-O층을 3층 갖고, 또한 Ga-Zn-O층을 6층 갖는, 합계 9층이 c축 방향에 층상으로 중첩된 구조를 갖는다. 따라서, 이것들의 근접하는 층끼리의 간격은, (009)면의 격자면 간격(d값이라고도 함.)과 같은 정도이고, 결정 구조 해석으로부터 그 값은 0.29nm로 구해진다. 그 때문에, 고분해능 TEM상에서의 격자줄무늬에 착안하여, 격자 줄무늬의 간격이 0.28nm 이상 0.30nm 이하인 개소에서는, 각각의 격자 줄무늬가 InGaZnO4의 결정의 a-b면에 대응한다.
또한, 산화물 반도체막은 예를 들어, 비정질 산화물 반도체막, amorphous-like OS막, 미결정 산화물 반도체막, CAAC-OS막 중, 2종 이상을 갖는 적층막이라도 좋다.
본 명세서에 있어서, 「평행」이란, 두개의 직선이 -10°이상 10°이하의 각도로 배치되어 있는 상태를 말한다. 따라서, -5°이상 5°이하의 경우도 포함된다. 또한, 「수직」이란, 두개의 직선이 80°이상 100°이하의 각도로 배치되어 있는 상태를 말한다. 따라서, 85°이상 95°이하의 경우도 포함된다.
또한, 본 명세서에 있어서, 결정이 삼방정 또는 능면체정인 경우, 육방정계로서 나타낸다.
또한, 본 실시형태에 기재된 구성 및 방법 등은 다른 실시형태에 기재된 구성 및 방법 등과 적절히 조합하여 사용할 수 있다.
(실시형태 5)
본 실시형태에서는, 표시 모듈의 일례에 대하여, 도 33 및 도 34를 사용하여 이하에 설명한다.
도 33은 표시 모듈의 일례를 도시한 상면도이다. 도 33에 도시된 표시 모듈(700)은, 제 1 기판(701) 위에 제공된 화소부(702)와, 제 1 기판(701)에 제공된 소스 드라이버 회로부(704) 및 게이트 드라이버 회로부(706)와, 화소부(702), 소스 드라이버 회로부(704), 및 게이트 드라이버 회로부(706)를 둘러싸도록 배치되는 씰재(712)와, 제 1 기판(701)에 대향하도록 제공되는 제 2 기판(705)을 갖는다. 또한, 제 1 기판(701)과 제 2 기판(705)은 씰재(712)에 의해 밀봉되어 있다. 즉, 화소부(702), 소스 드라이버 회로부(704), 및 게이트 드라이버 회로부(706)는, 제 1 기판(701)과 씰재(712)와 제 2 기판(705)에 의해 밀봉되어 있다. 또한, 도 33에는도시되지 않았지만, 제 1 기판(701)과 제 2 기판(705) 사이에는 표시 소자가 제공된다.
또한, 표시 모듈(700)은 제 1 기판(701) 위의 씰재(712)에 의해 둘러싸여 있는 영역과는 다른 영역에, 화소부(702), 소스 드라이버 회로부(704), 및 게이트 드라이버 회로부(706)와 전기적으로 접속되는 FPC 단자부(708)(FPC: Flexible printed circuit)가 제공된다. 또한, FPC 단자부(708)에는 FPC(716)가 접속되고, FPC(716)에 의해 화소부(702), 소스 드라이버 회로부(704), 및 게이트 드라이버 회로부(706)에 각종 신호 등이 공급된다. 또한, 화소부(702), 소스 드라이버 회로부(704), 게이트 드라이버 회로부(706), 및 FPC 단자부(708)에는 신호선(710)이 각각 접속되어 있다. FPC(716)에 의해 공급되는 각종 신호 등은 신호선(710)을 통하여, 화소부(702), 소스 드라이버 회로부(704), 게이트 드라이버 회로부(706), 및FPC 단자부(708)에 공급된다.
또한, 표시 모듈(700)에 게이트 드라이버 회로부(706)를 복수 형성해도 좋다. 또한, 표시 모듈(700)로서는, 소스 드라이버 회로부(704), 및 게이트 드라이버 회로부(706)를 화소부(702)와 동일한 제 1 기판(701)에 형성하고 있는 예를 나타내고 있지만, 이 구성에 한정되지 않는다. 예를 들어, 게이트 드라이버 회로부(706)만을 제 1 기판(701)에 형성해도 좋고, 또는 소스 드라이버 회로부(704)만을 제 1 기판(701)에 형성해도 좋다. 이 경우, 소스 드라이버 회로 또는 게이트 드라이버 회로 등이 형성된 기판(예를 들어, 단결정 반도체막, 다결정 반도체막으로 형성된 구동 회로 기판)을, 제 1 기판(701)에 실장하는 구성으로 하여도 좋다. 또한, 별도 형성한 구동 회로 기판의 접속 방법은 특별히 한정되는 것은 아니고, COG(Chip On Glass) 방법, 와이어 본딩 방법 등을 사용할 수 있다.
또한, 표시 모듈(700)이 갖는 화소부(702), 소스 드라이버 회로부(704) 및 게이트 드라이버 회로부(706)는 복수의 트랜지스터를 갖고 있다. 상기 복수의 트랜지스터로서는, 앞의 실시형태에서 설명한 트랜지스터를 적용할 수 있다.
또한, 표시 모듈(700)은 여러 가지 소자를 가질 수 있다. 상기 소자의 일례로서는, 액정 소자, EL(일렉트로 루미네선스) 소자(유기물 및 무기물을 포함하는 EL 소자, 유기 EL 소자, 무기 EL 소자), LED(백색 LED, 적색 LED, 녹색 LED, 청색 LED 등), 트랜지스터(전류에 따라 발광하는 트랜지스터), 전자 방출 소자, 전자 잉크, 전기 영동 소자, 그레이팅 라이트 밸브(GLV), 플라즈마 디스플레이 패널(PDP), MEMS(마이크로 일렉트로 메커니컬 시스템)을 사용한 표시 소자, 디지털 마이크로 미러 디바이스(DMD), DMS(디지털 마이크로 셔터), IMOD(인터피어런스 모듈레이션) 소자, 셔터 방식의 MEMS 표시 소자, 광 간섭 방식의 MEMS 표시 소자, 일렉트로 웨팅 소자, 압전 세라믹 디스플레이, 카본 나노 튜브를 사용한 표시 소자 등의 적어도 하나를 갖고 있다. 이것들 외에도, 전기적 또는 자기적 작용에 의해, 콘트라스트, 휘도, 반사율, 투과율 등이 변화되는 표시 매체를 갖고 있어도 좋다. EL 소자를 사용한 표시 장치의 일례로서는, EL 디스플레이 등이 있다. 전자 방출 소자를 사용한 표시 장치의 일례로서는, 필드 에미션 디스플레이(FED) 또는 SED 방식 평면형 디스플레이(SED: Surface-conduction Electron-emitter Display) 등이 있다. 액정 소자를 사용한 표시 장치의 일례로서는, 액정 디스플레이(투과형 액정 디스플레이, 반투과형 액정 디스플레이, 반사형 액정 디스플레이, 직시형 액정 디스플레이, 투사형 액정 디스플레이) 등이 있다. 전자 잉크 또는 전기 영동 소자를 사용한 표시 장치의 일례로서는, 전자 페이퍼 등이 있다. 또한, 반투과형 액정 디스플레이나 반사형 액정 디스플레이를 실현할 경우에는, 화소 전극의 일부, 또는, 전부가 반사 전극으로서의 기능을 가지도록 하면 좋다. 예를 들어, 화소 전극의 일부, 또는, 전부가 알루미늄, 은 등을 가지면 좋다. 또한, 그 경우, 반사 전극 하에, SRAM 등의 기억 회로를 제공하는 것도 가능하다. 이로써, 또한, 소비 전력을 저감할 수 있다. 또한, 본 실시형태에서는, 표시 소자로서 액정 소자를 사용하는 구성에 대하여 이하에 설명한다.
또한, 표시 모듈(700)에서의 표시 방식은, 프로그레시브 방식이나 인터레이스 방식 등을 사용할 수 있다. 또한, 컬러 표시할 때에 화소에서 제어하는 색 요소로서는 RGB(R은 적, G는 녹, B은 청을 나타냄)의 3색으로 한정되지 않는다. 예를 들어, R의 화소와 G의 화소와 B의 화소와 W(백)의 화소의 4화소로 구성되어도 좋다. 또는, 펜타일 배열과 같이, RGB 중의 2색분으로 하나의 색 요소를 구성하고, 색 요소에 의해, 상이한 2색을 선택하여 구성해도 좋다. 또는 RGB에, 옐로우, 시안, 마젠타 등을 1색 이상 추가해도 좋다. 또한, 색 요소의 도트마다 그 표시 영역의 크기가 달라도 좋다. 다만, 개시하는 발명은 컬러 표시의 표시 장치에 한정되는 것은 아니고, 모노크롬 표시의 표시 장치에 적용할 수도 있다.
또한, 백라이트(유기 EL 소자, 무기 EL 소자, LED, 형광등 등)에 백색광(W)을 사용하여 표시 장치를 풀 컬러 표시시키기 위해, 착색층(컬러 필터라고도 함.)을 사용해도 좋다. 착색층은 예를 들어, 레드(R), 그린(G), 블루(B), 옐로우(Y) 등을 적절히 조합하여 사용할 수 있다. 착색층을 사용함으로써, 착색층을 사용하지 않는 경우에 비하여 색의 재현성을 높게 할 수 있다. 이때, 착색층을 갖는 영역과, 착색층을 갖지 않는 영역을 배치함으로써, 착색층을 갖지 않는 영역에서의 백색광을 직접 표시에 이용해도 상관 없다. 일부에 착색층을 갖지 않는 영역을 배치함으로써, 밝은 표시시에, 착색층에 의한 휘도의 저하를 적게 할 수 있고, 소비 전력을 20%에서 30% 정도 저감할 수 있는 경우가 있다. 다만, 유기 EL 소자나 무기 EL 소자 등의 자기 발광 소자를 사용하여 풀 컬러 표시할 경우, R, G, B, Y, 화이트(W)를, 각각의 발광색을 갖는 소자로부터 발광시켜도 상관 없다. 자기 발광 소자를 사용함으로써, 착색층을 사용한 경우보다도, 더욱 소비 전력을 저감할 수 있는 경우가 있다. 또한, 본 실시형태에서는, 백라이트 등을 제공하지 않는 구성, 소위 반사형의 액정 표시 모듈에 대하여 이하에 설명한다.
도 33에 도시된 일점 쇄선 Q-R에서의 단면도를 도 34에 도시한다. 도 34에 도시된 표시 모듈의 상세에 대하여 이하에 설명한다.
<표시 모듈에 관한 설명>
도 34에 도시한 표시 모듈(700)은, 리드 배선부(711)와, 화소부(702)와, 소스 드라이버 회로부(704)와, FPC 단자부(708)를 갖는다. 또한, 리드 배선부(711)는 신호선(710)을 갖는다. 또한, 화소부(702)는 트랜지스터(750) 및 용량 소자(790)를 갖는다. 또한, 소스 드라이버 회로부(704)는 트랜지스터(752)를 갖는다.
트랜지스터(750) 및 트랜지스터(752)는 앞서 기재한 트랜지스터를 사용할 수 있다.
본 실시형태에서 사용하는 트랜지스터는 고순도화되고, 산소 결손의 형성을 억제한 산화물 반도체막을 갖는다. 상기 트랜지스터는 오프 상태에서의 전류값(오프 전류값)을 낮게 할 수 있다. 따라서, 화상 신호 등의 전기 신호의 유지 시간을 길게 할 수 있고, 전원 온 상태에서는 기록 간격도 길게 설정할 수 있다. 따라서, 리프레시 동작의 빈도를 적게 할 수 있으므로, 소비 전력을 억제하는 효과를 나타낸다.
또한, 본 실시형태에서 사용하는 트랜지스터는, 비교적 높은 전계 효과 이동도가 얻어지므로, 고속 구동이 가능하다. 예를 들어, 이러한 고속 구동이 가능한 트랜지스터를 표시 장치에 사용함으로써, 화소부의 스위칭 트랜지스터와, 구동 회로부에 사용하는 드라이버 트랜지스터를 동일 기판 위에 형성할 수 있다. 즉, 별도 구동 회로로서, 실리콘 웨이퍼 등에 의해 형성된 반도체 장치를 사용할 필요가 없기 때문에, 반도체 장치의 부품수를 삭감할 수 있다. 또한, 화소부에서도, 고속 구동이 가능한 트랜지스터를 사용함으로써, 고화질의 화상을 제공할 수 있다.
용량 소자(790)는 한 쌍의 전극간에 유전체를 갖는 구조이다. 보다 상세하게는, 용량 소자(790)의 한쪽의 전극으로서는, 트랜지스터(750)의 게이트 전극으로서 기능하는 도전막과 동일 공정으로 형성된 도전막을 사용하고, 용량 소자(790)의 다른 쪽의 전극으로서는, 트랜지스터(750)의 소스 전극 및 드레인 전극으로서 기능하는 도전막을 사용한다. 또한, 한 쌍의 전극 간에 협지되는 유전체로서는, 트랜지스터(750)의 게이트 절연막으로서 기능하는 절연막을 사용한다.
또한, 도 34에 있어서, 트랜지스터(750), 트랜지스터(752), 및 용량 소자 (790) 위에, 절연막(764, 768) 및 평탄화 절연막(770)이 제공되어 있다.
절연막(764)으로서는 예를 들어, PECVD 장치를 사용하여, 산화 실리콘막, 산화 질화 실리콘막 등을 형성하면 좋다. 또한, 절연막(768)으로서는 예를 들어, PECVD 장치를 사용하여, 질화 실리콘막 등을 형성하면 좋다. 또한, 평탄화 절연막(770)으로서는, 폴리이미드 수지, 아크릴수지, 폴리이미드 아미드 수지, 벤조사이클로부텐 수지, 폴리아미드 수지, 에폭시 수지 등의 내열성을 갖는 유기 재료를 사용할 수 있다. 또한, 이들 재료로 형성되는 절연막을 복수 적층시킴으로써, 평탄화 절연막(770)을 형성해도 좋다. 또한, 평탄화 절연막(770)을 제공하지 않는 구성으로 해도 좋다.
또한, 신호선(710)은 트랜지스터(750, 752)의 소스 전극 및 드레인 전극으로서 기능하는 도전막과 동일한 공정에서 형성된다. 또한, 신호선(710)은, 트랜지스터(750, 752)의 소스 전극 및 드레인 전극과 다른 공정에서 형성된 도전막, 예를 들어 게이트 전극으로서 기능하는 도전막과 동일한 공정에서 형성되는 도전막으로 해도 좋다. 신호선(710)으로서, 예를 들어, 구리 원소를 포함하는 재료를 사용한 경우, 배선 저항에 기인하는 신호 지연 등이 적고, 대화면에서의 표시가 가능해진다.
또한, FPC 단자부(708)는 접속 전극(760), 이방성 도전막(780), 및 FPC(716)를 갖는다. 또한, 접속 전극(760)은, 트랜지스터(750, 752)의 소스 전극 및 드레인 전극으로서 기능하는 도전막과 동일한 공정에서 형성된다. 또한, 접속 전극(760)은, FPC(716)가 갖는 단자와 이방성 도전막(780)을 통하여 전기적으로 접속된다.
또한, 제 1 기판(701) 및 제 2 기판(705)으로서는, 예를 들어 유리 기판을 사용할 수 있다. 또한, 제 1 기판(701) 및 제 2 기판(705)으로서, 가요성을 갖는 기판을 사용해도 좋다. 상기 가요성을 갖는 기판으로서는, 예를 들어 플라스틱 기판 등을 들 수 있다.
또한, 제 1 기판(701)과 제 2 기판(705) 사이에는 구조체(778)가 제공된다. 구조체(778)는, 절연막을 선택적으로 에칭함으로써 얻어지는 기둥 형상의 스페이서이며, 제 1 기판(701)과 제 2 기판(705) 사이의 거리(셀갭)를 제어하기 위하여 제공된다. 또한, 구조체(778)로서, 구 형상의 스페이서를 사용해도 좋다. 또한, 본 실시형태에서는, 구조체(778)를 제 1 기판(701)측에 제공하는 구성에 대하여 예시했지만, 이것에 한정되지 않는다. 예를 들어, 제 2 기판(705)측에 구조체(778)를 제공하는 구성, 또는 제 1 기판(701) 및 제 2 기판(705) 쌍방에 구조체(778)를 제공하는 구성으로 해도 좋다.
또한, 제 2 기판(705)측에는 블랙 매트릭스로서 기능하는 차광막(738)과, 컬러 필터로서 기능하는 착색막(736)과, 차광막(738) 및 착색막(736)에 접하는 절연막(734)이 제공된다.
<표시 소자로서 액정 소자를 사용하는 구성예>
도 34에 도시된 표시 모듈(700)은 액정 소자(775)를 갖는다. 액정 소자(775)는 도전막(772), 도전막(774), 및 액정층(776)을 갖는다. 액정층(776)으로서는, 앞서 설명한 유전율의 이방성이 2 이상 3.8 이하인 액정 재료를 사용한다. 도전막(774)은 제 2 기판(705)측에 제공되고, 대향 전극으로서의 기능을 갖는다. 도 34에 도시된 표시 모듈(700)은, 도전막(772)과 도전막(774)에 인가되는 전압에 의해 액정층(776)의 배향 상태가 바뀜으로써 광의 투과, 비투과가 제어되어 화상을 표시할 수 있다.
또한, 도전막(772)은, 트랜지스터(750)가 갖는 소스 전극 및 드레인 전극으로서 기능하는 도전막에 접속된다. 도전막(772)은 평탄화 절연막(770) 위에 형성되어 화소 전극, 즉 표시 소자의 한쪽의 전극으로서 기능한다. 또한, 도전막(772)은 반사 전극으로서의 기능을 갖는다. 도 34에 도시된 표시 모듈(700)은 외광을 이용하고 도전막(772)으로 광을 반사해서 착색막(736)을 통하여 표시하는, 소위 반사형의 컬러 액정 표시 장치이다.
도전막(772)으로서는, 가시광에 있어서 투광성이 있는 도전막, 또는 가시광에 있어서 반사성이 있는 도전막을 사용할 수 있다. 가시광에 있어서 투광성이 있는 도전막으로서는, 예를 들어, 인듐(In), 아연(Zn), 주석(Sn) 중에서 선택된 1종을 포함하는 재료를 사용하면 좋다. 가시광에 있어서 반사성이 있는 도전막으로서는, 예를 들어, 알루미늄, 또는 은을 포함하는 재료를 사용하면 좋다. 본 실시형태에서는, 도전막(772)으로서, 가시광에 있어서, 반사성이 있는 도전막을 사용한다.
또한, 도전막(772)으로서, 가시광에 있어서 반사성이 있는 도전막을 사용할 경우, 상기 도전막을 적층 구조로 해도 좋다. 예를 들어, 하층에 막 두께 100nm의 알루미늄막을 형성하고, 상층에 두께 30nm의 은 합금막(예를 들어, 은, 팔라듐, 및 구리를 포함하는 합금막)을 형성한다. 상술한 구조로 함으로써, 이하의 우수한 효과를 나타낸다.
(1) 하지막과 도전막(772)의 밀착성을 향상시킬 수 있다. (2) 용액에 의해 알루미늄막과, 은 합금막을 일괄해서 에칭하는 것이 가능하다. (3) 도전막(772)의 단면 형상을 양호한 형상(예를 들어, 테이퍼 형상)으로 할 수 있다. (3)의 이유로서는, 알루미늄막은 은 합금막보다도 용액에 의한 에칭 속도가 느리거나, 또는 상층의 은 합금막의 에칭 후, 하층의 알루미늄막이 노출된 경우에, 은 합금막보다도 천한 금속, 달리 말하면 이온화 경향이 높은 금속인 알루미늄으로부터 전자를 뽑아내기 때문에, 은 합금막의 에칭이 억제되고, 하층의 알루미늄막의 에칭의 진행이 빨라지기 때문이다.
또한, 도 34에 도시된 표시 모듈(700)에서는, 화소부(702)의 평탄화 절연막(770)의 일부에 요철이 제공되어 있다. 상기 요철은 예를 들어, 평탄화 절연막(770)을 유기 수지막 등으로 형성하고, 상기 유기 수지막의 표면에 요철을 제공함으로써 형성할 수 있다. 또한, 반사 전극으로서 기능하는 도전막(772)은 상기 요철을 따라 형성된다. 따라서, 외광이 도전막(772)에 입사한 경우에 있어서, 도전막(772)의 표면에서 광을 난반사하는 것이 가능해지고, 시인성을 향상시킬 수 있다. 도 34에 도시된 바와 같이, 반사형의 컬러 액정 표시 장치로 함으로써, 백라이트를 사용하지 않고 표시하는 것이 가능해지기 때문에, 소비 전력을 저감할 수 있다.
또한, 도 34에 도시된 표시 모듈(700)은, 반사형의 컬러 액정 표시 모듈에 대하여 예시했지만, 이것에 한정되지 않는다. 예를 들어, 도전막(772)을 가시광에 있어서, 투광성이 있는 도전막을 사용함으로써 투과형의 컬러 액정 표시 모듈로 해도 좋다. 투과형의 컬러 액정 표시 모듈의 경우, 평탄화 절연막(770)에 제공되는 요철에 대해서는, 제공하지 않은 구성으로 해도 좋다.
또한, 도 34에서 도시되지 않았지만, 도전막(772, 774)의 액정층(776)과 접하는 측에 각각 배향막을 제공하는 구성으로 해도 좋다. 또한, 도 34에서 도시되지 않았지만, 편광 부재, 위상차 부재, 반사 방지 부재 등의 광학 부재(광학 기판) 등은 적절히 제공해도 좋다. 예를 들어, 편광 기판 및 위상차 기판에 의한 원편광을 사용해도 좋다. 또한, 투과형의 표시 모듈, 또는 반투과형의 표시 모듈의 경우, 광원으로서 백라이트, 사이드라이트 등을 제공해도 좋다.
액정 소자로서는, 서모트로픽 액정, 저분자 액정, 고분자 액정, 고분자 분산형 액정, 강유전성 액정, 반강유전성 액정 등을 사용할 수 있다. 이들 액정 재료는, 조건에 따라, 콜레스테릭상, 스멕틱상, 큐빅상, 키랄 네마틱상, 등방상 등을 나타낸다.
또한, 횡전계 방식을 채용할 경우, 배향막을 사용하지 않는 블루상을 나타내는 액정을 사용해도 좋다. 블루상은 액정상의 하나이며, 콜레스테릭 액정을 승온하면, 콜레스테릭상에서 등방상으로 전이하기 직전에 발현되는 상이다. 블루상은 좁은 온도 범위에서밖에 발현되지 않기 때문에, 온도 범위를 개선하기 위해서 수중량% 이상의 키랄제를 혼합시킨 액정 조성물을 사용하여 액정층에 사용한다. 블루상을 나타내는 액정과 키랄제를 포함하는 액정 조성물은 응답 속도가 짧고, 광학적 등방성이기 때문에, 배향 처리가 불필요하며, 시야각 의존성이 작다. 또한 배향막을 제공하지 않아도 좋으므로, 러빙 처리도 불필요해지기 때문에, 러빙 처리에 의해 발생되는 정전 파괴를 방지할 수 있고, 제작 공정 중의 액정 표시 장치의 불량이나 파손을 경감할 수 있다.
또한, 표시 소자로서 액정 소자를 사용할 경우, TN(Twisted Nematic) 모드, IPS(In-Plane-Switching) 모드, FFS(Fringe Field Switching) 모드, ASM(Axially Symmetric aligned Micro-cell) 모드, OCB(Optical Compensated Birefringence) 모드, FLC(Ferroelectric Liquid Crystal) 모드, AFLC(AntiFerroelectric Liquid Crystal) 모드 등을 사용할 수 있다.
또한, 노멀리 블랙형의 액정 표시 장치, 예를 들어 수직 배향(VA) 모드를 채용한 투과형의 액정 표시 장치로 해도 좋다. 수직 배향 모드로서는 몇 가지 예를 들 수 있지만, 예를 들어, MVA(Multi-Domain Vertical Alignment) 모드, PVA(Patterned Vertical Alignment) 모드, ASV 모드 등을 사용할 수 있다.
본 실시형태에 기재하는 구성은, 다른 실시형태에 기재하는 구성과 적절히 조합하여 사용할 수 있다.
(실시형태 6)
본 실시형태에서는, 앞의 실시형태에서 설명한 표시 모듈에, 터치 센서(접촉 검출 장치)를 제공함으로써, 입출력 장치(터치 패널이라고도 함)로서 기능시킬 수 있는 구성에 대하여, 도 35 및 도 36을 사용하여 설명한다. 이하에서, 상기 실시형태와 중복되는 부분에 대해서는 설명을 생략하는 경우가 있다.
도 35는 입출력 장치의 구성을 설명하는 투영도이다.
도 35의 (A)는 입출력 장치(800)의 투영도이며, 도 35의 (B)는 입출력 장치(800)가 구비하는 검지 유닛(820U)의 구성을 설명하는 투영도이다.
도 36은 도 35의 (A)에 도시된 입출력 장치(800)의 Z1-Z2에서의 단면도이다.
<입출력 장치의 구성예 1>
본 실시형태에서 설명하는 입출력 장치(800)는, 가시광을 투과하는 창부(834)를 구비하고 또한 매트릭스상으로 배치되는 복수의 검지 유닛(820U), 행 방향(도면 중에 화살표 Rx로 나타냄)에 배치되는 복수의 검지 유닛(820U)과 전기적으로 접속하는 주사선(G1), 열 방향(도면 중에 화살표 Ry로 나타냄)에 배치되는 복수의 검지 유닛(820U)과 전기적으로 접속하는 신호선(DL) 및, 검지 유닛(820U), 주사선(G1) 및 신호선(DL)을 지지하는 제 1 기재(836)를 구비하는 입력 장치(850)와, 창부(834)에 중첩하고 또한 매트릭스상으로 배치되는 복수의 화소(802) 및 화소(802)를 지지하는 제 2 기재(810)를 구비하는 표시 모듈(801)을 갖는다(도 35의 (A) 내지 도 35의 (C) 참조).
검지 유닛(820U)은, 창부(834)에 중첩하는 검지 소자(Ca) 및 검지 소자(Ca)와 전기적으로 접속되는 검지 회로(839)를 구비한다(도 35의 (B) 참조).
검지 소자(Ca)는, 절연층(823), 절연층(823)(도 35의 (B)에는 도시하지 않음)을 협지하는 제 1 전극(821) 및 제 2 전극(822)을 구비한다(도 35의 (B) 참조).
검지 회로(839)는 선택 신호가 공급되고 또한 검지 소자(Ca)의 용량의 변화 에 기초하여 검지 신호 DATA를 공급한다.
주사선(G1)은 선택 신호를 공급할 수 있고, 신호선(DL)은 검지 신호 DATA를 공급할 수 있고, 검지 회로(839)는 복수의 창부(834)의 간극에 중첩하도록 배치된다.
또한, 본 실시형태에서 설명하는 입출력 장치(800)는 검지 유닛(820U) 및 검지 유닛(820U)의 창부(834)와 중첩하는 화소(802)의 사이에 착색층을 구비한다.
본 실시형태에서 설명하는 입출력 장치(800)는, 가시광을 투과하는 창부(834)를 구비하는 검지 유닛(820U)을 복수 구비하는 입력 장치(850)와, 창부(834)에 중첩하는 화소(802)를 복수 구비하는 표시 모듈(801)을 갖고, 창부(834)와 화소(802) 사이에 착색층을 포함하여 구성된다.
이로써, 입출력 장치는 용량의 변화에 기초하는 검지 신호 및 그것을 공급하는 검지 유닛의 위치 정보를 공급하는 것, 및 검지 유닛의 위치 정보와 관련된 화상 정보를 표시할 수 있다. 그 결과, 편리성 또는 신뢰성이 우수한 신규의 입출력 장치를 제공할 수 있다.
또한, 입출력 장치(800)는, 입력 장치(850)가 공급하는 신호가 공급되는 플렉서블 기판(FPC1) 또는/및 화상 정보를 포함하는 신호를 표시 모듈(801)에 공급하는 플렉서블 기판(FPC2)을 구비하고 있어도 좋다.
또한, 흠의 발생을 방지하여 입출력 장치(800)를 보호하는, 보호 기재(837), 보호층(837p) 또는/및 입출력 장치(800)가 반사하는 외광의 강도를 약화시키는 반사 방지층(867p)을 구비하고 있어도 좋다.
또한, 입출력 장치(800)는, 표시 모듈(801)의 주사선에 선택 신호를 공급하는 주사선 구동 회로(803g), 신호를 공급하는 배선(811) 및 플렉서블 기판(FPC2)과 전기적으로 접속되는 단자(819)를 갖는다.
이하에, 입출력 장치(800)를 구성하는 개개의 요소에 대하여 설명한다. 또한, 이들 구성은 명확하게 분리할 수 없고, 하나의 구성이 다른 구성을 겸하는 경우나 다른 구성의 일부를 포함하는 경우가 있다. 예를 들어, 복수의 창부(834)에 중첩하는 위치에 착색층을 구비하는 입력 장치(850)는, 입력 장치(850)인 동시에 컬러 필터이기도 하다.
입출력 장치(800)는 입력 장치(850)와, 표시 모듈(801)을 구비한다(도 35의 (A) 참조).
입력 장치(850)는 복수의 검지 유닛(820U) 및 검지 유닛(820U)을 지지하는 제 1 기재(836)를 구비한다. 예를 들어, 40행 15열의 매트릭스상으로 복수의 검지 유닛(820U)을 제 1 기재(836)에 배치한다.
창부(834)는 가시광을 투과한다.
창부(834)에 중첩하는 위치에 소정의 색의 광을 투과하는 착색층을 구비한다. 예를 들어, 청색의 광을 투과하는 착색층(CFB), 녹색의 광을 투과하는 착색층(CFG) 또는 적색의 광을 투과하는 착색층(CFR)을 구비한다(도 35의 (B) 참조).
또한, 청색, 녹색 또는/및 적색에 추가하여, 백색의 광을 투과하는 착색층 또는 황색의 광을 투과하는 착색층 등 여러 가지 색의 광을 투과하는 착색층을 구비할 수 있다.
착색층에 금속 재료, 안료 또는 염료 등을 사용할 수 있다.
창부(834)를 둘러싸도록 차광성의 층(BM)을 구비한다. 차광성의 층(BM)은 창부(834)보다 광을 투과하기 어렵다.
카본 블랙, 금속 산화물, 복수의 금속 산화물의 고용체를 포함하는 복합 산화물 등을 차광성의 층(BM)에 사용할 수 있다.
차광성의 층(BM)과 중첩하는 위치에 주사선(G1), 신호선(DL), 배선(VPI), 배선(RES) 및 배선(VRES) 및 검지 회로(839)를 구비한다.
또한, 착색층 및 차광성의 층(BM)을 덮는 투광성의 오버코트층을 구비할 수 있다.
검지 소자(Ca)는, 제 1 전극(821), 제 2 전극(822) 및 제 1 전극(821)과 제 2 전극(822) 사이에 절연층(823)을 갖는다 (도 36 참조).
제 1 전극(821)은 다른 영역으로부터 분리되도록, 예를 들어 섬 형상으로 형성된다. 특히, 입출력 장치(800)의 사용자에 제 1 전극(821)이 식별되지 않도록, 제 1 전극(821)과 동일한 공정에서 제작할 수 있는 층을 제 1 전극(821)에 근접해서 배치하는 구성이 바람직하다. 보다 바람직하게는, 제 1 전극(821) 및 제 1 전극(821)에 근접해서 배치하는 층의 간극에 배치하는 창부(834)의 수를 가능한 한 적게 하면 좋다. 특히, 상기 간극에 창부(834)를 배치하지 않는 구성이 바람직하다.
예를 들어, 대기 중에 놓인 검지 소자(Ca)의 제 1 전극(821) 또는 제 2 전극(822)에, 대기와 다른 유전율을 갖는 것이 다가오면, 검지 소자(Ca)의 용량이 변화된다. 구체적으로는, 손가락 등의 것이 검지 소자(Ca)로 다가오면, 검지 소자(Ca)의 용량이 변화된다. 이로써, 근접 검지기에 사용할 수 있다.
제 1 전극(821) 및 제 2 전극(822)은 도전성의 재료를 포함한다.
예를 들어, 무기 도전성 재료, 유기 도전성 재료, 금속 또는 도전성 세라믹 등을 제 1 전극(821) 및 제 2 전극(822)에 사용할 수 있다.
구체적으로는, 제 1 전극(821) 및 제 2 전극(822)으로서, 알루미늄, 크롬, 구리, 탄탈, 티타늄, 몰리브덴, 텅스텐, 니켈, 은 또는 망간으로부터 선택된 금속 원소, 상술한 금속 원소를 성분으로 하는 합금 또는 상술한 금속 원소를 조합한 합금 등을 사용할 수 있다.
또는, 제 1 전극(821) 및 제 2 전극(822)으로서, 산화 인듐, 인듐 주석 산화물, 인듐 아연 산화물, 산화 아연, 갈륨을 첨가한 산화 아연 등의 도전성 산화물을 사용할 수 있다.
또는, 제 1 전극(821) 및 제 2 전극(822)으로서, 그래핀 또는 그래파이트를 사용할 수 있다. 그래핀을 포함하는 막은 예를 들어 막 형상으로 형성된 산화 그래핀을 포함하는 막을 환원하여 형성할 수 있다. 환원하는 방법으로서는, 열을 가하는 방법이나 환원제를 사용하는 방법 등을 들 수 있다.
또는, 제 1 전극(821) 및 제 2 전극(822)으로서, 도전성 고분자를 사용할 수 있다.
검지 회로(839)는 예를 들어 트랜지스터(M1) 내지 트랜지스터(M3)를 포함한다. 또한, 검지 회로(839)는 전원 전위 및 신호를 공급하는 배선을 포함한다. 예를 들어, 신호선(DL), 배선(VPI), 배선(CS), 주사선(G1), 배선(RES) 및 배선(VRES) 등을 포함한다.
또한, 검지 회로(839)를 창부(834)와 중첩하지 않는 영역에 배치해도 좋다.
도전성을 갖는 재료를 배선(예를 들어, 신호선(DL), 배선(VPI), 배선(CS), 주사선(G1), 배선(RES) 및 배선(VRES) 등)에 적용할 수 있다. 예를 들어, 무기 도전성 재료, 유기 도전성 재료, 금속 또는 도전성 세라믹 등을 배선에 사용할 수 있다. 또는, 제 1 전극(821) 및 제 2 전극(822)에 사용할 수 있는 재료와 동일한 재료를 배선으로서 적용해도 좋다.
또한, 알루미늄, 금, 백금, 은, 니켈, 티타늄, 텅스텐, 크롬, 몰리브덴, 철, 코발트, 구리, 또는 팔라듐 등의 금속 재료나, 상기 금속 재료를 포함하는 합금 재료를 주사선(G1), 신호선(DL), 배선(VPI), 배선(RES) 및 배선(VRES)에 사용할 수 있다.
또한, 제 1 기재(836)에 검지 회로(839)를 형성해도 좋다. 또는, 다른 기재에 형성된 검지 회로(839)를 제 1 기재(836)에 전치해도 좋다.
제 1 기재(836) 및 제 2 기재(810)로서는 유리 기판, 또는 가요성의 재료(예를 들어, 수지, 수지 필름 또는 플라스틱 필름 등)를 사용할 수 있다.
보다 구체적으로는, 제 1 기재(836) 및 제 2 기재(810)로서는, 무알칼리 유리, 소다 석회 유리, 칼리 유리 또는 크리스털 유리 등을 사용할 수 있다. 또는, 제 1 기재(836)로서는, 폴리에스테르, 폴리올레핀, 폴리아미드, 폴리이미드, 폴리카보네이트 또는 아크릴 수지 등의 수지 필름 또는 수지판을 사용할 수 있다.
보호 기재(837) 또는/및 보호층(837p)으로서는 예를 들어, 유리, 폴리에스테르, 폴리올레핀, 폴리아미드, 폴리이미드, 폴리카보네이트 또는 아크릴 수지 등의 수지 필름, 수지판 또는 적층체 등을 사용할 수 있다.
보호층(837p)으로서는 예를 들어, 하드 코트층 또는 세라믹 코트층을 사용할 수 있다. 구체적으로는, UV 경화 수지 또는 산화 알루미늄을 포함하는 층을 제 2 전극(822)에 중첩하는 위치에 형성해도 좋다.
표시 모듈(801)은 매트릭스상으로 배치된 복수의 화소(802)를 구비한다(도 35의 (C) 참조).
예를 들어, 화소(802)는 부화소(802B), 부화소(802G) 및 부화소(802R)를 포함하고, 각각의 부화소는 표시 소자와 표시 소자를 구동하는 화소 회로를 구비한다.
또한, 화소(802)의 부화소(802B)는 착색층(CFB)과 중첩하는 위치에 배치되고, 부화소(802G)는 착색층(CFG)과 중첩하는 위치에 배치되고, 부화소(802R)는 착색층(CFR)과 중첩하는 위치에 배치된다.
착색층(CFR)은 액정 소자(880)와 중첩하는 위치에 있다. 또한, 액정 소자(880)는 한쪽의 전극으로서 반사 전극(872)을 갖는다(도 36 참조). 이로써, 반사 전극(872)에서 반사된 외광의 일부는 착색층(CFR)을 투과하여, 도면 중에 도시된 화살표의 방향으로 사출된다. 반사 전극(872)으로서는, 앞의 실시형태에 기재한 반사 전극으로서 기능하는 도전막(772)과 동일한 구성으로 할 수 있다. 또한, 액정 소자(880)는 유전율의 이방성이 2 이상 3.8 이하인 액정층을 갖는다.
또한, 착색층(예를 들어 착색층(CFR))을 둘러싸도록 차광성의 층(BM)이 있다.
주사선 구동 회로(803g)는 트랜지스터(803t) 및 용량(803c)을 포함한다(도 3 6 참조).
검지 유닛(820U)이 공급하는 검지 신호 DATA를 변환하여 플렉서블 기판(FPC1)에 공급할 수 있는 여러 가지 회로를 변환기(CONV)에 사용할 수 있다(도 35의 (A) 및 도 36 참조).
예를 들어, 트랜지스터(M4)를 변환기(CONV)에 사용할 수 있다.
표시 모듈(801)은 반사 방지층(867p)을 화소에 중첩하는 위치에 구비한다. 반사 방지층(867p)으로서, 예를 들어 원편광판을 사용할 수 있다.
도 35의 (A)에 도시된 바와 같이, 표시 모듈(801)은 신호를 공급할 수 있는 배선(811)을 구비하고, 단자(819)가 배선(811)에 제공되어 있다. 또한, 화상 신호 및 동기 신호 등의 신호를 공급할 수 있는 플렉서블 기판(FPC2)이 단자(819)에 전기적으로 접속되어 있다.
또한, 플렉서블 기판(FPC2)에는 프린트 배선 기판(PWB)이 부착되어 있어도 좋다.
표시 모듈(801)은 주사선, 신호선 및 전원선 등의 배선을 갖는다. 여러 가지 도전막을 배선에 사용할 수 있다.
표시 모듈(801)이 갖는 배선으로서는 예를 들어, 알루미늄, 크롬, 구리, 탄탈, 티타늄, 몰리브덴, 텅스텐, 니켈, 이트륨, 지르코늄, 은 또는 망간으로부터 선택된 금속 원소, 상술한 금속 원소를 성분으로 하는 합금 또는 상술한 금속 원소를 조합한 합금 등을 사용할 수 있다. 특히, 알루미늄, 크롬, 구리, 탄탈, 티타늄, 몰리브덴, 텅스텐 중으로부터 선택되는 하나 이상의 원소를 포함하면 바람직하다. 특히, 구리와 망간의 합금이 웨트 에칭법을 사용한 미세 가공에 적합하다.
표시 모듈(801)이 갖는 배선의 구체적인 구성으로서는, 알루미늄막 위에 티타늄막을 적층하는 2층 구조, 질화 티타늄막 위에 티타늄막을 적층하는 2층 구조, 질화 티타늄막 위에 텅스텐막을 적층하는 2층 구조, 질화 탄탈막 또는 질화 텅스텐막 위에 텅스텐막을 적층하는 2층 구조, 티타늄막과, 그 티타늄막 위에 알루미늄막을 적층하고, 또한 그 위에 티타늄막을 형성하는 3층 구조 등을 사용할 수 있다. 또는, 알루미늄막 위에 티타늄, 탄탈, 텅스텐, 몰리브덴, 크롬, 네오디뮴, 스칸듐으로부터 선택된 하나 또는 복수 조합한 합금막, 또는 질화막을 적층하는 적층 구조를 사용할 수 있다. 또는, 산화 인듐, 산화 주석 또는 산화 아연을 포함하는 투광성을 갖는 도전 재료를 사용해도 좋다.
또한, 본 실시형태는, 본 명세서에서 기재한 다른 실시형태와 적절히 조합할 수 있다.
(실시형태 7)
본 실시형태에서는, 상기 실시형태에서 설명한 액정 표시 장치를 사용하여 제작되는 전자 기기의 구체예에 대하여, 도 37을 사용하여 설명한다.
본 발명을 적용 가능한 전자 기기의 일례로서, 텔레비전 장치(텔레비전, 또는 텔레비전 수신기라고도 함), 컴퓨터용 등의 모니터, 디지털 카메라, 디지털 비디오 카메라, 디지털 포토 프레임, 휴대 전화기, 휴대형 게임기, 휴대 정보 단말, 음악 재생 장치, 게임기(파칭코기, 슬롯 머신 등), 게임 콘솔을 들 수 있다. 이들 전자 기기의 구체예를 도 37에 도시한다.
도 37의 (A)는 표시부를 갖는 휴대 정보 단말(1400)을 도시하고 있다. 휴대 정보 단말(1400)은 하우징(1401)에 표시부(1402) 및 조작 버튼(1403)이 내장되어 있다. 본 발명의 일 형태의 액정 표시 장치는 표시부(1402)에 사용할 수 있다.
도 37의 (B)는 휴대 전화기(1410)를 도시하고 있다. 휴대 전화기(1410)는 하우징(1411)에 표시부(1412), 조작 버튼(1413), 스피커(1414), 및 마이크(1415)가 내장되어 있다. 본 발명의 일 형태의 액정 표시 장치는 표시부(1412)에 사용할 수 있다.
도 37의 (C)는 음악 재생 장치(1420)를 도시하고 있다. 음악 재생 장치(1420)는 하우징(1421)에 표시부(1422), 조작 버튼(1423), 안테나(1424)가 내장되어 있다. 또한, 안테나(1424)로부터는 무선 신호에 의해 정보를 송수신할 수 있다. 본 발명의 일 형태의 액정 표시 장치는 표시부(1422)에 사용할 수 있다.
표시부(1402), 표시부(1412) 및 표시부(1422)는 터치 입력 기능을 갖고 있어, 표시부(1402), 표시부(1412) 및 표시부(1422)에 표시된 표시 버튼(도시하지 않음)을 손가락 등으로 터치함으로써 화면 조작이나 정보를 입력할 수 있다.
앞의 실시형태에 기재한 액정 표시 장치를 표시부(1402), 표시부(1412) 및 표시부(1422)에 사용함으로써, 표시 품위의 향상이 도모된 표시부(1402), 표시부(1412) 및 표시부(1422)로 할 수 있다.
본 실시형태는 다른 실시형태에 기재한 구성과 적절히 조합하여 실시할 수 있다.
또한, 명세서 중의 도면이나 문장에서 규정되어 있지 않은 내용에 대하여, 그 내용을 제외한 것을 규정한 발명의 일 형태를 구성할 수 있다. 또는, 어떤 값에 대하여, 상한값과 하한값 등으로 나타나는 수치 범위가 기재되어 있는 경우, 그 범위를 임의로 좁힘으로써, 또는, 그 범위 중의 1점을 제외함으로써, 그 범위를 일부 제외한 발명의 일 형태를 규정할 수 있다. 이로써, 예를 들어, 종래 기술이 본 발명의 일 형태의 기술적 범위 내에 들어가지 않는 것을 규정할 수 있다.
구체예로서는, 어떤 회로에 있어서, 제 1 내지 제 5 트랜지스터를 사용하고 있는 회로도가 기재되어 있다고 한다. 그 경우, 그 회로가, 제 6 트랜지스터를 갖고 있지 않은 것을 발명으로서 규정하는 것이 가능하다. 또는, 그 회로가, 용량 소자를 갖고 있지 않은 것을 규정하는 것이 가능하다. 또한, 그 회로가, 어떤 특정한 접속 구조를 취하고 있는 제 6 트랜지스터를 갖고 있지 않다고 규정하여 발명을 구성할 수 있다. 또는, 그 회로가, 어떤 특정한 접속 구조를 취하고 있는 용량 소자를 갖고 있지 않다고 규정하여 발명을 구성할 수 있다. 예를 들어, 게이트가 제 3 트랜지스터의 게이트와 접속되어 있는 제 6 트랜지스터를 갖고 있지 않다고 발명을 규정하는 것이 가능하다. 또는, 예를 들어, 제 1 전극이 제 3 트랜지스터의 게이트와 접속되어 있는 용량 소자를 갖고 있지 않다고 발명을 규정하는 것이 가능하다.
다른 구체예로서는, 어떤 값에 대하여, 예를 들어, 「어떤 전압이, 3V 이상 10V 이하인 것이 적합하다」라고 기재되어 있다고 한다. 그 경우, 예를 들어, 어떤 전압이, -2V 이상 1V 이하인 경우를 제외한다라고 발명의 일 형태를 규정하는 것이 가능하다. 또는, 예를 들어, 어떤 전압이, 13V 이상인 경우를 제외한다라고 발명의 일 형태를 규정하는 것이 가능하다. 또한, 예를 들어, 그 전압이, 5V 이상 8V 이하이다라고 발명을 규정하는 것도 가능하다. 또한, 예를 들어, 그 전압이, 개략 9V라고 발명을 규정하는 것도 가능하다. 또한, 예를 들어, 그 전압이, 3V 이상 10V 이하인데, 9V일 경우를 제외한다라고 발명을 규정하는 것도 가능하다. 또한, 어떤 값에 대하여, 「이러한 범위인 것이 바람직하다」, 「이것들을 충족시키는 것이 적합하다」 등으로 기재되어 있었다고 해도, 어떤 값은 그것들의 기재에 한정되지 않는다. 즉, 「바람직하다」, 「적합하다」 등으로 기재되어 있었다고 해도, 반드시 그런 기재로는 한정되지 않는다.
다른 구체예로서는, 어떤 값에 대하여, 예를 들어, 「어떤 전압이 10V인 것이 적합하다」라고 기재되어 있다고 한다. 그 경우, 예를 들어, 어떤 전압이 -2V 이상 1V 이하인 경우를 제외한다라고 발명의 일 형태를 규정하는 것이 가능하다. 또는, 예를 들어, 어떤 전압이 13V 이상인 경우를 제외한다라고 발명의 일 형태를 규정하는 것이 가능하다.
다른 구체예로서는, 어떤 물질의 성질에 대하여, 예를 들어, 「어떤 막은 절연막이다」라고 기재되어 있다고 한다. 그 경우, 예를 들어, 그 절연막이 유기 절연막인 경우를 제외한다라고 발명의 일 형태를 규정하는 것이 가능하다. 또는, 예를 들어, 그 절연막이 무기 절연막인 경우를 제외한다라고 발명의 일 형태를 규정하는 것이 가능하다. 또는, 예를 들어, 그 막이 도전막인 경우를 제외한다라고 발명의 일 형태를 규정하는 것이 가능하다. 또는, 예를 들어, 그 막이 반도체막인 경우를 제외한다라고 발명의 일 형태를 규정하는 것이 가능하다.
다른 구체예로서는, 어떤 적층 구조에 대하여, 예를 들어, 「A막과 B막 사이에 어떤 막이 제공되어 있다」라고 기재되어 있다고 한다. 그 경우, 예를 들어, 그 막이 4층 이상의 적층막인 경우를 제외한다라고 발명을 규정하는 것이 가능하다. 또는, 예를 들어, A막과 그 막 사이에 도전막이 제공되어 있는 경우를 제외한다라고 발명을 규정하는 것이 가능하다.
또한, 본 명세서 등에서 기재되어 있는 발명의 일 형태는 다양한 사람들이 실시할 수 있다. 하지만, 그 실시는, 복수의 사람이 관여하여 실시되는 경우가 있다. 예를 들어, 송수신 시스템의 경우에 있어서, A사가 송신기를 제조 및 판매하고, B사가 수신기를 제조 및 판매하는 경우가 있다. 다른 예로서는, TFT 및 발광 소자를 갖는 발광 장치의 경우에 있어서, TFT가 형성된 반도체 장치는 A사가 제조 및 판매한다. 그리고, B사가 그 반도체 장치를 구입하여, 그 반도체 장치에 발광 소자를 성막하고, 발광 장치로서 완성시킨다, 란 경우가 있다.
이러한 경우, A사 또는 B사 중 어느 쪽에 대해서도, 특허 침해를 주장할 수 있는 발명의 일 형태를 구성할 수 있다. 즉, A사만이 실시하는 발명의 일 형태를 구성하는 것이 가능하고, 다른 발명의 일 형태로서, B사만이 실시하는 발명의 일 형태를 구성하는 것이 가능하다. 또한, A사 또는 B사에 대하여 특허 침해를 주장할 수 있는 발명의 일 형태는 명확하여, 본 명세서 등에 기재되어 있다고 판단할 수 있다. 예를 들어, 송수신 시스템의 경우에 있어서, 송신기만인 경우의 기재나, 수신기만인 경우의 기재가 본 명세서 등에 없었다고 해도, 송신기만으로 발명의 일 형태를 구성할 수 있고, 수신기만으로 다른 발명의 일 형태를 구성할 수 있고, 그것들의 발명의 일 형태는 명확하여, 본 명세서 등에 기재되어 있다고 판단할 수 있다. 다른 예로서는, TFT 및 발광 소자를 갖는 발광 장치의 경우에 있어서, TFT가 형성된 반도체 장치만인 경우의 기재나, 발광 소자를 갖는 발광 장치만인 경우의 기재가 본 명세서 등에 없었다고 해도, TFT가 형성된 반도체 장치만으로 발명의 일 형태를 구성할 수 있고, 발광 소자를 갖는 발광 장치만으로 발명의 일 형태를 구성 할 수 있고, 그것들의 발명의 일 형태는 명확하여, 본 명세서 등에 기재되어 있다고 판단할 수 있다.
또한, 본 명세서 등에서는, 능동 소자(트랜지스터, 다이오드 등), 수동 소자(용량 소자, 저항 소자 등) 등이 갖는 모든 단자에 대하여, 그 접속처를 특정하지 않아도, 당업자라면 발명의 일 형태를 구성하는 것은 가능한 경우가 있다. 즉, 접속처를 특정하지 않아도, 발명의 일 형태가 명확하다고 할 수 있다. 그리고, 접속처가 특정된 내용이 본 명세서 등에 기재되어 있는 경우, 접속처를 특정하지 않는 발명의 일 형태가 본 명세서 등에 기재되어 있다고 판단하는 것이 가능한 경우가 있다. 특히, 단자의 접속처가 복수의 케이스를 생각할 수 있는 경우에는, 그 단자의 접속처를 특정한 개소로 한정할 필요는 없다. 따라서, 능동 소자(트랜지스터, 다이오드 등), 수동 소자(용량 소자, 저항 소자 등) 등이 갖는 일부의 단자에 대해서만, 그 접속처를 특정함으로써, 발명의 일 형태를 구성하는 것이 가능한 경우가 있다.
또한, 본 명세서 등에서는, 어떤 회로에 대하여, 적어도 접속처를 특정하면, 당업자라면, 발명을 특정하는 것이 가능한 경우가 있다. 또는, 어떤 회로에 대하여, 적어도 기능을 특정하면, 당업자라면 발명을 특정하는 것이 가능한 경우가 있다. 즉, 기능을 특정하면, 발명의 일 형태가 명확하다고 할 수 있다. 그리고, 기능이 특정된 발명의 일 형태가, 본 명세서 등에 기재되어 있다고 판단하는 것이 가능한 경우가 있다. 따라서, 어떤 회로에 대하여, 기능을 특정하지 않아도, 접속처를 특정하면, 발명의 일 형태로서 개시되어 있는 것이며, 발명의 일 형태를 구성하는 것이 가능하다. 또는, 어떤 회로에 대하여, 접속처를 특정하지 않아도, 기능을 특정하면, 발명의 일 형태로서 개시되어 있는 것이며, 발명의 일 형태를 구성하는 것이 가능하다.
또한, 본 명세서 등에서는, 어떤 하나의 실시형태에서 기술하는 도면 또는 문장에서, 그 일부분을 추출하여 발명의 일 형태를 구성하는 것은 가능하다. 따라서, 어떤 부분을 기술한 도면 또는 문장이 기재되어 있는 경우, 그 일부분의 도면 또는 문장을 추출한 내용도 발명의 일 형태로서 개시되어 있는 것이며, 발명의 일 형태를 구성하는 것이 가능한 것으로 한다. 그리고, 그 발명의 일 형태는 명확하다고 할 수 있다. 따라서, 예를 들어, 능동 소자(트랜지스터, 다이오드 등), 배선, 수동 소자(용량 소자, 저항 소자 등), 도전층, 절연층, 반도체층, 유기 재료, 무기 재료, 부품, 장치, 동작 방법, 제조 방법 등이 단수 또는 복수 기재된 도면 또는 문장에서, 그 일부분을 추출하여 발명의 일 형태를 구성하는 것이 가능한 것으로 한다. 예를 들어, N개(N은 정수)의 회로 소자(트랜지스터, 용량 소자 등)를 가지고 구성되는 회로도로부터, M개(M은 정수이고, M<N)의 회로 소자(트랜지스터, 용량 소자 등)를 빼내어 발명의 일 형태를 구성하는 것은 가능하다. 다른 예로서는, N개(N은 정수)의 층을 가지고 구성되는 단면도로부터, M개(M은 정수이고, M <N)의 층을 빼내어, 발명의 일 형태를 구성하는 것은 가능하다. 또 다른 예로서는, N개(N은 정수)의 요소를 가지고 구성되는 플로 차트로부터, M개(M은 정수이고, M<N)의 요소를 뽑아내어 발명의 일 형태를 구성하는 것은 가능하다. 또 다른 예로서는, 「A는, B, C, D, E, 또는, F를 갖는다」라고 기재되어 있는 문장으로부터, 일부의 요소를 임의로 빼내어, 「A는, B와 E를 갖는다」, 「A는, E와 F를 갖는다」, 「A는, C와 E와 F를 갖는다」, 또는, 「A는, B와 C와 D와 E를 갖는다」 등의 발명의 일 형태를 구성하는 것은 가능하다.
또한, 본 명세서 등에서는, 어떤 하나의 실시형태에서 기술하는 도면 또는 문장에서, 적어도 하나의 구체예가 기재된 경우, 그 구체예의 상위 개념을 도출하는 것은 당업자라면 용이하게 이해할 수 있다. 따라서, 어떤 하나의 실시형태에서 기술하는 도면 또는 문장에서, 적어도 하나의 구체예가 기재된 경우, 그 구체예의 상위 개념도 발명의 일 형태로서 개시되어 있는 것이며, 발명의 일 형태를 구성하는 것이 가능하다. 그리고, 그 발명의 일 형태는 명확하다고 할 수 있다.
또한, 본 명세서 등에서는, 적어도 도면에 기재한 내용(도면 중의 일부라도 좋다)은 발명의 일 형태로서 개시되어 있는 것이며, 발명의 일 형태를 구성하는 것이 가능하다. 따라서, 어떤 내용에 대하여, 도면에 기재되어 있으면, 문장을 사용하여 기술하고 있지 않아도, 그 내용은 발명의 일 형태로서 개시되어 있는 것이며, 발명의 일 형태를 구성하는 것이 가능하다. 마찬가지로, 도면의 일부를 추출한 도면에 대해서도, 발명의 일 형태로서 개시되어 있는 것이며, 발명의 일 형태를 구성하는 것이 가능하다. 그리고, 그 발명의 일 형태는 명확하다고 할 수 있다.
C1: 단자
C2: 단자
C3: 단자
C4: 단자
CK1: 배선
CK2: 배선
CK3: 배선
CK4: 배선
G1: 주사선
M1: 트랜지스터
M3: 트랜지스터
M4: 트랜지스터
ND1: 노드
S1: 단자
S2: 단자
S3: 단자
S4: 단자
SP1: 배선
SP2: 배선
VSS1: 배선
VSS2: 배선
VSS3: 배선
VSS4: 배선
FPC1: 플렉서블 기판
FPC2: 플렉서블 기판
SR: 회로
A: 기간
B: 기간
C: 기간
D: 기간
E: 기간
F: 기간
G: 기간
H: 기간
OUT: 배선
O: 단자
SL: 배선
DL: 신호선
CS: 배선
RES: 배선
VPI: 배선
VRES: 배선
Ca: 검지 소자
BG: 배선
100: 회로
101: 트랜지스터
102: 트랜지스터
103: 트랜지스터
103A: 트랜지스터
103B: 트랜지스터
103C: 트랜지스터
103D: 트랜지스터
104: 트랜지스터
105: 트랜지스터
106: 트랜지스터
107: 트랜지스터
108: 트랜지스터
109: 트랜지스터
110: 트랜지스터
111: 트랜지스터
112: 트랜지스터
113: 트랜지스터
114: 트랜지스터
115: 트랜지스터
116: 트랜지스터
116A: 트랜지스터
116B: 트랜지스터
130: 화소부
131: 화소
132: 트랜지스터
133: 액정 소자
134: 용량 소자
135: 트랜지스터
136: 트랜지스터
137: EL 소자
600: 트랜지스터
601: 기판
602: 게이트 전극
603: 절연층
604: 산화물 반도체층
604a: 채널 영역
604b: n형 영역
604c: n형 영역
605a: 전극
605b: 전극
606: 절연층
607: 절연층
610: 트랜지스터
614: 산화물 반도체층
614a: 산화물 반도체층
614b: 산화물 반도체층
620: 트랜지스터
624: 산화물 반도체층
624a: 산화물 반도체층
624b: 산화물 반도체층
624c: 산화물 반도체층
650: 트랜지스터
651: 절연층
652: 절연층
654: 절연층
656: 절연층
660: 트랜지스터
664: 산화물 반도체층
664a: 산화물 반도체층
664b: 산화물 반도체층
664c: 산화물 반도체층
670: 트랜지스터
700: 표시 모듈
701: 기판
702: 화소부
704: 소스 드라이버 회로부
705: 기판
706: 게이트 드라이버 회로부
708: FPC 단자부
710: 신호선
711: 배선부
712: 씰재
716: FPC
734: 절연막
736: 착색막
738: 차광막
750: 트랜지스터
752: 트랜지스터
760: 접속 전극
764: 절연막
768: 절연막
770: 평탄화 절연막
772: 도전막
774: 도전막
775: 액정 소자
776: 액정층
778: 구조체
780: 이방성 도전막
790: 용량 소자
800: 입출력 장치
801: 표시 모듈
802: 화소
802B: 부화소
802G: 부화소
802R: 부화소
803c: 용량
803g: 주사선 구동 회로
803t: 트랜지스터
810: 기재
811: 배선
817: 보호 기재
819: 단자
820U 검지 유닛
821: 전극
822: 전극
823: 절연층
834: 창부
836: 기재
837: 보호 기재
837p: 보호층
839: 검지 회로
850: 입력 장치
867p: 반사 방지층
872: 반사 전극
880: 액정 소자
1135: 트랜지스터
1400: 휴대 정보 단말
1401: 하우징
1402: 표시부
1403: 조작 버튼
1410: 휴대 전화기
1411: 하우징
1412: 표시부
1413: 조작 버튼
1414: 스피커
1415: 마이크
1420: 음악 재생 장치
1421: 하우징
1422: 표시부
1423: 조작 버튼
1424: 안테나
C2: 단자
C3: 단자
C4: 단자
CK1: 배선
CK2: 배선
CK3: 배선
CK4: 배선
G1: 주사선
M1: 트랜지스터
M3: 트랜지스터
M4: 트랜지스터
ND1: 노드
S1: 단자
S2: 단자
S3: 단자
S4: 단자
SP1: 배선
SP2: 배선
VSS1: 배선
VSS2: 배선
VSS3: 배선
VSS4: 배선
FPC1: 플렉서블 기판
FPC2: 플렉서블 기판
SR: 회로
A: 기간
B: 기간
C: 기간
D: 기간
E: 기간
F: 기간
G: 기간
H: 기간
OUT: 배선
O: 단자
SL: 배선
DL: 신호선
CS: 배선
RES: 배선
VPI: 배선
VRES: 배선
Ca: 검지 소자
BG: 배선
100: 회로
101: 트랜지스터
102: 트랜지스터
103: 트랜지스터
103A: 트랜지스터
103B: 트랜지스터
103C: 트랜지스터
103D: 트랜지스터
104: 트랜지스터
105: 트랜지스터
106: 트랜지스터
107: 트랜지스터
108: 트랜지스터
109: 트랜지스터
110: 트랜지스터
111: 트랜지스터
112: 트랜지스터
113: 트랜지스터
114: 트랜지스터
115: 트랜지스터
116: 트랜지스터
116A: 트랜지스터
116B: 트랜지스터
130: 화소부
131: 화소
132: 트랜지스터
133: 액정 소자
134: 용량 소자
135: 트랜지스터
136: 트랜지스터
137: EL 소자
600: 트랜지스터
601: 기판
602: 게이트 전극
603: 절연층
604: 산화물 반도체층
604a: 채널 영역
604b: n형 영역
604c: n형 영역
605a: 전극
605b: 전극
606: 절연층
607: 절연층
610: 트랜지스터
614: 산화물 반도체층
614a: 산화물 반도체층
614b: 산화물 반도체층
620: 트랜지스터
624: 산화물 반도체층
624a: 산화물 반도체층
624b: 산화물 반도체층
624c: 산화물 반도체층
650: 트랜지스터
651: 절연층
652: 절연층
654: 절연층
656: 절연층
660: 트랜지스터
664: 산화물 반도체층
664a: 산화물 반도체층
664b: 산화물 반도체층
664c: 산화물 반도체층
670: 트랜지스터
700: 표시 모듈
701: 기판
702: 화소부
704: 소스 드라이버 회로부
705: 기판
706: 게이트 드라이버 회로부
708: FPC 단자부
710: 신호선
711: 배선부
712: 씰재
716: FPC
734: 절연막
736: 착색막
738: 차광막
750: 트랜지스터
752: 트랜지스터
760: 접속 전극
764: 절연막
768: 절연막
770: 평탄화 절연막
772: 도전막
774: 도전막
775: 액정 소자
776: 액정층
778: 구조체
780: 이방성 도전막
790: 용량 소자
800: 입출력 장치
801: 표시 모듈
802: 화소
802B: 부화소
802G: 부화소
802R: 부화소
803c: 용량
803g: 주사선 구동 회로
803t: 트랜지스터
810: 기재
811: 배선
817: 보호 기재
819: 단자
820U 검지 유닛
821: 전극
822: 전극
823: 절연층
834: 창부
836: 기재
837: 보호 기재
837p: 보호층
839: 검지 회로
850: 입력 장치
867p: 반사 방지층
872: 반사 전극
880: 액정 소자
1135: 트랜지스터
1400: 휴대 정보 단말
1401: 하우징
1402: 표시부
1403: 조작 버튼
1410: 휴대 전화기
1411: 하우징
1412: 표시부
1413: 조작 버튼
1414: 스피커
1415: 마이크
1420: 음악 재생 장치
1421: 하우징
1422: 표시부
1423: 조작 버튼
1424: 안테나
Claims (3)
- 제 1 내지 제 7 트랜지스터를 갖고,
상기 제 1 트랜지스터의 소스 및 드레인 중 한쪽은 클록 신호선과 전기적으로 접속되고,
상기 제 1 트랜지스터의 소스 및 드레인 중 다른 쪽은 게이트 신호선과 전기적으로 접속되고,
상기 제 2 트랜지스터의 소스 및 드레인 중 한쪽은 상기 게이트 신호선과 전기적으로 접속되고,
상기 제 2 트랜지스터의 소스 및 드레인 중 다른 쪽은 전원선과 전기적으로 접속되고,
상기 제 3 트랜지스터의 소스 및 드레인 중 한쪽은 상기 제 4 트랜지스터의 소스 및 드레인 중 한쪽과 전기적으로 접속되고,
상기 제 3 트랜지스터의 소스 및 드레인 중 한쪽은 상기 제 5 트랜지스터의 소스 및 드레인 중 한쪽과 전기적으로 접속되고,
상기 제 3 트랜지스터의 게이트는 상기 제 2 트랜지스터의 게이트와 전기적으로 접속되고,
상기 제 4 트랜지스터의 소스 및 드레인 중 다른 쪽은 제 1 신호선과 전기적으로 접속되고,
상기 제 4 트랜지스터의 게이트는 제 2 신호선과 전기적으로 접속되고,
상기 제 5 트랜지스터의 소스 및 드레인 중 다른 쪽은 제 3 신호선과 전기적으로 접속되고,
상기 제 5 트랜지스터의 게이트는 제 4 신호선과 전기적으로 접속되고,
상기 제 6 트랜지스터의 소스 및 드레인 중 한쪽은 상기 제 3 트랜지스터의 게이트와 전기적으로 접속되고,
상기 제 6 트랜지스터의 소스 및 드레인 중 다른 쪽은 제 5 신호선과 전기적으로 접속되고,
상기 제 6 트랜지스터의 게이트는 상기 제 5 신호선과 전기적으로 접속되고,
상기 제 7 트랜지스터의 소스 및 드레인 중 한쪽은 상기 제 3 트랜지스터의 게이트와 전기적으로 접속되고,
상기 제 7 트랜지스터의 게이트는 상기 제 3 트랜지스터의 소스 및 드레인 중 한쪽과 전기적으로 접속되고,
상기 제 3 트랜지스터의 소스 및 드레인 중 다른 쪽이 적어도 상기 제 3 트랜지스터의 채널 형성 영역을 통해 상기 제 1 트랜지스터의 게이트 및 상기 제 7 트랜지스터의 게이트와 도통 상태일 때, 상기 제 1 트랜지스터가 오프되는 전위 및 상기 제 7 트랜지스터가 오프되는 전위가 적어도 상기 제 3 트랜지스터의 채널 형성 영역을 통해 상기 제 1 트랜지스터의 게이트에 입력되고,
상기 제 7 트랜지스터의 소스 및 드레인 중 다른 쪽이 적어도 상기 제 7 트랜지스터의 채널 형성 영역을 통해 상기 제 3 트랜지스터의 게이트와 도통 상태일 때, 상기 제 3 트랜지스터가 오프되는 전위가 적어도 상기 제 7 트랜지스터의 채널 형성 영역을 통해 상기 제 3 트랜지스터의 게이트에 입력되고,
상기 제 1 신호선이 적어도 상기 제 4 트랜지스터의 채널 형성 영역을 통해 상기 제 1 트랜지스터의 게이트와 도통 상태일 때, 상기 제 1 신호선의 전위가 적어도 상기 제 4 트랜지스터의 채널 형성 영역을 통해 상기 제 1 트랜지스터의 게이트에 입력되고,
상기 제 3 신호선이 적어도 상기 제 5 트랜지스터의 채널 형성 영역을 통해 상기 제 1 트랜지스터의 게이트와 도통 상태일 때, 상기 제 3 신호선의 전위가 적어도 상기 제 5 트랜지스터의 채널 형성 영역을 통해 상기 제 1 트랜지스터의 게이트에 입력되는, 반도체 장치.
- 제 1 내지 제 7 트랜지스터를 갖고,
상기 제 1 트랜지스터의 소스 및 드레인 중 한쪽은 클록 신호선과 전기적으로 접속되고,
상기 제 1 트랜지스터의 소스 및 드레인 중 다른 쪽은 게이트 신호선과 전기적으로 접속되고,
상기 제 2 트랜지스터의 소스 및 드레인 중 한쪽은 상기 게이트 신호선과 전기적으로 접속되고,
상기 제 2 트랜지스터의 소스 및 드레인 중 다른 쪽은 전원선과 전기적으로 접속되고,
상기 제 3 트랜지스터의 소스 및 드레인 중 한쪽은 상기 제 4 트랜지스터의 소스 및 드레인 중 한쪽과 전기적으로 접속되고,
상기 제 3 트랜지스터의 소스 및 드레인 중 한쪽은 상기 제 5 트랜지스터의 소스 및 드레인 중 한쪽과 전기적으로 접속되고,
상기 제 3 트랜지스터의 게이트는 상기 제 2 트랜지스터의 게이트와 전기적으로 접속되고,
상기 제 4 트랜지스터의 소스 및 드레인 중 다른 쪽은 제 1 신호선과 전기적으로 접속되고,
상기 제 4 트랜지스터의 게이트는 제 2 신호선과 전기적으로 접속되고,
상기 제 5 트랜지스터의 소스 및 드레인 중 다른 쪽은 제 3 신호선과 전기적으로 접속되고,
상기 제 5 트랜지스터의 게이트는 제 4 신호선과 전기적으로 접속되고,
상기 제 6 트랜지스터의 소스 및 드레인 중 한쪽은 상기 제 3 트랜지스터의 게이트와 전기적으로 접속되고,
상기 제 6 트랜지스터의 소스 및 드레인 중 다른 쪽은 제 5 신호선과 전기적으로 접속되고,
상기 제 6 트랜지스터의 게이트는 상기 제 5 신호선과 전기적으로 접속되고,
상기 제 7 트랜지스터의 소스 및 드레인 중 한쪽은 상기 제 3 트랜지스터의 게이트와 전기적으로 접속되고,
상기 제 7 트랜지스터의 게이트는 상기 제 3 트랜지스터의 소스 및 드레인 중 한쪽과 전기적으로 접속되고,
상기 제 3 트랜지스터의 소스 및 드레인 중 다른 쪽이 적어도 상기 제 3 트랜지스터의 채널 형성 영역을 통해 상기 제 1 트랜지스터의 게이트 및 상기 제 7 트랜지스터의 게이트와 도통 상태일 때, 상기 제 1 트랜지스터가 오프되는 전위 및 상기 제 7 트랜지스터가 오프되는 전위가 적어도 상기 제 3 트랜지스터의 채널 형성 영역을 통해 상기 제 1 트랜지스터의 게이트에 입력되고,
상기 제 7 트랜지스터의 소스 및 드레인 중 다른 쪽이 적어도 상기 제 7 트랜지스터의 채널 형성 영역을 통해 상기 제 3 트랜지스터의 게이트와 도통 상태일 때, 상기 제 3 트랜지스터가 오프되는 전위가 적어도 상기 제 7 트랜지스터의 채널 형성 영역을 통해 상기 제 3 트랜지스터의 게이트에 입력되고,
상기 제 1 신호선이 적어도 상기 제 4 트랜지스터의 채널 형성 영역을 통해 상기 제 1 트랜지스터의 게이트와 도통 상태일 때, 상기 제 1 신호선의 전위가 적어도 상기 제 4 트랜지스터의 채널 형성 영역을 통해 상기 제 1 트랜지스터의 게이트에 입력되고,
상기 제 3 신호선이 적어도 상기 제 5 트랜지스터의 채널 형성 영역을 통해 상기 제 1 트랜지스터의 게이트와 도통 상태일 때, 상기 제 3 신호선의 전위가 적어도 상기 제 5 트랜지스터의 채널 형성 영역을 통해 상기 제 1 트랜지스터의 게이트에 입력되고,
상기 제 1 트랜지스터의 W(채널 폭)/L(채널 길이)은 상기 제 2 트랜지스터의 W/L보다 크고,
상기 제 1 트랜지스터의 W/L은 상기 제 3 트랜지스터의 W/L보다 크고,
상기 제 1 트랜지스터의 W/L은 상기 제 4 트랜지스터의 W/L보다 크고,
상기 제 1 트랜지스터의 W/L은 상기 제 5 트랜지스터의 W/L보다 큰, 반도체 장치.
- 제 1 항 또는 제 2 항에 기재된 반도체 장치와 화소를 갖고,
상기 화소는 제 8 트랜지스터를 갖고,
상기 제 8 트랜지스터의 소스 및 드레인 중 한쪽은 액정 소자와 전기적으로 접속되고,
상기 제 8 트랜지스터의 소스 및 드레인 중 다른 쪽은 소스 신호선과 전기적으로 접속되고,
상기 제 8 트랜지스터의 게이트는 상기 게이트 신호선과 전기적으로 접속되고,
상기 액정 소자의 구동 모드는 FFS 모드인, 표시 장치.
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