KR20240104918A - 표시 패널 및 표시장치 - Google Patents
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Abstract
본 개시의 실시 예들은, 표시 패널 및 표시 장치에 관헌 것으로서, 더욱 상세하게는, 제1 액티브층 및 제2 액티브층, 제1 및 제2 액티브층 상에 배치된 게이트 절연막, 게이트 절연막 상에 배치되고, 제1 액티브층 상에 배치된 제1 게이트 전극 및 제2 액티브층 상에 배치된 제2 게이트 전극, 제2 게이트 전극 상에 배치된 제1 소스 전극 및 제1 드레인 전극과, 제2 액티브층과 전기적으로 연결된 제2 소스 전극 및 제2 드레인 전극, 제1 소스 전극, 제1 드레인 전극, 제2 소스 전극 및 제2 드레인 전극 상에 배치된 제1 패시베이션층 및 제1 패시베이션층 상에 배치된 차단층을 포함하고, 차단층은 제1 액티브층의 전체와 중첩되고, 제2 액티브층의 일부와 중첩됨으로써, 트랜지스터의 전기적 특성을 향상 시킬 수 있는 표시 패널 및 표시 장치를 제공할 수 있다.
Description
본 개시의 실시 예들은 표시 패널 및 표시 장치에 관한 것이다.
박막 트랜지스터는 전자 기기 분야에서 스위칭 소자(switching device)나 구동 소자(driving device)로 널리 사용되고 있다.
특히, 박막 트랜지스터(Thin Film Transistor)는 유리 기판이나 플라스틱 기판 상에 제조될 수 있기 때문에, 액정 표시 장치(Liquid Crystal Display Device) 또는 유기 발광 표시 장치(Organic Light Emitting Display Device) 등과 같은 표시 장치에서 구동 소자 또는 스위칭 소자로 널리 이용되고 있다.
그러나, 표시 패널에 사용되는 소자들 중 적어도 일부는 광이나 수소에 민감한 특성을 가지고 있고, 이로 인해 소자의 전기적 특성이 변화되는 문제가 있다.
본 개시의 실시 예들은 트랜지스터의 종류에 따라 트랜지스터에 입사되는 광과 수소의 양이 조절될 수 있도록 트랜지스터와 중첩된 차단층이 배치된 구조를 갖는 표시 패널 및 표시 장치에 관한 것이다.
본 개시의 실시 예들은 적어도 일부 트랜지스터 상에 배치된 차단층을 통해 구동 트랜지스터의 전기적 특성을 향상 시키고, 스캔 트랜지스터의 신뢰성을 향상시킬 수 있는 표시 패널 및 표시 장치에 관한 것이다.
본 개시의 실시 예들은 기판 상에 배치된 제1 액티브층 및 제2 액티브층, 제1 및 제2 액티브층 상에 배치된 게이트 절연막, 게이트 절연막 상에 배치되고, 제1 액티브층 상에 배치된 제1 게이트 전극 및 제2 액티브층 상에 배치된 제2 게이트 전극, 제1 및 제2 게이트 전극 상에 배치된 층간 절연막, 층간 절연막 상에 배치되고 서로 이격되되 제1 액티브층과 전기적으로 연결된 제1 소스 전극 및 제1 드레인 전극과, 제2 액티브층과 전기적으로 연결된 제2 소스 전극 및 제2 드레인 전극, 제1 소스 전극, 제1 드레인 전극, 제2 소스 전극 및 제2 드레인 전극 상에 배치된 제1 패시베이션층 및 제1 패시베이션층 상에 배치된 차단층을 포함하고, 차단층은 제1 액티브층의 전체와 중첩되고, 제2 액티브층의 일부와 중첩된 표시 패널을 제공할 수 있다.
본 개시의 실시 예들은 기판 상에 배치되고, 제1 액티브층, 제1 액티브층 상에 배치된 제1 게이트 전극, 제1 게이트 전극 상에 배치된 제1 소스 전극 및 제1 드레인 전극 포함하는 제1 트랜지스터, 제1 트랜지스터의 제1 액티브층 하부에 배치된 제2 게이트 전극, 제2 게이트 전극 하부에 배치된 제2 액티브층 및 제1 소스 전극 및 제1 드레인 전극과 동일 층에 배치된 제2 소스 전극 및 제2 드레인 전극을 포함하는 제2 트랜지스터 및 제1 트랜지스터의 제1 액티브층 전체와 중첩된 차단층을 포함하고, 차단층은 상기 제2 트랜지스터와 미 중첩된 표시 장치를 제공할 수 있다.
본 개시의 실시 예들에 의하면, 트랜지스터의 종류에 따라 트랜지스터에 입사되는 광과 수소의 양이 조절될 수 있도록 트랜지스터와 중첩된 차단층이 배치된 구조를 갖는 표시 패널 및 표시 장치를 제공할 수 있다.
본 개시의 실시 예들에 의하면, 적어도 일부 트랜지스터 상에 배치된 차단층을 통해 구동 트랜지스터의 전기적 특성을 향상 시키고, 스캔 트랜지스터의 신뢰성을 향상시킴으로써, 고효율 및 장수명의 특성을 갖는 표시 패널 및 표시 장치를 제공할 수 있다.
도 1은 본 개시의 실시 예들에 따른 표시 장치의 시스템 구성도이다.
도 2는 본 개시의 실시 예들에 따른 표시 장치의 서브 픽셀의 등가 회로이다.
도 3은 본 개시의 실시 예들에 따른 표시 장치의 서브 픽셀의 다른 등가 회로이다.
도 4는 본 개시의 실시 예들에 따른 표시 장치의 서브 픽셀 내 라이트 쉴드를 나타낸 도면이다.
도 5는 본 개시의 실시 예들에 따른 표시 패널의 표시 영역에 배치된 하나의 서브 픽셀의 구조를 도시한 평면도이다.
도 6은 제1 트랜지스터와 차단층이 중첩된 구조를 개략적으로 도시한 평면도이다.
도 7은 제2 트랜지스터와, 차단층이 중첩된 구조를 개략적으로 도시한 평면도이다.
도 8은 제4 트랜지스터와 차단층이 중첩된 구조를 개략적으로 도시한 평면도이다.
도 9는 트랜지스터와 차단층의 오픈 영역이 중첩된 영역의 비율에 따라 트랜지스터의 문턱 전압(Vth) 값이 변하는 것을 도시한 도면이다.
도 10은 트랜지스터와 차단층의 오픈 영역이 중첩된 영역의 비율에 따른 트랜지스터의 VGS 및 IDS 커브를 도시한 도면이다.
도 11은 도 6의 A-B를 절단한 단면, 도 7의 C-D를 따라 절단한 단면 및 도 8의 E-F를 따라 절단한 단면의 구조를 도시한 도면이다.
도 12는 본 개시의 실시 예들에 따른 표시 패널의 단면 구조를 도시한 도면이다.
도 13은 본 개시의 실시 예들에 따른 표시 패널의 표시 영역에 대한 단면 구조를 도시한 도면이다.
도 14는 본 개시의 실시 예들에 따른 표시 패널의 단면 구조를 도시한 도면이다.
도 2는 본 개시의 실시 예들에 따른 표시 장치의 서브 픽셀의 등가 회로이다.
도 3은 본 개시의 실시 예들에 따른 표시 장치의 서브 픽셀의 다른 등가 회로이다.
도 4는 본 개시의 실시 예들에 따른 표시 장치의 서브 픽셀 내 라이트 쉴드를 나타낸 도면이다.
도 5는 본 개시의 실시 예들에 따른 표시 패널의 표시 영역에 배치된 하나의 서브 픽셀의 구조를 도시한 평면도이다.
도 6은 제1 트랜지스터와 차단층이 중첩된 구조를 개략적으로 도시한 평면도이다.
도 7은 제2 트랜지스터와, 차단층이 중첩된 구조를 개략적으로 도시한 평면도이다.
도 8은 제4 트랜지스터와 차단층이 중첩된 구조를 개략적으로 도시한 평면도이다.
도 9는 트랜지스터와 차단층의 오픈 영역이 중첩된 영역의 비율에 따라 트랜지스터의 문턱 전압(Vth) 값이 변하는 것을 도시한 도면이다.
도 10은 트랜지스터와 차단층의 오픈 영역이 중첩된 영역의 비율에 따른 트랜지스터의 VGS 및 IDS 커브를 도시한 도면이다.
도 11은 도 6의 A-B를 절단한 단면, 도 7의 C-D를 따라 절단한 단면 및 도 8의 E-F를 따라 절단한 단면의 구조를 도시한 도면이다.
도 12는 본 개시의 실시 예들에 따른 표시 패널의 단면 구조를 도시한 도면이다.
도 13은 본 개시의 실시 예들에 따른 표시 패널의 표시 영역에 대한 단면 구조를 도시한 도면이다.
도 14는 본 개시의 실시 예들에 따른 표시 패널의 단면 구조를 도시한 도면이다.
이하, 본 개시의 일부 실시 예들을 예시적인 도면을 참조하여 상세하게 설명한다. 각 도면의 구성 요소들에 참조부호를 부가함에 있어서, 동일한 구성 요소들에 대해서는 비록 다른 도면상에 표시되더라도 가능한 한 동일한 부호를 가질 수 있다. 또한, 본 개시를 설명함에 있어, 관련된 공지 구성 또는 기능에 대한 구체적인 설명이 본 개시의 요지를 흐릴 수 있다고 판단되는 경우에는 그 상세한 설명은 생략할 수 있다. 본 명세서 상에서 언급된 "포함한다", "갖는다", "이루어진다" 등이 사용되는 경우 "~만"이 사용되지 않는 이상 다른 부분이 추가될 수 있다. 구성 요소를 단수로 표현한 경우에 특별한 명시적인 기재 사항이 없는 한 복수를 포함하는 경우를 포함할 수 있다.
또한, 본 개시의 구성 요소를 설명하는 데 있어서, 제1, 제2, A, B, (a), (b) 등의 용어를 사용할 수 있다. 이러한 용어는 그 구성 요소를 다른 구성 요소와 구별하기 위한 것일 뿐, 그 용어에 의해 해당 구성 요소의 본질, 차례, 순서 또는 개수 등이 한정되지 않는다.
구성 요소들의 위치 관계에 대한 설명에 있어서, 둘 이상의 구성 요소가 "연결", "결합" 또는 "접속" 등이 된다고 기재된 경우, 둘 이상의 구성 요소가 직접적으로 "연결", "결합" 또는 "접속" 될 수 있지만, 둘 이상의 구성 요소와 다른 구성 요소가 더 "개재"되어 "연결", "결합" 또는 "접속"될 수도 있다고 이해되어야 할 것이다. 여기서, 다른 구성 요소는 서로 "연결", "결합" 또는 "접속" 되는 둘 이상의 구성 요소 중 하나 이상에 포함될 수도 있다.
구성 요소들이나, 동작 방법이나 제작 방법 등과 관련한 시간적 흐름 관계에 대한 설명에 있어서, 예를 들어, "~후에", "~에 이어서", "~다음에", "~전에" 등으로 시간적 선후 관계 또는 흐름적 선후 관계가 설명되는 경우, "바로" 또는 "직접"이 사용되지 않는 이상 연속적이지 않은 경우도 포함할 수 있다.
한편, 구성 요소에 대한 수치 또는 그 대응 정보(예: 레벨 등)가 언급된 경우, 별도의 명시적 기재가 없더라도, 수치 또는 그 대응 정보는 각종 요인(예: 공정상의 요인, 내부 또는 외부 충격, 노이즈 등)에 의해 발생할 수 있는 오차 범위를 포함하는 것으로 해석될 수 있다.
이하, 첨부된 도면을 참조하여 본 개시의 다양한 실시 예들을 상세히 설명한다.
도 1은 본 개시의 실시 예들에 따른 표시 장치(100)의 시스템 구성도이다.
도 1을 참조하면, 본 개시의 실시 예들에 따른 표시 장치(100)는 표시 패널(110)과, 표시 패널(110)을 구동하기 위한 구동 회로를 포함할 수 있다.
구동 회로는 데이터 구동 회로(120) 및 게이트 구동 회로(130) 등을 포함할 수 있으며, 데이터 구동 회로(120) 및 게이트 구동 회로(130)를 제어하는 컨트롤러(140)를 더 포함할 수 있다.
표시 패널(110)은 기판(SUB)과, 기판(SUB) 상에 배치되는 다수의 데이터 라인(DL) 및 다수의 게이트 라인(GL) 등의 신호 배선들을 포함할 수 있다. 표시 패널(110)은 다수의 데이터 라인(DL) 및 다수의 게이트 라인(GL)과 연결된 다수의 서브 픽셀(SP)을 포함할 수 있다.
표시 패널(110)은 영상이 표시되는 표시 영역(DA) 및 영상이 표시되지 않으며 표시 영역(DA)의 외곽에 위치하는 비-표시 영역(NDA)을 포함할 수 있다. 표시 패널(110)에서, 표시 영역(DA)에는 이미지를 표시하기 위한 다수의 서브 픽셀(SP)이 배치되고, 비-표시 영역(NDA)에는 구동 회로들(120, 130, 140)이 전기적으로 연결되거나 구동 회로들(120, 130, 140)이 실장 될 수 있고, 집적회로 또는 인쇄회로 등이 연결되는 패드부가 배치될 수도 있다.
데이터 구동 회로(120)는 다수의 데이터 라인(DL)을 구동하기 위한 회로로서, 다수의 데이터 라인(DL)으로 데이터 신호들을 공급할 수 있다. 게이트 구동 회로(130)는 다수의 게이트 라인(GL)을 구동하기 위한 회로서, 다수의 게이트 라인(GL)으로 게이트 신호들을 공급할 수 있다. 컨트롤러(140)는 데이터 구동 회로(120)의 동작 타이밍을 제어하기 위하여 데이터 제어 신호(DCS)를 데이터 구동 회로(120)에 공급할 수 있다. 컨트롤러(140)는 게이트 구동 회로(130)의 동작 타이밍을 제어하기 위한 게이트 제어 신호(GCS)를 게이트 구동 회로(130)에 공급할 수 있다.
컨트롤러(140)는, 각 프레임에서 구현하는 타이밍에 따라 스캐닝 동작이 시작되도록 제어하고, 외부에서 입력되는 입력 영상 데이터를 데이터 구동 회로(120)에서 사용하는 데이터 신호 형식에 맞게 전환하여 전환된 영상 데이터(Data)를 데이터 구동 회로(120)에 공급하고, 스캐닝 타이밍에 맞춰 적당한 시간에 데이터 구동이 진행되도록 제어할 수 있다.
컨트롤러(140)는, 게이트 구동 회로(130)를 제어하기 위하여, 게이트 스타트 펄스(GSP: Gate Start Pulse), 게이트 쉬프트 클럭(GSC: Gate Shift Clock), 게이트 출력 인에이블 신호(GOE: Gate Output Enable) 등을 포함하는 각종 게이트 제어 신호(GCS: Gate Control Signal)를 출력할 수 있다.
컨트롤러(140)는, 데이터 구동 회로(120)를 제어하기 위하여, 소스 스타트 펄스(SSP: Source Start Pulse), 소스 샘플링 클럭(SSC: Source Sampling Clock), 소스 출력 인에이블 신호(SOE: Source Output Enable) 등을 포함하는 각종 데이터 제어 신호(DCS: Data Control Signal)를 출력할 수 있다.
컨트롤러(140)는, 데이터 구동 회로(120)와 별도의 부품으로 구현될 수도 있고, 데이터 구동 회로(120)와 함께 통합되어 집적회로로 구현될 수 있다.
데이터 구동 회로(120)는, 컨트롤러(140)로부터 영상 데이터(Data)를 입력 받아 다수의 데이터 라인(DL)로 데이터 전압을 공급함으로써, 다수의 데이터 라인(DL)을 구동한다. 여기서, 데이터 구동 회로(120)는 소스 구동 회로라고도 한다.
이러한 데이터 구동 회로(120)는 하나 이상의 소스 드라이버 집적회로(SDIC: Source Driver Integrated Circuit)를 포함할 수 있다.
예를 들어, 각 소스 드라이버 집적회로(SDIC)는 테이프 오토메티드 본딩(TAB: Tape Automated Bonding) 방식으로 표시 패널(110)과 연결되거나, 칩 온 글래스(COG: Chip On Glass) 또는 칩 온 패널(COP: Chip On Panel) 방식으로 표시 패널(110)의 본딩 패드(Bonding Pad)에 연결되거나, 칩 온 필름(COF: Chip On Film) 방식으로 구현되어 표시 패널(110)과 연결될 수 있다.
게이트 구동 회로(130)는 컨트롤러(140)의 제어에 따라, 턴-온 레벨 전압의 게이트 신호를 출력하거나 턴-오프 레벨 전압의 게이트 신호를 출력할 수 있다. 게이트 구동 회로(130)는 다수의 게이트 라인(GL)으로 턴-온 레벨 전압의 게이트 신호를 순차적으로 공급함으로써, 다수의 게이트 라인(GL)을 순차적으로 구동할 수 있다.
게이트 구동 회로(130)는 테이프 오토메티드 본딩(TAB) 방식으로 표시 패널(110)과 연결되거나, 칩 온 글래스(COG) 또는 칩 온 패널(COP) 방식으로 표시 패널(110)의 본딩 패드(Bonding Pad)에 연결되거나, 칩 온 필름(COF) 방식에 따라 표시 패널(110)과 연결될 수 있다. 또는, 게이트 구동 회로(130)는 게이트 인 패널(GIP: Gate In Panel) 타입으로 표시 패널(110)의 비-표시 영역(NDA)에 형성될 수 있다. 게이트 구동 회로(130)는 기판(SUB) 상에 배치되거나 기판(SUB)에 연결될 수 있다. 즉, 게이트 구동 회로(130)는 GIP 타입인 경우 기판(SUB)의 비-표시 영역(NDA)에 배치될 수 있다. 게이트 구동 회로(130)는 칩 온 글래스(COG) 타입, 칩 온 필름(COF) 타입 등인 경우 기판(SUB)에 연결될 수 있다.
한편, 데이터 구동 회로(120) 및 게이트 구동 회로(130) 중 적어도 하나의 구동 회로는 표시 영역(DA)에 배치될 수도 있다. 예를 들어, 데이터 구동 회로(120) 및 게이트 구동 회로(130) 중 적어도 하나의 구동 회로는 서브 픽셀들(SP)과 중첩되지 않게 배치될 수도 있고, 서브 픽셀들(SP)과 일부 또는 전체가 중첩되게 배치될 수도 있다.
데이터 구동 회로(120)는, 게이트 구동 회로(130)에 의해 특정 게이트 라인(GL)이 열리면, 컨트롤러(140)로부터 수신한 영상 데이터(Data)를 아날로그 형태의 데이터 전압으로 변환하여 다수의 데이터 라인(DL)으로 공급할 수 있다.
데이터 구동 회로(120)는 표시 패널(110)의 일 측(예: 상측 또는 하측)에 연결될 수도 있다. 구동 방식, 패널 설계 방식 등에 따라, 데이터 구동 회로(120)는 표시 패널(110)의 양 측(예: 상측과 하측)에 모두 연결되거나, 표시 패널(110)의 4 측면 중 둘 이상의 측면에 연결될 수도 있다.
게이트 구동 회로(130)는 표시 패널(110)의 일 측(예: 좌측 또는 우측)에 연결될 수도 있다. 구동 방식, 패널 설계 방식 등에 따라, 게이트 구동 회로(130)는 표시 패널(110)의 양 측(예: 좌측과 우측)에 모두 연결되거나, 표시 패널(110)의 4 측면 중 둘 이상의 측면에 연결될 수도 있다.
컨트롤러(140)는 통상의 디스플레이 기술에서 이용되는 타이밍 컨트롤러(Timing Controller)이거나, 타이밍 컨트롤러(Timing Controller)를 포함하여 다른 제어 기능도 더 수행할 수 있는 제어장치일 수 있으며, 타이밍 컨트롤러와 다른 제어장치일 수도 있으며, 제어장치 내 회로일 수도 있다. 컨트롤러(140)는, IC (Integrate Circuit), FPGA (Field Programmable Gate Array), ASIC (Application Specific Integrated Circuit), 또는 프로세서(Processor) 등의 다양한 회로나 전자 부품으로 구현될 수 있다.
컨트롤러(140)는 인쇄회로기판, 연성 인쇄회로 등에 실장되고, 인쇄회로기판, 연성 인쇄회로 등을 통해 데이터 구동 회로(120) 및 게이트 구동 회로(130)와 전기적으로 연결될 수 있다.
본 개시의 실시 예들에 따른 표시 장치(100)는, 액정표시장치 등의 백 라이트 유닛을 포함하는 디스플레이일 수도 있고, OLED(Organic Light Emitting Diode) 디스플레이, 퀀텀닷(Quantum Dot) 디스플레이, 마이크로 LED (Micro Light Emitting Diode) 디스플레이 등의 자발광 디스플레이일 수 있다.
본 개시의 실시 예들에 따른 표시 장치(100)가 OLED 디스플레이인 경우, 각 서브 픽셀(SP)은 스스로 빛을 내는 유기발광다이오드(OLED)를 발광소자로서 포함할 수 있다. 본 개시의 실시 예들에 따른 표시 장치(100)가 퀀텀닷 디스플레이인 경우, 각 서브 픽셀(SP)은 스스로 빛을 내는 반도체 결정인 퀀텀닷(Quantum Dot)으로 만들어진 발광소자를 포함할 수 있다. 본 개시의 실시 예들에 따른 표시 장치(100)가 마이크로 LED 디스플레이인 경우, 각 서브 픽셀(SP)은 스스로 빛을 내고 무기물을 기반으로 만들어진 마이크로 LED (Micro Light Emitting Diode)를 발광소자로서 포함할 수 있다.
도 2는 본 개시의 실시 예들에 따른 표시 장치(100)의 서브 픽셀(SP)의 등가 회로이고, 도 3은 본 개시의 실시 예들에 따른 표시 장치(100)의 서브 픽셀(SP)의 다른 등가 회로이다.
도 2를 참조하면, 본 개시의 실시 예들에 따른 표시 장치(100)의 표시 패널(110)에 배치된 다수의 서브 픽셀(SP) 각각은 발광소자(ED), 구동 트랜지스터(DRT), 스캐닝 트랜지스터(SCT) 및 스토리지 캐패시터(Cst)를 포함할 수 있다.
도 2를 참조하면, 발광소자(ED)는 픽셀 전극(PE)과 공통 전극(CE)을 포함하고, 픽셀 전극(PE)과 공통 전극(CE) 사이에 위치하는 발광층(EL)을 포함할 수 있다.
발광소자(ED)의 픽셀 전극(PE)은 각 서브 픽셀(SP)마다 배치되는 전극이고, 공통 전극(CE)은 모든 서브 픽셀(SP)에 공통으로 배치되는 전극일 수 있다. 여기서, 픽셀 전극(PE)은 애노드 전극이고 공통 전극(CE)은 캐소드 전극일 수 있다. 반대로, 픽셀 전극(PE)은 캐소드 전극이고 공통 전극(CE)은 애노드 전극일 수 있다.
예를 들어, 발광소자(ED)는 유기발광다이오드(OLED), 발광다이오드(LED) 또는 퀀텀닷 발광소자 등일 수 있다.
구동 트랜지스터(DRT)는 발광소자(ED)를 구동하기 위한 트랜지스터로서, 제1 노드(N1), 제2 노드(N2), 및 제3 노드(N3) 등을 포함할 수 있다.
구동 트랜지스터(DRT)의 제1 노드(N1)는 구동 트랜지스터(DRT)의 소스 노드(소스 전극) 또는 드레인 노드(드레인 전극)일 수 있으며, 발광소자(ED)의 픽셀 전극(PE)과도 전기적으로 연결될 수 있다. 구동 트랜지스터(DRT)의 제2 노드(N2)는 구동 트랜지스터(DRT)의 드레인 노드(드레인 전극) 또는 소스 노드(소스 전극)일 수 있으며, 구동전압(EVDD)을 공급하는 구동전압 라인(DVL)과 전기적으로 연결될 수 있다. 구동 트랜지스터(DRT)의 제3 노드(N3)는 구동 트랜지스터(DRT)의 게이트 노드(게이트 전극)일 수 있으며, 스캐닝 트랜지스터(SCT)의 소스 노드 또는 드레인 노드와 전기적으로 연결될 수 있다.
스캐닝 트랜지스터(SCT)는 게이트 신호의 일종인 스캐닝 게이트 신호(SCAN)에 의해 제어되며 구동 트랜지스터(DRT)의 제3 노드(N3)와 데이터 라인(DL) 사이에 연결될 수 있다. 다시 말해, 스캐닝 트랜지스터(SCT)는, 게이트 라인(GL)의 한 종류인 스캐닝 게이트 라인(SCL)에서 공급되는 스캐닝 게이트 신호(SCAN)에 따라 턴-온 또는 턴-오프 되어, 데이터 라인(DL)과 구동 트랜지스터(DRT)의 제3 노드(N3) 간의 연결을 제어할 수 있다.
스캐닝 트랜지스터(SCT)는, 턴-온 레벨 전압을 갖는 스캐닝 게이트 신호(SCAN)에 의해 턴-온 되어, 데이터 라인(DL)에서 공급된 데이터 전압(Vdata)을 구동 트랜지스터(DRT)의 제3 노드(N3)에 전달해줄 수 있다.
여기서, 스캐닝 트랜지스터(SCT)가 n 타입 트랜지스터인 경우, 스캐닝 게이트 신호(SCAN)의 턴-온 레벨 전압은 하이 레벨 전압일 수 있다. 스캐닝 트랜지스터(SCT)가 p 타입 트랜지스터인 경우, 스캐닝 게이트 신호(SCAN)의 턴-온 레벨 전압은 로우 레벨 전압일 수 있다.
스토리지 캐패시터(Cst)는 구동 트랜지스터(DRT)의 제3 노드(N3)와 제1 노드(N1) 사이에 연결될 수 있다. 스토리지 캐패시터(Cst)는 양 단의 전압 차이에 해당하는 전하량이 충전되고, 정해진 프레임 시간 동안, 양 단의 전압 차이를 유지하는 역할을 해준다. 이에 따라, 정해진 프레임 시간 동안, 해당 서브 픽셀(SP)은 발광할 수 있다.
도 3를 참조하면, 본 개시의 실시 예들에 따른 표시 장치(100)의 표시 패널(110)에 배치된 다수의 서브 픽셀(SP) 각각은 센싱 트랜지스터(SENT)를 더 포함할 수 있다.
센싱 트랜지스터(SENT)는 게이트 신호의 일종인 센싱 게이트 신호(SENSE)에 의해 제어되며 구동 트랜지스터(DRT)의 제1 노드(N1)와 기준전압 라인(RVL) 사이에 연결될 수 있다. 다시 말해, 센싱 트랜지스터(SENT)는, 게이트 라인(GL)의 다른 한 종류인 센싱 게이트 라인(SENL)에서 공급된 센싱 게이트 신호(SENSE)에 따라 턴-온 또는 턴-오프 되어, 기준전압 라인(RVL)과 구동 트랜지스터(DRT)의 제1 노드(N1) 간의 연결을 제어할 수 있다.
센싱 트랜지스터(SENT)는, 턴-온 레벨 전압을 갖는 센싱 게이트 신호(SENSE)에 의해 턴-온 되어, 기준전압 라인(RVL)에서 공급된 기준전압(Vref)을 구동 트랜지스터(DRT)의 제1 노드(N1)에 전달해줄 수 있다.
또한, 센싱 트랜지스터(SENT)는, 턴-온 레벨 전압을 갖는 센싱 게이트 신호(SENSE)에 의해 턴-온 되어, 구동 트랜지스터(DRT)의 제1 노드(N1)의 전압을 기준전압 라인(RVL)으로 전달해줄 수 있다.
여기서, 센싱 트랜지스터(SENT)가 n 타입 트랜지스터인 경우, 센싱 게이트 신호(SENSE)의 턴-온 레벨 전압은 하이 레벨 전압일 수 있다. 센싱 트랜지스터(SENT)가 p 타입 트랜지스터인 경우, 센싱 게이트 신호(SENSE)의 턴-온 레벨 전압은 로우 레벨 전압일 수 있다.
센싱 트랜지스터(SENT)가 구동 트랜지스터(DRT)의 제1 노드(N1)의 전압을 기준전압 라인(RVL)으로 전달해주는 기능은 서브 픽셀(SP)의 특성치를 센싱하기 위한 구동 시 이용될 수 있다. 이 경우, 기준전압 라인(RVL)으로 전달되는 전압은 서브 픽셀(SP)의 특성치를 산출하기 위한 전압이거나 서브 픽셀(SP)의 특성치가 반영된 전압일 수 있다.
구동 트랜지스터(DRT), 스캐닝 트랜지스터(SCT) 및 센싱 트랜지스터(SENT) 각각은 n 타입 트랜지스터이거나 p 타입 트랜지스터일 수 있다. 본 개시에서는, 설명의 편의를 위하여, 구동 트랜지스터(DRT), 스캐닝 트랜지스터(SCT) 및 센싱 트랜지스터(SENT) 각각은 n타입인 것을 예로 든다.
스토리지 캐패시터(Cst)는, 구동 트랜지스터(DRT)의 게이트 노드와 소스 노드(또는 드레인 노드) 사이에 존재하는 내부 캐패시터(Internal Capacitor)인 기생 캐패시터(예: Cgs, Cgd)가 아니라, 구동 트랜지스터(DRT)의 외부에 의도적으로 설계한 외부 캐패시터(External Capacitor)일 수 있다.
스캐닝 게이트 라인(SCL) 및 센싱 게이트 라인(SENL)은 서로 다른 게이트 라인(GL)일 수 있다. 이 경우, 스캐닝 게이트 신호(SCAN) 및 센싱 게이트 신호(SENSE)는 서로 별개의 게이트 신호일 수 있고, 하나의 서브 픽셀(SP) 내 스캐닝 트랜지스터(SCT)의 온-오프 타이밍과 센싱 트랜지스터(SENT)의 온-오프 타이밍은 독립적일 수 있다. 즉, 하나의 서브 픽셀(SP) 내 스캐닝 트랜지스터(SCT)의 온-오프 타이밍과 센싱 트랜지스터(SENT)의 온-오프 타이밍은 동일할 수도 있고 다를 수 있다.
이와 다르게, 스캐닝 게이트 라인(SCL) 및 센싱 게이트 라인(SENL)은 동일한 게이트 라인(GL)일 수 있다. 즉, 하나의 서브 픽셀(SP) 내 스캐닝 트랜지스터(SCT)의 게이트 노드와 센싱 트랜지스터(SENT)의 게이트 노드는 하나의 게이트 라인(GL)에 연결될 수 있다. 이 경우, 스캐닝 게이트 신호(SCAN) 및 센싱 게이트 신호(SENSE)는 동일한 게이트 신호일 수 있고, 하나의 서브 픽셀(SP) 내 스캐닝 트랜지스터(SCT)의 온-오프 타이밍과 센싱 트랜지스터(SENT)의 온-오프 타이밍은 동일할 수 있다.
도 2 및 도 3에 도시된 서브 픽셀(SP)의 구조는 예시들일 뿐, 1개 이상의 트랜지스터를 더 포함하거나 1개 이상의 캐패시터를 더 포함하여 다양하게 변형될 수 있다.
또한, 도 2 및 도 3에서는 표시 장치(100)가 자발광 표시 장치인 경우를 가정하여 서브 픽셀 구조를 설명하였으나, 표시 장치(100)가 액정 표시 장치인 경우, 각 서브 픽셀(SP)은 트랜지스터 및 픽셀 전극 등을 포함할 수 있다.
도 4는 본 개시의 실시 예들에 따른 표시 장치(100)의 서브 픽셀(SP) 내 라이트 쉴드(LS: Light Shield)를 나타낸 도면이다.
도 4를 참조하면, 본 개시의 실시 예들에 따른 표시 장치(100)의 서브 픽셀(SP)에서, 구동 트랜지스터(DRT)는 문턱 전압, 이동도 등의 고유 특성치를 가질 수 있다. 구동 트랜지스터(DRT)의 고유 특성치가 변화하게 되면, 구동 트랜지스터(DRT)의 전류 구동 능력(전류 공급 성능)이 변화하게 되어, 해당 서브 픽셀(SP)의 발광 특성도 변화할 수 있다.
구동 트랜지스터(DRT)의 구동 시간의 경과에 따라 구동 트랜지스터(DRT)의 소자 특성(예: 문턱 전압, 이동도 등)이 변할 수 있다. 또한, 구동 트랜지스터(DRT)에 빛이 조사되는 경우, 특히, 구동 트랜지스터(DRT)의 채널 영역에 빛이 조사되는 경우, 구동 트랜지스터(DRT)의 소자 특성(예: 문턱 전압, 이동도 등)이 변할 수도 있다.
따라서, 도 4에 도시된 바와 같이, 구동 트랜지스터(DRT)의 소자 특성 변화(예: 문턱 전압 변화, 이동도 변화 등)를 줄여주기 위하여, 구동 트랜지스터(DRT)의 근방에 라이트 쉴드(LS)가 형성되어 있을 수 있다. 예를 들어, 라이트 쉴드(LS)는 구동 트랜지스터(DRT)의 채널 영역 아래에 형성될 수 있다.
한편, 라이트 쉴드(LS)는 광 차단 역할 이외에, 구동 트랜지스터(DRT)의 채널 영역 하부에 형성되어 구동 트랜지스터(DRT)의 바디(Body)의 역할을 할 수 있다.
구동 트랜지스터(DRT)에서 바디 효과(Body effect)가 발생될 수 있는데, 이러한 바디 효과의 영향을 줄여주기 위하여, 구동 트랜지스터(DRT)의 바디 역할을 하는 라이트 쉴드(LS)는 구동 트랜지스터(DRT)의 제1 노드(N1)와 전기적으로 연결될 수 있다. 여기서, 구동 트랜지스터(DRT)의 제1 노드(N1)는 구동 트랜지스터(DRT)의 소스 노드일 수 있다.
한편, 라이트 쉴드(LS)는 구동 트랜지스터(DRT)의 채널 영역 하부뿐만 아니라, 다른 트랜지스터(예: SCT, SENT)의 채널 영역 하부에도 배치될 수 있다.
본 개시의 실시 예들에 따른 표시 패널(110)의 표시 영역(DA)에는, 각 서브 픽셀(SP)마다 트랜지스터들(DRT, SCT, SENT)이 배치될 수 있다. 본 개시의 실시 예들에 따른 표시 패널(110)의 비-표시 영역(NDA)에 게이트 구동 회로(130)가 GIP (Gate In Panel) 타입으로 형성되는 경우, GIP 타입의 게이트 구동 회로(130)에 포함되는 다수의 트랜지스터가 표시 패널(110)의 비-표시 영역(NDA)에 배치될 수 있다.
도 5는 본 개시의 실시 예들에 따른 표시 패널(110)의 표시 영역(DA)에 배치된 하나의 서브 픽셀(SP)의 구조를 도시한 평면도이다.
도 5를 참조하면, 본 개시의 실시 예들에 따른 표시 패널(110)의 서브 픽셀(SP)은 발광 영역(EA) 및 발광 영역(EA)을 제외한 나머지 영역인 비 발광 영역을 포함할 수 있다.
발광 영역(EA)은 뱅크(BK)의 개구부에 해당하는 영역으로, 애노드 전극(PE)이 뱅크(BK)의 개구부와 중첩되는 영역일 수 있다.
비 발광 영역(NEA)에는 발광 영역(EA)에 배치된 발광 소자를 구동하기 위한 회로부가 배치될 수 있다.
회로부는 다수의 신호 라인(511, 512, 513, 514, 515, 516, 517), 다수의 트랜지스터(T1, T2, T3) 및 스토리지 캐패시터(Cst)를 포함할 수 있다.
구체적으로, 표시 패널(110)은 제1 방향으로 연장된 제1 신호 라인(511), 제2 신호 라인(512) 및 제3 신호 라인(513)을 포함하고, 제1 방향과 교차하는 방향인 제2 방향으로 연장된 제4 신호 라인(514) 및 제5 신호 라인(515)을 포함할 수 있다.
여기서, 제1 신호 라인(511)은 구동 전압 라인이고, 제2 신호 라인(512)은 데이터 라인이며, 제3 신호 라인(513)은 기준 전압 라인일 수 있고, 제4 및 제5 신호 라인(514, 515)은 스캔 라인일 수 있으나, 본 개시의 실시 예들이 이에 한정되는 것은 아니다.
또한, 도 5를 참조하면, 본 개시의 실시 예들에 따른 표시 패널(110)은 적어도 일부가 제2 방향으로 연장되는 제1 연장 라인(516)과 제2 연장 라인(517)을 포함할 수 있다. 제1 연장 라인(516)은 제1 신호 라인(511)에 전기적으로 연결된 신호 라인이며, 제2 연장 라인(517)은 제3 신호 라인에 전기적으로 연결된 신호 라인일 수 있다.
서브 픽셀(SP)의 회로부에는 제1 트랜지스터(T1), 제2 트랜지스터(T2), 제3 트랜지스터(T3) 및 스토리지 캐패시터(Cst)가 배치될 수 있다.
도 5에서, 제1 트랜지스터(T1)는 구동 트랜지스터(DRT)일 수 있고, 제2 트랜지스터(T2)는 스캔 트랜지스터(SCAN)이며, 제3 트랜지스터(T3)는 센스 트랜지스터일 수 있다.
도 5를 참조하면, 제1 트랜지스터(T1)는 제1 액티브층(ACT1), 제1 게이트 전극(G1), 제1 소스 전극(S1) 및 제1 드레인 전극(D1)을 포함할 수 있다.
도 5를 참조하면, 제1 소스 전극(S1)은 제1 연장 라인(516)과 동일한 구성일 수 있으나, 본 개시의 실시 예들이 이에 한정되는 것은 아니다.
또한, 도 5를 참조하면, 제1 액티브층(ACT1)의 하부에는 제1 액티브층(ACT1)의 채널 영역과 중첩된 라이트 쉴드(LS)가 배치될 수 있다.
제2 트랜지스터(T2)는 제2 액티브층(ACT2), 제2 게이트 전극(G2), 제2 소스 전극(S2) 및 제2 드레인 전극(D2)을 포함할 수 있다.
제2 게이트 전극(G2)은 제4 신호 라인(514)과 동일한 구성일 수 있고, 제2 소스 전극(S1)은 제1 게이트 전극(G1)과 일체인 구성일 수 있으나, 본 개시의 실시 예들이 이에 한정되는 것은 아니다.
제3 트랜지스터(T3)는 제3 액티브층(ACT3), 제3 게이트 전극(G3), 제3 소스 전극(S3) 및 제3 드레인 전극(D3)을 포함할 수 있다.
제3 게이트 전극(G3)은 제5 신호 라인(514)과 동일한 구성일 수 있고, 제3 드레인 전극(D3)은 제2 연장 라인(517)과 동일한 구성일 수 있으나, 본 개시의 실시 예들이 이에 한정되는 것은 아니다.
도 5를 참조하면, 제1 트랜지스터(T1), 제2 트랜지스터(T2) 및 제3 트랜지스터(T3) 각각은 차단층(520)과 중첩될 수 있다.
또한, 도 5를 참조하면, 스토리지 캐패시터(Cst)는 다수의 스토리지 캐패시터 전극을 포함할 수 있으며, 라이트 쉴드(LS), 제1 액티브층(ACT1) 및 차단층(520) 각각이 중첩되어 스토리지 캐패시터 전극 역할을 할 수 있다.
본 개시의 실시 예들에 따른 차단층(520)은 금속 물질을 포함할 수 있다. 예를 들면, 차단층(520)은 알루미늄(Al), 금(Au), 은(Ag), 구리(Cu), 텅스텐(W), 몰리브덴(Mo), 크롬(Cr), 탄탈륨(Ta), 티타늄(Ti) 등의 금속 또는 이들의 합금 중 어느 하나를 포함할 수 있다.
이러한 차단층(520)은 표시 패널(110) 내에 배치된 다수의 트랜지스터의 액티브층에 광과 수소(H)가 입사되는 것을 방지하여 트랜지스터의 문턱 전압 특성이 달라지는 현상을 방지할 수 있다.
본 개시의 실시 예들에 따른 표시 패널(110) 내에 배치된 다수의 트랜지스터의 액티브층 중 적어도 하나의 액티브층은 산화물 반도체 물질을 포함할 수 있다. 산화물 반도체 물질은 산화물 소재에 도핑을 통해 전도성을 제어하고 밴드갭을 조절한 반도체 소재로서, 일반적으로 넓은 밴드갭을 갖는 투명 반도체 소재일 수 있다. 예를 들어, 산화물 반도체 물질은 IGZO (Indium gallium zinc oxide), ZnO (zinc oxide), IGO (Indium Gallium Oxide), IZO(Indium Zinc Oxide), CdO (cadmium oxide), InO (indium oxide), ZTO (zinc tin oxide), ZITO (zinc indium tin oxide), IGZTO (Indium gallium zinc tin oxide) 등을 포함할 수 있다.
예를 들면, 제1 내지 제3 액티브층(ACT1, ACT2, ACT3)은 산화물 반도체 물질을 포함할 수 있으며, 이러한 제1 내지 제3 액티브층(ACT1, ACT2, ACT3)을 포함하는 트랜지스터는 산화물 박막 트랜지스터(Oxide thin film transistor)라고 할 수 있다.
제1 트랜지스터(T1), 제2 트랜지스터(T2) 및 제3 트랜지스터(T3) 중 적어도 하나의 트랜지스터가 차단층(520)과 중첩된 면적은 다른 나머지 2개의 트랜지스터가 차단층(520)과 중첩된 면적과 상이할 수 있다.
예를 들면, 도 5에 도시된 바와 같이, 제1 트랜지스터(T1)가 차단층(520)과 중첩된 면적이 제2 및 제3 트랜지스터(T2, T3) 각각이 차단층(520)과 중첩된 면적보다 클 수 있다.
다시 말해, 본 개시의 실시 예들에 따른 표시 패널(110) 내에 배치된 트랜지스터들은 종류에 따라 차단층(520)과 중첩되는 영역이 상이해질 수 있다.
도 5의 제1 트랜지스터는 표시 영역(DA)에 배치된 구동 트랜지스터(DRT)일 수 있고, 제2 트랜지스터(T2)는 표시 영역(DA)에 배치된 스캔 트랜지스터(SCAN)일 수 있으며, 제3 트랜지스터(T3)는 표시 영역(DA)에 배치된 센스 트랜지스터(SENSE)일 수 있다.
또한, 도 5에서는 도시하지 않았으나, 도 1의 비 표시 영역(NDA)에도 다수의 트랜지스터가 배치될 수 있다.
예를 들면, 비 표시 영역(NDA)의 게이트 구동 회로가 배치된 영역에 다수의 제4 트랜지스터가 배치될 수 있으며, 다수의 제4 트랜지스터 역시 차단층과 중첩될 수 있다.
표시 영역(DA)에 배치된 제1 내지 제3 트랜지스터(T1, T2, T3) 및 비 표시 영역(NDA)에 배치된 제4 트랜지스터 각각이 차단층과 중첩된 구조를 도 6 내지 도 8을 참조하여 검토하면 다음과 같다.
도 6은 제1 트랜지스터와 차단층이 중첩된 구조를 개략적으로 도시한 평면도이고, 도 7은 제2 트랜지스터와, 차단층이 중첩된 구조를 개략적으로 도시한 평면도이며, 도 8은 제4 트랜지스터와 차단층이 중첩된 구조를 개략적으로 도시한 평면도이다.
또한, 도 7에서는 제2 트랜지스터(T2)와 차단층(520)의 배치 관계를 도시하였으나, 제3 트랜지스터(T3)와 차단층(520)의 배치 관계는 도 7에 도시된 제2 트랜지스터(T2)와 차단층(520)의 배치 관계와 동일할 수 있다. 이에, 후술 하는 설명에서는 제2 트랜지스터(T2)와 차단층(520)의 배치 관계를 중심으로 설명한다.
도 6 내지 도 8을 참조하면, 제1 트랜지스터(T1)와 차단층(520)이 서로 중첩된 면적은, 제2 트랜지스터(T2)와 차단층(520)이 서로 중첩된 면적 및, 제4 트랜지스터(T4)와 차단층(520)이 서로 중첩된 면적보다 클 수 있다.
구체적으로, 도 6 내지 도 8을 참조하면, 제1 트랜지스터(T1)의 제1 액티브층(ACT1)이 차단층(520)과 중첩된 면적은, 제2 트랜지스터(T2)의 제2 액티브층(ACT2)이 차단층(520)과 중첩된 면적과 제4 트랜지스터(T4)의 제4 액티브층(ACT4)이 차단층(520)과 중첩된 면적보다 클 수 있다.
또한, 도 8의 제4 트랜지스터(T4)의 제4 액티브층(ACT4)이 차단층(520)과 중첩된 면적은, 도 7의 제2 트랜지스터(T2)의 제2 액티브층(ACT2)이 차단층(520)과 중첩된 면적보다 클 수 있다.
여기서, 제1 액티브층(ACT1)과 차단층(520)이 서로 중첩된 영역은 제1 액티브층(ACT1)과 차단층(520) 사이에 제1 트랜지스터(T1)의 다른 구성(예: 제1 게이트 전극(G1), 제1 소스 전극(S1) 및 제1 드레인 전극(D1))이 배치된 상태로 제1 액티브층(ACT1)과 차단층(520)이 중첩된 영역을 포함할 수 있다.
제2 액티브층(ACT2)과 차단층(520)이 서로 중첩된 영역은 제2 액티브층(ACT2)과 차단층(520) 사이에 제2 트랜지스터(T2)의 다른 구성(예: 제2 게이트 전극(G2), 제2 소스 전극(S2) 및 제2 드레인 전극(D2))이 배치된 상태로 제2 액티브층(ACT2)과 차단층(520)이 중첩된 영역을 포함할 수 있다.
제4 액티브층(ACT4)과 차단층(520)이 서로 중첩된 영역은 제4 액티브층(ACT4)과 차단층(520) 사이에 제4 트랜지스터(T4)의 다른 구성(예: 제4 게이트 전극(G4), 제4 소스 전극(S4) 및 제4 드레인 전극(D4))이 배치된 상태로 제4 액티브층(ACT42)과 차단층(520)이 중첩된 영역을 포함할 수 있다.
차단층(520)은 액티브층들(ACT1, ACT2, ACT4)에 광이 입사되거나 수소가 침투하는 것을 방지하는 역할을 할 수 있다.
한편, 표시 패널(110)에 배치되는 다수의 트랜지스터들 중 구동 트랜지스터인 제1 트랜지스터(T1)의 문턱 전압의 변화(Vth shift)가 발생하게 되면, 제1 트랜지스터(T1)에 전기적으로 연결된 발광 소자에 인가되는 전류가 바뀌기 때문에 제1 트랜지스터(T1)의 문턱 전압이 변하지 않도록 하는 것이 중요할 수 있다.
도 6 내지 도 8에 도시된 바와 같이, 제1 액티브층(ACT1)이 차단층(520)과 중첩되는 면적이 가장 크기 때문에 제1 액티브층(ACT1)에 입사되는 광량과 침투되는 수소의 양은 제2 및 제4 액티브층(ACT2, ACT4)보다 적을 수 있다. 이를 통해, 광 또는 수소로 인해 제1 트랜지스터(T1)의 문턱 전압이 변화되는 것을 방지할 수 있다.
또한, 제4 트랜지스터(T4)가 제2 트랜지스터(T2)에 비해 문턱 전압 변화에 민감한 트랜지스터이기 때문에, 제4 액티브층(ACT4)이 차단층(520)과 중첩된 면적은 제2 액티브층(ACT2)이 차단층(520)과 중첩된 면적보다 클 수 있다.
제2 트랜지스터(T2)는 제1 트랜지스터(T1)과 제4 트랜지스터(T4)에 비해 문턱 전압의 변화에 크게 영향을 받지 않을 수 있다. 도면에는 도시하지 않았으나, 제3 트랜지스터(T3) 역시 제1 및 제4 트랜지스터(T1, T4)에 비해 문턱 전압의 변화에 크게 영향을 받지 않을 수 있다.
한편, 산화물 반도체 물질에 수소가 너무 많이 유입되는 경우, 문턱 전압이 변화되는 문제가 있으나, 적정한 함량으로 유입되는 경우 산화물 반도체 물질의 결함(defect)을 보호(passivation)하여 트랜지스터의 신뢰성을 향상시킬 수 있다.
도 6 내지 도 8을 참조하면, 제2 액티브층(ACT2)은 제1 및 제4 액티브층(ACT1, ACT4)에 비해 차단층(520)과 중첩되는 면적이 적으므로, 제1 및 제4 액티브층(ACT1, ACT4)에 비해 수소 유입량이 많을 수 있다.
다만, 앞서 언급한 바와 같이, 수소가 제2 액티브층(ACT2)에 너무 많은 양이 유입되는 경우, 큰 범위로 문턱 전압이 변화되기 때문에 오히려 제2 트랜지스터(T2)의 신뢰성에 문제가 될 수 있으므로, 제2 액티브층(ACT2)의 일부 역시 차단층(520)과 중첩할 수 있다.
또한, 제1 액티브층(ACT1)을 포함하는 제1 트랜지스터(T1)는 발광 소자의 구동 전류와 직접적인 관련이 있는 트랜지스터이므로, 문턱 전압 변화 없이 유지되어야 한다는 점에서, 제1 액티브층(ACT1)에 수소 유입을 차단하는 방향으로 설계될 수 있다.
또한, 도 6 내지 도 8을 참조하면, 제1 트랜지스터(T1)의 제1 게이트 전극(G1), 제2 트랜지스터(T2)의 제2 게이트 전극(G2) 및 제4 트랜지스터(T4)의 제4 게이트 전극(G4) 각각은 적어도 일부가 차단층(520)과 중첩될 수 있다.
도 6 내지 도 8을 참조하면, 제1 트랜지스터(T1)의 제1 게이트 전극(G1)이 차단층(520)과 중첩된 면적은, 제2 트랜지스터(T2)의 제2 게이트 전극(G2)이 차단층(520)과 중첩된 면적과 제4 트랜지스터(T4)의 제4 게이트 전극(G4)이 차단층(520)과 중첩된 면적보다 클 수 있다.
또한, 제2 트랜지스터(T2)의 제2 게이트 전극(G2)과 제4 트랜지스터(T4)의 제4 게이트 전극(G4) 각각은 차단층(520)과 미 중첩될 수 있다.
게이트 전극이 금속을 포함하는 차단층(520)과 중첩되는 면적이 커질수록 RC road가 커질 수 있다.
각 트랜지스터(T1, T2, T4)의 액티브층(ACT1, ACT2, ACT4)에 광 또는 수소가 유입되는 것을 방지 하기 위해서는 각 트랜지스터(T1, T2, T4) 상에 차단층(520)이 배치될 수 있는데, 수소 유입 차단이 필요한 제1 트랜지스터(T1)는 차단층(520)과 중첩되는 면적이 커져야 하므로, 이에 따라, 제1 게이트 전극(G1)은 차단층(520)과 중첩된 구조를 가질 수 있다.
반면에, 제2 트랜지스터(T2) 및 제4 트랜지스터(T4)는 제1 트랜지스터(T1)에 비해 수소에 대한 민감도가 떨어지므로, 제2 및 제4 트랜지스터(T2, T4)는 차단층(520)과 일부 영역에서만 중첩되어도 충분할 수 있다.
이에, 제2 및 제4 트랜지스터(T2, T4)에 유입되는 수소와 광을 일부 차단하는 동시에 RC delay를 방지할 수 있도록 제2 액티브층(ACT2) 및 제4 액티브층(ACT4) 각각의 일부가 차단층(520)과 미 중첩될 수 있다. 구체적으로, 제2 액티브층(ACT2)이 제2 게이트 전극(G2)과 중첩된 영역 및 제4 액티브층(ACT4)이 제4 게이트 전극(G4)과 중첩된 영역 각각은 차단층(520)과 미 중첩될 수 있다.
또한, 도 6 내지 도 8을 참조하면, 차단층(520)이 제1 트랜지스터(T1)의 제1 소스 전극(S1) 및 제1 드레인 전극(D1)과 중첩된 면적은, 차단층(520)이 제2 트랜지스터(T2)의 제2 소스 전극(S2) 및 제2 드레인 전극(D2)과 중첩된 면적보다 크고, 차단층(520)이 제4 트랜지스터(T4)의 제4 소스 전극(S4) 및 제4 드레인 전극(D4)과 중첩된 면적보다도 클 수 있다.
또한, 도 7 및 도 8을 참조하면, 차단층(520)이 제2 트랜지스터(T2)의 제2 소스 전극(S2) 및 제2 드레인 전극(D2)과 중첩된 면적은 차단층(520)이 제4 트랜지스터(T4)의 제4 소스 전극(S4) 및 제4 드레인 전극(D4)과 중첩된 면적보다 작을 수 있다.
이를 통해, 제1 트랜지스터(T1)에는 제2 및 제4 트랜지스터(T2, T4)보다 적은 양의 광과 수소가 유입될 수 있고, 제4 트랜지스터(T4)에는 제2 트랜지스터(T2)보다 적은 양의 광과 수소가 유입될 수 있다.
도 6 및 도 8을 참조하면, 수소와 광이 트랜지스터에 유입되는 것을 방지하거나, 적정한 양의 수소가 트랜지스터에 유입될 수 있도록 역할을 하는 차단층(520)은 다양한 형사으로 이루어질 수 있다.
예를 들어, 도 6을 참조하면, 제1 트랜지스터(T1)와 중첩된 영역에서 차단층(520)의 형상은 비 메쉬 타입(Non-mesh type)형태일 수 있으며, 오픈 영역(open area)이 없는 판 형태로 이루어질 수 있다.
또한, 도 7 및 도 8을 참조하면, 제2 트랜지스터(T2) 및 제4 트랜지스터(T4)와 중첩된 각각의 영역에서 차단층(520)은 다수의 오픈 영역(open area)을 구비할 수 있다. 여기서, 오픈 영역(open area)은 트랜지스터 상에 차광층(520)이 배치되지 않은 영역을 의미할 수 있다.
다만, 트랜지스터의 종류에 따라 유입 허용 수소의 양이 상이하기 때문에, 도 7 및 도 8에 도시된 바와 같이, 제2 트랜지스터(T2) 상에 배치된 차단층(520)이 오픈 영역의 면적과 제4 트랜지스터(T4) 상에 배치된 차단층(520)의 오픈 영역의 면적은 상이할 수 있다.
또한, 도 7에 도시된 바와 같이, 제2 트랜지스터(T2) 상에 배치된 차단층(520)과 같이 하나의 트랜지스터에서 면적이 다른 오픈 영역이 다수 배치될 수도 있다.
상술한 바와 같이, 트랜지스터와 중첩된 차단층(520)의 오픈 영역의 면적에 따라 트랜지스터에 유입되는 수소의 양이 달라짐으로써, 트랜지스터의 특성에 영향을 줄 수 있다.
이에, 도 9 및 도 10을 참조하여 차단층(520)의 오픈 영역의 면적에 따라 변화되는 트랜지스터의 전기적 특성을 검토하면 다음과 같다.
도 9는 트랜지스터와 차단층의 오픈 영역이 중첩된 영역의 비율에 따라 트랜지스터의 문턱 전압(Vth) 값이 변하는 것을 도시한 도면이다. 도 10은 트랜지스터와 차단층의 오픈 영역이 중첩된 영역의 비율에 따른 트랜지스터의 VGS 및 IDS 커브를 도시한 도면이다.
도 9 및 도 10을 참조하면, 트랜지스터(TR) 상에 차광층(520)이 배치되고 차광층(520)의 오픈 영역(OP)이 트랜지스터(TR)와 중첩되는 면적의 비율이 36% 내지 53%인 경우, 트랜지스터(TR)의 문턱 전압(Vth)의 변동이 거의 없는 것을 알 수 있다.
또한, 도 9 및 도 10을 참조하면, 차광층(520)의 오픈 영역(OP)이 트랜지스터(TR)와 중첩되는 면적의 비율이 53% 보다 커지는 경우(예: 오픈 영역의 면적이 63% 및 77%인 경우), 트랜지스터(TR)의 문턱 전압(Vth)가 크게 네거티브 쉬프트(negative shift)하는 것을 알 수 있다.
다시 말해, 차광층(520)의 오픈 영역(OP)의 면적이 넓어짐으로써, 트랜지스터(TR)에 유입되는 수소의 양이 많아지게 되고, 이로 인해 트랜지스터(TR)의 문턱 전압(Vth)이 쉬프트 됨으로써, 트랜지스터의 특성이 저하될 수 있다.
이에, 도 7 및 도 8에 도시된 차광층(520)의 오픈 영역(OP)이 제2 트랜지스터(T2) 및 제4 트랜지스터(T4) 각각과 중첩되는 면적의 비율은 36% 내지 53%일 수 있다.
이어서 도 11을 참조하여, 제1 트랜지스터, 제2 트랜지스터 및 제4 트랜지스터 각각과 차광층이 중첩된 구조를 구체적으로 검토하면 다음과 같다.
도 11은 도 6의 A-B를 절단한 단면, 도 7의 C-D를 따라 절단한 단면 및 도 8의 E-F를 따라 절단한 단면의 구조를 도시한 도면이다.
도 11을 참조하면, 기판(SUB) 상에는 라이트 쉴드(LS)가 배치될 수 있다.
라이트 쉴드(LS) 상에는 제1 액티브층(ACT1), 제2 액티브층(ACT2) 및 제4 액티브층(ACT4)이 배치될 수 있다. 제1 액티브층(ACT1), 제2 액티브층(ACT2) 및 제4 액티브층(ACT4) 각각은 산화물 반도체 물질을 포함할 수 있다.
도 11에서는 제1 액티브층(ACT1), 제2 액티브층(ACT2) 및 제4 액티브층(ACT4) 각각이 단일층인 구조를 도시하였으나, 본 개시의 실시 예들이 이에 한정되는 것은 아니며, 적어도 하나의 액티브층은 다층 구조로 이루어질 수도 있다.
도 11을 참조하면, 제1 액티브층(ACT1), 제2 액티브층(ACT2) 및 제4 액티브층(ACT4) 각각의 상부에는 게이트 절연막(GI)이 배치될 수 있다.
제1 액티브층(ACT1) 상에 배치된 게이트 절연막(GI) 상에는 제1 게이트 전극(G1)이 배치될 수 있다.
제2 액티브층(ACT2) 상에 배치된 게이트 절연막(GI) 상에는 제2 게이트 전극(G2)이 배치될 수 있다.
제4 액티브층(ACT4) 상에 배치된 게이트 절연막(GI) 상에는 제4 게이트 전극(G4)이 배치될 수 있다.
게이트 절연막(GI)은 플라즈마를 이용한 공정을 통해 식각되어 형성될 수 있으며, 이 공정에서 제1 액티브층(ACT1), 제2 액티브층(ACT2) 및 제4 액티브층(ACT4) 각각은 채널 영역을 제외한 나머지 영역의 도체화가 이루어질 수 있다.
게이트 전극들(G1, G2, G4)은 중첩된 액티브층들(ACT1, ACT2, ACT3)의 채널 영역과 중첩될 수 있다.
게이트 전극들(G1, G2, G4)이 배치된 기판(SUB) 상에는 층간절연막(ILD)이 배치될 수 있다. 층간절연막(ILD)은 게이트 전극들(G1, G2, G4)을 덮을 수 있다.
이러한 층간절연막(ILD) 상에는 제1 트랜지스터(T1)의 제1 소스 전극(S1)과 제1 드레인 전극(D1)이 서로 이격하여 배치되고, 제2 트랜지스터(T2)의 제2 소스 전극(S2)과 제2 드레인 전극(D2이 서로 이격하여 배치되며, 제4 트랜지스터(T4)의 제4 소스 전극(S4)과 제4 드레인 전극(D4)이 서로 이격하여 배치될 수 있다.
도 11을 참조하면, 제1 소스 전극(S1)과 제1 드레인 전극(D1) 각각은 층간절연막(ILD)에 형성된 컨택홀을 통해 제1 액티브층(ACT1)과 전기적으로 연결될 수 있다. 제2 소스 전극(S2)과 제2 드레인 전극(D2) 각각은 층간절연막(ILD)에 형성된 컨택홀을 통해 제2 액티브층(ACT2)과 전기적으로 연결될 수 있다. 제4 소스 전극(S4)과 제4 드레인 전극(D4) 각각은 층간 절연막(ILD)에 형성된 컨택홀을 통해 제4 액티브층(ACT4)과 전기적으로 연결될 수 있다.
제1 트랜지스터(T1), 제2 트랜지스터(T2) 및 제4 트랜지스터(T4) 각각의 소스 전극(S1, S2, S4)과 드레인 전극(D1, D2, D4) 상에는 제1 패시베이션층(PAS1)이 배치될 수 있다.
도 11을 참조하면, 제1 패시베이션층(PAS1) 상에는 차단층(520)이 배치될 수 있다.
차단층(520) 상에는 제2 패시베이션층(PAS2)이 배치될 수 있다.
제2 패시베시션층(PAS2)은 수소를 포함하는 절연층일 수 있다. 이러한 제2 패시베이션층(PAS2)은 표시 패널(110)에 배치된 액티브층들의 채널 영역을 제외한 나머지 영역에 수소를 공급하는 역할을 할 수 있다.
산화물의 반도체를 포함하는 박막 트랜지스터의 전하 량은 산화물 반도체에 포함된 금속의 조성대비 수소 함량에 의해 결정될 수 있다. 산화물 반도체 내에서 수소는 캐리어로 작용할 수 있으므로, 수소 함량이 높을 수록 전하의 이동도는 높아지고, 트랜지스터의 신뢰성이 향상될 수 있다.
제2 패시베이션층(PAS2)은 질화물을 포함하는 절연막일 수 있으며, 예를 들면, 실리콘 나이트라이드(SiNx) 또는 실리콘 옥시나이트라이드(SiON)로 이루어질 수 있으나, 본 개시의 실시 예들에 따른 제2 패시베이션층(PAS2)의 물질이 이에 한정되는 것은 아니다.
또한, 제2 패시베이션층(PAS2)이 수소를 포함하는 구성은 일 예에 불과하며, 차단층(520)은 차단층(520) 상에 배치된 구성들에 포함된 수소가 트랜지스터들의 액티브층에 과도하게 유입되는 것을 방지할 수 있는 역할을 할 수 있다.
도 11을 참조하면, 제1 트랜지스터(T1) 상에 배치된 차단층(520)은 제1 트랜지스터(T1)의 제1 액티브층(ACT1), 제1 게이트 전극(G1), 제1 소스 전극(S1) 및 제1 드레인 전극(D1) 각각과 중첩될 수 있다.
구체적으로, 제1 트랜지스터(T1) 상에 배치된 차단층(520)은 제1 액티브층(ACT1)의 전체, 제1 게이트 전극(G1)의 전체, 제1 소스 전극(S1)의 전체 및 제1 드레인 전극(D1)의 전체와 중첩될 수 있다.
이와 같이, 제1 트랜지스터(T1) 상에 배치된 차단층(520)이 제1 트랜지스터(T1)의 전체와 중첩됨으로써, 차단층(520)이 제2 패시베이션(PAS2) 등으로부터 발생된 수소를 효과적으로 차단하여 제1 트래지스터(T1)의 전기적 특성이 변하지 않도록 유지시킬 수 있다.
다만, 본 개시의 실시 예들에 따른 표시 패널의 구조가 이에 한정되는 것은 아니며, 제1 트랜지스터(T1) 상에 배치된 차단층(520)은 제1 액티브층(ACT1)의 전체, 제1 게이트 전극(G1)의 전체와 중첩되고, 제1 소스 전극(S1)의 일부나 제1 드레인 전극(D1)의 일부와 중첩될 수도 있다.
도 11을 참조하면, 제2 트랜지스터(T2) 상에 배치된 차단층(520)은 제2 트랜지스터(T2)가 배치된 일부 영역과 중첩하도록 배치될 수 있다.
구체적으로, 도 11에 도시된 바와 같이, 제2 트랜지스터(T2)와 중첩된 차단층(520)은 단면 상으로 제1 패시베이션층(PAS1) 상에 배치된 다수의 패턴 형태일 수 있다.
이러한 차단층(520)은 제2 액티브층(ACT2)의 일부와 중첩될 수 있다.
또한, 차단층(520)은 제2 소스 전극(S2) 및 제2 드레인 전극(D2)의 일부와 중첩될 수 있다.
차단층(520)은 제2 게이트 전극(G2)과 제2 소스 전극(S2) 사이에 배치되면서 제2 액티브층(ACT2)과 중첩될 수 있다.
차단층(520)은 제2 게이트 전극(G2)과 제2 드레인 전극(D2) 사이에 배치되면서 제2 액티브층(ACT2)과 중첩될 수 있다.
또한, 도 11을 참조하면, 차단층(520)은 제2 게이트 전극(G2)과 미 중첩될 수 있다.
이와 같은 구조를 통해, 차단층(520)은 제2 트랜지스터(T2)에 배치되어 제2 액티브층(ACT2)에 입사되는 광과 수소의 유입을 적절히 차단하면서, 제2 게이트 전극(G2)과 중첩되어 RC delay가 발생하는 것을 방지할 수 있다.
도 11을 참조하면, 제4 트랜지스터(T4) 상에 배치된 차단층(520)도 제2 트랜지스터(T2) 상에 배치된 차단층(520)과 같이 제4 트랜지스터(T4)가 배치된 일부 영역과 중첩하도록 배치될 수 있다.
제4 트랜지스터(T4)와 중첩된 차단층(520)은 단면 상으로 제1 패시배이션층(PAS1) 상에 배치된 다수의 패턴 형태일 수 있다.
이러한 차단층(520)은 제4 액티브층(ACT4)의 일부와 중첩될 수 있다.
또한, 차단층(520)은 제4 소스 전극(S4) 및 제4 드레인 전극(D4)의 일부와 중첩될 수 있다.
차단층(520)은 제4 게이트 전극(G4)과 제4 소스 전극(S4) 사이에 배치되면서 제4 액티브층(ACT4)과 중첩될 수 있다.
도 11을 참조하면, 차단층(520)은 제4 게이트 전극(G4)과 미 중첩될 수 있다.
이와 같은 구조를 통해, 차단층(520)은 제4 트랜지스터(T4)에 배치되어 제4 액티브층(ACT4)에 입사되는 광과 수소의 유입을 차단하는 동시에, 차단층(520) 제4 게이트 전극(G4)과 중첩되어 RC delay가 발생하는 것을 방지할 수 있다.
다만, 본 개시의 실시 예들이 이에 한정되는 것은 아니다. 예를 들면, 차단층(520)은 트랜지스터의 게이트 전극들이 액티브층과 중첩되는 영역을 제외한 일부 영역에서 게이트 전극과 일체로 형성된 게이트 라인의 일부와 중첩될 수도 있다.
또한, 도 11을 참조하면, 제2 트랜지스터(T2) 상에 배치된 차단층(520) 패턴들 중 제2 소스 전극(S2) 상에 배치된 차단층(520) 패턴과, 제2 소스 전극(S2)과 제2 게이트 전극(G2) 사이에 배치된 차단층(520) 패턴 사이의 폭(X1)은, 제4 트랜지스터(T4) 상에 배치된 차단층(520) 패턴들 중 제4 소스 전극(S4) 상에 배치된 차단층(520) 패턴과, 제4 소스 전극(S4)과 제4 게이트 전극(G4) 사이에 배치된 차단층(520) 패턴 사이의 폭(X2)보다 클 수 있다.
또한, 제2 트랜지스터(T2) 상에 배치된 차단층(520) 패턴들 중 제2 드레인 전극(D2) 상에 배치된 차단층(520) 패턴과, 제2 드레인 전극(D2)과 제2 게이트 전극(G2) 사이에 배치된 차단층(520) 패턴 사이의 폭(X3)은, 제4 트랜지스터(T4) 상에 배치된 차단층(520) 패턴들 중 제4 드레인 전극(D4) 상에 배치된 차단층(520) 패턴과, 제4 드레인 전극(D4)과 제4 게이트 전극(G4) 사이에 배치된 차단층(520) 패턴 사이의 폭(X4)보다 클 수 있다.
도 11에 도시된 X1은 제2 소스 전극(S2) 상에 배치된 다수의 차단층(520) 패턴들 중 하나와, 제2 소스 전극(S2)과 제2 게이트 전극(G2) 상에 배치된 다수의 차단층(520) 패턴들 중 하나 사이의 거리를 의미하되, 서로 가장 인접하여 배치된 패턴 사이의 최소 거리를 의미할 수 있다.
X2는 제4 소스 전극(S4) 상에 배치된 다수의 차단층(520) 패턴들 중 하나와, 제4 소스 전극(S4)과 제4 게이트 전극(G4) 상에 배치된 다수의 차단층(520) 패턴들 중 하나 사이의 거리를 의미하되, 서로 가장 인접하여 배치된 패턴 사이의 최소 거리를 의미할 수 있다.
X3는 제2 드레인 전극(D2) 상에 배치된 다수의 차단층(520) 패턴들 중 하나와, 제2 드레인 전극(D2)과 제2 게이트 전극(G2) 상에 배치된 다수의 차단층(520) 패턴들 중 하나 사이의 거리를 의미하되, 서로 가장 인접하여 배치된 패턴 사이의 최소 거리를 의미할 수 있다.
X4는 제4 드레인 전극(D4) 상에 배치된 다수의 차단층(520) 패턴들 중 하나와, 제4 드레인 전극(D4)과 제4 게이트 전극(G4) 상에 배치된 다수의 차단층(520) 패턴들 중 하나 사이의 거리를 의미하되, 서로 가장 인접하여 배치된 패턴 사이의 최소 거리를 의미할 수 있다.
도 11에 도시된 바와 같이, X1과 X3 각각이 X2와 X4보다 크게 형성됨으로써, 제4 트랜지스터(T4) 상에 배치된 차단층(520)이 제2 트랜지스터(T2) 상에 배치된 차단층(520)보다 더 많은 양의 광과 수소를 차단할 수 있다.
도 11을 참조하면, 제1 트랜지스터(T1) 상에 배치된 차단층(520)은 제1 패시베이션층(PAS1)에 구비된 컨택홀을 통해 제1 트랜지스터(T1)의 제1 소스 전극(S1)과 전기적으로 연결될 수 있다.
제2 패시베이션층(PAS2) 상에 오버코트층(OC)이 배치될 수 있다.
오버코트층(OC) 상에는 발광 소자의 픽셀 전극(PE)이 배치될 수 있다. 픽셀 전극(PE)은 제2 패시베이션층(PAS2)과 오버코트층(OC)에 구비된 컨택홀을 통해 제1 소스 전극(S1)과 전기적으로 연결된 차단층(520)과 전기적으로 연결될 수 있다. 도 11에서는 차단층(520)이 제1 소스 전극(S1)과 컨택되는 구조를 도시하였으나, 본 개시의 실시 예들이 이에 한정되는 것은 아니며, 제1 드레인 전극(D1)과 컨택될 수도 있다.
이러한 픽셀 전극(PE) 상에는, 픽셀 전극(PE)의 상면의 일부를 노출하는 뱅크(BK)가 배치될 수 있다.
한편, 도 11에 도시된 바와 같이, 제2 및 제4 트랜지스터(T2, T4) 상에 배치된 차단층(520) 패턴들 사이의 폭을 조절함으로써, 각 트랜지스터에 유입되는 광과 수소의 양을 조절할 수 있다.
그리고, 표시 패널(110)에 배치된 다수의 액티브층들 중 적어도 일부는 제2 패시베이션층(PAS2)에 의해 공급되는 수소로 인해 액티브층의 전하 이동도가 향상될 수 있다. 이 경우, 제2 및 제4 트랜지스터(T2, T4) 상에 배치된 차단층(520) 패턴들 사이의 폭의 조절과 함께 제2 패시베이션층(PAS2)의 두께를 조절하여 액티브층의 전하 이동도를 조절할 수 있다.
또한, 본 개시의 실시 예들에 따른 표시 패널(110)의 구조가 이에 한정되는 것은 아니며, 도 12에 도시된 바와 같이, 액티브층들 상에 배치된 보조 전극들을 더 포함할 수도 있다.
도 12는 본 개시의 실시 예들에 따른 표시 패널의 단면 구조를 도시한 도면이다.
도 12를 참조하면, 제1 트랜지스터(T1)는 제1 액티브층(ACT1) 상에 배치된 제1 보조 전극(AUX1) 및 제2 보조 전극(AUX2)을 포함할 수 있다. 제1 보조 전극(AUX1)은 제1 소스 전극(S1)과 컨택되고, 제2 보조 전극(AUX2)은 제1 드레인 전극(D1)과 컨택될 수 있다. 즉, 제1 보조 전극(AUX1)과 제2 보조 전극(AUX2)은 제1 액티브층(ACT1)을 제1 소스 전극(S1) 및 제1 드레인 전극(D1)에 전기적으로 연결시키는 역할을 할 수 있다.
제2 트랜지스터(T2)는 제2 액티브층(ACT2) 상에 배치된 제3 보조 전극(AUX3) 및 제4 보조 전극(AUX4)을 포함할 수 있다. 제3 보조 전극(AUX3)은 제2 소스 전극(S2)과 컨택되고, 제4 보조 전극(AUX4)은 제2 드레인 전극(D2)과 컨택될 수 있다. 제3 보조 전극(AUX3)과 제4 보조 전극(AUX4)은 제2 액티브층(ACT2)을 제2 소스 전극(S2) 및 제2 드레인 전극(D2)에 전기적으로 연결시키는 역할을 할 수 있다.
제4 트랜지스터(T4)는 제4 액티브층(ACT4) 상에 배치된 제5 보조 전극(AUX5) 및 제6 보조 전극(AUX6)을 포함할 수 있다. 제5 보조 전극(AUX5)은 제4 소스 전극(S4)과 컨택되고, 제6 보조 전극(AUX6)은 제4 드레인 전극(D4)과 컨택될 수 있다. 제5 보조 전극(AUX5)과 제6 보조 전극(AUX6)은 제4 액티브층(ACT4)을 제4 소스 전극(S4) 및 제4 드레인 전극(D4)에 전기적으로 연결시키는 역할을 할 수 있다.
제1 내지 제6 보조 전극(AUX1, AUX2, AUX3, AUX4, AUX5, AUX6) 각각은 전도성 물질을 포함할 수 있다.
예를 들면, 제1 내지 제6 보조 전극(AUX1, AUX2, AUX3, AUX4, AUX5, AUX6) 각각은 구리(Cu), 알루미늄(Al), 몰리브덴(Mo), 티타늄(Ti), 또는 몰리브덴·티타늄(MoTi) 등일 수 있으나, 본 개시의 실시 예들이 이에 한정되는 것은 아니다.
제1 내지 제6 보조 전극(AUX1, AUX2, AUX3, AUX4, AUX5, AUX6) 각각은 전도성 산화물을 포함할 수 있다. 예를 들어, 전도성 산화물은 투명 전도성 산화물(TCO: Transparent Conductive Oxide), 질산화물, 및 유기물 등 중 적어도 하나를 포함할 수 있다. 예를 들어, 투명 전도성 산화물(TCO)은 IZO (Indium Zinc Oxide), ITO (Indium Tin Oxide), IGZO (Indium-Gallium-Zinc Oxide), ZnO(Zinc Oxide), AZO(Aluminum-doped Zinc Oxide), GZO(Gallium-doped Zinc Oxide), ATO (Antimony Tin Oxide), FTO (Flourine-doped Transparent Oxides) 등 중 하나 이상을 포함할 수 있다. 질산화물은 ZnON (Zinc Oxynitride) 등을 포함할 수 있다.
또한, 도 12에서는 제1 내지 제6 보조 전극(AUX1, AUX2, AUX3, AUX4, AUX5, AUX6) 각각이 단일층인 구조를 도시하였으나, 본 개시의 실시 예들에 따른 보조 전극들의 구조가 이에 한정되는 것은 아니며, 다중층으로 이루어질 수도 있다.
도 12에 도시된 바와 같이, 제1 액티브층(ACT1), 제2 액티브층(ACT2) 및 제4 액티브층(ACT4) 각각의 상면에 보조 전극들이 배치됨으로써, 트랜지스터의 전기적 특성이 향상될 수 있다.
도 13은 본 개시의 실시 예들에 따른 표시 패널의 표시 영역에 대한 단면 구조를 도시한 도면이다.
도 13을 참조하면, 표시 패널(110)은 수직 구조에서 볼 때 트랜지스터 형성부(transistor forming part), 발광 소자 형성부(light emitting element forming part), 및 봉지부(encapsulation part)를 포함할 수 있다.
트랜지스터 형성부(transistor forming part)는, 기판(SUB), 기판(SUB) 상의 제1 버퍼층(BUF1), 및 제1 버퍼층(BUF1) 상에 형성되는 각종 트랜지스터들(T1, T2), 스토리지 캐패시터(Cst), 그리고 다양한 전극이나 신호 배선들을 포함할 수 있다.
기판(SUB)은 제1 기판(SUB1)과 제2 기판(SUB2)을 포함할 수 있고, 제1 기판(SUB1)과 제2 기판(SUB2) 사이의 중간막(INTL)을 포함할 수 있다. 여기서, 예를 들어, 중간막(INTL)은 무기막일 수 있으며, 수분 침투를 차단할 수 있다.
제1 버퍼층(BUF1)은 단일막 또는 다중막일 수 있다. 제1 버퍼층(BUF1)이 다중막일 경우, 제1 버퍼층(BUF1)은 멀티 버퍼층(MBUF) 및 액티브 버퍼층(ABUF)을 포함할 수 있다.
각종 트랜지스터들(T1, T2), 스토리지 캐패시터(Cst), 그리고 다양한 전극이나 신호 배선들이 제1 버퍼층(BUF1) 상에 형성될 수 있다.
도 13을 참조하면, 트랜지스터들(T1, T2) 중 제1 트랜지스터(T1)와 제2 트랜지스터(T2)는 서로 다른 재료로 구성되고, 다른 층들에 위치할 수 있다.
제1 트랜지스터(T1)는 제1 액티브층(ACT1), 제1 게이트 전극(G1), 제1 소스 전극(S1), 및 제1 드레인 전극(D1)을 포함할 수 있다.
제2 트랜지스터(T2)는 제2 액티브층(ACT2), 제2 게이트 전극(G2), 제2 소스 전극(S2), 및 제2 드레인 전극(D2)을 포함할 수 있다.
제1 트랜지스터(T1)의 제1 액티브층(ACT1)은 제2 트랜지스터(T2)의 제2 액티브층(ACT2)보다 높게 위치할 수 있다.
제2 트랜지스터(T2)의 제2 액티브층(ACT2) 아래에는 제1 버퍼층(BUF1)이 배치되고, 제1 트랜지스터(T1)의 제1 액티브층(ACT1) 아래에는 제2 버퍼층(BUF2)이 배치될 수 있다.
도 13에서, 제1 트랜지스터(T1)의 제1 액티브층(ACT1)은 산화물 반도체 물질을 포함할 수 있다. 그리고, 제2 트랜지스터(T2)의 제2 액티브층(ACT2)은 저온 다결정 실리콘(Low-Temperature Polycrystalline Silicon; LTPS)로 이루어질 수 있다. 다만, 본 개시의 실시 예들이 이에 한정되는 것은 아니며, 제2 액티브층(ACT2)은 비정질 실리콘(a-si(Amorphous Silicon))으로 이루어질 수도 있다.
제2 트랜지스터(T2)의 제2 액티브층(ACT2)은 제1 버퍼층(BUF1)상에 배치되고, 제2 트랜지스터(T2)의 제2 액티브층(ACT2) 상에 제1 게이트 절연막(GI1)이 배치될 수 있다. 제1 게이트 절연막(GI1) 상에 제2 트랜지스터(T1)의 제2 게이트 전극(G2)이 배치될 수 있고, 제2 트랜지스터(T2)의 제2 게이트 전극(G2) 상에 제1 층간절연막(ILD1)이 배치될 수 있다.
또한, 도 13을 참조하면, 제1 게이트 전극(G1)과 동일 층에 제1 스토리지 캐패시터 전극(PLT1)가 배치될 수 있다.
여기서, 제2 트랜지스터(T2)의 제2 액티브층(ACT2)은 제2 게이트 전극(G2)과 중첩되는 제2 채널 영역, 제2 채널 영역의 일측에 위치하는 제2 소스 연결 영역, 및 제2 채널 영역의 타측에 위치하는 제2 드레인 연결 영역을 포함할 수 있다.
제1 층간 절연막(ILD1) 상에 제2 스토리지 캐패시터 전극(PLT2)이 배치될 수 있다.
제1 스토리지 캐패시터 전극(PLT1)과 제2 스토리지 캐패시터(PLT2)은 서로 중첩하여 하나의 스토리지 캐패시터를 구성할 수 있다.
제1 층간 절연막(ILD1) 과 제2 스토리지 캐패시터 전극(PLT2) 상에는 제2 버퍼층(BUF2)이 배치될 수 있다.
제2 버퍼층(BUF2) 상에 제1 트랜지스터(T1)의 제1 액티브층(ACT1)이 배치될 수 있고, 제1 액티브층(ACT1) 상에 제2 게이트 절연막(GI2)이 배치될 수 있다. 제2 게이트 절연막(GI2) 상에 제2 트랜지스터(T2)의 제2 게이트 전극(G2)이 배치될 수 있고, 제2 게이트 전극(G2) 상에 제2 층간 절연막(ILD2)이 배치될 수 있다.
여기서, 제1 트랜지스터(T1)의 제1 액티브층(ACT1)은 제1 게이트 전극(G1)과 중첩되는 제1 채널 영역, 제1 채널 영역의 일측에 위치하는 제1 소스 연결 영역, 및 제1 채널 영역의 타측에 위치하는 제1 드레인 연결 영역을 포함할 수 있다.
제1 트랜지스터(T1)의 제1 소스 전극(S1) 및 제1 드레인 전극(D1)은 제2 층간 절연막(ILD2) 상에 배치될 수 있다. 또한, 제2 트랜지스터(T2)의 제2 소스 전극(S2) 및 제2 드레인 전극(D2)은 제2 층간 절연막(ILD2) 상에 배치될 수 있다.
제1 트랜지스터(T1)의 제1 소스 전극(S1) 및 제1 드레인 전극(D1)은, 제2 층간 절연막(ILD2) 및 제2 게이트 절연막(GI2)의 컨택홀들을 통해, 제1 액티브층(ACT1)의 제1 소스 연결 영역 및 제1 드레인 연결 영역과 각각 연결될 수 있다.
또한, 도 13을 참조하면, 제1 트랜지스터(T1)의 제1 소스 전극(S1)은 제2 스토리지 캐패시터 전극(PLT2)과 중첩하도록 연장될 수 있으며, 이러한 제1 소스 전극(S1)은 제2 층간 절연막(ILD2), 제2 게이트 절연막(GI2), 제2 버퍼층(BUF2)의 컨택홀들을 통해 제2 스토리지 캐패시터 전극(PLT2)과 전기적으로 연결될 수 있다.
제2 트랜지스터(T2)의 제2 소스 전극(S2) 및 제2 드레인 전극(D2)은, 제2 층간 절연막(ILD2), 제2 게이트 절연막(GI2), 제2 버퍼층(BUF2), 제1 층간 절연막(ILD1), 및 제1 게이트 절연막(GI1)의 컨택홀들을 통해, 제2 액티브층(ACT2)의 제2 소스 연결 영역 및 제2 드레인 연결 영역과 각각 연결될 수 있다.
도 13을 참조하면, 제1 트랜지스터(T1) 및 제2 트랜지스터(T2) 상에 제3 층간 절연막(PAS3)이 배치될 수 있다. 즉, 제3 층간 절연막(PAS3)은 제1 트랜지스터(T1)의 제1 소스 전극(S1) 및 제1 드레인 전극(D2)과 제2 트랜지스터(T2)의 제2 소스 전극(S2) 및 제2 드레인 전극(D2) 상에 배치될 수 있다.
제3 층간 절연막(PAS3) 상에는 차단층(520)이 배치될 수 있다.
도 13을 참조하면 차단층(520)은 산화물 반도체 물질을 포함하는 제1 액티브층(ACT1)을 포함하는 제1 트랜지스터(T1)와 중첩하도록 배치될 수 있다.
여기서, 차단층(520)은 제1 액티브층(ACT1), 제1 게이트 전극(G1), 제1 소스 전극(S1) 및 제1 드레인 전극(D1) 각각과 중첩될 수 있다.
특히, 차단층(520)은 제1 액티브층(ACT1)의 전체와 중첩됨으로써, 제1 액티브층(ACT1)에 광과 수소가 유입되어 제1 트랜지스터(T1)의 전기적 특성이 달라지는 것을 방지할 수 있다.
도 13을 참조하면, 저온 다결정 실리콘으로 이루어지는 제2 액티브층(ACT2)을 포함하는 제2 트랜지스터 상에는 차단층(520)이 미 배치될 수 있다.
저온 다결정 실리콘으로 이루어지는 제2 액티브층(ACT2)의 경우, 산화물 반도체 물질로 이루어지는 제1 액티브층(ACT1)에 비해 수소에 대한 민감도가 떨어질 수 있다. 따라서, 도 13에 도시된 바와 같이, 제2 트랜지스터(T2) 상에는 차단층(520)이 미 배치되더라도 제2 트랜지스터(T2)의 전기적 특성이 유지될 수 있다.
이러한 차단층(520)은 제3 층간 절연막(PAS3)에 구비된 컨택홀을 통해 제1 소스 전극(S1)과 전기적으로 연결될 수 있다.
도 13을 참조하면, 차단층(520) 상에는 제1 평탄화층(PLN1)이 배치될 수 있다.
제1 평탄화층(PLN1) 상에는 중계 전극(RE)이 배치될 수 있다. 중계 전극(RE)은 제1 트랜지스터(T1)의 제1 소스 전극(S1)과 발광 소자(ED)의 픽셀 전극(PE) 간의 전기적인 연결을 중계해주는 전극일 수 있다.
중계 전극(RE)은 제1 평탄화층(PLN1)의 컨택홀을 통해 제1 트랜지스터(T1)의 제1 소스 전극(S1)과 전기적으로 연결된 차단층(520)과 전기적으로 연결될 수 있다.
중계 전극(RE) 및 제1 평탄화층(PLN1) 상에는 제2 평탄화층(PLN2)이 배치될 수 있다.
제2 평탄화층(PLN2) 상에는 발광 소자(ED)의 픽셀 전극(PE)이 배치될 수 있다. 픽셀 전극(PE)은 제2 평탄화층(PLN2)에 구비된 컨택홀을 통해 중계 전극(RE)과 전기적으로 연결될 수 있다.
픽셀 전극(PE)의 상면의 일부와 제2 평탄화층(PLN2) 상에는 뱅크(BK)가 배치될 수 있다.
뱅크(BK)의 상면의 일부에는 스페이서(SPCE)가 배치될 수 있다. 스페이서(SPCE)는 발광층(EL) 증착 시에 사용되는 마스크가 기판(SUB)에 접촉되어 기판(SUB) 상에 배치된 구성들에 손상이 발생하는 것을 방지하는 역할을 할 수 있다.
뱅크(BK)와 픽셀 전극(PE) 상에는 발광 소자(ED)의 발광층(EL)이 배치될 수 있다.
발광층(EL) 상에는 발광 소자(ED)의 공통 전극(CE)이 배치될 수 있다.
이러한 표시 패널(110)의 발광 소자(ED) 상에는 봉지층(ENCAP)이 배치될 수 있다. 봉지층(ENCAP)은 발광 소자들(ED)을 덮는 형태로 배치될 수 있다.
봉지층(ENCAP)은 봉지층(ENCAP) 아래에 배치된 발광 소자 (ED)로 수분이나 산소가 침투되는 것을 방지해주는 층일 수 있다. 특히, 봉지층(ENCAP)은 유기막을 포함할 수 있는 발광층(EL)으로 수분 또는 산소가 침투되는 것을 방지해줄 수 있다. 여기서, 봉지층(ENCAP)은 단일막으로 구성될 수도 있고 다중막으로 구성될 수도 있다.
도 13을 참조하면, 봉지층(ENCAP)은 제1 봉지층(PAS1), 제2 봉지층(PCL), 및 제3 봉지층(PAS2)을 포함할 수 있다. 제1 봉지층(PAS1) 및 제3 봉지층(PAS2)은 무기막일 수 있으며, 제2 봉지층(PCL)은 유기막일 수 있다.
제2 봉지층(PCL)이 유기막으로 구성됨으로써, 제2 봉지층(PCL)은 평탄화층의 역할을 할 수도 있다.
본 개시의 실시 예들에 따른 표시 패널(110)의 구조가 이에 한정되는 것은 아니다.
도 14는 본 개시의 실시 예들에 따른 표시 패널의 단면 구조를 도시한 도면이다.
도 14를 참조하면, 기판(SUB) 상에는 제1 트랜지스터(T1) 제1 게이트 전극(G1)이 배치될 수 있다. 제1 게이트 전극(G1)은 표시 영역(DA)에 배치될 수 있다.
표시 패널(110)의 비 표시 영역(NDA)에는 제1 게이트 전극(G1)과 동일 층에 배치된 적어도 하나의 제1 패드 전극(PAD1)을 포함할 수 있다.
제1 게이트 전극(G1)과 제1 패드 전극(PAD1) 상에는 게이트 절연막(GI)이 배치될 수 있다.
게이트 절연막(GI) 상에는 제1 액티브층(ACT1)이 배치될 수 있다. 제1 액티브층(ACT1)은 산화물 반도체 물질로 이루어질 수 있다.
제1 액티브층(ACT1) 상에는 제1 트랜지스터(T1)의 제1 소스 전극(S1)과 제1 드레인 전극(D1)이 서로 이격하여 배치될 수 있다. 제1 소스 전극(S1)과 제1 드레인 전극(D1) 각각은 제1 액티브층(ACT1)의 상면의 일부와 접촉될 수 있다.
표시 패널(110)의 비 표시 영역(NDA)에는 제1 소스 전극(S1) 및 제1 드레인 전극(D1)과 동일 층에 배치되고 서로 이격된 제2 패드 전극(PAD2)과 제3 패드 전극(PAD3)이 배치될 수 있다.
제2 패드 전극(PAD2)은 게이트 절연막(GI)에 구비된 컨택홀을 통해 제1 패든 전극(PAD2)과 전기적으로 연결될 수 있다.
제1 소스 전극(S1) 및 제1 드레인 전극(D1)이 배치된 기판 상에는 제1 패시베이션층(PAS1)이 배치될 수 있다.
제1 패시베이션층(PAS1) 상에는 차단층(520)이 배치될 수 있다.
차단층(520)은 제1 트랜지스터(T1)의 제1 게이트 전극(G1), 제1 액티브층(ACT1), 제1 소스 전극(S1) 및 제1 드레인 전극(D1)과 중첩될 수 있다. 특히, 차단층(520)은 제1 액티브층(ACT1) 전체와 중첩될 수 있다.
이러한 차단층(520)은 제1 패시베이션층(PAS1)에 구비된 컨택홀을 통해 제1 소스 전극(S1)과 전기적으로 연결될 수 있다.
도 13을 참조하면, 차단층(520) 상에는 제2 패시베이션층(PAS2)이 배치될 수 있다.
제2 패시베이션층(PAS2) 상에는 평탄화층(PLN)이 배치될 수 있다.
평탄화층(PLN) 상에는 제1 전극(E1)이 배치될 수 있다. 제1 전극(E1)은 공통 전극(Vcom)일 수 있다.
제1 전극(E1) 상에는 제3 패시베이션층(PAS3)이 배치될 수 있다.
제3 패시베이션층(PAS3) 상에는 제2 전극(E2)이 배치될 수 있다. 제2 전극(E2)은 픽셀 전극일 수 있다.
제2 전극(E2)은 제2 패시베이션층(PAS2), 평탄화층(PLN) 및 제3 패시베이션층(PAS3)에 구비된 컨택홀을 통해 차단층(520)과 전기적으로 연결될 수 있다.
또한, 도 14를을 참조하면, 비 표시 영역(NDA)에서 제3 패시베이션층(PAS3) 상에 제4 패드 전극(PAD4)과 제5 패드 전극(PAD5)이 배치될 수 있다.
제4 패드 전극(PAD4)은 제1 내지 제3 패시베이션층(PAS1, PAS2, PAS3)에 구비된 컨택홀을 통해 제2 패드 전극(PAD2)과 전기적으로 연결될 수 있다. 또한, 제5 패드 전극(PAD5)은 제1 내지 제3 패시베이션층(PAS1, PAS2, PAS3)에 구비된 컨택홀을 통해 제3 패드 전극(PAD3)과 전기적으로 연결될 수 있다.
본 개시의 실시 예들에 의하면, 트랜지스터의 종류에 따라 트랜지스터에 입사되는 광과 수소의 양이 조절될 수 있도록 트랜지스터와 중첩된 차단층이 배치된 구조를 갖는 표시 패널 및 표시 장치를 제공할 수 있다.
본 개시의 실시 예들에 의하면, 적어도 일부 트랜지스터 상에 배치된 차단층을 통해 구동 트랜지스터의 전기적 특성을 향상 시키고, 스캔 트랜지스터의 신뢰성을 향상시킴으로써, 고효율 및 장수명의 특성을 갖는 표시 패널 및 표시 장치를 제공할 수 있다.
이상의 설명은 본 개시의 기술 사상을 예시적으로 설명한 것에 불과한 것으로서, 본 개시가 속하는 기술 분야에서 통상의 지식을 가진 자라면 본 개시의 본질적인 특성에서 벗어나지 않는 범위에서 다양한 수정 및 변형이 가능할 것이다. 또한, 본 개시에 개시된 실시 예들은 본 개시의 기술 사상을 한정하기 위한 것이 아니라 설명하기 위한 것이므로 이러한 실시 예에 의하여 본 개시의 기술 사상의 범위가 한정되는 것은 아니다.
Claims (18)
- 기판;
상기 기판 상에 배치된 제1 액티브층 및 제2 액티브층;
상기 제1 및 제2 액티브층 상에 배치된 게이트 절연막;
상기 게이트 절연막 상에 배치되고, 상기 제1 액티브층 상에 배치된 제1 게이트 전극 및 상기 제2 액티브층 상에 배치된 제2 게이트 전극;
상기 제1 및 제2 게이트 전극 상에 배치된 층간 절연막;
상기 층간 절연막 상에 배치되고 서로 이격되되 상기 제1 액티브층과 전기적으로 연결된 제1 소스 전극 및 제1 드레인 전극과, 상기 제2 액티브층과 전기적으로 연결된 제2 소스 전극 및 제2 드레인 전극;
상기 제1 소스 전극, 상기 제1 드레인 전극, 상기 제2 소스 전극 및 상기 제2 드레인 전극 상에 배치된 제1 패시베이션층; 및
상기 제1 패시베이션층 상에 배치된 차단층을 포함하고,
상기 차단층은 상기 제1 액티브층의 전체와 중첩되고, 상기 제2 액티브층의 일부와 중첩된 표시 패널. - 제1항에 있어서,
상기 제1 액티브층 및 상기 제2 액티브층은 산화물 반도체 물질을 포함하는 표시 패널. - 제1항에 있어서,
상기 차단층은 상기 제1 소스 전극 또는 상기 제1 드레인 전극과 전기적으로 연결된 표시 패널. - 제3항에 있어서,
상기 차단층 상에 배치된 픽셀 전극을 더 포함하고,
상기 차단층은 상기 제1 소스 전극 또는 상기 제1 드레인 전극과 상기 픽셀 전극을 전기적으로 연결시키는 표시 패널. - 제1항에 있어서,
상기 차단층은 상기 제1 게이트 전극과 중첩되고, 상기 제2 게이트 전극과 미 중첩된 표시 패널. - 제1항에 있어서,
상기 제1 액티브층, 상기 제1 게이트 전극, 상기 제1 소스 전극 및 상기 제1 드레인 전극은 제1 트랜지스터에 포함되고,
상기 제2 액티브층, 상기 제2 게이트 전극, 상기 제2 소스 전극 및 상기 제2 드레인 전극은 제2 트랜지스터에 포함되며,
상기 제1 트랜지스터는 구동 트랜지스터이고,
상기 제2 트랜지스터는 구동 트랜지스터를 제외한 나머지 트랜지스터 중 하나인 표시 패널. - 제6항에 있어서,
상기 차단층은 상기 제1 트랜지스터 및 상기 제2 트랜지스터와 중첩되며,
상기 차단층이 상기 제1 트랜지스터와 중첩된 면적은, 상기 차단층이 상기 제2 트랜지스터와 중첩된 면적보다 큰 표시 패널. - 제6항에 있어서,
상기 제2 트랜지스터는 스캔 트랜지스터 또는 센스 트랜지스터인 표시 패널. - 제6항에 있어서,
상기 기판 상에 배치된 제3 액티브층;
상기 제3 액티브층 상에 배치되고 상기 제3 액티브층과 중첩된 제3 게이트 전극; 및
상기 제3 게이트 전극 상에 배치되고 상기 제3 액티브층과 전기적으로 연결된 제3 소스 전극 및 제3 드레인 전극을 포함하는 제3 트랜지스터를 더 포함하고,
상기 차단층은 상기 제3 소스 전극 및 상기 제3 드레인 전극 상에 상기 제3 액티브층의 일부와 중첩된 표시 패널. - 제9항에 있어서,
상기 차단층은 상기 제3 게이트 전극과 미 중첩된 표시 패널. - 제9항에 있어서,
상기 차단층이 상기 제3 트랜지스터와 중첩된 면적은,
상기 차단층이 상기 제1 트랜지스터와 중첩된 면적보다 작고, 상기 차단층이 상기 제2 트랜지스터와 중첩된 면적보다 큰 표시 패널. - 제9항에 있어서,
상기 제3 트랜지스터는 표시 패널의 비 표시 영역에 배치된 표시 패널. - 제9항에 있어서,
상기 차단층은 단면 상으로 상기 제2 트랜지스터 및 상기 제3 트랜지스터 상에서 다수의 패턴 형태로 배치되고,
상기 제2 트랜지스터 상에 배치된 상기 차단층의 패턴들 사이의 폭은, 상기 제3 트랜지스터 상에 배치된 상기 차단층의 패턴들 사이의 폭보다 큰 표시 패널. - 제10항에 있어서,
상기 제1 액티브층, 상기 제2 액티브층 및 상기 제3 액티브층은 산화물 반도체 물질로 이루어진 표시 패널. - 제1항에 있어서,
상기 기판 상에 배치된 제4 액티브층;
상기 제4 액티브층 상에 배치되고 상기 제4 액티브층 상에 배치된 제4 게이트 전극; 및
상기 제4 게이트 전극 상에 배치되고 상기 제4 액티브층과 전기적으로 연결된 제4 소스 전극 및 제4 드레인 전극을 포함하는 제4 트랜지스터를 더 포함하고,
상기 제4 트랜지스터 상에는 상기 차단층이 미 배치된 표시 패널. - 제15항에 있어서,
상기 제4 액티브층은 저온 다결정 실리콘 또는 비정질 실리콘으로 이루어진 표시 패널. - 기판;
상기 기판 상에 배치되고, 상기 제1 액티브층, 상기 제1 액티브층 상에 배치된 제1 게이트 전극, 상기 제1 게이트 전극 상에 배치된 제1 소스 전극 및 제1 드레인 전극 포함하는 제1 트랜지스터;
상기 제1 트랜지스터의 제1 액티브층 하부에 배치된 제2 게이트 전극, 상기 제2 게이트 전극 하부에 배치된 제2 액티브층 및 상기 제1 소스 전극 및 상기 제1 드레인 전극과 동일 층에 배치된 제2 소스 전극 및 제2 드레인 전극을 포함하는 제2 트랜지스터; 및
상기 제1 트랜지스터의 상기 제1 액티브층 전체와 중첩된 차단층을 포함하고,
상기 차단층은 상기 제2 트랜지스터와 미 중첩된 표시 장치. - 제17항에 있어서,
상기 제1 액티브층은 산화물 반도체 물질로 이루어지고,
상기 제2 액티브층은 저온 다결정 실리콘 또는 비정질 실리콘으로 이루어진 표시 장치.
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