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KR20240095915A - 박막 트랜지스터 및 이를 포함하는 표시장치 - Google Patents

박막 트랜지스터 및 이를 포함하는 표시장치 Download PDF

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Publication number
KR20240095915A
KR20240095915A KR1020220178039A KR20220178039A KR20240095915A KR 20240095915 A KR20240095915 A KR 20240095915A KR 1020220178039 A KR1020220178039 A KR 1020220178039A KR 20220178039 A KR20220178039 A KR 20220178039A KR 20240095915 A KR20240095915 A KR 20240095915A
Authority
KR
South Korea
Prior art keywords
oxide semiconductor
semiconductor layer
thin film
layer
film transistor
Prior art date
Application number
KR1020220178039A
Other languages
English (en)
Inventor
조현철
박지호
Original Assignee
엘지디스플레이 주식회사
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
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Priority to KR1020220178039A priority Critical patent/KR20240095915A/ko
Priority to US18/242,987 priority patent/US20240204110A1/en
Priority to CN202311592136.1A priority patent/CN118231475A/zh
Publication of KR20240095915A publication Critical patent/KR20240095915A/ko

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Abstract

본 발명의 일 실시예는 액티브층 및 액티브층과 이격되어 액티브층과 적어도 일부 중첩하는 게이트 전극을 포함하고, 액티브층은 제1 산화물 반도체층 및 제1 산화물 반도체층의 한 측면과 접촉하고, 제1 산화물 반도체층 보다 낮은 이동도를 갖는 제2 산화물 반도체층을 포함하고, 제1 산화물 반도체층과 제2 산화물 반도체층이 서로 접촉하는 부분인 접촉부가 상기 게이트 전극과 중첩하는 박막 트랜지스터를 포함한다. 또한, 본 발명의 일 실시예는 상기 박막 트랜지스터를 포함하는 표시장치를 제공한다.

Description

박막 트랜지스터 및 이를 포함하는 표시장치 {THIN FILM TRANSISTOR AND DISPLAY APPARATUS COMPRISING THE SAME}
본 발명은 박막 트랜지스터 및 박막 트랜지스터를 포함하는 표시장치에 관한 것이다.
트랜지스터는 전자 기기 분야에서 스위칭 소자(switching device)나 구동 소자(driving device)로 널리 사용되고 있다.
산화물 반도체 박막 트랜지스터(Oxide semiconductor TFT)는, 비교적 낮은 온도에서 액티브층을 구성하는 산화물이 성막될 수 있고, 높은 이동도(mobility)를 가지며, 산소의 함량에 따라 큰 저항 변화를 가지기 때문에, 원하는 물성이 용이하게 얻어질 수 있다. 또한, 산화물의 특성상, 산화물 반도체는 투명하기 때문에, 투명 디스플레이를 구현하는 데도 유리하다. 그러나, 산화물 반도체 박막 트랜지스터는 다결정 실리콘 박막 트랜지스터에 비하여 안정성과 전자 이동도가 떨어지는 단점이 있다.
따라서, 산화물 반도체 박막 트랜지스터와 다결정 실리콘 박막 트랜지스터의 단점을 보완하고, 각각의 장점을 최대한 활용하고자 하는 연구가 진행되고 있다.
본 발명의 일 실시예는, 박막 트랜지스터의 구동 시 산화물 반도체층의 드레인 영역에서 전계 집중이 발생되는 것을 완화하여 산화물 반도체층의 HDCS(High Drain Current Stress)를 방지할 수 있는 박막 트랜지스터를 제공하고자 한다.
본 발명의 일 실시예는, 이동도 차이가 있는 산화물 반도체층을 포함하며, 전계 집중에 의한 산화물 반도체층의 HDCS(High Drain Current Stress)를 방지할 수 있는 박막 트랜지스터를 제공하고자 한다.
본 발명의 또 다른 일 실시예는, 이러한 박막 트랜지스터를 포함하는 표시장치를 제공하고자 한다.
전술한 기술적 과제를 달성하기 위한 본 발명의 일 실시예는, 액티브층 및 상기 액티브층과 이격되어 상기 액티브층과 적어도 일부 중첩하는 게이트 전극을 포함하고, 상기 액티브층은, 제1 산화물 반도체층 및 상기 제1 산화물 반도체층의 한 측면과 접촉하고, 상기 제1 산화물 반도체층 보다 낮은 이동도를 갖는 제2 산화물 반도체층을 포함하고, 상기 제1 산화물 반도체층 및 상기 제2 산화물 반도체층은 동일층 상에 배치되는, 박막 트랜지스터를 제공한다.
본 발명의 일 실시예에 따른 박막 트랜지스터는, 이동도 차이가 있는 산화물 반도체층을 포함하기 때문에, 산화물 반도체층의 드레인 영역에서 전계 집중이 발생되는 것이 완화 또는 방지된다. 이러한 전계 집중이 완화 또는 방지됨에 따라, 산화물 반도체층의 부분적인 손상, 열화 및 HDCS가 방지되어 박막 트랜지스터의 신뢰성이 향상될 수 있다.
이러한 박막 트랜지스터를 포함하는 본 발명의 일 실시예에 따른 표시장치는 우수한 신뢰성을 가질 수 있다.
위에서 언급된 효과 외에도, 본 발명의 다른 특징 및 이점들이 이하에서 기술되거나, 그러한 기술 및 설명으로부터 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 명확하게 이해될 수 있을 것이다.
도 1a는 본 발명의 일 실시예에 따른 박막 트랜지스터의 평면도이다.
도 1b는 도 1a의 I-I' 를 따라 자른 단면도이다.
도 2는 액티브층의 영역별 에너지 밴드에 대한 그래프이다.
도 3은 본 발명의 다른 일 실시예에 따른 박막 트랜지스터의 단면도이다.
도 4는 본 발명의 또 다른 일 실시예에 따른 박막 트랜지스터의 단면도이다.
도 5는 본 발명의 또 다른 일 실시예에 따른 박막 트랜지스터의 단면도이다.
도 6은 본 발명의 또 다른 일 실시예에 따른 박막 트랜지스터의 평면도이다.
도 7은 도 6의 Ⅱ-Ⅱ'을 따라 자른 단면도이다.
도 8은 본 발명의 또 다른 일 실시예에 따른 박막 트랜지스터의 단면도이다.
도 9는 본 발명의 또 다른 일 실시예에 따른 박막 트랜지스터의 단면도이다.
도 10은 본 발명의 또 다른 일 실시예에 따른 박막 트랜지스터의 단면도이다.
도 11은 본 발명의 또 다른 일 실시예에 따른 박막 트랜지스터의 단면도이다.
도 12는 본 발명의 또 다른 일 실시예에 따른 박막 트랜지스터의 단면도이다.
도 13은 본 발명의 일 실시예에 따른 표시장치의 개략도이다.
도 14는 쉬프트 레지스트에 대한 개략도이다.
도 15는 도 14의 어느 한 화소에 대한 회로도이다.
도 16은 본 발명의 다른 일 실시예에 따른 표시장치의 어느 한 화소에 대한 회로도이다.
도 17은 본 발명의 또 다른 일 실시예에 따른 표시장치의 어느 한 화소에 대한 회로도이다.
본 발명의 이점 및 특징, 그리고 그것들을 달성하는 방법은 첨부되는 도면과 함께 상세하게 후술되어 있는 실시예들을 참조하면 명확해질 것이다. 그러나, 본 발명은 이하에서 개시되는 실시예들에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 것이며, 단지 본 실시예들은 본 발명의 개시가 완전하도록 하며, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 발명의 범주를 알려주기 위해 제공되는 것이다.
본 발명의 실시예들을 설명하기 위한 도면에 개시된 형상, 크기, 비율, 각도, 개수 등은 예시적인 것이므로, 본 발명이 도면에 도시된 사항에 한정되는 것은 아니다. 명세서 전체에 걸쳐 동일 구성 요소는 동일 참조 부호로 지칭될 수 있다. 또한, 본 발명을 설명함에 있어서, 관련된 공지 기술에 대한 구체적인 설명이 본 발명의 요지를 불필요하게 흐릴 수 있다고 판단되는 경우, 그 상세한 설명은 생략된다.
본 명세서에서 언급된 '포함한다', '갖는다', '이루어진다' 등이 사용되는 경우 '~만'이라는 표현이 사용되지 않는 이상 다른 부분이 추가될 수 있다. 구성 요소가 단수로 표현된 경우, 특별히 명시적인 기재 사항이 없는 한 복수를 포함한다.
구성 요소를 해석함에 있어서, 별도의 명시적 기재가 없더라도 오차 범위를 포함하는 것으로 해석한다.
예를 들어, '~상에', '~상부에', '~하부에', '~옆에' 등으로 두 부분의 위치 관계가 설명되는 경우, '바로' 또는 '직접'이라는 표현이 사용되지 않는 이상 두 부분 사이에 하나 이상의 다른 부분이 위치할 수 있다.
공간적으로 상대적인 용어인 "아래(below, beneath)", "하부 (lower)", "위(above)", "상부(upper)" 등은 도면에 도시되어 있는 바와 같이 하나의 소자 또는 구성 요소들과 다른 소자 또는 구성 요소들과의 상관관계를 용이하게 기술하기 위해 사용될 수 있다. 공간적으로 상대적인 용어는 도면에 도시되어 있는 방향에 더하여 사용시 또는 동작 시 소자의 서로 다른 방향을 포함하는 용어로 이해되어야 한다. 예를 들면, 도면에 도시되어 있는 소자를 뒤집을 경우, 다른 소자의 "아래(below)" 또는 "아래(beneath)"로 기술된 소자는 다른 소자의 "위(above)"에 놓여 질 수 있다. 따라서, 예시적인 용어인 "아래"는 아래와 위의 방향을 모두 포함할 수 있다. 마찬가지로, 예시적인 용어인 "위" 또는 "상"은 위와 아래의 방향을 모두 포함할 수 있다.
시간 관계에 대한 설명일 경우, 예를 들어, '~후에', '~에 이어서', '~다음에', '~전에' 등으로 시간적 선후 관계가 설명되는 경우, '바로' 또는 '직접'이라는 표현이 사용되지 않는 이상 연속적이지 않은 경우도 포함할 수 있다.
제1, 제2 등이 다양한 구성요소들을 서술하기 위해서 사용되나, 이들 구성요소들은 이들 용어에 의해 제한되지 않는다. 이들 용어들은 단지 하나의 구성요소를 다른 구성요소와 구별하기 위하여 사용하는 것이다. 따라서, 이하에서 언급되는 제1 구성요소는 본 발명의 기술적 사상 내에서 제2 구성요소일 수도 있다.
"적어도 하나"의 용어는 하나 이상의 관련 항목으로부터 제시 가능한 모든 조합을 포함하는 것으로 이해되어야 한다. 예를 들어, "제1 항목, 제2 항목 및 제3 항목 중에서 적어도 하나"의 의미는 제1 항목, 제2 항목 또는 제3 항목 각각 뿐만 아니라 제1 항목, 제2 항목 및 제3 항목 중에서 2개 이상으로부터 제시될 수 있는 모든 항목의 조합을 의미할 수 있다.
본 발명의 여러 실시예들의 각각 특징들이 부분적으로 또는 전체적으로 서로 결합 또는 조합 가능하고, 기술적으로 다양한 연동 및 구동이 가능하며, 각 실시예들이 서로에 대하여 독립적으로 실시 가능할 수도 있고 연관 관계로 함께 실시될 수도 있다.
본 발명의 실시예들을 설명하는 각 도면의 구성요소들에 참조부호를 부가함에 있어서, 동일한 구성요소들에 대해서는 비록 다른 도면상에 표시되더라도 가능한 한 동일한 부호를 가질 수 있다.
본 발명의 실시예들에 있어서, 소스 전극과 드레인 전극은 설명의 편의를 위하여 구별한 것일 뿐, 소스 전극과 드레인 전극은 서로 바뀔 수 있다. 소스 전극이 드레인 전극이 되고, 드레인 전극이 소스 전극이 될 수 있다. 또한, 어느 한 실시예의 소스 전극은 다른 실시에에서 드레인 전극이 될 수 있고, 어느 한 실시예의 드레인 전극은 다른 실시예에서 소스 전극이 될 수 있다.
본 발명의 어떤 실시예에서는, 설명의 편의를 위해 소스 영역과 소스 전극을 구별하고 드레인 영역과 드레인 전극을 구별하기도 하지만, 본 발명의 실시예들이 이에 한정되는 것은 아니다. 소스 영역이 소스 전극이 될 수 있고, 드레인 영역이 드레인 전극이 될 수 있다. 또한, 소스 영역이 드레인 전극이 될 수도 있고, 드레인 영역이 소스 전극이 될 수도 있다.
도 1a는 본 발명의 일 실시예에 따른 박막 트랜지스터(100)의 평면도이다.
도 1b는 도 1a의 I-I'를 따라 자른 단면도이다.
도 2는 액티브층의 영역별 에너지 밴드에 대한 그래프이다.
도 1a 및 도 1b를 참조하면, 본 발명의 일 실시예에 따른 박막 트랜지스터(100)는 액티브층(130), 게이트 전극(150)을 포함한다.
구체적으로 도 1a 및 도 1b를 참조하면, 액티브층(130), 액티브층(130) 상의 게이트 전극(150)을 포함한다.
박막 트랜지스터(100)는 베이스 기판(110)을 더 포함할 수 있다. 도 1b를 참조하면, 액티브층(130)은 베이스 기판(110) 상에 배치된다.
박막 트랜지스터(100)는 버퍼층(120)을 더 포함할 수도 있다. 도 1b를 참조하면, 액티브층(130)은 버퍼층(120) 상에 배치된다. 구체적으로, 버퍼층(120)은 베이스 기판(110)과 액티브층(130) 사이에 배치된다.
이하, 본 발명의 일 실시예에 따른 박막 트랜지스터(100)의 구성 요소들을 보다 상세히 설명한다.
베이스 기판(110)은 유리 또는 플라스틱이 이용될 수 있다. 플라스틱으로 플렉서블 특성을 갖는 투명 플라스틱, 예를 들어, 폴리이미드가 이용될 수 있다.
폴리이미드가 베이스 기판(110)으로 사용되는 경우, 베이스 기판(110) 상에서 고온 증착 공정이 이루어짐을 고려할 때, 고온에서 견딜 수 있는 내열성 폴리이미드가 사용될 수 있다. 이 경우, 박막 트랜지스터 형성을 위해, 폴리이미드 기 판이 유리와 같은 고 내구성 재료로 이루어진 캐리어 기판상에 배치된 상태에서, 증착, 식각 등의 공정이 진행될 수 있다.
도 1b를 참조하면, 베이스 기판(110) 상에 버퍼층(120) 이 배치된다.
버퍼층(120)은 베이스 기판(110) 상에 형성되며, 무기 재질 또는 유기 재질로 형성될 수 있다. 예를 들어, 실리콘 산화물(SiOx), 산화 알루미늄(Al2O3) 등의 절연성 산화물을 포함할 수 있다.
버퍼층은(120) 베이스 기판(110)으로부터 유입되는 수분, 산소 등의 불순물을 차단하여 액티브층(130)을 보호하고, 베이스 기판(110)의 상부를 평탄화하는 역할을 하며, 단일층 또은 복수층으로 형성될 수 있다.
본 발명의 일 실시예에 따르면, 액티브층(130)은 제1 산화물 반도체층(131) 및 제2 산화물 반도체층(132)를 포함한다. 제2 산화물 반도체층(132)은 제1 산화물 반도체층(131)의 한 측면(SS1)과 접촉하고, 제1 산화물 반도체층(131)과 동일층 상에 배치될 수 있다. 도 1a을 참조하면, 평면상으로 제2 산화물 반도체층(132)이 제1 산화물 반도체층(131)보다 큰 폭을 가질 수 있다. 그러나, 본 발명의 일 실시예가 이에 한정되는 것은 아니며, 제1 산화물 반도체층(131)이 제2 산화물 반도체층(132)보다 큰 폭을 가질 수도 있다.
산화물 반도체층(131, 132)은 산화물 반도체 물질을 포함한다. 예를 들어, 산화물 반도체층(130b)은 IZO(InZnO)계, IGO(InGaO)계, ITO(InSnO)계, IGZO(InGaZnO)계, IGZTO(InGaZnSnO)계, GZTO(GaZnSnO)계, GZO(GaZnO)계, GO(GaO)계 및 ITZO(InSnZnO)계 산화물 반도체 물질 중 적어도 하나를 포함할 수 있다. 그러나, 본 발명의 일 실시예가 이에 한정되는 것은 아니며, 당업계에 알려진 다른 산화물 반도체 물질에 의하여 액티브층(130)이 만들어질 수도 있다. 액티브층(130)의 구체적인 구성은 후술된다.
박막 트랜지스터(100)는 게이트 절연막(140)을 더 포함할 수 있다.
액티브층(130) 상에 게이트 절연막(140)이 배치될 수 있다. 구체적으로 도 1b를 참조하면, 게이트 절연막(140)은 액티브층(130) 및 게이트 전극(150) 사이에 배치된다. 본 발명의 일 실시예에 따르면, 액티브층(130)의 상부를 포함하는 베이스 기판(110)의 상부의 전체에 걸쳐 게이트 절연막(140)이 배치될 수 있다. 그 결과, 게이트 절연막(140)에 의하여 액티브층(130) 및 채널부(131a,132a)가 효과적으로 보호될 수 있다.
게이트 절연막(140)은 실리콘 산화물, 실리콘 질화물 및 금속 산화물 중 적어도 하나를 포함할 수 있다. 게이트 절연막(140)은 단일막 구조를 가질 수도 있고, 다층막 구조를 가질 수도 있다.
게이트 절연막(140) 상에 게이트 전극(150)이 배치될 수 있다. 게이트 전극(150)은 알루미늄(Al)이나 알루미늄 합금과 같은 알루미늄 계열의 금속, 은(Ag)이나 은 합금과 같은 은 계열의 금속, 구리(Cu)나 구리 합금과 같은 구리 계열의 금속, 몰리브덴(Mo)이나 몰리브덴 합금과 같은 몰리브덴 계열의 금속, 크롬(Cr), 탄탈륨(Ta), 네오듐(Nd) 및 티타늄(Ti) 중 적어도 하나를 포함할 수 있다. 도면에는 도시되지 않았지만, 게이트 전극(150)은 물리적 성질이 다른 두개의 도전막을 포함하는 다층막 구조를 가질 수도 있다.
박막 트랜지스터(100)는 층간 절연막(160)이 더 포함할 수 있다. 구체적으로 도 1b를 참조하면, 게이트 전극(150) 상에 층간 절연막(160)이 배치될 수 있다.
층간 절연막(160)은 절연 물질로 이루어진 절연층이다. 구체적으로, 층간 절연막(160)은 유기물로 이루어질 수도 있고, 무기물로 이루어질 수도 있으며, 유기물층과 무기물층의 적층체로 이루어질 수도 있다.
본 발명의 일 실시예에 따르면, 박막 트랜지스터(100)는 소스 전극(171) 및 드레인 전극(172)을 포함할 수 있다. 소스 전극(171) 및 드레인 전극(172)은 예를 들어, 도 1b에 도시된 바와 같이, 층간 절연막(160) 상에 배치될 수 있다.
소스 전극(171) 및 드레인 전극(172)는 서로 이격되어 각각 액티브층(130)과 연결될 수 있다. 도 1b을 참조하면 소스 전극(171) 및 드레인 전극(172)은 각각 콘택홀을 통하여 각각 액티브층(130)과 연결된다.
소스 전극(171) 및 드레인 전극(172)는 각각 몰리브덴(Mo), 알루미늄(Al), 크롬(Cr), 금(Au), 티타늄(Ti), 니켈(Ni), 네오듐(Nd), 구리(Cu), 및 이들의 합금 중 적어도 하나를 포함할 수 있다. 소스 전극(171) 및 드레인 전극(172)는 각각 금속 또는 금속의 합금으로 된 단일층으로 이루어질 수도 있고, 2층 이상의 다중층으로 이루어질 수도 있다.
본 발명의 일 실시예에 따르면, 소스 전극(171) 및 드레인 전극(172) 중 어느 하나는 제1 산화물 반도체층(131)과 연결되고, 다른 하나는 제2 산화물 반도체층(132)과 연결될 수 있다. 도 1a 및 도 1b를 참조하면, 소스 전극(171)은 제1 산화물 반도체층(131)과 연결되고, 드레인 전극(172)은 제2 산화물 반도체층(132)과 연결될 수 있다. 그러나, 본 발명의 일 실시예가 이에 한정되는 것은 아니며, 소스 전극(171)이 제2 산화물 반도체층(132)과 연결되고, 드레인 전극(172)이 제2 산화물 반도체층(132)과 연결될 수도 있다.
이하, 액티브층(131)을 보다 상세히 설명한다.
본 발명의 일 실시예에 따르면 제1 산화물 반도체층(131)은 제1 채널부(131a) 및 제1 도체화부(131b)를 포함할 수 있다. 구체적으로, 제1 채널부(131a)는 게이트 전극(150)과 중첩하고, 제1 도체화부(131b)는 게이트 전극(150)과 중첩하지 않는다. 보다 구체적으로, 제1 채널부(131a)는 게이트 전극(150)의 일부와 중첩한다.
본 발명의 일 실시예에 따르면 제2 산화물 반도체층(132)은 제2 채널부(132a) 및 제2 도체화부(132b)를 포함할 수 있다. 구체적으로, 제2 채널부(132a)는 게이트 전극(150)과 중첩하고, 제2 도체화부(132b)는 게이트 전극(150)과 중첩하지 않는다. 보다 구체적으로, 제2 채널부(132a)는 게이트 전극(150)의 일부와 중첩한다.
본 발명의 일 실시예에 따르면, 제1 산화물 반도체층(131) 및 제2 산화물 반도체층(132) 중 게이트 전극(150)과 중첩하는 영역이 채널부가 된다. 예를 들어, 도 1a 및 도 1b를 참조하면, 제1 채널부(131a), 제2 채널부(132a) 및 접촉부(cont)에 의하여 박막 트랜지스터(100)의 채널부가 형성된다.
제1 도체화부(131b) 및 제2 도체화부(132b)는 반도체 물질로 이루어진 산화물 반도체층(131. 132)의 선택적 도체화에 의하여 형성될 수 있다. 본 발명의 일 실시예에 따르면, 반도체층의 특정 부위에 도전성을 부여하여 도체와 같은 역할을 할 수 있도록 하는 것을 선택적 도체화라고 한다.
예를 들어, 이온 도핑(ion doping)에 의하여 산화물 반도체층(131. 132)이 선택적으로 도체화 될 수 있다. 그 결과, 제1 도체화부(131b) 및 제2 도체화부(132b)가 형성될 수 있다. 그러나, 본 발명의 일 실시예는 이에 한정되는 것은 아니며, 당업계에 알려진 다른 방법에 의하여 산화물 반도체층(131. 132)이 선택적으로 도체화될 수도 있다.
본 발명의 일 실시예에 따른 박막 트랜지스터(100)는 서로 이격되어 제1 도체화부(131b) 및 제2 도체화부(132b)와 접촉하는 소스 전극(171), 드레인 전극(172)를 포함할 수 있다. 도 1b를 참조하면, 제1 도체화부(131b)는 소스 전극(171)에 연결되고, 제2 도체화부(132b)는 드레인 전극(172)에 연결된다. 구체적으로, 제1 도체화부(131b) 및 제2 도체화부(132b)를 통해 산화물 반도체층(131, 132)은 소스 전극(171) 및 드레인 전극(172)과 각각 전기적으로 접촉할 수 있다.
제1 도체화부(131b) 및 제2 도체화부(132b)는 채널부(131a, 132a)에 비하여 우수한 전기 전도성 및 높은 이동도를 가진다. 따라서, 제1 도체화부(131b) 및 제2 도체화부(132b)는 각각 배선 역할을 할 수 있다.
본 발명의 일 실시예에 따르면, 제1 산화물 반도체층(131)의 적어도 일부 및 제2 산화물 반도체층(132)의 적어도 일부는 게이트 전극(150)과 중첩할 수 있다. 구체적으로, 제1 산화물 반도체층(131)의 적어도 일부 및 제2 산화물 반도체층(132)의 적어도 일부는 채널부(131a, 132a)를 형성하고, 채널부(131a, 132a)는 게이트 전극(150)과 중첩한다.
도 1a 및 도 1b를 참조하면, 제1 산화물 반도체층(131) 및 제2 산화물 반도체층(132)가 접촉하여 접촉부(CONT)가 형성된다. 구체적으로, 제1 채널부(131a) 및 제2 채널부(132a)가 접촉하여 접촉부(CONT)가 형성된다. 본 발명의 일 실시예에 따르면, 제1 산화물 반도체층(131) 및 제2 산화물 반도체층(132)이 서로 접촉하는 부분인 접촉부(CONT)는 게이트 전극(150)과 중첩한다.
도 1a 및 도 1b를 참조하면, 제1 산화물 반도체층(131)의 적어도 일부 및 제2 산화물 반도체층(132)의 적어도 일부는 액티브층의 두께 방향으로 서로 중첩한다. 구체적으로, 본 발명의 일 실시예에 따르면, 제1 채널부(131a)의 적어도 일부 및 제2 채널부(132a)의 적어도 일부는 액티브층의 두께 방향으로 서로 중첩한다.
그러나, 본 발명의 일 실시예가 이에 한정되는 것은 아니며, 제1 산화물 반도체층(131) 및 제2 산화물 반도체층(132)의 중첩 없이, 제1 산화물 반도체층(131) 및 제2 산화물 반도체층(132)의 측면이 서로 접촉할 수도 있다.
드레인 전극(172)과 연결된 제2 산화물 반도체층(132)에 인가되는 전압은 소스 전극(171)과 연결된 제1 산화물 반도체층(131)에 인가되는 전압보다 높다. 그 결과, 상대적으로 높은 전압이 인가되는 제2 산화물 반도체층(132) 쪽에 전계가 집중되며, 캐리어(carrier)의 가속이 증가한다. 따라서, 드레인 영역에서 가속이 증가한 캐리어(carrier)는 충분한 에너지를 가져 충격 이온화(Impact Ionization) 현상이 발생할 수 있다. 따라서, 충격 이온화(Impact Ionization) 현상에 의해 제2 산화물 반도체층(132)에서의 HDCS(High Drain Current Stress)가 발생하여, 액티브층(130)에 결함(Defect)의 발생 가능성이 높아진다. 이 때, 상기의 HDCS(High Drain Current Stress)는 산화물 반도체층의 드레인(Drain) 영역에서 전계가 집중되는 조건에서 박막 트랜지스터가 받는 스트레스를 의미한다.
도 2는 액티브층의 영역별 에너지 밴드에 대한 그래프이다.
도 2를 참조하면, 그래프의 세로축은 에너지 밴드(energy band)를 표시하고, 가로축은 순차적으로 제1 도체화부(131b), 제1 채널부(131a), 제2 채널부(132a), 제2 도체화부(132b)를 표시한다. 도 2의 가로축은 액티브층(130)의 왼쪽 끝에서부터 측정된 거리에 대응될 수 있다.
산화물 반도체 물질로 이루어진 산화물 반도체층(131, 132)은 일반적으로, 전도대(conduction band, Ec)에 인접한 페르미 레벨(Ef)을 갖는다. 전도대(conduction band, Ec)가 페르미 레벨(Ef)보다 낮은 에너지 단위에서 형성되는 경우, 전자의 가속이 가능하다. 반면, 전도대(conduction band, Ec)가 페르미 레벨(Ef)보다 높은 에너지 단위에서 형성되는 경우, 전자의 감속이 가능하다.
도 2를 참조하면, 제2 산화물 반도체층(132) 영역에서 전자의 감속이 일어나는 전자 감속 구간이 형성되며, 전자의 감속으로 인하여 충격 이온화(Impact Ionization) 현상을 방지 또는 억제할 수 있다. 그 결과, 제2 산화물 반도체층(132)에서의 HDCS(High Drain Current Stress)의 발생을 방지 또는 억제할 수 있으며, 액티브층(130)에 결함(Defect)의 발생 가능성이 낮아진다.
따라서, 제2 산화물 반도체층(132)의 드레인 영역에서 전계 집중으로 인한 충격 이온화(Impact Ionization) 현상을 방지 또는 억제하기 위해서는 제2 산화물 반도체층(132)의 이동도를 낮출 필요가 있다.
본 발명의 일 실시예에 따르면, 제2 산화물 반도체층(132)은 제1 산화물 반도체층(131) 보다 이동도가 낮을 수 있다. 구체적으로, 제2 산화물 반도체층(132)은 상대적으로 낮은 이동도를 가지기 때문에 온(ON) 상태에서의 전류 흐름이 제1 산화물 반도체층(131)보다 크지 않다. 따라서, 제2 산화물 반도체층(132)에서의 전계 집중이 완화될 수 있다.
본 발명의 일 실시예에 따르면, 제2 산화물 반도체층(132)의 이동도는 제1 산화물 반도체층(131)의 이동도 보다 낮다. 보다 구체적으로, 제1 산화물 반도체층(131) 및 제2 산화물 반도체층(132)은 10 내지 40 cm2/V·s 범위의 이동도 차이를 가질 수 있다. 그 결과, 제1 산화물 반도체층(131) 및 제2 산화물 반도체층(132)의 접촉부(CONT)에서의 전자 감속효과가 충분하여, 드레인 영역에서의 impact ionization 현상이 발생하지 않을 수 있다. 따라서, 드레인 영역에서의 열화를 방지할 수 있고, 박막 트랜지스터(100)의 구동 안정성 및 신뢰성이 향상될 수 있다.
본 발명의 다른 일 실시예에 따르면, 제1 산화물 반도체층(131) 및 제2 산화물 반도체층(132)의 이동도 차이가 40 cm2/V·s 보다 큰 경우, 제1 채널부(131a) 및 제2 채널부(132a)의 계면에서 전자 감속이 과도하여 계면에서 전자 집중 또는 전계 집중이 발생할 수 있다. 그 결과 제1 채널부(131a) 및 제2 채널부(132a) 사이의 계면이 손상될 수 있고, 제1 채널부(131a) 및 제2 채널부(132a) 사이의 계면에서 결함(defect)이 발생할 수도 있다. 또한, 제1 산화물 반도체층(131) 및 제2 산화물 반도체층(132)의 이동도 차이가 40 cm2/V·s 보다 큰 경우, 제1 산화물 반도체층(131) 및 제2 산화물 반도체층(132)의 접촉부(CONT)에서의 전류 변화량의 크기가 매우 클 수 있다. 그 결과, 제2 산화물 반도체층(132)에서의 이동도가 매우 작아 온(ON) 상태에서의 전류 흐름이 급격하게 낮아질 수 있다. 따라서, 액티브층(130)의 안정성이 저하되고, 박막 트랜지스터(100)의 구동 안정성 및 신뢰성이 저하될 수 있다.
본 발명의 일 실시예에 따르면, 제1 산화물 반도체층(131) 및 제2 산화물 반도체층(132)의 이동도 차이가 10 cm2/V·s 보다 작은 경우, 제1 산화물 반도체층(131) 및 제2 산화물 반도체층(132)의 접촉부(CONT)에서의 전자 감속효과가 충분히 크지 않아, 드레인 영역에서의 impact ionization 현상이 방지 또는 억제 효과가 충분히 발생되지 않을 수 있다. 그 결과, 드레인 영역에서의 열화를 방지하는데 어려움이 있을 수 있다. 또한, 제1 산화물 반도체층(131) 및 제2 산화물 반도체층(132)의 이동도 차이가 10 cm2/V·s 보다 작은 경우, 제2 산화물 반도체층(132)에서의 이동도가 감소되지 않아 박막 트랜지스터의 구동 시 제2 산화물 반도체층(132)의 드레인 영역에서 전계 집중이 발생되는 것을 완화 또는 억제하지 못할 수 있다. 그 결과, 액티브층(130)의 열화가 방지되지 않아, 액티브층(130)의 안정성이 저하되고, 박막 트랜지스터(100)의 구동 안정성 및 신뢰성이 저하될 수 있다.
본 발명의 일 실시예에 따르면, 제2 산화물 반도체층(132)은 제1 산화물 반도체층(131)보다 낮은 이동도를 갖는 물질에 의하여 만들어질 수 있다.
구체적으로, 제1 산화물 반도체층(131)은 고이동도 산화물 반도체 물질로 만들어질 수 있다. 예를 들어, 제1 산화물 반도체층(131)은 인듐(In)계 또는 아연(Zn)계 산화물 반도체 물질을 포함할 수 있다.
본 발명의 일 실시예에 따르면, 제1 산화물 반도체층(131)은 IGZO(InGaZnO)계 산화물 반도체 물질[Ga 농도 < In 농도], IZO(InZnO)계 산화물 반도체 물질, IGZTO (InGaZnSnO)계 산화물 반도체 물질, ITZO(InSnZnO)계 산화물 반도체 물질, FIZO (FeInZnO)계 산화물 반도체 물질, ZnO계 산화물 반도체 물질, SIZO(SiInZnO)계 산화물 반도체 물질 및 ZnON(Zn-Oxynitride)계 산화물 반도체 물질 중 적어도 하나를 포함할 수 있다.
갈륨(Ga)은 산화물 반도체의 이동도를 저하시킬 수 있다. 따라서, 제1 산화물 반도체층(131)을 구성하는 인듐(In)계 산화물 반도체가 갈륨(Ga)을 포함하는 경우, 몰(mole) 수 기준으로, 인듐(In)의 함량이 갈륨(Ga)의 함량보다 많도록 설정할 수 있다.
본 발명의 일 실시예에 따르면, 제1 산화물 반도체층(131)은 25 내지 50 cm2/V·s 범위의 이동도를 가질 수 있다. 구체적으로 제1 산화물 반도체층(131)은 30 내지 45 cm2/V·s 범위의 이동도를 가질 수 있다. 보다 구체적으로, 제1 산화물 반도체층(131)은 35 내지 40 cm2/V·s 범위의 이동도를 가질 수도 있다.
고이동도 특성을 갖는 산화물 반도체 물질을 포함하는 제1 산화물 반도체층(131)은 우수한 이동도를 가질 수 있다.
반면, 제2 산화물 반도체층(132)은 저이동도 산화물 반도체 물질로 만들어질 수 있다. 예를 들어, 제2 산화물 반도체층(132)은 갈륨(Ga)계 산화물 반도체 물질을 포함할 수 있다. 갈륨(Ga)계 산화물 반도체 물질을 포함하는 제2 산화물 반도체층(132)은 비교적 낮은 이동도를 가지며, 안정적인 막 구조를 가질 수 있다.
본 발명의 일 실시예에 따르면, 제2 산화물 반도체층(132)은 IGZO(InGaZnO) 계 산화물 반도체 물질[Ga 농도≥ In 농도], GZO(GaZnO)계 산화물 반도체 물질, IGO(InGaO)계 산화물 반도체 물질 및 GZTO(GaZnSnO)계 산화물 반도체 물질 중 적어도 하나를 포함할 수 있다. 그러나, 본 발명의 일 실시예가 이에 한정되는 것은 아니며, 당업계에 알려진 다른 저이동도 산화물 반도체 물질에 의하여 제2 산화물 반도체층(132)이 형성될 수도 있다.
산화물 반도체를 구성하는 원소 중 인듐(In)은 반도체층 또는 액티브층의 이동도를 향상시키는 원소로 알려져 있다. 따라서, 제2 산화물 반도체층(132)이 인듐(In)을 포함하는 경우, 몰(mole) 수 기준으로, 인듐(In)의 함량이 갈륨(Ga)의 함량보다 작거나 같도록 설정할 수 있다.
본 발명의 다른 일 실시예에 따르면, 제2 산화물 반도체층(132)은 10 내지 20 cm2/V·s 범위의 이동도를 갖는다. 구체적으로 제2 산화물 반도체층(132)은 12 내지 18 cm2/V·s 범위의 이동도를 가질 수 있다. 보다 구체적으로, 제2 산화물 반도체층(132)은 13 내지 17 cm2/V·s 범위의 이동도를 가질 수도 있다.
따라서, 제2 산화물 반도체층(132)은 상대적으로 낮은 이동도를 가지기 때문에 온(ON) 상태에서의 전류 흐름이 제1 산화물 반도체층(131)보다 크지 않다. 따라서, 제2 산화물 반도체층(132)에서의 전계 집중이 완화되어 제2 산화물 반도체층(132)의 열화를 방지할 수 있다. 그 결과, 박막 트랜지스터(100)의 구동 안정성이 향상될 수 있다.
본 발명의 일 실시예에 따르면, 제1 산화물 반도체층(131)은 제2 산화물 반도체층(132)과 동일 또는 유사한 금속 조성을 가질 수 있고, 제2 산화물 반도체층(132)은 제1 산화물 반도체층(131)의 한 측면(SS1)과 접촉하여 계면을 형성할 수 있다.
종래의 액티브층은 산화물 반도체층이 실리콘 반도체층의 측면과 접하여 계면을 형성하게 되나, 실직적으로 산화물 반도체층 및 실리콘 반도체층은 동일 또는 유사하지 않은 금속 조성을 가져, 산화물 반도체층 및 실리콘 반도체층 사이의 계면에서 결함(defect)가 발생하여 상태가 불량하게 되거나, 액티브층의 신뢰성이 저하될 수 있다. 구체적으로, 산화물 반도체층 및 실리콘 반도체층과 같이 서로 다른 물질이 접하는 경우, 물질 간 결합 구조 또는 결정 구조의 차이로 인해 댕글링 본드(dangling bond)와 같은 결함(Defect)이 증가할 수 있다.
반면, 본 발명의 일 실시예에 따른 액티브층(130)은 동일 또는 유사한 금속으로 이루어진 제1 산화물 반도체층(131) 및 제2 산화물 반도체층(132)을 포함할 수 있다. 제1 산화물 반도체층(131) 및 제2 산화물 반도체층(132)는 각각 물질 간 결합 구조 또는 결정 구조가 유사하여, 제1 산화물 반도체층(131) 및 제2 산화물 반도체층(132)에 의한 계면 특성이 향상되고, 액티브층(130)에 결함(Defect)이 발생할 가능성이 낮아진다.
이하, 도 1a, 도 1b, 도 2와 중복되는 내용은 생략된다.
도 3은 본 발명의 다른 일 실시예에 따른 박막 트랜지스터(200)의 단면도이다.
도 3을 참조하면, 본 발명의 일 실시예에 따르면, 게이트 절연막(140)은 산화물 반도체층(131, 132)의 채널부(131a, 132a) 상면을 커버하고, 산화물 반도체층(131, 132)의 도체화부(131b, 132b)의 상면을 노출시키는 다양한 형태로 패터닝 될 수 있다.
도 4는 본 발명의 또 다른 일 실시예에 따른 박막 트랜지스터(300)의 단면도이다.
도 4에 도시된 박막 트랜지스터(300)는 도 1b에 도시된 박막 트랜지스터(100)와 비교하여, 층간 절연막(160)을 포함하지 않는다.
구체적으로, 도 4를 참조하면, 게이트 절연막(140) 상에 소스 전극(171) 및 드레인 전극(172)이 배치된다. 소스 전극(171)과 드레인 전극(172)은 게이트 전극(150)과 동일한 층에 배치될 수 있고, 소스 전극(171) 및 드레인 전극(172)은 게이트 전극(150)과 동일한 재료로 동일한 공정에 의하여 만들어질 수 있다. 게이트 절연막(140)에 형성된 콘택홀에 의하여 소스 전극(171)과 드레인 전극(172)은 각각 액티브층(130)에 연결된다.
도 5는 본 발명의 또 다른 일 실시예에 따른 박막 트랜지스터(400)의 단면도이다.
도 5에 도시된 박막 트랜지스터(400)는 도 4에 도시된 박막 트랜지스터(300)와 비교하여, 게이트 절연막(140)은 산화물 반도체층(131, 132)의 채널부(131a, 132a) 상면을 커버하고, 산화물 반도체층(131, 132)의 도체화부(131b, 132b)의 상면을 노출시키는 다양한 형태로 패터닝 된다.
도 6은 본 발명의 또 다른 일 실시예에 따른 박막 트랜지스터(500)의 평면도이다.
도 7는 도 6의 Ⅱ-Ⅱ'을 따라 자른 단면도이다.
도 6 및 도 7에 도시된 박막 트랜지스터(500)는 도 3에 도시된 박막 트랜지스터(200)와 비교하여 제3 산화물 반도체층(133)을 더 포함한다.
본 발명의 일 실시예에 따르면, 제3 산화물 반도체층(133)은 제1 산화물 반도체층(131) 및 제2 산화물 반도체층(132) 상에 배치될 수 있다. 구체적으로 제3 산화물 반도체층(133)은 게이트 전극(150)과 중첩하는 영역에서 제1 산화물 반도체층(131) 및 제2 산화물 반도체층(132)과 중첩할 수 있다. 그러나, 본 발명의 일 실시예가 이에 한정되는 것은 아니며, 제3 산화물 반도체층(133)은 콘택홀을 제외한 제1 산화물 반도체층(131) 및 제2 산화물 반도체층(132)의 상부면 전체를 커버할 수도 있다. 도 6을 참조하면, 제3 산화물 반도체층(133)은 액티브층(130)의 폭 방향으로의 안정적인 접촉을 위해 제1 산화물 반도체층(131) 및 제2 산화물 반도체층 보다 좀 더 클 수 있다. 제3 산화물 반도체층(133)은 제1 산화물 반도체층(131) 및 제2 산화물 반도체층(132)의 상에 배치되어, 채널부(131a, 132a)를 보호한다.
본 발명의 일 실시예에 따르면, 제3 산화물 반도체층(133)은 제3 채널부(133a), 제3 도체화부(133b, 133c)를 포함할 수 있다. 구체적으로, 게이트 전극(150)과 중첩하는 제3 채널부(133a) 및 게이트 전극(150)과 중첩하지 않는 제3 도체화부(133b, 133c)를 포함할 수 있다.
도 7을 참조하면, 소스 전극(171) 및 드레인 전극(172)는 서로 이격되어 제3 도체화부(133b, 133c)와 접촉할 수 있다.
본 발명의 일 실시예에 따르면, 제3 산화물 반도체층(133)은 제1 산화물 반도체층(131) 보다 이동도가 낮을 수 있다.
제3 산화물 반도체층(133)은 제1 산화물 반도체층(131) 및 제2 산화물 반도체층(132)과 동일 또는 유사한 금속 조성을 가질 수 있다. 도 7을 참조하면, 제3 산화물 반도체층(133)은 제1 산화물 반도체층(131) 및 제2 산화물 반도체층(132) 보다 얇은 두께를 가질 수 있다.
제3 산화물 반도체층(133)은 저이동도 산화물 반도체 물질로 만들어질 수 있다. 예를 들어, 제3 산화물 반도체층(133)은 갈륨(Ga)계 산화물 반도체 물질을 포함할 수 있다. 갈륨(Ga)계 산화물 반도체 물질을 포함하는 제3 산화물 반도체층(133)은 비교적 낮은 이동도를 가지며, 안정적인 막 구조를 가질 수 있다.
본 발명의 일 실시예에 따르면, 제3 산화물 반도체층(133)은 IGZO(InGaZnO) 계 산화물 반도체 물질[Ga 농도≥ In 농도], GZO(GaZnO)계 산화물 반도체 물질, IGO(InGaO)계 산화물 반도체 물질 및 GZTO(GaZnSnO)계 산화물 반도체 물질 중 적어도 하나를 포함할 수 있다. 그러나, 본 발명의 일 실시예가 이에 한정되는 것은 아니며, 당업계에 알려진 다른 저이동도 산화물 반도체 물질에 의하여 제3 산화물 반도체층(133)이 형성될 수도 있다.
산화물 반도체를 구성하는 원소 중 인듐(In)은 반도체층 또는 액티브층의 이동도를 향상시키는 원소로 알려져 있다. 따라서, 제3 산화물 반도체층(133)이 인듐(In)을 포함하는 경우, 몰(mole) 수 기준으로, 인듐(In)의 함량이 갈륨(Ga)의 함량보다 작거나 같도록 설정할 수 있다.
도 7을 참조하면, 제3 산화물 반도체층(133)은 액티브층(130)의 캐리어 농도 또는 이동도 등을 증가시키기 위하여 배치되는 것이 아니라, 액티브층(130) 및 박막 트랜지스터(500)의 전기적 안정성을 향상시키기 위하여 배치된 것이다.
도 8은 본 발명의 또 다른 일 실시예에 따른 박막 트랜지스터(600)의 단면도이다.
도 8에 도시된 박막 트랜지스터(600)는 도 7에 도시된 박막 트랜지스터(500)와 비교하여, 게이트 절연막(140)은 산화물 반도체층(131, 132, 133)의 채널부(131a, 132a, 133a) 상면을 커버하고, 제3 산화물 반도체층(133)의 제3 도체화부(133b, 133c)의 상면을 노출시키는 다양한 형태로 패터닝 된다.
도 9는 본 발명의 또 다른 일 실시예에 따른 박막 트랜지스터(700)의 단면도이다.
본 발명의 일 실시예에 따르면, 제1 산화물 반도체층(131) 및 제2 산화물 반도체층(132)은 두께 방향으로 서로 중첩하지 않을 수 있다.
이미 설명한 바와 같이, 공정 오차를 고려하여, 제1 산화물 반도체층(131)과 제2 산화물 반도체층(132)이 안정적으로 접촉하도록 하기 위해, 본 발명의 일 실시예에 따르면, 제1 산화물 반도체층(131)의 말단 일부가 제2 산화물 반도체층(132)의 말단 일부와 중첩하도록 한다. 그러나, 산화물 반도체층(131, 132)의 패터닝 공정을 매우 정밀하게 조정하여, 도 9에 도시된 바와 같이, 제1 산화물 반도체층(131)과 제2 산화물 반도체층(132)의 중첩 없이, 제1 산화물 반도체층(131)의 측면과 제2 산화물 반도체층(132)의 측면이 서로 접촉하도록 할 수 있다. 이 때, 제1 산화물 반도체층(131)과 제2 산화물 반도체층(132)이 서로 이격되지 않도록 한다.
도 10은 본 발명의 또 다른 일 실시예에 따른 박막 트랜지스터(800)의 단면도이다.
도 10에 따른 박막 트랜지스터(800)는 도 9에 따른 박막 트랜지스터(700)와 비교하여, 제3 산화물 반도체층(133)을 더 포함할 수 있다. 도 10에는 제1 산화물 반도체층(131) 및 제2 산화물 반도체층(132) 상에 제3 산화물 반도체층(133)이 배치된 구성이 도시되어 있다.
도 11은 본 발명의 또 다른 일 실시예에 따른 박막 트랜지스터(900)의 단면도이다.
도 11을 참조하면, 제1 산화물 반도체층(131)은 다층 구조를 갖는다. 그러나, 본 발명의 일 실시예가 이에 한정되는 것은 아니며, 제2 산화물 반도체층(132)이 다층 구조를 가질 수도 있다.
본 발명의 일 실시예에 따르면, 제1 산화물 반도체층(131)은 제1 서브층(131c) 및 제1 서브층(131c) 상의 제2 서브층(131d)를 포함한다. 본 발명의 일 실시예에 따르면, 제2 서브층(131d)은 제1 서브층(131c)보다 큰 이동도를 가질 수 있다. 구체적으로, 제1 서브층(131c)은 제2 서브층(131d)을 지지하는 지지층 역할을 하고, 제2 서브층(131d)가 주로 채널층 역할을 할 수 있다.
지지층 역할을 하는 제1 서브층(131c)은 우수한 막 안정성 및 기계적 안정성을 가질 수 있다. 제1 서브층(131c)은, 예를 들어, IGZO (InGaZnO)계, IGO(InGaO)계, IGTO(InGaSnO)계, IGZTO(InGaZnSnO)계, GZTO(GaZnSnO)계, GZO(GaZnO)계 및 GO(GaO)계 산화물 반도체 물질 중 적어도 하나를 포함할 수 있다. 그러나, 본 발명의 일 실시예가 이에 한정되는 것은 아니며, 당업계에 알려진 다른 산화물 반도체 물질에 의하여 제1 서브층(131c)이 만들어질 수 있다.
제2 서브층(131d)은, 예를 들어, IZO(InZnO)계, IGO(InGaO)계, ITO(InSnO)계, IGZO(InGaZnO)계, IGZTO(InGaZnSnO)계, GZTO(GaZnSnO)계, ITZO (InSnZnO)계 등의 산화물 반도체 물질에 의해 만들어질 수 있다. 그러나, 본 발명의 일 실시예가 이에 한정되는 것은 아니며, 당업계에 알려진 다른 산화물 반도체 물질에 의하여 제2 서브층(131d)이 만들어질 수 있다.
도 12는 본 발명의 또 다른 일 실시예에 따른 박막 트랜지스터(1000)의 단면도이다.
도 12을 참조하면, 제1 산화물 반도체층(131)은 제2 서브층(131d) 상의 제3 서브층(131e)를 포함한다. 제3 서브층(131e)은 제2 서브층(131c)보다 작은 이동도를 가질 수 있다. 구체적으로, 제3 서브층(131e)은 제2 서브층(131d)을 보호하는 보호층 역할을 하고, 제2 서브층(131d)가 주로 채널층 역할을 할 수 있다.
도 13은 본 발명의 또 다른 일 실시예에 따른 표시장치(1500)의 개략도이다.
본 발명의 또 다른 일 실시예에 따른 표시장치(1500)는 도 13에 도시된 바와 같이, 표시패널(310), 게이트 드라이버(320), 데이터 드라이버(330) 및 제어부(340)를 포함할 수 있다.
표시패널(310)은 게이트 라인(GL)들 및 데이터 라인(DL)들을 포함하고, 게이트 라인(GL)들과 데이터 라인(DL)들의 교차 영역에 화소(P)가 배치된다. 화소(P)의 구동에 의해 영상이 표시된다. 게이트 라인(GL)들, 데이터 라인(DL)들 및 화소(P)는 베이스 기판(110) 상에 배치될 수 있다.
제어부(340)는 게이트 드라이버(320)와 데이터 드라이버(330)를 제어한다.
제어부(340)는 외부 시스템(미도시)으로부터 공급되는 신호를 이용하여, 게이트 드라이버(320)를 제어하기 위한 게이트 제어신호(GCS) 및 데이터 드라이버(330)를 제어하기 위한 데이터 제어신호(DCS)를 출력한다. 또한, 제어부(340)는 외부 시스템으로부터 입력되는 입력영상데이터를 샘플링한 후 이를 재정렬하여, 재정렬된 디지털 영상데이터(RGB)를 데이터 드라이버(330)에 공급한다.
게이트 제어신호(GCS)는 게이트 스타트 펄스(GSP), 게이트 쉬프트 클럭(GSC), 게이트 출력 인에이블 신호(GOE), 스타트 신호(Vst) 및 게이트 클럭(GCLK) 등을 포함한다. 또한, 게이트 제어신호(GCS)에는 쉬프트 레지스터를 제어하기 위한 제어신호들이 포함될 수 있다.
데이터 제어신호(DCS)는 소스 스타트 펄스(SSP), 소스 쉬프트 클럭신호(SSC), 소스 출력 이네이블 신호(SOE), 극성제어신호(POL) 등을 포함한다.
데이터 드라이버(330)는 표시패널(310)의 데이터 라인(DL)들로 데이터 전압을 공급한다. 구체적으로, 데이터 드라이버(330)는 제어부(340)로부터 입력된 영상데이터(RGB)를 아날로그 데이터 전압으로 변환하여, 데이터 전압을 데이터 라인(DL)들에 공급한다.
본 발명의 일 실시예에 따르면, 게이트 드라이버(320)는 표시패널(310)에 실장 될 수 있다. 이와 같이, 게이트 드라이버(320)가 표시패널(310)에 직접 실장 되어 있는 구조를 게이트 인 패널(Gate In Panel: GIP) 구조라고 한다. 구체적으로, 게이트 인 패널(Gate In Panel: GIP) 구조에서 게이트 드라이버(320)는 베이스 기판(110) 상에 배치될 수 있다.
본 발명의 일 실시예에 따른 표시장치(1500)는 상기 설명된 박막 트랜지스터 (100, 200, 300, 400, 500, 600, 700, 800, 900, 1000)을 포함할 수 있다. 본 발명의 일 실시예에 따르면, 게이트 드라이버(320)는 상기 설명된 박막 트랜지스터(100, 200, 300, 400, 500, 600, 700, 800, 900, 1000)를 포함할 수 있다.
게이트 드라이버(320)는 쉬프트 레지스터(350)를 포함할 수 있다.
쉬프트 레지스터(350)는, 제어부(340)로부터 전송된 스타트 신호 및 게이트 클럭 등을 이용하여, 1 프레임 동안 게이트 라인(GL)들에 게이트 펄스를 순차적으로 공급한다. 여기서, 1 프레임이란, 표시패널(310)을 통해 하나의 이미지가 출력되는 기간을 말한다. 게이트 펄스는, 화소(P)에 배치된 스위칭 소자(박막 트랜지스터)를 턴온시킬 수 있는 턴온 전압을 가지고 있다.
또한, 쉬프트 레지스터(350)는, 1 프레임 중, 게이트 펄스가 공급되지 않는 나머지 기간 동안에는, 게이트 라인(GL)에, 스위칭 소자를 턴오프시킬 수 있는 게이트 오프 신호를 공급한다. 이하, 게이트 펄스와 게이트 오프 신호를 총칭하여 스캔신호(SS 또는 Scan)라 한다.
쉬프트 레지스터(350)는 상기 설명된 박막 트랜지스터(100, 200, 300, 400, 500, 600, 700, 800, 900, 1000)를 포함할 수 있다.
도 14는 쉬프트 레지스터(350)에 대한 개략도이다.
도 14를 참조하면, 쉬프트 레지스터(350)는 g개의 스테이지(351)들(ST1 내지 STg)을 포함할 수 있다.
쉬프트 레지스터(350)는, 하나의 게이트 라인(GL)을 통해, 하나의 스캔신호(SS)를 하나의 게이트 라인(GL)과 연결되어 있는 화소(P)들로 전송한다. 스테이지(351)들 각각은 하나의 게이트 라인(GL)과 연결될 수 있다. 표시 패널(110)에, g개의 게이트 라인(GL)들이 형성되어 있는 경우, 쉬프트 레지스터(350)는 g개의 스테이지(351)들(ST1 내지 STg)을 포함할 수 있으며, g개의 스캔신호(SS1 내지 SSg)를 생성할 수 있다.
일반적으로, 각 스테이지(351)는, 1 프레임 중 게이트 펄스(GP)를 한번 출력하며, 게이트 펄스(GP)는 각 스테이지(351)에서 순차적으로 출력된다.
도 15는 도 13의 어느 한 화소(P)에 대한 회로도이다.
도 15의 회로도는 표시 소자(710)로 유기발광 다이오드(OLED)를 포함하는 표시장치(1500)의 화소(P)에 대한 등가 회로도이다.
도 15를 참조하면, 화소(P)는, 표시 소자(710) 및 표시 소자(710)를 구동하는 화소 구동 회로(PDC)를 포함한다. 구체적으로, 본 발명의 일 실시예에 따른 표시장치(1500)는 베이스 기판(110) 상의 화소 구동 회로(PDC)를 포함할 수 있다.
도 15의 화소 구동 회로(PDC)는 스위칭 트랜지스터인 제1 박막 트랜지스터(TR1) 및 구동 트랜지스터인 제2 박막 트랜지스터(TR2)를 포함한다. 본 발명의 또 다른 일 실시예에 따른 표시장치(1000)는 박막 트랜지스터들(100, 200, 300, 400, 500, 600, 700, 800, 900, 1000) 중 적어도 하나를 포함할 수 있다.
제1 박막 트랜지스터(TR1)는 게이트 라인(GL) 및 데이터 라인(DL)에 연결되어 있으며, 게이트 라인(GL)을 통해 공급되는 스캔신호(SS)에 의해 턴온 또는 턴오프된다.
데이터 라인(DL)은 화소 구동 회로(PDC)로 데이터 전압(Vdata)을 제공하며, 제1박막 트랜지스터(TR1)는 데이터 전압(Vdata)의 인가를 제어한다.
구동 전원 라인(PL)은 표시 소자(710)로 구동 전압(Vdd)을 제공하며, 제1 박막 트랜지스터(TR1)는 구동 전압(Vdd)을 제어한다. 구동 전압(Vdd)은 표시 소자(710)인 유기발광 다이오드(OLED)를 구동하기 위한 화소 구동 전압이다.
게이트 드라이버(320)로부터 게이트 라인(GL)을 통하여 인가된 스캔신호(SS)에 의해 제1 박막 트랜지스터(TR1)가 턴온될 때, 데이터 라인(DL)을 통해 공급된 데이터 전압(Vdata)이 표시 소자(710)와 연결된 제2 박막 트랜지스터(TR2)의 게이트 전극으로 공급된다. 데이터 전압(Vdata)은 제2 박막 트랜지스터(TR2)의 게이트 전극과 소스 전극 사이에 형성된 스토리지 커패시터(Cst)에 충전된다.
데이터 전압(Vdata)에 따라 제2 박막 트랜지스터(TR2)를 통해 표시 소자(710)인 유기발광 다이오드(OLED)로 공급되는 전류의 양이 제어되며, 이에 따라, 표시 소자(710)로부터 출력되는 광의 계조가 제어될 수 있다.
도 16은 본 발명의 또 다른 일 실시예에 따른 표시장치(1600)의 어느 한 화소(P)에 대한 회로도이다.
도 16은 유기발광 표시장치의 화소(P)에 대한 등가 회로도이다.
도 16에 도시된 표시장치(1600)의 화소(P)는, 표시 소자(710)인 유기발광 다이오드(OLED) 및 표시 소자(710)를 구동하는 화소 구동 회로(PDC)를 포함한다. 표시 소자(710)는 화소 구동 회로(PDC)와 연결된다.
화소(P)에는, 화소 구동 회로(PDC)에 신호를 공급하는 신호 라인들(DL, GL, PL, RL, SCL)이 배치되어 있다.
데이터 라인(DL)으로 데이터 전압(Vdata)이 공급되고, 게이트 라인(GL)으로 스캔신호(SS)가 공급되고, 구동 전원 라인(PL)으로 화소를 구동하는 구동 전압(Vdd)이 공급되고, 레퍼런스 라인(RL)으로는 레퍼런스 전압(Vref)이 공급되고, 센싱 제어 라인(SCL)으로 센싱 제어 신호(SCS)가 공급된다.
화소 구동 회로(PDC)는, 예를 들어, 게이트 라인(GL) 및 데이터 라인(DL)과 연결된 제1 박막 트랜지스터(TR1)(스위칭 트랜지스터), 제1 박막 트랜지스터(TR1)를 통해 전송된 데이터 전압(Vdata)에 따라 표시 소자(710)로 출력되는 전류의 크기를 제어하는 제2 박막 트랜지스터(TR2)(구동 트랜지스터), 제2 박막 트랜지스터(TR2)의 특성을 감지하기 위한 제3 박막 트랜지스터(TR3)(센싱 트랜지스터)를 포함한다.
제1 박막 트랜지스터(TR1)는 게이트 라인(GL)으로 공급되는 스캔신호(SS)에 의해 턴온되어, 데이터 라인(DL)으로 공급되는 데이터 전압(Vdata)을 제2 박막 트랜지스터(TR2)의 게이트 전극으로 전송한다.
제3 박막 트랜지스터(TR3)는 제2 박막 트랜지스터(TR2)와 표시 소자(710) 사이의 제1노드(n1) 및 레퍼런스 라인(RL)에 연결되어, 센싱 제어 신호(SCS)에 의해 턴온 또는 턴오프되며, 센싱 기간에 구동 트랜지스터인 제2 박막 트랜지스터(TR2)의 특성을 감지한다.
제2 박막 트랜지스터(TR2)의 게이트 전극과 연결된 제2 노드(n2)는 제1 박막 트랜지스터(TR1)와 연결된다. 제2 노드(n2)와 제1 노드(n1) 사이에 스토리지 커패시터(Cst)가 형성된다.
제1 박막 트랜지스터(TR1)가 턴온될 때 데이터 라인(DL)을 통해 공급된 데이터 전압(Vdata)이 제2 박막 트랜지스터(TR2)의 게이트 전극으로 공급된다. 데이터 전압(Vdata)은 제2 박막 트랜지스터(TR2)의 게이트 전극과 소스 전극 사이에 형성된 스토리지 캐패시터(Cst)에 충전된다.
제2 박막 트랜지스터(TR2)가 턴온되면, 화소를 구동하는 구동 전압(Vdd)에 의해, 전류가 제2 박막 트랜지스터(TR2)를 통하여 표시 소자(710)로 공급되어, 표시 소자(710)에서 광이 출력된다.
본 발명의 또 다른 일 실시예에 따른 표시장치(1600)는 박막 트랜지스터들(100, 200, 300, 400, 500, 600, 700, 800, 900, 1000) 중 적어도 하나를 포함할 수 있다.
도 17은 본 발명의 또 다른 일 실시예에 따른 표시장치(1700)의 어느 한 화소(P)에 대한 회로도이다.
도 17에 도시된 표시장치(1700)의 화소(P)는, 표시 소자(710)인 유기발광 다이오드(OLED) 및 표시 소자(710)를 구동하는 화소 구동 회로(PDC)를 포함한다. 표시 소자(710)는 화소 구동 회로(PDC)와 연결된다.
화소 구동 회로(PDC)는 박막 트랜지스터(TR1, TR2, TR3, TR4)를 포함한다.
화소(P)에는, 화소 구동 회로(PDC)에 구동 신호를 공급하는 신호 라인들(DL, EL, GL, PL, SCL, RL)이 배치되어 있다.
도 17의 화소(P)는 도 16의 화소(P)와 비교하여, 발광 제어 라인(EL)을 더 포함한다. 발광 제어 라인(EL)으로 발광 제어 신호(EM)가 공급된다. 또한, 도 17의 화소 구동 회로(PDC)는 도 16의 화소 구동 회로(PDC)와 비교하여, 제2 박막 트랜지스터(TR2)의 발광 시점을 제어하기 위한 발광 제어 트랜지스터인 제4 박막 트랜지스터(TR4)를 더 포함한다.
제1 박막 트랜지스터(TR1)는 게이트 라인(GL)으로 공급되는 스캔신호(SS)에 의해 턴온되어, 데이터 라인(DL)으로 공급되는 데이터 전압(Vdata)을 제2 박막 트랜지스터(TR2)의 게이트 전극으로 전송한다.
제2 박막 트랜지스터(TR2)의 게이트 전극과 표시 소자(710) 사이에 스토리지 커패시터(Cst)가 위치한다.
제3 박막 트랜지스터(TR3)는 레퍼런스 라인(RL)에 연결되어, 센싱 제어 신호(SCS)에 의해 턴온 또는 턴오프되며, 센싱 기간에 구동 트랜지스터인 제3 박막 트랜지스터(TR1)의 특성을 감지한다.
제4 박막 트랜지스터(TR4)는 발광 제어 신호(EM)에 따라, 구동 전압(Vdd)을 제2 박막 트랜지스터(TR2)로 전달하거나, 구동 전압(Vdd)을 차단한다. 제4 박막 트랜지스터(TR4)가 턴온될 때, 제2 박막 트랜지스터(TR2)로 전류가 공급되어, 표시 소자(710)로부터 광이 출력된다.
본 발명의 또 다른 일 실시예에 따른 화소 구동 회로(PDC)는, 이상에서 설명된 구조 이외의 다른 다양한 구조로 형성될 수 있다. 화소 구동 회로(PDC)는, 예를 들어, 5개 이상의 박막 트랜지스터를 포함할 수도 있다.
이상에서 설명한 본 발명은 전술한 실시예 및 첨부된 도면에 의해 한정되는 것이 아니며, 본 발명의 기술적 사항을 벗어나지 않는 범위 내에서 여러 가지 치환, 변형 및 변경이 가능하다는 것이 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자에게 있어 명백할 것이다. 그러므로, 본 발명의 범위는 후술하는 특허청구범위에 의하여 나타내어지며, 특허청구범위의 의미, 범위 그리고 그 등가 개념으로부터 도출되는 모든 변경 또는 변형된 형태가 본 발명의 범위에 포함되는 것으로 해석되어야 한다.
110: 베이스 기판 120: 버퍼층
130: 액티브층 131: 제1 산화물 반도체층
132: 제2 산화물 반도체층 133: 제3 산화물 반도체층
131a: 제1 채널부 131b: 제1 도체화부
131c: 제1 서브층 131d: 제2 서브층
131e: 제3 서브층 132a: 제2 채널부
132b: 제2 도체화부 133a: 제3 채널부
133b, 133c: 제3 도체화부 140: 게이트 절연막
150: 게이트 전극 160: 층간 절연막
171: 소스 전극 172: 드레인 전극

Claims (20)

  1. 액티브층; 및
    상기 액티브층과 이격되어 상기 액티브층과 적어도 일부 중첩하는 게이트 전극;을 포함하고,
    상기 액티브층은,
    제1 산화물 반도체층; 및
    상기 제1 산화물 반도체층의 한 측면과 접촉하고, 상기 제1 산화물 반도체층 보다 낮은 이동도를 갖는 제2 산화물 반도체층;을 포함하고,
    상기 제1 산화물 반도체층과 상기 제2 산화물 반도체층이 서로 접촉하는 부분인 접촉부가 상기 게이트 전극과 중첩하는, 박막 트랜지스터.
  2. 제1항에 있어서,
    상기 제1 산화물 반도체층 및 상기 제2 산화물 반도체층은 10 내지 40 cm2/V·s 범위의 이동도 차이를 갖는, 박막 트랜지스터.
  3. 제1항에 있어서,
    상기 제1 산화물 반도체층은 25 내지 50 cm2/V·s 범위의 이동도를 갖는, 박막 트랜지스터.
  4. 제1항에 있어서,
    상기 제2 산화물 반도체층은 10 내지 20 cm2/V·s 범위의 이동도를 갖는, 박막 트랜지스터.
  5. 제1항에 있어서,
    상기 제1 산화물 반도체층 및 상기 제2 산화물 반도체층은 동일층 상에 배치되는, 박막 트랜지스터.
  6. 제1항에 있어서,
    상기 제1 산화물 반도체층은,
    상기 게이트 전극의 일부와 중첩하는 제1 채널부; 및
    상기 게이트 전극과 중첩하지 않는 제1 도체화부;를 포함하고,
    상기 제2 산화물 반도체층은,
    상기 게이트 전극의 일부와 중첩하는 제2 채널부; 및
    상기 게이트 전극과 중첩하지 않는 제2 도체화부;를 포함하고,
    상기 제1 채널부 및 상기 제2 채널부는 서로 접촉하는, 박막 트랜지스터.
  7. 제6항에 있어서,
    상기 제1 채널부의 적어도 일부 및 상기 제2 채널부의 적어도 일부는 상기 액티브층의 두께 방향으로 서로 중첩하는, 박막 트랜지스터.
  8. 제1항에 있어서,
    상기 제1 산화물 반도체층의 적어도 일부는 상기 액티브층의 두께 방향으로 상기 제2 산화물 반도체층과 중첩하는, 박막 트랜지스터.
  9. 제1항에 있어서,
    상기 제1 산화물 반도체층 및 상기 제2 산화물 반도체층은 상기 액티브층의 두께 방향으로 서로 중첩하지 않는, 박막 트랜지스터.
  10. 제6항에 있어서,
    서로 이격되어 상기 제1 도체화부 및 상기 제2 도체화부와 접촉하는 소스 전극 및 드레인 전극을 포함하는, 박막 트랜지스터.
  11. 제1항에 있어서,
    상기 제1 산화물 반도체층은 IGZO(InGaZnO)계 산화물 반도체 물질[Ga 농도 < In 농도], IZO(InZnO)계 산화물 반도체 물질, IGZTO (InGaZnSnO)계 산화물 반도체 물질, ITZO(InSnZnO)계 산화물 반도체 물질, FIZO (FeInZnO)계 산화물 반도체 물질, ZnO계 산화물 반도체 물질, SIZO(SiInZnO)계 산화물 반도체 물질 및 ZnON(Zn-Oxynitride)계 산화물 반도체 물질 중 적어도 하나를 포함하고,
    상기 제2 산화물 반도체층은 IGZO(InGaZnO) 계 산화물 반도체 물질[Ga 농도≥ In 농도], GZO(GaZnO)계 산화물 반도체 물질, IGO(InGaO)계 산화물 반도체 물질 및 GZTO(GaZnSnO)계 산화물 반도체 물질 중 적어도 하나를 포함하는, 박막 트랜지스터.
  12. 제1항에 있어서,
    상기 제1 산화물 반도체층은, 제1 서브층 및 상기 제1 서브층 상의 제2 서브층을 포함하는, 박막 트랜지스터.
  13. 제12항에 있어서,
    상기 제2 서브층은 상기 제1 서브층 보다 큰 이동도를 갖는, 박막 트랜지스터.
  14. 제12항에 있어서,
    상기 제1 산화물 반도체층은 상기 제2 서브층 상의 제3 서브층을 더 포함하는, 박막 트랜지스터.
  15. 제1항에 있어서,
    상기 제1 산화물 반도체층 및 상기 제2 산화물 반도체층 상의 제3 산화물 반도체층을 더 포함하는, 박막 트랜지스터.
  16. 제15항에 있어서,
    상기 제3 산화물 반도체층은 상기 게이트 전극의 전체와 중첩하는, 박막 트랜지스터.
  17. 제15항에 있어서,
    상기 제3 산화물 반도체층은 게이트 전극과 중첩하는 영역에서 상기 제1 산화물 반도체층 및 상기 제2 산화물 반도체층과 중첩하는, 박막 트랜지스터.
  18. 제15항에 있어서,
    상기 제3 산화물 반도체층은 IGZO(InGaZnO) 계 산화물 반도체 물질[Ga 농도≥ In 농도], GZO(GaZnO)계 산화물 반도체 물질, IGO(InGaO)계 산화물 반도체 물질 및 GZTO(GaZnSnO)계 산화물 반도체 물질 중 적어도 하나를 포함하는, 박막 트랜지스터.
  19. 제15항에 있어서,
    상기 제3 산화물 반도체층은 상기 제1 산화물 반도체층 보다 낮은 이동도를 갖는, 박막 트랜지스터.
  20. 제1항 내지 제19항 중 어느 한 항의 박막 트랜지스터를 포함하는, 표시장치.
KR1020220178039A 2022-12-19 2022-12-19 박막 트랜지스터 및 이를 포함하는 표시장치 KR20240095915A (ko)

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