KR20240039141A - 픽셀 배열, 이미지 센서, 및 픽셀 배열을 동작시키는 방법 - Google Patents
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- 238000000034 method Methods 0.000 title claims abstract description 93
- 238000003491 array Methods 0.000 title abstract description 9
- 239000003990 capacitor Substances 0.000 claims abstract description 224
- 230000035945 sensitivity Effects 0.000 claims abstract description 156
- 238000012546 transfer Methods 0.000 claims abstract description 120
- 230000005670 electromagnetic radiation Effects 0.000 claims abstract description 18
- 239000002800 charge carrier Substances 0.000 claims description 115
- 230000010354 integration Effects 0.000 claims description 114
- 238000006243 chemical reaction Methods 0.000 claims description 24
- 238000005070 sampling Methods 0.000 claims description 18
- 230000002596 correlated effect Effects 0.000 claims description 15
- 210000003127 knee Anatomy 0.000 claims description 10
- 238000012545 processing Methods 0.000 claims description 9
- 230000005693 optoelectronics Effects 0.000 abstract description 11
- 238000009792 diffusion process Methods 0.000 description 35
- 238000003860 storage Methods 0.000 description 34
- 230000004888 barrier function Effects 0.000 description 19
- 101100042610 Arabidopsis thaliana SIGB gene Proteins 0.000 description 16
- 238000012937 correction Methods 0.000 description 12
- 238000005286 illumination Methods 0.000 description 11
- 101100421503 Arabidopsis thaliana SIGA gene Proteins 0.000 description 8
- 101100294408 Saccharomyces cerevisiae (strain ATCC 204508 / S288c) MOT2 gene Proteins 0.000 description 8
- 238000013459 approach Methods 0.000 description 8
- 230000006870 function Effects 0.000 description 8
- 238000005036 potential barrier Methods 0.000 description 8
- 101150117326 sigA gene Proteins 0.000 description 8
- 238000005096 rolling process Methods 0.000 description 7
- 239000011159 matrix material Substances 0.000 description 6
- 230000004044 response Effects 0.000 description 5
- 239000000872 buffer Substances 0.000 description 4
- 230000000875 corresponding effect Effects 0.000 description 4
- 238000010586 diagram Methods 0.000 description 4
- 230000000694 effects Effects 0.000 description 4
- 238000011156 evaluation Methods 0.000 description 4
- 229920006395 saturated elastomer Polymers 0.000 description 4
- 238000012986 modification Methods 0.000 description 3
- 230000004048 modification Effects 0.000 description 3
- 230000003071 parasitic effect Effects 0.000 description 3
- 239000011295 pitch Substances 0.000 description 3
- 239000004065 semiconductor Substances 0.000 description 3
- 239000000758 substrate Substances 0.000 description 3
- 101100042613 Arabidopsis thaliana SIGC gene Proteins 0.000 description 2
- 230000003213 activating effect Effects 0.000 description 2
- 230000002238 attenuated effect Effects 0.000 description 2
- 239000000969 carrier Substances 0.000 description 2
- 230000006835 compression Effects 0.000 description 2
- 238000007906 compression Methods 0.000 description 2
- 230000001419 dependent effect Effects 0.000 description 2
- 238000003384 imaging method Methods 0.000 description 2
- 238000012805 post-processing Methods 0.000 description 2
- 230000005855 radiation Effects 0.000 description 2
- 230000001360 synchronised effect Effects 0.000 description 2
- 230000002123 temporal effect Effects 0.000 description 2
- 230000009466 transformation Effects 0.000 description 2
- 206010034960 Photophobia Diseases 0.000 description 1
- 230000008901 benefit Effects 0.000 description 1
- 230000005540 biological transmission Effects 0.000 description 1
- 230000008859 change Effects 0.000 description 1
- 239000002131 composite material Substances 0.000 description 1
- 230000001143 conditioned effect Effects 0.000 description 1
- 239000004020 conductor Substances 0.000 description 1
- 230000001276 controlling effect Effects 0.000 description 1
- 230000008878 coupling Effects 0.000 description 1
- 238000010168 coupling process Methods 0.000 description 1
- 238000005859 coupling reaction Methods 0.000 description 1
- 238000011161 development Methods 0.000 description 1
- 230000018109 developmental process Effects 0.000 description 1
- 230000009977 dual effect Effects 0.000 description 1
- 230000014509 gene expression Effects 0.000 description 1
- 208000013469 light sensitivity Diseases 0.000 description 1
- 238000004519 manufacturing process Methods 0.000 description 1
- 239000002184 metal Substances 0.000 description 1
- 239000000203 mixture Substances 0.000 description 1
- 238000012544 monitoring process Methods 0.000 description 1
- 230000008569 process Effects 0.000 description 1
- 230000009467 reduction Effects 0.000 description 1
- 238000009738 saturating Methods 0.000 description 1
- 238000001228 spectrum Methods 0.000 description 1
- 230000007480 spreading Effects 0.000 description 1
- 238000003892 spreading Methods 0.000 description 1
- 238000006467 substitution reaction Methods 0.000 description 1
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- H04N25/00—Circuitry of solid-state image sensors [SSIS]; Control thereof
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- H04N25/57—Control of the dynamic range
- H04N25/58—Control of the dynamic range involving two or more exposures
- H04N25/581—Control of the dynamic range involving two or more exposures acquired simultaneously
- H04N25/585—Control of the dynamic range involving two or more exposures acquired simultaneously with pixels having different sensitivities within the sensor, e.g. fast or slow pixels or pixels having different sizes
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- H01L27/14—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components sensitive to infrared radiation, light, electromagnetic radiation of shorter wavelength or corpuscular radiation and specially adapted either for the conversion of the energy of such radiation into electrical energy or for the control of electrical energy by such radiation
- H01L27/144—Devices controlled by radiation
- H01L27/146—Imager structures
- H01L27/14601—Structural or functional details thereof
- H01L27/14609—Pixel-elements with integrated switching, control, storage or amplification elements
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- H01L27/144—Devices controlled by radiation
- H01L27/146—Imager structures
- H01L27/14643—Photodiode arrays; MOS imagers
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- H04N25/00—Circuitry of solid-state image sensors [SSIS]; Control thereof
- H04N25/50—Control of the SSIS exposure
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- H04N25/00—Circuitry of solid-state image sensors [SSIS]; Control thereof
- H04N25/50—Control of the SSIS exposure
- H04N25/53—Control of the integration time
- H04N25/531—Control of the integration time by controlling rolling shutters in CMOS SSIS
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- H04N25/00—Circuitry of solid-state image sensors [SSIS]; Control thereof
- H04N25/50—Control of the SSIS exposure
- H04N25/53—Control of the integration time
- H04N25/532—Control of the integration time by controlling global shutters in CMOS SSIS
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- H04N—PICTORIAL COMMUNICATION, e.g. TELEVISION
- H04N25/00—Circuitry of solid-state image sensors [SSIS]; Control thereof
- H04N25/50—Control of the SSIS exposure
- H04N25/57—Control of the dynamic range
- H04N25/58—Control of the dynamic range involving two or more exposures
- H04N25/581—Control of the dynamic range involving two or more exposures acquired simultaneously
- H04N25/583—Control of the dynamic range involving two or more exposures acquired simultaneously with different integration times
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- H04N—PICTORIAL COMMUNICATION, e.g. TELEVISION
- H04N25/00—Circuitry of solid-state image sensors [SSIS]; Control thereof
- H04N25/50—Control of the SSIS exposure
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- H04N25/58—Control of the dynamic range involving two or more exposures
- H04N25/587—Control of the dynamic range involving two or more exposures acquired sequentially, e.g. using the combination of odd and even image fields
- H04N25/589—Control of the dynamic range involving two or more exposures acquired sequentially, e.g. using the combination of odd and even image fields with different integration times, e.g. short and long exposures
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- H04N25/60—Noise processing, e.g. detecting, correcting, reducing or removing noise
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- H04N—PICTORIAL COMMUNICATION, e.g. TELEVISION
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- H04N25/771—Pixel circuitry, e.g. memories, A/D converters, pixel amplifiers, shared circuits or shared components comprising storage means other than floating diffusion
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Abstract
각각 고감도 모드 및 저감도 모드를 위해 구성되는 픽셀 배열(10)이 제공된다. 포토다이오드(20)는 전자기 방사를 개개의 전하 신호로 변환하도록 구성되고, 전달 게이트(30)는 개개의 전하 신호를 커패시턴스(40)에 전달하도록 구성된다. 리셋 게이트(50)는 커패시턴스를 리셋하도록 구성된다. 증폭기(60)는 각각, 저감도 신호 또는 고감도 신호인 개개의 증폭된 신호를 생성하도록 구성된다. 저감도 신호 및 고감도 신호는 공통 잡음 레벨에 기반한다. 제1 스위치(90)에 결합된 제1 커패시터(70)는 고감도 신호를 저장하도록 구성되고, 제2 스위치(100)에 결합된 제2 커패시터(80)는 저감도 신호를 저장하도록 구성된다. 추가로, 이미지 센서(200), 광전자 디바이스(300) 및 픽셀 배열을 동작시키기 위한 방법이 제공된다.
Description
[0001] 본 출원은 2021년 11월 10일자로 출원된 미국 가출원 제63/263,861호, 및 2021년 8월 10일자로 출원된 독일 출원 제102021120779.7호에 대한 우선권을 주장하며, 이 출원들은 이로써 그 전체가 인용에 의해 포함된다.
[0002] 본 발명은 픽셀 배열, 이미지 센서, 광전자 디바이스, 및 픽셀 배열을 동작시키기 위한 방법에 관한 것이다.
[0003] CMOS 이미지 센서들은 이를테면, 카메라 모듈들 및 스마트폰들, 태블릿 컴퓨터들, 랩톱들 등에 대한 광범위한 애플리케이션들에서 사용된다. 일부 애플리케이션들의 경우, 예를 들어 85㏈를 초과하는 HDR(high dynamic range)이 요구된다. DR(dynamic range)은 일 측에서는 저조도(low light) 조건들에서의 잡음 플로어에 의해, 그리고 다른 측에서는 고조도(high light) 조건들에서의 포화 효과들에 의해 제한된다.
[0004] 포화 문제들을 해결하기 위해, 선형 응답 접근 방식들 및 비선형 응답 접근 방식들로 분류될 수 있는 일부 접근 방식들이 개발되었다. 예를 들어, 로그(logarithmic) 압축, 니(knee) 압축, 타임스탬프(timestamp) 변환, 광-주파수 변환이 비선형 응답 접근 방식들에 속한다. 선형 응답 접근 방식들은 다중 노출 및 단일 노출 접근 방식들로 추가로 세분될 수 있다. 다중 노출 접근 방식들은 다수의 프레임들이 상이한 통합 시간들을 갖는 방법들 또는 라인 또는 픽셀 인터리브들이 상이한 통합 시간들을 갖는 방법들을 포함한다. 단일 노출 접근 방식들은 예를 들어, 다중 이득 판독 또는 다중 감도 합성물들을 포함한다.
[0005] 이용 가능한 DR 기법들 대부분은 롤링 셔터 픽셀(rolling shutter pixel)들을 위해 설계되지만 글로벌 셔터 친화적이지는 않은 문제를 갖는다. 롤링 셔터 모드에서, 픽셀 행렬의 픽셀들은 광원에 의해 조명된다. 조명 동안, 픽셀들은 순차적으로 노출되고 행 단위로 판독된다. 이는, 픽셀 행렬이 전체 판독 프로세스 동안 조명된다는 것을 의미한다. 롤링 셔터 모드는 이미지 센서의 고해상도를 가능하게 하지만, 특히 롤링 셔터 모드가 앞서 언급된 DR 기법들 중 하나와 조합된다면, 긴 조명 시간들 및 동적 또는 컬러 아티팩트들과 같은 다른 단점들이 따라올 수 있다.
[0006] 글로벌 셔터 모드에서, 픽셀 행렬의 모든 픽셀들은 동일한 시간 기간 동안 노출된다. 따라서 롤링 셔터 모드에 대한 것보다 상당히 더 짧은 조명 시간이 요구된다. 통합 시간의 종료 시에, 픽셀 행렬의 모든 행들에 대한 전하 전달 동작들은 동시에 발생한다. 신호들은 픽셀 레벨 메모리에 저장되고, 후속하여 판독된다. 앞서 언급된 DR 기법들 중 하나를 포함하는 알려진 글로벌 셔터 픽셀 배열들은, 부가적인 회로 컴포넌트들을 필요로 하고 큰 픽셀 피치들을 갖는 것으로부터 어려움을 겪는다.
[0007] 달성될 목적은 높은 동적 범위를 갖는 픽셀 배열 및 그러한 픽셀 배열을 동작시키기 위한 방법을 제공하는 것이다. 추가 목적은, 픽셀 배열에 따른 픽셀들의 어레이를 포함하는 이미지 센서 및 그러한 이미지 센서를 포함하는 광전자 디바이스를 제공하는 것이다.
[0008] 이러한 목적들은 독립 청구항들의 청구 대상으로 달성된다. 추가 개발들 및 실시예들은 종속 청구항들에서 설명된다.
[0009] 여기서 그리고 이하에서, "픽셀 배열" 및 "픽셀"이라는 용어들은 다른 픽셀들과 함께 행렬로도 또한 지칭되는 2차원 어레이로 배열될 수도 있는 수광 엘리먼트를 의미한다. 어레이 내의 픽셀들은 행들 및 열(column)들로 배열된다. "행" 및 "열"이라는 용어들은 상호 교환 가능하게 사용될 수 있는데, 이는 이들이 픽셀 어레이의 배향에만 의존하기 때문이다. 픽셀은 또한 픽셀로의 그리고 픽셀로부터의 신호들을 제어하기 위한 회로를 포함할 수 있다. 따라서 픽셀은 소위 활성 픽셀을 형성할 수 있다. 픽셀은 임의의 파장 범위의 광을 수신할 수 있다. "광"이라는 용어는 예를 들어, IR(infrared) 방사, UV(ultraviolet) 방사 및 VIS(visible) 광을 포함하는 전자기 방사를 일반적으로 의미할 수 있다.
[0010] 일 실시예에서, 픽셀 배열은 각각 고감도 모드 및 저감도 모드에서 전자기 방사를 변환하도록 구성된다. 픽셀은 적어도 하나의 포토다이오드를 포함한다. 포토다이오드는 전자기 방사를 개개의 전하 신호로 변환하도록 구성된다. 픽셀 배열은 특히, 글로벌 셔터 픽셀을 형성할 수 있다. 포토다이오드는 특히, 핀형(pinned) 포토다이오드일 수 있다. 포토다이오드는 기판, 특히 반도체 기판에 배열될 수 있다.
[0011] 고감도 모드 및 저감도 모드는 픽셀의 동작 모드들이다. 고감도 모드 및 저감도 모드는 후속하여 실행될 수 있다. 이는, 고감도 모드 및 저감도 모드가 하나의 프레임 내에서 실행된다는 것을 의미할 수 있다. 특히, 저감도 모드는 고감도 모드 이전에 실행될 수도 있다. 픽셀의 저감도 모드는 고조도 조건들, 즉 높은 조도를 위해 제공될 수 있다. 이 경우, 포토다이오드에 의해 생성된 전하 신호는 이미 크며, 예를 들어 높은 이득, 긴 노출 시간들 등에 의해 "인공적으로" 증가될 필요가 없다. 예를 들어, HCG(high conversion gain)에 의해 이러한 전하 신호가 증가되었다면, 포화 효과들이 발생할 수 있었을 것이다. 예를 들어, 포토다이오드 및/또는 픽셀 내의 저장 엘리먼트의 전위 우물(potential well)이 모든 광 유도 전하 캐리어들을 운반하기에 충분히 크지 않기 때문에 포화가 발생할 수 있다. 픽셀의 고감도 모드는 저조도 조건들, 즉 낮은 조도를 위해 제공될 수 있다. 그 경우, 포토다이오드에 의해 생성된 전하 신호는 작고, 그 전하 신호는 양호한 SNR(signal-to-noise ratio)을 획득하기 위해, 예를 들어 높은 이득 또는 긴 노출 시간들만큼 증가되어야 한다.
[0012] 다시 말해서, 저감도 모드는 픽셀의 노출 시간이 짧은, 특히 고감도 모드의 노출 시간보다 더 짧은 동작 모드일 수 있다. 대안으로, 저감도 모드에서, LCG(low conversion gain)가 적용된다. 또 다른 대안에서, 전하 신호는 작은 포토다이오드 영역 또는 개개의 필터들에 의해 작게 유지된다. 고감도 모드는 픽셀의 노출 시간이 긴, 특히 저감도 모드의 노출 시간보다 더 긴 동작 모드일 수 있다. 대안으로, 고감도 모드에서, 신호 이득은 클 수 있다. 또 다른 대안에서, 전하 신호는 큰 포토다이오드 영역 등에 의해 증가된다. 또 다른 실시예에서, 고감도 모드 및 저감도 모드는 전달 게이트의 배리어 변조에 의해 실현된다.
[0013] 픽셀 배열은 포토다이오드와 커패시턴스 사이에 배열되는 적어도 하나의 전달 게이트를 더 포함한다. 전달 게이트는 포토다이오드로부터의 개개의 전하 신호를 커패시턴스로 전달하도록 구성된다.
[0014] 전달 게이트는 전달 스위치로서 구현될 수 있다. 예를 들어, 전달 게이트는 포토다이오드에 접속된 제1 단자 및 커패시턴스에 접속된 제2 단자를 포함하는 전달 트랜지스터의 일부일 수 있다. 전달 신호를 전달 게이트에 인가함으로써, 전달 트랜지스터는 전도성이 있게 되어, 전하 캐리어들이 포토다이오드로부터 커패시턴스를 향해 확산된다. 따라서 커패시턴스는 플로팅 확산 커패시턴스(floating diffusion capacitance)로서 구현될 수 있다. 커패시턴스는 저장 엘리먼트를 형성한다. 커패시턴스는 플로팅 확산 커패시터로 불릴 수 있다. 커패시턴스는 반도체 기판에 도핑된 우물을 형성할 수 있다. 커패시턴스는 개개의 전하 신호를 개개의 전압 신호로 변환하도록 구성될 수 있다. 암전류(dark current) 이유들로 전하 도메인보다는 전압 도메인에 신호를 저장하고 픽셀의 PLS(parasitic light sensitivity)를 감소시키는 것이 바람직할 수 있다.
[0015] 커패시턴스는 전달 게이트에 전기적으로 결합되는 단자 노드를 포함한다. 따라서 전달 게이트는 포토다이오드와 커패시턴스의 단자 노드 사이에 배열된다. 커패시턴스의 단자 노드는 플로팅 확산 노드 또는 FD 노드 또는 확산 노드로 지칭될 수 있다. 커패시턴스는 접지될 수 있는 추가 단자 노드를 더 포함한다.
[0016] 커패시턴스는 확산 노드의 커패시턴스일 수 있다. 커패시턴스는 pn-접합부로서 구현될 수 있다. 예에서는, 확산 노드에 접속된 개별 커패시터가 없다. 커패시턴스는 예컨대, 적어도 하나의 기생 커패시턴스로부터만 야기된다. 따라서 "커패시턴스" 및 "확산 노드"라는 용어들은 다음에서 상호 교환 가능하게 사용될 수 있다.
[0017] 픽셀 배열은 커패시턴스에 전기적으로 결합되는 리셋 게이트를 더 포함한다. 특히, 리셋 게이트는 FD 노드에 전기적으로 결합된다. 리셋 게이트는 커패시턴스를 리셋하기 위해 제공된다.
[0018] 리셋 게이트는 리셋 스위치로서 구현될 수 있다. 예를 들어, 리셋 게이트는 픽셀 공급 전압에 접속된 제1 단자 및 FD 노드에 접속된 제2 단자를 포함하는 리셋 트랜지스터의 일부일 수 있다. 리셋 신호를 리셋 게이트에 인가함으로써, 리셋 트랜지스터는 전도성이 있게 되어, 픽셀 공급 전압을 인가함으로써 임의의 리던던트 전하 캐리어들이 제거된다.
[0019] 픽셀 배열은 증폭기를 더 포함한다. 증폭기는 커패시턴스에, 특히 커패시턴스의 단자 노드, 즉 FD 노드에 전기적으로 접속된다. 특히, 증폭기의 입력 단자는 커패시턴스의 단자 노드에 전기적으로 접속된다. 증폭기는 개개의 전하 신호 및 감도 모드에 기초하여 개개의 증폭된 신호를 생성하도록 구성된다. 증폭된 신호는 각각 저감도 신호 및 고감도 신호 중 하나이다. 저감도 신호 및 고감도 신호는 공통 잡음 레벨에 기반한다. 이는, 저감도 신호 및 고감도 신호의 잡음 레벨들이 상관된다는 것을 의미할 수 있다. 공통 잡음 레벨은 공간 또는 시간 도메인의 공통 잡음 레벨일 수 있다. 특히, 공통 잡음 레벨은 리셋 잡음 레벨일 수 있다.
[0020] 고감도 신호는 HCG(high conversion gain) 신호로 지칭될 수 있다. 저감도 신호는 LCG(low conversion gain) 신호로 지칭될 수 있다.
[0021] 증폭기는 소스 팔로워로도 또한 알려진 공통 드레인 증폭기를 형성할 수 있다. 소스 팔로워의 게이트 단자는 FD 노드에 접속되고, 증폭기의 입력 단자로서의 역할을 한다. 공통 단자가 공급 전압에 접속될 수 있다. 개개의 증폭된 신호는 증폭기의 출력 단자에서 생성된다. 증폭기는 전압 버퍼로서 사용될 수 있다. 증폭기는 신호를 버퍼링하여, FD 노드를 추가 픽셀 컴포넌트들로부터 분리하도록 구성될 수 있다. 증폭기는 광 유도 전하 캐리어들을 증폭하도록 추가로 구성될 수 있다.
[0022] 증폭된 신호는, 픽셀이 개개의 순간의 시간에 동작하고 있는 개개의 감도 모드에 따라, 저감도 신호 또는 고감도 신호일 수 있다. 저감도 신호는 비디오 신호 및 잡음 레벨에 기반한다. 잡음 레벨은 시간 잡음, 이를테면 열 및 리셋 잡음, 및 FPN(fixed-pattern noise)을 포함한다. FPN은 특정 공간 포지션에 "고정"되는, 픽셀마다의 신호들의 변동을 의미한다. 열 잡음은 주로, 전기 전도체 내부의 전자들의 랜덤한 열 교반 운동(thermally agitated motion)에 의해 생성된다. 리셋 잡음은, 전하 통합이 시작되기 전에 프레임마다 리셋될 필요가 있는 FD 노드에 대한 리셋 동작을 의미한다. 이러한 리셋 동작은 샘플링 잡음을 더한다.
[0023] 본 개시내용의 양상에 따르면, 고감도 신호는 저감도 신호에 기초할 수 있다. 따라서 고감도 신호는 저감도 신호와 동일한 잡음 레벨에, 특히 공통 리셋 잡음 레벨 및/또는 공통 고정 패턴 잡음 레벨에 기반한다. 고감도 신호는 저감도 신호 및 추가 비디오 신호를 포함할 수 있다. 다시 말해서, 고감도 신호의 잡음과 저감도 신호의 잡음은 상관된다. 따라서 고감도 신호의 잡음이 효과적으로 제거될 수 있도록, 저감도 신호를 고감도 신호의 기준 레벨로서 사용하는 것이 가능하다. 이러한 동작은 CDS(correlated double sampling)로 지칭될 수 있다. 따라서 순수한 비디오 신호가 획득되도록 CDS를 이용하여 고감도 신호가 액세스될 수 있다.
[0024] 픽셀 배열은 고감도 신호를 저장하도록 구성되는 제1 커패시터를 더 포함한다. 제1 커패시터는 MOS(metal-oxide-semiconductor) 커패시터로서 구현될 수 있다. 대안으로, 제1 커패시터는 MIM(metal-insulator-metal) 커패시터로서 형성된다. 제1 커패시터는 단자 노드 및 추가 단자 노드를 포함한다. 추가 단자 노드는 추가 공급 전압에 접속되거나 접지될 수 있다.
[0025] 픽셀 배열은 저감도 신호를 저장하도록 구성되는 제2 커패시터를 더 포함한다. 제2 커패시터는 MOS 또는 MIM 커패시터로서 구현될 수 있다. 제2 커패시터는 단자 노드 및 추가 단자 노드를 포함한다. 추가 단자 노드는 추가 공급 전압에 접속되거나 접지될 수 있다.
[0026] 픽셀 배열은 증폭기의 출력 단자와 제1 커패시터 사이에 배열된 제1 스위치를 더 포함한다. 이는, 제1 스위치가 제1 커패시터의 단자 노드를 증폭기의 출력 단자에 접속한다는 것을 의미할 수 있다. 제1 스위치는 개개의 증폭된 신호를 제1 커패시터에 전달하기 위해 제공된다. 제1 스위치는 제1 스위칭 트랜지스터에 의해 형성될 수 있다. 제1 스위칭 트랜지스터는 제1 스위치 신호를 수신하도록 구성된 게이트 단자를 포함할 수 있으며, 제1 스위치 신호에 의해 제1 스위칭 트랜지스터가 전도성이 되어, 증폭된 신호가 전달된다. 제1 스위칭 트랜지스터의 제1 단자는 증폭기의 출력 단자에 접속된다. 제1 스위칭 트랜지스터의 제2 단자는 제1 커패시터의 단자 노드에 접속된다.
[0027] 픽셀 배열은 증폭기의 출력 단자와 제2 커패시터 사이에 배열된 제2 스위치를 더 포함한다. 이는, 제2 스위치가 제2 커패시터의 단자 노드를 증폭기의 출력 단자에 접속한다는 것을 의미할 수 있다. 제2 스위치는 개개의 증폭된 신호를 제2 커패시터에 전달하기 위해 제공된다. 제2 스위치는 제2 스위칭 트랜지스터에 의해 형성될 수 있다. 제2 스위칭 트랜지스터는 제2 스위치 신호를 수신하도록 구성된 게이트 단자를 포함할 수 있으며, 제2 스위치 신호에 의해 제2 스위칭 트랜지스터가 전도성이 되어, 증폭된 신호가 전달된다. 제2 스위칭 트랜지스터의 제1 단자는 증폭기의 출력 단자에 또는 제1 스위칭 트랜지스터의 제2 단자에 접속될 수 있다. 제2 스위칭 트랜지스터의 제2 단자는 제2 커패시터의 단자 노드에 접속된다.
[0028] 픽셀 배열의 설명된 기능들을 실현하기 위해 단지 2개의 커패시터들만이 필요하다. 이는 픽셀 배열이 작을 수 있게 한다. 이는, 픽셀 피치가 크기 면에서 스케일링(scale)될 수 있는 한편, HDR을 포함할 수 있으며, 이는 결국 비용 및 모듈 크기의 감소를 가능하게 한다는 것을 의미한다. 예를 들어, 픽셀이 행렬로 배열된다면, 픽셀 피치는 2㎛ 미만일 수 있다. 추가로, 제안된 픽셀 배열은 많은 HDR 기법들과 호환 가능하다. 유리하게, 2개의 커패시터들은 2개의 상이한 신호들, 즉 고감도 신호 및 저감도 신호를 저장한다. 따라서 픽셀 배열의 동적 범위가 증가될 수 있다. 추가로, 고감도 신호와 저감도 신호 모두는, 특히 열 잡음 및 리셋 잡음으로 구성된 공통 잡음 레벨에 기반할 수 있다. 따라서 저감도 신호는 고감도 신호에 대한 기준 레벨로서 사용될 수 있다. 이는, 고감도 신호가 CDS를 이용하여 액세스될 수 있다는 것을 의미한다. 고감도 신호가 저조도 조건들에서 사용되기 때문에, 열 잡음이 관련 파라미터이다. 유리하게, 열 및 리셋 잡음은 CDS에 의해 효과적으로 억제될 수 있다. 고조도 조건들에서, 저감도 신호가 추가로 프로세싱된다. 여기서, 광자 샷 잡음(photon shot noise)이 높은 조명 레벨들에서 우세하기 때문에, 열 잡음은 덜 관련성이 있다.
[0029] 적어도 하나의 추가 실시예에서, 고감도 신호는 저감도 신호 및 추가 비디오 신호를 포함한다. 이는, 고감도 신호가 저감도 신호에 추가 비디오 신호를 더한 것과 동일하다는 것을 의미할 수 있다. 추가 비디오 신호는 잡음이 없는 순수한 비디오 신호를 표현할 수 있다. 유리하게, 고감도 신호의 잡음은 저감도 신호의 잡음과 상관되어, CDS가 수행될 수 있다. 따라서 고감도 신호의 잡음이 효과적으로 제거될 수 있다.
[0030] 적어도 하나의 추가 실시예에서, 픽셀 배열은 적어도 하나의 추가 증폭기를 더 포함한다. 추가 증폭기는 제1 커패시터 및/또는 제2 커패시터에, 즉 개개의 커패시터의 단자 노드에 전기적으로 접속되는 입력 단자를 포함한다. 추가 증폭기는 추가 증폭기의 출력 단자에서 픽셀 출력 신호를 생성하도록 구성된다.
[0031] 추가 증폭기는 추가 공통 드레인 증폭기, 즉 추가 소스 팔로워를 형성할 수 있다. 추가 증폭기의 게이트 단자는 제1 커패시터 및/또는 제2 커패시터의 단자 노드에 접속된다. 이는, 추가 증폭기의 게이트 단자가 두 단자 노드들 모두에 접속될 수 있도록 제1 커패시터 및 제2 커패시터가 병렬로 배열된다는 것을 의미할 수 있다. 대안으로, 추가 증폭기는 제1 커패시터의 단자 노드에 접속되고, 제2 추가 증폭기는 제2 커패시터의 단자 노드에 접속된다. 추가 증폭기가 제2 커패시터의 단자 노드에만 직접 접속되도록 제1 커패시터 및 제2 커패시터가 캐스케이드형으로 배열되는 것이 또한 가능하다. 추가 증폭기의 공통 단자는 픽셀 공급 전압에 접속된다. 픽셀 출력 신호는 추가 증폭기의 출력 단자에서 인가된다. 추가 증폭기는 전압 버퍼로서 사용될 수 있다. 증폭기는 신호를 버퍼링하여, 판독 회로로부터 커패시터 스테이지를 분리하도록 구성될 수 있다.
[0032] 적어도 하나의 추가 실시예에서, 픽셀 배열은 추가 증폭기의 출력 단자와 열 버스 사이에 선택 게이트를 더 포함한다. 선택 게이트는 픽셀 출력 신호를 열 버스에 전달하기 위해 제공된다.
[0033] 선택 게이트는 선택 스위치로서 구현될 수 있다. 예를 들어, 선택 게이트는 추가 증폭기의 출력 단자에 접속된 제1 단자 및 열 버스에 접속된 제2 단자를 포함하는 선택 트랜지스터의 일부이다. 선택 게이트에 선택 신호를 인가함으로써, 선택 트랜지스터는 전도성이 있게 되어, 픽셀 출력 신호는 열 버스를 통해 판독 회로에 포워딩된다. 예를 들어, 판독 회로는 샘플 및 홀드 기능을 갖는 ADC(analog-to-digital converter)를 포함한다. 열 버스는 픽셀 배열에 포함될 수도 또는 포함되지 않을 수도 있다. 대안으로, 열 버스의 일부만이 픽셀에 포함된다. 유리하게, 어레이 내의 각각의 픽셀의 출력 신호는 별개로 액세스될 수 있다.
[0034] 적어도 하나의 추가 실시예에서, 픽셀은 증폭기의 출력 단자에 전기적으로 결합된 사전 충전(precharge) 게이트를 더 포함한다. 사전 충전 게이트는 제1 커패시터 및 제2 커패시터를 사전 충전하도록 구성된다.
[0035] 사전 충전 게이트는 사전 충전 스위치로서 구현될 수 있다. 예를 들어, 사전 충전 게이트는 증폭기의 출력 단자에 접속된 제1 단자 및 접지(GND)에 접속된 제2 단자를 포함하는 사전 충전 트랜지스터의 일부이다. 사전 충전 신호를 사전 충전 게이트에 인가함으로써, 사전 충전 트랜지스터는 전도성이 있게 되어, 제1 커패시터 및 제2 커패시터가 사전 충전될 수 있다. 이는 특히, 제1 커패시터 및 제2 커패시터가 증폭기에 의해 이들의 최종 값으로 재충전되기 전에, 각각의 프레임에서 제1 커패시터 및 제2 커패시터가 방전되는 것을 의미할 수 있다. 게다가, 사전 충전 트랜지스터는 또한, 증폭기를 바이어싱하도록 특정 바이어스 전류를 전달할 수 있다. 사전 충전 게이트는 또한, 고정된 전류를 제공하도록 구성된 정전류 소스로서 구현될 수 있다.
[0036] 적어도 하나의 추가 실시예에서, 적어도 하나의 포토다이오드는 고감도 모드에서 제1 전하 신호를 생성하기 위한 제1 포토다이오드를 포함한다. 또한, 적어도 하나의 포토다이오드는 저감도 모드에서 제2 전하 신호를 생성하기 위한 제2 포토다이오드를 포함한다.
[0037] 제1 포토다이오드와 제2 포토다이오드는 상이할 수 있다. 예를 들어, 제1 포토다이오드는 제2 포토다이오드보다 더 많은 전하 캐리어들을 생성하기 위해 제2 포토다이오드보다 더 큰 광활성 영역을 갖는다. 대안으로, 제2 전하 신호를 감쇠시키기 위해 필터가 제2 포토다이오드에 제공된다. 제1 포토다이오드와 제2 포토다이오드는 공통 FD 노드, 즉 동일한 커패시턴스를 공유할 수 있다.
[0038] 이에 따라, 2개의 포토다이오드들은 2개의 개개의 전달 게이트들에 할당될 수 있으며, 제1 전달 게이트는 제1 전하 신호를 커패시턴스의 단자 노드에 전달하기 위해 제공되고, 제2 전달 게이트는 제2 전하 신호를 커패시턴스의 단자 노드에 전달하기 위해 제공된다.
[0039] 제1 포토다이오드의 제1 전하 신호는 고감도 신호를 야기하는 한편, 제2 포토다이오드의 제2 전하 신호는 저감도 신호를 야기한다. 따라서 제1 포토다이오드 및 제1 포토다이오드와 상이한 제2 포토다이오드를 제공함으로써, 개개의 전하 신호들이 높은 동적 범위를 획득하는 데 사용될 수 있다.
[0040] 적어도 하나의 추가 실시예에서, 픽셀 배열은 감도 게이트를 더 포함한다. 감도 게이트는 리셋 게이트와 커패시턴스의 단자 노드 사이에 배열된다. 이 실시예에서, 픽셀 배열은 단자 노드를 포함하는 제3 커패시터를 더 포함한다. 감도 게이트는 제3 커패시터의 단자 노드에 대한 커패시턴스의 단자 노드를 단락시키기 위해 제공된다.
[0041] 감도 게이트는 이득 스위치로서 구현될 수 있다. 감도 게이트는 커패시턴스의 단자 노드에 전기적으로 접속된 제1 단자 및 제3 커패시터의 단자 노드에 전기적으로 접속된 제2 단자를 포함하는 감도 트랜지스터의 일부일 수 있다. 감도 게이트에 이득 신호를 인가함으로써, 감도 트랜지스터는 전도성이 있게 되어, FD 노드가 제3 커패시터의 단자 노드와 단락된다. 감도 트랜지스터는 DCG(dual conversion gain) 트랜지스터로 지칭될 수 있고, 감도 신호는 DCG 신호 또는 결합 신호로 지칭될 수 있다.
[0042] 제3 커패시터는 MOS 또는 MIM 커패시터로서 구현될 수 있다. 제3 커패시터의 단자 노드는 리셋 게이트와 감도 게이트 사이에 배열된다.
[0043] 제3 커패시터는 접지될 수 있는 추가 단자 노드를 더 포함한다.
[0044] FD 노드를 제3 커패시터의 단자 노드와 단락시킴으로써, 조합된 커패시턴스가 FD 커패시턴스보다 더 크다. 전하를 일정하게 유지하여, 이는 감소된 전압 신호로 이어진다. 따라서 커패시턴스를 크게 함으로써 이득이 감소된다. 이는, 커패시턴스와 제3 커패시터가 단락된다면, 픽셀 배열이 감소된 이득을 갖는다는 것을 의미한다. 다시 말해서, 제3 커패시터가 감도 게이트에 의해 커패시턴스로부터 전기적으로 분리된다면, 픽셀 배열은 증가된 이득을 갖는다.
[0045] 일반적으로, 전달 게이트가 비활성화된다면, 포토다이오드는 전위 배리어에 의해 커패시턴스로부터 분리된다. 유사하게, 감도 게이트가 비활성화된다면, 커패시턴스는 추가 전위 배리어에 의해 제3 커패시터로부터 분리된다. 이는, 전하 캐리어들이 포토다이오드와 커패시턴스 사이로 또는 커패시턴스와 제3 커패시터 사이로 각각 확산되는 것이 방지된다는 것을 의미한다. 그러나 일부 실시예들에서, 특히 포토다이오드의 전위 우물 또는 커패시턴스의 전위 우물이 각각 포화된다면, 그러한 전하 오버플로우가 허용된다. 이러한 방식으로, 포화 동안에도 어떠한 광 유도 전하 캐리어들도 손실되지 않아, 증가된 동적 범위를 갖는 픽셀 배열이 제공된다. 다시 말해서, 제3 커패시터는 과잉 전하 캐리어들을 저장한다. 게다가, 포토다이오드 및/또는 커패시턴스는 더 작게 치수가 정해질 수 있다.
[0046] 적어도 하나의 추가 실시예에서, 제1 커패시터와 제2 커패시터는 병렬로 배열된다. 제1 스위치와 제2 스위치 모두는 증폭기의 출력 단자에 직접 전기적으로 접속된다. 제1 커패시터의 단자 노드는 추가 증폭기에 전기적으로 접속될 수 있다. 제2 커패시터의 단자 노드는 제2 추가 증폭기에 전기적으로 접속될 수 있다. 제1 커패시터의 단자 노드와 제2 커패시터의 단자 노드가 공통 추가 증폭기에 접속될 수 있는 것이 또한 가능하다. 유리하게, 제1 커패시터 및 제2 커패시터는 제1 스위치 및 제2 스위치에 의해 독립적으로 제어될 수 있다.
[0047] 적어도 하나의 추가 실시예에서, 제1 커패시터와 제2 커패시터는 캐스케이드형으로 배열된다. 이 경우, 제2 스위치는 제1 스위치를 통해 증폭기의 출력 단자에 전기적으로 접속된다. 다시 말하면, 제2 스위치는 제1 커패시터의 단자 노드와 제2 커패시터의 단자 노드 사이에 배열된다. 유리하게, 커패시터들의 병렬 배열의 경우에서보다 더 적은 컴포넌트들이 요구된다.
[0048] 게다가, 위의 실시예들 중 하나에서 설명된 바와 같은 픽셀 배열에 따른 픽셀들의 어레이를 포함하는 이미지 센서가 제공된다. 이는, 픽셀 배열에 대해 개시된 모든 특징들이 또한 이미지 센서에 대해 개시되고 이미지 센서에 적용 가능하다며, 그 반대도 마찬가지라는 것을 의미하다.
[0049] 게다가, 이미지 센서를 포함하는 광전자 디바이스가 제공된다. 이는, 이미지 센서에 대해 개시된 모든 특징들이 또한 광전자 디바이스에 대해 개시되고 광전자 디바이스에 적용 가능하다며, 그 반대도 마찬가지라는 것을 의미하다.
[0050] 이미지 센서는 스마트폰들, 태블릿 컴퓨터들, 랩톱들 또는 카메라 모듈들과 같은 광전자 디바이스들에서 편리하게 이용될 수 있다. 예를 들어, 카메라 모듈은 사진 촬영 및/또는 비디오 캡처를 위해 가시 도메인에서 동작하도록 구성된다. 또한, 픽셀 배열은, 신호들이 픽셀 레벨 메모리, 즉 제1 커패시터 및 제2 커패시터에 저장되기 때문에, 글로벌 셔터 모드에서 동작되는 데 특히 적합하다. 글로벌 셔터 모드는 적외선 애플리케이션들에 특히 적합하며, 여기서 이미지 센서 디바이스는 픽셀들과 동기화되는 광원을 더 포함한다. 따라서 이러한 이미지 센서를 포함하는 광전자 디바이스는 또한, 예를 들어 3D 이미징 및/또는 식별 목적들을 위해 IR(infrared) 도메인에서 작동할 수 있다. 적외선 감도를 갖는 이미지 센서들은 비디오 피드가 요구되는 어두운 환경들에서 사용될 수 있다. 그러한 애플리케이션들은 휴대 전화 얼굴인식 잠금해제(face unlock)에서부터 운전자 모니터링 시스템들까지 이른다. 둘 다 SWIR(short-wave infrared) 스펙트럼에 있는 조명기들을 배치할 수 있어, 전화 사용자/운전자는 자신을 조명하고 있는 광에 의해 시야가 가려지지 않는다.
[0051] 게다가, 각각 고감도 모드 및 저감도 모드에서 전자기 방사를 변환하도록 구성된 픽셀 배열을 동작시키기 위한 방법이 제공된다. 위에서 설명된 픽셀 배열은 바람직하게는, 본 명세서에서 설명되는 픽셀 배열을 동작시키기 위한 방법에 이용될 수 있다. 이는, 픽셀 배열 및 이미지 센서에 대해 개시되는 모든 특징들이 픽셀 배열을 동작시키기 위한 방법에 대해 또한 개시되고, 그 반대의 경우도 마찬가지라는 것을 의미한다.
[0052] 픽셀 배열을 동작시키기 위한 방법의 적어도 하나의 실시예에 따르면, 이 방법은 적어도 하나의 포토다이오드에 의해 전자기 방사를 개개의 전하 신호로 변환하는 단계를 포함한다. 이 방법은, 커패시턴스를 리셋하기 위한 리셋 신호를 제공하는 단계를 더 포함한다. 예를 들어, 리셋 신호는 커패시턴스에 전기적으로 결합된 리셋 게이트에 인가된다. 예를 들어, 리셋 신호를 인가함으로써, 픽셀 공급 전압이 커패시턴스의 단자 노드에 인가되어, 커패시턴스 상에 저장된 전하 캐리어들이 제거된다.
[0053] 이 방법은, 적어도 하나의 포토다이오드로부터의 개개의 전하 신호를 커패시턴스로 전달하기 위한 전달 신호를 제공하는 단계를 더 포함한다. 예를 들어, 전달 신호는 포토다이오드와 커패시턴스의 단자 노드 사이의 전달 게이트에 인가된다.
[0054] 이 방법은, 개개의 전하 신호 및 감도 모드에 기초하여, 개개의 증폭된 신호를 생성하는 단계를 더 포함한다. 개개의 증폭된 신호는 각각 저감도 신호 및 고감도 신호 중 하나이다. 저감도 신호 및 고감도 신호는 공통 잡음 레벨에 기반한다. 이는, 저감도 신호의 잡음 레벨이 고감도 신호의 잡음 레벨과 상관된다는 것을 의미할 수 있다. 예를 들어, 개개의 증폭된 신호는 입력 단자에서 커패시턴스에 전기적으로 접속된 증폭기에 의해 생성된다.
[0055] 이 방법은, 개개의 증폭된 신호를 제1 커패시터에 전달하기 위한 제1 스위치 신호를 제공하는 단계를 더 포함한다. 제1 커패시터는 고감도 신호를 저장하도록 구성된다. 예를 들어, 제1 스위치 신호는 제1 커패시터의 단자 노드와 증폭기의 출력 단자 사이의 제1 스위치에 인가된다.
[0056] 이 방법은, 개개의 증폭된 신호를 제2 커패시터에 전달하기 위한 제2 스위치 신호를 제공하는 단계를 더 포함한다. 제2 커패시터는 저감도 신호를 저장하도록 구성된다. 예를 들어, 제2 스위치 신호는 제2 커패시터의 단자 노드와 증폭기의 출력 단자 사이의 제2 스위치에 인가된다.
[0057] 유리하게, 2개의 커패시터들은 고감도 신호 및 저감도 신호인 2개의 상이한 신호들을 저장한다. 따라서 픽셀 배열의 동적 범위가 증가될 수 있다. 또한, 저감도 신호는 고감도 신호에 대한 기준 레벨로서 사용될 수 있는데, 이는 두 신호들 모두가 공통 잡음 레벨에 기반하기 때문이다. 이는, 예를 들어 열 및 리셋 잡음이 효과적으로 제거될 수 있도록, 고감도 신호가 CDS를 이용하여 액세스될 수 있다는 것을 의미한다.
[0058] 이 방법의 적어도 하나의 추가 실시예에서, 이 방법은 픽셀이 저감도 모드에서 동작되는, 픽셀 노출 동안의 제1 단계를 더 포함한다. 저감도 모드에서, 저감도 신호가 생성되고 제2 커패시터 상에 저장된다. 픽셀 노출 동안의 제2 단계에서, 픽셀은 고감도 모드에서 동작되어, 고감도 신호가 생성되고 제1 커패시터 상에 저장된다. 픽셀 노출은 포토다이오드가 광에 노출되는 시간 기간을 의미한다.
[0059] 저감도 신호는 고감도 신호보다 더 작다. 특히, 고감도 신호는 저감도 신호에 추가 비디오 신호를 더한 것과 동일하다. 따라서 고감도 신호에 앞서 저감도 신호가 결정된다. 따라서 유리하게, 고감도 신호는 저감도 신호에 기반할 수 있다.
[0060] 이 방법의 적어도 하나의 추가 실시예에서, 픽셀 노출 동안의 제1 단계와 제2 단계는, 제1 단계와 제2 단계 사이에 커패시턴스를 리셋하지 않으면서 수행된다. 커패시턴스가 리셋되었다면, 고감도 신호는 저감도 신호에 기반하지 않을 것인데, 이는 저감도 신호에 관한 정보가 FD 노드로부터 제거될 것이기 때문이다. 유리하게, 커패시턴스는 저감도 신호에 관한 정보를 저장하여, 그 정보는 고감도 모드에서 재사용될 수 있다. 유리하게는, 추가 잡음이 더해지지 않는다.
[0061] 이 방법의 적어도 하나의 추가 실시예에서, 저감도 신호는 픽셀 판독 동안 제1 단계에서 판독된다. 판독 동안의 제2 단계에서, 고감도 신호가 판독된다. 픽셀 판독은 커패시터들 상에 저장된 아날로그 신호들이 추가로 프로세싱되는 시간 기간을 의미한다. 예를 들어, 아날로그 신호들은 열 버스를 통해 판독 회로로 전달되며, 여기서 아날로그 신호들은 디지털 신호들로 변환된다. 유리하게, 저감도 신호가 고감도 신호에 앞서 판독되어, 저감도 신호가 고감도 신호에 대한 기준 레벨로서 사용될 수 있다.
[0062] 고감도 신호를 판독하는 것은, 고감도 신호가 제1 커패시터로부터 직접 판독되는 것을 의미할 수 있다. 그러나 이는 또한, 고감도 신호의 감쇠된 버전이 판독된다는 것을 의미할 수 있다. 제1 커패시터 및 제2 커패시터가 캐스케이드형으로 배열된다면, 2개의 커패시터들은 서로 결합된다. 예를 들어, 고감도 신호를 판독할 때, 고감도 신호는 제1 커패시터 및 제2 커패시터에서 재분배될 수 있다. 이는, 제1 커패시터 상의 전하들이 제2 커패시터 상의 전하들과 혼합될 것임을 의미한다. 따라서 제1 커패시터 상의 고감도 신호는 예를 들어, 제1 커패시터가 제2 커패시터와 동일하다면 2배만큼 감쇠될 것이다.
[0063] 이 방법의 적어도 하나의 추가 실시예에서, 픽셀 판독 동안 제3 단계에서 커패시턴스가 리셋되고 리셋 레벨이 판독된다. 커패시턴스를 리셋하는 것은 리셋 신호를 인가함으로써 수행된다. 리셋 레벨은 픽셀 배열의, 즉 포토다이오드로부터의 전하 신호가 없는 비-비디오 신호를 의미한다. 커패시턴스, 즉 FD 노드를 리셋함으로써, 고감도 또는 저감도 신호의 잡음과 상관되지 않는 추가 잡음이 더해진다. 그러나 픽셀 배열의 리셋 레벨은 FPN(fixed pattern noise)에 관한 정보를 포함한다. 따라서 유리하게, 픽셀 배열의 FPN은 픽셀 판독 동안의 제3 단계에서 결정될 수 있다.
[0064] 적어도 하나의 추가 실시예에서, 이 방법은 픽셀 판독 동안, 저감도 신호에 대한 기준 레벨로서 리셋 레벨을 사용함으로써 더블 델타 샘플링을 수행하는 단계를 더 포함한다. 저감도 신호는 높은 조도의 경우에 추가로 프로세싱된다. 여기서, 높은 조도에서 광자 샷 잡음이 지배적이기 때문에, 열 잡음은 덜 관련성이 있다. 따라서 비디오 신호로부터 잡음을 제거하기 위한 상관된 더블 샘플링이 필요하지 않다. 그러나 비디오 신호로부터 FPN을 제거하는 것이 바람직할 수도 있다. DDS(double delta sampling)를 수행함으로써, 즉 리셋 레벨을 저감도 신호에 대한 기준 레벨로서 사용함으로써, FPN이 제거될 수 있다.
[0065] 적어도 하나의 추가 실시예에서, 이 방법은 픽셀 판독 동안, 고감도 신호에 대한 기준 레벨로서 저감도 신호를 사용함으로써 상관 더블 샘플링을 수행하는 단계를 더 포함한다. 위에서 언급된 바와 같이, 저감도 신호 및 고감도 신호는 공통 잡음 레벨에 기반한다. 따라서 상관 더블 샘플링을 수행함으로써, 즉 고감도 신호에 대한 기준 레벨로서 저감도 신호를 사용함으로써, 고감도 신호로부터 잡음이 효과적으로 제거될 수 있다. 제거된 잡음은 시간 잡음뿐만 아니라 고정된 패턴 잡음 모두를 포함한다.
[0066] 적어도 하나의 추가 실시예에서, 이 방법은 픽셀 판독 동안, 개개의 진폭 레벨들에 기초하여, 추가 프로세싱을 위해 저감도 신호를 사용할지 또는 고감도 신호를 사용할지를 결정하는 단계를 더 포함한다. 높은 조도의 경우에, 고감도 신호는 포화될 수도 있다. 따라서 추가 프로세싱을 위해 저감도 신호가 사용되어야 한다. 낮은 조도의 경우, 저감도 신호는 약하고 잡음의 영향을 받을 수도 있다. 따라서 고감도 신호가 추가 프로세싱을 위해 사용되어야 한다. 개개의 진폭 레벨들에 기초하여, 추가 프로세싱을 위해 저감도 신호를 사용할지 또는 고감도 신호를 사용할지를 결정하는 단계는 개개의 진폭 레벨들을 개개의 임계값들과 비교하는 단계를 포함할 수 있다. 유리하게는, 현재 조도에 따라 저감도 신호 또는 고감도 신호가 사용될 수 있다. 따라서 동적 범위가 증가된다.
[0067] 적어도 하나의 추가 실시예에서, 이 방법은 저감도 모드에서의 픽셀 노출 동안, 커패시턴스의 단자 노드를 제3 커패시터의 단자 노드와 단락시키기 위한 이득 신호를 인가함으로써 변환 이득을 조정하는 단계를 더 포함한다. 예를 들어, 커패시턴스의 단자 노드와 제3 커패시터의 단자 노드 사이의 감도 게이트에 이득 신호가 인가된다. 주어진 충전 신호에서 개개의 단자 노드들을 단락시킴으로써, 총 커패시턴스가 증가되고, 이는 결국 전압 신호를 감소시킨다. 따라서 개개의 전하 신호에 대한 변환 이득이 감소된다. 따라서 2개의 상이한 변환 이득들이 제공될 수 있다.
[0068] 이 방법의 적어도 하나의 추가 실시예에서, 전자기 방사를 개개의 전하 신호로 변환하는 단계는, 제1 포토다이오드에 의해 고감도 모드에서 제1 전하 신호를 생성하는 단계, 및 제2 포토다이오드에 의해 저감도 모드에서 제2 전하 신호를 생성하는 단계를 포함한다. 특히, 제1 포토다이오드와 제2 포토다이오드는 상이할 수 있어, 이들은 주어진 조도에서 상이한 전하 신호들을 생성한다. 예를 들어, 증가된 전하 신호를 생성하기 위해 고감도 모드에서 큰 포토다이오드가 사용될 수 있는 한편, 감소된 전하 신호를 생성하여 픽셀 내의 저장 엘리먼트의 포화를 방지하기 위해 저감도 모드에서 더 작은 포토다이오드가 사용될 수 있다. 2개 또는 적어도 2개의 포토다이오드들을 사용함으로써, 픽셀 배열의 동적 범위가 증가될 수 있다.
[0069] 이 방법의 적어도 하나의 추가 실시예에서, 전자기 방사를 개개의 전하 신호로 변환하는 단계는, 감소된 노출 시간만큼 저감도 모드에서 제1 전하 신호를 생성하는 단계, 및 증가된 노출 시간만큼 고감도 모드에서 제2 전하 신호를 생성하는 단계를 포함한다. 주어진 조도에서의 개개의 전하 신호들은 상이한 노출 시간들에 의해 변화될 수 있다. 예를 들어, 증가된 전하 신호를 생성하기 위해 고감도 모드에서 긴 노출 시간이 사용될 수 있는 한편, 감소된 전하 신호를 생성하여 포화를 방지하기 위해 저감도 모드에서 짧은 노출 시간이 사용될 수 있다. 2개 또는 적어도 2개의 노출 시간들을 사용함으로써, 픽셀 배열의 동적 범위가 증가될 수 있다.
[0070] 이 방법의 추가 실시예들은 위에서 설명된 픽셀 배열의 실시예들로부터, 그리고 그 반대의 경우도 마찬가지로 당해 기술분야에서 통상의 지식을 가진 독자에게 명백해진다.
[0071] 게다가, 픽셀 배열을 동작시키기 위한 다른 방법이 제공된다. 위에서 설명된 고감도 모드 및 저감도 모드에서 전자기 방사를 변환하도록 구성된 픽셀 배열이 또한 이러한 동작 방법에 사용될 수 있다. 이는, 픽셀 배열 및 이미지 센서에 대해 개시되는 모든 특징들이 픽셀 배열을 동작시키는 다음의 방법에 대해 또한 개시되고, 그 반대의 경우도 마찬가지라는 것을 의미한다. 추가로, 위의 방법의 양상들은 또한 다음의 방법에 관련된다. 따라서 위의 방법의 실시예들은 또한 다음의 방법에 대해 개시되고 다음의 방법에 적용 가능하다.
[0072] 적어도 하나의 실시예에서, 이 방법은 제1 통합 기간에 포토다이오드를 이용하여 전하 캐리어들을 축적하는 단계를 포함한다. 이 방법은 제1 통합 기간의 종료 시에, 축적된 전하 캐리어들 중 일부를 커패시턴스로 전달하기 위해 전달 게이트를 제1 전압 레벨로 펄스화(pulse)하는 단계를 더 포함하며, 상기 부분은 공급 전압으로 드레인되도록 구성된다.
[0073] 제1 통합 기간은 노출 기간의 일부이다. 이는, 노출 기간이 여러 통합 기간들, 예를 들어 제1 통합 기간, 제2 통합 기간 및 제3 통합 기간으로 세분된다는 것을 의미할 수 있다. 노출 기간은 픽셀 노출 동안으로 지칭될 수 있다. 위에서 언급된 바와 같이, 커패시턴스는 확산 노드의 (기생) 커패시턴스일 수 있다. 따라서 다시 말해서, 축적된 전하 캐리어들은 전달 신호를 전달 게이트에 인가함으로써 확산 노드에 전달된다. 전달 게이트는 전달 트랜지스터의 일부로서 구현될 수 있다. 제1 전압 레벨은 전달 트랜지스터의 임계 전압 미만의 전압 레벨일 수 있다. 이는, 제1 전압 레벨이 부분적인 전압 레벨이라는 것을 의미할 수 있다. 예를 들어, 제1 전압 레벨은 0.8V이다. 제1 전압 레벨을 전달 게이트에 인가함으로써, 포토다이오드와 확산 노드 사이의 전위 배리어가 낮아진다. 따라서 과잉 전하 캐리어들은 포토다이오드로부터 확산 노드로 전달되도록, 낮아진 전위 배리어를 극복할 수 있다. 이러한 과잉 전하 캐리어들은 축적된 전하 캐리어들의 상기 부분으로 지칭된다. 상기 부분은 공급 전압으로 드레인되도록 구성된다. 이는 확산 노드를 리셋함으로써 달성될 수 있다. 확산 노드를 리셋하는 것은 위에서 언급된 바와 같이, 확산 노드와 픽셀 공급 단자 사이에 접속되는 리셋 트랜지스터에 리셋 신호를 인가함으로써 실현될 수 있다. 상기 부분의 드레인은 예를 들어, 노출 기간 동안 또는 노출 기간의 종료 시에 또는 노출 기간 후에 수행될 수 있다.
[0074] 적어도 하나의 실시예에서, 이 방법은 제2 통합 기간에, 포토다이오드를 이용하여 전하 캐리어들을 계속해서 축적하는 단계를 더 포함한다.
[0075] 제2 통합 기간은 노출 기간의 일부이다. 제2 통합 기간은 제1 통합 기간보다 더 이후이다. 제2 통합 기간은 제1 통합 기간에 바로 후속할 수 있다. 노출 기간은 제1 통합 기간 및 제2 통합 기간을 포함할 수 있다. 제2 통합 기간 후에 포토다이오드에 축적된 전하 캐리어들은 제1 통합 기간 및 제2 통합 기간 동안 축적된 전하 캐리어들에서 드레인될 전하 캐리어들의 부분을 뺀 것을 포함한다.
[0076] 적어도 하나의 실시예에서, 제2 통합 기간의 종료 시에, 이 방법은 축적된 전하 캐리어들의 제1 부분을 커패시턴스로 전달하기 위해 전달 트랜지스터를 제1 전압 레벨로 펄스화하는 단계, 및 축적된 전하 캐리어들의 제1 부분을 나타내는 저감도 신호를 커패시턴스에 전기적으로 결합된 한 쌍의 커패시터들 중 적어도 제2 커패시터(80) 상에 저장하는 단계를 더 포함한다.
[0077] 저감도 신호를 저장하는 단계는 저장 기간 동안 수행될 수 있다. 저장 기간은 노출 기간과 중첩될 수 있다. 이는, 노출 기간 동안 저장 기간이 시작됨을 의미할 수 있다. 저장 기간은 픽셀의 프레임 저장 동안으로 지칭될 수 있다. 축적된 전하 캐리어들의 제1 부분을 전달하는 단계는 축적된 전하 캐리어들의 부분을 드레인시키기 위한 커패시턴스/확산 노드를 리셋한 후에 수행될 수 있다. 축적된 전하 캐리어들의 제1 부분은 축적된 전하 캐리어들의 부분과 상이하다. 그러나 제1 전압 레벨이 전달 게이트에 다시 인가되기 때문에, 전위 배리어는 동일한 양만큼 낮아진다. 따라서 축적된 전하 캐리어들의 제1 부분은 제2 통합 기간 동안 축적된 과잉 전하 캐리어들에 대응한다. 축적된 전하 캐리어들의 제1 부분은 드레인되는 것이 아니라 한 쌍의 커패시터들 상에 저장된다. 한 쌍의 커패시터들은 커패시턴스 또는 확산 노드에 각각 전기적으로 결합된다. 한 쌍의 커패시터들은 위에서 언급된 바와 같이, 제1 커패시터 및 제2 커패시터를 포함한다. 커패시터들은 위에서 설명된 바와 같이, 소스 팔로워를 통해 확산 노드에 전기적으로 결합될 수 있다. 커패시터들은 위에서 언급된 바와 같이, 병렬로 또는 캐스케이드형으로 배열될 수 있다. 커패시터들이 캐스케이드형으로 배열되는 경우, 축적된 전하 캐리어들의 제1 부분을 나타내는 저감도 신호는 두 커패시터들 모두에 분배될 수 있다. 커패시터들이 병렬로 배열되는 경우에, 대신에 커패시터들 중 하나, 예를 들어 제2 커패시터 상에 저감도 신호가 저장될 수 있다. 저감도 신호를 저장하는 단계는 커패시터들에 할당된 개개의 스위치들에 스위치 신호들을 인가함으로써 실현될 수 있다. 예를 들어, 위에서 설명된 바와 같이, 제1 스위치는 제1 커패시터에 할당되고, 제2 스위치는 제2 커패시터에 할당된다.
[0078] 적어도 하나의 실시예에서, 이 방법은 제3 통합 기간에, 포토다이오드를 이용하여 전하 캐리어들을 계속해서 축적하는 단계를 더 포함한다. 제3 통합 기간은 노출 기간의 일부이다. 제3 통합 기간은 제2 통합 기간보다 더 이후이다. 제3 통합 기간은 제2 통합 기간에 바로 후속할 수 있다. 노출 기간은 제1 통합 기간, 제2 통합 기간 및 제3 통합 기간을 포함할 수 있다. 제3 통합 기간 후에 포토다이오드에 축적된 전하 캐리어들은 제1 통합 기간, 제2 통합 기간 및 제3 통합 기간 동안 축적된 전하 캐리어들에서 드레인될 전하 캐리어들의 부분을 뺀 것 그리고 적어도 제2 커패시터 상에 저장될 전하 캐리어들의 제1 부분을 뺀 것을 포함한다.
[0079] 적어도 하나의 실시예에서, 제3 통합 기간의 종료 시에, 이 방법은 축적된 전하 캐리어들의 나머지 부분을 커패시턴스로 전달하기 위해 전달 트랜지스터를 제2 전압 레벨로 펄스화하는 단계, 및 축적된 전하 캐리어들의 나머지 부분을 나타내는 고감도 신호를 한 쌍의 커패시터들 중 제1 커패시터 상에 저장하는 단계를 더 포함한다.
[0080] 전달 트랜지스터를 제2 전압 레벨로 펄스화하는 단계는, 전달 트랜지스터를 제1 전압 레벨로 펄스화하는 것보다 더 늦게 수행된다. 제2 전압 레벨은 전체 전압 레벨일 수 있다. 제2 전압 레벨은 전달 트랜지스터의 임계 전압 레벨을 초과하는 전압 레벨일 수 있다. 예를 들어, 제2 전압 레벨은 2.8V이다. 따라서 제2 전압 레벨을 인가함으로써, 전달 트랜지스터는 전기 전도성 상태에 있다. 따라서 제2 전압 레벨을 인가함으로써, 포토다이오드와 확산 노드 사이의 전위 배리어는 제1 전압 레벨이 적용될 때의 전위 배리어보다 더 낮다. 특히, 전위 배리어는 완전히 소산될 수 있다. 따라서 포토다이오드에 축적된 나머지 전하 캐리어들은 확산 노드로 전달된다. 축적된 전하 캐리어들의 나머지 부분은 제1 통합 기간, 제2 통합 기간 및 제3 통합 기간 동안 축적된 전하 캐리어들에서 드레인될 전하 캐리어들의 부분을 뺀 것 그리고 적어도 제2 커패시터 상에 저장될 전하 캐리어들의 제1 부분을 뺀 것에 대응한다.
[0081] 적어도 하나의 실시예에서, 판독 기간 동안, 이 방법은 커패시터들 상에 저장된 저감도 신호 및 고감도 신호를 판독하는 단계를 더 포함한다.
[0082] 개개의 신호들을 판독하는 단계는 위에서 언급된 바와 같이, 선택 트랜지스터에 선택 신호를 인가함으로써 수행될 수 있다. 선택 신호는 커패시터들 상에 신호들이 저장된 커패시터들을 픽셀의 열 버스에 접속한다. 커패시터들은 위에서 설명된 바와 같이, 추가 소스 팔로워를 통해 열 버스에 전기적으로 결합될 수 있다.
[0083] 설명되는 방법은 전달 게이트의 배리어 변조를 포함한다. 배리어 변조에 의해, 픽셀 배열의 동적 범위가 증가될 수 있다. 특히, 픽셀 배열의 동적 범위는 고조도 조건들에서 축적된 전하 캐리어들의 일부를 드레인시킴으로써 증가된다. 고감도 신호(고 변환 이득(high conversion gain) 신호, HCG 신호)는 픽셀 출력 신호의 선형화 동안 필요한 니 포인트 교정 값을 포함한다. 특히, 각각 제1 통합 기간 및 제2 통합 기간의 지속기간 및 제1 전압 레벨을 알면, 선형화된 신호를 재구성하는 것이 가능하다. 각각의 픽셀의 전달 트랜지스터는 제조 프로세스에서 변동들 및 기복들을 겪는다. 따라서 전달 트랜지스터의 임계 전압은 각각의 픽셀에 대해 상이하다. 이는 제1 전압 레벨을 인가할 때, 포토다이오드와 확산 노드 사이의 배리어가 각각의 픽셀에 대해 상이하다는 것을 의미할 수 있다. 그러나 정확한 배리어 레벨을 아는 것은 FPN(fixed pattern noise)을 제거하는 것과 관련이 있다. (제1 전압 레벨을 인가한 후 축적된 전하 캐리어들의 나머지 부분에 대응하는) 픽셀의 HCG 신호 및 제1 전압 레벨로부터, 배리어에 대한 출력 신호의 의존성에 관한 정보가 도출될 수 있다. 더욱이, 노출 기간 동안 인가되는 제1 전압 레벨이 또한 저장 기간 동안 인가되기 때문에, 제1 통합 기간 및 제2 통합 기간 대 HCG 신호의 비는, 제1 통합 기간의 종료 시에 공급 전압으로 드레인된 전하 캐리어들의 양이 얼마나 큰지를 결정하는 데 사용될 수 있다. 이러한 양 및 저감도 신호(낮은 변환 이득(low conversion gain) 신호, LCG 신호)가 주어지면, 고조도 조건들에서 사용되는 픽셀 출력 신호가 재구성될 수 있다.
[0084] 추가로, 저감도 신호(LCG 신호)는 고감도 신호(HCG 신호)에 대한 기준 레벨로서의 역할을 할 수 있는데, 이는 두 신호들 모두가 공통 잡음 레벨에 기반하기 때문에, LCG 신호를 저장하는 것과 HCG 신호를 저장하는 것 사이에 확산 노드가 리셋되지 않기 때문이다. 따라서 저조도 조건들에서 사용되는 HCG 신호에 대한 CDS가 수행될 수 있다(저조도 조건들에서, LCG 신호는 잡음만을 포함할 뿐, 비디오 정보는 포함하지 않음).
[0085] 적어도 하나의 실시예에서, 픽셀 배열을 동작시키기 위한 방법은 제1 통합 기간에, 포토다이오드를 이용하여 전하 캐리어들을 축적하는 단계, 및 제1 통합 기간의 종료 시에, 축적된 전하 캐리어들 중 일부를 커패시턴스로 전달하기 위해 전달 게이트를 제1 전압 레벨로 펄스화하는 단계를 더 포함하며, 상기 부분은 공급 전압으로 드레인되도록 구성된다. 이 방법은 제2 통합 기간에, 포토다이오드를 이용하여 전하 캐리어들을 계속해서 축적하는 단계를 더 포함한다. 이 방법은 제2 통합 기간의 종료 시에, 축적된 전하 캐리어들의 제1 부분을 커패시턴스로 전달하기 위해 전달 게이트를 제1 전압 레벨로 펄스화하는 단계, 및 축적된 전하 캐리어들의 제1 부분을 나타내는 저감도 신호를 커패시턴스에 전기적으로 결합된 한 쌍의 커패시터들 중 적어도 제2 커패시터 상에 저장하는 단계를 더 포함한다. 이 방법은 제3 통합 기간(T3)에, 포토다이오드(20)를 이용하여 전하 캐리어들을 계속해서 축적하는 단계를 더 포함한다. 이 방법은 제3 통합 기간의 종료 시에, 축적된 전하 캐리어들의 나머지 부분을 커패시턴스로 전달하기 위해 전달 게이트를 제2 전압 레벨로 펄스화하는 단계, 및 축적된 전하 캐리어들의 나머지 부분을 나타내는 고감도 신호를 한 쌍의 커패시터들 중 제1 커패시터 상에 저장하는 단계를 더 포함한다. 이 방법은 판독 기간 동안, 커패시터들 상에 저장된 저감도 신호 및 고감도 신호를 판독하는 단계를 더 포함한다.
[0086] 적어도 하나의 실시예에서, 고감도 신호는 축적된 전하 캐리어들의 나머지 부분에 기초한 교정 레벨을 표시한다.
[0087] 적어도 하나의 실시예에서, 이 방법은 교정 레벨에 기초하여 결정되는 픽셀 특정 니 포인트 값에 따라 저감도 신호 및 고감도 신호에 기초하여 픽셀 출력 신호를 조정하는 단계를 더 포함한다.
[0088] 위에서 언급된 바와 같이, 축적된 전하 캐리어들의 나머지 부분은 HCG 신호로도 또한 지칭되는 고감도 신호에 대응한다. 제1 전압 레벨 및 HCG 신호를 알면, 배리어를 형성하는 전달 게이트에 관한 정보가 추론될 수 있다. 따라서 HCG 신호는 LCG 신호에 대한 교정 레벨로서 사용될 수 있다. 이는, 교정 레벨이 HCG 신호라는 것을 의미할 수 있다. 다시 말해서, 축적된 전하 캐리어들의 드레인된 부분에 관한 정보는 손실되는 것이 아니라, 제1 전압 레벨과 HCG 신호 및 통합 기간들에 기초하여 재구성될 수 있다. 이러한 방식으로, 드레인된 전하 캐리어들이 고려될 수 있다. 또한, 전달 게이트의 변동들에 의해 야기되는 FPN을 제거하기 위해 사후 프로세싱에서 교정 레벨이 필요하다.
[0089] 픽셀 출력 신호는 광 조건들에 따라 LCG 신호 또는 HCG 신호에 기초할 수 있다. 고조도 조건들에서, LCG 신호가 추가로 프로세싱된다. LCG 신호의 추가 프로세싱은 LCG 신호가 교정 레벨 및 제1 통합 기간과 제2 통합 기간의 관계에 의해 조정된다는 것을 의미할 수 있다. 따라서 픽셀 출력 신호를 조정하는 단계는 픽셀 니 포인트 교정으로 지칭될 수 있다. 픽셀 니 포인트 교정은 각각의 픽셀에 대해 개별적으로 수행될 수 있다. 또한, 픽셀 배열은 자체 교정되는데, 이는 배리어 정보가 HCG 신호에 포함되기 때문이다. 따라서 어떠한 추가 판독도 필요하지 않다.
[0090] LCG 신호를 조정하는 것은 FPN을 제거하기 위한 DDS(double delta sampling) 루틴을 더 포함할 수 있다.
[0091] 저조도 조건들에서, HCG 신호가 추가로 프로세싱된다. HCG 신호의 추가 프로세싱은 HCG 신호가 CDS(correlated double sampling) 루틴에 의해 조정된다는 것을 의미할 수 있다.
[0092] 적어도 하나의 실시예에서, 제1 통합 기간은 제2 통합 기간보다 더 길다. 이는, 제1 통합 기간의 지속기간이 제2 통합 기간의 지속기간보다 더 길다는 것을 의미할 수 있다. 예를 들어, 제1 통합 기간은 제2 통합 기간의 1.5배 내지 3.0배만큼 길다. 예를 들어, 제1 통합 기간은 제2 통합 기간의 2.0배만큼 길다. 이러한 방식으로, 포화 효과들이 회피될 수 있다.
[0093] 적어도 하나의 실시예에서, 제2 전압 레벨은 제1 전압 레벨보다 더 크다. 이는, 제2 전압 레벨이 전달 게이트에 인가된다면, 포토다이오드와 확산 노드 사이의 배리어는 제1 전압 레벨이 전달 게이트에 인가되는 경우보다 더 낮다는 것을 의미한다. 따라서 제1 전압 레벨은 부분 전압 레벨일 수 있는 한편, 제2 전압 레벨은 전체 전압 레벨일 수 있다. 다시 말해서, 제1 전압 레벨은 임계 전압 레벨 미만일 수 있고, 제2 전압 레벨은 임계 전압 레벨을 초과할 수 있다. 제1 전압 레벨은 1.0V 미만, 예를 들어 0.8V일 수 있다. 예를 들어, 제2 전압 레벨은 2.0V를 초과할 수 있는데, 예를 들어 2.8V일 수 있다. 전달 게이트에 부분적인 전압 레벨을 인가함으로써, 축적된 전하 캐리어들 중 일부만이 확산 노드에 전달된다. 전체 전압 레벨을 전달 게이트에 인가함으로써, 포토다이오드가 리셋될 수 있고, 축적된 전하 캐리어들의 나머지 부분이 확산 노드에 전달될 수 있다.
[0094] 배리어 변조를 사용하는 설명된 방법은 또한, 위에서 설명된 방법의 양상들과 조합될 수 있다:
[0095] 특히, 적어도 하나의 실시예에서, 픽셀 판독(판독 기간) 동안의 제1 단계에서, 저감도 신호가 판독될 수 있고, 판독 동안의 제2 단계에서, 고감도 신호가 판독될 수 있으며, 픽셀 판독 동안의 제3 단계에서, 커패시턴스가 리셋되고 리셋 레벨이 판독된다.
[0096] 적어도 하나의 추가 실시예에서, 리셋 레벨은 저감도 신호에 대한 기준 레벨로서 사용될 수 있다. 이는 DDS를 가능하게 한다.
[0097] 적어도 하나의 추가 실시예에서, 상관 더블 샘플링은 고감도 신호에 대한 기준 레벨로서 저감도 신호를 사용함으로써 수행될 수 있다.
[0098] 적어도 하나의 추가 실시예에서, 추가 프로세싱을 위해 저감도 신호를 사용할지 또는 고감도 신호를 사용할지가 개개의 진폭 레벨들에 기초하여 결정될 수 있다. 따라서 픽셀 출력 신호는 광 조건들에 적응될 수 있으며, 이는 동적 범위를 증가시킨다.
[0099] 적어도 하나의 추가 실시예에서, 픽셀 배열은 위에서 설명된 바와 같이, 더블 변환 이득 트랜지스터를 포함할 수 있다. 따라서 이 방법은 (확산 노드에 대응하는) 커패시턴스의 단자 노드를 제3 커패시터의 단자 노드와 단락시키기 위한 이득 신호를 인가함으로써 변환 이득을 조정하는 단계를 포함할 수 있다. 변환 이득을 조정하는 단계는 저장 기간 동안 수행될 수 있다.
[0100] 픽셀 배열을 동작시키는 위에서 설명된 방법들에 의해, 파이프라인 모드에 영향을 미치지 않으면서, 즉 저장 커패시터들에 대한 신호들을 파이프라이닝하지 않으면서 VGS(voltage domain global shutter) 픽셀의 HDR이 달성될 수 있다. 추가로, 단지 2개의 커패시터들만이 필요하며, 이는 픽셀 배열이 낮은 면적을 가질 수 있다는 것을 의미한다. 후자의 방법은 자체 교정 배리어 변조를 이용하는데, 이는 교정 값이 신호들 중 하나에, 특히 HCG 신호에 포함됨을 의미한다. 일반적으로, 교정 값은 추가 판독에 의해 획득되어야 한다.
[0101] 이 방법의 추가 실시예들은 위에서 설명된 픽셀 배열의 실시예들로부터, 그리고 그 반대의 경우도 마찬가지로 당해 기술분야에서 통상의 지식을 가진 독자에게 명백해진다. 픽셀 배열은 전압 도메인 글로벌 셔터 픽셀을 형성할 수 있다. 대안으로, 픽셀 배열은 롤링 셔터 픽셀을 형성한다.
[0102] 도면들의 다음의 설명은 추가로, 픽셀 배열의 양상들 및 그러한 픽셀 배열을 동작시키는 방법을 예시 및 설명할 수 있다. 기능상 동일한 또는 동일한 효과를 갖는 픽셀 배열의 컴포넌트들 및 부분들은 동일한 참조 심벌들로 표기된다. 동일한 또는 사실상 동일한 컴포넌트들 및 부분들은, 이들이 먼저 나타나는 도면들에 대해서만 설명될 수도 있다. 이들의 설명이 반드시 연속적인 도면들에서 반복되는 것은 아니다.
[0103] 도 1은 픽셀 배열의 동적 범위를 도시한다.
[0104] 도 2a는 픽셀 배열의 예시적인 실시예를 도시한다.
[0105] 도 2b는 도 2a에 따른 픽셀 배열에 대한 예시적인 신호 타이밍을 도시한다.
[0106] 도 3은 픽셀 배열의 다른 예시적인 실시예를 도시한다.
[0107] 도 4a는 픽셀 배열의 다른 예시적인 실시예를 도시한다.
[0108] 도 4b는 도 4a에 따른 픽셀 배열에 대한 예시적인 신호 타이밍을 도시한다.
[0109] 도 5는 픽셀 배열의 다른 예시적인 실시예를 도시한다.
[0110] 도 6은 픽셀 배열을 포함하는 이미지 센서를 포함하는 광전자 디바이스의 개략도를 도시한다.
[0111] 도 7은 도 2a에 따른 픽셀 배열에 대한 다른 예시적인 신호 타이밍을 도시한다.
[0112] 도 8은 도 2a에 따른 픽셀 배열에 의해 수행되는 예시적인 동작을 도시한다.
[0113] 도 9는 픽셀 배열의 예시적인 특성을 도시한다.
[0114] 도 10은 도 2a에 따른 픽셀 배열에 대한 다른 예시적인 신호 타이밍을 도시한다.
[0103] 도 1은 픽셀 배열의 동적 범위를 도시한다.
[0104] 도 2a는 픽셀 배열의 예시적인 실시예를 도시한다.
[0105] 도 2b는 도 2a에 따른 픽셀 배열에 대한 예시적인 신호 타이밍을 도시한다.
[0106] 도 3은 픽셀 배열의 다른 예시적인 실시예를 도시한다.
[0107] 도 4a는 픽셀 배열의 다른 예시적인 실시예를 도시한다.
[0108] 도 4b는 도 4a에 따른 픽셀 배열에 대한 예시적인 신호 타이밍을 도시한다.
[0109] 도 5는 픽셀 배열의 다른 예시적인 실시예를 도시한다.
[0110] 도 6은 픽셀 배열을 포함하는 이미지 센서를 포함하는 광전자 디바이스의 개략도를 도시한다.
[0111] 도 7은 도 2a에 따른 픽셀 배열에 대한 다른 예시적인 신호 타이밍을 도시한다.
[0112] 도 8은 도 2a에 따른 픽셀 배열에 의해 수행되는 예시적인 동작을 도시한다.
[0113] 도 9는 픽셀 배열의 예시적인 특성을 도시한다.
[0114] 도 10은 도 2a에 따른 픽셀 배열에 대한 다른 예시적인 신호 타이밍을 도시한다.
[0115] 도 1은 조도(I)에 대해 플롯팅된 (도시되지 않은) 픽셀 배열(10)의 광 유도 전하 신호(Q)를 도시한다. 전하 신호(Q)와 조도(I) 사이에 선형 또는 대략적인 선형 관계가 있음이 확인될 수 있다. 전하 신호(Q)의 작은 값들에 대해, 신호는 잡음 플로어(998)에 의해 지배되어, 잡음이 있는 전하 신호(Q)로부터 사용 가능한 비디오 신호를 획득하는 것은 난제이다. 전하 신호가 잡음 플로어 레벨(998)을 훨씬 초과한다면, 사용 가능한 비디오 신호가 결정될 수 있다. 그러나 높은 전하 신호들(Q)에 대해, 포화 구역(999)에 도달하게 될 수 있다. 이는, 상기 픽셀 배열(10)의 포토다이오드 또는 메모리 엘리먼트가 특정 수의 광 유도 전하 캐리어들만을 처리할 수 있다는 것을 의미하는데, 이는 개개의 전위 우물들이 더 많은 전하들을 축적하기에 충분히 크지 않기 때문이다. 결과적으로, 통상적인 픽셀 배열(10)에서, 매우 낮은 광 조건들 및 매우 높은 광 조건들에 대한 적절한 비디오 신호가 획득될 수 없다. 이들 사이의 광 조건들, 즉 적절한 비디오 신호가 획득될 수 있는 그러한 광 조건들은 픽셀 배열(10)의 DR(dynamic range)을 정의한다. 픽셀 배열(10)의 동적 범위를 증가시키는 것이 바람직하다.
[0116] 도 2a에서, 픽셀 배열(10)의 예시적인 실시예가 도시된다. 도시된 픽셀 배열(10)은 HDR(high dynamic range)을 달성하도록 동작될 수 있다. 픽셀 배열(10)은 각각 고감도 모드 및 저감도 모드에서 전자기 방사를 변환하도록 구성된다.
[0117] 픽셀 배열(10)은 전자기 방사를 개개의 전하 신호로 변환하도록 구성된 적어도 하나의 포토다이오드(20)를 포함한다. 포토다이오드(20)는 애노드 단자 및 캐소드 단자를 포함한다. 포토다이오드(20)의 애노드 단자는 음의 픽셀 공급 전압(VSS)에 접속되며, 이 음의 픽셀 공급 전압은 또한 접지(GND)일 수 있다. 포토다이오드(20)는 임의의 파장의 광, 예를 들어 가시광, 적외선 광 및/또는 자외선 광을 변환할 수 있다.
[0118] 픽셀은 포토다이오드(20)와 커패시턴스(40) 사이에 전달 게이트(30)를 더 포함한다. 도 1에 도시된 실시예에서, 전달 게이트(30)는 스위치로서 작용하는 전달 트랜지스터의 일부로서 구현된다. 전달 트랜지스터의 제1 단자는 포토다이오드(20)의 캐소드 단자에 전기적으로 접속된다. 전달 트랜지스터의 제2 단자는 커패시턴스(40)의 단자 노드(42)에 전기적으로 접속된다. 단자 노드(42)는 이하에서 (플로팅) 확산(FD) 노드(42)로 명명된다. 커패시턴스(40)는 커패시터로서 구현될 수 있고, FD 커패시터로 지칭될 수 있다. 전달 트랜지스터의 전달 게이트(30)는 포토다이오드(20)로부터의 개개의 전하 신호를 커패시턴스(40)로 전달하기 위한 전달 신호(TX)를 수신하도록 구성된다. 커패시턴스(40)는 개개의 전하 신호를 개개의 전압 신호로 변환하도록 구성된다. 커패시턴스(40)의 추가 단자 노드(44)는 VSS에 접속될 수 있다.
[0119] 픽셀 배열(10)은 커패시턴스(40)를 리셋하기 위해 커패시턴스(40)에 전기적으로 결합된 리셋 게이트(50)를 더 포함한다. 도 1에 도시된 실시예에서, 리셋 게이트(50)는 스위치로서 작용하는 리셋 트랜지스터의 일부로서 구현된다. 리셋 트랜지스터의 제1 단자는 픽셀 공급 전압(VDD)에 전기적으로 접속된다. 리셋 트랜지스터의 제2 단자는 커패시턴스(40)의 단자 노드(42)에 전기적으로 접속된다. 리셋 트랜지스터의 리셋 게이트(50)는, 픽셀 공급 전압(VDD)을 인가하고 이에 따라 임의의 중복 전하 캐리어를 제거함으로써 커패시턴스(40)를 리셋하기 위한 리셋 신호(RST)를 수신하도록 구성된다.
[0120] 픽셀 배열(10)은, 커패시턴스(40)에 전기적으로 접속되고 개개의 전하 신호 및 감도 모드에 기초하여 개개의 증폭된 신호를 생성하도록 구성된 증폭기(60)를 더 포함한다. 개개의 증폭된 신호는 각각 저감도 신호 또는 고감도 신호이다. 저감도 신호 및 고감도 신호는 공통 잡음 레벨에 기반한다. 증폭기(60)는 도 2에 도시된 바와 같이, 소스 팔로워로도 또한 알려진 공통 드레인 증폭기를 형성할 수 있다. 소스 팔로워의 게이트 단자(62)는 FD 노드(42)에 접속되고, 증폭기(60)의 입력 단자(62)로서의 역할을 한다. 공통 단자가 공급 전압(VDD)에 접속된다. 개개의 증폭된 신호는 증폭기(60)의 출력 단자(64)에서 생성된다.
[0121] 픽셀 배열(10)은 고감도 신호를 저장하도록 구성된 제1 커패시터(70), 및 저감도 신호를 저장하도록 구성된 제2 커패시터(80)를 더 포함한다. 제1 커패시터(70)는 단자 노드(72) 및 추가 단자 노드(74)를 포함한다. 추가 단자 노드(74)는 도 1에 도시된 바와 같이 VSS에 접속될 수 있다. 또한, 제2 커패시터(80)는 단자 노드(82) 및 추가 단자 노드(84)를 포함한다. 추가 단자 노드(84)는 도 2에 도시된 바와 같이 VSS에 접속될 수 있다.
[0122] 픽셀 배열(10)은 증폭기(60)의 출력 단자(64)와 제1 커패시터(70) 사이에 제1 스위치(90)를 더 포함한다. 제1 스위치(90)는 개개의 증폭된 신호를 제1 커패시터(70)에 전달하기 위해 제공된다. 제1 스위치(90)는 제1 스위칭 트랜지스터에 의해 형성될 수 있다. 제1 스위칭 트랜지스터는 제1 스위치 신호(S1)를 수신하도록 구성된 게이트 단자(90)를 포함한다. 제1 스위칭 트랜지스터의 제1 단자는 증폭기(60)의 출력 단자(64)에 접속된다. 제1 스위칭 트랜지스터(90)의 제2 단자는 제1 커패시터(70)의 단자 노드(71)에 접속된다.
[0123] 픽셀 배열(10)은 증폭기(60)의 출력 단자(64)와 제2 커패시터(80) 사이에 배열된 제2 스위치(100)를 더 포함한다. 제2 스위치(100)는 개개의 증폭된 신호를 제2 커패시터(80)에 전달하기 위해 제공된다. 제2 스위치(100)는 제2 스위칭 트랜지스터에 의해 형성될 수 있다. 제2 스위칭 트랜지스터는 제2 스위치 신호(S2)를 수신하도록 구성된 게이트 단자(100)를 포함할 수 있다. 제2 스위칭 트랜지스터의 제1 단자는 제1 스위칭 트랜지스터의 제2 단자 및 제1 커패시터(70)의 단자 노드(72)에 접속된다. 제2 스위칭 트랜지스터의 제2 단자는 제2 커패시터(80)의 단자 노드(82)에 접속된다.
[0124] 도 2a에 따른 픽셀 배열(10)은 다음과 같이 동작될 수 있다: 픽셀 노출 동안의 제1 단계에서, 포토다이오드(20)는 제1 노출 시간(T1) 동안 광에 노출되어, 제1 전하 신호가 생성되고 저감도 신호로 변환된다. 개개의 스위치 신호들(S1, S2)을 인가함으로써, 저감도 신호가 전달되어 제2 커패시터(80) 상에 저장된다. 픽셀 노출 동안의 제2 단계에서, 포토다이오드(20)는 제1 노출 시간(T1)보다 더 긴 제2 노출 시간(T2) 동안 광에 노출되어, 제2 전하 신호가 생성되고 고감도 신호로 변환된다. 개개의 스위치 신호들(S1, S2)을 인가함으로써, 고감도 신호가 전달되고 제1 커패시터(70) 상에 저장된다. 플로팅 확산 커패시턴스(40)는 제1 단계와 제2 단계 사이에서 리셋되지 않을 수 있다. 따라서 고감도 신호는 저감도 신호에 기반하거나 또는 저감도 신호를 포함한다. 이는, 두 신호들 모두가 공통 잡음 레벨에 기반한다는 것을 의미한다. 따라서 픽셀 판독 동안, 저감도 신호는 고감도 신호에 대한 기준 레벨로서 사용될 수 있어, CDS(correlated double sampling)가 수행될 수 있다. 따라서 고감도 신호의 잡음이 제거될 수 있다.
[0125] 픽셀 판독 동안의 추가 단계에서, 리셋 신호(RST)를 리셋 게이트(50)에 인가함으로써 픽셀 배열(10)의 리셋 레벨이 샘플링된다. 리셋 레벨은 저감도 신호에 대한 기준 레벨로서 사용될 수 있어, DDS(double delta sampling)가 수행될 수 있다. 따라서 저감도 신호의 FPN(fixed pattern noise)이 제거될 수 있다. 픽셀 판독 동안, 개개의 진폭 레벨들에 기초하여, 추가 프로세싱을 위해 DDS와 함께 저감도 신호를 사용할지 또는 CDS와 함께 고감도 신호를 사용할지가 결정될 수 있다.
[0126] 도 2a에 도시된 픽셀 배열(10)은 추가 컴포넌트들을 포함하지만, 이는 다른 실시예들에서는 또한 생략될 수 있다. 도 2a에 따른 픽셀 배열(10)은 증폭기(60)의 출력 단자(64)에 전기적으로 결합된 사전 충전 게이트(160)를 더 포함한다. 사전 충전 게이트(160)는 제1 커패시터(70) 및 제2 커패시터(80)를 사전 충전하기 위해 제공될 수 있으며, 이는 특히, 새로운 신호들이 저장되기 전에 커패시터들(70, 80)이 방전된다는 것을 의미할 수 있다. 도 2a에 도시된 바와 같이, 사전 충전 게이트(160)는 증폭기(60)의 출력 단자(64)에 접속된 제1 단자 및 VSS에 접속된 제2 단자를 포함하는 사전 충전 트랜지스터의 일부일 수 있다. 사전 충전 게이트(160)에 사전 충전 신호(PC)를 인가함으로써, 사전 충전 트랜지스터는 전도성이 있게 되어, 제1 커패시터(70) 및 제2 커패시터(80)가 방전된다.
[0127] 도 2a에 따른 픽셀 배열(10)은 추가 증폭기(110)를 더 포함하며, 추가 증폭기(110)는 제2 커패시터(80)에 전기적으로 접속된 입력 단자(112)를 포함하고 추가 증폭기(110)의 출력 단자(114)에서 픽셀 출력 신호를 생성하도록 구성된다. 증폭기(60)와 같이, 추가 증폭기는 소스 팔로워로서 구현될 수 있으며, 여기서 게이트(112)는 입력 단자(112)로서 작용하고, 공통 단자는 VDD에 접속된다.
[0128] 픽셀 배열(10)은 픽셀 출력 신호를 열 버스(130)에 전달하기 위해 추가 증폭기(110)의 출력 단자(114)와 열 버스(130) 사이에 선택 게이트(120)를 더 포함한다. 도시된 바와 같이, 선택 게이트(120)는 추가 증폭기(110)의 출력 단자(114)에 접속된 제1 단자 및 열 버스(130)에 접속된 제2 단자를 포함하는 선택 트랜지스터의 일부일 수 있다. 선택 신호(SEL)를 선택 게이트(120)에 인가함으로써, 픽셀 출력 신호는 열 버스(130)로 포워딩된다.
[0129] 도 2b에서는, 도 2a에 따라 픽셀 배열(10)을 동작시키는 것이 보다 상세하게 그리고 신호 타이밍에 대해 예시된다. 그러나 도시된 신호 타이밍은 예에 더 가까우며 변화될 수 있다는 것이 주목되어야 한다. 게다가, 시간 간격들의 스케일링은 정확한 표시로서 취해지지 않아야 한다.
[0130] 픽셀 배열(10)을 동작시키는 것이 2개의 시간 간격들로 분할될 수 있으며, 첫 번째 시간 간격(Tex)은 픽셀 노출 및 프레임 저장을 위해 제공되고, 두 번째 시간 간격(Tro)은 픽셀 판독 또는 행 판독을 위해 각각 제공된다는 것이 확인될 수 있다. 이러한 맥락에서, 행 판독은 단일 행의 판독을 의미할 수 있다. 행들은 순차적으로 판독될 수 있으며, 모든 행들은 동일한 시간 간격(Tro)을 필요로 한다. 픽셀 배열(10)이 글로벌 셔터 픽셀일 수 있기 때문에, 픽셀 노출 및 프레임 저장은 글로벌 동작일 수 있는데, 즉 픽셀 노출 및 프레임 저장은 픽셀들의 어레이의 각각의 픽셀에 동시에 영향을 미칠 수 있다. 그러나 픽셀들을 판독하는 것은 로컬 동작일 수 있는데, 이는 픽셀 어레이의 픽셀들 또는 행들이 차례로 판독될 수 있기 때문이다. 추가로, 도시된 실시예의 픽셀 배열(10)에서, 첫 번째 시간 간격(Tex)은 위에서 설명된 바와 같이, 제1 (짧은) 노출 시간(T1) 및 제2 (긴) 노출 시간(T2)으로 세분된다.
[0131] 도 2b는 전달 신호(TX), 리셋 신호(RST), 제1 스위치 신호(S1), 제2 스위치 신호(S2), 사전 충전 신호(PC) 및 선택 신호(SEL)의 타이밍을 도시한다. 이러한 신호들은 활성화된 상태(하이 상태) 또는 비활성화된 상태(로우 상태)에 있을 수 있다. 개개의 신호를 인가하는 것은 신호가 활성화된 상태로 스위칭되는 것을 의미할 수 있다. 아래에서, 타이밍은 도면에 도시된 시간(t1-t8)에서 선택된 포인트들을 사용하여 보다 상세히 설명된다.
[0132] 제1 노출 시간(T1)의 종료 시에, 시간(t1)에서 전달 신호(TX)가 인가되어, 개개의 전하 신호가 포토다이오드(20)로부터 커패시턴스(40)로 전달된다. 추가로, 이는, 제1 스위치(90) 및 제2 스위치(100)를 제어하는 두 스위치 신호들(S1, S2) 모두가 활성화된 상태에 있을 때, 저감도 신호가 제2 커패시터(80)에 전달되게 한다. 시간(t2)에서 제2 스위치 신호(S2)를 비활성화함으로써, 저감도 신호가 제2 커패시터(80) 상에 저장된다.
[0133] 제2 노출 시간(T2)의 종료 시에, 시간(t3)에서 다시 전달 신호(TX)가 인가되어, 개개의 전하 신호가 포토다이오드(20)로부터 커패시턴스(40)로 전달된다. 그 경우, 이는, 스위치 신호(S1)가 여전히 활성화된 상태에 있을 때, 제1 커패시터(70)에 전달되는 고감도 신호를 야기한다. 시간(t4)에서 제1 스위치 신호(S1)를 비활성화함으로써, 고감도 신호가 제1 커패시터(70) 상에 저장된다. 시간(t1)과 시간(t3) 사이에 리셋 신호(RST)가 비활성화된 상태로 유지되며, 이는 커패시턴스(40)가 리셋되지 않아, 고감도 신호와 저감도 신호가 공통 잡음 레벨에 기초한다는 것을 의미한다는 것이 주목되어야 한다. 시간(t5)에서, 리셋 신호(RST)가 활성화된다. 이는, 블루밍(blooming)과 같은 이미징 문제들을 방지하기 위한 것이다. 리셋 신호(RST)는 고감도 신호가 저장된 후에 활성화된다.
[0134] 시간(t6)에서 선택 신호(SEL)를 인가함으로써 픽셀 판독이 시작된다. 이 시간 인스턴트에서, 제2 커패시터(80) 상에 저장된 저감도 신호가 판독된다. 제1 커패시터(70) 상에 저장된 고감도 신호는 제2 스위치 신호(S2)를 인가함으로써 시간(t7)에서 판독된다. 시간(t8)에서 시작하여, 리셋 신호(RST)를 비활성화함으로써 리셋 레벨이 판독된다. 후속하여, 리셋 레벨에 대응하는 신호가 판독 회로로 전달되고 커패시터들(70, 80)이 방전되도록, 제1 스위치 신호(S1), 제2 스위치 신호(S2) 및 사전 충전 신호(PC)가 활성화된다. 그 후, 픽셀 배열(10)은 다음 프레임을 위해 준비된다.
[0135] 도 3에서, 픽셀 배열(10)의 다른 실시예가 도시된다. 도 3에 따른 실시예는, 커패시터들(70, 80)이 캐스케이드형으로 배열되는 것이 아니라 병렬로 배열된다는 점에서, 도 2에 따른 실시예와 상이하다. 이는, 제2 커패시터(80)에 결합되는 제2 스위치(100)가 증폭기(60)의 출력 단자(64)에 직접 접속되며, 도 2에서와 같이 제1 스위치(90)를 통해 접속되지는 않는다는 것을 의미한다. 사전 충전 게이트(160)는 또한, 고정된 전류를 제공하도록 구성된 정전류 소스로서 구현될 수 있다는 것이 주목되어야 한다. 또한, 도 3에 따른 실시예는 제2 커패시터(80)에 결합된 제2 추가 증폭기(110') 및 추가 선택 게이트(120')를 더 포함하는 한편, 추가 증폭기(110) 및 선택 게이트(120)는 제1 커패시터(70)에 결합된다. 그러나 도시된 실시예가 단지 예로서 커패시터들(70, 80)의 병렬 배열을 예시한다는 것이 주목되어야 한다. 다른 배열들이 가능하다. 예를 들어, 병렬로 배열된 커패시터들(70, 80)은 추가 스위치들에 의해 공통 추가 증폭기(110)를 공유할 수 있다. 추가 컴포넌트들에 대한 필요성을 희생시키면서, 병렬 배열은 고감도 신호 및 저감도 신호가 독립적으로 저장 및 판독될 수 있다는 이점을 갖는다. 도 2b에 도시된 바와 유사한 신호 타이밍을 구현하는 방법이 당해 기술분야에서 통상의 지식을 가진 자에 의해 인식될 것이다. 그러나 제1 스위치와 제2 스위치가 독립적으로 동작될 수 있기 때문에, 신호 타이밍은 픽셀 노출 및 픽셀 판독 모두 동안 약간 변할 수 있다.
[0136] 도 4a에서, 픽셀 배열(10)의 다른 실시예가 도시된다. 도 4에 따른 실시예는, 픽셀 배열이 제2 전달 게이트(30')를 통해 FD 노드(42)에 접속되는 제2 포토다이오드(20')를 더 포함한다는 점에서, 도 2에 따른 실시예와 상이하다. 이는, 제1 포토다이오드(20)와 제2 포토다이오드(20')가 평행하게 배열된다는 것을 의미한다. 제1 포토다이오드(20)는 고감도 모드에서 제1 전하 신호를 생성하도록 구성되고, 제2 포토다이오드(20')는 저감도 모드에서 제2 전하 신호를 생성하도록 구성된다. 제1 포토다이오드(20)와 제2 포토다이오드(20')는 상이할 수 있으며, 이는 주어진 조도에서 개개의 전하 신호들이 상이하다는 것을 의미할 수 있다. 그러한 픽셀 배열(10)을 동작시키는 방식은 도 2a의 실시예에서와 유사할 수 있지만, 개개의 포토다이오드들(20, 20')의 노출 시간들은 동일할 수 있다.
[0137] 도 4b에서는, 도 4a에 따라 픽셀 배열(10)을 동작시키는 것이 보다 상세하게 그리고 신호 타이밍에 대해 예시된다. 또한, 도시된 신호 타이밍은 예에 더 가까우며 변화될 수 있다는 것이 주목되어야 한다. 시간 간격들의 스케일링은 정확한 표시로서 취해지지 않아야 한다. 개개의 신호들의 타이밍은, 제1 전달 신호(TX1)가 제1 전달 게이트(30)를 제어하고 제2 전달 신호(TX2)가 제2 전달 게이트(30')를 제어한다는 차이를 제외하고는, 도 2b의 예에서와 유사하다. 따라서 시간(t1)에서, 개개의 전하 신호는 제2 전달 신호(TX2)를 활성화함으로써 제2 포토다이오드(20')로부터 커패시턴스(40)로 전달되는 한편, 시간(t3)에서, 개개의 전하 신호는 제1 전달 신호(TX1)를 활성화함으로써 제1 포토다이오드(20)로부터 커패시턴스(40)로 전달된다. 도 4b의 추가 설명을 위해, 도 2b에 대한 위의 설명이 참조된다.
[0138] 도 5에서, 픽셀 배열(10)의 다른 실시예가 도시된다. 도 5에 따른 실시예는, 커패시턴스(40)와 리셋 게이트(50) 사이에 감도 게이트(140)를 더 포함한다는 점에서, 도 2a에 따른 실시예와 상이하다. 따라서 이 실시예에서, 리셋 게이트(50)는 감도 게이트(140)를 통해 커패시턴스(40)에 전기적으로 결합된다. 추가로, 픽셀 배열(10)은 제3 커패시터(150)를 포함한다. 제3 커패시터(150)는 단자 노드(152) 및 추가 단자 노드(154)를 포함한다. 표시된 바와 같이, 제3 커패시터(150)의 추가 단자 노드(154)는 VSS에 접속될 수 있다. 감도 게이트(140)는, 커패시턴스(40)의 FD 노드(42)에 접속된 제1 단자 및 제3 커패시터(150)의 단자 노드(152)에 접속된 제2 단자를 포함하는 감도 트랜지스터의 부분일 수 있다. 감도 게이트(140)에 이득 신호를 인가함으로써, 감도 트랜지스터는 전도성이 있게 되어, FD 노드(42)는 제3 트랜지스터(150)의 단자 노드(152)와 단락된다. 따라서 총 커패시턴스가 증가될 수 있고 변환 이득이 감소될 수 있다.
[0139] 이 실시예의 동작 모드는 도 2a에 따른 실시예의 동작 모드와 유사하다. 그러나 여기서, 픽셀(10)은 반드시 2번 노출되는 것은 아니다. 포토다이오드(20)의 전하 신호는 먼저, 감도 게이트(140)에 이득 신호를 인가함으로써 낮은 변환 이득으로 변환되어, 저감도 신호로 이어진다. 이어서, 전하 신호는 이득 신호를 비활성화함으로써 높은 변환 이득으로 변환되어, 고감도 신호로 이어진다. 앞서 언급된 실시예들에서와 같이, 커패시턴스(40)는 고감도 신호의 생성과 저감도 신호의 생성 사이에 리셋되지 않는다. 도 2b 및 도 4b에 도시된 바와 유사한 신호 타이밍을 구현하는 방법이 당해 기술분야에서 통상의 지식을 가진 자에 의해 인식될 것이다. 그러나 신호 타이밍은 적어도 픽셀 노출 동안 약간 변할 수 있다.
[0140] 도 6에서, 픽셀 배열(10)을 포함하는 이미지 센서(200)를 포함하는 광전자 디바이스(300)가 개략적으로 도시된다. 이미지 센서(200)의 픽셀들(10)은 도 6에 표시된 바와 같이, 2차원 어레이로 배열될 수 있다. 광전자 디바이스(300) 또는 이미지 센서(200)는 추가 컴포넌트들, 예를 들어 픽셀들(10)과 동기화되는 다른 회로 엘리먼트들 또는 광원을 포함할 수 있다. 픽셀 배열(10)은 예컨대, VGS 픽셀로 약칭되는 전압 도메인 글로벌 셔터 픽셀에서 사용된다. 픽셀 배열(10)은 예컨대, 롤링 셔터 픽셀로서 구현된다.
[0141] 도 7은 예컨대, 도 2a에 도시되는 픽셀 배열(10)에 의해 수행된 다른 예시적인 타이밍도를 도시한다. 그러나 약간의 수정으로, 타이밍도는 또한 (제1 스위치 신호(S1) 생략하여) 도 3에 따른 픽셀 배열(10)에 적용될 수 있다. 다음의 신호들: 전달 신호(TX), 리셋 신호(RST), 제1 스위치 신호(S1) 및 제2 스위치 신호(S2)가 시간의 함수로써 도시된다. 도시된 신호 타이밍은 예에 더 가까우며, 변화될 수 있다는 것이 주목되어야 한다. 게다가, 시간 간격들의 스케일링은 정확한 표시로서 취해지지 않아야 한다.
[0142] 도 7은 리셋 기간(Trst), 노출 기간(Tex) 및 (프레임) 저장 기간(TFS)을 도시한다. 판독 기간(Tro)은 도시되지 않는다. 판독 기간(Tro)은 저장 기간(TFS)에 후속할 것이다. 저장 기간(TFS)은 노출 기간(Tex)과 중첩된다. 노출 기간(Tex)은 리셋 기간(Trst)에 후속할 것이다.
[0143] 노출 기간(Tex)은 제1 통합 기간(T1) 및 제2 통합 기간(T2) 및 제3 통합 기간(T3)을 포함한다. 제3 통합 기간은 제2 통합 기간에 후속한다. 제2 통합 기간(T2)은 제1 통합 기간(T1)에 후속한다. 저장 기간(TFS)은 제1 저장 위상(FS1) 및 제2 저장 위상(FS2)을 포함한다. 제2 저장 위상(FS2)은 제1 저장 위상(FS1)에 후속한다.
[0144] 저장 기간(TFS)은 픽셀 어레이 내의 각각의 픽셀에 대한 글로벌 저장 기간일 수 있다. 판독 기간(Tro)은 각각의 행에 대해 개별적으로 수행될 수 있다. 따라서 제2 저장 위상(FS2)과 판독 기간(Tro) 사이에 시간 갭이 존재할 수 있다.
[0145] 리셋 기간(Trst) 동안, 리셋 신호(RST) 및 전달 신호(TX)가 인가된다. 이는, 리셋 게이트(50) 및 전달 트랜지스터(30)가 펄스화되어, 포토다이오드(20) 및 확산 노드(42)를 픽셀 공급 전압(VDD)에 접속함으로써 임의의 리던던트 전하 캐리어들이 제거되게 한다는 것을 의미할 수 있다. 전달 게이트는 최대 전압 레벨로, 즉 제2 전압 레벨(V2)로 펄스화될 수 있다. 리셋 신호(RST)는 파선에 의해 표시된 바와 같이, 제2 TX가 제1 전압 레벨(V1)로 펄스화될 때까지 하이로 유지될 수 있다.
[0146] 제1 통합 기간(T1) 동안, 전하 캐리어들이 포토다이오드(20)에 의해 축적된다. 축적된 전하 캐리어들의 양은 제1 통합 기간(T1)의 지속기간에 좌우된다. 제1 통합 기간(T1)의 종료 시에, 전달 게이트(30)는 제1 전압 레벨(V1)로 펄스화된다. 이는, 축적된 전하 캐리어들의 일부가 각각 커패시턴스(40) 또는 확산 노드(42)로 전달되는 것으로 이어진다. 상기 부분은 픽셀 공급 전압(VDD)으로 드레인되도록 구성된다. 이는, 확산 노드(42)를 픽셀 공급 전압(VDD)에 접속하는 데 사용되는 리셋 신호(RST)를 통해 이루어진다.
[0147] 전달 게이트(30)의 상기 펄스 이후, 전하 캐리어들은 제2 통합 기간(T2)에서 포토다이오드(20)에 의해 계속 축적된다. 제2 통합 기간(T2)은 제1 통합 기간(T1)보다 더 짧을 수 있다. 제2 통합 기간(T2)에서의 축적된 전하 캐리어들의 양은 제2 통합 기간(T2)의 지속기간에 좌우된다.
[0148] 도시된 예에서, 리셋 펄스(RST)는 제2 통합 기간(T2) 동안 리셋 게이트(50)에 인가된다. 이는 확산 노드(42)로부터 임의의 리던던트 전하 캐리어들, 특히 V1 펄스 동안 전달된 축적된 전하 캐리어들의 부분을 제거한다. 따라서 상기 부분은 픽셀 공급 전압(VDD)으로 드레인된다.
[0149] 제2 통합 기간(T2)의 종료 시에, 전달 게이트(30)는 다시 제1 전압 레벨(V1)로 펄스화된다. 이는 축적된 전하 캐리어들의 제1 부분이 확산 노드(42)로 전달되는 것으로 이어진다. 축적된 전하 캐리어들의 상기 제1 부분을 나타내는 저감도 신호는 아래에서 설명되는 바와 같이, 커패시터(70, 80) 상에 저장되도록 구성된다.
[0150] 제3 통합 기간(T3) 동안, 전하 캐리어들은 포토다이오드(20)에 의해 계속 축적된다. 축적된 전하 캐리어들의 양은 제3 통합 기간(T3)의 지속기간에 좌우된다. 제3 통합 기간(T3)의 종료 시에, 전달 게이트(30)는 제2 전압 레벨(V2)로 펄스화된다. 이는 축적된 전하 캐리어들의 나머지 부분이 확산 노드(42)로 전달되는 것으로 이어진다. 축적된 전하 캐리어들의 나머지 부분을 나타내는 고감도 신호는 아래에서 설명되는 바와 같이, 커패시터(70, 80) 상에 저장되도록 구성된다.
[0151] 저장 기간(TFS)의 제1 저장 위상(FS1)은 제1 전압 레벨(V1)까지의 펄스를 사용하였으며, 이는 축적된 전하 캐리어들의 제1 부분이 커패시턴스(40) 또는 확산 노드(42)로 각각 전달되는 것으로 이어진다. 상기 제1 부분은 제2 통합 기간(T2) 동안 축적된 전하 캐리어들에 대응할 수 있다. 그런 다음, 제1 스위치(S1) 및 제2 스위치 신호(S2)는, 축적된 전하 캐리어들의 제1 부분을 나타내는 저감도 신호를 소스 팔로워(60)를 통해 커패시턴스(40)에 전기적으로 결합되는 한 쌍의 커패시터들(70, 80) 상에 저장하기 위해 인가된다. 저감도 신호는 제1 커패시터(70) 및 제2 커패시터(80) 상에 재분배될 수 있다.
[0152] 제2 전압 레벨(V2)까지 펄스를 사용함으로써 제2 저장 위상(FS2)이 뒤따르고, 이는 축적된 전하 캐리어들의 나머지 부분을 커패시턴스(40) 또는 확산 노드(42)로 각각 전달하는 것으로 이어진다. 상기 나머지 부분은 (드레인된 부분 및 제1 부분을 뺀) 제1 통합 기간(T1) 내지 제3 통합 기간(T3) 동안 축적된 전하 캐리어들에 대응할 수 있다. 제2 전압 레벨(V2)은 전체 전압 레벨일 수 있어, 모든 나머지 전하 캐리어들이 전달된다. 이어서, 제1 커패시터(70) 상의 축적된 전하 캐리어들의 나머지 부분을 나타내는 고감도 신호를 저장하기 위해, 제1 스위치 신호들(S1)이 제1 스위치(90)에 인가된다. 대안으로, 제1 스위치 신호(S1)는 파선으로 표시된 바와 같이, 제1 펄스로부터 제2 펄스까지 하이로 유지될 수 있다.
[0153] 도 8은 도 2a, 도 3 또는 도 5에 도시되는 픽셀 배열(10)에 의해 수행되는 예시적인 동작을 도시한다. 도 8에서, 동작은 블록들로 도시된다. 픽셀 배열(10)을 동작시키기 위한 방법은 예컨대, 프로시저들 또는 단계들로 명명될 수 있는 다음의 블록들을 포함한다:
[0154] 블록(350): 노출의 시작: 포토다이오드(20)에 의해 전자기 방사가 전하 캐리어들로 변환된다. 이는, 전하 캐리어들이 포토다이오드(20)에 축적되는 것을 의미한다. 이 위상은 노출 기간(Tex)으로 지칭될 수 있다. 노출 기간(Tex)은 여러 후속 통합 기간들(T1, T2)로 세분될 수 있다. 통합 기간들의 수는 2일 수 있다.
[0155] 블록(351): 시스템 입력에 기반하여 전달 배리어가 수정된다: 전달 트랜지스터(30)에 제공되는 전달 신호(TX)는 포토다이오드(20)와 FD 노드(42) 사이의 배리어를 제어한다. 제1 통합 기간(T1)의 종료 시에, 전달 게이트(30)는 전달 신호(TX)의 제1 전압 레벨(V1)로 펄스화된다. 전달 신호(TX)의 제1 전압 레벨(V1)은 포토다이오드(20)와 FD 노드(42) 사이의 전하 캐리어들의 흐름에 대한 배리어가 낮아지도록 선택된다. 이는, 축적된 전하 캐리어들의 일부가 FD 노드(42)로 전달되는 것을 의미한다. 그 후에, 전하 캐리어들이 계속해서 축적된다는 점에서 제2 통합 기간(T2) 및 제3 통합 기간(T3)이 뒤따른다.
[0156] 축적된 전하 캐리어들의 부분은 픽셀 공급 전압으로 드레인될 것이다. 상기 부분을 픽셀 공급 전압으로 드레인하는 것은, FD 노드(42)가 픽셀 공급 전압(VDD)에 전기적으로 접속되도록, 리셋 신호(RST)(및 적용 가능하다면, 결합 신호(DCG))를 인가함으로써 수행될 수 있다.
[0157] 블록(352): 포토다이오드(20)에 의해 축적된 전하 캐리어들의 제1 부분을 FD 노드(42)로 전달한다. 제2 통합 기간(T2)의 종료 시에, 전달 게이트(30)는 다시 전달 신호(TX)의 제1 전압 레벨(V1)로 펄스화된다. 이는, 축적된 전하 캐리어들의 제1 부분이 FD 노드(42)로 전달되는 것을 의미한다. 전하 캐리어들의 제1 부분은 제2 통합 기간(T2)에서 축적된 전하 캐리어들에 대응한다. FD 노드(42)에서의 전하 캐리어들은 증폭기(60)의 입력(62)에서 커패시턴스 전압을 생성한다.
[0158] 블록(353): 저장 기간(TFS)의 제1 위상(FS1)에서, 제1 커패시터(70) 및 제2 커패시터(80) 상에 전하 캐리어들의 제1 부분을 저장한다: 제1 스위칭 트랜지스터(90) 및 제2 스위칭 트랜지스터(100)는 전하 캐리어들의 제1 부분을 FD 노드(42)로부터 제2 커패시터(80)로 전달하기 위한 전도 상태로 설정된다. 이는, 증폭된 커패시턴스 전압이 제1 커패시터(70) 및 제2 커패시터(80)에 인가된다는 것을 의미할 수 있다. 제2 스위치 신호(S2)는 제1 커패시터(70) 및 제2 커패시터(80)에서의 전압들을 등화시키기 위한 짧은 펄스를 가질 수 있다. 이는, 신호가 제1 커패시터(70) 및 제2 커패시터(80) 상에 재분배된다는 것을 의미할 수 있다. 상기 증폭된 커패시턴스 전압은 LCG(low conversion gain) 신호에 대응한다.
[0159] 블록(354): 판독 기간(Tro)의 제1 위상에서, 제2 커패시터(80)의 판독: 제2 커패시터(80)에서 탭핑(tap)된 출력 전압이 추가 증폭기(110)에 의해 증폭된다. 선택 트랜지스터(120)가 판독 기간(Tro)의 제1 판독 위상에서 전도 상태로 설정되는 경우, 증폭된 출력 전압은 디지털화를 위해 열 라인(130)에 제공된다. 제1 디지털화된 값은 예컨대, 평가 회로에 의해 출력 전압의 제1 값의 함수로써 생성된다. 출력 전압의 상기 제1 값은 LCG 신호에 대응한다.
[0160] 블록(355): 나머지 전하 캐리어들을 FD 노드(42)에 전달한다: 제3 통합 기간(T3)의 종료 시에, 전달 게이트(30)는 전달 신호(TX)의 제2 전압 레벨(V2)로 펄스화된다. 이는, 축적된 전하 캐리어들의 나머지 부분이 FD 노드(42)로 전달되는 것을 의미한다. 따라서 전달 게이트(30)는 배리어 전위를 수정하는 상이한 전압 레벨들(V1, V2)로 펄스화된다.
[0161] 제2 전압 레벨까지의 펄스에 의해, 포토다이오드(20)와 FD 노드(42) 사이의 배리어가 최소화되거나 제거된다. 전달 신호의 제1 전압 레벨(V1)은 제2 전압 레벨(V2)보다 더 높은 배리어를 야기한다. 일 예에서, V1 < V2이다.
[0162] 블록(356): 저장 기간(TFS)의 제2 위상(FS2)에서, 포토다이오드(20)에 의해 축적된 나머지 전하 캐리어들을 제1 커패시터(70) 상에 저장한다. 이는, FD 노드(42)에서 탭핑된 커패시턴스 전압(VC)이 증폭기(60)에 의해 증폭된다는 것을 의미할 수 있다. 증폭된 커패시턴스 전압은 제1 스위치 신호(S1)의 펄스를 제1 스위칭 트랜지스터(90)에 제공함으로써 제1 커패시터(70)에 제공된다. 상기 증폭된 커패시턴스 전압은 HCG(high conversion gain) 신호에 대응한다.
[0163] 블록(357): 판독 기간(Tro)의 제2 위상(RO2)에서, 제1 커패시터(70)의 판독: 블록(354)에서 제1 판독 위상(RO1)에서 제2 커패시터(80)에서의 출력 전압이 판독된 후에, 제2 스위칭 트랜지스터(100)가 전도 상태로 설정된다. 따라서 제1 커패시터(70)에서의 그리고 제2 커패시터(80)에서의 전압들은 동등하다. 커패시턴스 전압이 여전히 증폭기(60)에 의해 증폭되기 때문에, 제2 커패시터(80)에서의 출력 전압은 증폭된 커패시턴스 전압과 동일하다. 출력 전압은 추가 증폭기(110)에 의해 증폭된다. 선택 트랜지스터(120)가 판독 위상(RO)의 제2 판독 위상(RO2)에서 전도 상태로 설정될 때, 증폭된 출력 전압은 디지털화를 위해 열 라인(130)에 제공된다. 제2 디지털화된 값은 평가 회로에 의해 출력 전압의 제2 값의 함수로써 생성된다. 출력 전압의 상기 제2 값은 HCG 신호에 대응한다.
[0164] 통상적으로, 블록들(352, 353, 355, 356)의 단계들은 프레임 저장 기간(TFS)에서 수행된다. 블록들(354, 357)의 단계들은 판독 기간(Tro)에서 수행된다.
[0165] 블록(358): 제1 커패시터(70)의 전압 또는 제1 커패시터(70)의 전압의 디지털화된 값으로부터 제2 커패시터(80)의 전압 또는 제2 커패시터(80)의 전압의 디지털화된 값을 감산한다: 포토다이오드(20)의 조명(IL)은 (블록(353)으로부터 발생하는) 제1 디지털화된 값 및 (블록(357)으로부터 발생하는) 제2 디지털화된 값의 함수이다. 일 예에서, (블록(353)으로부터 발생하는) 제1 디지털화된 값은 평가 회로에 의해 (블록(357)으로부터 발생하는) 제2 디지털화된 값으로부터 감산된다. 이 동작에 의해, 제1 (디지털화된) 값 및 제2 (디지털화된) 값이 특히 열 잡음 및 리셋 잡음으로 구성된 공통 잡음 레벨에 기초하기 때문에, CDS(correlated double sampling)로 HCG 신호가 액세스될 수 있다. 이는, LCG 신호가 HCG 신호에 대한 기준 레벨로서 사용될 수 있다는 것을 의미한다. HCG 신호가 저조도 조건들에서 사용되기 때문에, 열 잡음이 관련 파라미터이다. 따라서 열 및 리셋 잡음이 CDS에 의해 효과적으로 억제될 수 있다. 고조도 조건들에서, LCG 신호가 추가로 프로세싱된다. 여기서, 광자 샷 잡음이 우세하기 때문에, 열 잡음은 덜 관련성이 있다.
[0166] 블록(359): LCG 신호의 이득을 상승시킨다. 이는, LCG 신호가 조정된다는 것을 의미할 수 있다. 특히, LCG 신호가 증폭될 수 있다. LCG 신호를 조정 또는 증폭하는 것은 평가 회로에 의해 수행될 수 있다. 이 단계는 특히, 픽셀 배열(10)이 더블 변환 트랜지스터(140) 및 제3 커패시터(150)를 포함한다면 발생할 수 있다. 그 경우, LCG 신호는 동적 범위를 증가시키도록 더 낮은 이득으로 샘플링될 수도 있다. 이러한 이득 조정을 보정하기 위해, 블록(359)에서 LCG 신호의 이득이 상승된다. 그러나 픽셀 배열(10)이 더블 변환 이득 프로시저를 포함하지 않는다면, 이 단계는 생략될 수 있다. 추가로, LCG 신호는 DDS(double delta sampling)로 액세스될 수 있다. LCG 신호는 높은 조도의 경우에 사용되며, 여기서 광자 샷 잡음이 지배적이기 때문에 열 잡음은 덜 관련성이 있다. 따라서 비디오 신호로부터 잡음을 제거하기 위한 상관된 더블 샘플링이 필요하지 않다. 그러나 비디오 신호로부터 FPN(fixed pattern noise)을 제거하는 것이 바람직할 수도 있다. DDS(double delta sampling)를 수행함으로써, LCG 신호로부터 FPN이 제거될 수 있다. DDS는 LCG 신호로부터 리셋 레벨을 감산함으로써 수행될 수 있으며, 리셋 레벨은 제2 판독 위상 이후 판독 기간(Tro)의 제3 위상에서 판독될 수 있다.
[0167] 블록(360): 픽셀별 니 포인트 교정: HCG 신호는 임계 전압에 영향을 미치는 전달 트랜지스터들의 변동들에 의해 야기되는 FPN을 제거하기 위해 사후 프로세싱에서 필요한 제1 교정 레벨을 포함한다. 제1 통합 기간(T1) 이후에 배리어 변조를 위해 인가된 동일한 제1 전압 레벨(V1)이 또한 판독 동안 인가되기 때문에, HCG 신호는 선형화 동안 그리고 FPN 보정을 위해 필요한 니 포인트 교정 값을 포함한다. 니 포인트 교정은 각각의 픽셀에 대해 개별적으로 수행된다. 블록(360)은 선택적이다.
[0168] 블록(361): 선형화. 선형화된 픽셀 출력 신호, 즉 조명 레벨에 선형적으로 의존하는 픽셀 출력 신호를 재구성하는 것이 가능하다. 픽셀 출력 신호를 재구성하는 것은 광 조건들에 의존할 수 있다:
[0169] 저조도 상황에서, 제1 전압 레벨(V1)까지의 펄스들 중 어느 것도 포토다이오드 전하들에 영향을 미치지 않는다. CDS로 HCG 신호를 판독함으로써 재구성이 달성될 수 있다.
[0170] 고조도 상황에서, 제1 전압 레벨(V1)까지의 두 펄스들 모두가 포토다이오드 전하들에 영향을 미친다. 재구성을 위해, LCD 신호가 DDS에 사용된다. 선형화를 위해, 이는 노출비(T0/T1)와 곱해지며, T0은 총 노출 시간을 나타낸다.
[0171] 중간 조도 상황에서, 제1 전압 레벨(V1)까지의 제2 펄스만이 포토다이오드 전하들에 영향을 미친다. 재구성을 위해, (CDS를 이용한) HCG 신호와 (DDS를 이용한) LCG 신호가 디지털 도메인에서 합산된다.
[0172] 전달 트랜지스터(30)의 배리어 변조를 위한 펄스의 전압 레벨(V1)은 픽셀 출력 신호를 재구성하기 위해 선택적으로 사용될 수 있다.
[0173] 도 9는 예컨대, 도 2a에 도시되고 도 7 및 도 8의 방법에 따라 동작되는 픽셀 배열(10)의 예시적인 특성을 도시한다. 인공 유닛들의 응답 신호(SIG)는 인공 유닛들의 조명(I)의 함수로써 도시된다. 신호(SIG1)(점선)는 제1 통합 기간(T1)으로부터 발생하는 신호이다. 이는, 전달 게이트(30)를 제1 전압 레벨(V1)로 펄스화하는 것이 과잉 전하 캐리어들을 픽셀 공급 전압(VDD)으로 드레인하는 것으로 이어지므로, 더 높은 노출 레벨들을 포화시킨다.
[0174] 신호(SIG2)(파선)는 제2 통합 기간(T2)으로부터 발생하는 신호이다. 통합 기간(T2)이 통합 기간(T1)보다 더 짧을 수 있기 때문에, 신호(SIG2)의 기울기는 신호(SIG1)의 기울기보다 덜 가파르다. 대안으로 또는 추가로, 신호(SIG2)의 기울기는 신호(SIG1)의 기울기보다 덜 가파른데, 이는 두 신호들 모두가 상이한 변환 이득들로 획득되기 때문이다. 예를 들어, 신호(SIG1)(니 포인트까지)는 높은 변환 이득에서 획득된다. 예를 들어, 신호(SIG2)는 낮은 변환 이득에서 획득된다. 따라서 기울기는 예컨대, 커패시턴스(40)의 값 및 제3 커패시터(150)의 커패시턴스 값에 의존한다. 기울기 차이는 이득 비에 좌우된다. 신호(SIG2)는 포토다이오드(20)의 크기가 너무 작은 매우 높은 조명 레벨들에 대해 포화될 수 있다.
[0175] 출력 신호(SIG3)(실선)는 신호들(SIG1, SIG2)의 조합에 의해 획득된 신호이다. 또한, 출력 신호(SIG3)는 신호(SIG1), 신호(SIG2) 및 (도시되지 않은) 리셋 신호의 함수일 수 있다. 신호들(SIG1, SIG2)을 조합함으로써, 픽셀 배열(10)의 동적 범위가 증가될 수 있다. HCG 신호가 제1 전압 레벨(V1)까지의 펄스 이후의 나머지 전하 캐리어들에 대응하기 때문에, 신호(SIG1)의 정확한 포화 레벨이 HCG 신호로부터 결정될 수 있다.
[0176] 도 10은 예컨대, 도 2a에 도시되는 픽셀 배열(10)에 의해 수행된 다른 예시적인 타이밍도를 도시한다. 도 10에 따른 타이밍은, 노출 기간이 상이하게 정의된다는 점에서, 도 7에 따른 타이밍과 상이하다. 특히, 노출 기간(Tex)은 저장 기간(TFS)과 중첩되지 않는다. 도 7에 도시된 바와 같이, 노출은 제2 통합 기간(T2) 후에 중단될 수 있다. 이는, 노출이 제1 통합 기간(T1) 및 제2 통합 기간(T2)을 포함하거나 제1 통합 기간(T1) 및 제2 통합 기간(T2)으로 이루어진다는 것을 의미할 수 있다. 제2 통합 기간(T2)의 종료 시에 리셋 펄스(RST)가 인가되어, 확산 노드(42)로부터 임의의 리던던트 전하 캐리어들, 특히 V1 펄스 동안 전달된 축적된 전하 캐리어들의 부분을 제거한다.
[0177] 그 실시예에서, 픽셀 배열(10)을 동작시키기 위한 방법은 노출 기간(Tex) 동안, 제1 통합 기간(T1)에 포토다이오드(20)를 이용하여 전하 캐리어들을 축적하는 단계, 제1 통합 기간(T1)의 종료 시에, 축적된 전하 캐리어들 중 일부를 커패시턴스(40)로 전달하기 위해 전달 게이트(30)를 제1 전압 레벨(V1)로 펄스화하는 단계 ― 상기 부분은 공급 전압(VDD)으로 드레인되도록 구성됨 ―, 제2 통합 기간(T2)에, 포토다이오드(20)를 이용하여 전하 캐리어들을 계속해서 축적하는 단계를 포함한다. 저장 기간(TFS) 동안:
[0178] 축적된 전하 캐리어들의 제1 부분을 커패시턴스(40)에 전달하기 위해 전달 게이트(30)를 제1 전압 레벨(V1)로 펄스화하는 단계, 축적된 전하 캐리어들의 제1 부분을 나타내는 저감도 신호를 커패시턴스(40)에 전기적으로 결합되는 한 쌍의 커패시터들(70, 80) 상에 저장하는 단계, 축적된 전하 캐리어들의 나머지 부분을 커패시턴스(40)에 전달하기 위해 전달 게이트(30)를 제2 전압 레벨(V2)로 펄스화하는 단계, 축적된 전하 캐리어들의 나머지 부분을 나타내는 고감도 신호를 한 쌍의 커패시터들(70, 80) 중 제1 커패시터(70) 상에 저장하는 단계. 판독 기간(Tro) 동안: 커패시터들(70, 80) 상에 저장된 저감도 신호 및 고감도 신호를 판독하는 단계.
[0179] 추가 세부사항들에 대해, 도 7의 설명이 참조된다. 도 7과 함께 개시된 특징들은 또한 도 10에 따른 실시예에 적용될 수 있다.
[0180] 본 명세서에 개시된 픽셀 배열(10) 및 그러한 픽셀 배열(10)을 동작시키는 방법의 실시예들은, 독자에게 아이디어의 신규한 양상들을 친숙하게 할 목적으로 논의되었다. 바람직한 실시예들이 도시되고 설명되었지만, 개시된 개념들의 많은 변화들, 수정들, 등가물들 및 치환들은 청구항들의 범위를 불필요하게 벗어나지 않으면서 당해 기술분야에서 통상의 지식을 가진 자에 의해 이루어질 수 있다.
[0181] 본 개시내용은 개시된 실시예들 및 본 명세서의 위에서 구체적으로 도시되고 설명된 것으로 제한되지 않는다고 인식될 것이다. 오히려, 개별 종속 청구항들 또는 설명에서 열거된 특징들은 유리하게 조합될 수 있다. 게다가, 본 개시내용의 범위는 그러한 변형들 및 수정들을 포함하며, 이는 당해 기술분야에서 통상의 지식을 가진 자들에게 명백할 것이고 첨부된 청구항들의 범위 내에 속할 것이다.
[0182] "포함하는"이라는 용어는 청구항들 또는 설명에서 사용된 한, 대응하는 특징 또는 프로시저의 다른 엘리먼트들 또는 단계들을 배제하지 않는다. 단수 표현들이 특징들과 함께 사용된 경우, 이들은 복수의 그러한 특징들을 배제하지 않는다. 더욱이, 청구항들 내의 임의의 참조 부호들은 범위를 제한하는 것으로 해석되지 않아야 한다.
10
픽셀 배열
20 포토다이오드
30 전달 게이트
40 커패시턴스
42 커패시턴스의 단자 노드
44 커패시턴스의 추가 단자 노드
50 리셋 게이트
60 증폭기
62 증폭기의 입력 단자
64 증폭기의 출력 단자
70 제1 커패시터
72 제1 커패시터의 단자 노드
74 제1 커패시터의 추가 단자 노드
80 제2 커패시터
82 제2 커패시터의 단자 노드
84 제2 커패시터의 추가 단자 노드
90 제1 스위치
100 제2 스위치
110 추가 증폭기
112 추가 증폭기의 입력 단자
114 추가 증폭기의 출력 단자
120 선택 게이트
130 열 버스
140 감도 게이트
150 제3 커패시터
152 제3 커패시터의 단자 노드
154 제3 커패시터의 추가 단자 노드
160 사전 충전 게이트
200 이미지 센서
300 광전자 디바이스
350-361 블록
998 잡음 플로어
999 포화 구역
DR 동적 범위
FS1, FS2 저장 위상
I 조도
PC 사전 충전 신호
Q 전하들
RST 리셋 신호
S1, S2 스위치 신호
SIG1-SIG3 신호들
SEL 선택 신호
t1-t8 시점들
T1, T2, T3 통합 기간
Tex 픽셀 노출, 노출 기간
TFS 저장 기간
Tro 픽셀 판독, 판독 기간
Trst 리셋 기간
TX, TX1, TX2 전달 신호
V1, V2 전압 레벨
VSS 음의 픽셀 공급 전압, GND
VDD 픽셀 공급 전압
20 포토다이오드
30 전달 게이트
40 커패시턴스
42 커패시턴스의 단자 노드
44 커패시턴스의 추가 단자 노드
50 리셋 게이트
60 증폭기
62 증폭기의 입력 단자
64 증폭기의 출력 단자
70 제1 커패시터
72 제1 커패시터의 단자 노드
74 제1 커패시터의 추가 단자 노드
80 제2 커패시터
82 제2 커패시터의 단자 노드
84 제2 커패시터의 추가 단자 노드
90 제1 스위치
100 제2 스위치
110 추가 증폭기
112 추가 증폭기의 입력 단자
114 추가 증폭기의 출력 단자
120 선택 게이트
130 열 버스
140 감도 게이트
150 제3 커패시터
152 제3 커패시터의 단자 노드
154 제3 커패시터의 추가 단자 노드
160 사전 충전 게이트
200 이미지 센서
300 광전자 디바이스
350-361 블록
998 잡음 플로어
999 포화 구역
DR 동적 범위
FS1, FS2 저장 위상
I 조도
PC 사전 충전 신호
Q 전하들
RST 리셋 신호
S1, S2 스위치 신호
SIG1-SIG3 신호들
SEL 선택 신호
t1-t8 시점들
T1, T2, T3 통합 기간
Tex 픽셀 노출, 노출 기간
TFS 저장 기간
Tro 픽셀 판독, 판독 기간
Trst 리셋 기간
TX, TX1, TX2 전달 신호
V1, V2 전압 레벨
VSS 음의 픽셀 공급 전압, GND
VDD 픽셀 공급 전압
Claims (20)
- 각각 고감도 모드 및 저감도 모드에서 전자기 방사를 변환하도록 구성된 픽셀 배열(10)로서,
- 전자기 방사를 개개의 전하 신호로 변환하도록 구성된 적어도 하나의 포토다이오드(20),
- 상기 개개의 전하 신호를 커패시턴스(40)에 전달하기 위한, 상기 포토다이오드(20)와 상기 커패시턴스(40) 사이의 전달 게이트(30),
- 상기 커패시턴스(40)를 리셋하기 위해 상기 커패시턴스(40)에 전기적으로 결합된 리셋 게이트(50),
- 상기 커패시턴스(40)에 전기적으로 접속되며 상기 개개의 전하 신호 및 상기 감도 모드에 기초하여, 각각 저감도 신호 또는 고감도 신호인 개개의 증폭된 신호를 생성하도록 구성된 증폭기(60) ― 상기 저감도 신호 및 상기 고감도 신호는 공통 잡음 레벨에 기반함 ―,
- 상기 고감도 신호를 저장하도록 구성된 제1 커패시터(70),
- 상기 저감도 신호를 저장하도록 구성된 제2 커패시터(80),
- 상기 증폭기(60)의 출력 단자(64)와 상기 제1 커패시터(70) 사이의 제1 스위치(90), 및
- 상기 증폭기(60)의 출력 단자(64)와 상기 제2 커패시터(80) 사이의 제2 스위치(100)를 포함하는,
픽셀 배열(10). - 제1 항에 있어서,
상기 고감도 신호는 상기 저감도 신호 및 추가 비디오 신호를 포함하는,
픽셀 배열(10). - 제1 항 또는 제2 항에 있어서,
- 적어도 하나의 추가 증폭기(110) ― 상기 적어도 하나의 추가 증폭기(110)는 상기 제1 커패시터(70) 및/또는 상기 제2 커패시터(80)에 전기적으로 접속된 입력 단자(112)를 포함하며, 상기 추가 증폭기(110)의 출력 단자(114)에서 픽셀 출력 신호를 생성하도록 구성됨 ―, 및
- 상기 픽셀 출력 신호를 열 버스(130)에 전달하기 위한, 상기 추가 증폭기(110)의 출력 단자(114)와 상기 열 버스(130) 사이의 선택 게이트(120)를 더 포함하는,
픽셀 배열(10). - 제1 항 내지 제3 항 중 어느 한 항에 있어서,
상기 적어도 하나의 포토다이오드(20)는 상기 고감도 모드에서 제1 전하 신호를 생성하기 위한 제1 포토다이오드(20) 및 상기 저감도 모드에서 제2 전하 신호를 생성하기 위한 제2 포토다이오드(20')를 포함하는,
픽셀 배열(10). - 제1 항 내지 제4 항 중 어느 한 항에 있어서,
상기 커패시턴스(40)의 단자 노드(42)를 제3 커패시터(150)의 단자 노드(152)와 단락시키기 위한, 상기 리셋 게이트(50)와 상기 커패시턴스(40) 사이의 감도 게이트(140)를 더 포함하는,
픽셀 배열(10). - 제1 항 내지 제5 항 중 어느 한 항에 있어서,
상기 제1 커패시터(70) 및 상기 제2 커패시터(80)는 병렬로 또는 캐스케이드형으로 배열되는,
픽셀 배열(10). - 제1 항 내지 제6 항 중 어느 한 항의 픽셀 배열(10)에 따른 픽셀들의 어레이를 포함하는,
이미지 센서(200). - 각각 고감도 모드 및 저감도 모드에서 전자기 방사를 변환하도록 구성된 픽셀 배열(10)을 동작시키기 위한 방법으로서,
- 적어도 하나의 포토다이오드(20)에 의해 전자기 방사를 개개의 전하 신호로 변환하는 단계,
- 커패시턴스(40)를 리셋하기 위한 리셋 신호(RST)를 제공하는 단계,
- 상기 적어도 하나의 포토다이오드(20)로부터의 개개의 전하 신호를 상기 커패시턴스(40)로 전달하기 위한 전달 신호(TX)를 제공하는 단계,
- 상기 개개의 전하 신호 및 상기 감도 모드에 기초하여, 개개의 증폭된 신호를 생성하는 단계 ― 상기 개개의 증폭된 신호는 각각 저감도 신호 또는 고감도 신호이고, 상기 저감도 신호 및 상기 고감도 신호는 공통 잡음 레벨에 기반함 ―,
- 상기 고감도 신호를 저장하도록 구성되는 제1 커패시터(70)에 상기 개개의 증폭된 신호를 전달하기 위한 제1 스위치 신호(S1)를 제공하는 단계, 및
- 상기 저감도 신호를 저장하도록 구성되는 제2 커패시터(80)에 상기 개개의 증폭된 신호를 전달하기 위한 제2 스위치 신호(S2)를 제공하는 단계를 포함하는,
픽셀 배열(10)을 동작시키기 위한 방법. - 제8 항에 있어서,
픽셀 노출(Tex) 동안의 제1 단계에서, 상기 픽셀 배열(10)은 상기 저감도 모드에서 동작되어, 상기 저감도 신호가 생성되고 상기 제2 커패시터(80) 상에 저장되며,
픽셀 노출(Tex) 동안의 제2 단계에서, 상기 픽셀 배열(10)은 상기 고감도 모드에서 동작되어, 상기 고감도 신호가 생성되고 상기 제1 커패시터(70) 상에 저장되며,
픽셀 노출(Tex) 동안의 상기 제1 단계와 상기 제2 단계는, 상기 제1 단계와 상기 제2 단계 사이에 상기 커패시턴스(40)를 리셋하지 않으면서 수행되는,
픽셀 배열(10)을 동작시키기 위한 방법. - 제8 항 또는 제9 항에 있어서,
전자기 방사를 개개의 전하 신호로 변환하는 단계는, 제1 포토다이오드(20)에 의해 상기 고감도 모드에서 제1 전하 신호를 생성하는 단계, 및 제2 포토다이오드(20')에 의해 상기 저감도 모드에서 제2 전하 신호를 생성하는 단계를 포함하는,
픽셀 배열(10)을 동작시키기 위한 방법. - 제8 항 또는 제9 항에 있어서,
전자기 방사를 개개의 전하 신호로 변환하는 단계는, 감소된 노출 시간(T1)만큼 상기 저감도 모드에서 제1 전하 신호를 생성하는 단계, 및 증가된 노출 시간(T2)만큼 상기 고감도 모드에서 제2 전하 신호를 생성하는 단계를 포함하는, 픽셀 배열(10)을 동작시키기 위한 방법. - 픽셀 배열(10)을 동작시키기 위한 방법으로서,
- 제1 통합 기간(T1)에, 포토다이오드(20)를 이용하여 전하 캐리어들을 축적하는 단계,
- 상기 제1 통합 기간(T1)의 종료 시에, 상기 축적된 전하 캐리어들 중 일 부분을 커패시턴스(40)로 전달하기 위해 전달 게이트(30)를 제1 전압 레벨(V1)로 펄스화(pulse)하는 단계 ― 상기 부분은 공급 전압(VDD)으로 드레인되도록 구성됨 ―,
- 제2 통합 기간(T2)에, 상기 포토다이오드(20)를 이용하여 전하 캐리어들을 계속해서 축적하는 단계,
- 상기 제2 통합 기간(T2)의 종료 시에, 상기 축적된 전하 캐리어들의 제1 부분을 상기 커패시턴스(40)로 전달하기 위해 상기 전달 게이트(30)를 상기 제1 전압 레벨(V1)로 펄스화하고, 그리고 상기 축적된 전하 캐리어들의 제1 부분을 나타내는 저감도 신호를 상기 커패시턴스(40)에 전기적으로 결합된 한 쌍의 커패시터들(70, 80) 중 적어도 제2 커패시터(80) 상에 저장하는 단계,
- 제3 통합 기간(T3)에, 상기 포토다이오드(20)를 이용하여 전하 캐리어들을 계속해서 축적하는 단계,
- 상기 제3 통합 기간(T3)의 종료 시에, 상기 축적된 전하 캐리어들의 나머지 부분을 상기 커패시턴스(40)로 전달하기 위해 상기 전달 게이트(30)를 제2 전압 레벨(V2)로 펄스화하고, 그리고 상기 축적된 전하 캐리어들의 나머지 부분을 나타내는 고감도 신호를 상기 한 쌍의 커패시터들(70, 80) 중 제1 커패시터(70) 상에 저장하는 단계, 및
- 판독 기간(Tro) 동안, 상기 커패시터들(70, 80) 상에 저장된 저감도 신호 및 고감도 신호를 판독하는 단계를 포함하는,
픽셀 배열(10)을 동작시키기 위한 방법. - 제12 항에 있어서,
상기 고감도 신호는 상기 축적된 전하 캐리어들의 나머지 부분에 기초한 교정 레벨을 표시하고,
상기 방법은 상기 교정 레벨에 기초하여 결정되는 픽셀 특정 니(knee) 포인트 값에 따라 상기 저감도 신호 및 상기 고감도 신호에 기초하여 픽셀 출력 신호를 조정하는 단계를 더 포함하는,
픽셀 배열(10)을 동작시키기 위한 방법. - 제12 항 또는 제13 항에 있어서,
상기 제1 통합 기간(T1)은 상기 제2 통합 기간(T2)보다 더 긴,
픽셀 배열(10)을 동작시키기 위한 방법. - 제12 항 내지 제14 항 중 어느 한 항에 있어서,
상기 제2 전압 레벨(V2)은 상기 제1 전압 레벨(V1)보다 더 큰,
픽셀 배열(10)을 동작시키기 위한 방법. - 제8 항 내지 제15 항 중 어느 한 항에 있어서,
픽셀 판독(Tro) 동안의 제1 단계에서, 상기 저감도 신호가 판독되고,
판독(Tro) 동안의 제2 단계에서, 상기 고감도 신호가 판독되며,
픽셀 판독(Tro) 동안의 제3 단계에서, 상기 커패시턴스(40)가 리셋되고 리셋 레벨이 판독되는,
픽셀 배열(10)을 동작시키기 위한 방법. - 제8 항 내지 제16 항 중 어느 한 항에 있어서,
상기 저감도 신호에 대한 기준 레벨로서 상기 리셋 레벨을 사용함으로써 더블 델타 샘플링(double delta sampling)을 수행하는 단계를 더 포함하는,
픽셀 배열(10)을 동작시키기 위한 방법. - 제8 항 내지 제17 항 중 어느 한 항에 있어서,
상기 고감도 신호에 대한 기준 레벨로서 상기 저감도 신호를 사용함으로써 상관 더블 샘플링을 수행하는 단계를 더 포함하는,
픽셀 배열(10)을 동작시키기 위한 방법. - 제8 항 내지 제18 항 중 어느 한 항에 있어서,
추가 프로세싱을 위해 상기 저감도 신호를 사용할지 또는 상기 고감도 신호를 사용할지를 개개의 진폭 레벨들에 기초하여 결정하는 단계를 더 포함하는,
픽셀 배열(10)을 동작시키기 위한 방법. - 제8 항 내지 제19 항 중 어느 한 항에 있어서,
상기 커패시턴스(40)의 단자 노드(42)를 제3 커패시터(150)의 단자 노드(152)와 단락시키기 위한 이득 신호를 인가함으로써 변환 이득을 조정하는 단계를 더 포함하는,
픽셀 배열(10)을 동작시키기 위한 방법.
Applications Claiming Priority (5)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| DE102021120779.7 | 2021-08-10 | ||
| DE102021120779 | 2021-08-10 | ||
| US202163263861P | 2021-11-10 | 2021-11-10 | |
| US63/263,861 | 2021-11-10 | ||
| PCT/US2022/039999 WO2023018833A1 (en) | 2021-08-10 | 2022-08-10 | Pixel arrangement, image sensor and method of operating a pixel arrangement |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| KR20240039141A true KR20240039141A (ko) | 2024-03-26 |
Family
ID=83149336
Family Applications (3)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR1020247005119A KR20240039141A (ko) | 2021-08-10 | 2022-08-10 | 픽셀 배열, 이미지 센서, 및 픽셀 배열을 동작시키는 방법 |
| KR1020247007350A KR20240045258A (ko) | 2021-08-10 | 2022-08-10 | 자체 교정 장벽 변조 픽셀 |
| KR1020247005881A KR20240042621A (ko) | 2021-08-10 | 2022-08-10 | 복수의 장벽들, 이중 변환 이득 및 낮은 영역을 갖는 자체 교정 장벽 변조 픽셀 |
Family Applications After (2)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR1020247007350A KR20240045258A (ko) | 2021-08-10 | 2022-08-10 | 자체 교정 장벽 변조 픽셀 |
| KR1020247005881A KR20240042621A (ko) | 2021-08-10 | 2022-08-10 | 복수의 장벽들, 이중 변환 이득 및 낮은 영역을 갖는 자체 교정 장벽 변조 픽셀 |
Country Status (5)
| Country | Link |
|---|---|
| US (3) | US11765474B2 (ko) |
| JP (3) | JP2024530079A (ko) |
| KR (3) | KR20240039141A (ko) |
| DE (3) | DE112022002293T5 (ko) |
| WO (3) | WO2023018833A1 (ko) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP4192003B1 (en) * | 2021-12-02 | 2024-03-27 | Gpixel NV | High dynamic range image sensor |
Family Cites Families (24)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6855937B2 (en) | 2001-05-18 | 2005-02-15 | Canon Kabushiki Kaisha | Image pickup apparatus |
| US7586074B2 (en) | 2003-02-17 | 2009-09-08 | Raytheon Company | Multi-mode high capacity dual integration direct injection detector input circuit |
| JP4421353B2 (ja) | 2004-04-01 | 2010-02-24 | 浜松ホトニクス株式会社 | 固体撮像装置 |
| JP4416668B2 (ja) | 2005-01-14 | 2010-02-17 | キヤノン株式会社 | 固体撮像装置、その制御方法及びカメラ |
| JP4459099B2 (ja) | 2005-03-18 | 2010-04-28 | キヤノン株式会社 | 固体撮像装置及びカメラ |
| EP2063632A1 (en) * | 2007-11-20 | 2009-05-27 | St Microelectronics S.A. | Image sensor with multiple integration periods |
| EP2587794B1 (en) | 2008-04-07 | 2022-05-04 | Cmosis NV | Pixel and pixel array with global shutter |
| WO2009150828A1 (ja) | 2008-06-10 | 2009-12-17 | 国立大学法人東北大学 | 固体撮像素子 |
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| KR20220082566A (ko) * | 2020-12-10 | 2022-06-17 | 삼성전자주식회사 | 이미지 센서 |
| US11805323B2 (en) | 2021-04-01 | 2023-10-31 | Brillnics Singapore Pte. Ltd. | Solid-state imaging device, method for driving solid-state imaging device, and electronic apparatus |
-
2022
- 2022-08-10 DE DE112022002293.0T patent/DE112022002293T5/de active Pending
- 2022-08-10 WO PCT/US2022/039999 patent/WO2023018833A1/en active Application Filing
- 2022-08-10 US US17/818,938 patent/US11765474B2/en active Active
- 2022-08-10 KR KR1020247005119A patent/KR20240039141A/ko active Search and Examination
- 2022-08-10 KR KR1020247007350A patent/KR20240045258A/ko unknown
- 2022-08-10 US US17/818,962 patent/US12096140B2/en active Active
- 2022-08-10 JP JP2024508622A patent/JP2024530079A/ja active Pending
- 2022-08-10 JP JP2024508646A patent/JP2024529693A/ja active Pending
- 2022-08-10 WO PCT/US2022/040005 patent/WO2023018839A1/en active Application Filing
- 2022-08-10 DE DE112022002677.4T patent/DE112022002677T5/de active Pending
- 2022-08-10 DE DE112022002176.4T patent/DE112022002176T5/de active Pending
- 2022-08-10 US US18/681,721 patent/US20240340547A1/en active Pending
- 2022-08-10 JP JP2024508647A patent/JP2024529154A/ja active Pending
- 2022-08-10 KR KR1020247005881A patent/KR20240042621A/ko unknown
- 2022-08-10 WO PCT/US2022/040007 patent/WO2023018841A1/en active Application Filing
Also Published As
| Publication number | Publication date |
|---|---|
| WO2023018841A1 (en) | 2023-02-16 |
| DE112022002176T5 (de) | 2024-02-29 |
| WO2023018839A1 (en) | 2023-02-16 |
| US11765474B2 (en) | 2023-09-19 |
| US20230049844A1 (en) | 2023-02-16 |
| JP2024530079A (ja) | 2024-08-15 |
| JP2024529693A (ja) | 2024-08-08 |
| US12096140B2 (en) | 2024-09-17 |
| WO2023018833A1 (en) | 2023-02-16 |
| US20240340547A1 (en) | 2024-10-10 |
| JP2024529154A (ja) | 2024-08-01 |
| DE112022002293T5 (de) | 2024-02-29 |
| DE112022002677T5 (de) | 2024-04-18 |
| US20230051657A1 (en) | 2023-02-16 |
| KR20240045258A (ko) | 2024-04-05 |
| KR20240042621A (ko) | 2024-04-02 |
| WO2023018841A9 (en) | 2023-03-23 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A201 | Request for examination |