KR20230159144A

KR20230159144A - 피드백 회로를 포함하는 비교기 회로

Info

Publication number: KR20230159144A
Application number: KR1020220059144A
Authority: KR
Inventors: 김효창
Original assignee: 삼성전자주식회사
Priority date: 2022-05-13
Filing date: 2022-05-13
Publication date: 2023-11-21
Also published as: US11955986B2; US20230370084A1; CN117060898A

Abstract

비교기 회로는, 입력 회로, 제1 반전 증폭 회로, 제2 반전 증폭 회로, 제1 커플링 회로, 제2 커플링 회로 및 피드백 회로를 포함한다. 상기 입력 회로는, 등화 구간 및 샘플링 구간 동안에 포지티브 입력 전압 및 네거티브 입력 전압의 각각을 교호적으로(alternately) 선택하여 증폭 입력 신호를 생성한다. 상기 제1 반전 증폭 회로는, 상기 샘플링 구간 동안에 상기 증폭 입력 신호에 기초한 반전 증폭을 수행하여 중간 증폭 신호를 생성한다. 상기 제2 반전 증폭 회로는, 상기 샘플링 구간 동안에 상기 중간 증폭 신호에 기초한 반전 증폭을 수행하여 비교 결과 신호를 생성한다. 상기 제1 커플링 회로는, 상기 입력 회로 및 상기 제1 반전 증폭 회로의 입력 노드 사이에 연결된다. 상기 제2 커플링 회로는, 상기 제1 반전 증폭 회로의 출력 노드 및 상기 제2 반전 증폭 회로의 입력 노드 사이에 연결된다. 상기 피드백 회로는, 상기 샘플링 구간 동안에 상기 비교 결과 신호에 기초하여 상기 제1 반전 증폭 회로의 입력 노드를 전원 전압 또는 접지 전압에 해당하는 레일-투-레일 전압으로 증폭한다.

Description

피드백 회로를 포함하는 비교기 회로{Comparator circuit including feadback circuit}

본 발명은 반도체 집적 회로에 관한 것으로서, 더욱 상세하게는 피드백 회로를 포함하는 비교기 회로에 관한 것이다.

비교기는 두 개의 신호를 비교하는 것으로서 다양한 반도체 장치들 및 집적 회로들에 널리 이용되고 있다. 특히 아날로그 신호를 디지털 포맷으로 변환하는 아날로그-디지털 컨버터는 하나 이상의 비교기를 포함한다. 일반적으로 아날로그-디지털 컨버터의 분해능이 커질수록 많은 수의 비교기들이 요구된다. 또한, 온도, 전압, 전류, 시간 등과 같은 물리량의 측정 및 모니터링에는 비교기가 필수적으로 요구된다.

초퍼 타입의 비교기는 우수한 특성으로 인해 널리 이용된다. 초퍼 타입의 비교기는 다단계의 증폭 동작, 등화 동작(또는, 오토-제로 동작)을 통한 오프셋의 제거 등을 통하여 저전력, 고속 샘플링, 저전압 동작 등의 특성을 갖는다. 그러나, 집적 회로에 포함되는 비교기의 개수가 증가할수록, 전체 전력 소모의 감소를 위해 각 비교기의 전력 소모를 감소하는 것이 요구된다.

상기와 같은 문제점을 해결하기 위한 본 발명의 일 목적은, 전력 소모를 감소할 수 있는 비교기 회로 및 상기 비교기 회로를 포함하는 반도체 장치 및 시스템을 제공하는 것이다.

상기 일 목적을 달성하기 위해, 본 발명의 실시예들에 따른 비교기 회로는, 입력 회로, 제1 반전 증폭 회로, 제2 반전 증폭 회로, 제1 커플링 회로, 제2 커플링 회로 및 피드백 회로를 포함한다.

상기 입력 회로는, 등화 구간 및 샘플링 구간 동안에 포지티브 입력 전압 및 네거티브 입력 전압의 각각을 교호적으로(alternately) 선택하여 증폭 입력 신호를 생성한다.

상기 제1 반전 증폭 회로는, 상기 샘플링 구간 동안에 상기 증폭 입력 신호에 기초한 반전 증폭을 수행하여 중간 증폭 신호를 생성한다.

상기 제2 반전 증폭 회로는, 상기 샘플링 구간 동안에 상기 중간 증폭 신호에 기초한 반전 증폭을 수행하여 비교 결과 신호를 생성한다.

상기 제1 커플링 회로는, 상기 입력 회로 및 상기 제1 반전 증폭 회로의 입력 노드 사이에 연결된다.

상기 제2 커플링 회로는, 상기 제1 반전 증폭 회로의 출력 노드 및 상기 제2 반전 증폭 회로의 입력 노드 사이에 연결된다.

상기 피드백 회로는, 상기 샘플링 구간 동안에 상기 비교 결과 신호에 기초하여 상기 제1 반전 증폭 회로의 입력 노드를 전원 전압 또는 접지 전압에 해당하는 레일-투-레일 전압으로 증폭한다.

상기 일 목적을 달성하기 위해, 본 발명의 실시예들에 따른 비교기 회로는, 등화 구간 및 샘플링 구간 동안에 포지티브 입력 전압 및 네거티브 입력 전압의 각각을 교호적으로(alternately) 선택하여, 포지티브 샘플링 노드를 통하여 포지티브 증폭 입력 신호를 생성하고 네거티브 샘플링 노드를 통하여 네거티브 증폭 입력 신호를 생성하는 입력 회로, 상기 포지티브 샘플링 노드 및 제1 포지티브 노드 사이에 연결되는 제1 포지티브 커플링 캐패시터, 상기 네거티브 샘플링 노드 및 제1 네거티브 노드 사이에 연결되는 제1 네거티브 커플링 캐패시터, 상기 제1 포지티브 노드 및 제2 포지티브 노드 사이에 연결되는 제1 포지티브 인버터, 상기 제1 네거티브 노드 및 제2 네거티브 노드 사이에 연결되는 제1 네거티브 인버터, 상기 등화 구간에 상응하는 활성화 구간을 갖는 등화 신호에 기초하여 상기 제1 포지티브 노드 및 상기 제2 포지티브 노드를 전기적으로 연결하는 제1 포지티브 등화 스위치, 상기 등화 신호에 기초하여 상기 제1 네거티브 노드 및 상기 제2 네거티브 노드를 전기적으로 연결하는 제1 네거티브 등화 스위치, 상기 제2 포지티브 노드 및 제3 포지티브 노드 사이에 연결되는 제2 포지티브 커플링 캐패시터, 상기 제2 네거티브 노드 및 제3 네거티브 노드 사이에 연결되는 제2 네거티브 커플링 캐패시터, 상기 제3 포지티브 노드 및 제4 포지티브 노드 사이에 연결되는 제2 포지티브 인버터, 상기 제3 네거티브 노드 및 제4 네거티브 노드 사이에 연결되는 제2 네거티브 인버터, 상기 등화 신호에 기초하여 상기 제3 포지티브 노드 및 제4 포지티브 노드를 전기적으로 연결하는 제2 포지티브 등화 스위치, 상기 등화 신호에 기초하여 상기 제3 네거티브 노드 및 제4 네거티브 노드를 전기적으로 연결하는 제2 네거티브 등화 스위치, 상기 샘플링 구간 동안에 활성화되는 래치 신호에 기초하여 상기 제4 포지티브 노드 및 상기 제3 네거티브 노드를 전기적으로 연결하는 제1 래칭 스위치, 상기 래치 신호에 기초하여 상기 제4 네거티브 노드 및 상기 제3 포지티브 노드를 전기적으로 연결하는 제2 래칭 스위치, 상기 래치 신호에 기초하여 상기 제4 포지티브 노드 및 상기 제1 포지티브 노드를 전기적으로 연결하는 포지티브 피드백 스위치, 및 상기 래치 신호에 기초하여 상기 제4 네거티브 노드 및 상기 제1 네거티브 노드를 전기적으로 연결하는 네거티브 피드백 스위치를 포함한다.

상기 일 목적을 달성하기 위해, 본 발명의 실시예들에 따른 비교기 회로는, 등화 구간 및 샘플링 구간 동안에 포지티브 입력 전압 및 네거티브 입력 전압의 각각을 교호적으로(alternately) 선택하여, 샘플링 노드를 통하여 증폭 입력 신호를 생성하는 입력 회로, 상기 샘플링 노드 및 제1 노드 사이에 연결되는 제1 커플링 캐패시터, 상기 제1 노드 및 제2 노드 사이에 연결되는 제1 인버터, 상기 등화 구간에 상응하는 활성화 구간을 갖는 등화 신호에 기초하여 상기 제1 노드 및 상기 제2 노드를 전기적으로 연결하는 제1 등화 스위치, 상기 제2 노드 및 제3 노드 사이에 연결되는 제2 커플링 캐패시터, 상기 제3 노드 및 제4 노드 사이에 연결되는 제2 인버터, 상기 등화 신호에 기초하여 상기 제3 노드 및 제4 노드를 전기적으로 연결하는 제2 등화 스위치, 상기 래치 신호에 기초하여 상기 제4 포지티브 노드 및 상기 제1 포지티브 노드를 전기적으로 연결하는 포지티브 피드백 스위치, 및 상기 샘플링 구간 동안에 활성화되는 래치 신호에 기초하여 상기 제4 노드 및 상기 제1 노드를 전기적으로 연결하는 피드백 스위치를 포함한다.

본 발명의 실시예들에 따른 비교기 회로는 상기 샘플링 구간 동안에 피드백 회로를 이용하여 제1 반전 증폭 회로의 입력 노드를 레일-투-레일 전압으로 증폭함으로써, 제1 반전 증폭 회로의 동작 전류를 감소하여 비교기 회로의 전력 소모를 감소할 수 있다. 이와 같은 비교기 회로를 이용하여 다양한 반도체 장치 및 집적 회로의 전력 소모를 감소할 수 있다.

도 1은 본 발명의 실시예들에 따른 비교기 회로를 나타내는 블록도이다.
도 2는 본 발명의 실시예들에 따른 비교기 회로의 구성의 일 실시예를 나타내는 회로도이다.
도 3, 4 및 5는 본 발명의 실시예들에 따른 비교기 회로의 동작 타이밍을 제어하는 신호들의 실시예들을 나타내는 타이밍도들이다.
도 6은 본 발명의 실시예들에 따른 비교기 회로에 포함되는 인버터의 일 실시예를 나타내는 도면이다.
도 7은 도 6의 인버터의 동작 특성을 나타내는 도면이다.
도 8은 본 발명의 실시예들에 따른 비교기 회로에 포함되는 스위치의 실시예들을 나타내는 도면이다.
도 9는 본 발명의 실시예들에 따른 비교기 회로의 전력 소모를 설명하기 위한 도면이다.
도 10 내지 17은 본 발명의 실시예들에 따른 비교기 회로의 구성의 실시예들을 나타내는 회로도들이다.
도 18은 본 발명의 실시예들에 따른 비교기 회로를 포함하는 반도체 장치의 일 실시예를 나타내는 블록도이다.
도 19는 본 발명의 실시예들에 따른 비교기 회로를 포함하는 연속 근사 레지스터(SAR, successive approximation register) 타입의 아날로그-디지털 컨버터의 일 실시예를 나타내는 블록도이다.
도 20은 본 발명의 실시예들에 따른 비교기 회로를 포함하는 병렬 비교 타입의 아날로그-디지털 컨버터의 일 실시예를 나타내는 블록도이다.
도 21은 본 발명의 실시예들에 따른 비교기 회로를 포함하는 사물 인터넷(IoT, Internet of Things) 기기의 일 실시예를 나타내는 블록도이다.
도 22는 본 발명의 실시예들에 따른 비교기 회로를 포함하는 메모리 장치의 일 실시예를 나타내는 블록도이다.
도 23은 본 발명의 실시예들에 따른 비교기 회로를 포함하는 자율 주행장치의 일 실시예를 나타내는 블록도이다.

이하, 첨부한 도면들을 참조하여, 본 발명의 바람직한 실시예를 보다 상세하게 설명하고자 한다. 도면상의 동일한 구성요소에 대해서는 동일한 참조부호를 사용하고 동일한 구성요소에 대해서 중복된 설명은 생략한다.

도 1은 본 발명의 실시예들에 따른 비교기 회로를 나타내는 블록도이다.

도 1을 참조하면, 비교기 회로(10)는 입력 회로(100), 제1 커플링 회로(210), 제1 반전 증폭 회로(220), 제2 커플링 회로(230), 제2 반전 증폭 회로(240) 및 피드백 회로(300)를 포함할 수 있다. 비교기 회로(10)는 기본적으로 초퍼(chopper) 타입의 구성을 가질 수 있다.

입력 회로(100)는 등화 구간 및 샘플링 구간 동안에 포지티브 입력 전압(INP) 및 네거티브 입력 전압(INN)의 각각을 교호적으로(alternately) 선택하여 샘플링 노드(NS)를 통하여 증폭 입력 신호(SSI)를 생성할 수 있다.

제1 반전 증폭 회로(220)는 제1 반전 증폭 회로(220)의 입력 노드에 해당하는 제1 노드(N1) 및 제1 반전 증폭 회로(220)의 출력 노드에 해당하는 제2 노드(N2) 사이에 연결될 수 있다. 제1 반전 증폭 회로(220)는 상기 샘플링 구간 동안에 증폭 입력 신호(SSI)에 기초한 반전 증폭을 수행하여 제2 노드(N2)를 통하여 중간 증폭 신호(SIA)를 생성할 수 있다. 후술하는 바와 같이, 제1 반전 증폭 회로(220)는 적어도 하나의 인버터 및 적어도 하나의 등화 스위치를 포함할 수 있다.

제2 반전 증폭 회로(240)는 제2 반전 증폭 회로(240)의 입력 노드에 해당하는 제3 노드(N3) 및 제2 반전 증폭 회로(240)의 출력 노드에 해당하는 제4 노드(N4) 사이에 연결될 수 있다. 제2 반전 증폭 회로(230)는 상기 샘플링 구간 동안에 중간 증폭 신호(SIA)에 기초한 반전 증폭을 수행하여 제4 노드(N4)를 통하여 비교 결과 신호(SCR)를 생성할 수 있다. 후술하는 바와 같이, 제2 반전 증폭 회로(240)는 적어도 하나의 인버터 및 적어도 하나의 등화 스위치를 포함할 수 있다.

제1 커플링 회로(210)는 샘플링 노드(NS) 및 제1 노드(N1) 사이에 연결될 수 있다. 다시 말해, 제1 커플링 회로(210)는 입력 회로(100) 및 제1 반전 증폭 회로(220)의 입력 노드(N1) 사이에 연결된다. 후술하는 바와 같이, 제1 커플링 회로(210)는 적어도 하나의 커플링 캐패시터를 포함할 수 있다.

제2 커플링 회로(230)는 제2 노드(N2) 및 제4 노드(N4) 사이에 연결될 수 있다. 다시 말해, 제2 커플링 회로(230)는 제1 반전 증폭 회로(220)의 출력 노드(N2) 및 제2 반전 증폭 회로(240)의 입력 노드(N4) 사이에 연결된다. 후술하는 바와 같이, 제2 커플링 회로(230)는 적어도 하나의 커플링 캐패시터를 포함할 수 있다.

피드백 회로(300)는 상기 샘플링 구간 동안에 비교 결과 신호(SCR)에 기초하여 제1 반전 증폭 회로(220)의 입력 노드(N2)를 전원 전압 또는 접지 전압에 해당하는 레일-투-레일 전압으로 증폭할 수 있다.

일 실시예에서, 도 2, 10 내지 13을 참조하여 후술하는 바와 같이, 비교기 회로(10)는 차동 구조를 가질 수 있다. 이 경우, 증폭 입력 신호(SSI), 중간 증폭 신호(SIA), 비교 결과 신호(SCR)의 각각은 포지티브 신호 및 네거티브 신호를 포함하는 차동 신호 쌍에 해당하고, 노드들(NS, N1, N2, N3, N4)의 각각은 포티티브 노드 및 네거티브 노드를 포함하는 차동 노드 쌍에 해당할 수 있다.

다른 실시예에서, 도 14 내지 17을 참조하여 후술하는 바와 같이, 비교기 회로(10)는 싱글-엔디드 구조를 가질 수 있다. 이 경우, 증폭 입력 신호(SSI), 중간 증폭 신호(SIA), 비교 결과 신호(SCR)의 각각은 포지티브 신호 또는 네거티브 신호에 해당하고, 노드들(NS, N1, N2, N3, N4)의 각각은 포티티브 노드 또는 네거티브 노드에 해당할 수 있다.

이와 같이, 피드백 회로(300)를 이용하여 제1 반전 증폭 회로(220)의 입력 노드(N1)를 상기 레일-투-레일 전압으로 증폭함으로써 제1 반전 증폭 회로(220)의 동작 전류를 감소할 수 있다.

이하, 도 2 내지 9를 참조하여 본 발명의 실시예들에 따른 비교기 회로의 구성 및 동작을 더욱 상세히 설명한다.

도 2는 본 발명의 실시예들에 따른 비교기 회로의 구성의 일 실시예를 나타내는 회로도이다. 도 2에는 차동 구조를 갖는 초퍼 타입의 비교기 회로가 도시되어 있다.

도 2를 참조하면, 비교기 회로(11)는 입력 회로(101), 제1 커플링 회로(211), 제1 반전 증폭 회로(221), 제2 커플링 회로(231), 제2 반전 증폭 회로(241) 및 피드백 회로(301)를 포함할 수 있다.

입력 회로(101)는 제1 포지티브 입력 스위치(SWIP1), 제2 포지티브 입력 스위치(SWIP2), 제1 네거티브 입력 스위치(SWIN1) 및 제2 네거티브 입력 스위치(SWIN2)를 포함할 수 있다.

제1 포지티브 입력 스위치(SWIP1)는 상기 등화 구간에 상응하는 활성화 구간을 갖는 등화 신호(EQ)에 기초하여 포지티브 입력 전압(INP)을 수신하는 포지티브 입력 노드(NPI) 및 포지티브 증폭 입력 신호(SSIP)를 출력하는 포지티브 샘플링 노드(NPS)를 전기적으로 연결할 수 있다.

제2 포지티브 입력 스위치(SWIP2)는 상기 샘플링 구간에 상응하는 활성화 구간을 갖는 샘플링 신호(SEVAL)에 기초하여 네거티브 입력 전압(INN)을 수신하는 네거티브 입력 노드(NNI) 및 포지티브 샘플링 노드(NPS)를 전기적으로 연결한다.

제1 네거티브 입력 스위치(SWIN1)는 등화 신호(EQ)에 기초하여 네거티브 입력 노드(NNI) 및 네거티브 증폭 입력 신호(SSIN)를 출력하는 네거티브 샘플링 노드(NNS)를 전기적으로 연결한다.

제2 네거티브 입력 스위치(SWIN2)는 샘플링 신호(EVAL)에 기초하여 포지티브 입력 노드(NPI) 및 네거티브 샘플링 노드(NNS)를 전기적으로 연결한다.

도 2에는, 제1 포지티브 입력 스위치(SWIP1) 및 제2 포지티브 입력 스위치(SWIP2)는 등화 신호(EQ)에 기초하여 동작하고, 제1 네거티브 입력 스위치(SWIN1) 및 제2 네거티브 입력 스위치(SWIN2)는 샘플링 신호(EVAL)에 기초하여 동작하는 실시예가 도시되어 있으나 이에 한정되는 것은 아니다. 실시예들에 따라서, 제1 포지티브 입력 스위치(SWIP1) 및 제2 포지티브 입력 스위치(SWIP2)는 샘플링 신호(EVAL)에 기초하여 동작하고, 제1 네거티브 입력 스위치(SWIN1) 및 제2 네거티브 입력 스위치(SWIN2)는 등화 신호(EQ)에 기초하여 동작할 수도 있다.

제1 커플링 회로(211)는 제1 포지티브 커플링 캐패시터(CP1) 및 제1 네거티브 커플링 캐패시터(CN1)를 포함할 수 있다. 제1 포지티브 커플링 캐패시터(CP1)는 입력 회로(101)의 포지티브 샘플링 노드(NPS) 및 제1 포지티브 노드(NP1) 사이에 연결될 수 있다. 제1 네거티브 커플링 캐패시터(CN1)는 입력 회로(101)의 네거티브 샘플링 노드(NNS) 및 제1 네거티브 노드(NN1) 사이에 연결될 수 있다.

제1 반전 증폭 회로(221)는, 제1 포지티브 인버터(IP1), 제1 네거티브 인버터(IN1), 제1 포지티브 등화 스위치(SWEP1) 및 제1 네거티브 등화 스위치(SWEN1)를 포함할 수 있다.

제1 포지티브 인버터(IP1)는 제1 반전 증폭 회로(221)의 하나의 입력 노드에 해당하는 제1 포지티브 노드(NP1) 및 제1 반전 증폭 회로(221)의 하나의 출력 노드에 해당하는 제2 포지티브 노드(NP2) 사이에 연결될 수 있다. 제1 네거티브 인버터(IN1)는 제1 반전 증폭 회로(221)의 다른 하나의 입력 노드에 해당하는 제1 네거티브 노드(NN1) 및 제1 반전 증폭 회로(221)의 다른 하나의 출력 노드에 해당하는 제2 네거티브 노드(NN2) 사이에 연결될 수 있다.

제1 포지티브 등화 스위치(SWEP1)는 상기 등화 구간에 상응하는 활성화 구간을 갖는 등화 신호(EQ)에 기초하여 제1 포지티브 인버터(IP1)의 입력 노드에 해당하는 제1 포지티브 노드(NP1) 및 제1 포지티브 인버터(IP1)의 출력 노드에 해당하는 제2 포지티브 노드(NP2)를 전기적으로 연결할 수 있다. 제1 네거티브 등화 스위치(SWEN1)는 등화 신호(EQ)에 기초하여 제1 네거티브 인버터(IN1)의 입력 노드에 해당하는 제1 네거티브 노드(NN1) 및 제1 네거티브 인버터(IN1)의 출력 노드에 해당하는 제2 네거티브 노드(NN2)를 전기적으로 연결할 수 있다. 이와 같이, 인버터의 입력 노드 및 출력 노드를 전기적으로 연결하는 것을 등화 동작 또는 오토-제로 동작이라 칭할 수 있다. 이러한 등화 동작에 대해서 도 6 및 7을 참조하여 더욱 상세히 설명한다.

제2 커플링 회로(231)는, 제2 포지티브 커플링 캐패시터(CP2) 및 제2 네거티브 커플링 캐패시터(CN2)를 포함할 수 있다. 제2 포지티브 커플링 캐패시터(CP2)는 제2 포지티브 노드(NP2) 및 제3 포지티브 노드(NP3) 사이에 연결될 수 있다. 제2 네거티브 커플링 캐패시터(CN2)는 제2 네거티브 노드(NN2) 및 제3 네거티브 노드(NN3) 사이에 연결될 수 있다.

제2 반전 증폭 회로(241)는, 제2 포지티브 인버터(IP2), 제2 네거티브 인버터(IN2), 제2 포지티브 등화 스위치(SWEP2) 및 제2 네거티브 등화 스위치(SWEN2)를 포함할 수 있다.

제2 포지티브 인버터(IP2)는 제2 반전 증폭 회로(241)의 하나의 입력 노드에 해당하는 제3 포지티브 노드(NP3) 및 제2 반전 증폭 회로(241)의 하나의 출력 노드에 해당하고 포지티브 비교 결과 신호(SCRP)를 출력하는 제4 포지티브 노드(NP4) 사이에 연결될 수 있다. 2 네거티브 인버터(IN2)는 제2 반전 증폭 회로(241)의 다른 하나의 입력 노드에 해당하는 제3 네거티브 노드(NN3) 및 제2 반전 증폭 회로(241)의 다른 하나의 출력 노드에 해당하고 네거티브 비교 결과 신호(SCRN)를 출력하는 제4 네거티브 노드(NN4) 사이에 연결될 수 있다.

제2 포지티브 등화 스위치(SWEP2)는 등화 신호(EQ)에 기초하여 제2 포지티브 인버터(IP2)의 입력 노드에 해당하는 제3 포지티브 노드(NP3) 및 제2 포지티브 인버터(IP2)의 출력 노드에 해당하는 제4 포지티브 노드(NP4)를 전기적으로 연결할 수 있다. 제2 네거티브 등화 스위치(SWEN2)는 등화 신호(EQ)에 기초하여 제2 네거티브 인버터(IN2)의 입력 노드에 해당하는 제3 네거티브 노드(NN3) 및 제2 네거티브 인버터(IN2)의 출력 노드에 해당하는 제4 네거티브 노드(NN4)를 전기적으로 연결할 수 있다.

실시예들에 따라서, 제2 반전 증폭 회로(241)는 제1 래칭 스위치(SWL1) 및 제2 래칭 스위치(SWL2)를 더 포함할 수 있다.

제1 래칭 스위치(SWL1)는 상기 샘플링 구간 동안에 활성화되는 래치 신호(LAT)에 기초하여 제2 포지티브 인버터(IP2)의 출력 노드에 해당하는 제4 포지티브 노드(NP4) 및 제2 네거티브 인버터(IN2)의 입력 노드에 해당하는 제3 네거티브 노드(NN3)를 전기적으로 연결할 수 있다. 제2 래칭 스위치(SWL2)는 래치 신호(LAT)에 기초하여 제2 네거티브 인버터(IN2)의 출력 노드에 해당하는 제4 네거티브 노드(NN4) 및 제2 포지티브 인버터(IP2)의 입력 노드에 해당하는 제3 포지티브 노드(NP3)를 전기적으로 연결할 수 있다. 결과적으로, 래치 신호(LAT)의 활성화 구간 동안에 제2 포지티브 인버터(IP2) 및 제2 네거티브 인버터(IN2)는 하나의 래치를 형성할 수 있다.

실시예들에 따라서, 비교 회로(11)는 제3 포지티브 인버터(IP3) 및 제3 네거티브 인버터(IN3)를 더 포함할 수 있다.

제3 포지티브 인버터(IP3)는 제4 포지티브 노드(NP4)에 연결되고, 포지티브 비교 결과 신호(SCRP)에 기초한 반전 증폭을 수행하여 포지티브 출력 신호(OUTP)를 생성할 수 있다. 제3 네거티브 인버터(IN3)는 제4 네거티브 노드(NN4)에 연결되고, 네거티브 비교 결과 신호(SCRN)에 기초한 반전 증폭을 수행하여 네거티브 출력 신호(OUTN)를 생성할 수 있다.

피드백 회로(301)는 포지티브 피드백 스위치(SWFP) 및 네거티브 피드백 스위치(SWFN)를 포함할 수 있다.

포지티브 피드백 스위치(SWFP)는 상기 샘플링 구간 동안에 활성화되는 래치 신호(LAT)에 기초하여 제2 반전 증폭 회로(241)의 하나의 출력 노드에 해당하는 제4 포지티브 노드(NP4) 및 제1 반전 증폭 회로(221)의 하나의 입력 노드에 해당하는 제1 포지티브 노드(NP1)를 전기적으로 연결할 수 있다. 네거티브 피드백 스위치(SWFN)는 래치 신호(LAT)에 기초하여 제2 반전 증폭 회로(241)의 다른 하나의 출력 노드에 해당하는 제4 네거티브 노드(NN4) 및 제1 반전 증폭 회로(221)의 다른 하나의 입력 노드에 해당하는 제1 네거티브 노드(NN1)를 전기적으로 연결할 수 있다.

전술한 바와 같이, 래치 신호(LAT)의 활성화 구간 동안에 제2 포지티브 인버터(IP2) 및 제2 네거티브 인버터(IN2)는 하나의 래치를 형성하므로 제4 포지티브 노드(NP4)의 포지티브 비교 결과 신호(SCRP) 및 제4 네거티브 노드(NN4)의 네거티브 비교 결과 신호(SCRN)의 각각은 전원 전압 또는 접지 전압에 해당하는 레일-투-레일 전압을 갖는다. 포지티브 비교 결과 신호(SCRP)가 전원 전압인 경우 네거티브 비교 결과 신호(SCRN)는 접지 전압을 갖고, 반대로 포지티브 비교 결과 신호(SCRP)가 접지 전압인 경우 네거티브 비교 결과 신호(SCRN)는 전원 전압을 갖는다. 결과적은, 피드백 회로(301)를 이용하여 제1 반전 증폭 회로(221)의 입력 노드에 해당하는 제1 포지티브 노드(NP1) 및 제1 네거티브 노드(NN1)를 레일-투-레일 전압으로 증폭할 수 있다.

도 3, 4 및 5는 본 발명의 실시예들에 따른 비교기 회로의 동작 타이밍을 제어하는 신호들의 실시예들을 나타내는 타이밍도들이다. 도 3, 4 및 5에는 도 2를 참조하여 설명한 등화 신호(EQ), 샘플링 신호(EVAL) 및 래치 신호(LAT)의 실시예들이 도시되어 있다.

도 2 내지 5를 참조하면, 입력 회로(101)는, 등화 구간(PEQ)에 상응하는 활성화 구간을 갖는 등화 신호(EQ) 및 샘플링 구간(PEVAL)에 상응하는 활성화 구간을 갖는 샘플링 신호(EVAL)에 기초하여 증폭 입력 신호들(SSIP, SSIN)을 생성할 수 있다.

제1 반전 증폭 회로(221) 및 제2 반전 증폭 회로(241)는, 등화 신호(EQ)에 기초하여, 등화 구간 동안(PEQ)에 제1 반전 증폭 회로 및 상기 제2 반전 증폭 회로에 포함되는 인버터들(IP1, IP2, IN1, IN2)의 각각의 입력 및 출력을 전기적으로 연결하는 등화 동작을 수행할 수 있다.

피드백 회로(301)는, 샘플링 구간(PEVAL) 동안에 활성화되는 래치 신호(LAT)에 기초하여 제1 반전 증폭 회로(221)의 입력 노드들(NP1, NN1)을 레일-투-레일 전압으로 증폭할 수 있다.

일 실시예에서, 도 3 및 4에 도시된 바와 같이, 등화 신호(EQ) 및 샘플링 신호(EVAL)은 상보적인(complementary) 신호들일 수 있다. 한편, 다른 실시예에서, 도 5에 도시된 바와 같이, 샘플링 동작의 에러를 더욱 방지하기 위하여 등화 신호(EQ)의 활성화 구간 및 샘플링 신호(EVAL)의 활성화 구간이 일정한 시간 갭 또는 데드 타임(dead time)을 갖도록 구현할 수 있다.

일 실시예에서, 도 3에 도시된 바와 같이, 래치 신호(LAT)는, 샘플링 신호(EVAL)를 일정한 지연 시간(tD)만큼 지연한 신호일 수 있다.

다른 실시예에서, 도 4 및 5에 도시된 바와 같이, 래치 신호(LAT)는, 샘플링 신호(EVAL)의 활성화 시점부터 일정한 지연 시간(tD) 후에 활성화되고 샘플링 신호(EVAL)의 비활성화 시점에서 비활성화될 수 있다.

도 3 내지 5에는, 등화 신호(EQ), 샘플링 신호(EVAL) 및 래치 신호(LAT)가 주기적으로 활성화되는 실시예가 도시되어 있으나, 이에 한정되는 것은 아니다. 실시예들에 따라서, 등화 신호(EQ), 샘플링 신호(EVAL) 및 래치 신호(LAT)는 비교기 회로의 비교 동작이 요구되는 때에 비주기적으로 활성화될 수 있다.

도 6은 본 발명의 실시예들에 따른 비교기 회로에 포함되는 인버터의 일 실시예를 나타내는 도면이고, 도 7은 도 6의 인버터의 동작 특성을 나타내는 도면이다. 도 2의 인버터들(IP1, IP2, IP3, IN1, IN2, IN3)의 각각은 도 6의 구성을 가질 수 있으나, 이에 한정되는 것은 아니다.

도 6을 참조하면, 인버터는 하나의 P-타입 트랜지스터(PM) 및 하나의 N-타입 트랜지스터(NM)를 포함할 수 있다. P-타입 트랜지스터(PM)는 전원 전압(VDD)이 인가되는 제1 파워 레일(PR1) 및 출력 노드(NO) 사이에 연결되고, N-타입 트랜지스터(NM)는 출력 노드(NO) 및 접지 전압(VSS) 사이에 연결된다.

상기 인버터는 P-타입 트랜지스터(PM) 및 N-타입 트랜지스터(NM)의 게이트 전극들에 공통으로 연결되는 입력 노드(NI)를 통하여 입력 전압(VI)을 수신하고 입력 전압(VI)에 기초한 반전 증폭을 수행하여 출력 노드(NO)를 통하여 출력 전압(VO)을 출력한다.

P-타입 트랜지스터(PM)가 턴온되는 경우 소싱 전류(Isr)에 의해 출력 전압(VO)이 풀업되고 N-타입 트랜지스터(NM)가 턴온되는 경우 싱킹 전류(Isk)에 의해 출력 전압(VO)이 풀다운된다.

도 6 및 7을 참조하면, 인버터의 입력 노드(NI) 및 출력 노드(NO)을 전기적으로 연결하면, 입력 노드(NI) 및 출력 노드(NI)의 전압들은 로직 문턱 전압(Vc)으로 동일하게 된다. 이후 입력 전압(VI)이 로직 문턱 전압(Vc)으로부터 제1 입력 전압(V1)으로 감소하면 출력 전압(VO)은 제1 출력 전압(V1')로 증가하고 입력 전압(VI)이 로직 문턱 전압(Vc)으로부터 제2 입력 전압(V2)으로 증가하면 출력 전압(VO)은 제2 출력 전압(V2')로 증가한다. 도 7에 도시된 바와 같이 로직 문턱 전압(Vc)으로부터 입력 전압의 작은 변동이 있어도 출력 전압은 상대적으로 크게 변동한다. 본 발명의 실시예들에 따른 도 2의 비교 회로(11)는 등화 스위치들을 이용한 등화 동작에 의해 포지티브 입력 전압(INP) 및 네거티브 입력 전압(INN)의 차이가 작은 경우에도 정밀하게 포지티브 입력 전압(INP) 및 네거티브 입력 전압(INN)의 비교 동작을 수행할 수 있다.

입력 전압(VI)이 전원 전압(VDD) 또는 접지 전압(VSS)에 해당하는 레일-투-레일 전압으로 수렴할수록 P-타입 트랜지스터(PM) 및 N-타입 트랜지스터(NM) 중 하나만이 턴온되고 도 7에 도시된 바와 같이 출력 전압(VO)은 상기 레일-투-레일 전압으로 수렴한다. 출력 전압(VO)이 레일-투-레일 전압으로 된 후에는 소싱 전류(Isr) 및 싱킹 전류(Isk)이 모두 0이 되고 인버터는 더 이상 전력을 소모하지 않게 된다. 본 발명의 실시예들에 따라서, 피드백 회로(301)를 이용하여 제1 반전 증폭 회로(221)의 입력 노드들(NP1, NN1)을 레일-투-레일 전압으로 증폭함으로써, 제1 반전 증폭 회로의 동작 전류(221)를 감소하여 비교기 회로(11)의 전력 소모를 감소할 수 있다.

도 8은 본 발명의 실시예들에 따른 비교기 회로에 포함되는 스위치의 실시예들을 나타내는 도면이다. 도 2의 스위치들(SWIP1, SWIP2, SWIN1, SWIN2, SWEP1, SWEP2, SWEN1, SWEN2, SWL1, SWL2, SWFP, SWFN)의 각각은 도 8의 구성을 가질 수 있으나, 이에 한정되는 것은 아니다.

실시예들에 따라서, 각 스위치는 전송 게이트(TG), N-타입 트랜지스터(NM) 및 P-타입 트랜지스터(PM) 중 하나로 구현될 수 있다. 도 8에서, 스위치 신호(SW)는 도 2의 각 스위치에 인가되는 신호를 나타내고, 반전 스위치 신호(/SW)는 스위치 신호(SW)를 반전한 신호를 나타낸다. 전송 게이트(TG) 및 N-타입 트랜지스터(NM)는 스위치 신호(SW)가 로직 하이 레벨로 활성화되는 동안에 턴온될 수 있고, P-타입 트랜지스터(PM)는 반전 스위치 신호(/SW)가 로직 로우 레벨로 활성화되는 동안에 턴온될 수 있다.

도 9는 본 발명의 실시예들에 따른 비교기 회로의 전력 소모를 설명하기 위한 도면이다.

도 9에는 하나의 등화 구간(PEQ) 및 하나의 샘플링 구간(PEVL)에 대하여 도 3의 등화 신호(EQ), 샘플링 신호(EVAL) 및 래치 신호(LAT)를 도 2의 비교기 회로(11)에 적용한 시뮬레이션 결과가 도시되어 있다. 도 7에는 전원 전압(VDD)은 1.1V이고, 접지 전압(VSS)은 0V이고, 포지티브 입력 전압(INP)은 약 500mV이고, 네거티브 입력 전압(INN)은 약 517mV인 경우에, 제1 포지티브 노드(NP1)의 전압(V_NP1), 제4 포지티브 노드(NP4)의 전압(V_NP4), 제1 포지티브 인버터(IP1)의 동작 전류(I_IP1) 및 제2 포지티브 인버터(IP2)의 동작 전류(I_IP2)의 시뮬레이션 파형들이 도시되어 있다. 제1 경우(CS1)는 본 발명의 실시예들에 따라서 피드백 회로(301)를 인에이블한 경우를 나타내고, 제2 경우(CS2)는 피드백 회로(301)를 디스에이블한 경우를 나타낸다.

샘플링 구간(PEVL) 동안에 래치 신호(LAT)가 활성화되면 제4 피드백 회로(301)의 인에이블에 관계 없이 포지티브 노드(NP4)의 전압(V_NP4)은 약 1.1 V의 레일-투-레일 전압으로 유지되고 제2 포지티브 인버터(IP2)의 동작 전류(I_IP2)는 제1 경우(CS1)에 약 4.23uA으로 유지되고 제2 경우(CS2)에 약 4.41uA로 유지된다.

반면에, 제1 포지티브 노드(NP1)의 전압(V_NP1)은 제2 경우에 약 517mV로 유지되는 반면에 제1 경우(CS1)에는 약 1.1V의 레일-투-레일 전압으로 증폭된다. 결과적으로 제1 포지티브 인버터(IP1)의 동작 전류(I_IP1)는 제2 경우(CS2)에 약 21.1uA이지만 제1 경우(CS1)에는 약 33.9nA로 현저히 감소함을 알 수 있다.

이와 같이, 본 발명의 실시예들에 따른 비교기 회로(11)는 샘플링 구간(PEVL) 동안에 피드백 회로(301)를 이용하여 제1 반전 증폭 회로(221)의 입력 노드들(NP1, NN1)를 레일-투-레일 전압으로 증폭함으로써, 제1 반전 증폭 회로(221)의 동작 전류를 감소하여 비교기 회로(11)의 전력 소모를 감소할 수 있다. 이와 같은 비교기 회로(11)를 이용하여 다양한 반도체 장치 및 집적 회로의 전력 소모를 감소할 수 있다.

도 10 내지 17은 본 발명의 실시예들에 따른 비교기 회로의 구성의 실시예들을 나타내는 회로도들이다.

도 10 내지 13에는 도 2와 마찬가지로 차동 구조를 갖는 초퍼 타입의 비교기 회로들이 도시되어 있다. 이하 도 2 내지 9와 중복되는 설명을 생략하고 피드백 회로의 구성을 중심으로 설명한다.

도 10을 참조하면, 비교기 회로(12)는 입력 회로(102), 제1 커플링 회로(212), 제1 반전 증폭 회로(222), 제2 커플링 회로(232), 제2 반전 증폭 회로(242), 피드백 회로(302), 제3 포지티브 인버터(IP3) 및 제3 네거티브 인버터(IN3)를 포함할 수 있다.

제3 포지티브 인버터(IP3)는 제4 포지티브 노드(NP4) 및 포지티브 출력 노드(NPO) 사이에 연결되고, 포지티브 비교 결과 신호(SCRP)에 기초한 반전 증폭을 수행하여 포지티브 출력 노드(NPO)를 통하여 포지티브 출력 신호(NPO)를 생성한다. 제3 네거티브 인버터(IN3)는 제4 네거티브 노드(NN4) 및 네거티브 출력 노드(NNO) 사이에 연결되고, 네거티브 비교 결과 신호(SCRN)에 기초한 반전 증폭을 수행하여 네거티브 출력 노드(NNO)를 통하여 네거티브 출력 신호(OUTN)를 생성한다.

피드백 회로(302)는 포지티브 피드백 스위치(SWFP) 및 네거티브 피드백 스위치(SWFN)를 포함한다.

포지티브 피드백 스위치(SWFP)는 상기 샘플링 구간 동안에 활성화되는 래치 신호(LAT)에 기초하여 네거티브 출력 노드(NNO) 및 제1 포지티브 노드(NP1)를 전기적으로 연결할 수 있다. 네거티브 피드백 스위치(SWFN)는 래치 신호(LAT)에 기초하여 포지티브 출력 노드(NPO) 및 제1 네거티브 노드(NN1)를 전기적으로 연결할 수 있다.

도 11을 참조하면, 비교기 회로(13)는 입력 회로(103), 제1 커플링 회로(213), 제1 반전 증폭 회로(223), 제2 커플링 회로(233), 제2 반전 증폭 회로(243), 피드백 회로(303), 제3 포지티브 인버터(IP3) 및 제3 네거티브 인버터(IN3)를 포함할 수 있다.

도 2의 제1 반전 증폭 회로(221)는 제1 포지티브 등화 스위치(SWEP1) 및 제1 네거티브 등화 스위치(SWEN1)를 포함하는 반면에, 도 11의 제1 반전 증폭 회로(223)은 제1 포지티브 등화 스위치(SWEP1a), 제2 포지티브 등화 스위치(SWEP1b), 제1 네거티브 등화 스위치(SWEN1a) 및 제2 네거티브 등화 스위치(SWEN1b)를 포함한다.

제1 포지티브 등화 스위치(SWEP1a)는 제1 반전 증폭 회로(223)의 하나의 입력 노드에 해당하는 제1 포지티브 노드(NP1) 및 제1 반전 증폭 회로의 하나의 출력 노드에 해당하는 제2 포지티브 노드(NP2) 사이에 제1 포지티브 인버터(IP1)와 병렬로 연결되고, 등화 신호(EQ)에 기초하여 턴온된다. 제2 포지티브 등화 스위치(SWEP1b)는 제1 포지티브 노드(NP1) 및 제2 포지티브 노드(NP2) 사이에 제1 포지티브 등화 스위치(SWEP1a)와 직렬로 연결되고, 등화 신호(EQ) 또는 래치 신호(LAT)에 기초하여 턴온된다.

제1 네거티브 등화 스위치(SWEN1a)는 제1 반전 증폭 회로(223)의 다른 하나의 입력 노드에 해당하는 제1 네거티브 노드(NN1) 및 제1 반전 증폭 회로의 다른 하나의 출력 노드에 해당하는 제2 네거티브 노드(NN2) 사이에 제1 네거티브 인버터(IN1)와 병렬로 연결되고, 등화 신호(EQ)에 기초하여 턴온된다. 제2 네거티브 등화 스위치(SWEN1b)는 제1 네거티브 노드(NN1) 및 제2 네거티브 노드(NN2) 사이에 제1 네거티브 등화 스위치(SWEN1a)와 직렬로 연결되고, 등화 신호(EQ) 또는 래치 신호(LAT)에 기초하여 턴온된다.

이 경우, 포지티브 피드백 스위치(SWFP)는 래치 신호(LAT)에 기초하여 제2 반전 증폭 회로(243)의 하나의 출력 노드에 해당하는 제4 포지티브 노드(NP4) 및 제1 포지티브 등화 스위치(SWEP1a)와 제2 포지티브 등화 스위치(SWEP1b)의 연결 노드를 전기적으로 연결한다. 또한, 네거티브 피드백 스위치(SWFN)는 래치 신호(LAT)에 기초하여 제2 반전 증폭 회로(243)의 다른 하나의 출력 노드에 해당하는 제4 네거티브 노드(NN4) 및 제1 네거티브 등화 스위치(SWEN1a)와 제2 네거티브 등화 스위치(SWEN1b)의 연결 노드를 전기적으로 연결한다.

도 12를 참조하면, 비교기 회로(14)는 입력 회로(104), 제1 커플링 회로(214), 제1 반전 증폭 회로(224), 제2 커플링 회로(234), 제2 반전 증폭 회로(244), 피드백 회로(304), 제3 포지티브 인버터(IP3) 및 제3 네거티브 인버터(IN3)를 포함할 수 있다.

피드백 회로(304)는 포지티브 피드백 캐패시터(CPF) 및 네거티브 피드백 캐패시터(CNF)를 포함할 수 있다. 포지티브 피드백 캐패시터(CPF)는 제4 포지티브 노드(NP4) 및 제1 포지티브 노드(NP1) 사이에 연결된다. 네거티브 피드백 캐패시터(CNF)는 제4 네거티브 노드(NN4) 및 제1 네거티브 노드(NN1) 사이에 연결된다.

도 13을 참조하면, 비교기 회로(15)는 입력 회로(105), 제1 커플링 회로(215), 제1 반전 증폭 회로(225), 제2 커플링 회로(235), 제2 반전 증폭 회로(245), 피드백 회로(305), 제3 포지티브 인버터(IP3) 및 제3 네거티브 인버터(IN3)를 포함할 수 있다.

도 13의 피드백 회로(305)는, 도 11의 피드백 회로(303)에 포함되는 포지티브 피드백 스위치(SWFP) 및 네거티브 피드백 스위치(SWFN)를 포지티브 피드백 캐패시터(CFP) 및 네거티브 피드백 캐패시터(CFN)로 치환한 구성을 갖는다.

도 14 내지 17에는 싱글-엔디드 구조를 갖는 초퍼 타입의 비교기 회로들이 도시되어 있다.

도 14를 참조하면, 비교기 회로(16)는 입력 회로(106), 제1 커플링 회로(216), 제1 반전 증폭 회로(226), 제2 커플링 회로(236), 제2 반전 증폭 회로(246), 피드백 회로(306) 및 출력 인버터(IV3)를 포함할 수 있다.

도 14의 비교기 회로(16)는 도 2의 차동 구조를 갖는 비교기 회로(11)의 일부분에 해당한다. 즉, 도 14의 비교기 회로(16)는 도 2의 비교기 회로(11)의 포지티브 출력 신호(OUTP)를 생성하기 위한 구성 또는 네거티브 출력 신호(OUTN)를 생성하기 위한 구성에 해당할 수 있다.

입력 회로(106)는 등화 구간 및 샘플링 구간 동안에 포지티브 입력 전압(INP) 및 네거티브 입력 전압(INN)의 각각을 교호적으로(alternately) 선택하여 샘플링 노드(NS)를 통하여 증폭 입력 신호(SSI)를 생성할 수 있다.

입력 회로(106)는 제1 입력 스위치(SWI1) 및 제2 입력 스위치(SWI2)를 포함할 수 있다.

제1 입력 스위치(SWI1)는 상기 등화 구간에 상응하는 활성화 구간을 갖는 등화 신호(EQ)에 기초하여 포지티브 입력 전압(INP)을 수신하는 포지티브 입력 노드(NPI) 및 증폭 입력 신호(SSI)를 출력하는 샘플링 노드(NS)를 전기적으로 연결할 수 있다. 제2 입력 스위치(SWI2)는 상기 샘플링 구간에 상응하는 활성화 구간을 갖는 샘플링 신호(SEVAL)에 기초하여 네거티브 입력 전압(INN)을 수신하는 네거티브 입력 노드(NNI) 및 샘플링 노드(NS)를 전기적으로 연결한다.

제1 반전 증폭 회로(226)는 제1 반전 증폭 회로(226)의 입력 노드에 해당하는 제1 노드(N1) 및 제1 반전 증폭 회로(226)의 출력 노드에 해당하는 제2 노드(N2) 사이에 연결될 수 있다. 제1 반전 증폭 회로(226)는 상기 샘플링 구간 동안에 증폭 입력 신호(SSI)에 기초한 반전 증폭을 수행하여 제2 노드(N2)를 통하여 중간 증폭 신호(SIA)를 생성할 수 있다.

제1 반전 증폭 회로(226)는 제1 인버터(IV1) 및 제1 등화 스위치(SWE1)를 포함할 수 있다.

제1 인버터(IV1)는 제1 반전 증폭 회로(226)의 입력 노드에 해당하는 제1 노드(N1) 및 제1 반전 증폭 회로(226)의 출력 노드에 해당하는 제2 노드(N2) 사이에 연결될 수 있다. 제1 등화 스위치(SWE1)는 상기 등화 구간에 상응하는 활성화 구간을 갖는 등화 신호(EQ)에 기초하여 제1 노드(N1) 및 제2 포지티브 노드(N2)를 전기적으로 연결할 수 있다.

제2 반전 증폭 회로(246)는 제2 반전 증폭 회로(246)의 입력 노드에 해당하는 제3 노드(N3) 및 제2 반전 증폭 회로(246)의 출력 노드에 해당하는 제4 노드(N4) 사이에 연결될 수 있다. 제2 반전 증폭 회로(236)는 상기 샘플링 구간 동안에 중간 증폭 신호(SIA)에 기초한 반전 증폭을 수행하여 제4 노드(N4)를 통하여 비교 결과 신호(SCR)를 생성할 수 있다.

제2 반전 증폭 회로(246)는 적어도 제2 인버터(IV2) 및 제2 등화 스위치(SWE2)를 포함할 수 있다.

제2 인버터(IV2)는 제2 반전 증폭 회로(246)의 입력 노드에 해당하는 제3 노드(N3) 및 제2 반전 증폭 회로(246)의 출력 노드에 해당하고 비교 결과 신호(SCR)를 출력하는 제4 노드(N4) 사이에 연결될 수 있다. 제2 등화 스위치(SWE2)는 등화 신호(EQ)에 기초하여 제3 노드(N3) 및 제4 노드(N4)를 전기적으로 연결할 수 있다.

제1 커플링 회로(216)는 샘플링 노드(NS) 및 제1 노드(N1) 사이에 연결될 수 있다. 다시 말해, 제1 커플링 회로(216)는 입력 회로(106) 및 제1 반전 증폭 회로(226)의 입력 노드(N1) 사이에 연결된다. 제1 커플링 회로(210)는 제1 커플링 캐패시터(C1)를 포함할 수 있다.

제2 커플링 회로(236)는 제2 노드(N2) 및 제4 노드(N4) 사이에 연결될 수 있다. 다시 말해, 제2 커플링 회로(236)는 제1 반전 증폭 회로(226)의 출력 노드(N2) 및 제2 반전 증폭 회로(246)의 입력 노드(N4) 사이에 연결된다. 제2 커플링 회로(236)는 제2 커플링 캐패시터(C2)를 포함할 수 있다.

피드백 회로(306)는 상기 샘플링 구간 동안에 비교 결과 신호(SCR)에 기초하여 제1 반전 증폭 회로(226)의 입력 노드(N2)를 전원 전압 또는 접지 전압에 해당하는 레일-투-레일 전압으로 증폭할 수 있다.

피드백 회로(306)는 피드백 스위치(SWF)를 포함할 수 있다.

피드백 스위치(SWF)는 상기 샘플링 구간 동안에 활성화되는 래치 신호(LAT)에 기초하여 제2 반전 증폭 회로(246)의 출력 노드에 해당하는 제4 노드(N4) 및 제1 반전 증폭 회로(226)의 입력 노드에 해당하는 제1 노드(N1)를 전기적으로 연결할 수 있다.

출력 인버터(IV3)는 제4 노드(N4)에 연결되고, 비교 결과 신호(SCR)에 기초한 반전 증폭을 수행하여 출력 신호(OUT)를 생성할 수 있다.

도 15를 참조하면, 비교기 회로(17)는 입력 회로(107), 제1 커플링 회로(217), 제1 반전 증폭 회로(227), 제2 커플링 회로(237), 제2 반전 증폭 회로(247), 피드백 회로(307) 및 출력 인버터(IV3)를 포함할 수 있다.

도 15의 비교기 회로(17)는 도 11의 차동 구조를 갖는 비교기 회로(13)의 일부분에 해당한다. 즉, 도 15의 비교기 회로(17)는 도 11의 비교기 회로(13)의 포지티브 출력 신호(OUTP)를 생성하기 위한 구성 또는 네거티브 출력 신호(OUTN)를 생성하기 위한 구성에 해당할 수 있다.

도 16을 참조하면, 비교기 회로(18)는 입력 회로(108), 제1 커플링 회로(218), 제1 반전 증폭 회로(228), 제2 커플링 회로(238), 제2 반전 증폭 회로(248), 피드백 회로(308) 및 출력 인버터(IV3)를 포함할 수 있다.

도 16의 비교기 회로(18)는 도 12의 차동 구조를 갖는 비교기 회로(14)의 일부분에 해당한다. 즉, 도 16의 비교기 회로(18)는 도 12의 비교기 회로(14)의 포지티브 출력 신호(OUTP)를 생성하기 위한 구성 또는 네거티브 출력 신호(OUTN)를 생성하기 위한 구성에 해당할 수 있다.

도 17을 참조하면, 비교기 회로(19)는 입력 회로(109), 제1 커플링 회로(219), 제1 반전 증폭 회로(229), 제2 커플링 회로(239), 제2 반전 증폭 회로(249), 피드백 회로(309) 및 출력 인버터(IV3)를 포함할 수 있다.

도 17의 비교기 회로(19)는 도 13의 차동 구조를 갖는 비교기 회로(15)의 일부분에 해당한다. 즉, 도 17의 비교기 회로(19)는 도 13의 비교기 회로(15)의 포지티브 출력 신호(OUTP)를 생성하기 위한 구성 또는 네거티브 출력 신호(OUTN)를 생성하기 위한 구성에 해당할 수 있다.

이하, 도 18 내지 23을 참조하여, 본 발명의 실시예들에 따른 비교기 회로를 포함하는 반도체 장치 및 집적 회로의 응용 실시예들을 설명한다.

도 18은 본 발명의 실시예들에 따른 비교기 회로를 포함하는 반도체 장치의 일 실시예를 나타내는 블록도이다.

도 18에는 반도체 장치가 통신 장치(communication device)에 해당하는 실시예가 도시되어 있으나, 본 발명의 실시예들이 통신 장치에 한정되는 것은 아니다. 본 발명의 실시예들은 아날로그-디지털 컨버터를 포함하는 임의의 장치 및 시스템에 적용될 수 있다.

도 18을 참조하면, 통신 장치(500)는 아날로그-디지털 컨버터(ADC)(510), 기준 전압 생성기(540) 및 아날로그 회로(570)를 포함할 수 있다. 아날로그 회로(570)는 안테나(520) 및 RF 회로(530)를 포함할 수 있다. 일 실시예에서, 통신 장치(500)는 각종 정보를 수신하는 수신 단말을 지칭할 수 있다. 그러나, 본 개시는 이에 한정되지 않으며, 일부 실시예에서, 통신 장치(500)는 각종 정보를 송신하는 송신 단말 또는 송신 및 수신 기능을 함께 수행하는 트랜시버(transceiver)를 지칭할 수도 있다. 통신 장치(500)에 포함된 구성 요소들 각각은, 아날로그 회로 및/또는 디지털 회로를 포함하는 하드웨어 블록일 수 있고, 프로세서 등에 의해 실행되는 복수의 명령어들을 포함하는 소프트웨어 블록일 수도 있다.

RF 회로(530)는 안테나(20)를 통해 RF 신호(IN)를 수신할 수 있고, 수신된 RF 신호(IN)에 대해 하향 변환(down-conversion)을 수행하여 베이스밴드 신호를 생성할 수 있다. 여기서, 베이스밴드 신호는 아날로그 입력 신호(SI)라고 지칭하기로 한다. 일 실시예에서, RF 회로(530)는 RF 신호(IN)를 직접 베이스밴드로 변환하는 직접 변환 기법을 통해 아날로그 입력 신호(SI)를 생성할 수 있다. 일 실시예에서, FR 회로(530)는 RF 신호(IN)를 IF(Intermediated Frequency) 신호로 변환하고, IF 신호를 베이스밴드로 변환하는 2단계 하향 변환 기법을 통해 아날로그 입력 신호(SI)를 생성할 수 있다.

아날로그-디지털 컨버터(510)는 아날로그 입력 신호(SI)를 수신할 수 있고, 수신된 아날로그 입력 신호(SI)를 디지털 출력 신호(DCODE) 또는 디지털 코드(DCODE)로 변환할 수 있다. 아날로그-디지털 컨버터(510) 전술한 바와 같이 피드백 회로를 포함하는 적어도 하나의 비교기 회로(COM)를 포함할 수 있다.

기준 전압 생성부(540)는 기준 전압(VREF)을 생성할 수 있고, 생성된 기준 전압(VREF)을 아날로그-디지털 컨버터(510)에 제공할 수 있다.

아날로그-디지털 컨버터(510)는 아날로그-디지털 (analog to digital) 변환을 위한 기준 전압(VREF)을 생성하는 기준 전압 생성기(540) 및 기준 전압(VREF)의 출력 단자에 연결되는 디커플링 캐패시터(decoupling capacitor)(590)를 필요로 한다. 기준 전압 생성기(540)는 아날로그-디지털 컨버터(510)에 전류를 공급하여야 하므로 높은 전력소모를 요구하며 아날로그-디지털 컨버터(510)의 코어(core) 자체보다 높은 전력을 소모할 수도 있다. 저전력 기준 전압 생성기를 사용하여 밴드 폭(band width)을 낮출 경우, 높은 속도로 동작하는 SAR 타입 아날로그-디지털 컨버터(510)의 피크 전류에 의하여 발생하는 전압 변화를 낮추기 위해서는 큰 값의 디커플링 캐패시터(590)가 필요하다. 예를 들어, 12비트 해상도를 확보하기 위해 1nF이상의 디커플링 캐패시터를 필요로 하며 이는 아날로그-디지털 컨버터(510) 및 기준 전압 생성기(540)의 전체 면적 중 상당히 높은 비율을 차지한다. 한편, 반도체 칩에 포함되는 아날로그-디지털 컨버터들의 개수가 증가할수록 디커플링 캐패시터(590)가 차지하는 면적은 증가하게 된다.

본 발명의 실시예들에 따른 비교기 회로(COM)를 이용하여 전력 소모를 감소함으로써 기준 전압 생성기(540)의 디커플링 캐패시터(590)의 사이즈를 감소할 수 있고, 따라서 아날로그-디지털 컨버터(510)를 포함하는 반도체 장치(500)의 구현 면적을 감소할 수 있다.

도 19는 본 발명의 실시예들에 따른 비교기 회로를 포함하는 연속 근사 레지스터(SAR, successive approximation register) 타입의 아날로그-디지털 컨버터의 일 실시예를 나타내는 블록도이다.

도 19를 참조하면, 아날로그-디지털 컨버터(510)는 아날로그 입력 신호(SI)에 상응하는 디지털 출력 신호(DCODE)의 복수의 비트들을 최상위 비트부터 최하위 비트까지 순차적으로 결정하는 이진 탐색 변환을 수행하는 연속 근사 레지스터(SAR, successive approximation register) 타입의 아날로그-디지털 컨버터일 수 있다.

아날로그-디지털 컨버터(510)는 캐패시터 디지털-아날로그 컨버터(CDAC, capacitor digital-to-analog converter)(511), 비교기(COM)(512) 및 연속 근사 레지스터(SAR) 로직 회로(SARLG)(513)를 포함할 수 있다.

비교기(512)는 비교 입력 단자들의 비교 입력 전압들을 비교하여 비교 신호를 생성할 수 있다. 예를 들어, 상기 비교 입력 단자들은 포지티브 입력 단자(+) 및 네거티브 입력 단자(-)를 포함할 수 있고, 상기 비교 입력 전압들은 포지티브 입력 단자(+)의 포지티브 비교 입력 전압(VCIP) 및 네거티브 입력 단자(-)의 네거티브 비교 입력 전압(VCIN)을 포함할 수 있다. 비교기(512)는 포지티브 비교 입력 전압(VCIP) 및 네거티브 비교 입력 전압(VCIN)을 비교하여 비교 신호(CMP)를 생성할 수 있다. 도 19에는 비교기(512)가 한 쌍의 차동 신호들(CMPP, CMPN)에 해당하는 비교 신호(CMP)를 생성하는 예가 도시되어 있으나 본 발명의 실시예들이 이에 한정되는 것은 아니다. 실시예들에 따라서 비교기(512)는 차동 신호들(CMPP, CMPN) 중 하나를 싱글-엔디드 신호로서 출력할 수도 있다. 비교기(512)는 전술한 바와 같이 피드백 회로를 이용하여 소모 전력을 감소할 수 있다.

SAR 로직 회로(513)는 비교 신호(CMP)에 기초하여 이진 탐색 변환을 위한 복수의 제어 신호들(CTR1~CTRm)을 생성할 수 있다. SAR 로직 회로(513)는 상기 이진 탐색 변환에 의해 복수의 제어 신호들(CTR1~CTRm)의 논리 레벨들을 하나씩 순차적으로 결정할 수 있다. SAR 로직 회로(513)는 상기 이진 탐색 변환이 완료된 후 결정된 복수의 제어 신호들(CTR1~CTRm)의 논리 레벨들에 기초하여 아날로그 입력 신호(SI)에 상응하는 디지털 출력 신호(DCODE)를 제공할 수 있다. 디지털 출력 신호(DCODE)는 복수의 비트들, 예를 들어, m개의 비트들을 포함하는 디지털 코드일 수 있다. 복수의 제어 신호들(CTR1~CTRm)은 디지털 출력 신호(DCODE)의 m개의 비트들에 상응할 수 있고, 상기 자연수 m은 아날로그-디지털 컨버터(10)의 해상도를 나타낼 수 있다.

도 20은 본 발명의 실시예들에 따른 비교기 회로를 포함하는 병렬 비교 타입의 아날로그-디지털 컨버터의 일 실시예를 나타내는 블록도이다.

도 20을 참조하면, 아날로그-디지털 컨버터(515)는 복수의 저항들(R1~Rm-1)을 이용하여 하이 전압(VH) 및 로우 전압(VL)을 분배하여 복수의 레퍼런스 전압들(VREF1~VREFm)을 생성하는 전압 분배 회로(515), 복수의 비교기들(COM1~COMm) 및 인코더(ENC)(518)를 포함할 수 있다. 복수의 비교기들(COM1~COMm)은 입력 전압(VIN)을 복수의 레퍼런스 전압들(VREF1~VREFm)과 각각 비교하여 복수의 비교 결과 신호들(CMP1~CMPm)을 생성할 수 있다. 복수의 비교기들(COM1~COMm) 전술한 바와 같이 피드백 회로를 이용하여 소모 전력을 감소할 수 있다.

도 21은 본 발명의 실시예들에 따른 비교기 회로를 포함하는 사물 인터넷(IoT, Internet of Things) 기기의 일 실시예를 나타내는 블록도이다.

도 21을 참조하면, 본 발명의 실시예들에 따른 비교기 회로를 이용한 아날로그-디지털 컨버터는 IoT 기기(2000)에 포함될 수 있다. IoT는 유/무선 통신을 이용하는 사물 상호 간의 네트워크를 의미할 수 있다. IoT 기기는 접근 가능한 유선 또는 무선 인터페이스를 가지며, 유선 또는 무선 인터페이스를 통하여 적어도 하나 이상의 다른 기기와 통신하여, 데이터를 송신 또는 수신하는 기기들을 포함할 수 있다. 상기 접근 가능한 인터페이스는 유선 근거리통신망(Local Area Network; LAN), Wi-fi와 같은 무선 근거리 통신망(Wireless Local Area Network; WLAN), 블루투스와 같은 무선 개인 통신망(Wireless Personal Area Network; WPAN), 무선 USB(Wireless Universal Serial Bus), Zigbee, NFC, RFID (Radio-frequency identification), PLC(Power Line communication), 또는 3G, 4G, LTE 등 이동 통신망(mobile cellular network)에 접속 가능한 모뎀 통신 인터페이스 등을 포함할 수 있다. 상기 블루투스 인터페이스는 BLE(Bluetooth Low Energy)를 지원할 수 있다.

구체적으로, IoT 기기(2000)는 외부와 통신하기 위한 통신 인터페이스(2200)를 포함할 수 있다. 통신 인터페이스(2200)는 예를 들어, 유선 근거리통신망(LAN), 블루투스, Wi-fi, Zigbee와 같은 무선 근거리 통신인터페이스, PLC 또는 3G, LTE 등 이동 통신망에 접속 가능한 모뎀 통신 인터페이스일 수 있다. 통신 인터페이스(2200)는 송신부(Transmitter) 및/또는 수신부(Receiver)를 포함할 수 있다. IoT 기기(2000)는 상기 송신부 및/또는 수신부를 통하여, 엑세스포인트 또는 게이트웨이로부터 정보를 송신 및/또는 수신할 수 있다. 또한, IoT 기기(2000)는 사용자 기기 또는 다른 IoT 기기와 통신하여 IoT 기기(2000)의 제어 정보 또는 데이터를 송신 및/또는 수신 할 수 있다.

본 실시예에서, 통신 인터페이스(2200)에 포함된 수신부는 아날로그-디지털 컨버터를 포함할 수 있다. 구체적으로, 통신 인터페이스(2200)에 포함된 수신부는 아날로그-디지털 컨버터를 포함할 수 있으며, 아날로그-디지털 컨버터는 전술한 바와 같이 피드백 회로를 이용하여 전력 소모를 감소하는 비교기 회로를 포함할 수 있다.

IoT 기기(2000)는 연산을 수행하는 프로세서(processor) 또는 AP(2100)를 더 포함할 수 있다. IoT 기기(2000)는 내부 전력 공급을 위하여 배터리를 내장하거나 외부에서 전력을 공급받는 전원 공급부를 더 포함할 수 있다. 또한, IoT 기기(2000)는 내부 상태 또는 데이터를 표시하기 위한 디스플레이(2400)를 포함할 수 있다. 사용자는 IoT 기기(2000)의 디스플레이(2400)의 UI(User Interface)를 통하여 IoT 기기(2000)를 제어할 수 있다. IoT 기기(2000)는 상기 송신부를 통하여 내부 상태 및/또는 데이터를 외부로 전송하며 상기 수신부를 통하여 외부로부터 제어 명령 및/또는 데이터를 수신할 수 있다.

메모리(2300)는 IoT 기기(2000)를 제어하는 제어 명령어 코드, 제어 데이터 또는 사용자 데이터를 저장할 수 있다. 메모리(2300)는 휘발성 메모리 또는 비휘발성 메모리 중 적어도 하나를 포함할 수 있다.

IoT 기기(2000)는 저장 장치를 더 포함할 수 있다. 저장 장치는 비휘발성 매체일 수 있다. 저장 장치는 입출력부(2500)를 통해 제공된 사용자의 정보 및 센서(2600)를 통해 수집된 센싱 정보들을 저장할 수 있다.

도 22는 본 발명의 실시예들에 따른 비교기 회로를 포함하는 메모리 장치의 일 실시예를 나타내는 블록도이다.

도 22를 참조하면, 메모리 장치(2200)는 코맨드 제어 로직(410), 어드레스 레지스터(420), 뱅크 제어 로직(430), 행 선택 회로(460), 컬럼 디코더(470), 메모리 셀 어레이(480), 센스 앰프부(485), 입출력 게이팅 회로(490), 데이터 입출력 버퍼(495), 리프레쉬 컨트롤러(440), 해머 어드레스 관리부(450), 센서(SEN)(700) 및 코드 발생부(CGEN)(800)를 포함할 수 있다.

메모리 셀 어레이(480)는 복수의 메모리 뱅크들, 즉 복수의 뱅크 어레이들(480a~480h)을 포함할 수 있다. 행 선택 회로(460)는 복수의 뱅크 어레이들(480a~480h)에 각각 연결된 복수의 뱅크 행 선택 회로들(460a~460h)을 포함하고, 컬럼 디코더(470)는 복수의 뱅크 어레이들(480a~480h)에 각각 연결된 복수의 컬럼 디코더들(470a~470h)을 포함하며, 센스 앰프부(485)는 복수의 뱅크 어레이들(480a~480h)에 각각 연결된 복수의 센스 앰프들(485a~485h)을 포함할 수 있다.

어드레스 레지스터(420)는 메모리 컨트롤러로부터 뱅크 어드레스(BANK_ADDR), 로우(행) 어드레스(ROW_ADDR) 및 컬럼 어드레스(COL_ADDR)를 포함하는 어드레스(ADD)를 수신할 수 있다. 어드레스 레지스터(420)는 수신된 뱅크 어드레스(BANK_ADDR)를 뱅크 제어 로직(430)에 제공하고, 수신된 로우 어드레스(ROW_ADDR)를 행 선택 회로(460)에 제공하며, 수신된 컬럼(열) 어드레스(COL_ADDR)를 컬럼 디코더(470)에 제공할 수 있다.

뱅크 제어 로직(430)은 뱅크 어드레스(BANK_ADDR)에 응답하여 뱅크 제어 신호들을 생성할 수 있다. 상기 뱅크 제어 신호들에 응답하여, 복수의 뱅크 행 선택 회로들(460a~460h) 중 뱅크 어드레스(BANK_ADDR)에 상응하는 뱅크 행 선택 회로가 활성화되고, 복수의 뱅크 컬럼 디코더들(470a~470h) 중 뱅크 어드레스(BANK_ADDR)에 상응하는 뱅크 컬럼 디코더가 활성화될 수 있다.

어드레스 레지스터(220)로부터 출력된 로우 어드레스(ROW_ADDR)는 뱅크 행 선택 회로들(460a~460h)에 각각 인가될 수 있다. 뱅크 행 선택 회로들(460a~460h) 중 뱅크 제어 로직(430)에 의해 활성화된 뱅크 행 선택 회로는 로우 어드레스(ROW_ADDR)를 디코딩하여 상기 로우 어드레스에 상응하는 워드 라인을 활성화할 수 있다. 예를 들어, 상기 활성화된 뱅크 행 선택 회로는 로우 어드레스에 상응하는 워드 라인에 워드 라인 구동 전압을 인가할 수 있다.

컬럼 디코더(470)는 컬럼 어드레스 래치를 포함할 수 있다. 컬럼 어드레스 래치는 어드레스 레지스터(420)로부터 컬럼 어드레스(COL_ADDR)를 수신하고, 수신된 컬럼 어드레스(COL_ADDR)를 일시적으로 저장할 수 있다. 또한, 컬럼 어드레스 래치는, 버스트 모드(burst mode)에서, 수신된 컬럼 어드레스(COL_ADDR)를 점진적으로 증가시킬 수 있다. 컬럼 어드레스 래치는 일시적으로 저장된 또는 점진적으로 증가된 컬럼 어드레스(COL_ADDR)를 뱅크 컬럼 디코더들(470a~470h)에 각각 인가할 수 있다.

뱅크 컬럼 디코더들(470a~470h) 중 뱅크 제어 로직(430)에 의해 활성화된 뱅크 컬럼 디코더는 입출력 게이팅 회로(490)를 통하여 뱅크 어드레스(BANK_ADDR) 및 컬럼 어드레스(COL_ADDR)에 상응하는 센스 앰프를 활성화시킬 수 있다.

입출력 게이팅 회로(490)는 입출력 데이터를 게이팅하는 회로들과 함께, 입력 데이터 마스크 로직, 뱅크 어레이들(480a~480h)로부터 출력된 데이터를 저장하기 위한 독출 데이터 래치들, 및 뱅크 어레이들(480a~480h)에 데이터를 기입하기 위한 기입 드라이버들을 포함할 수 있다.

뱅크 어레이들(480a~480h) 중 하나의 뱅크 어레이에서 독출될 데이터(DQ)는 상기 하나의 뱅크 어레이에 상응하는 센스 앰프에 의해 감지되고, 상기 독출 데이터 래치들에 저장될 수 있다. 상기 독출 데이터 래치들에 저장된 데이터(DQ)는 데이터 입출력 버퍼(495)를 통하여 메모리 컨트롤러에 제공될 수 있다. 뱅크 어레이들(480a~480h) 중 하나의 뱅크 어레이에 기입될 데이터(DQ)는 상기 메모리 컨트롤러로부터 데이터 입출력 버퍼(495)에 제공될 수 있다. 데이터 입출력 버퍼(495)에 제공된 데이터(DQ)는 상기 기입 드라이버들을 통하여 상기 하나의 뱅크 어레이에 기입될 수 있다.

코맨드 제어 로직(410)은 메모리 장치(400)의 동작을 제어할 수 있다. 예를 들어, 코맨드 제어 로직(410)은 메모리 장치(400)에 기입 동작, 독출 동작 또는 리프레쉬 동작이 수행되도록 제어 신호들을 생성할 수 있다.

코맨드 제어 로직(410)은 도 8의 메모리 컨트롤러(200)로부터 전송되는 코맨드(CMD)에 기초하여 액티브 신호(IACT), 프리차지 신호(IPRE), 리프레쉬 신호(IREF), 독출 신호(IRD), 기입 신호(WR) 등과 같은 내부 코맨드 신호들을 발생할 수 있다.

코맨드 제어 로직(410)은 메모리 컨트롤러로부터 수신되는 코맨드(CMD)를 디코딩하는 코맨드 디코더(411) 및 메모리 장치(400)의 동작을 제어하기 위한 값들을 저장하는 모드 레지스터 세트(MRS: mode register set)(412)를 포함할 수 있다.

도 22에는 코맨드 제어 로직(410)과 어드레스 레지스터(420)가 별개의 구성 요소들인 것으로 도시되어 있으나, 코맨드 제어 로직(410)과 어드레스 레지스터(420)는 불가분적인 하나의 구성 요소로 구현될 수도 있다.

또한 도 22에는 코맨드(CMD) 및 어드레스(ADDR)가 별개의 신호로 각각 제공되는 것으로 도시되어 있으나, LPDDR5 표준 등에 제시되는 바와 같이 어드레스는 코맨드에 포함되는 것으로 간주될 수 있다.

해머 리프레쉬 관리부(450)는 뱅크 어드레스(BANK_ADDR) 및 로우 어드레스(ROW_ADDR)에 기초하여 뱅크 어레이들(480a~480h)에 대한 액세스 어드레스들을 통합하여 관리하고 해머 리프레쉬 동작을 위해 상기 액세스 어드레스들 중에서 집중적으로 액세스되는 해머 어드레스(HADD)를 제공한다. 리프레쉬 컨트롤러(440)는 해머 어드레스(HADD)에 기초하여 해머 어드레스(HADD)에 상응하는 행과 물리적으로 인접하는 행의 어드레스를 나타내는 해머 리프레쉬 어드레스 신호를 발생한다.

센서(700)는 메모리 장치(2200)의 전압, 동작 온도를 측정하여 아날로그 신호(ANL)를 발생할 수 있다. 코드 발생부(800)는 아날로그 신호(ANL)를 변환하여 디지털 코드(DCODE)를 발생할 수 있다. 코드 발생부(800)는 전술한 바와 같이 피드백 회로를 이용하여 전력 소모를 감소하는 적어도 하나의 비교기 회로를 포함할 수 있다.

코맨드 제어 로직(410)은 모드 레지스터에 저장된 해머 제어 정보(HCINF), 즉 모드 정보(MD) 및 해머 비율 정보(HMRT)를 리프레쉬 컨트롤러(440)에 제공할 수 있고, 리프레쉬 컨트롤러(440)는 가변 해머 제어 모드에서 해머 제어 정보(HCINF)에 기초하여 전술한 해머 비율(NH/NN)을 가변할 수 있다.

도 23은 본 발명의 실시예들에 따른 비교기 회로를 포함하는 자율 주행장치의 일 실시예를 나타내는 블록도이다.

도 23을 참조하면, 자율 주행장치(3000)는 구동부(3110), 센서부(3120), 저장부(3130), 제어부(3140) 및 통신부(3150)를 포함할 수 있다.

구동부(3110)는 자율 주행장치(3000)의 구동을 위한 다양한 장치 및 유닛을 포함할 수 있다. 일 예로, 자율 주행장치(3000)가 지상을 주행하는 장치인 경우, 구동부(3110)는 엔진/모터(3111), 조향 유닛(3112), 브레이크 유닛(3113) 등을 포함할 수 있다.

엔진/모터(3111)는 내연 기관, 전기 모터, 증기 기관, 및 스틸링 엔진(stirling engine) 간의 임의의 조합이 될 수 있다. 예를 들어, 자율 주행장치(3000)가 가스-전기 하이브리드 자동차(gas-electric hybrid car)인 경우, 엔진/모터(3111)는 가솔린 엔진 및 전기 모터가 될 수 있다. 일 예로, 엔진/모터(3111)는 자율 주행장치(3000)가 기 설정된 주행 경로로 주행하기 위한 동력을 공급할 수 있다.

조향 유닛(3112)은 자율 주행장치(3000)의 방향을 조절하도록 구성되는 매커니즘들의 조합이 될 수 있다. 일 예로, 조향 유닛(3112)은 자율 주행장치(3000)가 주행 도중 장애물을 인식하면 자율 주행장치(3000)의 방향을 변경할 수 있다. 자율 주행장치(3000)가 차량인 경우, 조향 유닛(3112)은 핸들을 시계 방향 또는 반시계 방향으로 회전함에 따라 자율 주행장치(3000)의 방향을 변경할 수 있다.

브레이크 유닛(3113)은 자율 주행장치(3000)를 감속시키도록 구성되는 매커니즘들의 조합이 될 수 있다. 예를 들어, 브레이크 유닛(3113)은 휠/타이어의 속도를 줄이기 위해 마찰을 사용할 수 있다. 브레이크 유닛(3113)은 자율 주행장치(3000)가 주행 도중 장애물을 인식하면 자율 주행장치(3000)를 감속시킬 수 있다.

구동부(3110)는 지상을 주행하는 자율 주행장치(3000)의 구동부에 한정되지 않으며, 비행 추진 유닛, 프로펠러, 날개 등을 포함할 수 있으며, 다양한 선박 추진 장치를 포함할 수 있다.

센서부(3120)는 자율 주행장치(3000)의 주변 환경에 관한 정보를 센싱할 수 있도록 구성되는 다수의 센서들을 포함할 수 있다. 예를 들어, 센서부(3120)는 이미지 센서(3121), 거리 센서(3122), LIDAR 유닛(3123), RADAR 유닛(3124), 적외선 센서(3125), GPS(3126), 지자기 센서(3127) 및 가속도 센서(3128) 중 적어도 하나를 포함할 수 있다.

이미지 센서(3121)는 자율 주행장치(3000)의 외부에 위치한 외부 객체를 촬영할 수 있다. 촬영된 외부 객체는 자율 주행장치(3000)의 속력 및 방향 중 적어도 하나를 변경하기 위한 데이터로 사용될 수 있다. 이미지 센서(3121)는 CCD(Charge Coupled Device), CMOS(Complementary Metal Oxide Semiconductor) 등 다양한 유형의 센서로 구현될 수 있다. 또한, 거리 센서(3122)는 자율 주행장치(3000)와 외부 객체의 거리를 판단하는 정보를 획득할 수 있다.

LIDAR 유닛(3123), RADAR 유닛(3124) 및 적외선 센서(3125)는 특정 신호를 출력하여 자율 주행장치(3000)가 위치해 있는 환경 내의 외부 객체들을 감지하도록 구성되는 센서일 수 있다. 보다 구체적으로, LIDAR 유닛(3123)은 레이저를 방출하도록 구성되는 레이저 광원 및/또는 레이저 스캐너와, 레이저의 반사를 검출하도록 구성되는 검출기를 포함할 수 있다. RADAR 유닛(3124)은 무선 신호를 사용하여 자율 주행장치(3000)가 위치해 있는 환경 내의 물체들을 감지하도록 구성되는 센서이다. 또한, RADAR 유닛(3124)은 물체들의 속도 및/또는 방향을 감지하도록 구성될 수 있다. 적외선 센서(3125)는 적외선 영역의 파장의 광을 사용하여 자율 주행장치(3000)가 위치해 있는 환경 내의 외부 객체들을 감지하도록 구성되는 센서이다.

GPS(3126), 지자기 센서(3127) 및 가속도 센서(3128)는 자율 주행장치(3000)의 속력, 방향, 위치 등에 대한 정보를 획득하도록 구성되는 센서일 수 있다. 구체적으로, 자율 주행장치(3000)의 현재 상태에 관한 정보를 획득하여 외부 객체와의 충돌 가능성 등을 판단할 수 있다. GPS(3126)는 자율 주행장치(3000)의 위치를 인공 위성을 통해 위도 및 경도 데이터를 수신할 수 있으며, 지자기 센서(3127) 및 가속도 센서(3128)는 자율 주행장치(3000)의 운동량에 따라 자율 주행장치(3000)의 현재 상태를 판단할 수 있다.

저장부(3130)는 제어부(3140)가 각종 처리를 실행하기 위해 필요한 데이터를 저장한다. 일 예로, 저장부(3130)는 제어부(3140)에 포함된 롬(ROM), 램(RAM) 등의 내부 메모리로 구현되거나, 제어부(3140)와 별도의 메모리로 구현될 수도 있다. 이 경우, 저장부(3130)는 데이터 저장 용도에 따라 자율 주행장치(3000)에 임베디드된 메모리 형태로 구현되거나, 자율 주행장치(3000)에 탈부착이 가능한 메모리 형태로 구현될 수도 있다.

예를 들어, 자율 주행장치(3000)의 구동을 위한 데이터의 경우 자율 주행장치(3000)에 임베디드된 메모리에 저장되고, 자율 주행장치(3000)의 확장 기능을 위한 데이터의 경우 자율 주행장치(3000)에 탈부착이 가능한 메모리에 저장될 수 있다.

한편, 자율 주행장치(3000)에 임베디드된 메모리의 경우 비휘발성 메모리, 휘발성 메모리, 플래시 메모리, 하드 디스크 드라이브(HDD) 또는 솔리드 스테이트 드라이브(SSD) 등과 같은 형태로 구현되고, 자율 주행장치(3000)에 탈부착이 가능한 메모리의 경우 메모리 카드(예를 들어, micro SD 카드, USB 메모리 등), USB 포트에 연결가능한 외부 메모리(예를 들어, USB 메모리) 등과 같은 형태로 구현될 수 있다.

통신부(3150)는 자율 주행장치(3000)와 외부 장치 간 통신을 수행한다. 일 예로, 통신부(3150)는 자율 주행장치(3000) 및 외부 장치의 주행 정보를 송수신할 수 있다. 예를 들어, 통신부(3150)는 IR(Infrared) 통신, WI-FI(Wireless Fidelity), Bluetooh, Zigbee, 비콘(Beacon), NFC(near field communication), WAN, 이더넷(Ethernet), IEEE 1394, HDMI, USB, MHL, AES/EBU, 옵티컬(Optical), 코액셜(Coaxial) 등과 같은 다양한 통신 방식을 통해 통신을 수행할 수 있다. 다만, 경우에 따라 통신부(3150)는 주행 정보를 서버(미도시)를 통해 통신을 수행할 수도 있다.

제어부(3140)는 RAM(3141), ROM(3142), CPU(3143), 변환부(CONV)(3144) 및 버스(3145)를 포함할 수 있다. RAM(3141), ROM(3142), CPU(3143) 및 변환부(3144)는 버스(3145)를 통해 서로 연결될 수 있고, 적어도 2개의 구성 요소들은 다이렉트 신호 라인들을 통해 직접 연결될 수도 있다. 일 실시예에서, 제어부(3140)는 SoC(System On Chip)로 구현될 수 있다.

RAM(3141)은 저장부(3130)로부터 독출된 자율 주행장치(3000)의 주행에 관련된 각종 명령어, 인스트럭션 등을 로딩하기 위한 메모리이다. ROM(3142)에는 시스템 부팅을 위한 명령어 세트 등이 저장된다. 자율 주행장치(3000)에 턴 온 명령이 입력되어 전원이 공급되면, CPU(3143)는 ROM(3142)에 저장된 명령어에 따라 저장부(3130)에 저장된 O/S를 RAM(3141)에 복사하고, O/S를 실행시켜 시스템을 부팅시킨다. 부팅이 완료되면, CPU(3143)는 저장부(3130)에 저장된 각종 애플리케이션 프로그램을 RAM(3141)에 복사하고, RAM(3141)에 복사된 애플리케이션 프로그램을 실행시켜 각종 동작을 수행한다. 제어부(3140)는 저장부(3110)에 저장된 모듈을 이용하여 다양한 동작을 수행할 수 있다.

변환부(3144)는 전술한 바와 같은 아날로그-디지털 컨버터를 포함할 수 있고, 상기 아날로그-디지털 컨버터는 본 발명의 실시예들에 따른 피드백 회로를 포함하는 적어도 하나의 비교기 회로를 포함할 수 있다. 변환부(3144)는 센서부(3120)로부터 획득된 아날로그 신호를 디지털 신호로 변환하여 CPU(3143)에 제공하거나, CPU(3143)로부터 제공되는 디지털 신호를 변환하여 구동부(3110)를 제어하기 위한 아날로그 신호를 제공할 수 있다.

본 발명의 실시예들에 따라서, 변환부(3144)에 포함되는 빌트-인 셀프-테스트 회로는 다양한 테스트 패턴을 갖는 디지털 테스트 신호 및 아날로그 테스트 신호를 발생하여 전술한 바와 같은 다양한 테스트 동작을 수행할 수 있다.

이상 설명한 바와 같이, 본 발명의 실시예들에 따른 비교기 회로는 피드백 회로를 이용하여 상기 샘플링 구간 동안에 제1 반전 증폭 회로의 입력 노드를 레일-투-레일 전압으로 증폭함으로써, 제1 반전 증폭 회로의 동작 전류를 감소하여 비교기 회로의 전력 소모를 감소할 수 있다. 이와 같은 비교기 회로를 이용하여 다양한 반도체 장치 및 집적 회로의 전력 소모를 감소할 수 있다.

본 발명의 실시예들은 비교기 회로를 포함하는 장치 및 시스템에 유용하게 이용될 수 있다. 특히 본 발명의 실시예들은 메모리 카드, 솔리드 스테이트 드라이브(Solid State Drive; SSD), 임베디드 멀티미디어 카드(eMMC, embedded multimedia card), 컴퓨터(computer), 노트북(laptop), 핸드폰(cellular phone), 스마트폰(smart phone), MP3 플레이어, 피디에이(Personal Digital Assistants; PDA), 피엠피(Portable Multimedia Player; PMP), 디지털 TV, 디지털 카메라, 포터블 게임 콘솔(portable game console), 네비게이션(navigation) 기기, 웨어러블(wearable) 기기, IoT(internet of things;) 기기, IoE(internet of everything:) 기기, e-북(e-book), VR(virtual reality) 기기, AR(augmented reality) 기기, 서버 시스템, 오토모티브 장치 등과 같은 전자 기기에 더욱 유용하게 적용될 수 있다.

상기에서는 본 발명이 바람직한 실시예를 참조하여 설명하였지만, 해당 기술분야의 숙련된 당업자는 하기의 청구범위에 기재된 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 것이다.

Claims

등화 구간 및 샘플링 구간 동안에 포지티브 입력 전압 및 네거티브 입력 전압의 각각을 교호적으로(alternately) 선택하여 증폭 입력 신호를 생성하는 입력 회로;
상기 샘플링 구간 동안에 상기 증폭 입력 신호에 기초한 반전 증폭을 수행하여 중간 증폭 신호를 생성하는 제1 반전 증폭 회로;
상기 샘플링 구간 동안에 상기 중간 증폭 신호에 기초한 반전 증폭을 수행하여 비교 결과 신호를 생성하는 제2 반전 증폭 회로;
상기 입력 회로 및 상기 제1 반전 증폭 회로의 입력 노드 사이에 연결되는 제1 커플링 회로;
상기 제1 반전 증폭 회로의 출력 노드 및 상기 제2 반전 증폭 회로의 입력 노드 사이에 연결되는 제2 커플링 회로; 및
상기 샘플링 구간 동안에 상기 비교 결과 신호에 기초하여 상기 제1 반전 증폭 회로의 입력 노드를 전원 전압 또는 접지 전압에 해당하는 레일-투-레일 전압으로 증폭하는 피드백 회로를 포함하는 비교기 회로.
제1 항에 있어서,
상기 제1 반전 증폭 회로의 입력 노드를 상기 레일-투-레일 전압으로 증폭하여 상기 제1 반전 증폭 회로의 동작 전류를 감소하는 것을 특징으로 하는 비교기 회로.
제1 항에 있어서,
상기 피드백 회로는,
상기 샘플링 구간 동안에 활성화되는 래치 신호에 기초하여 상기 제2 반전 증폭 회로의 출력 노드 및 상기 제1 반전 증폭 회로의 입력 노드를 전기적으로 연결하는 피드백 스위치를 포함하는 것을 특징으로 하는 비교기 회로.
제1 항에 있어서,
상기 피드백 회로는,
상기 제2 반전 증폭 회로의 출력 노드 및 상기 제1 반전 증폭 회로의 입력 노드 사이에 연결되는 피드백 캐패시터를 포함하는 것을 특징으로 하는 비교기 회로.
제1 항에 있어서,
상기 제1 반전 증폭 회로는,
상기 제1 반전 증폭 회로의 입력 노드 및 상기 제1 반전 증폭 회로의 출력 노드 사이에 연결되는 제1 인버터;
상기 제1 반전 증폭 회로의 입력 노드 및 상기 제1 반전 증폭 회로의 출력 노드 사이에 상기 제1 인버터와 병렬로 연결되고, 상기 등화 구간에 상응하는 활성화 구간을 갖는 등화 신호에 기초하여 턴온되는 제1 등화 스위치;
상기 제1 반전 증폭 회로의 입력 노드 및 상기 제1 반전 증폭 회로의 출력 노드 사이에 상기 제1 등화 스위치와 직렬로 연결되고, 상기 등화 신호 또는 상기 샘플링 구간 동안에 활성화되는 래치 신호에 기초하여 턴온되는 제2 등화 스위치를 포함하는 것을 특징으로 하는 비교기 회로.
제5 항에 있어서,
상기 피드백 회로는,
상기 래치 신호에 기초하여 상기 제2 반전 증폭 회로의 출력 노드 및 상기 제1 등화 스위치와 상기 제2 등화 스위치의 연결 노드를 전기적으로 연결하는 피드백 스위치를 포함하는 것을 특징으로 하는 비교기 회로.
제5 항에 있어서,
상기 피드백 회로는,
상기 제2 반전 증폭 회로의 출력 노드 및 상기 제1 등화 스위치와 상기 제2 등화 스위치의 연결 노드 사이에 연결되는 피드백 캐패시터를 포함하는 것을 특징으로 하는 비교기 회로.
제1 항에 있어서,
상기 비교기 회로는, 포지티브 비교 결과 신호 및 상기 포지티브 비교 결과 신호와 상보적인 네거티브 비교 결과 신호를 생성하는 차동 구조를 갖는 것을 특징으로 하는 비교기 회로.
제1 항에 있어서,
상기 입력 회로는, 상기 등화 구간에 상응하는 활성화 구간을 갖는 등화 신호 및 상기 샘플링 구간에 상응하는 활성화 구간을 갖는 샘플링 신호에 기초하여 상기 증폭 입력 신호를 생성하고,
상기 제1 반전 증폭 회로 및 상기 제2 반전 증폭 회로는, 상기 등화 신호에 기초하여, 상기 등화 구간 동안에 상기 제1 반전 증폭 회로 및 상기 제2 반전 증폭 회로에 포함되는 인버터의 입력 및 출력을 전기적으로 연결하는 등화 동작을 수행하고,
상기 피드백 회로는, 상기 샘플링 구간 동안에 활성화되는 래치 신호에 기초하여 상기 제1 반전 증폭 회로의 입력 노드를 상기 레일-투-레일 전압으로 증폭하는 것을 특징으로 하는 비교기 회로.
등화 구간 및 샘플링 구간 동안에 포지티브 입력 전압 및 네거티브 입력 전압의 각각을 교호적으로(alternately) 선택하여, 샘플링 노드를 통하여 증폭 입력 신호를 생성하는 입력 회로;
상기 샘플링 노드 및 제1 노드 사이에 연결되는 제1 커플링 캐패시터;
상기 제1 노드 및 제2 노드 사이에 연결되는 제1 인버터;
상기 등화 구간에 상응하는 활성화 구간을 갖는 등화 신호에 기초하여 상기 제1 노드 및 상기 제2 노드를 전기적으로 연결하는 제1 등화 스위치;
상기 제2 노드 및 제3 노드 사이에 연결되는 제2 커플링 캐패시터;
상기 제3 노드 및 제4 노드 사이에 연결되는 제2 인버터;
상기 등화 신호에 기초하여 상기 제3 노드 및 제4 노드를 전기적으로 연결하는 제2 등화 스위치;
상기 래치 신호에 기초하여 상기 제4 포지티브 노드 및 상기 제1 포지티브 노드를 전기적으로 연결하는 포지티브 피드백 스위치; 및
상기 샘플링 구간 동안에 활성화되는 래치 신호에 기초하여 상기 제4 노드 및 상기 제1 노드를 전기적으로 연결하는 피드백 스위치를 포함하는 비교기 회로.