JP3031486B2 - 差動チョッパ形コンパレータ - Google Patents
差動チョッパ形コンパレータInfo
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Classifications
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- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K5/00—Manipulating of pulses not covered by one of the other main groups of this subclass
- H03K5/22—Circuits having more than one input and one output for comparing pulses or pulse trains with each other according to input signal characteristics, e.g. slope, integral
- H03K5/24—Circuits having more than one input and one output for comparing pulses or pulse trains with each other according to input signal characteristics, e.g. slope, integral the characteristic being amplitude
- H03K5/2472—Circuits having more than one input and one output for comparing pulses or pulse trains with each other according to input signal characteristics, e.g. slope, integral the characteristic being amplitude using field effect transistors
- H03K5/249—Circuits having more than one input and one output for comparing pulses or pulse trains with each other according to input signal characteristics, e.g. slope, integral the characteristic being amplitude using field effect transistors using clock signals
-
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- Nonlinear Science (AREA)
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- Analogue/Digital Conversion (AREA)
Description
【発明の詳細な説明】 〔産業上の利用分野〕 本発明はチョッパ形コンパレータに関するものであ
り，特に，アナログ・ディジタル変換装置（A/Dコンバ
ータ）などに用いられる耐ノイズ特性を向上させた差動
チョッパ形コンパレータに関する。
り，特に，アナログ・ディジタル変換装置（A/Dコンバ
ータ）などに用いられる耐ノイズ特性を向上させた差動
チョッパ形コンパレータに関する。
A/Dコンバータに用いるコンパレータしては，差動ア
ンプを用いたコンパレータ，インバータを用いたチョッ
パ形コンパレータなどが使用されている。
ンプを用いたコンパレータ，インバータを用いたチョッ
パ形コンパレータなどが使用されている。
CMOSで構成した差動アンプを用いるコンパレータはノ
イズに強いという利点はあるものの，差動アンプを構成
するMOSトランジスタ自体がもつゲートしきい値のバラ
ツキのためオフセット誤差を小さくすることができない
という問題がある。また，回路構成も複雑になるという
問題がある。さらに，比精度の高いキャパシタが必要に
なるから,A/Dコンバータを他の回路，たとえば，ディジ
タル信号処理プロセッサ（DSP），マイクロコンピュー
タなどと同一ICチップに混載させる場合，通常のディジ
タル回路形成用に開発された製造プロセスをそのまま使
用できなくなるという問題に遭遇する。
イズに強いという利点はあるものの，差動アンプを構成
するMOSトランジスタ自体がもつゲートしきい値のバラ
ツキのためオフセット誤差を小さくすることができない
という問題がある。また，回路構成も複雑になるという
問題がある。さらに，比精度の高いキャパシタが必要に
なるから,A/Dコンバータを他の回路，たとえば，ディジ
タル信号処理プロセッサ（DSP），マイクロコンピュー
タなどと同一ICチップに混載させる場合，通常のディジ
タル回路形成用に開発された製造プロセスをそのまま使
用できなくなるという問題に遭遇する。
これに対して，インバータを用いるチョッパ形コンパ
レータはオフセット誤差が小さく，他のディジタル回路
と同じ製造プロセスで製造できるから同一ICチップにそ
れらのディジタル回路と混載できるという利点がある。
レータはオフセット誤差が小さく，他のディジタル回路
と同じ製造プロセスで製造できるから同一ICチップにそ
れらのディジタル回路と混載できるという利点がある。
第６図にA/Dコンバータに用いられている従来のA/Dコ
ンバータの１ビット分のチョッパ形コンパレータの回路
図を示す。このチョッパ形コンパレータは，リセット期
間と変換期間とで逆動作するスイッチ11および12,3段直
列に接続された回路51〜53,および，インバータ24から
なる。
ンバータの１ビット分のチョッパ形コンパレータの回路
図を示す。このチョッパ形コンパレータは，リセット期
間と変換期間とで逆動作するスイッチ11および12,3段直
列に接続された回路51〜53,および，インバータ24から
なる。
初段の回路51は入力キャパシタ15,アナログスイッチ1
6,インバータ17が図示のごとく接続されておりコンパレ
ータとして機能する。
6,インバータ17が図示のごとく接続されておりコンパレ
ータとして機能する。
第７図にコンパレータ回路51の詳細回路を示す。イン
バータ17はＰチャネルMOSトランジスタとＮチャネルMOS
トランジスタとが図示のごとく接続されたCMOSインバー
タとして構成されている。インバータ17の入力電圧VIN
・出力電圧VOUT特性を第８図に示す。スイッチ16は反転
クロックＮΦで動作するＰチャネルMOSトランジスタと
クロックΦで動作するＮチャンネルMOSトランジスタと
が並列に接続されたアナログスイッチである。
バータ17はＰチャネルMOSトランジスタとＮチャネルMOS
トランジスタとが図示のごとく接続されたCMOSインバー
タとして構成されている。インバータ17の入力電圧VIN
・出力電圧VOUT特性を第８図に示す。スイッチ16は反転
クロックＮΦで動作するＰチャネルMOSトランジスタと
クロックΦで動作するＮチャンネルMOSトランジスタと
が並列に接続されたアナログスイッチである。
第２段の回路52は容量結合キャパシタ18,スイッチ19,
インバータ20からなり，第７図に示した回路構成となる
が，この例示においては反転増幅回路として機能する。
第３段の回路53も第２段の回路52と同様の回路構成であ
り，反転増幅回路として機能する。
インバータ20からなり，第７図に示した回路構成となる
が，この例示においては反転増幅回路として機能する。
第３段の回路53も第２段の回路52と同様の回路構成であ
り，反転増幅回路として機能する。
上記回路の動作を第９図のタイミング図を参照して述
べる。同図において,SW11,SW12,SW16,SW19,SW22はそれ
ぞれアナログスイッチ11,12,16,19,22のオン（閉成）状
態，オフ（開成）状態を示す。
べる。同図において,SW11,SW12,SW16,SW19,SW22はそれ
ぞれアナログスイッチ11,12,16,19,22のオン（閉成）状
態，オフ（開成）状態を示す。
ADコンバータはリセット期間と変換期間とが交互に反
復される。
復される。
リセット期間の開始時において，スイッチ11のみオフ
にされ，その他のスイッチ12,16,19,22はオン状態にな
る。これにより，基準電圧信号PEFがスイッチ12を介し
てノードN1に印加され，各段の回路内のインバータ17,2
0,23の入出力端子が短絡される。
にされ，その他のスイッチ12,16,19,22はオン状態にな
る。これにより，基準電圧信号PEFがスイッチ12を介し
てノードN1に印加され，各段の回路内のインバータ17,2
0,23の入出力端子が短絡される。
その後，スイッチ16,19,22が順次オフにされていく。
この順次オフ動作は後段の回路が前段の回路の影響を受
けないようにするためである。
この順次オフ動作は後段の回路が前段の回路の影響を受
けないようにするためである。
変換期間において，スイッチ12のオフ動作と同時にス
イッチ11がオン状態になる。これにより，変換入力電圧
信号SINがノードN1に印加される。
イッチ11がオン状態になる。これにより，変換入力電圧
信号SINがノードN1に印加される。
以上の動作において，第７図および第８図を参照して
コンパレータ回路51の動作を述べる。
コンパレータ回路51の動作を述べる。
リセット期間において，アナログスイッチ16がオンに
されてインバータ17の入出力端子が短絡されると，イン
バータ17は直流全帰還がかかった状態となり，その出力
は入力電圧VINの中央値（VIN/2）と等しくなり，インバ
ータ17はアンプとして第８図の傾きの最大のところ，す
なわち，最もゲインの高いバイアス点BPに自動的に設定
される。この最大ゲインは100倍程度である。これによ
り，インバータ17の持つオフセットが相殺される。この
とき，入力キャパシタ15には， 差電圧＝（基準電圧VREF−入力電圧VIN） が充電される。
されてインバータ17の入出力端子が短絡されると，イン
バータ17は直流全帰還がかかった状態となり，その出力
は入力電圧VINの中央値（VIN/2）と等しくなり，インバ
ータ17はアンプとして第８図の傾きの最大のところ，す
なわち，最もゲインの高いバイアス点BPに自動的に設定
される。この最大ゲインは100倍程度である。これによ
り，インバータ17の持つオフセットが相殺される。この
とき，入力キャパシタ15には， 差電圧＝（基準電圧VREF−入力電圧VIN） が充電される。
スイッチ12,スイッチ16がオフ状態になると入力キャ
パシタ15の放電経路が絶たれるので入力キャパシタ15の
両端電圧はそのまま保持される。
パシタ15の放電経路が絶たれるので入力キャパシタ15の
両端電圧はそのまま保持される。
変換期間に入りスイッチ11がオンにされると，入力キ
ャパシタ15の出力側のノードN2の電圧は下記で示される
値になる。
ャパシタ15の出力側のノードN2の電圧は下記で示される
値になる。
変換入力電圧VCIN −（基準電圧VREF−入力電圧VIN） ・・・（１） この電圧がインバータ17自体の基準電圧と比較され，
基準電圧信号REFの電圧（VREF）が変換入力電圧信号SIN
の電圧（VCIN）よりも高ければ，インバータ17の出力側
のノードN3の出力レベルは「ロー」レベルとなり，逆の
場合は「ハイ」レベルとなる。
基準電圧信号REFの電圧（VREF）が変換入力電圧信号SIN
の電圧（VCIN）よりも高ければ，インバータ17の出力側
のノードN3の出力レベルは「ロー」レベルとなり，逆の
場合は「ハイ」レベルとなる。
このように，第１段のコンパレータ回路51は自己補正
形コンパレータ構成となっており，オフセットが相殺さ
れる。
形コンパレータ構成となっており，オフセットが相殺さ
れる。
第２段および第３段の回路52および53も第１段のコン
パレータ回路51と同じ自己補正コンパレータ回路構成で
あり，スイッチ19,22のオンによりインバータ20,23はオ
フセットが相殺される。しかしながら，これらの回路は
増幅度ほぼ100の反転増幅回路として機能し，コンパレ
ータ出力信号SOUTとして必要なレベルの信号にする。
パレータ回路51と同じ自己補正コンパレータ回路構成で
あり，スイッチ19,22のオンによりインバータ20,23はオ
フセットが相殺される。しかしながら，これらの回路は
増幅度ほぼ100の反転増幅回路として機能し，コンパレ
ータ出力信号SOUTとして必要なレベルの信号にする。
なお，各段のコンパレータ回路によって信号が反転さ
れるから，極性合わせとロジック出力のため最終段にイ
ンバータ24が接続されている。
れるから，極性合わせとロジック出力のため最終段にイ
ンバータ24が接続されている。
上記チョッパ形コンパレータを用いたA/Dコンバータ
をディジタル信号処理回路と同一ICチップに混載させよ
うとする場合，ディジタル信号処理回路が発生するスイ
ッチングノイズがチョッパ形コンパレータの電源線に混
入し，オフセット電圧が上昇する。上述したCMOSインバ
ータを用いたコンパレータ回路はリセット時のバイアス
電圧である基準電圧信号REFと入力電圧VINとの電圧差を
増幅するが，電源電圧が変動すると，その変動電圧のほ
ぼ1/2が入力電圧VINの変動としてみなされることにな
る。その結果，上述したコンパレータ回路のみでは電源
電圧除去比（PSRR）を大きくできず，電源電圧変動によ
ってA/Dコンバータの誤差が大きくなるという問題があ
る。
をディジタル信号処理回路と同一ICチップに混載させよ
うとする場合，ディジタル信号処理回路が発生するスイ
ッチングノイズがチョッパ形コンパレータの電源線に混
入し，オフセット電圧が上昇する。上述したCMOSインバ
ータを用いたコンパレータ回路はリセット時のバイアス
電圧である基準電圧信号REFと入力電圧VINとの電圧差を
増幅するが，電源電圧が変動すると，その変動電圧のほ
ぼ1/2が入力電圧VINの変動としてみなされることにな
る。その結果，上述したコンパレータ回路のみでは電源
電圧除去比（PSRR）を大きくできず，電源電圧変動によ
ってA/Dコンバータの誤差が大きくなるという問題があ
る。
また，ディジタル信号処理回路から発せられるスイッ
チングノイズが重畳した電源電圧および半導体基板との
カップリングによってA/Dコンバータの変換時にハイ・
インピーダンスになるノードN2,N4,N6が悪影響を受け，
入力電圧と基準電圧との差が小さいとき，カップリング
ノイズによってチョッパ形コンパレータが誤動作を起こ
すという問題がある。これは,A/Dコンバータの微分直線
性誤差を悪化させるという問題が生じる。
チングノイズが重畳した電源電圧および半導体基板との
カップリングによってA/Dコンバータの変換時にハイ・
インピーダンスになるノードN2,N4,N6が悪影響を受け，
入力電圧と基準電圧との差が小さいとき，カップリング
ノイズによってチョッパ形コンパレータが誤動作を起こ
すという問題がある。これは,A/Dコンバータの微分直線
性誤差を悪化させるという問題が生じる。
さらに，各段の回路のアナログスイッチ16,19,22のオ
ン・オフ動作によってクロック・フィード・スルーが生
じてA/Dコンバータが誤動作するという問題がある。
ン・オフ動作によってクロック・フィード・スルーが生
じてA/Dコンバータが誤動作するという問題がある。
以上，チョッパ形コンパレータをA/Dコンバータに用
いた場合について述べたが，他の比較回路として使用す
る場合も同様の問題に遭遇する。
いた場合について述べたが，他の比較回路として使用す
る場合も同様の問題に遭遇する。
したがって，本発明は，ディジタル回路からのスイッ
チングノイズなどのノイズの影響を受けにくく，また自
己の回路に内蔵するアナログスイッチの動作による悪影
響を受けにくいコンパレータを提供することを目的とす
る。
チングノイズなどのノイズの影響を受けにくく，また自
己の回路に内蔵するアナログスイッチの動作による悪影
響を受けにくいコンパレータを提供することを目的とす
る。
上記問題を解決するため、本発明においては、差動形
のコンパレータ回路を用いる。
のコンパレータ回路を用いる。
すなわち、本発明の差動チョッパ形コンパレータは、
入力信号が印加される入力信号端子と、基準信号が印加
される基準信号端子と、第１のノードに接続されている
第１のキャパシタと、上記第１のキャパシタに直列に接
続されている第１のインバータと、上記第１のインバー
タの出力端子と入力端子との間に接続されている第１の
スイッチとを備え、上記第１のスイッチは第１の期間と
第２の期間とからなる一連の期間の上記第１の期間にお
いて上記第１のインバータの入出力端子間を短絡する第
１のコンパレータ回路と、第２のノードに接続されてい
る第２のキャパシタと、上記第２のキャパシタに直列に
接続されている第２のインバータと、上記第２のインバ
ータの出力端子と入力端子との間に接続されている第２
のスイッチとを備え、上記第２のスイッチは上記第１の
期間において上記第２のインバータの入出力端子間を短
絡する第２のコンパレータ回路と、上記入力信号端子と
上記基準信号端子と上記第１のノードと上記第２のノー
ドとに接続されており、上記第１の期間には上記基準信
号端子と上記第１のノードとを接続して上記基準信号を
上記第１のノードに供給すると共に上記入力信号端子と
上記第２のノードとを接続して上記入力信号を上記第２
のノードに供給し、上記第２の期間には上記入力信号端
子と上記第１のノードとを接続して上記入力信号を上記
第１のノードに供給すると共に上記基準信号端子と上記
第２のノードとを接続して上記基準信号を上記第２のノ
ードに供給するスイッチング回路と、上記第１および第
２のコンパレータ回路の出力に接続されており、上記第
１および第２のコンパレータ回路の出力信号の差動比較
を行う差動比較回路とを有する。
入力信号が印加される入力信号端子と、基準信号が印加
される基準信号端子と、第１のノードに接続されている
第１のキャパシタと、上記第１のキャパシタに直列に接
続されている第１のインバータと、上記第１のインバー
タの出力端子と入力端子との間に接続されている第１の
スイッチとを備え、上記第１のスイッチは第１の期間と
第２の期間とからなる一連の期間の上記第１の期間にお
いて上記第１のインバータの入出力端子間を短絡する第
１のコンパレータ回路と、第２のノードに接続されてい
る第２のキャパシタと、上記第２のキャパシタに直列に
接続されている第２のインバータと、上記第２のインバ
ータの出力端子と入力端子との間に接続されている第２
のスイッチとを備え、上記第２のスイッチは上記第１の
期間において上記第２のインバータの入出力端子間を短
絡する第２のコンパレータ回路と、上記入力信号端子と
上記基準信号端子と上記第１のノードと上記第２のノー
ドとに接続されており、上記第１の期間には上記基準信
号端子と上記第１のノードとを接続して上記基準信号を
上記第１のノードに供給すると共に上記入力信号端子と
上記第２のノードとを接続して上記入力信号を上記第２
のノードに供給し、上記第２の期間には上記入力信号端
子と上記第１のノードとを接続して上記入力信号を上記
第１のノードに供給すると共に上記基準信号端子と上記
第２のノードとを接続して上記基準信号を上記第２のノ
ードに供給するスイッチング回路と、上記第１および第
２のコンパレータ回路の出力に接続されており、上記第
１および第２のコンパレータ回路の出力信号の差動比較
を行う差動比較回路とを有する。
第１および第２のコンパレータ回路は，上述した入力
キャパシタ，インバータ，および，スイッチからなる自
己補正形コンパレータ回路で構成されている。したがっ
て，これらコンパレータ回路自体はオフセットが自己相
殺される回路である。
キャパシタ，インバータ，および，スイッチからなる自
己補正形コンパレータ回路で構成されている。したがっ
て，これらコンパレータ回路自体はオフセットが自己相
殺される回路である。
第１と第２のコンパレータ回路とはそれぞれ，第１の
期間と第２の期間において異なる信号を入力して相反す
る比較動作を行う。すなわち，第１のコンパレータ回路
が基準信号に対する入力信号の大きさを比較するのに対
して，第２のコンパレータはその逆の入力信号に対する
基準信号の大きさを比較する。
期間と第２の期間において異なる信号を入力して相反す
る比較動作を行う。すなわち，第１のコンパレータ回路
が基準信号に対する入力信号の大きさを比較するのに対
して，第２のコンパレータはその逆の入力信号に対する
基準信号の大きさを比較する。
差動比較回路がこれら第１および第２のコンパレータ
の比較結果を差動比較して最終の比較結果を出力する。
の比較結果を差動比較して最終の比較結果を出力する。
もし，スイッチングノイズなどが電源電圧に重畳され
ている場合，同相ノイズは第１および第２のコンパレー
タ回路に対して等しく重畳される。差動形比較回路は第
１および第２のコンパレータ回路の出力を差動的に比較
するから，同相のスイッチングノイズが重畳されていて
もその同相スイッチングノイズは差動比較回路で相殺さ
れる。また上記同様にスイッチによるクロック・フィー
ド・スルーの影響が低減される。
ている場合，同相ノイズは第１および第２のコンパレー
タ回路に対して等しく重畳される。差動形比較回路は第
１および第２のコンパレータ回路の出力を差動的に比較
するから，同相のスイッチングノイズが重畳されていて
もその同相スイッチングノイズは差動比較回路で相殺さ
れる。また上記同様にスイッチによるクロック・フィー
ド・スルーの影響が低減される。
第１図に本発明の差動チョッパ形コンパレータの実施
例回路図を示す。
例回路図を示す。
この差動チョッパ形コンパレータは，スイッチ11〜1
4,第１のチョッパ形コンパレータ回路41,この回路41と
並列に設けられた第２のチョッパ形コンパレータ回路4
2,そして，差動コンパレータ31が図示のごとく接続され
ている。第１のチョッパ形コンパレータ回路41は，コン
パレータ回路51および反転増幅回路52からなる。同様
に，第２のチョッパ形コンパレータ回路42はコンパレー
タ回路55および反転増幅回路56からなる。
4,第１のチョッパ形コンパレータ回路41,この回路41と
並列に設けられた第２のチョッパ形コンパレータ回路4
2,そして，差動コンパレータ31が図示のごとく接続され
ている。第１のチョッパ形コンパレータ回路41は，コン
パレータ回路51および反転増幅回路52からなる。同様
に，第２のチョッパ形コンパレータ回路42はコンパレー
タ回路55および反転増幅回路56からなる。
コンパレータ回路51,55は自己補正形コンパレータ回
路で構成されている。たとえば，コンパレータ回路51は
入力キャパシタ15,インバータ17,および，インバータ17
短絡用アナログスイッチ16で構成されている。このコン
パレータ回路51の詳細回路は第７図に図示したものと同
様である。
路で構成されている。たとえば，コンパレータ回路51は
入力キャパシタ15,インバータ17,および，インバータ17
短絡用アナログスイッチ16で構成されている。このコン
パレータ回路51の詳細回路は第７図に図示したものと同
様である。
反転増幅回路52,56もコンパレータ回路51,55と同様の
回路構成である。しかしながら，これらの回路52,56は
それぞれ，ゲインがほぼ100倍の反転増幅回路として，
コンパレータ回路51,55の出力レベルの不足を補う回路
として設けられている。したがって，差動コンパレータ
31に対する信号レベルの要求に応じて，これら反転増幅
回路を適宜増加させる。なお，これらの回路はインバー
タを含んでいるから入力信号が反転される。そのため，
差動コンパレータ31に対する信号の極性を合わせるため
には，適宜，インバータを設ける必要がある。
回路構成である。しかしながら，これらの回路52,56は
それぞれ，ゲインがほぼ100倍の反転増幅回路として，
コンパレータ回路51,55の出力レベルの不足を補う回路
として設けられている。したがって，差動コンパレータ
31に対する信号レベルの要求に応じて，これら反転増幅
回路を適宜増加させる。なお，これらの回路はインバー
タを含んでいるから入力信号が反転される。そのため，
差動コンパレータ31に対する信号の極性を合わせるため
には，適宜，インバータを設ける必要がある。
第２図に差動コンパレータ31の回路構成を示す。この
差動コンパレータ31は第１のチョッパ形コンパレータ回
路41内のインバータ20からの出力信号S20と第２のチョ
ッパ形コンパレータ回路42内のインバータ30からの出力
信号S30とを入力信号として，その差に応じた比較結果
を差動コンパレータ出力信号SOUT,NSOUT（NSOUTはSOUT
の反転を示す）として出力する。
差動コンパレータ31は第１のチョッパ形コンパレータ回
路41内のインバータ20からの出力信号S20と第２のチョ
ッパ形コンパレータ回路42内のインバータ30からの出力
信号S30とを入力信号として，その差に応じた比較結果
を差動コンパレータ出力信号SOUT,NSOUT（NSOUTはSOUT
の反転を示す）として出力する。
以下，第３図の動作タイミングを参照して，第１図の
差動チョッパ形コンパレータがリセット期間および変換
期間を有するA/Dコンバータに用いられた場合の動作を
述べる。
差動チョッパ形コンパレータがリセット期間および変換
期間を有するA/Dコンバータに用いられた場合の動作を
述べる。
この例においては，サンプリング周期を規定するリセ
ット時間t1と変換時間t2とは等しい。同図のSW11〜SW1
4,SW16,SW19,SW26,SW29はそれぞれ，スイッチ11〜14,1
6,19,26,29のオン・オフ状態を示す。
ット時間t1と変換時間t2とは等しい。同図のSW11〜SW1
4,SW16,SW19,SW26,SW29はそれぞれ，スイッチ11〜14,1
6,19,26,29のオン・オフ状態を示す。
リセット期間において，第１のチョッパ形コンパレー
タ回路41のノードN1に基準電圧信号REFが印加されるよ
うにスイッチ12がオンにされる。一方，第２のチョッパ
形コンパレータ回路42のノードN6に変換入力電圧信号S
INが印加されるようにスイッチ13がオンにされる。同時
に，第１のチョッパ形コンパレータ回路41内のアナログ
スイッチ16,19,および，第２のチョッパ形コンパレータ
回路42内のアナログスイッチ26,29もオンにされる。こ
れにより，コンパレータ回路51の入力キャパシタ15には
基準電圧信号REFが印加され，コンパレータ回路55の入
力キャパシタ25には変換入力電圧信号SINが印加され
る。インバータ17,20,27,30のそれぞれの入出力端子が
短絡され，第８図を参照して上述したように，これらの
インバータはアンプとして最もゲインの高いバイアス点
に自動的に設定され，各インバータの持つオフセットが
相殺される。
タ回路41のノードN1に基準電圧信号REFが印加されるよ
うにスイッチ12がオンにされる。一方，第２のチョッパ
形コンパレータ回路42のノードN6に変換入力電圧信号S
INが印加されるようにスイッチ13がオンにされる。同時
に，第１のチョッパ形コンパレータ回路41内のアナログ
スイッチ16,19,および，第２のチョッパ形コンパレータ
回路42内のアナログスイッチ26,29もオンにされる。こ
れにより，コンパレータ回路51の入力キャパシタ15には
基準電圧信号REFが印加され，コンパレータ回路55の入
力キャパシタ25には変換入力電圧信号SINが印加され
る。インバータ17,20,27,30のそれぞれの入出力端子が
短絡され，第８図を参照して上述したように，これらの
インバータはアンプとして最もゲインの高いバイアス点
に自動的に設定され，各インバータの持つオフセットが
相殺される。
時間t3後，スイッチ16,26が同時にオフにされ，リセ
ット期間の終了時点でスイッチ19,29もオフにされる。
この順次オフ動作は前段のコンパレータ回路51,55の影
響が後段の反転増幅回路52,56に影響を及ぼすのを防止
するためである。
ット期間の終了時点でスイッチ19,29もオフにされる。
この順次オフ動作は前段のコンパレータ回路51,55の影
響が後段の反転増幅回路52,56に影響を及ぼすのを防止
するためである。
変換期間において，スイッチ19,29がオフにされるの
と同時に，スイッチ11をオン，スイッチ12をオフにし，
スイッチ13をオフ，スイッチ14をオンにして，入力キャ
パシタ15に変換入力電圧信号SINが印加され，入力キャ
パシタ25に基準電圧信号REFが印加されるようにする。
その結果，リセット期間において，基準電圧信号REFが
印加されていた第１のチョッパ形コンパレータ回路41の
入力キャパシタ15には変換期間において第１式と同様に
下記の電圧がかかる。
と同時に，スイッチ11をオン，スイッチ12をオフにし，
スイッチ13をオフ，スイッチ14をオンにして，入力キャ
パシタ15に変換入力電圧信号SINが印加され，入力キャ
パシタ25に基準電圧信号REFが印加されるようにする。
その結果，リセット期間において，基準電圧信号REFが
印加されていた第１のチョッパ形コンパレータ回路41の
入力キャパシタ15には変換期間において第１式と同様に
下記の電圧がかかる。
変換入力電圧VCIN −（基準電圧VREF−入力電圧VIN） ・・・（２） この電圧がコンパレータ回路51内のインバータ17自体
の基準電圧と比較され，基準電圧信号REFの電圧
（VREF）が変換入力電圧信号SINの電圧（VCIN）よりも
高ければ，インバータ17の出力側のノードN3の出力レベ
ルは「ロー」レベルとなり，逆の場合は「ハイ」レベル
となる。その出力が反転増幅回路52の結合キャパシタ18
を介してインバータ20に印加されて所定の信号レベルま
で反転増幅される。
の基準電圧と比較され，基準電圧信号REFの電圧
（VREF）が変換入力電圧信号SINの電圧（VCIN）よりも
高ければ，インバータ17の出力側のノードN3の出力レベ
ルは「ロー」レベルとなり，逆の場合は「ハイ」レベル
となる。その出力が反転増幅回路52の結合キャパシタ18
を介してインバータ20に印加されて所定の信号レベルま
で反転増幅される。
一方，リセット期間に変換入力電圧信号SINが印加さ
れていた第２のチョッパ形コンパレータ回路42の入力キ
ャパシタ25には変換期間において下記の電圧がかかる。
れていた第２のチョッパ形コンパレータ回路42の入力キ
ャパシタ25には変換期間において下記の電圧がかかる。
基準電圧VREF −（変換入力電圧VCIN−入力電圧VIN） ・・・（３） コンパレータ回路55および反転増幅回路56もコンパレ
ータ回路51および反転増幅回路52と同様の動作を行う。
ータ回路51および反転増幅回路52と同様の動作を行う。
差動コンパレータ31には第１のチョッパ形コンパレー
タ回路41からの信号S20と第２のチョッパ形コンパレー
タ回路42からの信号S30が入力されるが，これらの信号
は第２式および第３式から明らかなように，互いに反転
しあったものである。差動コンパレータ31はこれらの入
力信号S20,S30をもとにして，最終的に変換入力電圧信
号SINと基準電圧信号REFのいずれが大きいかを比較し
て，変換入力電圧信号SINが基準電圧信号REFよりも大き
い場合は論理「１」の電圧，たとえば,5V,逆の場合は論
理「０」の電圧，たとえば,0Vのコンパレータ出力信号S
OUTを行う。
タ回路41からの信号S20と第２のチョッパ形コンパレー
タ回路42からの信号S30が入力されるが，これらの信号
は第２式および第３式から明らかなように，互いに反転
しあったものである。差動コンパレータ31はこれらの入
力信号S20,S30をもとにして，最終的に変換入力電圧信
号SINと基準電圧信号REFのいずれが大きいかを比較し
て，変換入力電圧信号SINが基準電圧信号REFよりも大き
い場合は論理「１」の電圧，たとえば,5V,逆の場合は論
理「０」の電圧，たとえば,0Vのコンパレータ出力信号S
OUTを行う。
もし，電源にスイッチングノイズなどが重畳されてい
た場合，その影響は上段のチョッパ形コンパレータと下
段のチョッパ形コンパレータとに等しく及ぼされる。差
動コンパレータ31は第２図に図解したように，差動形コ
ンパレータとして構成されている。したがって，差動コ
ンパレータ31はかかるスイッチングノイズによる同相ノ
イズの影響を相殺して上記比較を行う。その結果，第１
図に図解した差動チョッパ形コンパレータはスイッチン
グノイズなどの影響を受けない。
た場合，その影響は上段のチョッパ形コンパレータと下
段のチョッパ形コンパレータとに等しく及ぼされる。差
動コンパレータ31は第２図に図解したように，差動形コ
ンパレータとして構成されている。したがって，差動コ
ンパレータ31はかかるスイッチングノイズによる同相ノ
イズの影響を相殺して上記比較を行う。その結果，第１
図に図解した差動チョッパ形コンパレータはスイッチン
グノイズなどの影響を受けない。
また，スイッチ11〜14,スイッチ16,スイッチ26のオン
・オフ動作によるスイッチノイズ（クロック・フィード
・スルー）がA/Dコンバータなどの精度を低下させる原
因となるが，本実施例においては，上述した同相ノイズ
のキャンセル効果と同様の理由により，その影響が極端
に小さくなる。
・オフ動作によるスイッチノイズ（クロック・フィード
・スルー）がA/Dコンバータなどの精度を低下させる原
因となるが，本実施例においては，上述した同相ノイズ
のキャンセル効果と同様の理由により，その影響が極端
に小さくなる。
第４図に第１図の差動チョッパ形コンパレータを適用
した逐次比較形A/Dコンバータの構成図を示す。
した逐次比較形A/Dコンバータの構成図を示す。
同図において，逐次比較形A/Dコンバータは，第１図
の差動チョッパ形コンパレータ61,D/Aコンバータ62,逐
次比較レジスタ63および制御回路64が図示の如く接続さ
れている。この逐次比較形A/Dコンバータは，アナログ
入力信号AINを上位のビットから逐次変換し基準信号と
比較し，所定の精度になるまで反復していく。すなわ
ち，変換の対象となるアナログ入力信号AINが差動チョ
ッパ形コンパレータ61の一方の端子に入力され，他方の
端子にはD/Aコンバータ62からの基準電圧が入力され
る。逐次比較レジスタ63は基準信号と変換結果を逐次比
較していく。制御回路64はこれらの回路の動作を制御す
る。そして、所定の変換精度に到達したとき，逐次比較
レジスタ63から変換されたディジタル値DOUTが出力され
る。
の差動チョッパ形コンパレータ61,D/Aコンバータ62,逐
次比較レジスタ63および制御回路64が図示の如く接続さ
れている。この逐次比較形A/Dコンバータは，アナログ
入力信号AINを上位のビットから逐次変換し基準信号と
比較し，所定の精度になるまで反復していく。すなわ
ち，変換の対象となるアナログ入力信号AINが差動チョ
ッパ形コンパレータ61の一方の端子に入力され，他方の
端子にはD/Aコンバータ62からの基準電圧が入力され
る。逐次比較レジスタ63は基準信号と変換結果を逐次比
較していく。制御回路64はこれらの回路の動作を制御す
る。そして、所定の変換精度に到達したとき，逐次比較
レジスタ63から変換されたディジタル値DOUTが出力され
る。
表−１に，第６図に示した従来のチョッパ形コンパレ
ータを用いた８ビット逐次比較形A/Dコンバータの変換
精度と，第１図に示した差動チョッパ形コンパレータを
用いた第４図の８ビット逐次比較形A/Dコンバータの変
換精度の評価結果を示す。この評価実験においては,DSP
と逐次比較形A/Dコンバータとを同じICチップに混載さ
せ,DSPを32MHzで動作させた場合（ON）と停止させた場
合（OFF）との相互比較を100回行い，その最小値，平均
値，最大値を測定した。
ータを用いた８ビット逐次比較形A/Dコンバータの変換
精度と，第１図に示した差動チョッパ形コンパレータを
用いた第４図の８ビット逐次比較形A/Dコンバータの変
換精度の評価結果を示す。この評価実験においては,DSP
と逐次比較形A/Dコンバータとを同じICチップに混載さ
せ,DSPを32MHzで動作させた場合（ON）と停止させた場
合（OFF）との相互比較を100回行い，その最小値，平均
値，最大値を測定した。
表−１において,INLは直線性誤差（Internal Nonline
rarity）を示し,DNLは微分直線性誤差（Differential N
onlinerarity）を示す。また，各精度はLSB（Least Sig
nificant Bit）で表している。
rarity）を示し,DNLは微分直線性誤差（Differential N
onlinerarity）を示す。また，各精度はLSB（Least Sig
nificant Bit）で表している。
従来のチョッパ形コンパレータを用いたA/Dコンバー
タはDSP動作時のINL最大値が0.50LSBである。これに対
して，本実施例の差動チョッパ形コンパレータを用いた
A/DコンバータはDSP動作時のINL最大値が0.23LSBにほぼ
半分に低下している。DNL最大値についてみると，従来
のA/Dコンバータでは0.48LSBであったものが，本実施例
では0.13LSBとほぼ1/3に精度が向上している。
タはDSP動作時のINL最大値が0.50LSBである。これに対
して，本実施例の差動チョッパ形コンパレータを用いた
A/DコンバータはDSP動作時のINL最大値が0.23LSBにほぼ
半分に低下している。DNL最大値についてみると，従来
のA/Dコンバータでは0.48LSBであったものが，本実施例
では0.13LSBとほぼ1/3に精度が向上している。
このように，本実施例の差動チョッパ形コンパレータ
はディジタル回路と同一ICチップに混載しても，ディジ
タル回路から発生されるスイッチングノイズの影響を余
り受けず,A/D変換精度を高く維持することができた。
はディジタル回路と同一ICチップに混載しても，ディジ
タル回路から発生されるスイッチングノイズの影響を余
り受けず,A/D変換精度を高く維持することができた。
なお，本実施例の差動チョッパ形コンパレータを用い
るA/Dコンバータもキャパシタを使用するが，その比精
度は余り高く要求されないから,A/Dコンバータの製造に
際して，ディジタル回路形成用の製造プロセスと同様の
製造プロセスを使用できる。
るA/Dコンバータもキャパシタを使用するが，その比精
度は余り高く要求されないから,A/Dコンバータの製造に
際して，ディジタル回路形成用の製造プロセスと同様の
製造プロセスを使用できる。
第５図に第１図の差動チョッパ形コンパレータを適用
した直並列形A/Dコンバータの構成図を示す。
した直並列形A/Dコンバータの構成図を示す。
同図において，直並列形A/Dコンバータは，レファレ
ンス用D/Aコンバータ71,下位ビット用コンパレータ72,
下位ビット用デコーダ73,下位ビット用コンパレータ74,
下位ビット用デコーダ75,上位ビット用コンパレータ76,
上位ビット用デコーダ77,制御回路78およびデータラッ
チ・セレクタ79が図示のごとく接続されている。
ンス用D/Aコンバータ71,下位ビット用コンパレータ72,
下位ビット用デコーダ73,下位ビット用コンパレータ74,
下位ビット用デコーダ75,上位ビット用コンパレータ76,
上位ビット用デコーダ77,制御回路78およびデータラッ
チ・セレクタ79が図示のごとく接続されている。
変換の対象となるアナログ入力信号AINが下位ビット
用コンパレータ72,74および上位ビット用コンパレータ7
6に印加されている。この例示においては，直並列形A/D
コンバータは８ビットA/Dコンバータであり，上位４ビ
ット，下位４ビットが独立して変換され，上位４ビット
が決定された後，下位の４ビットについてレファレンス
用D/Aコンバータ71を介して基準電圧を設定し下位４ビ
ットを変換する。変換されたディジタル値DOUTがデータ
ラッチ・セレクタ79から出力される。
用コンパレータ72,74および上位ビット用コンパレータ7
6に印加されている。この例示においては，直並列形A/D
コンバータは８ビットA/Dコンバータであり，上位４ビ
ット，下位４ビットが独立して変換され，上位４ビット
が決定された後，下位の４ビットについてレファレンス
用D/Aコンバータ71を介して基準電圧を設定し下位４ビ
ットを変換する。変換されたディジタル値DOUTがデータ
ラッチ・セレクタ79から出力される。
この例示においては，第１図の差動チョッパ形コンパ
レータは下位ビット用コンパレータ72,74に用いられて
いる。その理由は，上位ビットの変換は比較的粗く変換
を行い，また，上位ビットの誤差を下位ビット変換時に
補正可能であるから，上位ビット変換には第１図に示し
た差動チョッパ形コンパレータをさほど必要としないの
に対して，下位ビットの変換はオフセットおよびノイズ
に対して精度が厳しく要求されるからである。
レータは下位ビット用コンパレータ72,74に用いられて
いる。その理由は，上位ビットの変換は比較的粗く変換
を行い，また，上位ビットの誤差を下位ビット変換時に
補正可能であるから，上位ビット変換には第１図に示し
た差動チョッパ形コンパレータをさほど必要としないの
に対して，下位ビットの変換はオフセットおよびノイズ
に対して精度が厳しく要求されるからである。
この直並列形A/Dコンバータ回路構成自体はすでに知
られているので，その動作説明は省略する。
られているので，その動作説明は省略する。
第５図のA/Dコンバータについても第４図のA/Dコンバ
ータと同様の精度が得られた。
ータと同様の精度が得られた。
以上，本発明の差動チョッパ形コンパレータの実施例
をA/Dコンバータに使用する場合について述べたが，本
実施例の差動チョッパ形コンパレータはA/Dコンバータ
以外にも，信号を比較する回路を用いることができる。
このような場合，リセット期間および変換期間は，一般
に，上述した第１の期間および第２の期間に対応する。
をA/Dコンバータに使用する場合について述べたが，本
実施例の差動チョッパ形コンパレータはA/Dコンバータ
以外にも，信号を比較する回路を用いることができる。
このような場合，リセット期間および変換期間は，一般
に，上述した第１の期間および第２の期間に対応する。
以上に述べたように，本発明の差動チョッパ形コンパ
レータは，逆比較動作を行う第１および第２のチョッパ
形コンパレータ回路を並列に設け，その結果を差動比較
することにより，スイッチングノイズなどのノイズの影
響を受けにくい。
レータは，逆比較動作を行う第１および第２のチョッパ
形コンパレータ回路を並列に設け，その結果を差動比較
することにより，スイッチングノイズなどのノイズの影
響を受けにくい。
したがって、本発明の差動チョッパ形コンパレータを
ディジタル回路と同一半導体チップに混載するA/Dコン
バータなどに使用してノイズの多い環境で使用してもノ
イズの影響が少ない。
ディジタル回路と同一半導体チップに混載するA/Dコン
バータなどに使用してノイズの多い環境で使用してもノ
イズの影響が少ない。
第１図は本発明の差動チョッパ形コンパレータの実施例
回路図， 第２図は第１図における差動コンパレータの回路図， 第３図は第１図の差動チョッパ形コンパレータの動作タ
イミング図， 第４図は第１図の差動チョッパ形コンパレータを用いた
逐次比較形ADコンバータの構成図， 第５図は第１図の差動チョッパ形コンパレータを用いた
直並列形ADコンバータの構成図， 第６図は従来の差動チョッパ形コンパレータの回路図， 第７図は第６図のチョッパ回路の回路図， 第８図は第７図のインバータの動作特性図， 第９図は第７図の差動チョッパ形コンパレータの動作タ
イミング図である。 （符号の説明） 11〜14,16,19,26,29……アナログスイッチ， 15,18,25,28……キャパシタ， 17,20,27,30……インバータ， 31……差動コンパレータ。 71……レファレンス用D/Aコンバータ， 72,74……下位ビット用コンパレータ， 73,75……下位ビット用デコーダ， 76……上位ビット用コンパレータ， 77……上位ビット用デコーダ， 78……制御回路， 79……データラッチ・セレクタ。
回路図， 第２図は第１図における差動コンパレータの回路図， 第３図は第１図の差動チョッパ形コンパレータの動作タ
イミング図， 第４図は第１図の差動チョッパ形コンパレータを用いた
逐次比較形ADコンバータの構成図， 第５図は第１図の差動チョッパ形コンパレータを用いた
直並列形ADコンバータの構成図， 第６図は従来の差動チョッパ形コンパレータの回路図， 第７図は第６図のチョッパ回路の回路図， 第８図は第７図のインバータの動作特性図， 第９図は第７図の差動チョッパ形コンパレータの動作タ
イミング図である。 （符号の説明） 11〜14,16,19,26,29……アナログスイッチ， 15,18,25,28……キャパシタ， 17,20,27,30……インバータ， 31……差動コンパレータ。 71……レファレンス用D/Aコンバータ， 72,74……下位ビット用コンパレータ， 73,75……下位ビット用デコーダ， 76……上位ビット用コンパレータ， 77……上位ビット用デコーダ， 78……制御回路， 79……データラッチ・セレクタ。
Claims (1)
- 【請求項１】入力信号が印加される入力信号端子と、 基準信号が印加される基準信号端子と、 第１のノードに接続されている第１のキャパシタと、上
記第１のキャパシタに直列に接続されている第１のイン
バータと、上記第１のインバータの出力端子と入力端子
との間に接続されている第１のスイッチとを備え、上記
第１のスイッチは第１の期間と第２の期間とからなる一
連の期間の上記第１の期間において上記第１のインバー
タの入出力端子間を短絡する第１のコンパレータ回路
と、 第２のノードに接続されている第２のキャパシタと、上
記第２のキャパシタに直列に接続されている第２のイン
バータと、上記第２のインバータの出力端子と入力端子
との間に接続されている第２のスイッチとを備え、上記
第２のスイッチは上記第１の期間において上記第２のイ
ンバータの入出力端子間を短絡する第２のコンパレータ
回路と、 上記入力信号端子と上記基準信号端子と上記第１のノー
ドと上記第２のノードとに接続されており、上記第１の
期間には上記基準信号端子と上記第１のノードとを接続
して上記基準信号を上記第１のノードに供給すると共に
上記入力信号端子と上記第２のノードとを接続して上記
入力信号を上記第２のノードに供給し、上記第２の期間
には上記入力信号端子と上記第１のノードとを接続して
上記入力信号を上記第１のノードに供給すると共に上記
基準信号端子と上記第２のノードとを接続して上記基準
信号を上記第２のノードに供給するスイッチング回路
と、 上記第１および第２のコンパレータ回路の出力に接続さ
れており、上記第１および第２のコンパレータ回路の出
力信号の差動比較を行う差動比較回路と、 を有する差動チョッパ形コンパレータ。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2339474A JP3031486B2 (ja) | 1990-11-30 | 1990-11-30 | 差動チョッパ形コンパレータ |
| US07/800,808 US5262686A (en) | 1990-11-30 | 1991-11-27 | Differential chopper type comparator |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2339474A JP3031486B2 (ja) | 1990-11-30 | 1990-11-30 | 差動チョッパ形コンパレータ |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH04207811A JPH04207811A (ja) | 1992-07-29 |
| JP3031486B2 true JP3031486B2 (ja) | 2000-04-10 |
Family
ID=18327811
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2339474A Expired - Fee Related JP3031486B2 (ja) | 1990-11-30 | 1990-11-30 | 差動チョッパ形コンパレータ |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US5262686A (ja) |
| JP (1) | JP3031486B2 (ja) |
Families Citing this family (30)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
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| US5666080A (en) * | 1993-06-17 | 1997-09-09 | Yozan, Inc. | Computational circuit |
| US5617053A (en) * | 1993-06-17 | 1997-04-01 | Yozan, Inc. | Computational circuit |
| US5600270A (en) * | 1993-06-18 | 1997-02-04 | Yozan Inc. | Computational circuit |
| CN1108778A (zh) * | 1993-09-20 | 1995-09-20 | 株式会社鹰山 | 多极开关电路 |
| CN1109404C (zh) * | 1993-09-20 | 2003-05-21 | 株式会社鹰山 | 计算电路 |
| US5570091A (en) * | 1993-09-21 | 1996-10-29 | Yamaha Corporation | Analog-to-digital converter |
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