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KR20230077709A - 표시 장치 및 이의 제조 방법 - Google Patents

표시 장치 및 이의 제조 방법 Download PDF

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KR20230077709A
KR20230077709A KR1020230065382A KR20230065382A KR20230077709A KR 20230077709 A KR20230077709 A KR 20230077709A KR 1020230065382 A KR1020230065382 A KR 1020230065382A KR 20230065382 A KR20230065382 A KR 20230065382A KR 20230077709 A KR20230077709 A KR 20230077709A
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disposed
electrode
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이요한
이희근
조현민
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삼성디스플레이 주식회사
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Abstract

표시 장치의 제조 방법은, 복수의 화소 영역들을 포함하는 표시 영역과, 표시 영역의 외곽에 배치되는 비표시 영역을 포함하는 기판을 준비한다. 화소 영역들 각각에 제1 스위칭 소자를 형성하고, 비표시 영역에 배치되되 제1 스위칭 소자와 전기적으로 연결되는 기준 전압 배선을 포함하는 회로소자층을 형성한다. 회소소자층 상의 화소 영역들 각각에 배치되고 제1 스위칭 소자를 통해 기준 전압 배선에 전기적으로 연결되는 제1 화소 전극, 및 제1 화소 전극에 대향하는 제2 화소 전극을 포함하는 화소 전극들을 형성한다. 제1 화소 전극 및 제2 화소 전극 사이에 복수의 발광 소자들을 배치한다. 기준 전압 배선에 제1 전원전압을 인가하고 제2 화소 전극에 제2 전원전압을 인가하여 발광 소자들을 정렬한다.

Description

표시 장치 및 이의 제조 방법{DISPLAY DEVICE AND MANUFACTURING METHOD OF SAME}
본 발명은 발광 다이오드를 포함하는 표시 장치 및 이의 제조 방법에 관한 것이다.
표시 장치는 발광 다이오드(Light Emitting Diode)와 같은 발광 소자를 화소의 광원으로 이용하여 고화질의 영상을 표시한다. 발광 다이오드는 열악한 환경 조건에서도 비교적 양호한 내구성을 나타내며, 수명 및 휘도 측면에서도 우수한 성능을 나타낸다.
최근, 신뢰성이 높은 무기 결정 구조의 재료를 이용하여 초소형의 발광 다이오드를 제조하고, 이를 표시 패널에 배치하여 차세대 화소 광원으로 이용하기 위한 연구가 진행되고 있다. 이러한 연구의 일환으로서, 마이크로 스케일 또는 나노 스케일 정도로 작은 초소형의 발광 다이오드를 제조하고, 이를 각 화소의 광원으로 이용하는 발광 표시 장치에 대한 개발이 진행되고 있다.
본 발명이 해결하고자 하는 과제는, 발광 소자들을 용이하게 정렬하고 제조 효율을 높일 수 있는 표시 장치 및 그의 제조 방법을 제공하는 것이다.
본 발명의 과제들은 이상에서 언급한 기술적 과제로 제한되지 않으며, 언급되지 않은 또 다른 기술적 과제들은 아래의 기재로부터 당업자에게 명확하게 이해될 수 있을 것이다.
상기 과제를 해결하기 위한 본 발명의 일 실시예에 따른 표시 장치의 제조 방법은, 복수의 화소 영역들을 포함하는 표시 영역과, 상기 표시 영역의 외곽에 배치되는 비표시 영역을 포함하는 기판을 준비하는 단계; 상기 화소 영역들 각각에 제1 스위칭 소자를 형성하고, 상기 비표시 영역에 배치되되 상기 제1 스위칭 소자와 전기적으로 연결되는 기준 전압 배선을 포함하는 회로소자층을 형성하는 단계; 상기 회소소자층 상의 화소 영역들 각각에 배치되고 상기 제1 스위칭 소자를 통해 상기 기준 전압 배선에 전기적으로 연결되는 제1 화소 전극, 및 상기 제1 화소 전극에 대향하는 제2 화소 전극을 포함하는 화소 전극들을 형성하는 단계; 상기 제1 화소 전극 및 상기 제2 화소 전극 사이에 복수의 발광 소자들을 배치하는 단계; 및 상기 기준 전압 배선에 제1 전원전압을 인가하고 상기 제2 화소 전극에 제2 전원전압을 인가하여 상기 발광 소자들을 정렬하는 단계를 포함한다.
상기 방법은, 상기 발광 소자들 각각의 제1 단부 상에 배치되어 상기 발광 소자들 각각을 상기 제1 화소 전극과 연결하는 제1 컨택 전극들을 형성하는 단계; 및 상기 발광 소자들 각각의 제2 단부 상에 배치되어 상기 발광 소자들 각각을 상기 제2 화소 전극에 연결하는 제2 컨택 전극들을 형성하는 단계를 더 포함할 수 있다.
상기 방법은, 상기 발광 소자들을 정렬하는 단계와 상기 제1 컨택 전극을 형성하는 단계 사이에 에칭 공정을 포함하지 않을 수 있다.
상기 발광 소자들을 정렬하는 단계는, 상기 제1 스위칭 소자를 턴온시키는 제1 제어 신호를 상기 제1 스위칭 소자의 제어 전극에 인가하는 단계를 포함할 수 있다.
상기 회로소자층은 상기 제1 화소 전극 및 제1 전원단 사이에 연결되는 제2 스위칭 소자, 및 상기 제2 스위칭 소자의 제어 전극과 데이터 베선 사이에 연결되는 제3 스위칭 소자를 더 포함할 수 있다.
상기 발광 소자들을 정렬하는 단계는, 상기 제2 스위칭 소자 및 상기 제3 스위칭 소자를 각각 턴온시키는 단계를 더 포함하고, 상기 데이터 배선에는 상기 제2 스위칭 소자를 턴온시키는 턴온 전압이 인가되고, 상기 제1 전원단에는 제1 전원전압이 인가될 수 있다.
상기 회로소자층은, 상기 제1 화소 전극 및 상기 제2 스위칭 소자의 상기 제어 전극 사이에 연결되는 커패시터를 더 포함할 수 있다.
*상기 발광 소자들을 정렬하는 단계는, 상기 제3 스위칭 소자를 턴온시키는 단계를 더 포함하고, 상기 데이터 배선에 상기 제1 전원전압을 인가할 수 있다.
상기 화소 전극들을 형성하는 단계는, 상기 비표시 영역에서 상기 기준 전압 배선과 연결되는 제1 배선 및 상기 제1 배선과 상기 제1 화소 전극을 연결하는 연결 전극을 형성하는 단계를 더 포함할 수 있다.
상기 제1 전원전압은 상기 제1 배선을 통해 상기 기준 전압 배선에 인가될 수 있다.
상기 방법은, 상기 연결 전극을 제거하여 상기 제1 배선과 상기 제1 화소 전극을 분리하는 단계를 더 포함할 수 있다.
상기 회로소자층은, 상기 기판과 상기 표시소자층의 사이에 순차적으로 적층된 제1 절연층, 제2 절연층, 제3 절연층 및 제4 절연층을 더 포함할 수 있다.
상기 기준 전압 배선은, 상기 제3 절연층 및 상기 제4 절연층의 사이에 배치된 제1 서브 배선; 상기 제2 절연층 및 상기 제3 절연층의 사이에 배치된 제2 서브 배선; 상기 제1 절연층 및 상기 제2 절연층의 사이에 배치된 제3 서브 배선; 및 상기 기판과 상기 제1 절연층의 사이에 배치된 제4 서브 배선; 중 적어도 하나를 포함할 수 있다.
상기 제1 전원 배선은 상기 회로소자층 상에 배치되고 상기 기준 전압 배선과 직접적으로 연결되는 제1 서브 전원 배선, 및 상기 제1 서브 전원 배선 상에 배치되는 제2 서브 전원 배선을 포함하고, 상기 제2 서브 전원 배선의 도전성은 상기 제1 서브 전원 배선의 도전성보다 클 수 있다.
상기 회로소자층을 형성하는 단계는, 상기 제1 스위칭 소자의 제어 전극에 연결되는 주사 신호선, 및 상기 비표시 영역에서 상기 주사 신호선과 더미 배선을 연결하는 제1 더미 스위칭 소자를 형성하는 단계를 더 포함할 수 있다.
상기 발광 소자들을 정렬하는 단계는, 상기 더미 배선에 상기 제1 스위칭 소자를 턴온시키는 턴온 전압을 인가하는 단계; 및 상기 제1 더미 스위칭 소자를 턴온시키는 단계를 포함할 수 있다.
상기 회로소자층은 상기 주사 신호선과 인접 주사 신호선을 연결하는 제2 더미 스위칭 소자를 더 포함하고, 상기 발광 소자들은 정렬하는 단계는 상기 제2 더미 스위칭 소자를 턴온시키는 단계를 더 포함할 수 있다.
상기 과제를 해결하기 위한 본 발명의 다른 실시예에 따른 표시 장치는, 복수의 화소 영역들을 포함하는 표시 영역과, 상기 표시 영역의 외곽에 배치되는 비표시 영역을 포함하는 기판을 포함한다. 회로소자층은, 상기 화소 영역들 각각에 형성된 제1 스위칭 소자, 상기 비표시 영역에 배치되되 상기 제1 스위칭 소자와 전기적으로 연결되는 기준 전압 배선, 및 상기 제1 스위칭 소자의 제어 전극에 연결되는 스캔 배선을 포함한다. 표시소자층은, 상기 회소소자층 상의 화소 영역들 각각에 배치되고 상기 제1 스위칭 소자를 통해 상기 기준 전압 배선에 전기적으로 연결되는 제1 화소 전극, 및 상기 제1 화소 전극에 대향하는 배치된 제2 화소 전극, 및 상기 제1 화소 전극 및 상기 제2 화소 전극 사이에 배치된 복수의 발광 소자들을 포함한다. 상기 회로소자층은 상기 비표시 영역에 형성된 더미 배선, 상기 더미 배선과 상기 스캔 배선 사이에 연결되는 제1 더미 스위칭 소자를 더 포함한다.
상기 회로소자층은 상기 주사 신호선과 인접 주사 신호선을 연결하는 제2 더미 스위칭 소자를 더 포함할 수 있다.
상기 과제를 해결하기 위한 본 발명의 또 다른 실시예에 따른 표시 장치는, 복수의 화소 영역들을 포함하는 표시 영역과, 상기 표시 영역의 외곽에 배치되는 비표시 영역을 포함하는 기판을 포함한다. 회로소자층은, 상기 화소 영역들 각각에 배치되는 회로 소자, 및 상기 비표시 영역에 배치되되 상기 회로 소자와 전기적으로 연결되는 기준 전압 배선을 포함한다. 표시소자층은, 상기 회로소자층 상의 화소 영역들 각각에 배치되는 제1 화소 전극, 상기 제1 화소 전극에 대향하여 배치되는 제2 화소 전극, 및 상기 제1 화소 전극 및 상기 제2 화소 전극 사이에 배치되는 복수의 발광 소자들을 포함한다. 상기 제2 화소 전극은 상기 제1 화소 전극을 에워싼다.
기타 실시예의 구체적인 사항들은 상세한 설명 및 도면들에 포함되어 있다.
본 발명의 실시예들에 의하면 표시 장치는, 화소 전극과 연결되는 기준 전압 배선을 통해 정렬 전압을 인가함으로써, 별도의 정렬 배선의 형성 공정이 배제되고, 표시 장치의 제조 효율이 향상될 수 있다.
본 발명의 실시예들에 따른 효과는 이상에서 예시된 내용에 의해 제한되지 않으며, 더욱 다양한 효과들이 본 명세서 내에 포함되어 있다.
도 1은 일 실시예에 따른 표시 장치를 개략적으로 나타내는 평면도이다.
도 2 및 도 3은 본 발명의 일 실시예에 따른 표시 장치의 평면도들이다.
도 4는 도 3의 A-A'선 및 B-B'선을 따라 자른 표시 장치의 일 예를 나타내는 단면도이다.
도 5 내지 도 9는 도 3의 A-A'선 및 B-B'선을 따라 자른 표시 장치의 다양한 예들을 나타내는 단면도들이다.
도 10은 도 1의 표시 장치에 포함된 발광 소자의 일 예를 나타내는 사시도이다.
도 11은 도 1의 표시 장치의 일 예를 나타내는 회로도이다.
도 12는 도 11의 표시 장치에 포함된 화소의 일 예를 나타내는 회로도이다.
도 13은 도 11의 표시 장치에 포함된 데이터 구동부의 일 예를 나타내는 도면이다.
도 14은 도 12의 화소에 인가되는 신호들의 일 예를 나타내는 파형도이다.
도 15는 도 14의 표시 장치에 포함된 화소 영역에 배치되는 화소의 일 예를 나타내는 회로도이다.
도 16 및 도 17은 도 14의 표시 장치에 포함된 화소의 다른 예를 나타내는 회로도들이다.
도 18는 도 17의 화소에서 측정된 신호의 일 예를 나타내는 파형도이다.
도 19 및 도 20는 도 1의 표시 장치의 다른 일 예를 나타내는 회로도들이다.
도 21은 도 19의 표시 장치에 포함된 화소의 일 예를 나타내는 회로도이다.
도 22는 도 19의 표시 장치에 포함된 스캔 구동부의 일 예를 나타내는 회로도이다.
도 23은 도 19의 표시 장치의 다른 일 예를 나타내는 회로도이다.
도 24 내지 도 26은 도 2의 표시 장치의 다른 일 예를 나타내는 평면도들이다.
도 27 내지 도 34는 도 1의 표시 장치에 포함된 화소의 다양한 실시예를 나타내는 도면들이다.
도 35는 본 발명의 실시예들에 따른 표시 장치의 제조 방법을 나타내는 순서도이다.
본 발명의 이점 및 특징, 그리고 그것들을 달성하는 방법은 첨부되는 도면과 함께 상세하게 후술되어 있는 실시예들을 참조하면 명확해질 것이다. 그러나 본 발명은 이하에서 개시되는 실시예들에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 것이며, 단지 본 실시예들은 본 발명의 개시가 완전하도록 하며, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이며, 본 발명은 청구항의 범주에 의해 정의될 뿐이다.
소자(elements) 또는 층이 다른 소자 또는 층의 "위(on)"로 지칭되는 것은 다른 소자 바로 위에 또는 중간에 다른 층 또는 다른 소자를 개재한 경우를 모두 포함한다. 명세서 전체에 걸쳐 동일 참조 부호는 동일 구성 요소를 지칭한다.
비록 제1, 제2 등이 다양한 구성요소들을 서술하기 위해서 사용되나, 이들 구성요소들은 이들 용어에 의해 제한되지 않음은 물론이다. 이들 용어들은 단지 하나의 구성요소를 다른 구성요소와 구별하기 위하여 사용하는 것이다. 따라서, 이하에서 언급되는 제1 구성요소는 본 발명의 기술적 사상 내에서 제2 구성요소일 수도 있음은 물론이다.
이하, 첨부된 도면을 참고로 하여 본 발명의 실시예들에 대해 설명한다.
도 1은 일 실시예에 따른 표시 장치를 개략적으로 나타내는 평면도이다.
도 1을 참조하면, 표시 장치(100)는 기판(SUB)과, 상기 기판(SUB) 상에 배치된 화소(PXL)를 포함할 수 있다.
기판(SUB)(또는, 표시 장치(100))는 표시 영역(DA)과, 비표시 영역(NDA)을 포함할 수 있다. 여기서, 표시 영역(DA)은 영상이 표시되는 영역이고, 비표시 영역(NDA)은 영상이 표시되지 않는 영역일 수 있다. 표시 영역(DA)은 표시 장치(100)의 중앙 영역에 배치되고, 비표시 영역(NDA)은 표시 영역(DA)을 둘러싸도록 표시 영역(DA)의 외곽에 배치되거나 표시 장치(100)의 가장자리 영역에 배치될 수 있다. 다만, 이에 제한되는 것은 아니다. 예를 들어, 비표시 영역(NDA)은 표시 영역(DA)의 일측에만 배치될 수도 있다.
기판(SUB)은 경성 기판 또는 가요성 기판일 수 있으며, 그 재료나 물성이 특별히 한정되는 것은 아니다. 예를 들어, 기판(SUB)은 유리 또는 강화 유리로 구성된 경성 기판이거나, 플라스틱 또는 금속 재질의 박막 필름으로 구성된 가요성 기판일 수 있다.
기판(SUB) 상의 표시 영역(DA)에는 화소(PXL)가 배치될 수 있다. 기판(SUB)(또는, 표시 영역(DA))은 복수의 화소 영역들을 포함하고, 화소(PXL)는 화소 영역들 각각에 형성될 수 있다. 비표시 영역(NA)에는 표시 영역(DA) 내 화소(PXL)와 연결되는 배선들 및/또는 내장 회로부가 배치될 수 있다.
화소(PXL)는 회로소자들 및 복수의 발광 소자들(LD)을 포함할 수 있다. 회로소자들은 외부에서 제공되는 주사신호 및 데이터 신호에 응답하여 전류(또는, 구동 전류)를 발광 소자들(LD)에 전달하고, 발광 소자들(LD)은 전류에 대응하는 휘도를 가지고 발광할 수 있다. 발광 소자들(LD)은 마이크로 스케일 또는 나노 스케일 정도로 작은 크기를 가지며, 막대형 형상을 가지고, 상호 병렬 연결될 수 있다. 발광 소자(LD)의 구체적인 구성에 대해서는 도 13을 참조하여 후술하기로 한다.
도 2 및 도 3은 본 발명의 일 실시예에 따른 표시 장치의 평면도들이다.
도 2를 참조하면, 표시 장치(100)는 센싱 배선(SSL), 기준 전압 배선(L_VINT), 제1 및 제2 화소 전극들(ELT1, ELT2) 및 제2 배선(AL2)을 포함할 수 있다.
센싱 배선(SSL)은 제2 방향(D2)으로 연장하여 표시 영역(DA)을 가로질러 배치될 수 있다.
기준 전압 배선(L_VINT)은 표시 장치(100)의 비표시 영역(NDA)에서, 제1 방향(D1)으로 연장할 수 있다. 기준 전압 배선(L_VINT)은 센싱 배선(SSL)과 연결되고, 기준 전압 배선(L_VINT)은 센싱 배선(SSL)과 일체로 형성될 수도 있다.
제2 화소 전극(ELT2)은 표시 영역(DA)에서 제2 방향(D2)으로 연장하며, 복수의 화소 영역들(PXA)에 걸쳐 배치될 수 있다. 제2 화소 전극(ELT2)은 화소 영역(PXA)에서 제2 방향(D2)으로 돌출된 가지 전극을 포함할 수 있다.
제1 화소 전극(ELT1)은 화소 영역(PXA)에서 제2 화소 전극(ELT2)에 대향하여 배치될 수 있다. 제1 화소 전극(ELT1)은 가지 전극로부터 특정 거리만큼 이격되며, 가지 전극의 가장자리를 따라 연장하여 배치될 수 있다.
도 2에 도시된 바와 같이, 제2 화소 전극(ELT2)은 "ㅜ"자(또는, "T"자)의 평면 형상을 가지고, 제1 화소 전극(ELT1)은 제2 화소 전극(ELT2)에 대응하는 "凹"자("또는, "U"자)의 평면 형상을 가질 수 있다.
제2 배선(AL2)는 비표시 영역(NDA)에서 제1 방향(D1)으로 연장하여 배치되며, 제2 화소 전극(ELT2)와 연결될 수 있다. 제2 배선(AL2)과 제2 화소 전극(ELT2)의 동일 공정을 통해 일체로 형성될 수 있다.
한편, 제1 화소 전극(ELT1)은 기준 전압 배선(L_VINT)(또는, 센싱 배선(SSL))과 전기적으로 연결될 수 있다.
발광 소자들(LD)을 정렬하는 단계에서, 제1 화소 전극(ELT1)은 기준 전압 배선(L_VINT)(또는, 센싱 배선(SSL))과 전기적으로 연결되므로, 기준 전압 배선(L_VINT)을 통해 제1 화소 전극(ELT1)에 제1 정렬 전압(예를 들어, 그라운드 전압)이 인가될 수 있다. 또한, 제2 배선(AL2)을 통해 제2 화소 전극(ELT2)에 제2 정렬 전압(예를 들어, 교류 전압)이 인가될 수 있다. 이 경우, 화소 영역(PXA) 내 제1 및 제2 화소 전극들(ETL1, ETL2) 사이에 전계가 형성되고, 전계에 대응하여 발광 소자들(LD)이 정렬될 수 있다.
한편, 도 1에서 표시 장치(100)는 제1 배선(AL1)을 포함하는 것을 도시되어 있으나, 이에 한정되는 것은 아니다. 예를 들어, 도 3에 도시된 바와 같이, 표시 장치(100_1)는 제1 배선(AL2)을 더 포함할 수 있다. 여기서, 제1 배선(AL1)은 표시 영역(DA)을 기준으로 제2 배선(AL2)에 대향하여, 비표시 영역(NDA)에 배치될 수 있다. 제1 배선(AL1)은 제1 화소 전극(ETL2)과 동일한 공정을 통해 일체로 형성될 수도 있다. 또한, 제1 배선(AL1)은 기준 전압 배선(L_VINT)과 중첩되거나 인접하여 배치되며, 제1 콘택홀(CNT1)을 통해 기준 전압 배선(L_VINT)과 병렬 연결되어, 기준 전압 배선(L_VINT)의 저항성을 낮추고, 기준 전압 배선(L_VINT)에 인가된 전압(예를 들어, 정렬 전압, 기준 전압 등)의 강하가 완화되고, 발광 소자들(LD)의 정렬 효율이 향상될 수 있다.
한편, 발광 소자들(LD)이 기준 전압 배선(V_SEN) 및 제2 배선(AL2)을 통해 인가된 정렬 전압에 기초하여 제1 및 제2 화소 전극들(ELT1, ELT2) 사이에 배열된 이후, 제1 및 제2 화소 전극들(ELT1, ELT2)에 대한 추가적인 공정을 필요로 하지 않을 수 있다. 즉, 제1 및 제2 화소 전극들(ELT1, ELT2)은 복수의 공정들이 아닌 한번의 공정(예를 들어, 하나의 마스크를 이용한 에칭 공정)을 통해 형성될 수 있다. 따라서, 표시 장치(100)의 제조 공정이 보다 단순화되고, 제조 효율이 향상될 수 있다.
도 4는 도 3의 A-A'선 및 B-B'선을 따라 자른 표시 장치의 일 예를 나타내는 단면도이다. 도 5 내지 도 9는 도 3의 A-A'선 및 B-B'선을 따라 자른 표시 장치의 다양한 예들을 나타내는 단면도들이다.
먼저 도 2 및 도 4를 참조하면, 기판(SUB) 상의 표시 영역(DA)에는 회로소자층(PCL) 및 표시소자층(LDL)이 순차적으로 배치된다. 예를 들어, 회로소자층(PCL)은 기판(SUB)의 일면 상에 형성되고, 표시소자층(LDL)은 회로소자층(PCL) 상에 형성될 수 있다.
회로소자층(PCL)은 표시 영역(DA)에 배치되는 회로 소자들을 포함한다. 회로소자층(PCL)은 각각의 화소 영역(PXA)에 형성되어 각각의 화소 회로(PXC)를 구성하는 회로 소자들을 포함할 수 있다. 예를 들어, 회로소자층(PCL)은 각각의 화소 영역(PXA)에 배치된 적어도 하나의 트랜지스터(T) 및 스토리지 커패시터(Cst)를 포함할 수 있다.
도 4에서는 화소(PXL)가 하나의 트랜지스터(T)만을 포함하는 것으로 도시되어 있으나, 이는 예시적인 것으로, 화소(PXL)는 복수의 트랜지스터들을 포함할 수 있고, 트랜지스터들은 하나의 트랜지스터(T)와 실질적으로 동일하거나 유사한 단면 구조를 가질 수 있다. 또한, 트랜지스터(T)의 구조가 도 7에 도시된 실시예에 한정되는 것은 아니며, 예를 들어, 트랜지스터(T)는 현재 공지된 다양한 단면 구조를 가질 수 있다. 화소 회로(PXC)를 구성하는 트랜지스터들은 서로 다른 타입 및/또는 구조를 가질 수도 있다.
회로소자층(PCL)은 복수의 절연막들을 포함한다. 회로소자층(PCL)은 기판(SUB)의 일면 상에 순차적으로 적층된 제1, 제2, 제3 및 제4 절연층들(INS1, INS2, INS3, INS4)을 포함할 수 있다. 제1, 제2, 제3 및 제4 절연층들(INS1, INS2, INS3, INS4)은 기판(SUB)과 표시소자층(LDL)의 사이에 순차적으로 적층될 수 있다. 또한, 회로소자층(PCL)은 기판(SUB)과 회로 소자들의 사이에 배치된 적어도 한 층의 버퍼층(BFL)을 더 포함할 수 있다. 제1 내지 제4 절연층들(INS1, INS2, INS3, INS4)과 버퍼층(BFL) 중 적어도 하나는 표시 영역(DA) 및 비표시 영역(NDA)을 포함한 기판(SUB)의 일면 상에 형성될 수 있다.
버퍼층(BFL)은 트랜지스터(T)에 불순물이 확산되는 것을 방지할 수 있다. 버퍼층(BFL)은 단일층으로 구성될 수 있으나, 적어도 2중층 이상의 다중층으로 구성될 수도 있다. 버퍼층(BFL)이 다중층으로 제공될 경우, 각 층은 동일한 재료로 형성되거나 또는 서로 다른 재료로 형성될 수 있다. 한편, 버퍼층(BFL)은 생략될 수도 있다.
트랜지스터(T)는 반도체층(SCL), 게이트 전극(GE), 제1 전극(ET1) 및 제2 전극(ET2)을 포함한다. 도 7에서는 트랜지스터(T)가 반도체층(SCL)과 별개로 형성된 제1 전극(ET1) 및 제2 전극(ET2)을 구비하는 것으로 도시되었으나, 이에 한정되는 것은 아니다. 예를 들어, 화소 영역(PXA)에 배치되는 적어도 하나의 트랜지스터(T)의 제1 및/또는 제2 전극들(ET1, ET2)은 반도체층(SCL)과 통합되어 구성될 수도 있다.
반도체층(SCL)은 버퍼층(BFL) 상에 배치될 수 있다. 반도체층(SCL)은 버퍼층(BFL)이 형성된 기판(SUB)과 제1 절연막(INS1)의 사이에 배치될 수 있다. 반도체층(SCL)은 제1 전극(ET1)에 접촉되는 제1 영역과, 제2 전극(ET2)에 접촉되는 제2 영역과, 제1 및 제2 영역들의 사이에 위치된 채널 영역을 포함할 수 있다. 제1 및 제2 영역들 중 하나는 소스 영역이고, 다른 하나는 드레인 영역일 수 있다.
반도체층(SCL)은 폴리 실리콘, 아몰퍼스 실리콘, 산화물 반도체 등으로 이루어진 반도체 패턴일 수 있다. 또한, 반도체층(SCL)의 채널 영역은 불순물이 도핑되지 않는 반도체 패턴으로서 진성 반도체일 수 있고, 반도체층(SCL)의 제1 및 제2 영역들은 각각 소정의 불순물이 도핑된 반도체 패턴일 수 있다.
게이트 전극(GE)은 제1 절연막(INS1)을 사이에 개재하고 반도체층(SCL) 상에 배치될 수 있다. 일 예로, 게이트 전극(GE)은 제1 및 제2 절연막들(INS1, INS2)의 사이에 배치되며, 반도체층(SCL)의 적어도 일 영역과 중첩될 수 있다.
제1 및 제2 전극들(ET1, ET2)은 적어도 한 층의 절연막, 일 예로 복수의 절연막을 사이에 개재하고 반도체층(SCL) 상에 배치될 수 있다. 예를 들어, 제1 및 제2 전극들(ET1, ET2)은 제3 및 제4 절연막들(INS3, INS4)의 사이에 배치될 수 있다. 제1 및 제2 전극들(ET1, ET2)은 반도체층(SCL)에 전기적으로 연결될 수 있다. 예를 들어, 제1 및 제2 전극들(ET1, ET2) 각각은 제1 내지 제3 절연막들(INS1 내지 INS3)을 관통하는 각각의 컨택홀을 통해 각각 반도체층(SCL)의 제1 영역 및 제2 영역에 접촉될 수 있다.
제1 및 제2 전극들(ET1, ET2) 중 어느 하나는 제4 절연막(INS4)을 관통하는 적어도 하나의 컨택홀에 의해 제4 절연막(INS4)의 상부에 배치된 제1 화소 전극(ELT1)에 전기적으로 연결될 수 있다.
스토리지 커패시터(Cst)는 서로 다른 층에 이격되어 배치된 제1 및 제2 커패시터 전극들(CSE1, CSE2)을 포함할 수 있다. 제1 커패시터 전극(CSE1)은 제2 및 제3 절연막들(INS2, INS3)의 사이에 배치될 수 있다. 제2 커패시터 전극(CST2)은 트랜지스터(T)를 구성하는 적어도 하나의 도전층, 예컨대, 반도체층(SCL), 게이트 전극(GE), 제1 및 제2 전극들(ET1, ET2) 중 적어도 하나와 동일한 층에 배치될 수 있다. 예를 들어, 제2 커패시터 전극(CST2)은 트랜지스터(T)의 게이트 전극(GE)과 함께 제1 및 제2 절연막들(INS1, INS2)의 사이에 배치될 수 있다.
한편, 설명의 편의상 도 4에서는 제1 및 제2 커패시터 전극들(CSE1, CSE2) 각각을 단일층으로 도시하였으나, 본 발명이 이에 한정되는 것은 아니다. 예컨대, 제1 및 제2 커패시터 전극들(CSE1, CSE2) 중 적어도 하나는 다중층으로 구성될 수도 있으며, 상기 제1 및 제2 커패시터 전극들(CSE1, CSE2)의 적층 구조 및/또는 그 위치는 다양하게 변경될 수 있다.
실시예에 따라, 표시소자층(LDL)은 회로소자층(PCL) 상부의 표시 영역(DA)에 배치되는 복수의 발광 소자들(LD)을 포함할 수 있다. 예컨대, 표시소자층(LDL)은 각각의 화소 영역(PXA)에서 회로소자층(PCL)의 상부에 형성되어 각각의 발광 유닛을 구성하는 복수의 발광 소자들(LD)을 포함할 수 있다.
편의상, 도 4에서는 하나의 발광 소자(LD)만을 도시하였으나, 화소 영역(PXA)의 내부에는 복수의 발광 소자들(LD)이 배치될 수 있다. 또한, 화소 영역(PXA)에서, 발광 소자들(LD)은 실질적으로 동일한 층에 배치되어, 서로 동일 또는 유사한 단면 구조 및/또는 접속 구조를 가질 수 있다. 또한, 본 발명에서, 각 발광 소자(LD)의 구조 및 배치가 도 4에 도시된 실시예에 한정되는 것은 아니다. 예컨대, 각각의 발광 소자(LD)는 현재 공지된 다양한 단면 구조 및/또는 접속 구조를 가질 수 있다.
표시소자층(LDL)은 각각의 화소 영역(PXA)에 배치된 제1 및 제2 화소 전극들(ELT1, ELT2)과, 서로 대응하는 제1 및 제2 화소 전극들(ELT1, ELT2)의 사이에 배치된 발광 소자들(LD)과, 발광 소자들(LD) 각각의 제1 및 제2 단부들(EP1, EP2) 상에 배치된 제1 및 제2 컨택 전극들(CNE1, CNE2)을 포함할 수 있다. 또한, 표시소자층(LDL)은 적어도 하나의 도전막 및/또는 절연막 등을 더 포함할 수 있다. 표시소자층(LDL)은 제1 및 제2 격벽들(PW1, PW2), 제1 및 제2 캡핑층들(CPL1, CPL2), 및 제5 내지 제7 절연막들(INS5 내지 INS7) 중 적어도 하나를 더 포함할 수 있다.
회로소자층(PCL)의 제4 절연막(INS4) 상에는 제1 및 제2 격벽들(PW1, PW2)이 배치될 수 있다. 제1 및 제2 격벽들(PW1, PW2)은 제4 절연막(INS4) 상에 소정 간격 이격되어 배치될 수 있다. 제1 및 제2 격벽들(PW1, PW2)은 각각의 화소 영역(PXA) 내에서 발광 영역을 구획할 수 있다.
제1 및 제2 격벽들(PW1, PW2) 각각은 무기 재료 또는 유기 재료를 포함하는 절연 물질을 포함할 수 있으나, 제1 및 제2 격벽들(PW1, PW2)의 구성 물질이 이에 한정되는 것은 아니다. 또한, 제1 및 제2 격벽들(PW1, PW2) 각각은 측면이 소정 각도로 경사진 사다리꼴 형상을 가질 수 있으나, 제1 및 제2 격벽들(PW1, PW2)의 형상이 이에 한정되는 것은 아니다. 예를 들어, 도 9에 도시된 바와 같이 제1 및 제2 격벽들(PW1, PW2) 각각은 반타원형의 형상을 가지거나, 원형, 사각형 등의 다양한 형상을 가질 수 있다.
제1 및 제2 격벽들(PW1, PW2) 등이 제공된 화소 영역(PXA) 상에는 제1 및 제2 화소 전극들(ELT1, ELT2)이 배치될 수 있다. 제1 및 제2 화소 전극들(ELT1, ELT1)은 제1 및 제2 격벽들(PW1, PW2)이 형성된 기판(SUB) 상에 소정 간격 이격되어 배치될 수 있다.
제1 화소 전극(ELT1)은 제1 격벽(PW1) 상에 배치되고, 제2 화소 전극(ELT2)은 제2 격벽(PW2) 상에 배치될 수 있다. 제1 및 제2 화소 전극들(ELT1, ELT2) 중 어느 하나는 애노드 전극일 수 있으며, 나머지 하나는 캐소드 전극일 수 있다.
제1 및 제2 화소 전극들(ELT1, ELT2)은 제1 및 제2 격벽들(PW1, PW2)의 형상에 대응되는 형상을 가질 수 있다. 일 예로, 제1 화소 전극(ELT1)은 제1 격벽(PW1)의 경사도에 대응되는 경사를 가질 수 있고, 제2 화소 전극(ELT2)은 제2 격벽(PW2)의 경사도에 대응되는 경사를 가질 수 있다.
또한, 제1 및 제2 화소 전극들(ELT1, ELT2)은 동일 평면 상에 배치될 수 있으며, 동일한 높이를 가질 수 있다. 제1 및 제2 화소 전극들(ELT1, ELT2)이 동일한 높이를 가지면, 발광 소자들(LD)이 제1 및 제2 화소 전극들(ELT1, ELT2)의 사이에 보다 안정적으로 연결될 수 있다. 다만, 이에 한정되는 것은 아니며, 제1 및 제2 화소 전극들(ELT1, ELT2)의 형상, 구조 및/또는 상호 배치 관계는 다양하게 변경될 수 있다.
제1 및 제2 화소 전극들(ELT1, ELT2)은 반사 전극으로 구성될 수 있으나, 이에 한정되는 것은 아니다. 예를 들어, 제1 및 제2 화소 전극들(ELT1, ELT2)은 일정한 반사율을 갖는 도전성 재료로 이루어질 수 있다. 일 예로, 제1 및 제2 화소 전극들(ELT1, ELT2)은 Ag, Mg, Al, Pt, Pd, Au, Ni, Nd, Ir, Cr, 이들의 합금과 같은 금속, ITO(indium tin oxide), IZO(indium zinc oxide), ZnO(zinc oxide), ITZO(indium tin zinc oxide)와 같은 도전성 산화물, PEDOT와 같은 도전성 고분자 중 적어도 하나를 포함할 수 있으나, 이에 한정되는 것은 아니다. 또한, 제1 및 제2 화소 전극들(ELT1, ELT2) 각각은 단일층 또는 다중층으로 구성될 수 있으며, 그 적층 구조가 한정되는 것은 아니다.
제1 및 제2 화소 전극들(ELT1, ELT2)은 발광 소자들(LD) 각각의 양 단부들(EP1, EP2)에서 방출되는 광을 화상이 표시되는 방향(일 예로, 표시 장치(100)의 정면 방향)으로 진행시킬 수 있다. 제1 및 제2 화소 전극들(ELT1, ELT2)이 제1 및 제2 격벽들(PW1, PW2)의 형상에 대응되는 경사를 가지는 경우, 발광 소자들(LD)의 양 단부들(EP1, EP2)에서 출사된 광은 제1 및 제2 화소 전극들(ELT1, ELT2)에 의해 반사되어 정면 방향으로 진행될 수 있다. 이에 따라, 발광 소자들(LD)에서 출사된 광의 효율이 향상될 수 있다.
또한, 제1 및 제2 격벽들(PW1, PW2)도 반사 부재로 기능할 수도 있다. 제1 및 제2 격벽들(PW1, PW2)은 그 상부에 제공된 제1 및 제2 화소 전극들(ELT1, ELT2)과 함께 발광 소자들(LD) 각각에서 출사된 광의 효율을 향상시키는 반사 부재로 기능할 수 있다.
제1 및 제2 화소 전극들(ELT1, ELT1) 등이 제공된 화소 영역(PXA) 상에는 제1 및 제2 캡핑층들(CPL1, CPL2)이 배치될 수 있다. 일 예로, 제1 캡핑층들(CPL1)은 각각의 제1 화소 전극(ELT1)을 덮도록 상기 제1 화소 전극(ELT1) 상에 배치되고, 제2 캡핑층들(CPL2)은 각각의 제2 화소 전극(ELT2)을 덮도록 제2 화소 전극(ELT2) 상에 배치될 수 있다.
제1 및 제2 캡핑층들(CPL1, CPL2)은 발광 소자들(LD) 각각에서 방출되는 광의 손실을 최소화하기 위하여 IZO와 같은 투명 도전성 재료로 이루어질 수 있다. 다만, 본 발명이 이에 한정되지는 않으며, 제1 및 제2 캡핑층들(CPL1, CPL2)의 구성 물질은 변경될 수 있다.
제1 및 제2 캡핑층들(CPL1, CPL2)은 발광 표시 장치의 제조 공정 시 발생하는 불량 등으로 인해 제1 및 제2 화소 전극들(ELT1, ELT1)이 손상되는 것을 방지하며, 제1 및 제2 화소 전극들(ELT1, ELT1)과 회로소자층(PCL) 사이의 접착력을 강화할 수 있다. 다만, 제1 및 제2 캡핑층들(CPL1, CPL2) 중 적어도 하나는 생략될 수도 있다.
제1 및 제2 캡핑층들(CPL1, CPL2) 등이 제공된 각각의 화소 영역(PXA) 상에는 제1 절연 패턴들(INP1)이 배치될 수 있다. 제1 절연 패턴(INP1)들은 회로소자층(PCL)과 발광 소자들(LD) 각각의 사이에 배치될 수 있으며, 제1 및 제2 캡핑층들(CPL1, CPL2)의 일 영역을 덮을 수 있다. 제1 절연 패턴(INP1)은 발광 소자(LD)를 안정적으로 지지하며 발광 소자(LD)의 이탈을 방지할 수 있다. 제1 절연 패턴들(INP1)은 표시소자층(LDL)에 형성되는 어느 하나의 절연막과 동시에 형성되거나, 또는 독립적으로 형성될 수 있다.
제1 절연 패턴들(INP1) 등이 제공된 각각의 화소 영역(PXA) 상에는 발광 소자들(LD)이 공급 및 정렬될 수 있다. 발광 소자들(LD)은 제1 및 제2 화소 전극들(ELT1, ELT2)의 사이에 형성된 전계를 통해 자가 정렬하도록 유도되어, 화소 영역(PXA)의 제1 및 제2 화소 전극들(ELT1, ELT2) 사이에 배치될 수 있다.
발광 소자들(LD)이 제공된 화소 영역(PXA) 상에는 발광 소자들(LD)의 상면 일부를 덮는 제2 절연 패턴들(INP2)이 배치될 수 있다. 제2 절연 패턴들(INP2)은 표시소자층(LDL)에 형성되는 어느 하나의 절연막과 동시에 형성되거나, 또는 독립적으로 형성될 수 있다.
제1 캡핑층들(CPL1)의 상면 일부에는 제5 절연층(INS5)이 형성될 수 있다. 제5 절연층(INS)은 제1 및 제2 절연 패턴들(INP1, INP2) 중 어느 하나의 절연 패턴과 동시에 형성되거나, 또는 독립적으로 형성될 수 있다. 제5 절연층(INS)이 생략될 수도 있다.
제2 절연 패턴들(INP2) 및 제5 절연층(INS5) 등이 제공된 화소 영역(PXA) 상에는 제1 컨택 전극(CNE1)이 배치될 수 있다. 제1 컨택 전극(CNE1)은 제1 캡핑층(CPL1)을 커버하며 제1 캡핑층(CPL1)을 통해 제1 화소 전극(ELT1)에 전기적으로 연결될 수 있다. 제1 캡핑층들(CPL1)이 생략되는 경우, 제1 컨택 전극(CNE1)은 제1 화소 전극(ELT1) 상에 직접 제공되어 제1 화소 전극(ELT1)에 바로 연결될 수도 있다. 또한, 제1 컨택 전극(CNE1)은 화소 영역(PXA)에 배치된 적어도 하나의 발광 소자(LD)의 제1 단부(EP1)를 커버하며, 적어도 하나의 발광 소자(LD)의 제1 단부(EP1)를 각각의 제1 화소 전극(ELT1)에 연결할 수 있다.
제1 컨택 전극(CNE1)이 제공된 화소 영역(PXA) 상에는 제6 절연층(INS6)이 배치될 수 있다. 제6 절연층(INS6)은 제1 컨택 전극들(CNE1) 및 제5 절연층(INS5)을 커버하도록 제공될 수 있다.
제6 절연층(INS6) 등이 제공된 화소 영역(PXA) 상에는 제2 컨택 전극(CNE2)이 배치될 수 있다. 제2 컨택 전극(CNE2)은 제2 캡핑층(CPL2)을 커버하며 제2 캡핑층(CPL2)을 통해 제2 화소 전극(ELT2)에 전기적으로 연결될 수 있다. 제2 캡핑층(CPL2)이 생략되는 경우, 제2 컨택 전극(CNE2)은 제2 화소 전극(ELT2) 상에 직접 제공되어 제2 화소 전극(ELT2)에 바로 연결될 수도 있다. 또한, 제2 컨택 전극(CNE2) 해당 화소 영역(PXA)에 배치된 적어도 하나의 발광 소자(LD)의 제2 단부(EP2)를 커버하며, 적어도 하나의 발광 소자(LD)의 제2 단부(EP2)를 제2 화소 전극(ELT2)에 연결할 수 있다.
제2 컨택 전극들(CNE2) 등이 제공된 각각의 화소 영역(PXA) 상에는 제7 절연층(INS7) 및 오버 코트층(OC) 등이 배치될 수 있다. 실시예에 따라, 제7 절연층(INS7)은 표시 영역(DA) 및 비표시 영역(NDA)을 포함한 기판(SUB)의 일면 상에 제공되고, 오버 코트층(OC)은 상기 제7 절연층(INS7)의 상면을 커버하도록 제공될 수 있다.
한편, 비표시 영역(NDA) 상에는 기준 전압 배선(L_SEN) 및 제1 배선(AL1)(및 제2 배선(AL2))이 배치될 수 있다. 기준 전압 배선(L_SEN)은 기판(SUB) 상의 비표시 영역(NDA)에 배치되며, 제1 배선(AL1)은 기준 전압 배선(L_SEN)과 중첩하여 배치될 수 있다.
먼저, 제1 배선(AL1)은 회로소자층(PCL)의 제4 절연막(INS4) 상에 배치될 수 있다. 제1 배선(AL1)은 제1 및 제2 화소 전극들(ELT1, ELT2) 중 적어도 하나와 동일한 층에 배치될 수 있다. 제1 배선(AL1)은 제1 및 제2 화소 전극들(ELT1, ELT2)을 형성하는 공정 단계에서, 제1 및 제2 화소 전극들(ELT1, ELT2)과 동일한 층에 형성될 수 있다.
제1 배선(AL1)은 제1 및 제2 캡핑층들(CPL1, CPL2)과 제1 및 제2 컨택 전극들(CNE1, CNE2) 중 적어도 하나와 동일한 층에 배치될 수도 있다. 제1 배선(AL1)은 제1 및 제2 캡핑층들(CPL1, CPL2)을 형성하는 공정 단계에서 제1 및 제2 캡핑층들(CPL1, CPL2)과 동일한 층에 형성되거나, 제1 및 제2 컨택 전극들(CNE1, CNE2)을 형성하는 공정 단계에서 제1 및 제2 컨택 전극들(CNE1, CNE2)과 동일한 층에 형성될 수 있다.
제1 배선(AL1)은 제1 및 제2 화소 전극들(ELT1, ELT2), 제1 및 제2 캡핑층들(CPL1, CPL2), 및 제1 및 제2 컨택 전극들(CNE1, CNE2) 중 서로 다른 층에 배치된 복수의 전극들 각각과 동일한 층에 배치된 복수의 도전층들을 포함한 다층 구조로 구성될 수도 있다. 예를 들어, 도 8에 도시된 바와 같이, 제1 배선(AL1)은 제1 도전 배선(AL1a) 및 제1 도전 배선(AL1a)에 중첩하여 배치된 제2 도전 배선(AL1a)을 포함하고, 제1 도전 배선(AL1a)은 제1 및 제2 화소 전극들(ELT1, ELT2) 또는 제1 및 제2 캡핑층들(CPL1, CPL2)과 동일한 층에 배치되며, 제2 도전 배선(AL1b)은 제1 및 제2 캡핑층들(CPL1, CPL2) 또는 제1 및 제2 컨택 전극들(CNE1, CNE2)과 동일한 층에 배치될 수 있다.
한편, 기준 전압 배선(L_SEN)은 회로소자층(PCL)에 형성되는 적어도 하나의 전극과 동일한 층에 배치될 수 있다.
예를 들어, 도 4에 도시된 바와 같이, 기준 전압 배선(L_SEN)은, 트랜지스터(T)의 제1 전극(ET1)과 함께 제3 및 제4 절연층들(INS3, INS4)의 사이에 배치된 제1 서브 배선(SUL1)을 포함할 수 있다. 이 경우, 제1 배선(AL1)은 제4 절연막(INS4)을 관통하는 제1 컨택홀(CNT1)을 통해 제1 서브 배선(SUL1)에 접촉될 수 있다.
다른 예를 들어, 도 5에 도시된 바와 같이, 기준 전압 배선(L_SEN)은, 제1 커패시터 전극(CSE1)과 함께 제2 및 제3 절연층들(INS2, INS3)의 사이에 배치된 제2 서브 배선(SUL2)을 더 포함하거나, 도 6에 도시된 바와 같이, 트랜지스터(T)의 게이트 전극(GE) 및 제2 커패시터 전극(CSE2)과 함께 제1 및 제2 절연층들(INS1, INS2)의 사이에 배치된 제3 서브 배선(SUL3)을 포함할 수 있다. 또 다른 예를 들어, 도 7에 도시된 바와 같이, 기준 전압 배선(L_SEN)은, 트랜지스터(T)의 반도체층(SCL)과 함께 기판(SUB) 상의 버퍼층(BFL)과 제1 절연막(INS1)의 사이에 배치된 제4 서브 배선(SUL4)을 포함할 수도 있다.
한편, 기준 전압 배선(L_SEN)은, 제1 및 제2 정렬 배선들(AL1, AL2) 각각의 서브 배선은, 제3 및 제4 절연층들(INS3, INS4)의 사이에 배치된 제1 서브 배선(SUL1)과, 제2 및 제3 절연층들(INS2, INS3)의 사이에 배치된 제2 서브 배선(SUL2)과, 제1 및 제2 절연층들(INS1, INS2)의 사이에 배치된 제3 서브 배선(SUL3)과, 기판(SUB)과 제1 절연막(INS1)의 사이에 배치된 제4 서브 배선(SUL4) 중 적어도 두 개의 서브 배선들을 포함한 다층 구조를 가질 수도 있다.
도 4 내지 도 9를 참조하여 설명한 바와 같이, 기준 전압 배선(L_SEN) 및 제1 배선(AL1)은 기판(SUB) 상의 비표시 영역(NDA)에 배치되되, 단층 구조 또는 다층 구조를 가질 수 있다. 따라서, 기준 전압 배선(L_SEN) 및 제1 배선(AL1)의 저항은 감소되고, 발광 소자(LD)의 정렬시 인가되는 정렬 전압의 강하가 보다 방지되어 발광 소자(LD)의 정렬 효율이 향상되며, 또한, 표시 장치(100)의 구동시 인가되는 기준 전압의 강하를 방지되어 보다 정확한 화소(PXL)의 특성 정보가 획득될 수 있다.
도 10은 도 1의 표시 장치에 포함된 발광 소자의 일 예를 나타내는 사시도이다.
도 10을 참조하면, 발광 소자(LD)는, 제1 도전성 반도체층(11) 및 제2 도전성 반도체층(13)과, 상기 제1 및 제2 도전성 반도체층들(11, 13)의 사이에 제공된 활성층(12)을 포함할 수 있다. 발광 소자(LD)는 제1 도전성 반도체층(11), 활성층(12) 및 제2 도전성 반도체층(13)이 순차적으로 적층된 적층체로 구성될 수 있다.
발광 소자(LD)는 일 방향을 따라 연장된 막대 형상으로 제공될 수 있다. 발광 소자(LD)의 연장 방향을 길이 방향이라고 하면, 발광 소자(LD)는 길이 방향을 따라 일측 단부와 타측 단부를 가질 수 있다.
발광 소자(LD)의 일측 단부에는 제1 및 제2 도전성 반도체층들(11, 13) 중 하나가 배치되고, 발광 소자(LD)의 타측 단부에는 상기 제1 및 제2 도전성 반도체층들(11, 13) 중 나머지 하나가 배치될 수 있다.
발광 소자(LD)는 막대 형상으로 제조될 수 있다. 여기서, "막대형"이라 함은 원 기둥 또는 다각 기둥 등과 같이 길이 방향으로 긴(즉, 종횡비가 1보다 큰) 로드 형상(rod-like shape), 혹은 바 형상(bar-like shape)을 포괄하며, 그 단면의 형상이 특별히 한정되는 것은 아니다. 예를 들어, 발광 소자(LD)의 길이는 그 직경(또는, 단면의 너비)보다 클 수 있다.
발광 소자(LD)는 마이크로 스케일 또는 나노 스케일 정도로 작은 크기, 예를 들어, 마이크로 스케일 또는 나노 스케일 정도의 직경 및/또는 길이를 가질 수 있다. 다만, 발광 소자(LD)의 크기가 이에 한정되는 것은 아니다. 예를 들어, 발광 소자(LD)를 이용하는 발광 표시 장치 등의 설계 조건에 따라 상기 발광 소자(LD)의 크기는 다양하게 변경될 수 있다.
제1 도전성 반도체층(11)은 적어도 하나의 n형 반도체층을 포함할 수 있다. 예를 들어, 제1 도전성 반도체층(11)은 InAlGaN, GaN, AlGaN, InGaN, AlN, InN 중 어느 하나의 반도체 재료를 포함하며, Si, Ge, Sn 등과 같은 제1 도전성 도펀트가 도핑된 n형 반도체층을 포함할 수 있다. 다만, 제1 도전성 반도체층(11)을 구성하는 물질이 이에 한정되는 것은 아니며, 제1 도전성 반도체층(11)은 다양한 물질을 포함할 수도 있다.
활성층(12)은 제1 도전성 반도체층(11) 상에 배치되며, 단일 또는 다중 양자 우물 구조로 형성될 수 있다. 활성층(12)의 상부 및/또는 하부에는 도전성 도펀트가 도핑된 클래드층(미도시)이 형성될 수도 있다. 예를 들어, 클래드층은 AlGaN층 또는 InAlGaN층으로 형성될 수 있다. AlGaN, AlInGaN 등의 물질이 활성층(12)을 형성하는 데에 이용될 수 있으며, 이 외에도 다양한 물질이 활성층(12)을 구성할 수 있다.
발광 소자(LD)의 양단에 소정 전압 이상의 전계를 인가하게 되면, 활성층(12)에서 전자-정공 쌍이 결합하면서 발광 소자(LD)가 발광하게 된다. 발광 소자(LD)의 발광을 제어함으로써, 상기 발광 소자(LD)를 화소의 광원으로 이용할 수 있다.
제2 도전성 반도체층(13)은 활성층(12) 상에 배치되며, 제1 도전성 반도체층(11)과 상이한 타입의 반도체층을 포함할 수 있다. 제2 도전성 반도체층(13)은 적어도 하나의 p형 반도체층을 포함할 수 있다. 예를 들어, 제2 도전성 반도체층(13)은 InAlGaN, GaN, AlGaN, InGaN, AlN, InN 중 적어도 하나의 반도체 재료를 포함하며, Mg 등과 같은 제2 도전성 도펀트가 도핑된 p형 반도체층을 포함할 수 있다. 다만, 제2 도전성 반도체층(13)을 구성하는 물질이 이에 한정되는 것은 아니며, 제2 도전성 반도체층(13)은 다양한 물질을 포함할 수도 있다.
발광 소자(LD)는 제1 도전성 반도체층(11), 활성층(12) 및 제2 도전성 반도체층(13) 외에도 추가적인 구성 요소를 더 포함할 수 있다. 예를 들어, 발광 소자(LD)는 제1 도전성 반도체층(11), 활성층(12) 및/또는 제2 도전성 반도체층(13)의 상부 및/또는 하부에 배치된 하나 이상의 형광체층, 활성층, 반도체층 및/또는 전극층을 더 포함할 수 있다.
또한, 발광 소자(LD)는 절연성 피막(14)을 더 포함할 수 있다. 절연성 피막(14)은 적어도 활성층(12)의 외주면을 둘러싸도록 형성될 수 있으며, 또한, 제1 및 제2 도전성 반도체층들(11, 13)의 적어도 일부를 더 둘러쌀 수 있다.
한편, 도 10에서는 절연성 피막(14)의 일부가 삭제되어 도시되어 있으나, 이는 발광 소자(LD)의 적층 구조를 명확히 보여주기 위한 것이며, 절연성 피막(14)은 발광 소자(LD)의 양 단부를 제외한 외주면(예컨대, 원 기둥의 측면)을 전체적으로 둘러쌀 수 있다. 이와 달리, 절연성 피막(14)은 제1 도전성 반도체층(11), 활성층(12) 및/또는 제2 도전성 반도체층(13)의 측면 중 일부 영역만을 덮을 수도 있다. 또한, 절연성 피막(14)은 생략될 수도 있다.
절연성 피막(14)은 투명한 절연 물질을 포함할 수 있다. 예를 들어, 절연성 피막(14)은 SiO2, Si3N4, Al2O3 및 TiO2로 이루어지는 군으로부터 선택된 하나 이상의 절연 물질을 포함할 수 있으나, 이에 한정되는 것은 아니다. 즉, 절연성 피막(14)은 현재 공지된 다양한 절연 물질로 구성될 수 있다.
발광 소자(LD)에 절연성 피막(14)이 제공되는 경우, 발광 소자(LD)의 활성층(12)이 상술한 제1 및 제2 화소 전극들(ELT1, ELT2, 도 4 참조) 등과 단락되는 것이 방지될 수 있다. 따라서, 발광 소자(LD)의 전기적 안정성이 확보될 수 있다. 또한, 발광 소자(LD)의 표면 결함이 최소화되어, 발광 소자(LD)의 수명 및 효율이 향상될 수 있다. 나아가, 발광 소자들(LD)이 서로 밀접하여 배치되어 있는 경우에도, 발광 소자들(LD)의 사이에서 원하지 않은 단락이 방지될 수 있다.
발광 소자(LD)는 발광 표시 장치를 비롯하여 다양한 종류의 표시 장치에서 광원으로 이용될 수 있다. 예를 들어, 표시 패널의 각 화소 영역에 적어도 하나의 발광 소자(LD)를 배치하고, 이를 통해 각 화소의 발광 유닛을 구성할 수 있다. 다만, 발광 소자(LD)의 적용 분야가 표시 장치에 한정되지는 않는다. 예컨대, 발광 소자(LD)는 조명 장치와 같이 광원을 필요로 하는 다른 종류의 발광 장치에도 이용될 수 있다.
한편, 도 10에서 발광 소자(LD)는 원 기둥 형상의 막대형 발광 다이오드인 것으로 도시되어 있으나, 이는 예시적인 것으로, 발광 소자(LD)의 종류 및/또는 형상 등이 이에 한정되는 것은 아니다.
이하에서는, 표시 장치(100)의 구동시와, 표시 장치(100)의 제조 과정(예를 들어, 발광 소자들(LD)의 정렬 과정)에서, 기준 전압 배선(L_SEN)의 기능에 대해 설명하기로 한다.
도 11은 도 1의 표시 장치의 일 예를 나타내는 회로도이다. 도 12는 도 11의 표시 장치에 포함된 화소의 일 예를 나타내는 회로도이다. 도 13은 도 11의 표시 장치에 포함된 데이터 구동부의 일 예를 나타내는 도면이다. 도 14은 도 12의 화소에 인가되는 신호들의 일 예를 나타내는 파형도이다.
먼저 도 1, 도 2 및 도 11을 참조하면, 표시 장치(100)는, 표시 패널(110), 데이터 구동부(120), 타이밍 제어부(130), 스캔 구동부(140) 및 전원 제공부(미도시)를 포함할 수 있다.
표시 패널(110)은 데이터 배선들(DL1 내지 DLm, 단, m은 1보다 큰 정수), 스캔 배선들(SL1 내지 SLn, 단, n은 1보다 큰 정수), 센싱 배선들(SSL1 내지 SSLm), 및 센싱 제어 배선들(L1 내지 Ln)을 포함할 수 있다. 데이터 배선들(DL1 내지 DLm) 및 센싱 배선들(SSL1 내지 SSLm)은 제1 방향(D1)으로 연장하며, 제2 방향(D2)을 따라 배열될 수 있다. 스캔 배선들(SL1 내지 SLn) 및 센싱 제어 배선들(L1 내지 Ln)은 제2 방향(D2)으로 연장하며, 제1 방향(D1)을 따라 배열될 수 있다. 화소(PXL)는 데이터 배선들(DL1 내지 DLm), 스캔 배선들(SL1 내지 SLn), 센싱 배선들(SSL1 내지 SSLm), 및 센싱 제어 배선들(L1 내지 Ln)의 교차 영역에 배치될 수 있다. 화소(PXL)는 데이터 배선들(DL1 내지 DLm) 중 하나, 스캔 배선들(SL1 내지 SLn) 중 하나, 센싱 배선들(SSL1 내지 SSLm) 중 하나, 및 센싱 제어 배선들(L1 내지 Ln) 중 하나와 연결될 수 있다. 또한, 화소(PXL)는 제1 전원전압(VDD) 및 제2 전원전압(VSS)를 제공받을 수 있다.
데이터 구동부(120)는 표시 패널(110)과 데이터 배선(DL1 내지 DLm) 및 센싱 배선들(SSL1 내지 SSLm)을 통해 연결될 수 있다. 데이터 구동부(120)는 타이밍 제어부(130)의 제어에 따라 데이터 신호(D1 내지 Dm)를 데이터 배선(DL1 내지 DLm)을 통해 화소(PXL)에 제공할 수 있다. 또한, 데이터 구동부(120)는 기준 전압(VINT)를 센싱 배선들(SSL1 내지 SSLm)을 통해 화소(PXL)에 제공하고, 화소(PXL)로부터 센싱 배선들(SSL1 내지 SSLm)을 통해 센싱 전류를 수신할 수 있다.
타이밍 제어부(130)는 외부 시스템으로부터 제어 신호(CS) 및 영상 신호(R, G, B)를 수신할 수 있다. 제어 신호(CS)는 수직 동기 신호(Vsync) 및 수평 동기 신호(Hsync) 등을 포함할 수 있다. 영상 신호(R, G, B)는 화소(PXL)의 휘도 정보를 포함하고, 휘도는 1024, 256 또는 64개의 계조(gray)를 가질 수 있다. 타이밍 제어부(130)는 수직 동기 신호(Vsync)에 따라 프레임 단위로 영상 신호(R, G, B)를 구분하고, 수평 동기 신호(Hsync)에 따라 스캔 배선 단위로 영상 신호(R, G, B)를 구분하여 영상 데이터(DATA)를 생성할 수 있다. 타이밍 제어부(130)는 제어 신호(CS) 및 영상 신호(R, G, B)에 따라 데이터 구동부(120) 및 스캔 구동부(140)에 각각 제어 신호(CONT1, CONT2)를 제공할 수 있다. 타이밍 제어부(130)는 영상 데이터(DATA)를 제어 신호(CONT1)와 함께 데이터 구동부(120)로 제공할 수 있으며, 데이터 구동부(120)는 제어 신호(CONT1)에 따라 입력된 영상 데이터(DATA)를 샘플링 및 홀딩하고 아날로그 전압으로 변환하여 데이터 신호들을 생성할 수 있다. 이후, 데이터 구동부(120)는 데이터 배선들(DL1 내지 DLm)을 통해 데이터 신호를 화소(PXL)에 제공할 수 있다. 한편, 타이밍 제어부(130)는 센싱 스위치들(SW1, SW2 내지 SWm, 도 15 참조)의 스위칭 동작을 제어하는 스위칭 제어 신호(φ1 내지 φ3)를 데이터 구동부(120)에 제공할 수 있다.
스캔 구동부(140)는 표시 패널(110)과 스캔 배선들(SL1 내지 SLn) 및 센싱 제어 배선들(L1 내지 Ln)을 통해 연결될 수 있다. 스캔 구동부(140)는 타이밍 제어부(130)로부터 제공받은 제어 신호(CONT2)에 따라, 스캔 배선(SL1 내지 SLn)에 스캔 신호를 순차적으로 인가할 수 있다. 스캔 구동부(140)는 센싱 기간에 전류 측정이 필요한 화소(PXL)에 센싱 신호를 센싱 배선(L1 내지 Ln)을 통해 제공할 수 있다.
전원 제공부(미도시)는 타이밍 제어부(130)로부터 제공받은 제어 신호에 따라 화소(PXL)에 구동 전압을 공급할 수 있다. 구동 전압은 제1 전원전압(VDD) 및 제2 전원전압(VSS)를 포함하고, 제1 전원전압(VDD)은 제2 전원전압(VSS) 보다 큰 전위를 가질 수 있다.
도 12를 참조하면, 화소(PXL)는 제1 트랜지스터(T1), 제2 트랜지스터(T2), 제3 트랜지스터(T3), 스토리지 커패시터(CST) 및 발광 소자들(LD)을 포함할 수 있다.
제1 트랜지스터(T1)는 제1 전원전압(VDD)을 수신하는 제1 전극, 제1 노드(N1)에 연결되는 제2 전극 및 제2 노드(N2)에 연결되는 게이트 전극(또는, 제어 전극)을 포함할 수 있다. 제1 트랜지스터(T1)는 제2 노드(N2)의 전압에 기초하여 제1 노드(N1)에 구동 전류를 전달할 수 있다.
제2 트랜지스터(T2)는 데이터선에 연결되는 제1 전극, 제2 노드(N2)에 연결되는 제2 전극 및 스캔 신호(SC)를 수신하는 게이트 전극을 포함할 수 있다. 제2 트랜지스터(T2)는 스캔 신호(SC)에 응답하여 데이터선을 통해 제공되는 데이터 신호(DATA)를 제2 노드(N2)에 제공할 수 있다.
제3 트랜지스터(T3)는 센싱 배선에 연결되는 제1 전극, 제1 노드(N1)에 연결되는 제2 전극 및 센싱 제어 신호(SS)를 수신하는 게이트 전극을 포함할 수 있다. 제3 트랜지스터(T3)는 센싱 제어 신호(SS)에 응답하여 센싱 배선을 통해 제공되는 기준 전압(VINT)을 제1 노드(N1)에 제공할 수 있다.
스토리지 커패시터(CST)는 제1 노드(N1) 및 제2 노드(N2) 사이에 연결되고, 데이터 신호(DATA)를 저장하거나 일정 시간동안 유지할 수 있다.
발광 소자들(LD)은 제1 노드(N1) 및 제2 전원전압(VSS)을 수신하는 제2 전원 배선 사이에 연결될 수 있다. 발광 소자들(LD)은 제1 트랜지스터(T1)를 통해 제공되는 구동 전류에 기초하여 발광할 수 있다.
도 11 및 도 13을 참조하면, 데이터 구동부(120)는 전류 측정부(121), 스위칭부(123) 및 데이터 제공부(125)를 포함할 수 있다.
전류 측정부(121)는 센싱 배선들(SSL1 내지 SSLm)을 통해 화소들(PX11 내지 PXnm)과 연결될 수 있다. 전류 측정부(121)는 센싱 구간에서 전류 적분기로서 동작할 수 있다. 여기서, 센싱 구간은 발광 소자(LD, 도 15 참조)에 흐르는 전류를 측정하는 시간으로, 측정된 전류에 기초하여 데이터 신호에 대한 보상값이 결정될 수 있다. 예를 들어, 전류 측정부(121)는 연산 증폭기, 커패시터 등을 포함하고, 이들을 이용하여 화소들(PX11 내지 PXnm)의 적어도 일부로부터 제공되는 센싱 전류를 적분할 수 있다.
전류 측정부(121)는 스위칭부(123)를 통해 센싱 배선들(SSL1 내지 SSLm)과 연결될 수 있다. 스위칭부(123)는 스위치들(SW1 내지 SWm)을 포함하고, 스위치들(SW1 내지 SWm)은 센싱 배선들(SSL1 내지 SSLm)을 전류 측정부(121)에 각각 연결할 수 있다. 스위치들(SW1 내지 SWm)은 타이밍 제어부(130)에서 제공되는 스위칭 제어 신호들에 기초하여 상호 독립적으로 동작할 수 있다. 예를 들어, 제1 스위치(SW1)만이 턴온될 수 있고, 이 경우, 전류 측정부(121)는 제1 센싱 배선(SL1)을 통해 제1 화소열에 포함된 제11 내지 제n1 화소들(PX11 내지 PXn1) 각각에 대한 특성을 측정할 수 있다. 다른 예로, 제2 스위치(SW2)만이 턴온된 경우, 전류 측정부(121)는 제2 센싱 배선(SL2)을 통해 제2 화소열에 포함된 제12 내지 제n2 화소들(PX12 내지 PXn2) 각각에 대한 특성을 측정할 수 있다. 또 다른 예로, 제1 내지 제m 스위치들(SW1 내지 SWm)이 모두 턴온된 경우, 전류 측정부(121)는 제1 내지 제m 센싱 배선들(SSL1 내지 SSLm)을 통해 하나의 화소행(예를 들어, 제11 내지 제1m 화소들(PX11 내지 PX1m)을 포함하는 제1 화소행)에 포함된 화소들 전체의 특성을 측정할 수 있다.
앞서 설명한 바와 같이, 제1 내지 제m 센싱 배선들(SSL1 내지 SSLm)은 기준 전압 배선(V_SEN)과 연결되므로, 특정 화소행에 포함된 화소들 전체의 특성을 측정하는 방식에서, 센싱을 위한 센싱 전압의 강하 및 센싱 전류의 감쇄 등이 저감될 수 있다.
데이터 제공부(125)는 복수의 DAC(digital-to-Analog convertor)들을 포함하고, DAC들 각각은 메인 데이터 배선을 통해 데이터 신호(DATA)를 수신하고, 데이터 신호(DATA)를 아날로그 신호로 변환하여, 복수의 데이터 배선들(DL1 내지 DLm)을 통해 화소들(PX11 내지 PXnm)에 제공할 수 있다.
도 12 및 도 14를 참조하면, 하나의 프레임(1F)은 데이터 기입 구간(PER_W), 발광 구간(PER_E) 및 포치(Porch) 구간을 포함할 수 있다. 여기서, 프레임(1F)은 하나의 프레임 영상을 표시하는 구간으로, 예를 들어, 프레임(1F)은 1/60sec 보다 작은 시간일 수 있다. 하나의 프레임(1F)은 화소열들(즉, 표시 장치(100)에 포함된 화소열들)의 개수에 대응하는 수평 시간들을 포함하며, 예를 들어, 하나의 프레임(1F)은 800개의 화소열들에 대응하여 800 수평 시간들(800H)을 포함하고, 예를 들어, 1 수평 시간(1H)은 약 16ms 일 수 있다.
데이터 기입 구간(PER_W)은 화소들(PXR) 각각에 데이터 신호(DATA)를 제공하는 시간으로, 1 수평 시간(1H)보다 작을 수 있다. 데이터 기입 구간(PER_W)은 화소행들 별로 순차적으로 할당되며, 화소행들 별로 할당된 데이터 기입 구간(PER_W)은 특정 시간(PER_OE)만큼 이격될 수 있다. 예를 들어, 시작 시점(P0)에서, 제1 화소행에 대해 데이터 기입 구간(PER_W)이 할당될 수 있다. 이후, 제1 시점(P1)에서, 제2 화소행에 대해 데이터 기입 구간(PER_W)이 할당될 수 있다.
발광 구간(PER_E)은 화소들(PXR) 각각이 데이터 신호(DATA)에 응답하여 발광하는 시간으로, 예를 들어, 719 수평 시간(719H) 일 수 있다. 발광 구간(PER_E)은 데이터 기입 구간(PER_W) 이후 특정 시간(PER_OE)이 경과한 후에 할당될 수 있다.
포치 구간(PER_P)은 발광 구간(PER_E) 이후에 할당되며, 현재 프레임과 다음 프레임을 구분하기 위한 시간으로, 예를 들어, 80 수평 시간(80H)일 수 있다.
제1 전원전압(VDD) 및 제2 전원전압(VSS), 기준 전압(VINT)은 하나의 프레임(1F)동안 정전압 레벨을 가질 수 있다.
데이터 전압(Vdata)은 데이터 신호(DATA)에 대응하여 수평 시간(1H)마다 변화하며, 예를 들어, 약 1V 내지 10V 사이의 전압 레벨을 가질 수 있다.
제1 화소행에 대한 데이터 기입 구간(PER_W)에서, 제1 스캔 신호(SC[1]) 및 제1 센싱 제어 신호(SS[1])은 논리 하이 레벨(또는, 턴온 전압 레벨)을 가질 수 있다. 이 경우, 화소(PXL)(도 11 참조)의 제2 트랜지스터(T2)가 제1 스캔 신호(SC[1])에 응답하여 턴온되고, 데이터 신호(DATA)에 대응하는 데이터 전압이 제2 노드(N2)에 인가될 수 있다. 또한, 제3 트랜지스터(T3)가 제1 센싱 제어 신호(SS[1])에 응답하여 턴온되고, 기준 전압(VINT)가 제1 노드(N1)에 인가될 수 있다. 제1 트랜지스터(T1)는 제2 노드(N2)의 노드 전압(즉, 데이터 전압)에 응답하여 턴온되고, 제1 노드(N1)로 전달할 수 있다. 다만, 제3 트랜지스터(T3)를 통해 전류 이동 경로(즉, 센싱 경로)가 형성되어 있으므로, 구동 전류를 센싱 배선을 통해 전류 측정부(121)(도 13 참조)로 이동할 수 있다. 즉, 화소(PXL)에 대한 데이터 기입과 동시에 화소(PXL)의 특성 측정이 동시에 수행될 수 있다.
도 14에 도시된 바와 같이, 데이터 기입 구간(PER_W)는 화소행별로 순차적으로 할당되므로, 표시 장치(100)는 화소행별로 해당 화소(PXL)의 특성을 측정할 수 있다.
도 11 내지 도 14를 참조하여 설명한 바와 같이, 표시 장치(100)는 외부 보상 방식을 이용하여 화소(PXL)의 특성을 측정할 수 있다. 표시 장치(100)는 화소(PXL)에 데이터를 기입하면서 화소(PXL)의 특성을 측정할 수 있다. 화소(PXL)의 특성을 측정하기 위한 기준 전압(VINT)은 센싱 배선들(SSL1, SSL2 내지 SSLm)을 통해 화소(PXL)에 제공되되, 센싱 배선들(SSL1, SSL2 내지 SSLm)은 기준 전압 배선(V_SEN)을 통해 상호 연결되므로, 기준 전압(VINT)의 강하가 저감될 수 있다. 또한, 센싱 배선들(SSL1, SSL2 내지 SSLm)을 통해 센싱 전류의 감쇄가 저감되고, 보다 정확한 화소(PXL)의 특성이 측정될 수 있다.
도 15는 도 14의 표시 장치에 포함된 화소 영역에 배치되는 화소의 일 예를 나타내는 회로도이다. 도 15의 화소(PXL)는 도 12의 화소(PXL)와 실질적으로 동일하거나 유사하므로, 중복되는 설명은 반복하지 않기로 한다.
도 12 및 도 15를 참조하면, 발광 소자들(LD)의 정렬 단계에서, 제2 배선(AL2)을 통해 제2 화소 전극(ELT2)(즉, 제2 전원단(VSS))에 교류 전압(AC)이 인가되고, 기준 전압 배선(V_SEN)(또는, 센싱 배선(SSL))을 통해 제1 화소 전극(ELT1)에 그라운드 전압(GND)이 인가될 수 있다.
보다 구체적으로, 도 15의 화소(PXL)의 제3 트랜지스터(T3)에 턴온 전압 레벨의 센싱 제어 신호(SS)가 인가되면, 제3 트랜지스터(T3)는 턴온 되고, 센싱 배선(SSL)은 제1 노드(N1)와 전기적으로 연결될 수 있다. 따라서, 기준 전압 배선(V_SEN)에 인가된 그라운드 전압(GND)은 센싱 배선(SSL) 및 제3 트랜지스터(T3)를 통해 제1 노드(N1)(즉, 제1 화소 전극(ELT1))에 인가될 수 있다.
일 실시예에서, 발광 소자들(LD)의 정렬 단계에서, 데이터 배선을 통해 제2 노드(N2)에 그라운드 전압(GND)이 추가적으로 인가될 수 있다. 예를 들어, 턴온 전압 레벨을 가지는 스캔 신호(SC)가 제2 트랜지스터(T2)에 인가되는 경우, 제2 트랜지스터(T2)는 턴온되고, 제2 노드(N2)는 데이터 배선과 전기적으로 연결되고, 데이터 배선 및 제2 트랜지스터(T2)를 통해 제2 노드(N2)에 그라운드 전압(GND)이 인가될 수 있다. 제2 노드(N2)의 노드 전압에 의해 제1 노드(N1)의 전압 변동성이 완화되고, 제1 및 제2 화소 전극들(ELT1, ELT2) 사이에서 발광 소자들(LD)의 정렬 효율이 향상될 수 있다.
일 실시예에서, 발광 소자들(LD)의 정렬 단계에서, 제1 전원단(VDD)을 통해 제1 노드(N1)에 그라운드 전압(GND)이 추가적으로 인가될 수 있다. 예를 들어, 턴온 전압 레벨의 데이터 신호가 인가되고, 턴온 전압 레벨의 스캔 신호가 인가되며, 또한, 제1 전원전압이 그라운드 전압 레벨을 가지는 경우, 제1 트랜지스터(T1)는 턴온되어, 제1 전원단(VDD)과 제1 노드(N1)를 전기적으로 연결할 수 있다. 제1 전원단(VDD)을 통해 인가된 그라운드 전압(GND)은 제3 트랜지스터(T3)를 통해 제1 노드(N1)에 인가된 그라운드 전압(GND)를 강화시킴으로써, 그라운드 전압(GND)의 변동이 완화되고, 발광 소자들(LD)의 정렬 효율이 향상될 수 있다.
도 15를 참조하여 설명한 바와 같이, 표시 장치(100)는 화소(PXL)의 제3 트랜지스터(T3)를 통해 제1 화소 전극(ELT1)에 그라운드 전압(GND)을 인가함으로써, 별도의 제1 배선(LINE1)을 형성 또는 제거하는 공정 없이, 발광 소자들(LD)을 화소 영역(PXA) 내 제1 및 제2 화소 전극들(ELT1, ELT2) 사이에 정렬시킬 수 있다. 또한, 데이터 신호로 그라운드 전압(GND)을 인가하고, 화소(PXL)의 제2 트랜지스터(T2)를 턴온시킴으로써, 스토리지 커패시터(CST)를 통해 제1 화소 전극(ELT1)에 인가된 그라운드 전압(GND)의 변동성을 완화시킬 수 있다. 나아가, 턴온 전압 레벨의 데이터 신호와, 그라운드 전압(GND) 레벨의 제1 전원전압(VDD)D을 화소(PXL)에 인가하고, 제2 및 제3 트랜지스터(T2, T3)를 턴온시킴으로써, 제1 화소 전극(ELT1)에 인가된 그라운드 전압(GND)을 강화할 수 있다. 따라서, 제1 및 제2 화소 전극들(ELT1, ELT2) 사이에 원하는 전압차가 인가되고, 발광 소자들(LD)의 정렬 효율이 보다 향상될 수 있다.
한편, 도 15에서 화소(PXL)는 3개의 트랜지스터들을 포함하는 것으로 도시되어 있으나, 이에 한정되는 것은 아니다. 화소(PXL)는 도 21을 참조하여 후술할 화소(PXL_1)와 동일한 화소 구조를 가질 수도 있다.
도 16 및 도 17은 도 14의 표시 장치에 포함된 화소의 다른 예를 나타내는 회로도들이다. 도 16 및 도 17에는 도 15의 화소에 대응하는 화소가 도시되어 있다. 도 18는 도 17의 화소에서 측정된 신호의 일 예를 나타내는 파형도이다.
도 16을 참조하면, 공통 전극(MD1)은 기준 전압 배선(L_SEN)과 연결되어 있으므로, 발광 소자들(LD)의 정렬 단계에서 제1 배선(AL1)에 인가된 그라운드 전압(GND)은 공통 전극(MD1)을 통해 기준 전압 배선(L_SEN)에 인가될 수 있다. 여기서, 제3 트랜지스터(T3)가 센싱 제어 신호(SS)에 응답하여 턴온되는 경우, 제1 노드(N1)는 기준 전압 배선(L_SEN)과 전기적으로 연결될 수 있다. 센싱 제어 신호(SS)는 도 11을 참조하여 설명한 스캔 구동부(140)로부터 제공될 수 있다.
도 15에 도시된 바와 같이, 공통 전극(MD1)과 제2 화소 전극(ELT2)은 인접하여 배치됨에 따라 공통 전극(MD1)과 제2 화소 전극(ELT2)은 커플링 연결될 수 있다. 이에 따라, 도 18에 도시된 바와 같이, 제1 노드(N1)에서의 노드 전압(V_N1)은 그라운드 전압(V_GND)와 같은 정전압 파형이 아닌, 교류 형태의 파형을 가질 수 있다. 그라운드 전압(V_GND)이 인가되는 지점으로부터 제1 노드(N1)까지의 경로가 길수록 경로의 저항 성분이 증가하고, 이에 따라 노드 전압(V_ N1)의 제3 진폭(AP3)이 커질 수 있다. 그라운드 전압(V_GND)이 인가되는 지점으로부터 제1 노드(N1)까지의 경로가 공통 전극(MD1)과 기준 전압 배선(L_SEN)의 병렬 연결에 의해 형성되므로, 경로의 저항 성분이 감소되고, 노드 전압(V_ N1)의 진폭(AP3)이 작아질 수 있다.
제2 배선(AL2)을 통해 인가되는 교류 전압(V_AC)은 제2 화소 전극(ELT2)의 저항 성분에 의해 강하되고, 제2 화소 전극(ELT2)에서의 전극 전압(V_CAT)은 교류 전압(V_AC)의 제1 진폭(AP1)보다 작은 제2 진폭(AP2)을 가질 수 있다.
전극 전압(V_CAT)과 노드 전압(V_N1) 간의 전압차가 클수록, 화소 영역(PXA) 내 공통 전극(MD1)과 제2 화소 전극(ELT2) 사이에서 보다 큰 전계가 형성되고, 발광 소자들(LD)의 정렬 효과가 향상될 수 있다.
실시예들에서, 발광 소자들(LD)의 정렬 단계에서 데이터 배선(DL)에 그라운드 전압(GND)이 인가되고, 제2 트랜지스터(T2)에 턴온 전압을 가지는 스캔 신호(SC)가 인가될 수 있다.
도 17에 도시된 바와 같이, 제2 트랜지스터(T2)가 스캔 신호(SC)에 응답하여 턴온된 경우, 제2 노드(N2)는 데이터 배선(DL)과 전기적으로 연결될 수 있다. 또한, 데이터 배선(DL) 및 제1 노드(N1)(즉, 공통 전극(MD1) 및 기준 전압 배선(L_SEN))은 스토리지 커패시터(CST)를 통해 커플링 연결될 수 있다. 그라운드 전압(GND)을 가지는 데이터 신호(DATA)가 인가되는 경우, 스토리지 커패시터(CST)에 의해 노드 전압(V_N1)의 변동이 보다 완화될 수 있다.
구분 교류 전압의 진폭(AP1) 조건
종래 T2 ON T3 ON T2, T3 ON
ΔV 20 [V] 5[V] 9.7 [V] 12.3 [V] 17.3 [V]
Uniformity - 20% 49% 62% 87%
[표 1]은 제2 트랜지스터(T2) 및 제3 트랜지스터(T3) 각각의 턴온 상태 또는 턴오프 상태에 따른, 화소 영역(PXA)에서 공통 전극(MD1)과 제2 전극(ELT2) 사이에 걸리는 전위차(ΔV)(즉, 전극 전압(V_CAT)의 제2 진폭(AP2)과 노드 전압(V_N1)의 제3 진폭(AP3)의 차이)가 나타나 있다.제2 트랜지스터(T2) 및 제3 트랜지스터(T3)가 턴오프 된 경우에는, 전위차(ΔV)가 교류 전압(AC)의 약 20% 정도이다. 제2 트랜지스터(T2)가 턴온된 경우(즉, 스토리지 커패시터(CST)가 이용되는 경우), 전위차(ΔV)가 교류 전압(AC)의 약 49%로 커지며, 제3 트랜지스터(T3)가 턴온된 경우(즉, 기준 전압 배선(L_SEN)이 이용되는 경우), 전위차(ΔV)가 교류 전압(AC)의 약 62%로 커지고, 제2 트랜지스터(T2) 및 제3 트랜지스터(T3)가 턴온된 경우, 전위차(ΔV)가 교류 전압(AC)의 약 87%로 커진다. 즉, 발광 소자들(LD)의 정렬 단계에서, 제2 트랜지스터(T2) 및 제3 트랜지스터(T3)를 턴온시킴으로써, 정렬 효율이 약 4배까지 향상될 수 있다.다시 도 15를 참조하면, 발광 소자들(LD)의 공급 및 정렬이 완료된 이후에는, 화소(PXL)가 독립적으로 구동할 수 있도록 화소 영역들(PXA)의 사이에서 제1 화소 전극(ELT1)을 분리한다. 예를 들어, 공통 전극(MD1)의 연결 전극(A_E)을 에칭 공정 등을 제거함으로써, 제1 화소 전극(ELT1)이 형성될 수 있다. 여기서, 연결 전극(A_E)은 화소 영역(PXA)과 다른 화소 영역 사이에 및 화소 영역(PXA)과 제1 배선(AL1) 사이에 위치하는 공통 전극(MD1)의 부분일 수 있다.
한편, 화소 영역들(PXA)의 사이에서 제2 화소 전극(ELT2)은 서로 분리하지 않고 연결한 상태로 유지할 수 있다. 또한, 제2 배선(AL2)은 표시 영역(DA)의 화소들(PXL)과 연결된 상태로 남을 수 있다. 다만, 본 발명이 이에 한정되지는 않으며, 예컨대 다른 실시예에서는 화소 영역들(PXA)의 사이에서 제2 화소 전극들(ELT2)도 서로 분리될 수 있다.
이후, 도 15에는 도시되지 않았으나, 도 4를 참조하여 설명한 바와 같이, 발광 소자들(LD)의 양단에 각각 제1 및 제2 컨택 전극들(CNE1, CNE2)을 형성하여 발광 소자들(LD)의 양단을 각각 제1 및 제2 화소 전극들(ELT1, ELT2)에 물리적 및/또는 전기적으로 연결한다. 한편, 제1 및 제2 컨택 전극들(CNE1, CNE2)의 형성 공정은, 제1 화소 전극(ELT1)의 형성 공정 이전에 수행될 수도 있다.
도 16 내지 도 18을 참조하여 설명한 바와 같이, 발광 소자(LD)의 정렬 단계에서, 화소(PXL) 내 제3 트랜지스터(T3)를 턴온시키고, 또한, 그라운드 전압(GND)의 데이터 신호(DATA)를 인가함과 제2 트랜지스터(T2)를 턴온시킴으로써, 발광 소자(LD)의 정렬 효율이 크게 향상될 수 있다.
도 19 및 도 20는 도 1의 표시 장치의 다른 일 예를 나타내는 회로도들이다. 도 19 및 도 20에는 도 11에 대응하는 회로도가 도시되어 있다. 도 21은 도 19의 표시 장치에 포함된 화소의 일 예를 나타내는 회로도이다.
먼저, 도 1, 도 11 및 도 19를 참조하면, 센싱 배선들(SSL1 내지 SSLm)을 제외하고, 도 19의 표시 장치(100_6)는 도 11의 표시 장치(100)와 실질적으로 동일하거나 유사할 수 있다. 따라서, 중복되는 설명은 반복하지 않기로 한다.
센싱 배선들(SSL1 내지 SSLm)은 제1 방향(D1)으로 연장하여 표시 패널(110)을 가로지르며, 제2 방향(D2)을 따라 상호 이격되어 배치될 수 있다. 센싱 배선들(SSL1 내지 SSLm)은 표시 패널(110)의 일단(예를 들어, 앞서 설명한 비표시 영역(NDA))에서 기준 전압 배선을 통해 상호 전기적으로 연결될 수 있다. 센싱 배선들(SSL1 내지 SSLm)은 데이터 구동부(120)와 연결되지 않고, 전원제공부(미도시)와 연결되며, 전원제공부(미도시)로부터 센싱 배선들(SSL1 내지 SSLm)에 기준 전압(VINT)이 인가될 수 있다.
한편, 도 19에서 센싱 배선들(SSL1 내지 SSLm)은 제1 방향(D1)으로 연장하는 것으로 도시되어 있으나, 이에 한정되는 것은 아니다.
도 20을 참조하면, 센싱 배선들(SSL1 내지 SSLn)은 제2 방향(D2)으로 연장하며 제1 방향(D1)을 따라 상호 이격되어 배치될 수 있다. 또한, 센싱 배선들(SSL1 내지 SSLn)은 기준 전압 배선을 통해 상호 전기적으로 연결되며, 전원제공부(미도시)로부터 기준 전압(VINT)을 수신할 수 있다.
도 21을 참조하면, 화소(PXL_1)는 데이터 신호에 대응하는 휘도의 빛을 생성하기 위한 발광 유닛(EMU)과, 발광 유닛(EMU)을 구동하기 위한 화소 회로(PXC)를 포함할 수 있다.
발광 유닛(EMU)은 제1 및 제2 전원전압들(VDD, VSS)(또는, 제1 및 제2 전원단들)의 사이에 병렬로 연결된 발광 소자들(LD)을 포함할 수 있다. 여기서, 제1 및 제2 전원전압들(VDD, VSS)은 발광 소자들(LD)이 발광할 수 있도록 서로 다른 전위를 가질 수 있다. 일 예로, 제1 전원전압(VDD)은 고전위 전원전압으로 설정되고, 제2 전원전압(VSS)은 저전위 전원전압으로 설정될 수 있다. 화소(PXL)의 발광 기간 동안 제1 및 제2 전원전압(VDD, VSS)의 전위 차는 발광 소자들(LD)의 문턱 전압 이상으로 설정될 수 있다.
발광 유닛(EMU)은 화소 회로(PXC)를 통해 공급되는 구동 전류에 대응하는 휘도로 발광할 수 있다.
화소 회로(PXC)는 해당 화소(PXL)의 주사선(Si) 및 데이터선(Dj)에 접속될 수 있다. 예를 들어, 화소(PXL)가 표시 영역(DA)의 i번째 행 및 j번째 열에 배치되었다고 할 때, 화소(PXL)의 화소 회로(PXC)는 표시 영역(DA)의 i번째 주사선(Si) 및 j번째 데이터선(Dj)에 접속될 수 있다.
또한, 화소 회로(PXC)는 적어도 하나의 다른 주사선에 더 접속될 수도 있다. 예컨대, 표시 영역(DA)의 i번째 행에 배치된 각각의 화소(PXL)는 i-1번째 주사선(Si-1) 및/또는 i+1번째 주사선(Si+1)(또는, i번째 센싱 제어 배선(SLi))에 더 접속될 수도 있다. 또한, 화소 회로(PXC)는 제1 및 제2 전원전압들(VDD, VSS) 외에도 제3의 전원에 더 연결될 수 있다. 예컨대, 화소 회로(PXC)는 기준 전압(VINT)(또는, 기준 전원, 초기화 전원)에도 연결될 수 있다.
화소 회로(PXC)는 제1 내지 제7 트랜지스터들(T1 내지 T7)과 스토리지 커패시터(CST)를 포함할 수 있다.
제1 트랜지스터(T1; 구동 트랜지스터)의 일 전극, 일 예로, 소스 전극은 제5 트랜지스터(T5)를 경유하여 제1 전원전압(VDD)에 접속되고, 다른 일 전극, 일 예로, 드레인 전극은 제6 트랜지스터(T6)를 경유하여 발광 소자들(LD)의 일측 단부에 접속될 수 있다. 그리고, 제1 트랜지스터(T1)의 게이트 전극은 제1 노드(N1)에 접속될 수 있다. 이러한 제1 트랜지스터(T1)는, 제1 노드(N1)의 전압에 대응하여, 발광 소자들(LD)을 경유하여 제1 전원전압(VDD)과 제2 전원전압(VSS)의 사이에 흐르는 구동 전류를 제어한다.
제2 트랜지스터(T2; 스위칭 트랜지스터)는 해당 데이터선(Dj)과 제1 트랜지스터(T1)의 소스 전극 사이에 접속된다. 그리고, 제2 트랜지스터(T2)의 게이트 전극은 해당 주사선(Si)에 접속된다. 이와 같은 제2 트랜지스터(T2)는 상기 주사선(Si)으로부터 게이트-온 전압(일 예로, 로우 전압)의 주사 신호가 공급될 때 턴-온되어 상기 데이터선(Dj)을 제1 트랜지스터(T1)의 소스 전극에 전기적으로 연결한다. 따라서, 제2 트랜지스터(T2)가 턴-온되면, 상기 데이터선(Dj)으로부터 공급되는 데이터 신호가 제1 트랜지스터(T1)로 전달된다.
제3 트랜지스터(T3)는 제1 트랜지스터(T1)의 드레인 전극과 제1 노드(N1) 사이에 접속된다. 그리고, 제3 트랜지스터(T3)의 게이트 전극은 해당 주사선(Si)에 접속된다. 이와 같은 제3 트랜지스터(T3)는 상기 주사선(Si)으로부터 게이트-온 전압의 주사 신호가 공급될 때 턴-온되어 제1 트랜지스터(T1)의 드레인 전극과 제1 노드(N1)를 전기적으로 연결한다. 따라서, 제3 트랜지스터(T3)가 턴-온될 때 제1 트랜지스터(T1)는 다이오드 형태로 접속된다.
제4 트랜지스터(T4)는 제1 노드(N1)와 기준 전압(VINT) 사이에 접속된다. 그리고, 제4 트랜지스터(T4)의 게이트 전극은 이전 주사선, 일 예로 i-1번째 주사선(Si-1)에 접속된다. 이와 같은 제4 트랜지스터(T4)는 i-1번째 주사선(Si-1)으로 게이트-온 전압의 주사 신호가 공급될 때 턴-온되어 기준 전압(VINT)의 전압을 제1 노드(N1)로 전달한다. 여기서, 기준 전압(VINT)은 데이터 신호의 최저 전압 이하의 전압을 가질 수 있다.
제5 트랜지스터(T5)는 제1 전원전압(VDD)과 제1 트랜지스터(T1) 사이에 접속된다. 그리고, 제5 트랜지스터(T5)의 게이트 전극은 해당 발광 제어선, 일 예로 i번째 발광 제어선(Ei)에 접속된다. 이와 같은 제5 트랜지스터(T5)는 상기 발광 제어선(Ei)으로 게이트-오프 전압의 발광 제어신호가 공급될 때 턴-오프되고, 그 외의 경우에 턴-온된다.
제6 트랜지스터(T6)는 제1 트랜지스터(T1)와 발광 소자들(LD)의 일 단부 사이에 접속된다. 그리고, 제6 트랜지스터(T6)의 게이트 전극은 해당 발광 제어선, 일 예로 i번째 발광 제어선(Ei)에 접속된다. 이와 같은 제6 트랜지스터(T6)는 상기 발광 제어선(Ei)으로 게이트-오프 전압의 발광 제어신호가 공급될 때 턴-오프되고, 그 외의 경우에 턴-온된다.
제7 트랜지스터(T7)는 발광 소자들(LD)의 일 단부와 기준 전압(VINT) 사이에 접속된다. 그리고, 제7 트랜지스터(T7)의 게이트 전극은 다음 단의 주사선들 중 어느 하나, 일 예로 i+1번째 주사선(Si+1)(또는, i번째 센싱 제어 배선(SLi))에 접속된다. 이와 같은 제7 트랜지스터(T7)는 상기 i+1번째 주사선(Si+1)(또는, i번째 센싱 제어 배선(SLi))으로 게이트-온 전압의 주사 신호가 공급될 때 턴-온되어 기준 전압(VINT)을 발광 소자들(LD)의 일 단부로 공급한다.
스토리지 커패시터(CST)는 제1 전원전압(VDD)과 제1 노드(N1) 사이에 접속된다. 이와 같은 스토리지 커패시터(Cst)는 각 프레임 기간에 제1 노드(N1)로 공급되는 데이터 신호 및 제1 트랜지스터(T1)의 문턱전압에 대응하는 전압을 저장한다.
한편, 도 21에서는 화소 회로(PXC)에 포함되는 트랜지스터들, 예컨대 제1 내지 제7 트랜지스터들(T1 내지 T7)을 모두 P타입의 트랜지스터로 도시하였으나, 본 발명이 이에 한정되지는 않는다. 일 예로, 제1 내지 제7 트랜지스터들(T1 내지 T7) 중 적어도 하나는 N타입의 트랜지스터로 변경될 수도 있다.
다시 도 21을 참조하면, 화소(PXL) 내부에 발광 소자들(LD)을 정렬하는 공정에서, 발광 유닛(EMU)의 제1 화소 전극(ELT1) 및 제2 화소 전극(ELT2)은 제1 배선(AL1) 및 제2 배선(AL2)에 연결될 수 있다. 이때, 제1 배선(AL1)(예를 들어, 제1 배선(AL1)과 연결된 제2 전원 전압(VSS))에는 교류 전압(AC)이 인가되고, 제2 배선(AL2)(예를 들어, 제2 배선(AL2)과 연결된 제2 노드(N2))에는 그라운드 전압(GND)이 인가될 수 있다. 또한, 제1 배선(AL1)과 연결된 기준 전압 배선(L_VINT)(또는, 센싱 배선(SSL))에는 그라운드 전압(GND)이 인가되고, 제7 트랜지스터(T7)가 턴온되어, 제2 노드(N2)에 인가되는 그라운드 전압(GND)을 보완 또는 강화할 수 있다.
제1 배선(AL1) 및 제2 배선(AL2)에 서로 상이한 레벨의 전압이 인가되면, 제1 화소 전극(ELT1)과 제2 화소 전극(ELT2)의 사이에서 전계가 형성되면서, 제1 및 제2 화소 전극들의 사이에 발광 소자들(LD)이 정렬할 수 있게 된다.
도 19 내지 도 21을 참조하여 설명한 바와 같이, 표시 장치(100_5, 100_6)는 제1 배선(AL1)과 연결된 기준 전압 배선(L_VINT)을 포함하고, 발광 소자들(LD)을 정렬하는 과정에서 제1 배선(AL1) 및 기준 전압 배선(L_VINT)을 통해 제1 화소 전극(ELT1)(또는, 도 21의 화소(PXL_1)의 제2 노드(N2))에 그라운드 전압(GND)을 인가함으로써, 발광 소자들(LD)의 정렬 효율이 향상될 수 있다.
도 22는 도 19의 표시 장치에 포함된 스캔 구동부의 일 예를 나타내는 회로도이다.
도 20 및 도 22를 참조하면, 스캔 구동부(140)는 복수의 화소행들에 각각 연결되는 복수의 스테이지들(STATE[n])을 포함할 수 있다.
제n 스테이지(STAGE[n])는 제1 내지 제7 박막 트랜지스터들(M1 내지 M7), 제1 및 제2 커패시터들(C1, C2)을 포함할 수 있다.
제1 박막 트랜지스터(M1)는 개시 신호(FLM)를 수신하는 제1 전극, 제1 제어 노드(Q)에 연결된 제2 전극 및 제1 클럭 신호(clk1)를 수신하는 게이트 전극을 포함할 수 있다. 여기서, 개시 신호(FLM)는 주사의 시작을 나타내는 신호이며, 제1 클럭 신호(clk1)는 특정 시간 동안(예를 들어, 1 기준 수평 시간(1H)) 동안 논리 하이 레벨 및 논리 로우 레벨을 가지는 구형파일 수 있다. 후술하는 제2 클럭 신호(clk2)는 제1 클럭 신호(clk1)의 반전된 파형을 가질 수 있다. 한편, 고전원전압(VGH) 및 저전원전압(VGL)은 스테이지(STAGE[n])(또는, 스캔 구동부(140))를 구동시키는데 필요한 전원전압들일 수 있다. 고전원전압(VGH)은 저전원전압(VGL) 보다 높은 전위를 가질 수 있다.
제2 박막 트랜지스터(M2)는 고전원전압(VGH)에 연결되는 제1 전극, 및 제1 제어 노드(Q)에 전기적으로 연결되는 제2 전극 및 제2 제어 노드(QB)에 연결되는 게이트 전극을 포함한다.
제3 박막 트랜지스터(M3)는 제2 박막 트랜지스터(M2)의 제2 전극에 연결되는 제1 전극, 제1 제어 노드(Q)에 연결되는 제2 전극 및 제2 클럭 신호(clk2)를 수신하는 게이트 전극을 포함한다.
제4 박막 트랜지스터(M4)는 제2 제어 노드(QB)에 연결되는 제1 전극, 제1 클럭 신호(clk1)를 수신하는 제2 전극 및 제1 제어 노드(Q)에 연결되는 게이트 전극을 포함한다.
제5 박막 트랜지스터(M5)는 제2 제어 노드(QB)에 연결되는 제1 전극, 저전원전압(VGL)을 수신하는 제2 전극 및 제1 클럭 신호(clk1)을 수신하는 게이트 전극을 포함한다.
제6 박막 트랜지스터(M6)는 고전원전압(VGH)를 수신하는 제1 전극, 출력단에 연결되는 제2 전극 및 제2 제어 노드(QB)에 연결되는 게이트 전극을 포함한다.
제7 박막 트랜지스터(M7)는 제2 클럭 신호(clk2)에 연결되는 제1 전극, 출력단에 연결되는 제2 전극, 및 제1 제어 노드(Q)에 연결된 게이트 전극을 포함한다.
제1 커패시터(C1)는 출력단과 제1 제어 노드(Q) 사이에 연결되어, 출력단의 출력 전압을 제1 제어 노드(Q)의 전압에 기초하여 커패시터 부스팅할 수 있다. 제2 커패시터(C2)는 제2 제어 노드(QB)와 고전원전압(VGH) 사이에 연결될 수 있다.
제n 스테이지(STAGE[n])은 제1 박막 트랜지스터(M1), 제7 박막 트랜지스터(M7) 및 제1 커패시터(C1)를 통해 턴온 전압 레벨(예를 들어, 논리 로우 레벨)의 신호(scan[n])를 출력하고, 제2 내지 제6 박막 트랜지스터들(M2 내지 M6) 및 제2 커패시터(C2)를 이용하여 턴오프 전압 레벨(예를 들어, 논리 하이 레벨)의 신호를 출력할 수 있다.
한편, 발광 소자들(LD)을 정렬하는 단계에서, 고전원전압(VGH) 및 개시 신호(FLM) 각각은 제1 전압 레벨(또는, 턴온 전압 레벨, 예를 들어, -5V)을 가지며, 저전원전압(VGL)은 제1 전압 레벨 보다 큰 제2 전압 레벨(예를 들어, -7.5V)을 가질 수 있다. 저저원전압(VGL)이 고전원전압(VGH)보다 박막 트랜지스터의 임계 전압(Vth) 이상으로 크므로, 제6 박막 트랜지스터(M6)가 턴온될 수 있다.
제1 및 제2 클럭신호들(clk1, clk2) 각각은 제2 전압 레벨(예를 들어, -10V)을 가질 수 있다. 이 경우, 제5 박막 트랜지스터(M5)가 턴온되고, 고전원전압(VGH)의 전압 레벨(즉, 제1 전압 레벨)과 동일한 전압 레벨을 가지는 출력 신호가 제n 스테이지(STAGE[n])으로부터 출력될 수 있다.
도 22를 참조하여 설명한 바와 같이, 발광 소자들(LD)을 정렬하는 단계에서, 스캔 구동부(140)에 인가되는 개시 신호(FLM), 고전원전압(VGH), 저전원전압(VGL) 및 제1 및 제2 클럭 신호들(clk1, clk2)를 특정 전압들로 설정하는 경우, 스캔 구동부(140)는 센싱 배선(SSL)에 턴온 전압 레벨을 가지는 제어 신호를 출력할 수 있다. 따라서, 기준 전압 배선(L_VINT)를 통해 인가된 그라운드 전압(GND)(또는, 정렬 전압)은 화소(PXL) 내 일부 트랜지스터를 통해 제1 화소 전극(ELT1)에 제공될 수 있다. 별도의 제1 정렬 배선 없더라도 발광 소자들(LD)의 정렬이 이루어질 수 있으며, 제1 정렬 배선을 제거하거나 제1 화소 전극(ELT1)을 상호 독립적으로 구성하기 위한 별도의 공정이 제거됨으로써, 표시 장치(100)의 제조 공정이 단순화될 수 있다.
도 23은 도 19의 표시 장치의 다른 일 예를 나타내는 회로도이다. 도 23에는 도 20의 표시 장치에 포함된 표시 패널(110) 및 스캔 구동부(140)의 일부가 개략적으로 도시되어 있다.
도 23을 참조하면, 표시 장치(100)는 스캔 구동부(140)와 센싱 배선(SSL) 사이에 배치되는 제1 및 제2 더미 트랜지스터들(TD1, TD2) 중 적어도 하나 및 더미 제어 배선(L_EN)을 더 포함할 수 있다.
제1 더미 트랜지스터(TD1)는 센싱 제어 신호(GB)를 수신하는 제1 전극, 센싱 배선(SSL)에 연결되는 제2 전극, 및 더미 제어 배선(L_EN)에 연결되는 게이트 전극을 포함할 수 있다. 제1 더미 트랜지스터(TD1)는 턴온 전압 레벨(예를 들어, 논리 로우 레벨)의 더미 제어 신호(EN)에 응답하여 턴온되고, 턴온 전압 레벨의 센싱 제어 신호(GB)를 화소(PXL)에 제공할 수 있다. 이 경우, 화소(PXL)의 제7 트랜지스터(T7)(또는, 제1 화소 전극 및 기준 전압 사이에 연결되는 트랜지스터)는 턴온될 수 있다.
제2 더미 트랜지스터(TD2)는 이전 센싱 배선에 연결되는 제1 전극 및 센싱 배선(SSL)에 연결되는 제2 전극, 및 더미 제어 배선(L_EN)에 연결되는 게이트 전극을 포함할 수 있다. 제1 더미 트랜지스터(TD1)와 유사하게, 제2 더미 트랜지스터(TD2)는 턴온 전압 레벨(예를 들어, 논리 로우 레벨)의 더미 제어 신호(EN)에 응답하여 턴온되고, 턴온 전압 레벨의 센싱 제어 신호(GB)를 화소(PXL)에 제공할 수 있다. 이 경우, 화소(PXL)의 제7 트랜지스터(T7)(또는, 제1 화소 전극 및 기준 전압 사이에 연결되는 트랜지스터)는 턴온될 수 있다.
즉, 발광 소자들(LD)의 정렬 단계에서, 더미 제어 배선(L_EN)과 더미 트랜지스터들(TD1, TD2)을 통해, 기준 전압 배선(L_VINT)으로부터 제1 화소 전극에 그라운드 전압(GND)이 인가될 수 있다.
도 23을 참조하여 설명한 바와 같이, 발광 소자들(LD)의 정렬 단계에서, 스캔 구동부(140)와 센싱 배선(SSL) 사이에 배치된 더미 트랜지스터들(TD1, TD2)를 이용하여, 화소(PXL)의 센싱 트랜지스터(예를 들어, 제7 트랜지스터(T7))가 턴온되고, 기준 전압 배선(L_SEN)으로부터 제1 화소 전극에 그라운드 전압(GND)(즉, 정렬 전압)이 인가될 수 있다. 이 경우, 도 30을 참조하여 설명한 스캔 구동부(140)의 스트레스(즉, 스캔 구동부(140)의 DC 구동에 의한 스캔 구동부(140) 내 트랜지스터 회로에 대한 스트레스)가 감소될 수 있다.
도 24 내지 도 26은 도 2의 표시 장치의 다른 일 예를 나타내는 평면도들이다.
먼저, 도 24 및 도 26을 참조하면, 제1 화소 전극(ELT1)을 제외하고, 도 32의 표시 장치(100_2)는 도 2의 표시 장치(100)와 실질적으로 동일하거나, 유사할 수 있다. 따라서, 중복되는 설명은 반복하지 않기로 한다.
도 24에 도시된 제1 화소 전극(ELT1)은 제2 화소 전극(ELT2) 및 제2 배선(AL2)과 동일한 공정을 통해 형성될 수 있다.
제1 화소 전극(ELT1)은 제2 화소 전극(ELT2)의 본체부(즉, 제2 방향(D2)으로 연장되어 다른 화소 영역(PXA)까지 연장된 부분)에 대향하여 배치되는 연결부와, 제2 화소 전극(ELT2)의 가지부(즉, 본체부로부터 제1 방향(D1)으로 연장된 부분)에 대향하여 배치되는 가지부들을 포함할 수 있다.
제1 화소 전극(ELT1)의 연결부는 제2 화소 전극(ELT2)의 가지부의 외측변보다 외측으로 연장하며, 제1 화소 전극(ELT1)은 "ㅛ"자(또는, 역 "Π"자)의 평면 형상을 가질 수 있다. 즉, 제1 화소 전극(ELT1)는 제1 화소 전극(ELT1)의 연결부에서 제2 방향(D2)으로 돌출 형성된 스터브(stub) 부분을 포함할 수 있다.
도 25를 참조하면, 표시 장치(100_3)는 제1 화소 전극(ELT1)을 포함하되, 제1 화소 전극(ELT1)은, 도 32를 참조하여 설명한 연결부를 포함하지 않고, 제2 화소 전극(ELT2)의 가지부(즉, 본체부로부터 제1 방향(D1)으로 연장된 부분)에 대향하여 배치되는 가지부만을 포함할 수 있다.
제1 화소 전극(ELT1)의 가지부는 콘택홀(미도시), 연결 배선 패턴(미도시) 등을 통해 기준 전압 배선(L_VINT)(또는, 센싱 배선(SSL))에 전기적으로 연결될 수 있다.
도 26을 참조하면, 표시 장치(100_4)는 제1 화소 전극(ELT1) 및 제2 화소 전극(ELT2)을 포함하되, 제1 화소 전극(ELT1)은, 도 25를 참조하여 설명한 제1 화소 전극(ELT1)의 가지부와 동일하게 제1 방향(D1)으로 연장되고, 다른 전극들로부터 독립하여 형성될 수 있다. 제2 화소 전극(ELT2)은 제1 화소 전극(ELT1)을 에워싸는 형태로 배치될 수 있다. 제2 화소 전극(ELT2)은 화소 영역(PXA)에서 폐루프를 구성함에 따라 저항값이 감소되고, 이에 따라 제2 화소 전극(ELT2)을 통해 인가되는 전압(예를 들어, 정렬 전압으로서 교류 전압 등)의 강하가 감소될 수 있다.
한편, 제2 화소 전극(ELT2)은 직사각형 형상을 가지는 것으로 도시되어 있으나, 이는 예시적인 것으로, 제2 화소 전극(ELT2)은 원형, 오각형 이상의 다각형 등의 평면 형상을 가질 수 있다.
도 24 내지 도 26을 참조하여 설명한 바와 같이, 제1 화소 전극(ELT1)은 기준 전압 배선(L_VINT)와 연결되고, 이에 따라, 제2 화소 전극(ELT2)과 함께 형성된 이후, 별도의 공정(예를 들어, 다른 화소 전극들과 분리하는 에칭 공정) 등을 필요로 하지 않을 수 있다. 따라서, 제1 화소 전극(ELT1)의 형상은 제한되지 않으며, 제2 화소 전극(ELT2)에 의해 에워싸인 화소(PXL)가 적용될 수도 있다.
도 27 내지 도 34는 도 1의 표시 장치에 포함된 화소의 다양한 실시예를 나타내는 도면들이다.
먼저, 도 1 및 도 27을 참조하면, 제2 화소 전극(ELT2)는 화소 영역(PXA) 내에서 제2 방향(D2)으로 연장하는 본체부(또는, 줄기부, 줄기 전극) 및 본체부로부터 제1 방향(D1)으로 연장하는 가지부(또는, 돌출부, 돌출 전극)을 포함한다. 본체부는 다른 화소 영역(PXA)까지 연장될 수 있다.
제1 화소 전극(ELT1)은 제2 화소 전극(ELT2)의 가지부에 대향하여 배치되고, 제1 방향(D1)으로 연장할 수 있다. 제1 화소 전극(ELT1)은 제1 방향(D1)으로 제2 화소 전극(ELT2)보다 돌출될 수 있다. 이 경우, 제1 화소 전극(ELT1)과 제2 화소 전극(ELT2)의 가지부 사이에 배치 영역(A_AL)(즉, 발광 소자들(LD)이 배치되는 영역)이 정의될 수 있다.
제1 화소 전극(ELT1)이 트랜지스터(미도시)와 연결되는 콘택홀(CNT)은 제1 화소 전극(ELT2)의 돌출 부분(즉, 배치 영역(A_AL)과 중첩하지 않는 부분)에 형성될 수 있다. 여기서, 트랜지스터는, 예를 들어, 도 12를 참조하여 설명한 제1 트랜지스터(T1)로, 도 4를 참조하여 설명한 회로소자층(PCL)에 배치되는 트랜지스터일 수 있다.
도 28을 참조하면, 제1 화소 전극(ELT1) 및 제2 화소 전극(ELT2)은 도 27을 참조하여 설명한 제1 화소 전극(ELT1) 및 제2 화소 전극(ELT2)과 각각 실질적으로 동일하거나 유사할 수 있다. 따라서, 중복되는 설명은 반복하지 않기로 한다.
제1 화소 전극(ELT1)은 화소 영역(PXA) 내에서 제1 화소 전극(ELT2)의 가지부에 대향하여 배치되고, 제1 화소 전극(ELT1)의 제1 방향(D1)으로의 일단(예를 들어, 하단)은 제2 화소 전극(ELT2)의 가지부의 제1 방향(D1)으로의 일단(예를 들어, 하단)과 정렬될 수 있다. 즉, 제1 화소 전극(ELT1)은 제2 화소 전극(ELT2)의 가지부보다 제1 방향(D1)으로 돌출되지 않을 수 있다. 이 경우, 배치 영역(A_AL)은 제1 화소 전극(ELT1)의 일변(즉, 제2 화소 전극(ELT2)의 가지부와 마주보는 일변) 전체와 중첩할 수 있다. 또한, 콘택홀(CNT)은 제1 화소 전극(ELT1) 전체에 분산 배치될 수도 있다.
도 29를 참조하면, 제2 화소 전극(ELT2)은 도 27을 참조하여 설명한 제2 화소 전극(ELT2)과 실질적으로 동일하거나 유사할 수 있다. 따라서, 중복되는 설명은 반복하지 않기로 한다.
제1 화소 전극(ELT1)은 제2 화소 전극(ELT2)의 가지부의 모든 변들에 대향하여 배치될 수 있다.
도 29에 도시된 바와 같이, 제2 화소 전극(ELT2)의 가지부는 본체부와 접하는 변을 제외하고 세 변이 노출될 수 있다. 이 경우, 제1 화소 전극(ELT1)은 제2 화소 전극(ELT2)의 가지부의 일 장변에 대향하여 배치되되 제1 방향(D1)으로 연장하는 제1 가지부와, 제1 가지부의 일단에서 제2 방향(D2)으로 연장하며 제2 화소 전극(ELT2)의 가지부의 일 단변에 대향하여 배치되는 연결부과, 연결부의 일단에서 제1 방향(D1)으로 연장하며 제2 화소 전극(ELT2)의 가지부의 타 장변에 대향하여 배치되는 제2 가지부를 포함할 수 있다. 즉, 제1 화소 전극(ELT1)은 평면상 凹 자 형상 또는 U 자 형상을 가지며, 제2 화소 전극(ELT2)의 가지부를 에워싸는 형태로 배치될 수 있다. 제1 화소 전극(ELT1)의 제1 및 제2 가지부들이 연결부와 연결되는 모서리 부분들은 둔각을 가지거나 에지 처리된 형상(예를 들어, 둥근 모서리 형상)을 가지며, 스터브(stub)를 포함하지 않을 수 있다.
배치 영역(A_AL)은 제2 화소 전극(ELT2)의 가지부의 장변들과 제1 화소 전극(ELT1)의 제1 및 제2 가지부들과 중첩할 수 있다. 콘택홀(CNT)은 제1 화소 전극(ELT1)의 제2 부분에 형성되며, 배치 영역(A_AL)과 비중첩할 수 있다.
도 30을 참조하면, 제2 화소 전극(ELT2)은 2개의 가지부들을 포함한다는 점을 제외하고, 제1 화소 전극(ELT1) 및 제2 화소 전극(ELT2)은 도 27을 참조하여 설명한 제1 화소 전극(ELT1) 및 제2 화소 전극(ELT2)과 각각 실질적으로 동일하거나 유사할 수 있다. 따라서, 중복되는 설명은 반복하지 않기로 한다.
제2 화소 전극(ELT2)의 가지부들은 제1 화소 전극(ELT1)의 양 장변들에 대향하여 배치될 수 있다. 이 경우, 배치 영역(A_AL)은 제2 화소 전극(ELT2)의 가지부들 사이에 또는, 이들과 중첩하여 형성될 수 있다. 한편, 콘택홀(CNT)은 배치 영역(A_AL)과 비중첩하는 제1 화소 전극(ELT1)의 일단에 형성될 수 있다.
도 31을 참조하면, 제2 화소 전극(ELT2)은 2개의 가지부들을 포함한다는 점을 제외하고, 제1 화소 전극(ELT1) 및 제2 화소 전극(ELT2)은 도 28을 참조하여 설명한 제1 화소 전극(ELT1) 및 제2 화소 전극(ELT2)과 각각 실질적으로 동일하거나 유사할 수 있다. 따라서, 중복되는 설명은 반복하지 않기로 한다.
제2 화소 전극(ELT2)의 가지부들은 제1 화소 전극(ELT1)의 양 장변들에 대향하여 배치될 수 있다. 이 경우, 배치 영역(A_AL)은 제2 화소 전극(ELT2)의 가지부들 사이에 형성되되, 제1 화소 전극(ELT1)과 중첩하여 형성될 수 있다. 한편, 콘택홀(CNT)은 제1 화소 전극(ELT1) 전체에 분산되어 배치될 수 있다.
도 32를 참조하면, 제2 화소 전극(ELT2)은 2개의 본체부들을 포함한다는 점을 제외하고, 제1 화소 전극(ELT1) 및 제2 화소 전극(ELT2)은 도 26을 참조하여 설명한 제1 화소 전극(ELT1) 및 제2 화소 전극(ELT2)과 각각 실질적으로 동일하거나 유사할 수 있다. 따라서, 중복되는 설명은 반복하지 않기로 한다.
제2 화소 전극(ELT2)은 제1 화소 전극(ELT1)을 에워쌀 수 있다. 제1 화소 전극(ELT1)은 제2 화소 전극(ELT2)에 의해 평면상 아일랜드 구조를 가질 수 있다. 제2 화소 전극(ELT2)은 상호 마주보며 제2 방향(D2)으로 연장하는 2개의 본체부들과, 본체부들 사이에서 제1 방향(D1)으로 연장하여 본체부들을 상호 연결하는 2개의 가지부들을 포함할 수 있다. 이 경우, 제1 화소 전극(ELT1)은 평면상 본체부들과 가지부들에 의해 형성된 내부 공간에 배치될 수 있다. 한편, 제2 화소 전극(ELT2)의 2개의 본체부들은 제2 방향(D2)으로 다른 화소 영역(PXA)까지 연장할 수 있다. 이 경우, 2개의 본체부들에 의해 제2 화소 전극(ELT2)의 저항값이 감소되고, 제2 화소 전극(ELT2)에 인가되는 전압(예를 들어, 정렬 전압, 전원 전압 등)의 강하가 감소될 수 있다.
한편, 배치 영역(A_AL)은 제2 화소 전극(ETL2)의 가지부들 사이에 형성되되, 제1 화소 전극(ELT1)과 중첩할 수 있다. 또한, 콘택홀(CNT)은 제1 화소 전극(ELT1) 전체에 분산되어 형성될 수 있다.
도 33을 참조하면, 제2 화소 전극(ELT2)는 2개의 가지부들을 포함하고, 제1 화소 전극(ELT3)은 3개의 가지부들을 포함할 수 있다. 이를 제외하고, 제1 화소 전극(ELT1) 및 제2 화소 전극(ELT2)은 도 29를 참조하여 설명한 제1 화소 전극(ELT1) 및 제2 화소 전극(ELT2)과 각각 실질적으로 동일하거나 유사할 수 있다. 따라서, 중복되는 설명은 반복하지 않기로 한다.
제2 화소 전극(ELT2)은 제2 방향(D2)으로 연장하는 본체부와, 본체부로부터 제1 방향(D1)으로 연장하며 상호 이격되어 배치된 2개의 가지부들을 포함할 수 있다. 제1 화소 전극(ELT1)은 제2 화소 전극(ELT2)의 가지부들의 장변에 대향하여 배치된 3개의 가지부들과, 3개의 가지부들을 연결하는 연결부를 포함할 수 있다. 도 33에 도시된 바와 같이, 제2 화소 전극(ETL2)은 전체적으로 ㅠ 자의 평면 형상 또는 Π 자의 평면 형상을 가지며, 제1 화소 전극(ELT1)은 제2 화소 전극(ELT2)에 대향하여 삼지창의 평면 형상을 가질 수 있다.
한편, 도 33에서 제1 화소 전극(ELT1)의 가지부들과 연결부는 직각을 형성하는 것으로 도시되어 있으나, 이에 한정되는 것은 아니다. 예를 들어, 도 34에 도시된 바와 같이, 제1 화소 전극(ELT1)의 가지부들과 연결부는 둔각을 이루거나, 에지 처리된 형상을 가지며, 스터브(stub)를 포함하지 않을 수 있다.
도 27 내지 도 34를 참조하여 설명한 바와 같이, 화소(PXL)는 제2 화소 전극(ELT2)이 스터브를 포함하지 않는 범위에서 다양한 형상을 가지는 제1 및 제2 화소 전극들(ELT1, ELT2)를 포함할 수 있다.
도 35는 본 발명의 실시예들에 따른 표시 장치의 제조 방법을 나타내는 순서도이다.
도 1, 도 2, 도 35를 참조하면, 도 35의 방법에 의해 도 1의 표시 장치가 제조될 수 있다.
도 35의 방법은, 표시 장치(100)를 제조하기 위한 기판(SUB)을 준비한다(S3510).
기판(SUB)은 표시 장치(100)을 개별적으로 제조하기 위한 베이스 부재일 수도 있으나, 이에 한정되는 것은 아니다. 예를 들어, 기판(SUB)은 표시 장치(100)들을 동시에 제조하기 위한 원장 기판(100)의 베이스 부재일 수도 있다.
기판(SUB)에는 표시 영역(DA) 및 비표시 영역(NDA)이 정의될 수 있다. 표시 영역(DA)은 복수의 화소 영역들(PXA)을 포함하고, 비표시 영역(NDA)은 표시 영역(DA)의 외곽에 배치될 수 있다.
기판(SUB)이 준비되면, 도 35의 방법은, 기판(SUB)의 표시 영역(DA) 상에 회로소자층(PCL)을 형성할 수 있다(S3520). 여기서, 회로소자층(PCL)은 기준 전압 배선(L_SEN)을 포함할 수 있다.
도 2를 참조하여 설명한 바와 같이, 기준 전압 배선(L_SEN)은 비표시 영역(DNA)에 형성되고, 센싱 배선(SSL)과 연결될 수 있다. 기준 전압 배선(L_SEN)은 단일층 또는 다중층으로 구성될 수 있다. 기준 전압 배선(L_SEN)이 적어도 하나의 서브 배선(SUL)을 포함하는 경우, 서브 배선(SUL)은 회로소자층(PCL)에 형성되는 적어도 하나의 전극과 동일한 공정 단계에서 동일한 층에 형성될 수 있다. 도 35의 방법은, 회로소자층(PCL)에 적어도 하나의 전극을 형성함과 동시에, 상기 적어도 하나의 전극과 동일한 층에 적어도 하나의 서브 배선, 예를 들어, 도 7 내지 도 10을 참조하여 설명한 제1 내지 제4 서브 배선들(SUL1 내지 SUL4) 중 적어도 하나를 형성할 수 있다.
기판(SUB)의 표시 영역(DA) 상에 제1 및 제2 화소 전극들(ETL1, ETL2)을 형성할 수 있다(S3530). 또한, 기판(SUB)의 비표시 영역(NDA) 상에 제1 및 제2 배선들(AL1, AL2)을 형성할 수 있다.
제1 및 제2 배선들(AL1, AL2)은 각각 제1 화소 전극(ELT1) 및 제2 화소 전극(ELT2)에 연결될 수 있다. 제1 정렬 배선(AL1)은 제1 콘택홀(CNT1)을 통해 기준 전압 배선(L_SEN)과 전기적으로 연결될 수 있다.
이후, 도 35의 방법은, 제1 및 제2 화소 전극들(ELT1, ELT2)과 제1 및 제2 배선들(AL1, AL2)이 형성된 기판(SUB) 상에, 발광 소자들(LD)을 공급하거나 배치할 수 있다(S3540).
예를 들어, 도 35의 방법은, 잉크젯 방식 등을 비롯한 다양한 방식을 이용해 표시 영역(DA)의 화소 영역(PXA) 상에 복수의 발광 소자들(LD)을 공급할 수 있다.
이후, 도 35의 방법은, 기준 전압 배선(L_SEN)에 제1 전원 전압(또는, 정렬 전압, 예를 들어, 그라운드 전압(GND))를 인가하여, 발광 소자들(LD)을 정렬할 수 있다(S3550).
예를 들어, 도 35의 방법은, 발광 소자들(LD)의 공급과 동시에, 또는 그 이후에, 기준 전압 배선(L_SEN) 및 제2 배선(AL2)에 전원을 인가함으로써, 기준 전압 배선(L_SEN) 및 제2 배선(AL2)에 연결된 제1 및 제2 화소 전극들(ELT1, ELT2)의 사이에 발광 소자들(LD)을 정렬할 수 있다.
이후, 도 35의 방법은, 발광 소자들(LD)이 정렬된 기판(SUB) 상에, 제1 및 제2 컨택 전극들(CNE1, CNE2)을 형성할 수 있다(S3560).
도 7을 참조하여 설명한 바와 같이, 제1 컨택 전극(CNE1)은 발광 소자들(LD) 중 적어도 하나의 제1 단부(EP1)를 해당 화소 영역(PXA)에 배치된 제1 화소 전극(ELT1)에 연결할 수 있다. 그리고, 제2 컨택 전극(CNE2)은 발광 소자들(LD) 중 적어도 하나의 제2 단부(EP2)를 해당 화소 영역(PXA)에 배치된 제2 화소 전극(ELT2)에 연결할 수 있다.
이상 첨부된 도면을 참조하여 본 발명의 실시예들을 설명하였지만, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자는 본 발명의 그 기술적 사상이나 필수적인 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시예들은 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해해야만 한다.
11: 제1 도전성 반도체
12: 활성층
13: 제2 도전성 반도체
14: 절연성 피막
100: 표시 장치
110: 표시 패널
120: 데이터 구동부
130: 타이밍 제어부
140: 스캔 구동부
AL1, AL2: 제1 및 제2 배선들
V_SEN: 기준 전압 배선

Claims (1)

  1. 복수의 화소 영역들을 포함하는 표시 영역과, 상기 표시 영역의 외곽에 배치되는 비표시 영역을 포함하는 기판을 준비하는 단계;
    상기 화소 영역들 각각에 형성된 제1 스위칭 소자, 상기 비표시 영역에 배치된 기준 전압 배선, 및 상기 기준 전압 배선에 접속되고 상기 표시 영역을 가로질러 배치되어 상기 제1 스위칭 소자에 접속되는 센싱 배선을 포함하는 회로소자층을 형성하는 단계;
    상기 회로소자층 상의 화소 영역들 각각에 배치되고 상기 제1 스위칭 소자를 통해 상기 기준 전압 배선에 전기적으로 연결되는 제1 화소 전극, 및 상기 제1 화소 전극에 대향하는 제2 화소 전극을 포함하는 화소 전극들을 형성하는 단계;
    상기 제1 화소 전극 및 상기 제2 화소 전극 사이에 복수의 발광 소자들을 배치하는 단계; 및
    상기 기준 전압 배선에 제1 전원전압을 인가하고 상기 제2 화소 전극에 제2 전원전압을 인가하여 상기 발광 소자들을 정렬하는 단계를 포함하는 표시 장치의 제조 방법.
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